JP2010103359A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】耐圧を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１１上の素子領域に設けられるゲート絶縁膜１３と、ゲート絶縁膜上に設けられるゲート電極１４と、ゲート電極を挟むように半導体基板中に隔離して設けられるソースＳまたはドレインＤと、半導体基板中に形成される素子分離溝３５中の底部および所定の深さＤｐの側面部にわたって設けられるｐ型絶縁層１５−１と、絶縁層１５−１と共に素子分離溝の底部および所定の深さＤｐの側面部を挟むように半導体基板中に設けられ、素子分離溝の側壁方向に沿ってソースまたはドレインと所定の距離（ｄＳ，ｄＤ）をもってオフセットするｐ型不純物拡散層１５−２と、絶縁層上おける素子分離溝中の所定の深さＤｐに設けられる第１素子分離絶縁膜１２−１と、第１素子分離絶縁膜上に設けられる第２素子分離絶縁膜１２−２とを具備する。
【選択図】 図１

Description

この発明は、半導体装置およびその製造方法に関し、例えば、高耐圧系トランジスタ等に適用されるものである。

近年、例えば、ＮＡＮＤ型フラッシュメモリなどの不揮発性メモリは、高集積化、大容量化が進んでおり、チップサイズのさらなる縮小化が求められている。このチップサイズの縮小のため、１単位セルサイズ及び周辺回路部のサイズをそれぞれ縮小する必要がある。ここで、周辺回路部に着目すると、高耐圧系トランジスタのゲート長及び素子分離絶縁膜を縮小してチップシュリンクを進めている。

しかしながら、高耐圧系トランジスタのゲート長や素子絶縁膜を小さくすると、隣接する高耐圧系トランジスタ間で、素子分離絶縁膜を介してパンチスルーおよびフィールド反転が発生し、高耐圧系トランジスタの耐圧が低下する、という問題がある。

加えて、素子分離絶縁膜を、例えば、ポリシラザン（ＰＳＺ：部分安定化ジルコ二ア：Partial Stabilized Zircon）等で形成した場合、素子分離絶縁膜中にある電荷が基板へ蓄積する。そのため、例えば、素子領域のコーナー部（角部）等において、逆ナローチャネル効果が発生し、高耐圧系トランジスタの特性が劣化する、という問題もある。

上記のように、従来の半導体装置およびその製造方法は、耐圧が低下する、という問題があった。

この出願に係る発明に関連する文献公知発明としては、例えば、次のような特許文献１がある。
特開２００１−３１９９７８号公報

この発明は、耐圧を向上できる半導体装置およびその製造方法を提供する。

この発明の一態様によれば、半導体基板上の素子領域に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられるゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられるソースまたはドレインと、前記半導体基板中に形成される素子分離溝中の底部および所定の深さの側面部にわたって設けられる第１導電型の絶縁層と、前記絶縁層と共に前記素子分離溝の底部および所定の深さの側面部を挟むように前記半導体基板中に設けられ、前記素子分離溝の側壁方向に沿って前記ソースまたはドレインと所定の距離をもってオフセットする第１導電型の不純物拡散層と、前記絶縁層上おける前記素子分離溝中の所定の深さに設けられる第１素子分離絶縁膜と、前記第１素子分離絶縁膜上に設けられる第２素子分離絶縁膜とを具備する半導体装置を提供できる。

この発明の一態様によれば、半導体基板の表面領域中にチャネル領域を形成する工程と、素子分離領域における半導体基板中に、素子分離溝を形成する工程と、前記素子分離溝中に第１導電型の絶縁層を形成する工程と、前記絶縁層上に第１素子分離絶縁膜を形成する工程と、前記素子分離溝の所定の深さまで、前記絶縁層および第１素子分離絶縁膜を残存させる工程と、前記絶縁層中の第１導電型の不純物を前記半導体基板中に固層拡散させ、前記絶縁層と共に前記素子分離溝の底部および所定の深さの側面部を挟むように前記半導体基板中に第１導電型の不純物拡散層を形成する工程と、前記素子分離溝中を埋めるように、前記絶縁層上および第１素子分離絶縁膜上に第２素子分離絶縁膜を形成する工程と、前記半導体基板上の素子領域にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極を挟むように前記半導体基板中に隔離してソースまたはドレインを形成する工程とを具備する半導体装置の製造方法を提供できる。

この発明によれば、耐圧を向上できる半導体装置およびその製造方法が得られる。

［概要］
まず、この発明の概要について、図１乃至図３を用いて説明する。図１は、この発明の概要を説明するための平面図である。図２および図３は、図１中のＩＩ−ＩＩ線およびＩＩＩ−ＩＩＩに沿った断面図である。尚、図１の平面図においては、ゲート電極の側壁に沿って設けられる側壁（スペーサ）の図示を省略している。

この発明の例では、耐圧を向上できる半導体装置を提案する。
その半導体装置の構成とは、例えば、図１乃至図３に示すものである。
図示するように、半導体装置１０は、半導体基板（Si-sub）１１上の素子領域に設けられるゲート絶縁膜１３と、ゲート絶縁膜上に設けられるゲート電極１４と、ゲート電極を挟むように半導体基板中に隔離して設けられるソースＳまたはドレインＤと、半導体基板中に形成される素子分離溝３５中の底部および所定の深さＤｐの側面部にわたって設けられるｐ型絶縁層１５−１と、ｐ型絶縁層１５−１と共に素子分離溝３５の底部および所定の深さＤｐの側面部を挟むように半導体基板中に設けられ、素子分離溝３５の側壁方向に沿ってソースまたはドレインと所定の距離（ｄＳ，ｄＤ）をもってオフセットするｐ型不純物拡散層１５−２と、ｐ型絶縁層上おける素子分離溝３５中の所定の深さＤｐに設けられる第１素子分離絶縁膜１２−１と、第１素子分離絶縁膜上に設けられる第２素子分離絶縁膜１２−２とを具備する。

上記の構成によれば、ｐ型絶縁層１５−１と共に素子分離溝の底部および所定の深さＤｐの側面部を挟むように半導体基板中に設けられるｐ型不純物拡散層１５−２を具備する。そのため、半導体基板１１と同じ導電型であるｐ型不純物拡散層１５−２が、パンチスルーストップとして働き、半導体装置１０のゲート長や素子絶縁膜１２を小さくした場合であっても、チャネル長方向およびチャネル幅方向において隣接する半導体装置間で、素子分離絶縁膜１２を介して発生するパンチスルーおよびフィールド反転を防止できるため、半導体装置の耐圧を向上できる点で、有利である。

さらに、ｐ型不純物拡散層１５−２は、素子分離溝３５の側壁方向に沿ってソースまたはドレインと所定の距離（ｄＳ，ｄＤ）をもってオフセットする。そのため、ｐ型不純物拡散層１５−２は、ｎ型不純物拡散層であるソースまたはドレインと接触する構造とならないため、ｐｎ接合部の接合リークによる耐圧悪化も防止できる。

加えて、ｐ型絶縁層１５−２上おける素子分離溝３５中の所定の深さＤｐに設けられる第１素子分離絶縁膜１２−１と、第１素子分離絶縁膜上に設けられる第２素子分離絶縁膜１２−２とを具備する。そのため、ｐ型絶縁層１５−１および第２素子分離絶縁膜１２−２が、第１素子分離絶縁膜１２−１中の電荷が半導体基板１１中に蓄積することを防止するバリア膜と働き、かかる電荷蓄積による半導体装置１０の特性の劣化を防止することができる。これは、例えば、第１素子分離絶縁膜１２−２をポリシラザン（ＰＳＺ：部分安定化ジルコ二ア：Partial Stabilized Zircon）等の固定電荷の含有量が多い材料等で形成した場合により有効である。

以下、最良と思われるいくつかの実施形態および比較例について説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。また、以下の説明においてはＮＡＮＤ型フラッシュメモリを一例に挙げて説明する。

［第１の実施形態（ＮＡＮＤ型フラッシュメモリに適用した一例）］
次に、図４乃至図１８Ａ，図１８Ｂを用いて、この発明の第１の実施形態に係る半導体装置およびその製造方法を説明する。
＜１．構成例＞
１−１．全体構成例
まず、図４を用いて、ＮＡＮＤ型フラッシュメモリの全体構成例を説明する。図４は、本例に係るＮＡＮＤ型フラッシュメモリを示すブロック図である。

図示するように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ２１、ビット線制御回路２２、カラムデコーダ２３、データ入出力バッファ２４、データ入出力端子２５、ワード線制御回路２６、制御回路２７、および制御信号入力端子２８により構成される。

メモリセルアレイ２１は、複数のブロック（ＢＬＯＣＫ）により構成されている。このメモリセルアレイ２１には、ワード線を制御するワード線制御回路２６、ビット線を制御するビット制御回路２２、および制御回路２７が接続されている。

ビット線制御回路２２は、ビット線を介してメモリセルアレイ２１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ２１中のメモリセルの状態を検出する。また、ビット線制御回路２２は、ビット線を介してメモリセルアレイ２１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路２２には、カラムデコーダ２３、データ入出力バッファ２４、制御回路２７が接続されている。

ビット線制御回路２２内にはデータ記憶回路（図示せず）が設けられ、このデータ記憶回路は、カラムデコーダ２３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ２４を介してデータ入出力端子２５から外部へ出力される。データ入出力端子２５は、例えば、ＮＡＮＤ型フラッシュメモリ外部のホスト機器等に接続される。

ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子２５から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホスト機器からデータ入出力端子２５に入力された書き込みデータは、データ入出力バッファ２４を介して、カラムデコーダ２３によって選択された上記データ記憶回路（図示せず）に供給される。一方、コマンド及びアドレスは制御回路２７に供給される。

ワード線制御回路２６は、メモリセルアレイ２１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

制御回路２７は、上記メモリセルアレイ２１、ビット線制御回路２２、カラムデコーダ２３、データ入出力バッファ２４、およびワード線制御回路２６に接続される。接続された上記構成回路は、制御回路２７によって制御される。制御回路２７は、制御信号入力端子２８に接続され、ホスト機器から制御信号入力端子２８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。

ここで、上記ワード線制御回路２６、ビット線制御回路２２、カラムデコーダ２３、制御回路２７は、書き込み回路、および読み出し回路を構成している。

１−２．ブロック（ＢＬＯＣＫ）の構成例
次に、図５を用いて、メモリセルアレイ２１を構成するブロックの構成例について説明する。ここでは、１つのブロックＢＬＯＣＫ１を例に挙げて説明する。また、本例の場合、このブロックＢＬＯＣＫ１中のメモリセルトランジスタは、一括して消去される。即ち、ブロックは消去単位である。

ブロックＢＬＯＣＫ１は、ＷＬ方向に配置された複数のメモリセルユニットＭＵから構成される。メモリセルユニットＭＵは、電流経路が直列接続される８個のメモリセルトランジスタＭＴからなるＮＡＮＤストリングと、ＮＡＮＤストリングの一端に接続される選択ランジスタＳ１と、ＮＡＮＤストリングの他端に接続される選択トランジスタＳ２とから構成される。

本例では、ＮＡＮＤストリングは、８個のメモリセルトランジスタＭＴから構成されるが、２つ以上のメモリセルトランジスタから構成されていればよく、特に、８個に限定されるというものではない。

メモリセルトランジスタＭＴは、半導体基板上に、順次トンネル絶縁膜、浮遊電極、ゲート間絶縁膜、および制御電極が設けられる積層構造である。
選択トランジスタＳ１は、ソース線ＳＬに接続され、セレクトゲートトランジスタＳ２は、ビット線ＢＬに接続される。
ワード線ＷＬは、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルトランジスタＭＴの制御電極に共通に接続される。セレクトゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。セレクトゲート線ＳＧＤも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。

１−３．ワード線制御回路の回路構成例
次に、図６を用いて、ワード線制御回路の構成例を説明する。図６は、本例に係るワード線駆動回路２６の回路構成例を示す図である。
図示するように、本例に係るワード線制御回路２６は、転送トランジスタＴＧＴＤ，ＴＧＴＳ，ＴＲ０〜ＴＲ７，ＳＧＤ駆動回路３１，ＷＬ駆動回路３２，およびＳＧＳ駆動回路３３を備えている。

転送トランジスタＴＧＴＤ，ＴＧＴＳ，ＴＲ０〜ＴＲ７は、ゲートが転送ゲート線ＴＧに共通接続された高耐圧系のトランジスタである。この転送ゲート線ＴＧには、いずれかのブロックを選択するブロック選択信号ＢＳが入力される。

転送トランジスタＴＧＴＤの電流経路の一端はセレクトゲートＳＧＤに接続され、電流経路の他端は配線Ｌ-SGDを介してＳＧＤ駆動回路３１に接続されている。この転送トランジスタＴＧＴＤ，配線Ｌ-SGD，およびＳＧＤ駆動回路３１は、セレクトゲート電圧発生回路を構成している。

転送トランジスタＴＲ０〜ＴＲ７の電流経路の一端はワード線ＷＬ０〜ＷＬ７に接続され、電流経路の他端は配線Ｌ-WLを介してＷＬ駆動回路３２に接続されている。この転送トランジスタＴＲ０〜ＴＲ７，配線Ｌ-WL，およびＷＬ駆動回路３２は、ワード線電圧発生回路を構成している。

転送トランジスタＴＧＴＳの電流経路の一端はセレクトゲートＳＧＳに接続され、電流経路の他端は配線Ｌ-SGSを介してＳＧＳ駆動回路３３に接続されている。転送トランジスタＴＧＴＳ，配線Ｌ-SGS，およびＳＧＳ駆動回路３３は、セレクトゲート電圧発生回路を構成している。

１−４．転送トランジスタの構成例
次に、ワード線駆動回路を構成する転送トランジスタの構成例について、図７乃至図９を用いて説明する。ここでは、上記図６中の転送トランジスタＴＲ０を一例に挙げて、説明する。尚、図７の平面図において、ゲート電極１４の側壁に沿って設けられる側壁（スペーサ）１７の図示を省略している。

図示すように、第１の実施形態に係る転送トランジスタＴＲ０は、ゲート絶縁膜１３、ゲート電極１４、スペーサ１７、ソースＳまたはドレインＤ、ｐ型絶縁層１５−１、ｐ型不純物拡散層１５−２、第１素子分離絶縁膜１２−１、第２素子分離絶縁膜１２−２、ソースコンタクト配線ＳＣ、ドレインコンタクト配線ＤＣ、および層間絶縁膜３０を備える。

ゲート絶縁膜１３は、半導体基板（Si-sub）１１上の素子領域に設けられ、例えば、シリコン酸化（ＳｉＯ_２）膜等により形成される。

ゲート電極１４は、ゲート絶縁膜１３上に設けられ、上記浮遊電極層ＦＧおよび制御電極層ＣＧが互いに導通された二層構造である。

スペーサ１７は、ゲート電極１４の側壁に沿って設けられ、例えば、シリコン窒化（ＳｉＮ）膜等により形成される。

ソースＳまたはドレインＤは、ゲート電極１４を挟むように半導体基板１１中に隔離して設けられるｎ型不純物拡散層（ｎＳ、ｎＤ）、およびｎ＋型不純物拡散層（ｎ＋Ｓ、ｎ＋Ｄ）により構成される。ｎ＋型不純物拡散層（ｎ＋Ｓ、ｎ＋Ｄ）は、ソースコンタクト配線ＳＣおよびドレインコンタクト配線ＤＣとの接続する位置にそれぞれ設けられる。

ｐ型絶縁層１５−１は、半導体基板１１中に形成される素子分離溝３５中の底部および所定の深さＤｐの側面部にわたって設けられる。ｐ型絶縁層１５−１は、後述するが、例えば、ボロン（Ｂ）等のｐ型不純物が導入されたＢＳＧ膜等により形成される。

例えば、上記素子分離溝３５中の所定の深さＤｐは、素子分離溝３５の底部からの深さの半分（１／２）程度であることが望ましい。さらに、上記素子分離溝３５中の所定の深さＤｐは、素子分離溝３５の底部からの深さの１／４程度以上から１／２程度以下であることが望ましい。

ｐ型不純物拡散層１５−２は、ｐ型絶縁層１５−１と共に素子分離溝３５の底部および所定の深さＤｐの側面部を挟むように半導体基板１１中に設けられ、素子分離溝３５の側壁方向に沿ってソースまたはドレインと所定の距離（ｄＳ，ｄＤ）をもってオフセットする。

例えば、上記オフセットする所定の距離（ｄＳ，ｄＤ）は、ｐ型不純物拡散層１５−２とｎ型不純物拡散層であるソースＳまたはドレインＤとが、ｐｎ接合部の接合リークを生じない程度の距離であることが望ましい。

第１素子分離絶縁膜１２−１は、ｐ型絶縁層１５−１上おける素子分離溝３５中の所定の深さＤｐに設けられる。例えば、第１素子分離絶縁膜１２−１は、ポリシラザン（ＰＳＺ：部分安定化ジルコ二ア：Partial Stabilized Zircon）等の固定電荷の含有量が多い絶縁材料により形成される。

第２素子分離絶縁膜１２−２は、第１素子分離絶縁膜１２−１上に設けられ、例えば、ＴＥＯＳ（Tetraethylorthosilicate）膜等の固定電荷の少ない絶縁材料により形成される。

ソースコンタクト配線ＳＣは、ｎ＋不純物拡散層ｎ＋Ｓ上に設けられる。
ドレインコンタクト配線ＤＣ、ｎ＋不純物拡散層ｎ＋Ｄ上に設けられる。
層間絶縁膜３０は、転送トランジスタＴＲ０上を覆うように設けられ、例えば、シリコン酸化（ＳｉＯ_２）膜等により形成される。

＜２．製造方法例＞
次に、図１０乃至図１８Ａ，図１８Ｂを用いて、第１の実施形態に係る半導体装置の製造方法について説明する。この説明においては、上記転送トランジスタＴＲ０を例に挙げ、図１０のフローにそって説明する。ここで、図１１Ａ乃至図１８Ａは、各製造工程において図７中のＡ−Ａ線に沿った断面図である。図１１Ｂ乃至図１８Ｂは、各製造工程において図７中のＢ−Ｂ線に沿った断面図である。
（ステップＳＴ１−１（Well ＆ Channel Impla））
まず、例えば、イオン注入法等を用いて、半導体基板（Si-sub）１１中にボロン（Ｂ）等のｐ型不純物やリン（Ｐ）やヒ素（Ａｓ）等のｎ型不純物を導入し、所定のｐウェル（P-well）およびｎウェル（N-well）を形成する（図示せず）。

続いて、図１１Ａおよび図１１Ｂに示すように、例えば、イオン注入法等を用いて、半導体基板（Si-sub）１１中にボロン（Ｂ）等のｐ型不純物を注入し、チャネル領域ＣＨを形成する。

（ステップＳＴ１−２）
続いて、図１２Ａおよび図１２Ｂに示すように、半導体基板１１上に、フォトレジスト３３を塗布し、このフォトレジスト３３に露光および現像を行い、フォトレジスト３３を素子領域のみに残存させたマスクパターンを形成する。

続いて、上記フォトレジスト３３をマスクとして用い、例えば、ＲＩＥ（Reactive Ion Etching）法等によるエッチングを行い、素子分離領域における半導体基板１１中に素子分離用の溝３５を形成する。その後、上記フォトレジスト３３を除去する。

（ステップＳＴ１−３）
続いて、図１３Ａおよび図１３Ｂに示すように、素子分離溝３５内および素子領域における半導体基板１１上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて、ボロン（Ｂ）等のｐ型不純物が導入されたＢＳＧ膜を堆積し、ｐ型絶縁層１５−１を形成する。

（ステップＳＴ１−４）
続いて、図１４Ａおよび図１４Ｂに示すように、ｐ型絶縁層１５−１上に、素子分離溝３５内を埋め込むように、例えば、ＣＶＤ法を用いて、ポリシラザン（ＰＳＺ）等を堆積し、第１素子分離絶縁膜１２−１を形成する。

（ステップＳＴ１−５）
続いて、図１５Ａおよび図１５Ｂに示すように、例えば、ＲＩＥ法等によりエッチングを行い、素子分離溝３５の所定の深さＤｐまで、ｐ型絶縁層１５−１および第１素子分離絶縁膜１２−１を残存させる。この際のエッチング工程は、本例の場合に限られず、例えば、ウェットエッチング等の等方的なエッチングを用いることも可能である。

この工程の際、上記素子分離溝３５中の所定の深さＤｐは、素子分離溝３５の底部からの深さの半分（１／２）程度となるように、例えば、エッチング工程の電圧、濃度等の反応条件を選択することが望ましい。さらに、上記素子分離溝３５中の所定の深さＤｐは、半導体基板１１の表面からの深さの１／４程度から１／２程度となるように、例えば、エッチング工程の電圧、濃度等の反応条件を選択することが望ましい。

（ステップＳＴ１−６（固層拡散工程））
続いて、図１６Ａおよび図１６Ｂに示すように、アニールを行い、ｐ型絶縁層１５−１中のボロン（Ｂ）等のｐ型の不純物を半導体基板１１中に固層拡散させ、ｐ型絶縁層１５−１と共に素子分離溝３５の底部および所定の深さＤｐの側面部を挟むように半導体基板１１中に設けられるｐ型不純物拡散層１５−２を形成する。

ここで、この工程の前のステップＳＴ１−５において、ｐ型絶縁層１５−１上に、第１素子分離絶縁膜１２−１が形成されている。そのため、第１素子分離絶縁膜１２−１がキャップ材として働き、この固層拡散工程の際に、ｐ型絶縁層１５−１中のｐ型の不純物が、素子領域等に拡散し、特性劣化となることを防止できる。

（ステップＳＴ１−７）
続いて、図１７Ａおよび図１７Ｂに示すように、素子分離溝３５中を埋めるように、ｐ型絶縁層１５−１上および第１素子分離絶縁膜１２−１上に、例えば、ＣＶＤ法を用いてＴＥＯＳ（Tetraethylorthosilicate）膜等を堆積し第２素子分離絶縁膜１２−２を形成する。

（ステップＳＴ１−８、ＳＴ１−９）
続いて、図１８Ａおよび図１８Ｂに示すように、素子領域における半導体基板１１上に、例えば、熱酸化を行うことによってシリコン酸化（ＳｉＯ_２）膜等を形成し、ゲート絶縁膜１３を形成する。

続いて、ゲート絶縁膜１３上に、例えば、ポリコン等を順次堆積し浮遊電極層ＦＧおよび制御電極層ＣＧからなるゲート電極１４を形成する。この工程においては、メモリセルアレイ２１におけるメモリセルトランジスタＭＴの浮遊電極ＦＧおよび制御電極ＣＧと同時に形成する。

続いて、ゲート電極１４の側壁に沿って、例えば、シリコン窒化（ＳｉＮ）膜等を形成し、スペーサ１７を形成する。

続いて、素子分離絶縁膜１２，ゲート電極１４，およびスペーサ１７をマスクとして用い、例えば、イオン注入法等を用いて、リン（Ｐ）やヒ素（Ａｓ）等のｎ型の不純物を半導体基板１１中に注入し、ｎ型不純物拡散層（ｎＳ、ｎＤ）およびｎ＋型不純物拡散層（ｎ＋Ｓ、ｎ＋Ｄ）からなるソースＳおよびドレインＤを形成する。この工程の際、ｐ型不純物拡散層１５−２が、素子分離溝３５の側壁方向に沿ってソースＳまたはドレインＤと所定の距離（ｄＳ，ｄＤ）をもってオフセットするように形成する。例えば、上記オフセットする所定の距離（ｄＳ，ｄＤ）は、ｐ型不純物拡散層１５−２とｎ型不純物拡散層であるソースＳまたはドレインＤとが、ｐｎ接合部の接合リークを生じない程度の距離であることが望ましい。

続いて、転送トランジスタＴＲ０上を覆うように、例えば、ＣＶＤ法を用いてシリコン酸化（ＳｉＯ_２）膜等を堆積し、層間絶縁膜３０を形成する（図示せず）。

続いて、ｎ＋型不純物拡散層（ｎ＋Ｓ、ｎ＋Ｄ）上に、ソースコンタクト配線ＳＣおよびドレインコンタクト配線ＤＣを形成する（図示せず）。
以上の製造方法により、第１の実施形態に係る転送トランジスタＴＲ０を製造する。
＜３．第１の実施形態に係る作用効果＞
上記第１の実施形態に係る半導体装置およびその製造方法によれば、少なくとも下記（１）乃至（５）の効果が得られる。

（１）耐圧を向上できる。
図８および図９に示すように、第１の実施形態に係る転送トランジスタＴＲ０は、ｐ型絶縁層１５−１と共に素子分離溝３５の底部および所定の深さＤｐの側面部を挟むように半導体基板１１中に設けられるｐ型不純物拡散層１５−２を備える。そのため、半導体基板１１と同じ導電型であるｐ型不純物拡散層１５−２が、パンチスルーストップとして働き、転送トランジスタＴＲ０のゲート長や素子絶縁膜１２を小さくした場合であっても、チャネル長方向およびチャネル幅方向において隣接する転送トランジスタ間で、素子分離絶縁膜１２−１、１２−２を介して発生するパンチスルーおよびフィールド反転を防止できるため、転送トランジスタＴＲ０の耐圧を向上できる点で有利である。

さらに、図９に示すように、ｐ型不純物拡散層１５−２は、素子分離溝３５の側壁方向に沿ってソースＤおよびドレインＤと所定の距離（ｄＳ，ｄＤ）をもってオフセットする。そのため、ｐ型不純物拡散層１５−２は、ｎ型不純物拡散層であるソースＳおよびドレインＤと接触する構造とならないため、ｐｎ接合部の接合リークによる耐圧悪化も防止できる点で、耐圧向上に対して有利である。

（２）素子分離絶縁膜起因の特性劣化を防止でき、信頼性を向上できる。
加えて、転送トランジスタＴＲ０は、ｐ型絶縁層１５−１上おける素子分離溝３５中の所定の深さＤｐに設けられる第１素子分離絶縁膜１２−１と、第１素子分離絶縁膜１２−１上に設けられる第２素子分離絶縁膜１２−２とを備える。そのため、ｐ型絶縁層１５−１および第２素子分離絶縁膜１２−２が、第１素子分離絶縁膜１２−１中の電荷が半導体基板１１中に蓄積することを防止するバリア膜と働き、かかる電荷蓄積による転送トランジスタＴＲ０の特性の劣化を防止することができる。これは、例えば、第１素子分離絶縁膜１２−２をポリシラザン（ＰＳＺ：部分安定化ジルコ二ア：Partial Stabilized Zircon）等の固定電荷の含有量が多い絶縁材料で形成した場合により有効である。

また、第１素子分離絶縁膜１２−１は、素子分離溝３５中の所定の深さＤｐに設けられる。換言すると、第１素子分離絶縁膜１２−１は、素子領域であるチャネル領域ＣＨと素子分離領域との界面であって、素子領域のコーナー部（角部）においては、設けられていない構成となる。そのため、本例に係る第１素子分離絶縁膜１２−１の構成は、その形成される深さを素子分離溝３５中の所定の深さＤｐとすること等により、従来使用されている埋め込み材を素子領域側壁部から分離する構成と言える。そのため、固定電荷の影響を回避することができ、信頼性を向上することが可能となる。

例えば、上記素子分離溝３５中の所定の深さＤｐは、素子分離溝３５の底部からの深さの半分（１／２）程度であることが望ましい。さらに、上記素子分離溝３５中の所定の深さＤｐは、半導体基板１１の表面からの深さの１／４程度から１／２程度であることが望ましい。

その結果、上記（１）のように、ｐ型不純物拡散層１５−２を、素子分離溝３５の側壁方向に沿ってソースＤおよびドレインＤと所定の距離（ｄＳ，ｄＤ）をもってオフセットすることができる。そのため、ｐ型不純物拡散層１５−２は、ｎ型不純物拡散層であるソースＳおよびドレインＤと接触する構造とならないため、ｐｎ接合部の接合リークによる耐圧悪化も防止できる。

（３）微細化に対して有利である。
上記のように、微細化の進行により、例えば、高耐圧系の転送トランジスタＴＲ０等のゲート長や素子絶縁膜を小さくすると、隣接する転送トランジスタ間で、素子分離絶縁膜１２を介してパンチスルーおよびフィールド反転が発生し、高耐圧系トランジスタの耐圧が低下し得る。加えて、素子分離絶縁膜１２−１を、例えば、ポリシラザン等で形成した場合、素子分離絶縁膜１２−１中にある電荷が基板へ蓄積する。そのため、例えば、素子領域のコーナー部（角部）において、逆ナローチャネル効果が発生し、高耐圧系の転送トランジスタＴＲ０の特性が劣化し得る。

しかしながら、上記（１）および（２）において示したように、第１の実施形態に係る転送トランジスタＴＲ０の構成によれば、上記微細化の進行により、例えば、高耐圧系の転送トランジスタＴＲ０等のゲート長や素子絶縁膜が小さくなった場合であっても、パンチスルーおよびフィールド反転を防止でき、逆ナローチャネル効果の発生を防止することができ、転送トランジスタＴＲ０の耐圧を向上することができる。その結果、微細化に対して有利である。

（４）製造コストの低減に対して有利である。
上記図１６Ａおよび図１６Ｂに示したように、ｐ型不純物拡散層１５−２を形成する際には、アニールを行い、ｐ型絶縁層１５−１中のボロン（Ｂ）等のｐ型の不純物を半導体基板１１中に固層拡散させ、ｐ型絶縁層１５−１と共に素子分離溝３５の底部および所定の深さＤｐの側面部を挟むように半導体基板１１中に形成する。

ｐ型不純物拡散層１５−２は固層拡散により形成することができる。そのため、例えば、素子分離溝３５の底部に対して、ｐ型不純物を形成するためのイオン注入工程等を省略することができる点で、製造コストの低減に対して有利である。

ここで、この工程の前において、ｐ型絶縁層１５−１上に、第１素子分離絶縁膜１２−１が形成されている。そのため、第１素子分離絶縁膜１２−１がキャップ材として働き、この固層拡散工程の際に、ｐ型絶縁層１５−１中のｐ型の不純物が、素子領域等に拡散し、特性劣化となることを防止できる。

（５）広チャネルトランジスタ（ＴＲ０）と狭チャネルトランジスタ（ＭＴ）とを同時に製造する場合により有利である。
ここで、逆ナローチャネル効果について考えると、広チャネルトランジスタ（例えば、転送トランジスタＴＲ０等）と狭チャネルトランジスタ（例えば、メモリセルトランジスタＭＴ等）を同時に製造するために、半導体基板１１中のウェルとソースドレイン拡散層のプロファイルチューニングを行って、トランジスタ特性を満足させるような設計を行っている。一方、上記素子分離領域の埋め込み材（ポリシラザンなど）の固定電荷起因の逆ナローチャネル効果悪化が顕在化し、広チャネルトランジスタと狭チャネルトランジスタを両立させてスペックを満足させることが困難な傾向にある。

しかしながら、上記（２）において説明したように、本例に係る構成およびその製造方法によれば、逆ナローチャネル効果を防止でき、信頼性を向上できる。

そのため、広チャネルトランジスタ（ＴＲ０）と狭チャネルトランジスタ（ＭＴ）とを同時に製造する場合により有利であると言える。

［第２の実施形態（ｐ型絶縁層を除去する一例）］
次に、図１９乃至図２６Ａ，図２６Ｂを用いて、第２の実施形態に係る半導体装置およびその製造方法について説明する。この実施形態は、ｐ型絶縁層１５−１を除去する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
まず、図１９乃至図２１を用いて、第２の実施形態に係る半導体装置の構成例について説明する。ここでは、転送トランジスタＴＲ０を一例に挙げて説明する。

図示するように、転送トランジスタＴＲ０は、素子分離溝３５中にｐ型絶縁層１５−１が設けられていない点、および素子分離絶縁膜が第２素子分離絶縁膜１２−２のみにより形成される点、で上記第１の実施形態と相違する。

ｐ型不純物拡散層１５−２は、素子分離溝３５の側壁方向に沿ってソースＳまたはドレインＤと所定の距離（ｄＳ，ｄＤ）をもってオフセットする。また、ｐ型不純物拡散層１５−２は、素子分離溝３５の底部および所定の深さＤｐの側面部に沿って半導体基板１１中に設けられる。

第２素子分離絶縁膜１２−２は、上記と同様に、例えば、ＴＥＯＳ膜等の固定電荷の含有量の少ない絶縁材料により形成される。

＜製造方法例＞
次に、図２２Ａ，図２２Ｂ乃至図２６Ａ，図２６Ｂを用いて、第２の実施形態に係る半導体装置の製造方法について説明する。この説明においては、上記転送トランジスタＴＲ０を例に挙げ、上記第１の実施形態と重複する部分の説明は省略する。ここで、図２２Ａ乃至図２６Ａは、各製造工程において図１９中のＡ−Ａ線に沿った断面図である。図２２Ｂ乃至図２６Ｂは、各製造工程において図１９中のＢ−Ｂ線に沿った断面図である。
（ステップＳＴ２−１）
まず、上記と同様の製造工程を用いて、半導体基板１１中に、チャネル領域ＣＨおよび素子分離溝３５を形成する。

続いて、図２２Ａおよび図２２Ｂに示すように、素子分離溝３５内および素子領域における半導体基板１１上に、例えば、ＣＶＤ法を用いて、ボロン（Ｂ）等のｐ型不純物が導入されたＢＳＧ膜を堆積し、ｐ型絶縁層１５−１を形成する。

（ステップＳＴ２−２）
続いて、図２３Ａおよび図２３Ｂに示すように、ｐ型絶縁層１５−１上および素子分離溝３５内を埋め込むように、例えば、ＣＶＤ法を用いて、シリコン窒化（ＳｉＮ）膜等を堆積し、キャップ材５５を形成する。

（ステップＳＴ２−３）
続いて、図２４Ａおよび図２４Ｂに示すように、例えば、ＲＩＥ法等によりエッチングを行い、素子分離溝３５の所定の深さＤｐまで、ｐ型絶縁層１５−１およびキャップ材５５を残存させる。この際のエッチング工程は、本例の場合に限られず、例えば、ウェットエッチング等の等方的なエッチングを用いることも可能である。

この工程の際、上記素子分離溝３５中の所定の深さＤｐは、半導体基板１１の表面からの深さの半分（１／２）程度となるように、例えば、エッチング工程の電圧、濃度等の反応条件を選択することが望ましい。さらに、上記素子分離溝３５中の所定の深さＤｐは、素子分離溝３５の底部からの深さの１／４程度から１／２程度となるように、例えば、エッチング工程の電圧、濃度等の反応条件を選択することが望ましい。

（ステップＳＴ２−４（固層拡散工程））
続いて、図２４Ａおよび図２４Ｂに示すように、アニールを行い、ｐ型絶縁層１５−１中のボロン（Ｂ）等のｐ型の不純物を半導体基板１１中に固層拡散させ、ｐ型絶縁層１５−１と共に素子分離溝３５の底部および所定の深さＤｐの側面部を挟むように半導体基板１１中に設けられるｐ型不純物拡散層１５−２を形成する。

ここで、この工程の前のステップＳＴ２−３において、ｐ型絶縁層１５−１上に、キャップ材５５が形成されている。そのため、キャップ材５５が、この固層拡散工程の際に、ｐ型絶縁層１５−１中のｐ型の不純物が、素子領域等に拡散し、特性劣化となることを防止できる。

（ステップＳＴ２−５）
続いて、図２６Ａおよび図２６Ｂに示すように、例えば、ＲＩＥ法やウェットエッチング法等を用いて、素子分離溝３５内のｐ型絶縁層１５−１およびキャップ材５５を選択的に除去する。

続いて、素子分離溝３５内に、例えば、ＣＶＤ法を用いてＴＥＯＳ膜等を埋め込み形成し、第２素子分離絶縁膜１２−２を形成する（図示せず）。

続いて、上記と同様の製造工程を用いて、ゲート絶縁膜１３、ゲート電極１４、スペーサ１７、ソースＳまたはドレインＤ、層間絶縁膜３０、およびソースコンタクト配線ＳＣ、ドレインコンタクト配線ＤＣを形成する（図示せず）。
以上の製造方法により、第２の実施形態に係る転送トランジスタＴＲ０を製造する。
上記のように、この実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）乃至（５）と同様の効果が得られる。

さらに、必要に応じて、第２の実施形態に係る構成およびその製造方法を適用することが可能である。

以上、第１、第２の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の概要を説明するための平面図。 図１中のＩＩ−ＩＩ線に沿った断面図。 図１中のＩＩＩ−ＩＩＩ線に沿った断面図。 第１の実施形態に係る半導体装置の全体構成例を示すブロック図。 第１の実施形態に係る一ブロック（ＢＬＯＣＫ）を示す回路図。 第１の実施形態に係るワード線制御回路を示す回路図。 第１の実施形態に係る転送トランジスタを示す平面図。 図７中のＡ−Ａ線に沿った断面図。 図７中のＢ−Ｂ線に沿った断面図。 第１の実施形態に係る半導体装置の製造方法を示すフロー図。 第１の実施形態に係る半導体装置の一製造工程を示す断面図。 第１の実施形態に係る半導体装置の一製造工程を示す断面図。 第１の実施形態に係る半導体装置の一製造工程を示す断面図。 第１の実施形態に係る半導体装置の一製造工程を示す断面図。 第１の実施形態に係る半導体装置の一製造工程を示す断面図。 第１の実施形態に係る半導体装置の一製造工程を示す断面図。 第１の実施形態に係る半導体装置の一製造工程を示す断面図。 第１の実施形態に係る半導体装置の一製造工程を示す断面図。 第１の実施形態に係る半導体装置の一製造工程を示す断面図。 第１の実施形態に係る半導体装置の一製造工程を示す断面図。 第１の実施形態に係る半導体装置の一製造工程を示す断面図。 第１の実施形態に係る半導体装置の一製造工程を示す断面図。 第１の実施形態に係る半導体装置の一製造工程を示す断面図。 第１の実施形態に係る半導体装置の一製造工程を示す断面図。 第１の実施形態に係る半導体装置の一製造工程を示す断面図。 第１の実施形態に係る半導体装置の一製造工程を示す断面図。 第１の実施形態に係る転送トランジスタを示す平面図。 図１９中のＡ−Ａ線に沿った断面図。 図１９中のＢ−Ｂ線に沿った断面図。 第２の実施形態に係る半導体装置の一製造工程を示す断面図。 第２の実施形態に係る半導体装置の一製造工程を示す断面図。 第２の実施形態に係る半導体装置の一製造工程を示す断面図。 第２の実施形態に係る半導体装置の一製造工程を示す断面図。 第２の実施形態に係る半導体装置の一製造工程を示す断面図。 第２の実施形態に係る半導体装置の一製造工程を示す断面図。 第２の実施形態に係る半導体装置の一製造工程を示す断面図。 第２の実施形態に係る半導体装置の一製造工程を示す断面図。 第２の実施形態に係る半導体装置の一製造工程を示す断面図。 第２の実施形態に係る半導体装置の一製造工程を示す断面図。

符号の説明

１１…半導体基板、１３…ゲート絶縁膜、１４…ゲート電極、Ｓ…ソース、Ｄ…ドレイン、３５…素子分離溝、Ｄｐ…所定の深さ、１５−１…ｐ型絶縁層、１５−２…ｐ型不純物拡散層１５−２、１２−１…第１素子分離絶縁膜、１２−２…第２素子分離絶縁膜。

Claims (5)

1. 半導体基板上の素子領域に設けられるゲート絶縁膜と、
   前記ゲート絶縁膜上に設けられるゲート電極と、
   前記ゲート電極を挟むように前記半導体基板中に隔離して設けられるソースまたはドレインと、
   前記半導体基板中に形成される素子分離溝中の底部および所定の深さの側面部にわたって設けられる第１導電型の絶縁層と、
   前記絶縁層と共に前記素子分離溝の底部および所定の深さの側面部を挟むように前記半導体基板中に設けられ、前記素子分離溝の側壁方向に沿って前記ソースまたはドレインと所定の距離をもってオフセットする第１導電型の不純物拡散層と、
   前記絶縁層上おける前記素子分離溝中の所定の深さに設けられる第１素子分離絶縁膜と、
   前記第１素子分離絶縁膜上に設けられる第２素子分離絶縁膜とを具備すること
   を特徴とする半導体装置。
2. 前記第１導電型の不純物拡散層は、前記絶縁層中の第１導電型の不純物が固層拡散されることにより形成され、
   前記第１素子分離絶縁膜は、ポリシラザンを含んで形成され、
   前記第２素子分離絶縁膜は、ＴＥＯＳを含んで形成されること
   を特徴とする請求項１に記載の半導体装置。
3. 前記素子分離溝の所定の深さは、前記素子分離溝の底部からの深さの１／４以上から１／２以下であること
   を特徴とする請求項１または２に記載の半導体装置。
4. 半導体基板の表面領域中にチャネル領域を形成する工程と、
   素子分離領域における半導体基板中に、素子分離溝を形成する工程と、
   前記素子分離溝中に第１導電型の絶縁層を形成する工程と、
   前記絶縁層上に第１素子分離絶縁膜を形成する工程と、
   前記素子分離溝の所定の深さまで、前記絶縁層および第１素子分離絶縁膜を残存させる工程と、
   前記絶縁層中の第１導電型の不純物を前記半導体基板中に固層拡散させ、前記絶縁層と共に前記素子分離溝の底部および所定の深さの側面部を挟むように前記半導体基板中に第１導電型の不純物拡散層を形成する工程と、
   前記素子分離溝中を埋めるように、前記絶縁層上および第１素子分離絶縁膜上に第２素子分離絶縁膜を形成する工程と、
   前記半導体基板上の素子領域にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記ゲート電極を挟むように前記半導体基板中に隔離してソースまたはドレインを形成する工程とを具備すること
   を特徴とする半導体装置およびその製造方法。
5. 前記素子分離溝の所定の深さまで、前記絶縁層および第１素子分離絶縁膜を残存させる際に、前記所定の深さを、前記素子分離溝の底部からの深さの１／４以上から１／２以下とし、
   前記不純物拡散層を形成する際に、前記素子分離溝の側壁方向に沿って前記ソースまたはドレインと所定の距離をもってオフセットさせ、
   前記第１素子分離絶縁膜を形成する際に、ポリシラザンを含んで形成し、
   前記第２素子分離絶縁膜を形成する際に、ＴＥＯＳを含んで形成すること
   を特徴とする請求項１に記載の半導体装置およびその製造方法。

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