JP5523912B2 - 不揮発性半導体記憶装置、及びその製造方法 - Google Patents
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Description
[構成]
先ず、図1を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。図1は、第1の実施の形態に係る不揮発性半導体記憶装置の概略上面図である。
次に、図7A〜7Kを参照して、第1の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。なお、図7A〜7Kは、第1ダミーセル領域121及び第2ダミーセル領域122を示している。
次に、図8A〜図8Cを参照して、第1の実施の形態と比較例とを比較して、第1の実施の形態の効果について説明する。ここで、図8Aに示すように比較例において、素子分離絶縁層51の上面は、半導体基板10に対して平行に形成され、浮遊電極層32、42の上面よりも低い高さに位置するものとする。また、比較例において、素子分離絶縁層43の上面は、浮遊電極層42の上面よりも低い高さに位置するものとする。
C3=C2/(C1+C2)
C3:カップリング比
C1:半導体基板10と浮遊電極層32(42)との間の容量
C2:ワード線導電層53と浮遊電極層32(42)との間の容量
[構成]
次に、第2の実施の形態に係る不揮発性半導体記憶装置の構成について、図10を参照して説明する。なお、第2の実施の形態において、第1の実施の形態と同様の構成については同一符号を付し、その説明を省略する。
次に、図11A〜11Iを参照して、第2の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。
第2の実施の形態は、第1の実施の形態と同様の構成を有し、第1の実施の形態と同様の効果を奏する。また、上記の図11Gに示したように、浮遊電極層32の上面は、浮遊電極層42の上面と等しい高さに位置する。すなわち、第1ダミーセル領域121と第2ダミーセル領域122との間に段差が生じない。これにより、図11Hの工程においてCMPを実行する際、第2の実施の形態は、第1の実施の形態よりもディッシングや残膜などの欠陥の発生を抑制することができる。
以上、不揮発性半導体記憶装置の実施の形態を説明してきたが、本発明は、上記の実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、素子分離絶縁層43の上面は、浮遊電極層42の上面より低く素子分離絶縁層33の上面よりも高い高さに位置してもよい。
Claims (4)
- 半導体基板と、
前記半導体基板上に設けられ且つデータを記憶するメモリトランジスタを配列したメモリセルアレイ領域と、
前記半導体基板上に設けられデータの記憶には用いない第1ダミーセルを配列した第1ダミーセル領域と、
前記半導体基板上に設けられデータの記憶には用いない第2ダミーセルを配列した第2ダミーセル領域とを備え、
前記第1ダミーセル領域は、
前記メモリセルアレイ領域と前記第2ダミーセル領域との間に設けられ、
前記半導体基板上に設けられた第1ゲート絶縁層と、
前記第1ゲート絶縁層の上に設けられ前記第1ダミーセルを形成する第1浮遊電極層と、
前記第1浮遊電極層に隣接して形成され前記第1ダミーセルを互いに電気的に分離する第1素子分離絶縁層とを備え、
前記第1素子分離絶縁層の上面は、前記第1浮遊電極層の上面よりも低い高さに位置し、
前記第2ダミーセル領域は、
前記半導体基板上に設けられ且つ前記第1ゲート絶縁層より厚い第2ゲート絶縁層と、
前記第2ゲート絶縁層の上に設けられ前記第2ダミーセルを形成する第2浮遊電極層と、
前記第2浮遊電極層に隣接して形成され前記第2ダミーセルを互いに電気的に分離する第2素子分離絶縁層とを備え、
前記第2素子分離絶縁層の上面は、前記第2浮遊電極層の上面と同じ高さ、または前記第2浮遊電極層の上面より低く前記第1素子分離絶縁層の上面よりも高い高さに位置し、
前記第1ダミーセル領域及び前記第2ダミーセル領域は、
前記第1ダミーセル領域と前記第2ダミーセル領域との間の境界に形成され前記第1ダミーセルと前記第2ダミーセルを互いに電気的に分離する第3素子分離絶縁層と、
前記第1素子分離絶縁層、前記第2素子分離絶縁層、前記第3素子分離絶縁層、前記第1浮遊電極層、及び前記第2浮遊電極層上に形成されたブロック絶縁層と、
前記ブロック絶縁層を介して、前記第1素子分離絶縁層、前記第2素子分離絶縁層、前記第3素子分離絶縁層、前記第1浮遊電極層、及び前記第2浮遊電極層上に形成され前記メモリトランジスタのゲートとして機能する導電層とを備え、
前記第1浮遊電極層に隣接する前記第3素子分離絶縁層の上面の端部は、前記第1浮遊電極層の上面よりも低い高さに位置し、
前記第3素子分離絶縁層の上面は、前記第1浮遊電極層の側面から前記第2浮遊電極層の側面へ向かって上昇する傾斜を有し、
前記第1浮遊電極層に隣接する前記第3素子分離絶縁層の上面の端部と前記第1浮遊電極層の上面との間の距離は、前記第2浮遊電極層に隣接する前記第3素子分離絶縁層の上面の端部と前記第2浮遊電極層の上面との間の距離よりも大きい
ことを特徴とする不揮発性半導体記憶装置。 - 前記第1ゲート絶縁層の上面は、前記第2ゲート絶縁層の上面と同じ高さに位置し、
前記第1浮遊電極層の上面は、前記第2浮遊電極層の上面と同じ高さに位置する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記第1ダミーセル領域において前記境界に最も近い前記第1浮遊電極層は、最小加工寸法よりも大きい幅を有し、
前記第2ダミーセル領域において前記境界に最も近い前記第2浮遊電極層は、前記最小加工寸法よりも大きい幅を有する
ことを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。 - データを記憶するメモリセルアレイ領域に隣接して設けられた第1ダミーセル領域と、前記第1ダミーセル領域に隣接して設けられた第2ダミーセル領域とを有する不揮発性半導体記憶装置の製造方法であって、
半導体基板上に、前記第1ダミーセル領域において第1の厚みを有する第1ゲート絶縁層を形成し且つ前記第2ダミーセル領域において前記第1厚みより厚い第2の厚みを有する第2ゲート絶縁層を形成し、
前記第1ゲート絶縁層の上に第1浮遊電極層を形成し且つ前記第2ゲート絶縁層の上に第2浮遊電極層を形成し、
前記第1浮遊電極層の間に前記第1浮遊電極層の上面まで第1素子分離絶縁層を形成し、前記第2浮遊電極層の間に前記第2浮遊電極層の上面まで第2素子分離絶縁層を形成し、且つ前記第1浮遊電極層と前記第2浮遊電極層との間に前記第1浮遊電極層及び前記第2浮遊電極層の上面まで第3素子分離絶縁層を形成し、
前記第1浮遊電極層の上面から所定深さまで前記第1素子分離絶縁層を除去する一方、前記第2素子分離絶縁層を残存したままとし、且つ前記第3素子分離絶縁層の形状を、前記第1浮遊電極層の側面から前記第2浮遊電極層の側面へ向かって上昇する傾斜を有するように加工し、
前記第3素子分離絶縁層の形状を加工する際、前記第1ダミーセル領域の端部に位置する前記第1浮遊電極層の一部、及び前記第3素子分離絶縁層を覆い、且つ前記第1浮遊電極層の上方に隙間を有するレジストを形成し、
前記隙間から薬液を浸透させて、前記薬液により前記第3素子分離絶縁層を後退させる
ことを特徴とする不揮発性半導体記憶装置の製造方法。
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