JP2011228432A - 不揮発性半導体記憶装置、及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 92
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 39
- 238000002955 isolation Methods 0.000 claims abstract description 88
- 239000000758 substrate Substances 0.000 claims description 44
- 238000000034 method Methods 0.000 claims description 12
- 239000000126 substance Substances 0.000 claims description 6
- 238000013500 data storage Methods 0.000 claims description 5
- 230000006866 deterioration Effects 0.000 abstract description 4
- 230000001174 ascending effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 341
- 230000004913 activation Effects 0.000 description 55
- 230000002093 peripheral effect Effects 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 229920005591 polysilicon Polymers 0.000 description 17
- 238000009792 diffusion process Methods 0.000 description 16
- 239000012535 impurity Substances 0.000 description 16
- 230000000052 comparative effect Effects 0.000 description 9
- 230000006870 function Effects 0.000 description 9
- 238000001039 wet etching Methods 0.000 description 9
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 239000011241 protective layer Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229920001709 polysilazane Polymers 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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Abstract
【課題】デバイス特性の劣化を抑制した不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】第１ダミーセル領域１２１に設けられた素子分離絶縁層３３と、第２ダミーセル領域１２２に設けられた素子分離絶縁層４３と、第１ダミーセル領域１２１と第２ダミーセル領域１２２との間の境界に位置する素子分離絶縁層５１とを備える。素子分離絶縁層３３の上面は、浮遊電極層３２の上面よりも低い高さに位置する。素子分離絶縁層４３の上面は、浮遊電極層４２の上面と同じ高さに位置する。浮遊電極層３２に隣接する素子分離絶縁層５１の上面の端部は、浮遊電極層３２の上面よりも低い高さに位置する。素子分離絶縁層５１の上面は、浮遊電極層３２の側面から浮遊電極層４２の側面へ向かって上昇する傾斜ＴＬを有する。
【選択図】図６
【解決手段】第１ダミーセル領域１２１に設けられた素子分離絶縁層３３と、第２ダミーセル領域１２２に設けられた素子分離絶縁層４３と、第１ダミーセル領域１２１と第２ダミーセル領域１２２との間の境界に位置する素子分離絶縁層５１とを備える。素子分離絶縁層３３の上面は、浮遊電極層３２の上面よりも低い高さに位置する。素子分離絶縁層４３の上面は、浮遊電極層４２の上面と同じ高さに位置する。浮遊電極層３２に隣接する素子分離絶縁層５１の上面の端部は、浮遊電極層３２の上面よりも低い高さに位置する。素子分離絶縁層５１の上面は、浮遊電極層３２の側面から浮遊電極層４２の側面へ向かって上昇する傾斜ＴＬを有する。
【選択図】図６
Description
本明細書の実施の形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、データを記憶するメモリセル（トランジスタ）を配置したメモリセル領域を有する。メモリセルは、半導体基板上に絶縁膜を介して電荷蓄積層(浮遊ゲート)と制御ゲートが積層形成されたスタックゲート構造を有する。
近年、ＮＡＮＤ型フラッシュメモリの微細化に伴い、リソグラフィーのマージンを確保するために、メモリセル領域の周辺にダミーセル領域を設けることが一般的となっている。ダミーセル領域は、最小寸法で加工されることはないが、メモリセル領域を最小寸法で加工するために必要な領域である。
しかしながら、未だダミーセル領域の積層構造は、メモリセル領域のデバイス特性の劣化を十分に抑制できるものではない。
本発明は、デバイス特性の劣化を抑制した不揮発性半導体記憶装置、及びその製造方法を提供することを目的とする。
一実施の形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に設けられ且つデータを記憶するメモリトランジスタを配列したメモリセルアレイ領域と、半導体基板上にメモリセルアレイ領域に隣接して設けられデータの記憶には用いない第１ダミーセルを配列してなる第１ダミーセル領域と、半導体基板上に第１ダミーセル領域に隣接して設けられデータの記憶には用いない第２ダミーセルを配列した第２ダミーセル領域とを備える。第１ダミーセル領域は、メモリセルアレイ領域と第２ダミーセル領域との間に設けられる。第１ダミーセル領域は、半導体基板上に設けられた第１ゲート絶縁層と、第１ゲート絶縁層の上に設けられ第１ダミーセルを形成する第１浮遊電極層と、第１浮遊電極層に隣接して形成され第１ダミーセルを互いに電気的に分離する第１素子分離絶縁層とを備える。第１素子分離絶縁層の上面は、第１浮遊電極層の上面よりも低い高さに位置する。第２ダミーセル領域は、半導体基板上に設けられ且つ第１ゲート絶縁層より厚い第２ゲート絶縁層と、第２ゲート絶縁層の上に設けられ第２ダミーセルを形成する第２浮遊電極層と、第２浮遊電極層に隣接して形成され第２ダミーセルを互いに電気的に分離する第２素子分離絶縁層とを備える。第２素子分離絶縁層の上面は、第２浮遊電極層の上面と同じ高さ、または第２浮遊電極層の上面より低く第１素子分離絶縁層の上面よりも高い高さに位置する。第１ダミーセル領域及び第２ダミーセル領域は、第１ダミーセル領域と第２ダミーセル領域との間の境界に形成され第１ダミーセルと第２ダミーセルを互いに電気的に分離する第３素子分離絶縁層と、第１素子分離絶縁層、第２素子分離絶縁層、第３素子分離絶縁層、第１浮遊電極層、及び第２浮遊電極層上に形成されたブロック絶縁層と、ブロック絶縁層を介して、第１素子分離絶縁層、第２素子分離絶縁層、第３素子分離絶縁層、第１浮遊電極層、及び第２浮遊電極層上に形成されメモリトランジスタのゲートとして機能する導電層とを備える。第１浮遊電極層に隣接する第３素子分離絶縁層の上面の端部は、第１浮遊電極層の上面よりも低い高さに位置する。第３素子分離絶縁層の上面は、第１浮遊電極層の側面から第２浮遊電極層の側面へ向かって上昇する傾斜を有する。
一実施の形態に係る不揮発性半導体記憶装置の製造方法は、データを記憶するメモリセルアレイ領域に隣接して設けられた第１ダミーセル領域と、第１ダミーセル領域に隣接して設けられた第２ダミーセル領域とを有する不揮発性半導体記憶装置の製造方法である。製造方法は、半導体基板上に、第１ダミーセル領域において第１の厚みを有する第１ゲート絶縁層を形成し且つ第２ダミーセル領域において第１厚みより厚い第２の厚みを有する第２ゲート絶縁層を形成し、第１ゲート絶縁層の上に第１浮遊電極層を形成し且つ第２ゲート絶縁層の上に第２浮遊電極層を形成し、第１浮遊電極層の間に第１浮遊電極層の上面まで第１素子分離絶縁層を形成し、第２浮遊電極層の間に第２浮遊電極層の上面まで第２素子分離絶縁層を形成し、且つ第１浮遊電極層と第２浮遊電極層との間に第１浮遊電極層及び第２浮遊電極層の上面まで第３素子分離絶縁層を形成し、第１浮遊電極層の上面から所定深さまで第１素子分離絶縁層を除去する一方、第２素子分離絶縁層を残存したままとし、且つ第３素子分離絶縁層の形状を加工する。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置、及びその製造方法の実施形態について説明する。
［第１の実施の形態］
[構成]
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置の概略上面図である。
[構成]
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置の概略上面図である。
第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセル領域１００と、その外周に設けられた周辺回路領域２００とを備えている。メモリセル領域１００は、データを記憶するメモリトランジスタ（メモリセル）を配列したメモリセルアレイ領域１１０、及びその周辺に設けられダミーセルを配列した第１及び第２ダミーセル領域１２１、１２２を備える。第１ダミーセル領域１２１はメモリセルアレイ領域１１０に隣接し、第２ダミーセル領域１２２は第１ダミーセル領域１２１と周辺回路領域２００に隣接する。第１及び第２ダミーセル領域１２１、１２２は、トランジスタ等の素子が設けられる領域ではなく、データの記憶には用いないダミーセルが配列された領域であり、メモリセル領域１００を最小加工寸法で加工するために必要とされる領域である。
次に、図２を参照して、メモリセルアレイ領域１１０の回路構成について説明する。メモリセルアレイ領域１１０は、カラム方向を長手方向として延び、ロウ方向に並ぶように配置された複数のメモリユニットＭＵを有する。メモリユニットＭＵは、メモリセルトランジスタＭＴ０〜ＭＴ１５、メモリセルトランジスタＭＴ０のドレインと接続されるドレイン側選択トランジスタＳＤＴ、及びメモリセルトランジスタＭＴ１５のソースと接続されるソース側選択トランジスタＳＳＴを備える。なお、メモリセルトランジスタＭＴ０、ＭＴ１、…ＭＴ１５を総称する場合には、０、１、…１５を付けずにメモリセルトランジスタＭＴと称する。
ドレイン側選択トランジスタＳＤＴのドレインはカラム方向に延びるビット線ＢＬと接続されている。ビット線ＢＬは、書き込み動作時に書き込みデータをメモリセルトランジスタＭＴへ転送し、且つ読み出し動作時にメモリセルトランジスタＭＴから読み出しデータを読み出すために用いられる。
ロウ方向に一列に配列された複数のソース側選択トランジスタＳＳＴのソースはロウ方向に延びる１本のソース線ＳＬと接続されている。
メモリセルトランジスタＭＴは、フローティングゲートＦＧに電荷を蓄積し、またフローティングゲートＦＧから電荷を放出する。ロウ方向に一列に配列された複数のメモリセルトランジスタＭＴ０は、ロウ方向に延びる１本のワード線ＷＬ０によって共通接続されている。同様に、ロウ方向に一列に配列された複数のメモリセルトランジスタＭＴ１〜ＭＴ１５も、各々ロウ方向に延びる１本のワード線ＷＬ１〜ＷＬ１５によって共通接続されている。なお、ワード線ＷＬ０、ＷＬ１、…ＷＬ１５を総称する場合には、０、１、…１５を付けずにワード線ＷＬと称する。
ロウ方向に一列に配列された複数のドレイン側選択トランジスタＳＤＴのゲートは、ロウ方向に延びる１本のドレイン側選択ゲート線ＳＤＬと共通接続されている。
ロウ方向に一列に配列された複数のソース側選択トランジスタＳＳＴのゲートは、ロウ方向に延びる１本のソース側選択ゲート線ＳＳＬと共通接続されている。
なお、ロウ方向とはワード線ＷＬ、ドレイン側選択ゲート線ＳＤＬ等が延びる方向であり、カラム方向とはロウ方向とは直交し、ビット線ＢＬ等が延びる方向である。また、図２において、メモリユニットＭＵは、１６個のメモリセルトランジスタＭＴ０〜１５、１個のドレイン側選択トランジスタＳＤＴ、及び１個のソース側選択トランジスタＳＳＴから形成された一例を示しているが、本実施の形態に係るメモリセルアレイ領域１１０はそれに限定されるものではない。
次に、図３、図４Ａ及び図４Ｂを参照して、メモリセルアレイ領域１１０の積層構造について説明する。図３はメモリセルアレイ領域１１０の概略上面図である。図４Ａは図３のＡ−Ａ’断面図であり、図４Ｂは図３のＢ−Ｂ’断面図である。
メモリセルアレイ領域１１０は、図３に示すように、複数の活性化領域１Ｍ、及びドレイン側導電層１１、ワード線導電層１２（０）〜１２（１５）、及びソース側導電層１３を有する。複数の活性化領域１Ｍは、半導体基板１０上においてロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。活性化領域１Ｍの幅及び間隔は最小加工寸法と等しい。各々の活性化領域１Ｍは、メモリユニットＭＵとして機能する層を有する。なお、ワード線導電層１２（０）、１２（１）、…１２（１５）を総称する場合には、（０）、（１）、…（１５）を付けずにワード線導電層１２と称する。
ドレイン側導電層１１、ワード線導電層１２及びソース側導電層１３は、図３に示すように、カラム方向に所定ピッチをもって複数の活性化領域１Ｍを跨いでロウ方向に延びるように形成されている。ドレイン側導電層１１は、ドレイン側選択ゲート線ＳＤＬ及びドレイン側選択トランジスタＳＤＴのゲートとして機能する。ワード線導電層１２（０）〜１２（１５）は、ワード線ＷＬ０〜ＷＬ１５及びメモリセルトランジスタＭＴ０〜ＭＴ１５のゲートとして機能する。ソース側導電層１３は、ソース側選択ゲート線ＳＤＬ及びソース側選択トランジスタＳＳＴのゲートとして機能する。ドレイン側導電層１１、ワード線導電層１２及びソース側導電層１３には、シリサイド化されたポリシリコンを用いる。
活性化領域１Ｍは、図３に示すように、半導体基板１０の表面に不純物拡散領域１５Ａ〜１５Ｓを有する。不純物拡散層１５Ａ〜１５Ｓは、ソース側導電層１１、ワード線導電層１２（０）〜１２（１５）及びドレイン側導電層１３の間に形成されている。なお、不純物拡散層１５Ａ、１５Ｂ、…、１５Ｓを総称する場合には、Ａ、Ｂ、…、Ｓを付けずに不純物拡散層１５と称する。
不純物拡散領域１５Ａ及び１５Ｂは、図３及び図４Ａに示すように、ドレイン側導電層１１を挟むように形成されている。不純物拡散領域１５Ａは、ドレイン側選択トランジスタＳＤＴのドレインとなり、不純物拡散領域１５Ｂは、ドレイン側選択トランジスタＳＤＴのソースとなる。また、不純物拡散領域１５Ｂは、メモリセルトランジスタＭＴ０のドレインともなる。
不純物拡散領域１５Ａは、図３及び図４Ａに示すように、半導体基板１０に対し垂直方向に延びるように形成されたビット線コンタクト層１６と接続されている。ビット線コンタクト層１６は、層１７、１８を介してビット線層１９と接続されている。ビット線層１９は、ビット線ＢＬとして機能する。複数のビット線層１９は、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。
不純物拡散領域１５Ｂ〜１５Ｒは、図３及び図４Ａに示すように、ワード線導電層１２（０）〜１２（１５）の両端に形成され、メモリセルトランジスタＭＴ０〜ＭＴ１５のソース及びドレインとなる。
不純物拡散領域１５Ｒ及び１５Ｓは、図３及び図４Ａに示すように、ソース側導電層１３を挟むように形成されている。不純物拡散領域１５Ｒは、ソース側選択トランジスタＳＳＴのドレインとなり、不純物拡散領域１５Ｓは、ソース側選択トランジスタＳＳＴのソースとなる。また、不純物拡散領域１５Ｒは、メモリセルトランジスタＭＴ１５のソースともなる。
不純物拡散領域１５Ｓは、図３及び図４Ａに示すように、半導体基板１０に対し垂直方向に延びるように形成されたソース線コンタクト層２０と接続されている。ソース線コンタクト層２０は、ソース線導電層２１と接続されている。ソース線導電層２１は、ソース線ＳＬとして機能する。ソース線コンタクト層２０は、図３に示すように、複数あるソース側選択トランジスタＳＳＴの複数のソース（即ち、複数の不純物拡散領域１５Ｓ）を共通接続するように、ロウ方向に連続的に形成されている。このような構成により、ソース線コンタクト層２０の抵抗値を低くすることができる。
また、活性化領域１Ｍは、図４Ａに示すように、半導体基板１０上に設けられたゲート絶縁層２２、２４、トンネル絶縁層２３（０）〜（１５）、トンネル絶縁層２３（０）〜（１５）の上に設けられた浮遊電極層２５（０）〜２５（１５）、及び浮遊電極層２５（０）〜２５（１５）の上に設けられたブロック絶縁層２６（０）〜２６（１５）を有する。浮遊電極層２５（０）〜２５（１５）は、メモリトランジスタＭＴ０〜１５のフローティングゲートＦＧとして機能する。なお、トンネル絶縁層２３（０）、２３（１）、…２３（１５）を総称する場合には、（０）、（１）、…（１５）を付けずにトンネル絶縁層２３と称する。同様に、浮遊電極層２５（０）、２５（１）、…２５（１５）を総称する場合には、（０）、（１）、…（１５）を付けずに浮遊電極層２５と称する。また、ブロック絶縁層２６（０）、２６（１）、…２６（１５）を総称する場合には、（０）、（１）、…（１５）を付けずにブロック絶縁層２６と称する。
ゲート絶縁層２２は、図４Ａに示すように、ドレイン側導電層１１の下面に接するように形成されている。ゲート絶縁層２４は、ソース側導電層１３の下面に接するように形成されている。ブロック絶縁層２６（０）〜２６（１５）は、図４Ａに示すように、各々、ワード線導電層１２（０）〜１２（１５）の下面に接するように形成されている。また、１つのブロック絶縁層２６（０）〜２６（１５）は、図４Ｂに示すように、各々、ロウ方向に１列に並ぶ複数の浮遊電極層２５（０）〜２５（１５）を覆うように形成されている。ゲート絶縁層２２、２４、トンネル絶縁層２３、及びブロック絶縁層２６には、シリコン酸化物を用いる。浮遊電極層２５には、ポリシリコンを用いる。
ゲート絶縁層２２、２４及びトンネル絶縁層２３は、同層に形成されている。ゲート絶縁層２２、２４及びトンネル絶縁層２３は、半導体基板１０上に堆積された層を分断して形成される。同様に、ドレイン側導電層１１、ワード線導電層１２及びソース側導電層１３は、半導体基板１０上に堆積された層を分断して形成される。
また、メモリセルアレイ領域１１０は、図３及び図４Ｂに示すように、浮遊電極層２５に隣接してロウ方向に沿って複数形成される活性化領域１Ｍ（メモリユニットＭＵ）の間を電気的に分離する素子分離絶縁層２７を有する。素子分離絶縁層２７の上面は浮遊電極層２５の上面よりも低い高さに位置し、その下面は半導体基板１０の表面から所定深さに位置する。素子分離絶縁層２７には、シリコン酸化物を用いる。
次に、図５を参照して、第１ダミーセル領域１２１、第２ダミーセル領域１２２及び周辺回路領域２００における活性化領域１Ｄ１、１Ｄ２、１Ｄ３、１Ｐについて説明する。活性化領域１Ｄ１、１Ｄ２、１Ｄ３はダミーセルが形成される領域であり、活性化領域１Ｐは周辺回路を構成するトランジスタ等の回路素子が形成される領域である。
第１ダミーセル領域１２１は、図５に示すように、一例としてメモリセルアレイ領域１１０側に近接する側に複数（図５では４つ）の活性化領域１Ｄ１を有すると共に、周辺回路領域２００に近接する側に活性化領域１Ｄ２（図５では１つ）を有する。活性化領域１Ｄ１の幅及び間隔は最小加工寸法である。活性化領域１Ｄ２の幅は、活性化領域１Ｄ１の幅よりも大きい。活性化領域１Ｄ１の幅と活性化領域１Ｄ２の幅の関係は、リソグラフィーマージンを考慮して決定される。このように活性化領域１Ｄ１、１Ｄ２の幅を次第に大きくすることにより、リソグラフィーマージンを確保することができる。
第２ダミーセル領域１２２は、メモリセルアレイ領域１１０に近接する側に活性化領域群ＡＲ１を有すると共に、周辺回路領域２００に近接する側に活性化領域群ＡＲ２を有する。活性化領域群ＡＲ１は、メモリセルアレイ領域１１０に近接する側に活性化領域１Ｄ２（図５では１つ）を有し、周辺回路領域２００に隣接する側に活性化領域１Ｄ３（図５では１つ）を有し、且つ活性化領域１Ｄ２と活性化領域１Ｄ３との間に活性化領域１Ｄ１（図５では２つ）を有する。活性化領域１Ｄ３の幅は、活性化領域１Ｄ２の幅よりも大きい。活性化領域群ＡＲ２は、メモリセルアレイ領域１１０に近接する側に活性化領域１Ｄ３（図５では１つ）を有し、周辺回路領域２００に隣接する側に活性化領域１Ｄ２（図５では１つ）を有し、且つ活性化領域１Ｄ３と活性化領域１Ｄ２との間に活性化領域１Ｄ１（図５では２つ）を有する。すなわち、活性化領域群ＡＲ２は、活性化領域群ＡＲ１と鏡像の関係にある。
また、第１ダミーセル領域１２１内の活性化領域１Ｄ２は、第２ダミーセル領域１２２内の活性化領域群ＡＲ１に含まれる活性化領域１Ｄ２と距離Ｌだけ離れている。距離Ｌは、最小加工寸法よりも長い。活性化領域群ＡＲ１に含まれる活性化領域１Ｄ３は、活性化領域群ＡＲ２に含まれる活性化領域１Ｄ３と距離Ｌだけ離れている。
周辺回路領域２００は、活性化領域１Ｐを有する。活性化領域１Ｐは、活性化領域群ＡＲ２に含まれる活性化領域１Ｄ２と距離Ｌ’（Ｌ’＞Ｌ）だけ離れている。
次に、図６を参照して、第１ダミーセル領域１２１、第２ダミーセル領域１２２及び周辺回路領域２００の積層構造を説明する。図６は、図５のＣ−Ｃ’断面図である。
第１ダミーセル領域１２１は、図６に示すように、活性化領域１Ｄ１にトンネル絶縁層３１（１）、及び浮遊電極層３２（１）を有する。トンネル絶縁層３１（１）、及び浮遊電極層３２（１）により第１ダミーセルが形成される。また、第１ダミーセル領域１２１は、活性化領域１Ｄ２内にトンネル絶縁層３１（２）、及び浮遊電極層３２（２）を有する。トンネル絶縁層３１（２）、及び浮遊電極層３２（２）により第２ダミーセルが形成される。なお、トンネル絶縁層３１（１）、３１（２）を総称する場合には、（１）、（２）を付けずにトンネル絶縁層３１と称する。同様に、浮遊電極層３２（１）、３２（２）を総称する場合には、（１）、（２）を付けずに浮遊電極層３２と称する。
トンネル絶縁層３１は、半導体基板１０の上に形成されている。トンネル絶縁層３１（２）のロウ方向の幅は、トンネル絶縁層３１（１）のロウ方向の幅よりも長い。トンネル絶縁層３１は、メモリセルアレイ領域１１０内のゲート絶縁層２２、２４及びトンネル絶縁層２３と同層に形成されている。トンネル絶縁層３１は、半導体基板１０上に堆積された層を分断することによって形成される。
浮遊電極層３２は、トンネル絶縁層３１の上に形成されている。浮遊電極層３２（２）のロウ方向の幅は、浮遊電極層３２（１）のロウ方向の幅よりも長い。浮遊電極層３２は、メモリセルアレイ領域１１０内の浮遊電極層２５と同層に形成されている。浮遊電極層３２（１）、（２）は、半導体基板１０上に堆積された層を分断することによって形成される。
また、第１ダミーセル領域１２１は、図６に示すように、浮遊電極層３２に隣接して活性化領域１Ｄ１、１Ｄ２の間（第１ダミーセルの間）を電気的に分離する素子分離絶縁層３３を有する。素子分離絶縁層３３の上面は浮遊電極層３２の上面よりも低い高さに位置し、その下面は半導体基板１０の表面から所定深さに位置する。素子分離絶縁層３３には、シリコン酸化物を用いる。
第２ダミーセル領域１２２は、図６に示すように、活性化領域１Ｄ１内に、トンネル絶縁層４１（１）及び浮遊電極層４２（１）を有する。また、第２ダミーセル領域１２２は、活性化領域１Ｄ２内にトンネル絶縁層４１（２）及び浮遊電極層４２（２）を有し、活性化領域１Ｄ３内にトンネル絶縁層４１（３）及び浮遊電極層４２（３）を有する。なお、トンネル絶縁層４１（１）〜４１（３）を総称する場合には、（１）〜（３）を付けずにトンネル絶縁層４１と称する。同様に、浮遊電極層４２（１）〜４２（３）を総称する場合には、（１）〜（３）を付けずに浮遊電極層４２と称する。
トンネル絶縁層４１は、半導体基板１０の上に形成されている。トンネル絶縁層４１（２）のロウ方向の幅は、トンネル絶縁層４１（１）のロウ方向の幅よりも長く、トンネル絶縁層４１（３）のロウ方向の幅は、トンネル絶縁層４１（２）のロウ方向の幅よりも長い。トンネル絶縁層４１の厚みは、トンネル絶縁層２３、３１の厚みよりも厚い。トンネル絶縁層４１の下面は、トンネル絶縁層２３、３１の下面と同じ高さに位置する。トンネル絶縁層４１（１）〜（３）は、半導体基板１０上に堆積された層を分断することによって形成される。
浮遊電極層４２は、トンネル絶縁層４１の上に形成されている。浮遊電極層４２（２）のロウ方向の幅は、浮遊電極層４２（１）のロウ方向の幅よりも長く、浮遊電極層４２（３）のロウ方向の幅は、浮遊電極層４２（２）のロウ方向の幅よりも長い。浮遊電極層４２の厚みは、浮遊電極層２５、３２の厚みと等しい。浮遊電極層４２（１）〜（３）は、半導体基板１０上に堆積された層を分断することによって形成される。
また、第２ダミーセル領域１２２は、図６に示すように、浮遊電極層４２に隣接して活性化領域１Ｄ１〜１Ｄ３との間（第２ダミーセルの間）を電気的に分離する素子分離絶縁層４３を有する。素子分離絶縁層４３の上面は、浮遊電極層４２の上面と同じ高さに位置し、その下面は半導体基板１０の表面から所定深さに位置する。素子分離絶縁層４３には、シリコン酸化物を用いる。
また、第１ダミーセル領域１２１及び第２ダミーセル領域１２２は、素子分離絶縁層５１と、メモリセルアレイ領域１１０から延びるブロック絶縁層２６と、ワード線導電層１２とを有する。
素子分離絶縁層５１は、第１ダミーセル領域１２１と第２ダミーセル領域１２２との境界Ｄに位置する。素子分離絶縁層５１は、第１ダミーセル領域１２１（第１ダミーセル）と第２ダミーセル領域１２２（第２ダミーセル）とを互いに電気的に分離する。浮遊電極層３２（２）に隣接する素子分離絶縁層５１の上面の端部は、浮遊電極層３２（２）の上面よりも低い高さに位置する。また、浮遊電極層４２（２）に隣接する素子分離絶縁層５１の上面の端部は、浮遊電極層４２（２）の上面よりもわずかに低い高さ（浮遊電極層３２（２）の上面より高い高さ）に位置する。素子分離絶縁層５１の上面は、浮遊電極層３２（２）の側面から浮遊電極層４２（２）の側面へ向かって上昇する傾斜ＴＬを有する。なお、浮遊電極層４２（２）に隣接する素子分離絶縁層５１の上面の端部は、浮遊電極層４２（２）の上面と同じ高さに位置するものであってもよい。
ブロック絶縁層２６は、浮遊電極層３２、４２、及び素子分離絶縁層３３、４３、５１の上に形成されている。ワード線導電層１２は、ブロック絶縁層２６を介して浮遊電極層３２、４２、及び素子分離絶縁層３３、４３、５１を覆うように形成されている。
周辺回路領域２００は、図６に示すように、活性化領域１Ｐ内に、ゲート絶縁層５２、及び導電層５３を有する。ゲート絶縁層５２は、半導体基板１０上に形成され、トンネル絶縁層４１と同層にそれと同一の厚みをもって形成されている。導電層５３は、ゲート絶縁層５２の上に形成されている。導電層５３は、周辺回路のトランジスタのゲートとして機能し、導電層５３の直下に位置する半導体基板１０は、周辺回路のトランジスタのチャネルとして機能する。また、ゲート絶縁層５２の厚みによって、周辺回路領域２００内のトランジスタの耐圧は、メモリセルアレイ領域１１０内のトランジスタの耐圧よりも高く設定される。
［製造方法］
次に、図７Ａ〜７Ｋを参照して、第１の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。なお、図７Ａ〜７Ｋは、第１ダミーセル領域１２１及び第２ダミーセル領域１２２を示している。
次に、図７Ａ〜７Ｋを参照して、第１の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。なお、図７Ａ〜７Ｋは、第１ダミーセル領域１２１及び第２ダミーセル領域１２２を示している。
先ず、図７Ａに示すように、第１及び第２ダミーセル領域１２１、１２２内の半導体基板１０の上に、絶縁層３１Ａが形成される。また、その絶縁層３１Ａの上に、レジストパターン６０が形成される。レジストパターン６０は、第２ダミーセル領域１２２にのみ形成され、第１ダミーセル領域１２１には形成されない。
次に、図７Ｂに示すように、レジストパターン６０をマスクとして用いたウェットエッチングによって、第１ダミーセル領域１２２の絶縁層３１Ａが除去される。このとき、ウェットエッチングは等方性エッチングなので、レジストパターン６０の端部の下の絶縁層３１Ａも若干除去される。これにより、第１ダミーセル領域１２１において半導体基板１０の表面が露出される。
続いて、図７Ｃに示すように、レジストパターン６０が除去された後、半導体基板１０の表面が酸化される。これにより、第１及び第２ダミーセル領域１２１、１２２に亘って、絶縁層３１Ｂが形成される。第２ダミーセル領域１２２の絶縁層３１Ｂの厚みは、第１ダミーセル領域１２１の絶縁層３１Ｂの厚みよりも厚い。
次に、図７Ｄに示すように、ＣＶＤプロセスによって絶縁層３１Ｂの上にポリシリコンを堆積させて、ポリシリコン層３２Ａが形成される。
続いて、図７Ｅに示すように、ポリシリコン層３２Ａの上にレジストパターン６１を形成する。ここで、、レジストパターン６１とポリシリコン層３２Ａの密着性を向上させるため、ＨＭＤＳ（密着性向上塗布剤）処理が実行される。例えば、ＨＭＤＳ処理は、６０秒実行される。
次に、図７Ｆに示すように、レジストパターン６１をマスクとしてドライエッチングを実行し、溝６２が形成される。溝６２は、絶縁層３１Ｂ及びポリシリコン層３２Ａを分断して、トンネル絶縁層３１、４１、及び浮遊電極層３２、４２を形成する。また、溝６１は、半導体基板１０を掘り込むように形成される。なお、レジストパターン６１は、ドライエッチングの後に除去される。
続いて、図７Ｇに示すように、溝６２を埋める素子分離絶縁層３３、４３、５１が形成される。素子分離絶縁層３３、４３，５１は、ポリシラザン（有機塗布膜）、ＴＥＯＳ膜（ｅＨＡＲＰ（登録商標）を含むＣＶＤにより形成される膜）、ＨＤＰ（プラズマＣＶＤにより形成される膜）のいずれかにて構成されている。そして、ＣＭＰプロセスにて素子分離絶縁層３３、４３、５１を研磨することによって、浮遊電極層３２、４２の上面が露出される。
続いて、図７Ｈに示すように、第２ダミーセル領域１２２の全体及び第１ダミーセル領域１２１の端部の浮遊電極層３２（２）の一部を覆うようにレジストパターン６３が形成される。
次に、図７Ｉに示すように、レジストパターン６３をマスクとして用いたウェットエッチングによって、第１ダミーセル領域１２１内の素子分離絶縁層３３がエッチバックされ、素子分離絶縁層３３の上面は、浮遊電極層３２の上面よりも低い高さに位置することとなる。一方、レジストパターン６３が形成されるため第２ダミーセル領域１２２内の素子分離絶縁層４３はエッチバックされない。また、ウェットエッチングに用いられる薬液は、浮遊電極層３２（２）とレジストパターン６３との間に形成された隙間Ｅ（図７Ｈ参照）から素子分離絶縁層５１に浸透する。これにより、第１ダミーセル領域１２１に近い側ほど、素子分離絶縁層５１の上面は下方に後退する。なお、ウェットエッチングの後、レジストパターン６３は除去される。
例えば、図７Ｉに示す工程において、ウェットエッチングに用いる薬液を「ＢＨＦ１７０ＡＵ」とする場合、１００秒〜１７０秒のあいだウェットエッチングが実行される。また、薬液を「ＢＨＦ ６３ＡＵ」とする場合、５０秒〜８５秒のあいだウェットエッチングが実行される。また、薬液を「ＢＨＦ１１５ＡＳ２」又は「ＤＨＦ（希釈フッ酸）」としても良い。
続いて、図７Ｊに示すように、浮遊電極層３２、４２、５１を覆うようにブロック絶縁層２６が形成される。さらに、ブロック絶縁層２６上にポリシリコンを堆積させて、ポリシリコン層１２Ａが形成される。また、ポリシリコン層１２Ａ上に保護層６４が形成される。保護層６４は、メモリトランジスタＭＴ等のゲートを加工する際に用いられる。
次に、図７Ｋに示すように、ＣＭＰによって保護層６４を除去した後に、ポリシリコン層１２Ａをシリサイド化し、ワード線導電層１２が形成される。
［効果］
次に、図８Ａ〜図８Ｃを参照して、第１の実施の形態と比較例とを比較して、第１の実施の形態の効果について説明する。ここで、図８Ａに示すように比較例において、素子分離絶縁層５１の上面は、半導体基板１０に対して平行に形成され、浮遊電極層３２、４２の上面よりも低い高さに位置するものとする。また、比較例において、素子分離絶縁層４３の上面は、浮遊電極層４２の上面よりも低い高さに位置するものとする。
次に、図８Ａ〜図８Ｃを参照して、第１の実施の形態と比較例とを比較して、第１の実施の形態の効果について説明する。ここで、図８Ａに示すように比較例において、素子分離絶縁層５１の上面は、半導体基板１０に対して平行に形成され、浮遊電極層３２、４２の上面よりも低い高さに位置するものとする。また、比較例において、素子分離絶縁層４３の上面は、浮遊電極層４２の上面よりも低い高さに位置するものとする。
上記の比較例においては、図８Ｂに示すように素子分離絶縁層４３、５１の上方に形成されるポリシリコン層１２Ａ及び保護層６４は大きく窪む（窪みＧ参照）。これにより、図８Ｃに示すように、ＣＭＰによる研磨の後であっても、窪みＧに位置する保護層６４が残存し、ポリシリコン層１２Ａをシリサイド化させてワード線導電層１２を形成する際、残存した保護層６４の体積だけワード線導電層１２（ワード線ＷＬ）の抵抗値は高くなる。
これに対して、第１の実施の形態において、上述した図７Ｉに示したように素子分離絶縁層４３の上面は浮遊電極層４２の上面と同じ高さに位置する。また、第１の実施の形態において、素子分離絶縁層５１の上面は、傾斜ＴＬを有する。これにより、比較例のように大きな窪みＧは生じず、ＣＭＰの後に保護層６４は残存しない（図７Ｊ及び図７Ｋ参照）。すなわち、第１の実施の形態は、比較例よりもワード線導電層１２の抵抗値を低く抑えることができる。
次に、図９を参照して、第１及び第２ダミーセル領域１２１、１２２に求められるカップリング比Ｃ３について説明する。第１ダミーセル領域１２１及び第２ダミーセル領域１２２内のトンネル絶縁層３１、４１に高電圧が印加された場合、それらトンネル絶縁層３１、４１にかかる電界はメモリセルアレイ領域１１０に悪影響を及ぼす。例えば、メモリセルアレイ領域１１０内におけるリーク電流が増大する。そこで、高電圧に耐えるように、第１及び第２ダミーセル領域１２１、１２２内のカップリング比Ｃ３を高く設定する必要がある。
カップリング比Ｃ３は、以下に示す（数式１）によって与えられる（図９参照）。
（数式１）
Ｃ３＝Ｃ２／（Ｃ１＋Ｃ２）
Ｃ３：カップリング比
Ｃ１：半導体基板１０と浮遊電極層３２（４２）との間の容量
Ｃ２：ワード線導電層５３と浮遊電極層３２（４２）との間の容量
Ｃ３＝Ｃ２／（Ｃ１＋Ｃ２）
Ｃ３：カップリング比
Ｃ１：半導体基板１０と浮遊電極層３２（４２）との間の容量
Ｃ２：ワード線導電層５３と浮遊電極層３２（４２）との間の容量
ここで、本実施の形態において第２ダミーセル領域１２２内のトンネル絶縁層４１は、第１ダミーセル領域１２１内のトンネル絶縁層３１よりも厚く形成されている（図６参照）。すなわち、第２ダミーセル領域１２２の容量Ｃ１を第１ダミーセル領域１２２の容量Ｃ１よりも小さくして、第２ダミーセル領域１２２はカップリング比Ｃ３の低下を抑制されている。
一方、本実施の形態において第１ダミーセル領域１２１は、第２ダミーセル領域１２２よりも大きい容量Ｃ１を有するため、カップリング比Ｃ３の低下をその他の構成で補う必要がある。そこで、第２ダミーセル領域１２２においては素子分離絶縁層４３の上面は浮遊電極層４２の上面と同じ高さに位置するように形成されていても良い。一方、第１ダミーセル領域１２１においては素子分離絶縁層３３の上面は浮遊電極層３２（１）の上面よりも低い高さに位置するように形成されている。また、第１ダミーセル領域１２１においては素子分離絶縁層５１の上面は浮遊電極層３２（２）の上面よりも低い高さに位置するように形成されている。これによって、ワード線導電層１２は、第２ダミーセル領域１２２において浮遊電極層４３の上面のみを覆うように形成される一方、第１ダミーセル領域１２１において浮遊電極層３３の上面及び側面を覆うように形成される。したがって、浮遊電極層３２に対向するワード線導電層１２の面積は、浮遊電極層４２に対向するワード線導電層１２の面積よりも大きくなる。すなわち、第１ダミーセル領域１２１の容量Ｃ２を第２ダミーセル領域１２２の容量Ｃ２よりも大きくして、第１ダミーセル領域１２１はカップリング比Ｃ３の低下を抑制されている。よって、第１の実施の形態は、デバイス特性の劣化を抑制することができ且つ、前述したようにワード線導電層１２の抵抗値を低く抑えることができる。
［第２の実施の形態］
［構成］
次に、第２の実施の形態に係る不揮発性半導体記憶装置の構成について、図１０を参照して説明する。なお、第２の実施の形態において、第１の実施の形態と同様の構成については同一符号を付し、その説明を省略する。
［構成］
次に、第２の実施の形態に係る不揮発性半導体記憶装置の構成について、図１０を参照して説明する。なお、第２の実施の形態において、第１の実施の形態と同様の構成については同一符号を付し、その説明を省略する。
第２の実施の形態において、図１０に示すように、トンネル絶縁層３１の上面は、トンネル絶縁層４１の上面と同じ高さに位置する。また、浮遊電極層３２の上面もまた、浮遊電極層４２の上面と同じ高さに位置する。一方、トンネル絶縁層３１の下面は、トンネル絶縁層４１の下面と異なる高さに位置する。また、浮遊電極層３２の下面もまた、浮遊電極層４２の下面と異なる高さに位置する。これらの点で第２の実施の形態は第１の実施の形態と異なる。
［製造方法］
次に、図１１Ａ〜１１Ｉを参照して、第２の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。
次に、図１１Ａ〜１１Ｉを参照して、第２の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。
先ず、図１１Ａに示すように、半導体基板１０上にレジストパターン７０が形成される。レジストパターン７０は、第１ダミーセル領域１２１のみに形成される。
次に、図１１Ｂに示すように、レジストパターン７０をマスクとして用いたウェットエッチングによって、第２ダミーセル領域１２２の半導体基板１０が掘り下げられる。続いて、図１１Ｃに示すように、半導体基板１０上に絶縁層３１Ｃが形成される。
次に、図１１Ｄに示すように、第２ダミーセル領域１２２内にて絶縁層３１Ｃの上にレジストパターン７１が形成される。そして、レジストパターン７１をマスクとして用いたエッチングによって、第１ダミーセル領域１２１の絶縁層３１Ｃが除去される。なお、この後にレジストパターン７１は除去される。
続いて、図１１Ｅに示すように、半導体基板１０上及び絶縁層３１Ｃ上に亘って更に酸化層を堆積させ、絶縁層３１Ｄが形成される。ここで、第２ダミーセル領域１２２における絶縁層３１Ｄの厚みは、第１ダミーセル領域１２１における絶縁層３１Ｄの厚みよりも厚い。
次に、図１１Ｆに示すように、絶縁層３１Ｄの上に、ポリシリコンを堆積させて、ポリシリコン層３２Ｂが形成される。続いて、図１１Ｇに示すように、ドライエッチングにより、絶縁層３１Ｄ、ポリシリコン層３２Ｂを分断し且つ半導体基板１０を掘り込む溝７２が形成される。溝７２によって、絶縁層３１Ｄはトンネル絶縁層３１、４１となり、ポリシリコン層３２Ｂは浮遊電極層３２、４２となる。
次に、図１１Ｈに示すように、溝７２を埋める素子分離絶縁層３３、４３、５１が形成される。また、ＣＭＰプロセスにて素子分離絶縁層３３、４３、５１を研磨することによって、浮遊電極層３２、４２の上面が露出される。
続いて、図１１Ｉに示すように、第２ダミーセル領域１２２の全体及び第１ダミーセル領域１２１内の浮遊電極層３２（２）の一部を覆うようにレジストパターン７３が形成される。図１１Ｉの後、第１の実施の形態と同様の製造工程を経て、第２の実施の形態に係る不揮発性半導体記憶装置が形成される。
［効果］
第２の実施の形態は、第１の実施の形態と同様の構成を有し、第１の実施の形態と同様の効果を奏する。また、上記の図１１Ｇに示したように、浮遊電極層３２の上面は、浮遊電極層４２の上面と等しい高さに位置する。すなわち、第１ダミーセル領域１２１と第２ダミーセル領域１２２との間に段差が生じない。これにより、図１１Ｈの工程においてＣＭＰを実行する際、第２の実施の形態は、第１の実施の形態よりもディッシングや残膜などの欠陥の発生を抑制することができる。
第２の実施の形態は、第１の実施の形態と同様の構成を有し、第１の実施の形態と同様の効果を奏する。また、上記の図１１Ｇに示したように、浮遊電極層３２の上面は、浮遊電極層４２の上面と等しい高さに位置する。すなわち、第１ダミーセル領域１２１と第２ダミーセル領域１２２との間に段差が生じない。これにより、図１１Ｈの工程においてＣＭＰを実行する際、第２の実施の形態は、第１の実施の形態よりもディッシングや残膜などの欠陥の発生を抑制することができる。
［その他の実施の形態］
以上、不揮発性半導体記憶装置の実施の形態を説明してきたが、本発明は、上記の実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、素子分離絶縁層４３の上面は、浮遊電極層４２の上面より低く素子分離絶縁層３３の上面よりも高い高さに位置してもよい。
以上、不揮発性半導体記憶装置の実施の形態を説明してきたが、本発明は、上記の実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、素子分離絶縁層４３の上面は、浮遊電極層４２の上面より低く素子分離絶縁層３３の上面よりも高い高さに位置してもよい。
１００…メモリセル領域、 １１０…メモリセルアレイ領域、 １２１…第１ダミーセル領域、 １２２…第２ダミーセル領域、 ２００…周辺回路領域。
Claims (5)
- 半導体基板と、
前記半導体基板上に設けられ且つデータを記憶するメモリトランジスタを配列したメモリセルアレイ領域と、
前記半導体基板上に設けられデータの記憶には用いない第１ダミーセルを配列した第１ダミーセル領域と、
前記半導体基板上に設けられデータの記憶には用いない第２ダミーセルを配列した第２ダミーセル領域とを備え、
前記第１ダミーセル領域は、
前記メモリセルアレイ領域と前記第２ダミーセル領域との間に設けられ、
前記半導体基板上に設けられた第１ゲート絶縁層と、
前記第１ゲート絶縁層の上に設けられ前記第１ダミーセルを形成する第１浮遊電極層と、
前記第１浮遊電極層に隣接して形成され前記第１ダミーセルを互いに電気的に分離する第１素子分離絶縁層とを備え、
前記第１素子分離絶縁層の上面は、前記第１浮遊電極層の上面よりも低い高さに位置し、
前記第２ダミーセル領域は、
前記半導体基板上に設けられ且つ前記第１ゲート絶縁層より厚い第２ゲート絶縁層と、
前記第２ゲート絶縁層の上に設けられ前記第２ダミーセルを形成する第２浮遊電極層と、
前記第２浮遊電極層に隣接して形成され前記第２ダミーセルを互いに電気的に分離する第２素子分離絶縁層とを備え、
前記第２素子分離絶縁層の上面は、前記第２浮遊電極層の上面と同じ高さ、または前記第２浮遊電極層の上面より低く前記第１素子分離絶縁層の上面よりも高い高さに位置し、
前記第１ダミーセル領域及び前記第２ダミーセル領域は、
前記第１ダミーセル領域と前記第２ダミーセル領域との間の境界に形成され前記第１ダミーセルと前記第２ダミーセルを互いに電気的に分離する第３素子分離絶縁層と、
前記第１素子分離絶縁層、前記第２素子分離絶縁層、前記第３素子分離絶縁層、前記第１浮遊電極層、及び前記第２浮遊電極層上に形成されたブロック絶縁層と、
前記ブロック絶縁層を介して、前記第１素子分離絶縁層、前記第２素子分離絶縁層、前記第３素子分離絶縁層、前記第１浮遊電極層、及び前記第２浮遊電極層上に形成され前記メモリトランジスタのゲートとして機能する導電層とを備え、
前記第１浮遊電極層に隣接する前記第３素子分離絶縁層の上面の端部は、前記第１浮遊電極層の上面よりも低い高さに位置し、
前記第３素子分離絶縁層の上面は、前記第１浮遊電極層の側面から前記第２浮遊電極層の側面へ向かって上昇する傾斜を有する
ことを特徴とする不揮発性半導体記憶装置。 - 前記第１ゲート絶縁層の上面は、前記第２ゲート絶縁層の上面と同じ高さに位置し、
前記第１浮遊電極層の上面は、前記第２浮遊電極層の上面と同じ高さに位置する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記第１ダミーセル領域において前記境界に最も近い前記第１浮遊電極層は、最小加工寸法よりも大きい幅を有し、
前記第２ダミーセル領域において前記境界に最も近い前記第２浮遊電極層は、前記最小加工寸法よりも大きい幅を有する
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。 - データを記憶するメモリセルアレイ領域に隣接して設けられた第１ダミーセル領域と、前記第１ダミーセル領域に隣接して設けられた第２ダミーセル領域とを有する不揮発性半導体記憶装置の製造方法であって、
半導体基板上に、前記第１ダミーセル領域において第１の厚みを有する第１ゲート絶縁層を形成し且つ前記第２ダミーセル領域において前記第１厚みより厚い第２の厚みを有する第２ゲート絶縁層を形成し、
前記第１ゲート絶縁層の上に第１浮遊電極層を形成し且つ前記第２ゲート絶縁層の上に第２浮遊電極層を形成し、
前記第１浮遊電極層の間に前記第１浮遊電極層の上面まで第１素子分離絶縁層を形成し、前記第２浮遊電極層の間に前記第２浮遊電極層の上面まで第２素子分離絶縁層を形成し、且つ前記第１浮遊電極層と前記第２浮遊電極層との間に前記第１浮遊電極層及び前記第２浮遊電極層の上面まで第３素子分離絶縁層を形成し、
前記第１浮遊電極層の上面から所定深さまで前記第１素子分離絶縁層を除去する一方、前記第２素子分離絶縁層を残存したままとし、且つ前記第３素子分離絶縁層の形状を加工する
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第３素子分離絶縁層の形状を加工する際、
前記第１ダミーセル領域の端部に位置する前記第１浮遊電極層、及び前記第３素子分離絶縁層を覆うレジストを形成し、
前記レジストと前記１浮遊電極層との隙間から薬液を浸透させて、前記薬液により前記第３素子分離絶縁層を後退させる
ことを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010096033A JP5523912B2 (ja) | 2010-04-19 | 2010-04-19 | 不揮発性半導体記憶装置、及びその製造方法 |
| US13/053,924 US8466506B2 (en) | 2010-04-19 | 2011-03-22 | Nonvolatile semiconductor memory device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010096033A JP5523912B2 (ja) | 2010-04-19 | 2010-04-19 | 不揮発性半導体記憶装置、及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011228432A true JP2011228432A (ja) | 2011-11-10 |
| JP5523912B2 JP5523912B2 (ja) | 2014-06-18 |
Family
ID=44787606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010096033A Active JP5523912B2 (ja) | 2010-04-19 | 2010-04-19 | 不揮発性半導体記憶装置、及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8466506B2 (ja) |
| JP (1) | JP5523912B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014170912A (ja) * | 2013-03-01 | 2014-09-18 | Huabang Electronic Co Ltd | パターニング方法およびメモリ素子の形成方法 |
| US8994090B2 (en) | 2013-03-13 | 2015-03-31 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device and method of manufacturing the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012174992A (ja) | 2011-02-23 | 2012-09-10 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US8921924B2 (en) * | 2013-03-20 | 2014-12-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US9246100B2 (en) * | 2013-07-24 | 2016-01-26 | Micron Technology, Inc. | Memory cell array structures and methods of forming the same |
| JP2016058454A (ja) * | 2014-09-05 | 2016-04-21 | 株式会社東芝 | 半導体記憶装置 |
| KR20180120019A (ko) * | 2017-04-26 | 2018-11-05 | 에스케이하이닉스 주식회사 | 반도체 소자 및 이의 제조 방법 |
| TWI786785B (zh) * | 2021-08-24 | 2022-12-11 | 力晶積成電子製造股份有限公司 | 緩解邊界虛擬記憶體過抹除現象的結構與方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187651A (ja) * | 1997-09-08 | 1999-03-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2006344900A (ja) * | 2005-06-10 | 2006-12-21 | Toshiba Corp | 半導体装置 |
| JP2008294220A (ja) * | 2007-05-24 | 2008-12-04 | Toshiba Corp | 半導体メモリ装置 |
| JP2010034289A (ja) * | 2008-07-29 | 2010-02-12 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2010087263A (ja) * | 2008-09-30 | 2010-04-15 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3519583B2 (ja) * | 1997-09-19 | 2004-04-19 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| JP2002359308A (ja) | 2001-06-01 | 2002-12-13 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
-
2010
- 2010-04-19 JP JP2010096033A patent/JP5523912B2/ja active Active
-
2011
- 2011-03-22 US US13/053,924 patent/US8466506B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187651A (ja) * | 1997-09-08 | 1999-03-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2006344900A (ja) * | 2005-06-10 | 2006-12-21 | Toshiba Corp | 半導体装置 |
| JP2008294220A (ja) * | 2007-05-24 | 2008-12-04 | Toshiba Corp | 半導体メモリ装置 |
| JP2010034289A (ja) * | 2008-07-29 | 2010-02-12 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2010087263A (ja) * | 2008-09-30 | 2010-04-15 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014170912A (ja) * | 2013-03-01 | 2014-09-18 | Huabang Electronic Co Ltd | パターニング方法およびメモリ素子の形成方法 |
| US8877647B2 (en) | 2013-03-01 | 2014-11-04 | Winbond Electronics Corp. | Patterning method and method of forming memory device |
| US8994090B2 (en) | 2013-03-13 | 2015-03-31 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US8466506B2 (en) | 2013-06-18 |
| US20110254073A1 (en) | 2011-10-20 |
| JP5523912B2 (ja) | 2014-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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| RD01 | Notification of change of attorney |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140311 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R151 | Written notification of patent or utility model registration |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| S111 | Request for change of ownership or part of ownership |
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