TWI786785B

TWI786785B - 緩解邊界虛擬記憶體過抹除現象的結構與方法

Info

Publication number: TWI786785B
Application number: TW110131338A
Authority: TW
Inventors: 洪錦石; 易成名; 鄧才科
Original assignee: 力晶積成電子製造股份有限公司
Priority date: 2021-08-24
Filing date: 2021-08-24
Publication date: 2022-12-11
Also published as: TW202310362A; CN115719760A

Abstract

一種緩解邊界虛擬記憶體過抹除現象的結構包括基底、閘極結構以及淺溝渠隔離結構。基底上分為記憶體陣列區與周邊區，且所述記憶體陣列區包含主陣列區及位於主陣列區邊緣的邊界虛擬陣列區。閘極結構設置在所述記憶體陣列區的基底上，包括位在基底上的穿隧氧化層與位在穿隧氧化層上的浮置閘極。淺溝渠隔離結構設置於所述邊界虛擬陣列區的閘極結構與周邊區之間的基底內。所述邊界虛擬陣列區的穿隧氧化層的邊界厚度大於所述主陣列區的穿隧氧化層的厚度，因此能減緩邊界虛擬陣列區的過抹除現象。

Description

緩解邊界虛擬記憶體過抹除現象的結構與方法

本發明是有關於一種記憶體陣列的製程改良，且特別是有關於一種緩解邊界虛擬記憶體過抹除現象(Over-erase phenomenon)的結構與方法。

記憶體陣列一般包含主記憶體陣列與邊界虛擬記憶體陣列。主記憶體陣列與邊界虛擬記憶體陣列是採用相同製程與相同元件設計製作的半導體元件，但是因為製程方面的因素，導致記憶體陣列邊界的部分半導體元件的尺寸，如淺溝渠隔離結構的高度、多晶矽層的高度等與需求的尺寸不一致，因此將邊界的部分界定為虛擬記憶體陣列，以免影響記憶體操作。

換句話說，無論主記憶體陣列進行怎樣的操作，邊界虛擬記憶體陣列都是執行抹除操作。這樣一來會隨著抹除次數的累積，造成邊界虛擬記憶體陣列發生過抹除現象。

過抹除現象會引發臨界漏電(threshold leakage current)，從而影響主記憶體陣列的操作。

本發明提供一種緩解邊界虛擬記憶體過抹除現象的結構，能經由緩解邊界虛擬記憶體過抹除現象，使起始電壓增加，並因此降低邊界虛擬記憶體的漏電。

本發明另提供一種緩解邊界虛擬記憶體過抹除現象的方法，能通過製程只增加邊界虛擬記憶體的穿隧氧化層的厚度，以緩解邊界虛擬記憶體過抹除現象。

本發明的緩解邊界虛擬記憶體過抹除現象的結構，包括基底、閘極結構以及淺溝渠隔離結構。基底上分為記憶體陣列區與周邊區，且所述記憶體陣列區包含主陣列區及位於主陣列區邊緣的邊界虛擬陣列區。閘極結構設置在所述記憶體陣列區的基底上，包括位在基底上的穿隧氧化層與位在穿隧氧化層上的浮置閘極。淺溝渠隔離結構設置於所述邊界虛擬陣列區的閘極結構與周邊區之間的基底內。所述邊界虛擬陣列區的穿隧氧化層的邊界厚度大於所述主陣列區的穿隧氧化層的厚度。

在本發明的一實施例中，上述邊界虛擬陣列區的穿隧氧化層越靠近上述淺溝渠隔離結構越厚且離淺溝渠隔離結構越遠越薄。

在本發明的一實施例中，上述邊界虛擬陣列區的穿隧氧化層的邊界厚度為上述主陣列區的穿隧氧化層的厚度的115%~140%。

在本發明的一實施例中，上述邊界虛擬陣列區的穿隧氧化層的邊界厚度為上述邊界虛擬陣列區的穿隧氧化層的中心厚度的100%~130%。

本發明的另一種緩解邊界虛擬記憶體過抹除現象的結構，包括基底、閘極結構、氧化層以及淺溝渠隔離結構。基底上分為記憶體陣列區與周邊區，且所述記憶體陣列區包含主陣列區及位於主陣列區邊緣的邊界虛擬陣列區。閘極結構設置在所述記憶體陣列區的基底上，包括位在基底上的穿隧氧化層與位在穿隧氧化層上的浮置閘極。氧化層僅設置於邊界虛擬陣列區的穿隧氧化層與浮置閘極之間。淺溝渠隔離結構設置於所述邊界虛擬陣列區的閘極結構與周邊區之間的基底內。

在本發明的另一實施例中，上述邊界虛擬陣列區的穿隧氧化層與氧化層的總厚度為上述主陣列區的穿隧氧化層的厚度的115%~140%。

在本發明的上述實施例中，上述閘極結構還可包括位於所述浮置閘極上的閘間介電層以及位於所述閘間介電層上的控制閘極。

本發明的緩解邊界虛擬記憶體過抹除現象的方法，包括提供一基底，所述基底上分為記憶體陣列區與周邊區。然後，在所述記憶體陣列區的基底上形成閘極結構，閘極結構包括基底上的穿隧氧化層與穿隧氧化層上的浮置閘極，且所述記憶體陣列區包含主陣列區及其邊緣的邊界虛擬陣列區。在所述邊界虛擬陣列區的閘極結構與所述周邊區之間的基底內形成淺溝渠隔離結構(STI)溝渠，以分隔記憶體陣列區的主動區與周邊區。接著，於STI溝渠內填入絕緣材料，以形成淺溝渠隔離結構，再利用所述絕緣材料的逸出氣體(outgas)滲透並再氧化浮置閘極及基底，使穿隧氧化層的厚度變厚。

在本發明的再一實施例中，於上述STI溝渠內填入絕緣材料的步驟包括在STI溝渠的內面沉積高溫氧化物(HTO)膜，再於STI溝渠內塗佈旋塗式介電(SOD)膜。

在本發明的再一實施例中，上述穿隧氧化層靠近上述淺溝渠隔離結構越厚且離淺溝渠隔離結構越遠越薄。

在本發明的再一實施例中，上述再氧化的方式包括升溫，以使絕緣材料內逸出含氧和氫的(OH)氣體源，供上述滲透並再氧化浮置閘極及基底，使穿隧氧化層的厚度變厚。

本發明的另一種緩解邊界虛擬記憶體過抹除現象的方法，包括提供一基底，所述基底上分為記憶體陣列區與周邊區。然後，在所述記憶體陣列區的基底上形成穿隧氧化層，且所述記憶體陣列區包含主陣列區及其邊緣的邊界虛擬陣列區。在基底上全面地形成氧化層覆蓋基底與穿隧氧化層，並去除所述主陣列區內的氧化層，而保留周邊區的氧化層以及位於邊界虛擬陣列區的穿隧氧化層上的氧化層。

在本發明的另一實施例中，上述周邊區可包括高壓(HV)元件區、中壓(MV)元件區與低壓(LV)元件區，且上述氧化層為高壓元件區或中壓元件區的氧化層。

在本發明的另一實施例中，在去除上述主陣列區內的氧化層之後，還可包括形成上述低壓元件區的氧化層。

在本發明的另一實施例中，上述方法還可包括在上述邊界虛擬陣列區與周邊區之間的基底內形成淺溝渠隔離結構，以分隔上述記憶體陣列區的主動區與上述周邊區。

基於上述，本發明通過結構的設計，使邊界虛擬陣列區的穿隧氧化層的厚度大於主陣列區的穿隧氧化層的厚度，所以能使邊界虛擬記憶體陣列的穿隧電流變小，讓邊界虛擬記憶體陣列較難抹除。因此，邊界虛擬記憶體陣列的過抹除現象(Over-erase phenomenon)會因而減緩，並因此降低漏電，進而改善主記憶體陣列的PGM操作。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100:基底

102:記憶體陣列區

104:周邊區

106:主陣列區

108:邊界虛擬陣列區

300:閘極結構

302:淺溝渠隔離結構

304、500:穿隧氧化層

306:浮置閘極

308:高溫氧化物膜

310:旋塗式介電膜

312:閘間介電層

314:控制閘極

502:氧化層

t1、t1”:邊界厚度

t1’:中心厚度

t2:厚度

t3:總厚度

S600、S602、S604、S606、S608、S700、S702、S704、S706:步驟

圖1是一種半導體裝置的俯視示意圖。

圖2是圖1的局部放大示意圖。

圖3A是圖2的I-I’線段的剖面所示的依照本發明的一實施例的一種能緩解邊界虛擬記憶體過抹除現象的結構示意圖。

圖3B是圖2的II-II’線段的剖面所示的依照本發明的一實施例的一種能緩解邊界虛擬記憶體過抹除現象的結構示意圖。

圖4是依照本發明的上述實施例的邊界虛擬記憶體陣列與主記憶體陣列的閘極電場(Ei)對電流密度(J)的曲線圖。

圖5A是圖2的I-I’線段的剖面所示的依照本發明的另一實施例的一種能緩解邊界虛擬記憶體過抹除現象的結構示意圖。

圖5B是圖2的II-II’線段的剖面所示的依照本發明的另一實施例的一種能緩解邊界虛擬記憶體過抹除現象的結構示意圖。

圖6是依照本發明的再一實施例的一種緩解邊界虛擬記憶體過抹除現象的步驟圖。

圖7是依照本發明的又一實施例的一種緩解邊界虛擬記憶體過抹除現象的步驟圖。

下文列舉實施例並配合所附圖式來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，下述說明中相同的元件將以相同的符號標示來說明。此外，關於文中所使用「包含」、「包括」、「具有」等等用語，均為開放性的用語，也就是指「包括但不限於」。

圖1是一種半導體裝置的俯視示意圖。圖2是圖1的局部放大示意圖。

請參照圖1，半導體裝置一般包括設置在基底100上的記憶體陣列區102以及周邊區104。記憶體陣列區102具有採用相同製程與相同元件設計製作的記憶體陣列，然而因為製程的限制導致記憶體陣列區102中靠近邊界的部分會有尺寸變異，所以記憶體陣列區102分為主陣列區106與邊界虛擬陣列區108，其中邊界虛擬陣列區108的記憶體不參與操作，即邊界虛擬陣列區108的記憶體只會進行抹除。至於周邊區104會根據設計形成有高壓(HV)元件、中壓(MV)元件與低壓(LV)元件。

圖3A與圖3B分別是圖2的I-I’線段以及II-II’線段的剖面所示的依照本發明的一實施例的一種能緩解邊界虛擬記憶體過抹除現象(Over-erase phenomenon)的結構示意圖。

請同時參照圖3A與圖3B，本實施例的結構包括基底100、閘極結構300以及淺溝渠隔離結構302。如同圖1與圖2所示，基底100上分為記憶體陣列區102與周邊區104，且記憶體陣列區102包含主陣列區106及位於主陣列區106邊緣的邊界虛擬陣列區108。本實施例的閘極結構300設置在記憶體陣列區102的基底100上，且閘極結構300至少包括位在基底100上的穿隧氧化層304與位在穿隧氧化層304上的浮置閘極306。淺溝渠隔離結構302則設置在邊界虛擬陣列區108的閘極結構300與周邊區104之間的基底100內，所以可通過升溫過程，使淺溝渠隔離結構302的材料逸出含氧和氫的(OH)氣體源(以虛線箭頭呈現)，滲透穿隧氧化層304的邊界並再氧化此處的浮置閘極306及基底100，因此邊界虛擬陣列區108的穿隧氧化層304的厚度是從其中央往邊界增大，且邊界厚度t1大於主陣列區106的穿隧氧化層304的厚度t2，其中邊界厚度t1例如是厚度t2的115%~140%。而且，如圖3B所示，穿隧氧化層304的邊界厚度t1例如是中心厚度t1’的100%~130%，其中「中心厚度」是指邊界虛擬陣列區108的穿隧氧化層304的中心點的厚度。也就是說，原本與厚度t2差不多的邊界虛擬陣列區108的穿隧氧化層304，會變得越靠近淺溝渠隔離結構302越厚且離淺溝渠隔離結構302越遠越薄。此外，因為穿隧氧化層304的邊界在不同方向所鄰接的淺溝渠隔離結構302體積不同，例如圖3A的穿隧氧化層304邊界所鄰接的淺溝渠隔離結構302體積就比圖3B的穿隧氧化層304邊界所鄰接的淺溝渠隔離結構302體積大得多，所以受到淺溝渠隔離結構302的逸出氣體(outgas)的影響也不同，因此圖3A的穿隧氧化層304的邊界厚度t1可能略大於圖3B的穿隧氧化層304的邊界厚度t1。在本實施例中，淺溝渠隔離結構302可包括沉積高溫氧化物(HTO)膜308與旋塗式介電(SOD)膜310。另外，記憶體陣列中的閘極結構300除了穿隧氧化層30與浮置閘極306，還可包括位於浮置閘極306上的閘間介電層321以及位於閘間介電層312上的控制閘極314，請見圖3B中的虛線部分，相關技術可參照現有技術，故不再贅述。

圖3A與圖3B的結構在製作成記憶體陣列後，位於邊界虛擬陣列區108的邊界虛擬記憶體陣列與位於主陣列區106的主記憶體陣列的閘極電場(Ei)對電流密度(J)的曲線圖將如圖4所示。

在圖4中，原本應該與主記憶體陣列的曲線相似的邊界虛擬記憶體陣列，會通過增加邊界虛擬陣列區的穿隧氧化層厚度(包含邊界厚度與中心厚度)的方式，使其曲線往右移，亦即在相同的電場Ei下，邊界虛擬記憶體陣列的電流密度J會比主記憶體陣列的電流密度J要低，使得載子穿隧的效能改變，亦即減少載子穿隧過氧化層。一旦穿隧過穿隧氧化層的載子變少，代表邊界虛擬記憶體陣列較原本難被抹除，因而緩解該處的過抹除現象。

圖5A與圖5B分別是圖2的I-I’線段以及II-II’線段的剖面所示的依照本發明的另一實施例的一種能緩解邊界虛擬記憶體過抹除現象的結構示意圖，其中使用與圖3A、圖3B相同的元件符號來表示相同或近似的部分與構件，且相同或近似的部分與構件的相關內容也可參照以上內容，不再贅述。

請同時參照圖5A與圖5B，本實施例的結構一樣包括基底100、閘極結構300以及淺溝渠隔離結構302，不同於以上實施例的部分是邊界虛擬陣列區108的穿隧氧化層500與浮置閘極306之間多一層氧化層502，而主陣列區106並無氧化層502，所以邊界虛擬陣列區108的整體厚度(即邊界虛擬陣列區108的穿隧氧化層500與氧化層502的總厚度t3)大於主陣列區106的穿隧氧化層500的厚度t2，且總厚度t3例如是厚度t2的115%~140%。另外，若是以圖2的II-II’線段的剖面來看，因為邊界虛擬陣列區108的穿隧氧化層500的邊界可能受到淺溝渠隔離結構302的逸出氣體影響，所以圖5B中的穿隧氧化層500的邊界厚度t1”會略大於主陣列區106的穿隧氧化層500的厚度t2。至於氧化層502可與周邊區104的高壓元件(未示出)或中壓元件(未示出)的氧化層一起製作，所以不需要額外的步驟，就能達到增厚邊界虛擬陣列區108的穿隧氧化層的效果且易於控制厚度。

在另一實施例中，邊界虛擬陣列區108包含主動區(Active area)與位元線(bit line)，則邊界虛擬陣列區108內的位元線底下也具有如圖5B所示的穿隧氧化層500與氧化層502(總厚度為t3)，而在邊界虛擬陣列區108內的主動區則只有穿隧氧化層500沒有氧化層502。因此，在邊界虛擬陣列區108內，位元線底下的膜層(穿隧氧化層500與氧化層502)的總厚度t3例如是主動區的穿隧氧化層500的邊界厚度t1”的100%~130%。

請參照圖6，在步驟S600中，提供一基底，所述基底上分為記憶體陣列區與周邊區。

然後，進行步驟S602，在記憶體陣列區的基底上形成閘極結構，閘極結構包括基底上的穿隧氧化層與穿隧氧化層上的浮置閘極，且所述記憶體陣列區包含主陣列區及其邊緣的邊界虛擬陣列區，所以穿隧氧化層與浮置閘極會為在主陣列區及邊界虛擬陣列區內。

接著，進行步驟S604，在邊界虛擬陣列區的閘極結構與周邊區之間的基底內形成淺溝渠隔離結構(STI)溝渠，以分隔記憶體陣列區的主動區與周邊區。

之後，進行步驟S606，於STI溝渠內填入絕緣材料，以形成淺溝渠隔離結構。於STI溝渠內填入絕緣材料的步驟例如先在STI溝渠的內面沉積高溫氧化物(HTO)膜，再於STI溝渠內塗佈旋塗式介電(SOD)膜。

然後，進行步驟S608，利用絕緣材料的逸出氣體(outgas)，滲透並再氧化閘極結構及基底。舉例來說，可利用升溫，以使絕緣材料(如SOD)內逸出OH氣體源，滲透穿隧氧化層並再氧化閘極結構中的浮置閘極及基底，使所述穿隧氧化層的厚度變厚。因此，穿隧氧化層的厚度越靠近淺溝渠隔離結構越厚且離淺溝渠隔離結構越遠越薄，如圖3A的穿隧氧化層304。此時，主陣列區內也會形成用來分隔主動區的淺溝渠隔離結構，不過因為主陣列區內的元件密度高，所以主陣列區屬於密集(dense)區，此處的淺溝渠隔離結構也比邊界虛擬陣列區與周邊區之間的淺溝渠隔離結構要窄小，所以逸出氣體較少，導致主陣列區的穿隧氧化層的厚度變化不大。

圖7是依照本發明的另一實施例的一種緩解邊界虛擬記憶體過抹除現象的步驟圖。

請參照圖7，在步驟S700中，提供一基底，所述基底上分為記憶體陣列區與周邊區。記憶體陣列區具有採用相同製程與相同元件設計製作的記憶體陣列，但是因為製程等因素可能導致靠近邊界的部分記憶體陣列會有尺寸變異，所以記憶體陣列區需分為主陣列區與邊界虛擬陣列區。至於周邊區會根據元件設計。可包含高壓(HV)元件區、中壓(MV)元件區與低壓(LV)元件區等。在一實施例中，於步驟S700之後可先在邊界虛擬陣列區與周邊區之間的基底內形成淺溝渠隔離結構，以分隔記憶體陣列區的主動區與周邊區。

然後，進行步驟S702，在記憶體陣列區的基底上形成穿隧氧化層。

接著，進行步驟S704，在基底上全面地形成氧化層覆蓋基底與穿隧氧化層，其中所述氧化層可以是高壓元件區或中壓元件區的氧化層。

隨後，進行步驟S706，去除主陣列區內的氧化層，而保留周邊區的氧化層以及位於邊界虛擬陣列區的穿隧氧化層上的氧化層。也就是說，本實施例的方法是保留原本應被移除邊界虛擬陣列區的氧化層，因而增厚邊界虛擬陣列區的穿隧氧化層，達到緩解該處的過抹除現象的效果。在步驟S706之後，還可形成低壓元件區的氧化層。

在另一實施例中，於步驟S706之後可先在記憶體陣列區形成浮置閘極(如圖5A的306)，再於邊界虛擬陣列區與周邊區之間的基底內形成淺溝渠隔離結構，以分隔記憶體陣列區的主動區與周邊區。

綜上所述，根據本發明的結構，可使邊界虛擬陣列區的穿隧氧化層的厚度大於主陣列區的穿隧氧化層的厚度，以減小穿隧電流，一旦邊界虛擬記憶體陣列的穿隧電流變小，邊界虛擬記憶體陣列將較難以被抹除。換句話說，邊界虛擬記憶體陣列的抹除時間點會延後，而減緩邊界虛擬記憶體陣列的過抹除現象。至於緩解邊界虛擬記憶體過抹除現象的方法可以利用淺溝渠隔離結構的逸出氣體再氧化邊界虛擬陣列區內的穿隧氧化層，也可在形成周邊區的其它元件的氧化層後，保留邊界虛擬陣列區內的穿隧氧化層上的氧化層，因此能通過簡單的方式就達成增厚邊界虛擬陣列區的穿隧氧化層的效果。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。