KR100673205B1 - 플래쉬 메모리소자의 제조방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리소자의 제조방법에 관한 것으로, 본 발명의 사상은 셀 영역, 저전압 영역 및 고전압영역이 구비된 반도체 기판 전면에 산화막을 형성하는 단계와, 상기 고전압 영역 상부에 상기 산화막의 일부가 잔류하도록 식각 공정을 실시하는 단계와, 전체 구조 상부에 순수 산화막을 형성한 후 질소 분위기의 프리 어닐 공정, 메인 어닐 공정 및 포스트 어닐 공정을 순차적으로 수행하여 질화 산화막을 형성하여 상기 고전압 영역에는 상기 산화막 및 질화 산화막으로 이루어진 게이트 산화막을, 그 이외의 영역에는 상기 질화 산화막으로 이루어진 터널 산화막을 형성하는 단계와, 전체 구조 상부에 제1 폴리 실리콘막, 제2 폴리 실리콘막, 유전체막, 제3 폴리 실리콘막 및 금속실리사이드막을 순차적으로 형성한 후 패터닝하여 플로팅 게이트전극 및 콘트롤 게이트전극을 형성하는 단계와, 상기 게이트 전극을 이온주입 마스크로 이온 주입하여 소스/드레인 영역을 형성하는 단계를 포함함으로써, 소자 양산 능력과 E/W 사이클링(Erase/Write cycling) 특성 및 베이크 리텐션(bake retention) 특성을 향상시킬 수 있다.
터널산화막, 질화산화막

Description

플래쉬 메모리소자의 제조방법{Method of manufacturing in flash memory device}
도 1은 종래 기술에 의해 제조된 터널 산화막의 두께 및 터널 산화막의 질소농도를 배치(batch)별로 나타내는 표이다.
도 2는 종래 기술에 따른 플래쉬 메모리 소자의 10K E/W 사이클링 특성을 나타내는 그래프이다.
도 3은 종래 기술에 따른 플래쉬 메모리 소자의 10K E/W 사이클링 후 베이크 리텐션(bake retention) 특성을 테스트한 결과를 보인 도면이다.
도 4 내지 도 7은 본 발명의 실시 예에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도이다.
도 8은 본 발명에 의해 제조된 터널산화막의 두께 및 터널 산화막내의 질소농도를 배치별로 나타낸 표이다.
도 9는 본 발명에 따른 플래쉬 메모리 소자의 10K E/W 사이클링 특성을 나타낸 그래프이다.
도 10은 본 발명에 따른 플래쉬 메모리 소자의 10K E/W 사이클링 후 베이크 리텐션 특성을 테스트한 결과를 보인 도면이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12: 산화막
14: 질화 산화막 16: 제1 폴리 실리콘막
18: 제2 폴리 실리콘막 20: 유전체막
22; 제3 폴리 실리콘막 24: 텅스텐 실리사이드막
26: 하드 마스크막 28: 소스/드레인 영역
G: 게이트전극 패턴
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 더욱 상세하게는 소자 양산 능력과 E/W 사이클링(Erase/Write cycling) 특성 및 베이크 리텐션(bake retention) 특성을 향상시키기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
최근 들어 고집적화로 셀 사이즈가 축소되고 동작 전압이 감소 됨에 따라서, 플래쉬 메모리 소자의 셀 특성을 확보하기 위해서 터널 산화막의 스케일 다운(scale down)이 요구된다.
그러나 데이터 리텐션 신뢰성(data retention reliability) 문제로 터널 산화막의 스케일 다운에는 한계가 있으며, 이러한 한계점을 극복하기 위하여 실리콘 산화막(SiO2) 대신에 동일 두께에서 실리콘 산화막에 비해 보다 나은 특성을 갖는 질화 산화막(N2O)을 터널 산화막으로 사용하게 되었다.
그러나, 종래 기술을 이용하여 터널 산화막을 제조하는 경우, 터널 산화막 공정이 진행되는 배치(batch) 내의 일부 영역에서는 신뢰성에 중요한 영향을 주는 터널 산화막의 두께 및 질소(N) 농도의 컨트롤(control)이 어려워, 배치 내의 위치에 따라서 터널 산화막의 두께 및 터널 산화막의 질소 농도가 변화되게 된다. 그 결과, 셀 문턱전압 및 특성 변화가 발생되게 되어 만족할 만한 E/W 사이클링과 베이크 리텐션 특성을 얻을 수 없다.
한편, 균일한 두께 및 질소 농도를 갖는 터널 산화막을 형성하기 위해서는 배치내의 특성 영역에서만 터널 산화막 공정을 실시해야 하기 때문에 최대 5개 로트(lot)의 프로세싱(processing)이 가능한 배치에서 실제로 프로세싱되는 로트 수는 2개에 불과하여 양산 능력이 떨어진다.
다음에, 도 1 내지 도 3을 참조하여 종래 기술의 문제점들의 보다 구체적으로 살펴보면 다음과 같다.
도 1은 종래 기술에 의해 제조된 터널 산화막의 두께 및 질소농도를 배치별로 나타내는 표이다.
도 1에 따르면, 배치내의 U영역에서만 터널 산화막 공정이 진행되고, C, L 영역에서는 공정이 실시되지 않고 있다. 이는 종래의 터널 산화막 제조 방법으로는 C, L 영역에서 터널 산화막의 두께 및 터널 산화막의 질소 농도의 컨트롤이 어렵기 때문이다. 그 결과, 단일 배치 내에서 프로세싱이 가능한 최대 로트수는 5개이지만, C, L 영역을 제외한 U 영역에서만 공정이 진행되므로 실제로 프로세싱되는로트 수는 2개에 불과하여 양산 능력이 낮다.
삭제
잘 알려진 바와 같이, 플래쉬 메모리 소자에서는 F-N 터널링(tunneling) 방법으로 플로팅 게이트에 전자를 주입하거나 빼냄으로써 셀 내에 데이터를 이레이즈(Erase) 또는 라이트(Write, '프로그램(Program)'이라고도 한다)한다. 한편, 데이터 리드시(Read)에는 플로팅 게이트에 전자가 있고 없음에 따라 셀의 상태 즉, 프로그램 및 이레이즈 상태를 판단하게 된다.
삭제
이와 같이, 낸드 플래쉬 메모리소자는 저장하고자 하는 정보의 데이터를 셀 내의 F-N 터널링(tunneling)방법을 통해 프로그램(program)과 이레이즈(eraser)하게 되는 데, 이러한 셀 내 데이터를 쓰고 지우게 되는 반복적인 F-N 터널링 과정에서 셀 터널 산화막 내 전자 차지 트랩(electron charge trap)에 의해 셀의 문턱전압이 변하게 되어 리드(read)시 셀에 저장된 데이터가 잘못 인식되는 문제가 발생하게 되는데, 적어도 10K E/W 사이클링 동안에는 데이터 인식의 오류가 발생되지 않아야 한다.
도 2는 종래기술에 따른 플래쉬 메모리 소자의 10K E/W 사이클링 특성을 도시한 그래프로써, 10K E/W 사이클링 이후 프로그램의 문턱전압은 0.2~ 1.2V로 1.0V 정도 쉬프트(shift)되고, 소거 문턱전압은 -1.8~ -3.8V로 2V 가량 쉬프트 되었다. 이는 과도한 문턱전압 쉬프트가 발생된 것이다. 이와 같은 과도한 문턱전압 쉬프트는 10K E/W 사이클링 동안 종래 기술에 의해 제조된 터널 산화막에 트랩되는 ㅈ저전하(charge)량이 많기 때문으로, 터널 산화막의 막질 개선이 요구된다.
도 3은 종래 기술에 따른 플래쉬 메모리 소자의 10K E/W 사이클링 후 베이크 리텐션 특성을 테스트한 결과를 보인 도면이다.
사용하지 않은 초기 상태에서 플래쉬 메모리 소자의 프로그램 문턱전압과 10K E/W 사이클링 후의 플래쉬 메모리 소자의 프로그램 문턱전압 값은 1.0~ 3.0V(B-1)이다. 반면에, 10K E/W 사이클링 이후 베이크 공정과 같은 열 공정을 수행하면, 문턱전압의 범위(A-1)가 1.0V 가량 쉬프트되어 프로그램 문턱전압 값이 0.0~1.5V가 된다. 통상적인 낸드 플래쉬 메모리 소자에서 프로그램시의 문턱전압의 범위가 1.0V~3.0V임을 고려해 볼 때, 베이크 공정 이후에 문턱전압 마진은 0.5V 정도밖에 되지 않아, 이러한 과도한 1.0V의 문턱전압 쉬프트는 소자의 동작 특성에 페일(fail)이 발생하게 된다.
상기와 같은 10K 사이클링후 베이크 리텐션 공정을 통해 발생되는 동작특성 페일의 주요원인은 10K E/W 사이클링 동안 터널 산화막내에 트랩된 전자들이 베이크(250℃)공정 후에 디트랩(de-trap)되어 문턱전압이 감소하게 되기 때문이다.
따라서 배치별 터널산화막의 두께 및 질소농도의 균일성을 개선시키는 터널 산화막이 구비되도록 하고, 셀 트랜지스터의 문턱전압 분포를 개선되도록 하여 E/W 사이클링시 과도한 문턱 전압 쉬프트를 줄이고 베이크 리텐션 특성확보로 인해 신뢰성을 향상시킬 수 있게 되는 플래쉬 메모리소자의 제조방법이 요구되고 있다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 소자 양산 능력과 E/W 사이클링 특성 및 베이크 리텐션 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 문턱전압 쉬프트 및 특성 변화를 줄일 수 있는 플래쉬 메모리소자의 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 셀 영역, 저전압 영역 및 고전압영역이 구비된 반도체 기판 전면에 산화막을 형성하는 단계와, 상기 고전압 영역 상부에 상기 산화막의 일부가 잔류하도록 식각 공정을 실시하는 단계와, 전체 구조 상부에 순수 산화막을 형성한 후 질소 분위기의 프리 어닐 공정, 메인 어닐 공정 및 포스트 어닐 공정을 순차적으로 수행하여 질화 산화막을 형성하여 상기 고전압 영역에는 상기 산화막 및 질화 산화막으로 이루어진 게이트 산화막을, 그 이외의 영역에는 상기 질화 산화막으로 이루어진 터널 산화막을 형성하는 단계와, 전체 구조 상부에 제1 폴리 실리콘막, 제2 폴리 실리콘막, 유전체막, 제3 폴리 실리콘막 및 금속실리사이드막을 순차적으로 형성한 후 패터닝하여 플로팅 게이트전극 및 콘트롤 게이트전극을 형성하는 단계와, 상기 게이트 전극을 이온주입 마스크로 이온 주입하여 소스/드레인 영역을 형성하는 단계를 포함하는 플래쉬 메모리소자의 제조방법을 포함한다.
상기 순수 산화막은 750~ 850℃의 온도에서 습식산화공정을 실시하고, 900~ 910℃의 온도에서 20~ 30분간 N2 어닐 공정을 수행하여 60~ 90Å두께로 형성하고, 상기 질화 산화막은 70~ 100Å 두께로 형성하는 것이 바람직하다.
상기 프리 어닐 공정은 850~ 950℃의 온도에서 N2가스 분위기로 5분간 실시하는 것이 바람직하고, 상기 메인 어닐 공정은 850~ 950℃의 온도와, 10slm 유랑의 N2O가스 분위기에서 35분간 실시하는 것이 바람직하고, 상기 포스트 어닐 공정은 950~ 1000℃의 온도에서 N2가스 분위기로 5분간 실시하는 것이 바람직하다.
상기 제2 폴리 실리콘막을 형성하는 단계 이전에, 상기 제1 폴리 실리콘막이 형성된 결과물에 대하여 소자분리영역을 정의하도록 상기 제1 폴리 실리콘막, 터널 산화막 및 반도체 기판의 일부를 패터닝하여 트렌치를 형성하는 단계 및 상기 트렌치 내에 산화막을 매립하여 소자분리막을 형성하는 단계를 더 포함하는 것이 바람직하다.
본 발명의 또 다른 사상은 셀 영역, 저전압 영역 및 고전압 영역이 구비된 반도체 기판 전면에 산화막을 형성하는 단계와, 질소 분위기의 3 단계 어닐 공정인 프리, 메인 및 포스트 어닐 공정을 실시하여 상기 산화막을 질화 산화막으로 변경하는 단계를 포함하는 플래쉬 메모리소자의 제조방법을 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상 기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 4 내지 도 7은 본 발명에 실시 예에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도이다.
도 4를 참조하면, 고전압 영역(HVR), 저전압 영역(LVR) 및 셀 영역(CR)을 포함하는 반도체 기판(10)의 소정영역에 웰 이온을 주입하여 웰 영역(미도시)을 형성한다.
예를 들어, 상기 반도체 기판(10)이 p형 도전형인 경우, p형 도전형의 반도체 기판(10)의 일정 영역에 P31 이온을 주입하여 트리플(triple) n웰을 형성하고, 상기 트리플 n웰 내에 B11 이온을 주입하여 p웰을 형성한다.
그리고, 상기 P웰을 형성하기 위한 B11 이온 주입 공정은 이온 주입 에너지 및 이온 주입 농도를 3단계로 조절해가면서 실시한다. 즉, 1.0E 13~ 3.0E13 정도의 이온 주입 농도 및 500KeV~ 600KeV 정도의 에너지로 1차 이온 주입 공정을 실시하고, 1.0E13~ 3.0E12 정도의 이온 주입 농도 및 200KeV~ 300KeV 정도의 에너지로 2차 이온 주입 공정을 실시하고 난 다음, 2.0E12~ 7.0E12 정도의 이온 주입 농도 및 50KeV~ 200KeV 정도의 에너지로 3차 이온 주입 공정을 진행하고, n웰을 형성하기 위한 P31 이온 주입시 1.0E13~ 3.0E13 정도의 이온 주입 농도, 1.0MeV~ 2.0MeV 정도의 에너지로 진행할 수 있다. 또한, 상기 각 영역의 이온주입각도는 0~ 45°정도 틸트(Tilt)되도록, 0~ 270°정도 트위스트(Twist)되도록 진행한다.
이어서, 문턱전압 조절용 이온을 주입하여 상기 반도체 기판(10)의 표면 내에 문턱전압 이온 주입층(미도시)을 형성하되, 상기 p웰 내에 30KeV~ 70KeV 정도의 에너지로 5.0E11~ 8.0E12 정도의 농도를 갖는 B11 이온을 주입하고, 이어서 10KeV~ 30KeV 정도의 에너지로 5.0E 12~ 8.0E14 정도의 농도를 갖는 B11 이온을 주입하여 상기 p웰이 형성된 반도체 기판(10) 표면 내에 문턱전압 이온 주입층을 형성한다. 또한, 상기 영역의 이온주입각도는 0~ 45°정도 틸트(Tilt)되도록, 0~ 270°정도 트위스트(Twist)되도록 진행한다.
이어서, 750~ 800℃의 온도에서 습식산화공정을 진행하고, 900~ 910℃의 온도의 N2 가스 분위기에서 20~ 30분간 어닐 공정을 수행하여 반도체 기판(10) 상부에 300~ 400Å의 두께를 갖는 산화막(12)을 형성한다.
이어서, 상기 산화막(12) 상부에 상기 셀 영역(CR) 및 저전압 영역(LVR)d을 노출하는 마스크(미도시)를 형성하고, 마스크를 이용한 습식 식각 공정으로 상기 산화막(12)을 일정 두께 제거하여 상기 셀 영역(CR)에 15~ 45Å 두께의 산화막(12)이 잔류되도록 한다. 상기 습식 식각 공정시 습식 식각 용액으로는 BOE+H2SO4+SC-1(NH4OH/H2O2/H2O)을 사용한다.
도 5를 참조하면, 마스크를 제거하고, HF를 이용한 프리 클리닝(Pre-cleaning) 공정으로 상기 셀 영역(CR) 및 저전압영역(LVR)에 남아 있는 산화막(12)을 완전히 제거한다. 이때, 상기 고전압 영역(HVR)의 산화막(12)도 일정 두께 제거되어 고전압 영역(HVR)의 산화막(12)의 두께가 낮아지게 된다. 상기 프리 클리닝 공정시 클리닝 용액으로는 50:1로 희석된 DHF+SC-1(NH4OH/H2O2/H2O)을 사용한다.
도 6을 참조하면, 셀 영역(CR), 저전압 영역(LVR) 및 고전압 영역(HVR)을 포함하는 반도체 기판(10) 전면에 본 발명에 따른 터널 산화막 공정을 이용하여 질화 산화막(14)을 형성한다. 그 결과, 상기 고전압 영역(HVR)에는 상기 산화막(12)과 상기 질화 산화막(14)의 적층막으로 된 고전압 소자용 게이트 산화막이 형성되고, 상기 셀 영역(CR)에는 질화 산화막(14)으로 된 터널 산화막이 형성된다. 본 발명에 따른 터널 산화막 공정은 다음과 같다.
먼저, 습식 산화 공정을 실시한 다음 N2 가스 분위기에서 어닐 공정을 수행하여 60~ 90Å 두께의 순수 산화막을 형성한다. 이때, 습식 산화 공정의 온도는 750~ 850℃인 것이 바람직하고, 상기 어닐 공정의 온도는 900~ 910℃, 어닐 공정 시간은 20~ 30분으로 설정하는 것이 바람직하다.
이어서, 상기 순수 산화막을 질화시키기 위하여 다음 3 단계의 어닐 공정을 수행한다.
먼저, 프리 어닐 공정은 850~ 950℃ 정도의 온도에서 N2가스 분위기로 5분간 실시하고, 메인 어닐 공정은 850~ 950℃의 온도와, 10slm 유량의 N2O가스 분위기에서 35분간 실시하며, 포스트 어닐 공정은 950~ 1000℃의 온도에서 N2가스 분위기로 5분간 실시한다.
상기와 같이 3단계 어닐 공정을 수행하여 질화 산화막(14)인 터널 산화막을 형성함으로써, 배치별 터널산화막의 두께 및 질소농도의 균일성을 개선하게 된다.
이어서, 반도체 기판(10) 전면에 제1 폴리실리콘막(16)을 200~ 800Å의 두께로 형성하고, 제1 폴리실리콘막(16)상에 500Å 이상의 두께로 패드 질화막(미도시)을 형성한다. 이때, 제1 폴리실리콘막(16)은 530~ 680℃의 온도, 0.1~ 3torr의 압력으로 형성하여 그레인 사이즈(grain size)를 최소화시킴으로써 전계 집중 현상이 방지되도록 한다.
상기 패드 질화막(미도시)은 500~ 1000Å 정도의 두께로 형성한다.
이어서, 도면에는 도시하지 않았지만 상기 반도체 기판(10)을 필드 영역과 활성 영역으로 분리하기 위하여 필드 영역의 반도체 기판(10)을 노출하는 마스크를 형성하고, 상기 마스크를 이용하여 상기 패드 질화막, 제1 폴리실리콘막(16), 질화 산화막(14), 산화막(12) 및 반도체 기판(10)의 일부를 식각하여 트렌치(미도시)를 형성한다. 이어, 상기 트렌치(미도시) 식각에 따른 데미지(damage)를 보상하기 위하여 700~1000℃의 온도에서 건식 산화 공정을 실시하여 상기 트렌치 표면에 50~ 150Å두께의 측벽 산화막을 형성한다.
이어서, 트렌치(미도시)에 HDP 산화막을 증착하고, CMP 공정과 같은 평탄화공정을 수행하여 소자분리막(미도시)을 형성한 후 인산(H3PO4) 딥(dip) 공정으로 패드 질화막(미도시)을 제거한다.
도 7을 참조하면, 전체 구조 상부에 플로팅 게이트전극용 제2 폴리실리콘막(18), ONO구조로 형성된 유전체막(20), 콘트롤 게이트전극용 제3 폴리실리콘막(22), 텅스텐 실리사이드막(24) 및 하드마스크(26)를 순차적으로 형성한다.
상기 제2 폴리실리콘막(18)은 1000~ 2000Å의 두께로 형성한다.
상기 유전체막(20)의 산화막은 800~ 850℃의 온도에서 DCS-HTO막을 40~ 60Å의 두께로 증착하여 형성하고, 질화막은 600~ 700℃의 온도에서 40~80Å의 두께로 형성한다.
상기 제3 폴리실리콘막(22)은 0.5e20~ 5.0e20 정도의 이온 농도, 500~ 550℃ 정도의 온도에서 500~ 2000Å 두께로 형성한다.
상기 텅스텐 실리사이드막(24)은 400~ 500℃ 정도의 온도에서 500~ 2000Å 정도의 두께로 형성한다.
상기 하드마스크(26)는 800~ 2000Å 정도의 두께를 가진 PE-TEOS산화막 및 300~ 1500Å 정도의 두께를 가진 아크옥시나이트라이드막(Arcoxynitride)을 순차적으로 형성한다.
이어서, 상기 하드마스크(26)까지 형성된 반도체기판(10)에 게이트전극 형성용 포토레지스트 패턴(미도시)을 형성한 후 이를 식각마스크로 식각하여 플로팅 게이트전극 패턴 및 콘트롤 게이트전극패턴(G)을 각각 형성한다.
상기 형성된 게이트전극 패턴(G)들을 이온주입용 마스크로 반도체 기판(10)에 이온 주입하여 플로팅 게이트 전극 패턴과 오버랩되는 소스/드레인 영역(28)을 형성함으로써, 본 공정을 완료한다. 상기 소스/드레인 영역(28)은 2.0E 12~ 8.0E14의 도즈량 및 5KeV~ 30KeV의 에너지로 진행할 수 있고, 상기 영역의 이온주입각도는 0~ 45°정도 틸트(Tilt)되도록, 0~ 270°정도 트위스트(Twist)되도록 한다.
본 발명에 의하면, 상기 3번의 어닐 공정을 수행하여 터널 산화막을 형성함으로써, 배치별 터널산화막의 두께 및 질소농도의 균일성을 개선하게 되어, 생산성 향상 및 셀 트랜지스터의 문턱전압 분포를 개선하여 터널 산화막 품질을 향상하여 E/W 사이클링시 과도한 문턱 전압 쉬프트를 줄이고 베이크 리텐션 특성확보로 인해 신뢰성을 향상시킬 수 있게 된다.
도 8은 본 발명에 의해 제조된 터널 산화막의 두께 및 질소농도를 배치별로 나타낸 표이다.
도 8에 따르면, 배치 내의 U영역뿐만 아니라 C, L 영역에서도 터널 산화막 공정이 진행된다. 이는 본 발명의 터널 산화막 제조 방법을 사용할 경우 배치 내의 위치에 관계없이 터널 산화막의 두께 및 질소 농도를 균일하게 제조할 수 있어, 기존의 터널 산화막의 두께 및 질소 농도의 컨트롤이 어려워 공정 진행이 불가능했던 C, L 영역에서도 터널 산화막 제조가 가능하게 때문이다.
그 결과, 단일 배치 내에서 프로세싱되는 로트 수는 2개에서 5개로 증가되므로 양산 능력이 향상되게 된다.
도 9는 본 발명에 따른 플래쉬 메모리 소자의 10K E/W 사이클링 특성을 나타낸 그래프로써, E/W 사이클링 동안 프로그램 문턱전압은 0.4~ 1V로 0.6V 정도 쉬프트되고, 소거 문턱전압은 -2.5~-4.0V로 1.5V 가량 쉬프트되어 완만한 문턱전압 쉬프트를 보여주고 있다. 이와 같이 완만한 문턱전압 쉬프트를 보이는 이유는 본 발명을 이용할 경우 두께 및 질소 농도가 균일한 터널 산화막 제조가 가능하여 E/W 사이클링시 터널 산화막 내에 트랩되는 전하량을 줄일 수 있어 셀 문턱전압 쉬프트 값을 줄일 수 있기 때문이다.
도 10은 본 발명에 따른 플래쉬 메모리 소자의 10K E/W 사이클링 후 베이크 리텐션 특성을 테스트한 결과를 보인 도면이다.
도 10에 따르면, 낸드 플래쉬 메모리 소자에서 프로그램시의 문턱전압은 1.0~ 2.2V의 범위 내(B-2)에서 동작이 수행되어야 하는 데, 본 발명에 의한 낸드 플래쉬 메모리 소자에서는 10K E/W 사이클링 이후 베이크 공정과 같은 열 공정을 수행한 결과 문턱전압 범위가 쉬프트되는 정도가 0.2V로, 1.0V의 문턱전압 쉬프트 값을 보이던 기존 기술에 비하여 문턱전압 쉬프트 값이 감소되었다. E/W 사이클링시 터널 산화막에 트랩되는 전하가 감소됨에 따라서 베이크 공정 후 디트랩되는 전하량도 감소되어 문턱전압 쉬프트 값이 줄어들게 되었기 때문이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 3번의 어닐 공정을 수행하여 질화 산화막인 터널 산화막을 형성함으로써, 배치별 터널산화막의 두께 및 질소농도의 균일성을 개선시키는 터널 산화막이 구비되고, 셀 트랜지스터의 문턱전압 분포가 개선되도록 하여 프로그램/이레이즈 사이클링시 과도한 문턱 전압 쉬프트를 줄이고 베이크 리텐션 특성확보로 인해 신뢰성을 향상시킬 수 있게 되는 효과가 있 다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (7)

  1. 셀 영역, 저전압 영역 및 고전압영역이 구비된 반도체 기판 전면에 산화막을 형성하는 단계;
    상기 고전압 영역 상부에 상기 산화막의 일부가 잔류하도록 식각 공정을 실시하는 단계;
    전체 구조 상부에 순수 산화막을 형성한 후 질소 분위기의 프리 어닐 공정, 메인 어닐 공정 및 포스트 어닐 공정을 순차적으로 수행하여 질화 산화막을 형성하여 상기 고전압 영역에는 상기 산화막 및 질화 산화막으로 이루어진 게이트 산화막을, 그 이외의 영역에는 상기 질화 산화막으로 이루어진 터널 산화막을 형성하는 단계;
    전체 구조 상부에 제1 폴리 실리콘막, 제2 폴리 실리콘막, 유전체막, 제3 폴리 실리콘막 및 금속실리사이드막을 순차적으로 형성한 후 패터닝하여 플로팅 게이트전극 및 콘트롤 게이트전극을 형성하는 단계; 및
    상기 게이트 전극을 이온주입 마스크로 이온 주입하여 소스/드레인 영역을 형성하는 단계를 포함하는 플래쉬 메모리소자의 제조방법.
  2. 제1 항에 있어서, 상기 순수 산화막은
    750~ 850℃의 온도에서 습식산화공정을 실시하고, 900~ 910℃의 온도에서 20~ 30분간 N2 어닐 공정을 수행하여 60~ 90Å두께로 형성하고, 상기 질화 산화막은 70~ 100Å 두께로 형성하는 플래쉬 메모리소자의 제조방법.
  3. 제1 항에 있어서, 상기 프리 어닐 공정은
    850~ 950℃의 온도에서 N2가스 분위기로 5분간 실시하는 플래쉬 메모리소자의 제조방법.
  4. 제1 항에 있어서, 상기 메인 어닐 공정은
    850~ 950℃의 온도와, 10slm 유랑의 N2O가스 분위기에서 35분간 실시하는 플래쉬 메모리소자의 제조방법.
  5. 제1 항에 있어서, 상기 포스트 어닐 공정은
    950~ 1000℃의 온도에서 N2가스 분위기로 5분간 실시하는 플래쉬 메모리소자의 제조방법.
  6. 제1 항에 있어서, 상기 제2 폴리 실리콘막을 형성하는 단계 이전에,
    상기 제1 폴리 실리콘막이 형성된 결과물에 대하여 소자분리영역을 정의하도록 상기 제1 폴리 실리콘막, 터널 산화막 및 반도체 기판의 일부를 패터닝하여 트렌치를 형성하는 단계; 및
    상기 트랜치 내에 산화막을 매립하여 소자분리막을 형성하는 단계를 더 포함하는 플래쉬 메모리소자의 제조방법.
  7. 셀 영역, 저전압 영역 및 고전압 영역이 구비된 반도체 기판 전면에 산화막을 형성하는 단계; 및
    질소 분위기의 3 단계 어닐 공정인 프리, 메인 및 포스트 어닐 공정을 실시하여 상기 산화막을 질화 산화막으로 변경하는 단계를 포함하는 플래쉬 메모리소자의 제조방법.
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