KR20000001033A - 불휘발성 메모리소자 제조방법 - Google Patents

불휘발성 메모리소자 제조방법 Download PDF

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Abstract

소자분리막과 인접한 활성영역 표면의 산화막 리세스 발생회수를 줄일 수 있는 불휘발성 메모리 장치 제조방법에 관해 기재하고 있다. 본 발명의 방법은, 메모리 셀 어레이영역, 고압소자영역 및 저압소자영역으로 구분된 반도체 기판 표면에 활성영역과 소자분리영역을 한정하는 소자분리막을 형성하고, 제1 게이트 산화막을 형성한 다음, 비트라인 방향으로 패터닝된 제1 도전층을 적층한다. 층간절연막을 형성하고, 고압소자영역에 형성된 상기 층간절연막, 제1 도전층 및 제1 게이트 산화막을 선택적으로 제거한 후, 제2 게이트 산화막을 형성하고, 저압소자영역과 메모리 셀 어레이영역 일부에 형성된 상기 층간절연막, 제1 도전층 및 제1 게이트 산화막을 선택적으로 제거한다. 계속해서, 제3 게이트 산화막을 형성하고,제2 도전층을 증착하고 패터닝하여, 셀 어레이 영역에는 컨트롤 게이트를, 고압소자영역 및 저압소자영역에는 고압소자 및 저압소자의 게이트를 형성한다.

Description

불휘발성 메모리 소자 제조방법
본 발명은 불휘발성 메모리 장치 제조 방법에 관한 것으로, 특히 소자분리막과 인접한 활성영역의 표면에서 발생되는 리세스를 감소시켜 게이트 산화막의 신뢰성을 개선하는 불휘발성 메모리 장치 제조 방법에 관한 것이다.
반도체 메모리 소자에 있어서 게이트 산화막의 막질이나 신뢰성은 메모리 소자의 신뢰성에 커다란 영향을 미치는 것으로 알려져 있다. 양질의 게이트 산화막을 얻기 위해 통상적으로, 게이트 산화막을 형성하기 전에 희생산화막을 형성하고 이를 제거하는 희생산화공정을 실시한다. 그러나, 이러한 희생산화공정은 소자분리막과 인접한 활성영역 표면에 라운드 에지를 유발하고, 형성되는 게이트 산화막에 굴곡(이하, 산화막 리세스(recess))을 발생시킨다.
이러한 산화막 리세스는 특히, 소자분리막의 집적도를 향상시키기 위해 적용되는 얕은 트렌치 분리(Shallow Trench Isolation; 이하, "STI"라 칭함)시 더욱 심각하게 나타난다. 산화막 리세스는, 메모리 소자의 문턱전압 저하를 유발하여 기판에 인가되는 백 바이어스(back bias)에 의한 바디 효과가 국부적으로 차이를 보이는 험프(hump) 현상을 발생시킨다. 또한, 소자분리막과 인접한 활성영역 경계부의 전기장 밀집(electric field crowding)을 유발하여 게이트 산화막의 신뢰성을 저하시킨다.
불휘발성 메모리 (nonvolatile memory), 예컨대 NAND 플래쉬 메모리 (flash memory)에 있어서도 집적화를 높이기 위해 STI를 채용하고 있으며, 언급된 산화막 리세스가 발생된다. NAND 플래쉬 메모리 소자는 파울러-노드하임(Fowler-Nordheim, 이하 F-N) 터널링을 이용하여 전자를 플로팅 게이트에 주입하거나 빼냄으로써 프로그램(program) 및 소거(erase) 동작이 이루어지므로, 터널링에 사용되는 게이트 산화막의 신뢰성이 소자의 신뢰성을 결정짓는 직접적인 요인이 된다. 그러나, NAND 플래쉬 메모리 소자는, 컨트롤 게이트에 고전압을 인가하고, 이에 의해 플로팅 게이트에 유기되는 전압에 의해 플로팅 게이트로의 전자 주입 또는 플로팅 게이트로부터 전자 소거가 이루어지므로, 컨트롤 게이트에 인가되는 고전압을 제공할 수 있는 고압 소자들이 주변회로부에 형성된다. 따라서, NAND 플래쉬 메모리 소자는 고압소자들이 형성되는 고압소자영역과, 독출(read)시의 성능을 개선하기 위한 저압트랜지스터들이 형성되는 저압소자영역 및 메모리 셀들이 형성되는 셀 어레이영역으로 구분되며, 각 영역에 형성되는 트랜지스터들은 서로 다른 동작전압을 가지므로 서로 다른 두께의 게이트 산화막을 필요로한다. 이와 같이 서로 다른 두께를 갖는 게이트 산화막을 형성하기 위해 제시되어 있는 종래의 기술에 따르면, 저압소자영역에서는 세차례의 산화막 리세스가 발생된다. 이를 도 1 내지 도 4를 참조하여 설명한다.
도 1 내지 도 4는 종래의 플래쉬 메모리 소자 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1을 참조하면, 메모리 셀 어레이부에는 N형의 웰(3)과 P형의 포켓 웰(9)이, 저압 소자가 형성될 주변회로부에는 N형 및 P형의 웰(5 및 7)이 각각 형성된 P형의 실리콘 기판(1) 상에 활성 영역과 비활성 영역을 한정하는 소자분리막(11)을 형성한 후, 열산화 공정에 의하여 얻어지는 제1 게이트 산화막(13)을 형성한다. 상기 제1 게이트 산화막(13)은 메모리 셀의 게이트 산화막으로 제공되며, 상기 제1 게이트 산화막(13) 형성 전, 산화공정을 통해 희생산화막(도시되지 않음)을 형성하고, 이를 습식식각으로 제거한다. 이 희생산화공정에 의해 기판 표면 특히, 활성영역과 소자분리막의 경계부에 1차 산화막 리세스가 발생된다.
계속해서, 제1 게이트 산화막(13) 상에, 플로팅 게이트로 사용될 제1 도전층을 형성하고, 셀 어레이 영역의 상기 제1 도전층을 비트라인 방향으로 분리시킨 후, 층간절연막(17)을 형성한다.
도 2를 참조하면, 메모리 셀 어레이영역 일부만을 가리는 포토레지스트 패턴(19)을 형성하고, 이를 식각마스크로 적용하여 층간절연막(17)과 제1 도전층(15)을 패터닝한다. 이 후, 소정의 이온주입 공정을 실시하고, 상기 제1 게이트 산화막(13)을 습식식각을 통해 선택적으로 제거한다. 저압소자영역과 고압소자영역을 포함하는 주변회로부에 형성된 제1 게이트 산화막(13)을 제거하는 상기 공정으로 인해 2차 산화막 리세스가 발생된다.
도 3을 참조하면, 상기 제1 포토레지스트 패턴(19)을 제거하고, 결과물 상에 열산화공정으로 얻어지는 약 200∼400Å 정도의 제2 게이트 산화막(21)을 형성한 다음, 고압소자영역과 셀 어레이영역 일부를 가리는 제2 포토레지스트 패턴(23)을 형성한다. 상기 제2 포토레지스트 패턴(23)을 식각마스크로 사용하여 저압소자영역에 형성되어 있는 상기 제2 게이트 산화막(21)을 선택적으로 제거한다. 제2 게이트 산화막(21)은 고압소자의 게이트 산화막으로 제공되며, 제2 게이트 산화막(21)의 선택적 제거를 위한 습식식각공정으로 인해 3차 산화막 리세스가 발생된다.
도 4를 참조하면, 상기 제2 포토레지스트 패턴(23)을 제거하고, 그 결과물 상에 열산화공정으로 얻어지는 약 50∼150Å 정도의 제3 게이트 산화막(25)을 형성한다. 다음, 컨트롤 게이트로 사용될 제2 도전층을 형성하고 패터닝함으로써, 셀 어레이 영역에는 컨트롤 게이트(27)를, 고압소자영역 및 저압소자영역에는 게이트(27' 및 27")를 형성한다. 다음, 통상의 방법에 따라 N+및 P+가드링(guard ring, 79 및 81)을 형성한다.
종래 방법에 따르면, 희생산화공정에서 형성된 산화막 제거시, 메모리 셀 어레이영역 이외에 형성된 제1 게이트 산화막(13) 제거시, 고압소자영역 이외에 형성된 제2 게이트 산화막(21) 제거시 산화막 리세스가 발생된다. 따라서, 제1 게이트 산화막(13)이 형성된 메모리 셀 어레이영역에는 1회의 산화막 리세스가 발생되고, 제2 게이트 산화막(21)이 형성된 고압소자영역에는 2회의 산화막 리세스가 발생되며, 제3 게이트 산화막(25)이 형성된 저압소자영역에는 3회의 산화막 리세스가 발생된다.
도 5A 내지 도 5C는 도 4의 A, B 및 C 부분을 확대하여 도시한 도면으로서, 메모리 셀 어레이영역과 고압소자영역 및 저압소자영역 각각에서 발생된 리세스를 보여준다.
도시된 바와 같이, 산화막 리세스가 1회 발생된 메모리 셀 어레이영역보다는 2회 발생된 고압소자영역에서, 2회 발생된 고압소자영역보다는 3회 발생된 저압소자영역에서 산화막 리세스가 더욱 심각하게 나타남을 볼 수 있다.
상기 종래 방법에 따르면, 메모리 셀 어레이영역과 고압소자 및 저압소자영역에 형성되는 트랜지스터의 게이트 산화막을 서로 다른 두께로 형성할 수 있다. 그러나, 소자분리막과 인접한 활성영역 표면에 산화막 리세스가 여러차례 특히, 저압소자영역에서는 세차례의 산화막 리세스가 발생되고, 산화막 리세스 발생 부분과 오버-랩되어 게이트가 형성되므로, 저압 소자의 특성 열화 및 신뢰성 저하가 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 소자분리막과 인접한 활성영역 표면의 산화막 리세스 발생회수를 줄일 수 있는 불휘발성 메모리 장치 제조방법을 제공하는 것이다.
도 1 내지 도 4는 종래의 플래쉬 메모리 소자 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5a 내지 도 5c는 도 4의 A, B 및 C 부분을 확대하여 도시한 도면이다.
도 6 내지 도 9는 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10은 도 9의 E 부분을 확대하여 도시한 도면이다.
상기 과제를 달성하기 위한 본 발명에 따른 불휘발성 메모리 장치는, 메모리 셀 어레이영역, 고압소자영역 및 저압소자영역으로 구분된 반도체 반도체 기판 표면에 활성영역과 소자분리영역을 한정하는 소자분리막을 형성하고, 소자분리막이 형성된 결과물 전면에 제1 게이트 산화막을 형성한 다음, 그 위에 비트라인 방향으로 패터닝된 제1 도전층을 적층한다. 층간절연막을 형성하고, 고압소자영역에 형성된 상기 층간절연막, 제1 도전층 및 제1 게이트 산화막을 선택적으로 제거한 후, 제2 게이트 산화막을 형성하고, 저압소자영역과 메모리 셀 어레이영역 일부에 형성된 상기 층간절연막, 제1 도전층 및 제1 게이트 산화막을 선택적으로 제거한다. 계속해서, 제3 게이트 산화막을 형성하고, 컨트롤 게이트로 사용될 제2 도전층을 증착하고 패터닝하여, 셀 어레이 영역에는 컨트롤 게이트를, 고압소자영역 및 저압소자영역에는 고압소자 및 저압소자의 게이트를 형성한다.
상기 소자분리막은, 얕은 트렌치 분리법을 이용하여 형성할 수 있으며, 특히 저압소자영역과 메모리 셀 어레이영역 일부에 형성된 층간절연막, 제1 도전층 및 제1 게이트 산화막을 선택적으로 제거하는 상기 식각공정에서 기판 표면이 식각되지 않도록 하기 위해, 고압소자영역과 저압소자영역 경계부 표면에 기판 식각 방지용 소자분리막을 포함하도록 형성한다.
상기 제1 내지 제3 게이트 산화막은 서로 다른 두께로 형성될 수 있으며 바람직하게는, 제1 및 제3 게이트 산화막은 50Å∼150Å의 두께로, 상기 제2 게이트 산화막은 200Å∼400Å의 두께로 형성한다.
제2 도전층을 패터닝한 후에는 기판 내에 선택적으로 불순물을 주입하여 가드 링을 형성하는데, 이때 상기 가드 링은, 고압소자영역과 저압소자영역 경계부 표면에 형성된 상기 기판 식각 방지용 소자분리막의 양측에 형성한다.
본 발명에 따르면, 저압소자영역에서 발생되는 산화막 리세스의 횟수를 줄여 저압 소자의 특성 열화 및 신뢰성 저하를 방지할 수 있다. 더불어, 고압소자영역과 저압소자영역의 경계부에 기판 식각 방지용 소자분리막이 형성되므로, 가드 링 영역에서 기판 표면이 식각되는 것을 억제할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록함과 동시에, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 이하에서 개시되는 실시예에서 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있음을 밝혀둔다.
도 6 내지 도 9는 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6은 소자분리막(61), 제1 게이트 산화막(63), 제1 도전층(65) 및 층간절연막(67)을 형성하는 단계를 도시한다.
도 6을 참조하면, 메모리 셀 어레이부에는 제2 도전형 예컨대 N형의 웰(53)과 제2 도전형 예컨대, P형의 포켓 웰(59)이, 저압 소자가 형성될 주변회로부에는 P형 및 N형의 웰(55 및 57)이 각각 형성된 P형의 실리콘 기판(51) 표면에, 소자분리막(61)을 형성함으로써 활성 영역과 소자분리영역을 한정한다. 소자분리막(61)이 형성된 상기 결과물 전면에, 열산화 공정에 의하여 얻어지는 제1 게이트 산화막(63)을 예를 들면 50Å∼150Å의 두께로, 바람직하게는 약 100Å의 두께로 형성한다. 계속해서, 제1 게이트 산화막(63) 상에 도전물, 예컨대 불순물이 도우프된 폴리실리콘을 1000Å∼2000Å의 두께로 증착하여 제1 도전층(65)을 형성하고, 셀 어레이영역의 제1 도전층(65)을 일방향, 예컨대 비트라인 방향으로 분리시키기 위한 패터닝 공정을 수행한다. 이 후, 제1 도전층(65)이 패터닝된 상기 결과물 전면에 예를 들면, 산화막/질화막/산화막을 차례로 적층하여 ONO 구조의 층간 절연막(67)을 형성한다.
본 발명의 바람직한 실시예에 따르면, 상기 웰들은 통상의 트리플 웰(triple well) 제조공정에 따라 형성하며, 상기 소자분리막(61)은 고집적화에 유리한 STI 법으로 형성한다.
본 발명의 바람직한 실시예에 따르면, 상기 소자분리막(61)은 종래와는 달리, 고압소자영역과 저압소자영역의 경계부 즉, 고압소자가 형성될 P형의 기판(61)과 저압소자가 형성될 P형 웰(55)의 경계부 표면에 형성된 기판 식각 방지용 소자분리막(61')을 포함한다(D로 표시된 원 내). 상기 기판 식각 방지용 소자분리막(61')은 저압소자영역에 형성되어 있는 제1 도전층 식각시 이들 경계부에 위치한 기판 표면이 식각되어 누설전류를 발생시키는 것을 방지하기 위해 형성한다.
상기 제1 게이트 산화막(63)은 셀 어레이영역에 형성되는 메모리 셀 트랜지스터의 게이트 산화막으로 제공된다. 바람직한 실시예에 따르면, 상기 제1 게이트 산화막(63) 형성 전, 희생산화막(도시되지 않음)을 형성하고 이를 습식식각으로 제거하는 희생산화공정을 더 수행함으로써, 이온주입 등으로 인해 손상된 기판 표면의 결함을 치유할 수 있다. 이 희생산화공정에 의해 기판 표면 특히, 활성영역과 소자분리막의 경계부에 첫 번째 산화막 리세스가 발생될 수 있다. 따라서, 산화막의 첫번째 리세스는 셀 어레이영역과 고압소자영역 및 저압소자영역 모두에 발생된다.
또한, 상기 제1 게이트 산화막(63) 형성전 트랜지스터의 문턱전압을 조절하기 위한 이온주입을 수행할 수도 있다.
도 7은 고압소자영역을 노출시키는 단계를 도시한다.
도 7을 참조하면, 층간절연막(67)이 형성된 결과물 전면에 포토레지스트를 도포한 다음 패터닝하여, 셀 어레이영역과 저압소자영역을 가리는 제1 포토레지스트 패턴(69)을 형성한다. 다음, 상기 제1 포토레지스트 패턴(69)을 식각마스크로 적용하고 상기 층간절연막(67)과 제1 도전층 및 제1 게이트 산화막(63)을 선택적으로 제거함으로써 고압소자영역을 노출시킨다.
이때, 이후 공정의 마진을 고려하여 고압소자영역과 저압소자영역의 경계부에 형성된 기판 식각 방지용 소자분리막(61') 일부도 함께 노출시킨다. 따라서, 도 7에 도시된 바와 같이, 고압소자영역을 노출시키는 상기 식각공정에서, 기판 식각 방지용 소자분리막(61') 일부도 식각됨을 볼 수 있다.
상기 제1 게이트 산화막(63)의 제거에 의해, 고압소자영역 내의 소자분리막(61)과 인접한 활성영역 표면에는 두 번째 산화막 리세스가 발생된다. 이때, 상기 저압소자영역에 형성된 제1 게이트 산화막(63)은 제1 도전층(65), 층간절연막(67) 및 제1 포토레지스트 패턴(69)에 의해 마스킹되어 제거되지 않으므로, 저압소자영역에서는 상기 산화막 리세스가 발생되지 않는다.
도 8은 제2 게이트 산화막(71)을 형성하고, 저압소자영역을 노출시키는 단계를 도시한다.
도 8을 참조하면, 상기 제1 포토레지스트 패턴(도 7의 69)을 통상의 방법으로 제거하고, 그 결과물 상에 열산화공정으로 얻어지는 약 200∼400Å 정도의 제2 게이트 산화막(71)을 형성한다. 계속해서, 제2 게이트 산화막(71)이 형성된 결과물 전면에 포토레지스트를 도포한 다음 패터닝하여, 고압소자영역과 셀 어레이영역 일부를 가리는 제2 포토레지스트 패턴(73)을 형성한다. 상기 제2 포토레지스트 패턴(73)을 식각마스크로 사용하여 저압소자영역과 메모리 셀 어레이영역 일부에 형성되어 있는 층간절연막(67), 제1 도전층(65) 및 제1 게이트 산화막(63)을 선택적으로 제거한다.
상기 제1 게이트 산화막(63)의 선택적 제거를 위한 습식식각공정으로 인해 저압소자영역에는 두 번째 산화막 리세스가 발생된다. 이때, 상기 고압소자영역은 상기 제2 포토레지스트 패턴(73)에 의해 마스킹되어 있으므로, 상기 산화막 리세스가 발생되지 않는다.
상기 제2 포토레지스트 패턴(73)은 공정의 마진을 고려하여 상기 저압소자영역과 일정거리 이격되도록 형성하는 것이 바람직하다. 따라서, 도 8에 도시된 바와 같이, 저압소자영역을 노출시키는 상기 식각공정에서, 기판 식각 방지용 소자분리막(61') 일부도 식각된다.
그러나, 예를 들어, 본 발명의 실시예와는 다르게, 고압소자영역과 저압소자영역의 경계부에 기판 식각 방지용 소자분리막(61')을 형성하지 않는 경우 즉, 소자분리막 대신에 활성영역이 형성되어 있는 종래의 경우, 저압소자영역을 노출시키는 상기 식각공정에 의해 기판 표면이 식각된다(이하, 기판 피팅(substrate pitting)이라 칭함). 도 4에 도시된 바와 같이, 고압소자영역과 이와 인접한 저압소자영역은 모두 P형의 웰로 이루어지므로, 하나의 가드링을 공유하도록 형성하는 것이 유리하다. 따라서, 고압소자영역의 가드링과 저압소자영역 중 P형 웰(5)의 가드링은 기판 피팅이 발생된 기판 표면 아래에 형성되게 된다. 결과적으로, 기판 식각 방지용 소자분리막(61')이 고압소자영역과 저압소자영역 사이에 형성되지 않으면, 가드 링 영역에 기판 피팅이 발생되고 이는 누설전류를 유발하는 소스로서 작용하여 소자의 특성을 열화시킨다.
이와 달리, 본 발명에 따르면 고압소자영역과 저압소자영역의 경계부에 형성된 기판 식각 방지용 소자분리막(61')이 기판 표면을 보호하는 역할을 하여, 기판 피팅으로 인한 소자 특성 열화와 같은 문제점이 발생되지 않는다.
도 9는 제3 게이트 산화막(75)과 메모리 셀의 컨트롤 게이트(77) 및 주변회로부 소자의 게이트(77' 및 77")를 형성하는 단계를 도시한다.
도 9를 참조하면, 상기 제2 포토레지스트 패턴(73)을 통상의 방법으로 제거하고, 그 결과물 전면에 열산화공정으로 얻어지는 약 50∼150Å 정도의 제3 게이트 산화막(75)을 형성한다. 상기 결과물 전면에, 컨트롤 게이트로 사용될 제2 도전층을 형성하고 패터닝함으로써, 셀 어레이 영역에는 컨트롤 게이트(77)를, 고압소자영역 및 저압소자영역에는 고압소자 및 저압소자의 게이트(77' 및 77")를 형성한다. 다음, 통상의 방법에 따라 기판 내에 선택적으로 불순물을 주입함으로써, N+및 P+가드링(guard ring, 79, 81, 81a, 81b)을 형성한다.
상기 컨트롤 게이트(77)는 예를 들어, 약 500Å∼2000Å 두께의 불순물이 도우프된 폴리실리콘층과 약 500Å∼2000Å 두께의 실리사이드층을 적층한 폴리사이드 구조로 형성될 수 있다. 이때, 불순물이 도우프된 폴리실리콘층으로는 예컨대 폴리실리콘을 증착한 후 인(P)을 함유한 포클(POCl3)을 침적시키거나, 불순물을 직접 이온주입하여 도전성을 갖게 한 폴리실리콘층이 사용될 수 있다.
상기 N+및 P+가드링(79, 81, 81a 및 81b)은, CMOS 공정에서 기생적으로 발생되는 바이폴라 트랜지스터의 래치-업(latch-up)을 방지하기 위해 웰의 외곽에 형성한다. 종래의 경우, 동일한 도전형의 웰이 인접하므로 하나의 가드링을 공유하도록 구성하였으나(도 4 참조), 본 발명의 경우 고압소자영역과 저압소자영역이 인접한 경계부에 기판 식각 방지용 소자분리막(61')이 형성되므로, 고압소자영역과 저압소자영역 각각에 P+가드 링(81a 및 81b)이 분리되어 형성된다.
본 발명에 따르면, 희생산화공정에서 형성된 산화막 제거시와, 메모리 셀 어레이영역과 저압소자영역 이외에 형성된 즉, 고압소자영역에 형성된 제1 게이트 산화막(63) 제거시, 및 고압소자영역과 메모리 셀 어레이영역 이외에 형성된 제1 게이트 산화막(63) 제거시 산화막 리세스가 발생된다. 따라서, 제1 게이트 산화막(63)이 형성된 메모리 셀 어레이영역에는 희생산화막 제거로 인한 1회의 산화막 리세스가 발생되고, 제2 게이트 산화막(71)이 형성된 고압소자영역에는 희생산화막 제거 및 제1 게이트 산화막 제거로 인한 2회의 산화막 리세스가 발생된다. 또한, 제3 게이트 산화막(75)이 형성된 저압소자영역에는 희생산화막 제거 및 제1 게이트 산화막 제거로 인한 2회의 산화막 리세스가 발생된다. 결과적으로, 저압소자영역에서, 제2 게이트 산화막 제거로 인해 발생되는 산화막 리세스를 한 번 줄일 수 있다.
도 10은 도 9의 E 부분을 확대하여 도시한 도면이다.
도시된 바와 같이, 본 발명의 경우 고압소자영역과 저압소자영역이 인접한 경계부에 기판 식각 방지용 소자분리막(61')이 형성되어 있으므로, 저압소자영역을 노출시키는 식각공정에서 기판 표면을 보호하는 역할을 하여 기판 표면이 식각되는 것을 방지할 수 있다.
상기한 바와 같이, 본 발명의 불휘발성 메모리 장치 제조방법은 저압소자영역에서 발생되는 산화막 리세스 횟수를 줄일 수 있으므로, 저압 소자의 특성 열화 및 신뢰성 저하를 방지할 수 있다. 뿐만 아니라, 고압소자영역과 저압소자영역의 경계부에 기판 식각 방지용 소자분리막이 형성되므로, 가드 링 영역에서 기판 표면이 식각되어 발상되는 기판 피팅을 억제하여 누설전류나 이로 인한 소자 특성 열화를 방지할 수 있다.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (10)

  1. 전기적으로 데이터의 소거와 저장이 가능한 불휘발성 메모리 장치의 제조방법에 있어서,
    메모리 셀 어레이영역, 고압소자영역 및 저압소자영역으로 구분된 반도체 반도체 기판 표면에 활성영역과 소자분리영역을 한정하는 소자분리막을 형성하는 제1 단계;
    소자분리막이 형성된 결과물 전면에 제1 게이트 산화막을 형성하고, 그 위에 비트라인 방향으로 패터닝된 제1 도전층을 적층하는 제2 단계;
    상기 결과물 전면에 층간절연막을 형성하는 제3 단계;
    고압소자영역에 형성된 상기 층간절연막, 제1 도전층 및 제1 게이트 산화막을 선택적으로 제거하는 제4 단계;
    상기 결과물 전면에 제2 게이트 산화막을 형성하는 제5 단계;
    저압소자영역과 메모리 셀 어레이영역 일부에 형성된 상기 층간절연막, 제1 도전층 및 제1 게이트 산화막을 선택적으로 제거하는 제6 단계;
    상기 결과물 전면에 제3 게이트 산화막을 형성하는 제7 단계; 및
    제3 게이트 산화막이 형성된 상기 결과물 전면에 컨트롤 게이트로 사용될 제2 도전층을 증착하고 패터닝하여, 셀 어레이 영역에는 컨트롤 게이트를, 고압소자영역 및 저압소자영역에는 고압소자 및 저압소자의 게이트를 형성하는 제8 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 소자 제조방법.
  2. 제1항에 있어서, 상기 제1 단계에서의 소자분리막은, 얕은 트렌치 분리(Shallow Trench Isolation)법을 이용하여 형성하는 것을 특징으로 하는 불휘발성 메모리 소자 제조방법.
  3. 제1항에 있어서, 상기 제1 단계에서의 소자분리막은, 상기 제6 단계에서의 식각공정시 기판 표면이 식각되지 않도록, 고압소자영역과 저압소자영역 경계부 표면에 형성된 기판 식각 방지용 소자분리막을 포함하도록 형성하는 것을 특징으로 하는 불휘발성 메모리 소자 제조방법.
  4. 제3항에 있어서, 상기 제4 단계는,
    층간절연막이 형성된 결과물 전면에 포토레지스트를 도포한 다음 패터닝하여, 셀 어레이영역과 저압소자영역을 가리는 제1 포토레지스트 패턴을 형성하는 단계; 및
    상기 제1 포토레지스트 패턴을 식각마스크로 적용하고 상기 층간절연막과 제1 도전층 및 제1 게이트 산화막을 선택적으로 제거하여 고압소자영역을 노출시키는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 소자 제조방법.
  5. 제3항에 있어서, 상기 제6 단계는,
    제2 게이트 산화막이 형성된 결과물 전면에 포토레지스트를 도포한 다음 패터닝하여, 고압소자영역과 셀 어레이영역 일부를 가리는 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 식각마스크로 사용하여 저압소자영역과 메모리 셀 어레이영역 일부에 형성되어 있는 층간절연막, 제1 도전층 및 제1 게이트 산화막을 선택적으로 제거하여 저압소자영역을 노출시키는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 소자 제조방법.
  6. 제5항에 있어서, 상기 제2 포토레지스트 패턴은, 공정의 마진을 고려하여 상기 저압소자영역과 일정거리 이격되도록 형성하되, 상기 기판 식각 방지용 소자분리막과는 오버-랩 되도록 형성하는 것을 특징으로 하는 불휘발성 메모리 소자 제조 방법.
  7. 제3항에 있어서, 상기 제8 단계 후,
    상기 기판 내에 선택적으로 불순물을 주입하여 기생 바이폴라 트랜지스터의 래치-업(latch-up)을 방지하기 위한 가드 링(guard ring)을 형성하는 제9 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 소자 제조방법.
  8. 제7항에 있어서, 상기 가드 링은, 고압소자영역과 저압소자영역 경계부 표면에 형성된 상기 기판 식각 방지용 소자분리막의 양측에 형성하는 것을 특징으로 하는 불휘발성 메모리 소자 제조방법.
  9. 제1항에 있어서, 제1 및 제3 게이트 산화막은 50Å∼150Å의 두께로, 상기 제2 게이트 산화막은 200Å∼400Å의 두께로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자 제조방법.
  10. 제1항에 있어서, 제1 게이트 산화막을 형성하는 상기 제2 단계 전,
    이온주입 등으로 인해 손상된 기판 표면의 결함을 치유하기 위해, 소자분리막이 형성된 기판 표면에 희생산화막을 형성하고 이를 습식식각으로 제거하는 희생산화공정을 더 구비하는 것을 특징으로 하는 불휘발성 메모리 소자 제조방법.
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