KR20040060580A - 마스크 롬 제조방법 - Google Patents

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Abstract

본 발명은 플래시 제품 제조 공정을 이용하여 마스크 셀을 내장(embedded)한다면, 마스크 셀이 SRAM 칩을 대체하게 되어 모바일 제품의 셀 면적을 줄일 수 있는 마스크 롬 제조방법을 제공하는 것이다. 마스크 롬 제조방법은 소정의 하부구조가 형성된 반도체 기판을 준비하는 단계와, 반도체 기판에 아이솔레이션 공정과 웰 형성 공정을 수행하는 단계와, 웰 형성된 반도체 기판 상에 게이트 전극을 형성하는 단계와, 게이트 전극이 형성된 반도체 기판에 플래시 셀이 형성 영역에 자기 정렬된 식각(self-aligned etch) 공정을 수행하는 단계와, 자기 정렬 식각으로 플래시 형성 영역을 노출시키고 노출된 영역에 게이트 트랜지스터를 형성하는 단계와, 플래시 셀의 액티브 영역을 노출시키기 위하여 플래시 셀 소오스 정션을 형성하는 단계를 포함한다.

Description

마스크 롬 제조방법{METHOD FOR MANUFACTURING MASK ROM}
본 발명은 마스크롬 제조 방법에 관한 것으로서, 보다 상세하게는, 플래시 제품 제조 공정을 이용하여 마스크 셀을 내장(embedded)하여 마스크 롬과 플래시 셀을 접목시켜 소자의 멀티 기능이 가능하도록 함으로써 모바일 제품의 셀 면적을 줄일 수 있는 마스크 롬 제조 방법에 관한 것이다.
BN(buried N-channel)을 이용하여 마스크 셀 제품을 구현하는 데, 기존에 마스크 셀에서 구현한 메탈 2 공정을 BN 공정을 이용하여 메탈 1 공정만으로 셀 구현이 가능하게 되었다
이러한, 종래의 이러한 BN을 이용한 마스크 롬을 제조하는 방법을 도 1a 내지 1e에 도시한다.
도 1a에 도시된 바와 같이, 0.35 ㎛ 이하 공정에서는 웰(well) 형성보다는 ISO 공정을 먼저 진행하고, 그 이후에 웰 공정을 진행한다. 웰 공정을 진행할 때 삼중 N웰 공정을 이용한다. 우선 삼중 N웰 형성 영역(12)은 플래시 셀 및 삼중 고전압 NMOS(HVN) 트랜지스터 형성 영역을 개방한다. N웰 형성 영역(20)은 저전압용 PMOS(LVP), 고전압용 PMOS(HVP)가 되고 P웰 형성 영역(22)은 플래시 셀, 저전압용 NMOS(LVN), 고저압용 NMOS(HVN)이 형성된다. 네이티브-LVN, 삼중-HVN 형성 영역을 개방하여 이온 주입을 실시한다.
고전압(HV) 게이트 산화막(14)는 고전압용 트랜지스터에 사용되는 게이트 산화막으로서 프로그램이나 소거(erase)시에 사용되는 고전압을 펌핑(pumping) 또는 트랜지션(transition)하는 트랜지스터의 게이트 산화막으로 사용된다.
도 1b에 도시된 바와 같이, 플로팅 게이트에서 컨트롤 게이트로 전자가 누설되는 것을 막기 위하여 장벽을 역할을 하도록 ONO(23)를 증착한다. 또한, ONO(23)의 막질을 향상시키고 각 층의 계면을 강화하기 위하여 습식 산화를 수행한다. 그 위에 제 2 폴리층(29)을 증착하고 도핑을 실시한다. 그리고 나서, 게이트 마스크 및 식각을 이용하여 게이트 폴리 패턴을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 플래시 셀 영역이 완전히 개방된 상태에서 반사방지코팅(anti-reflection coating; ARC)층(28)을 마스크로 이용하여 ONO(23) 및 제 1 폴리층(26)을 식각한다.
따라서, 도 1d에 도시된 바와 같이, 별도의 얼라인(align) 공정을 수행하지 않고서도 식각을 하기 때문에 스스로 정렬된 식각(self-aligned etch; SAE)라고 칭하며, SAE 공정을 수행하고 나면 약간의 ARC 층(28)이 잔류하게 된다.
도 1e에 도시된 바와 같이, 약하게 도핑된 드레인(lightly doped drain; LLD), 스페이서(spacer) 및 소오스/드레인 공정을 수행하여 트랜지스터 정션(30)을 형성한다.
전술한 종래의 방법에서는, HV 게이트 산화막 공정시 박막의 치밀화(densification)에 문제가 발생되고, 산화시에는 결함이 종종 발견된다.
또한, SAE 식각시 터널 산화막의 측면에 공격을 받아 전하 리텐션(chargeretention) 특성이 열화됨으로써 터널 산화막의 특성이 저하된다.
그리고, 기존의 휴대폰이나 PDA같은 모바일 제품들은 SRAM 및 플래시 칩들을 따로 구현하여 제품에서 차지하는 면적이 늘어나게 되고, 전력의 소모가 클 뿐만 아니라 작게 만들고 슬림화로 가는 경향에 많은 애로 사항이 발생되고 있다.
더욱이, 실제로 SRAM 공정으로 만들어진 제품은 SRAM 특성상 4 트랜지스터 및 6 트랜지스터로 구현해야 SRAM 칩이 완성되는데 같은 0.35 ㎛ 공정을 이용한 SRAM 제품들은 저장 용량이 떨어지게 되어 모바일 제품들에 다양한 기능을 요구함으로 인한 저장 용량의 증가에도 부담을 가지게 되는 현실이다.
또한, 실제로 플래시 제품을 만들기 위한 공정과 SRAM 제품을 만들기 위한 공정의 트랜지스터 형성 관점에서 SRAM의 4 트랜지스터 및 6 트랜지스터 형성과 플래시의 하부 및 상부 트랜지스터 형성에서 공정을 단순화시키기 어려우며, SRAM에서 4 트랜지스터 및 6 트랜지스터를 구현하는데 따른 컨택홀과 메탈라인에서 플래시 공정과 많이 상이함으로 인하여 비용 절감 및 칩 특성향상을 위하여 따로 만들어서 장착하는 추세로 인하여 전술한 방법으로는 구현이 사실상 불가능한 커패시터 면적이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 플래시 제품 제조 공정을 이용하여 마스크 셀을 내장(embedded)한다면, 마스크 셀이 SRAM 칩을 대체하게 되어 모바일 제품의 셀 면적을 줄일 수 있는 마스크 롬 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 기존의 0.35 ㎛ 제품의 SRAM 사양은 4M~8M의 4개의 트랜지스터 또는 6개의 트랜지스터 제품군이었으나, 0.35 ㎛ 마스크 셀 제품으로 내장한다면 32~128M 제품으로 하나의 트랜지스터로 구현이 가능하게 되어 더 많은 저장용량의 내장 마스크 셀이 되는 플래시 셀 칩을 구현할 수 있는 마스크 롬 제조방법을 제공하는 것이다.
그리고, 본 발명의 다른 목적은 32~128M 마스크 셀의 내장이 적용된 플래시 셀 제품을 만들어 낸다면, 기존에 4~8M SRAM과 비교하여 동일한 면적대비 많은 저장 용량을 확보할 수 있고, 모바일 제품에 적용시 많은 정보를 이용하게 하는 추세에도 기여할 수 있는 마스크 롬 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 기존 플래시 공정으로 내장 마스크 셀 제품을 제작한다면, 주변영역의 공통의 기능을 하는 영역을 사용함으로써, 칩 사이즈를 중일 수 있으며, 두 개의 칩이 아닌 하나의 칩으로 구현할 수 있음으로써 칩 속도를 향상시킬 수 있는 마스크 롬 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 실제 0.35 ㎛ 마스크 셀 제품에서 BN 산화막의 두께가 2900~3500 Å 정도인데, 플래시 셀 공정에서 고전압 게이트 마스크 및 식각 공정시 마스크 셀 영역이 개방되어서 기존의 너무 높은 BN 산화막 두께를 1500~1800 Å 정도로 줄일 수 있어서 마스크 셀 특성을 향상시킬 수 있는 마스크 롬 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 기존에 셀 VT 마스크 이용시 마스크 셀 영역에동시에 개방하여 적용하면, 마스크 셀 VT 조정 역할을 하는 VTN 이온 주입 단계를 줄일 수 있는 마스크 롬 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 마스크 셀 제품에서 BN 마스크 적용시 플래시 셀의 소오스 영역에 같이 개방하여 적용하면, BN 이온 주입시에 적요되는 조건인 As75, 2.0~4,0E15, 50KeV 및 셀 소오스 이온 주입에 적용되는 조건인 As75, 4.0E15, 50KeV와 거의 유사함으로써 기존 공정의 단계를 줄일 수 있는 마스크 롬 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 기존에 셀 소오스 마스크를 이용하여 이온주입을 적용할 뿐만 아니라 한번의 어닐링 이후에 셀 소오스 마스크를 이용하여 플래시 셀 소오스 정션을 공통으로 사용하기 위하여 셀 소오스 식각공정을 진행해야 하지만, BN 마스크 적용시 플래시 셀의 소오스 영역을 개방하여 BN 이온 주입을 먼저 진행한다면 BN 산화막 아래 BN인 공통인자가 발생됨으로 인하여 두 번째 셀 소오스 마스크 공정도 진행하지 않아도 되는 마스크 롬 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 SAE에 의하여 측면에서 공격을 받은 터널 산화막을 회복시키는 것과 플라즈마 식각에 의한 실리콘 기판의 공격을 회복시키고 후속 공정이 정션 형성 공정에서의 이온주입에 의한 손상을 방지하기 위하여 SAE, PR 제거 이후에 약 900 ℃의 온도에서 건시 O2를 적용하여 재산화(reoxidation) 공정을 적용하는 것을 마스크 롬 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 기존에 셀 소오스/드레인 개방 바스크 이용시마스크 셀 영역에 동시에 개방하여 적용하면, 마스크 셀 영역에서 표면 누설 및 표면 손상의 감소의 기능을 수행할 수 있고, 마스크 스텝의 수를 줄일 수 있게 되는 마스크 롬 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 플래시 셀 영역에서 셀의 소오스와 드레인에 동시에 이온 주입을 하면 드레인 정션을 갑작스럽게 형성함으로써 프로그램 특성을 확보하면, 소오스 정션 Rs도 확보할 수 있는 마스크 롬 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 N+ 정션 형성 공정시 마스크 셀의 BN 영역도 같이 개방시켜서 제작하여 진행하는데, N+ 이온 주입 조건이 As75, 3.5E15, 40KeV이고, N+Co Imp P31, 1.0E14, 30KeV를 적용하므로 BN 정션이 얇아짐으로 인한 컨택 식각시 컨택 연결에 용이한 마스크 롬 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 고전압 N+ 정션에서 같이 적용할 수 있으므로, 공정의 단계를 줄일 수 있으며 셀 플러그 공정을 생략할 수 있는 마스크 롬 제조방법을 제공하는 것이다.
도 1a 내지 도 1e는 종래 기술에 따른 마스크 롬을 제조하는 방법을 도시한 단면도들이다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 플래시 공정기술을 이용한 마스크 롬을 제조하는 방법을 도시한 단면도들이다.
도 3a 및 도 3b는 본 발명의 바람직한 실시예에 따라 코드 마스크시 셀 레이아웃 및 N+ 정션을 이용한 BN 컨택 레이 아웃을 도시한 평면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 112 : 3중 P웰
113 : 필드 산화막 120 : N웰
122 : P웰 124 : BN 질화막
126 : BN 산화막 130 : 포토레지스트
132 : 제 1 폴리층 134 : ONO
136 : 제 2 폴리층 138 : ARC층
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부구조가 형성된 반도체 기판을 준비하는 단계와, 상기 반도체 기판에 아이솔레이션 공정과 웰 형성 공정을 수행하는 단계와, 상기 웰 형성된 반도체 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 반도체 기판에 플래시 셀이 형성 영역에 자기 정렬된 식각(self-aligned etch) 공정을 수행하는 단계와, 상기 자기 정렬 식각으로 플래시 형성 영역을 노출시키고 노출된 영역에 게이트 트랜지스터를 형성하는 단계와, 상기 플래시 셀의 액티브 영역을 노출시키기 위하여 플래시 셀 소오스 정션을 형성하는 단계를 포함하는 것을 특징으로 하는 마스크 롬 제조방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 2 내지 도 3은 본 발명의 바람직한 실시예에 따른 마스크 롬 제조방법을 나타낸 단면도 및 동작 특성을 설명하기 위한 평면도들이다.
도 2a에 도시된 바와 같이, 0.35 ㎛ 이하 공정에서는 웰(well) 형성보다는 ISO 공정을 먼저 진행하고, 그 이후에 웰 공정을 진행한다. 웰 공정을 진행할 때 삼중 N웰 공정을 이용한다. 우선 삼중 N웰 형성 영역(112)은 플래시 셀 및 삼중 고전압 NMOS(HVN) 트랜지스터 형성 영역을 개방한다. N웰 형성 영역(120)은 저전압용 PMOS(LVP), 고전압용 PMOS(HVP)가 되고 P웰 형성 영역(122)은 플래시 셀, 저전압용 NMOS(LVN), 고저압용 NMOS(HVN)이 형성된다. 네이티브-LVN, 삼중-HVN 형성 영역을 개방하여 이온 주입을 실시한다.
또한, 네이티브(native)-LVN 영역은 LVN Vt 이온 주입을 맞지 않고 P웰(122) 이온 주입 조건에 의해서 Vt가 결정되며, 즉 낮은 Vt LVN, 삼중 HVN 영역은 음의고전압을 트랜스퍼 하는데 사용된다.
산화에 의하여 보론(boron)이 산화막내로 확산됨으로써 기판(100)의 P웰 영역(122)에서 보론의 도핑 농도가 낮아진다. 따라서, 필드 트랜지스터의 특성이 취약해지기 때문에 이를 보강하기 위하여 N-채널 필드 이온주입 공정을 실행한다.
또한, 본 발명의 바람직한 실시예에서는, 도 2a에 도시된 바와 같이, 셀 Vt 마스크 스텝을 적용하여 마스크 셀 및 플래시 셀 영역을 동시에 개방하여 적용하면, 마스크 셀 및 플래시 셀 Vt 조정 역할을 하는 이온 주입을 적용하고 포토레지스트를 제거함으로써, 결국에 마스크 스텝의 수를 줄일 수 있게 된다. 하지만, 기존에 셀 Vt 펀치(punch) 방지 이온 주입 공정은 예전대로 진행한다.
LVN 영역의 Vt 조정을 위하여 LVN 트랜지스터 영역을 개방하고, HVN 영역의 Vt의 조정을 위하여 HVN 트랜지스터, 삼중 HVN 트랜지스터, 네이티브 HVN 트랜지스터 영역을 개방하여 이온 주입을 실행한다.
PMOS 영역의 Vt 조정을 위하여 PMOS 트랜지스터 영역을 개방하여 이온주입을 적용한다. Vt 조정 공정을 진행하면서, BN 이온주입 적용시 발생되는 입자 소오스(particle source)제거하는 세정공정도 같이 적용한다.
고전압(HV) 게이트 산화막(14)는 고전압용 트랜지스터에 사용되는 게이트 산화막으로서 프로그램이나 소거(erase)시에 사용되는 고전압을 펌핑(pumping) 또는 트랜지션(transition)하는 트랜지스터의 게이트 산화막으로 사용된다. 게이트 산화시 고전압 영역은 약 150 Å 정도의 두께로 산화가 된다.
도 2b에 도시된 바와 같이, 마스크 셀 영역에서 마스크 셀의 비트 라인 역할및 각 셀 간의 아이솔레이션 역할을 하는 BN 마스크(124)를 이용하여 BN 패턴을 구현하고 BN 마스크 적용시 플래시 셀의 소오스 영역에 같이 개방하여 적용하는데, BN 이온 주입을 BN 이온 주입을 As75, 2.0~4.0E15, 50KeV로 적용하여 진행한다.
이어서, 패터닝된 BN 층(124) 위에 Imp를 적용하는데, 추후 BN 어닐링 공정 또는 게이트 산화 공정시 Imp 아래 부분에 BN을 형성하게 되어 마스크 셀에서 구현한 메탈층을 줄이는 효과를 가지게 되고 BN을 통하여 Vcc와 GND 라인을 형성한다.
그리고 나서, LV와 셀 영역에 터널 산화막을 산화시키기 위하여 HV 게이트 산화막을 쉬트-오프(sheer-off) 시키기 위하여, 개방된 영역은 마스크 셀, 플래시 셀, LVN 트랜지스터, 네이티브-LVN 트랜지스터, LVP 트랜지스터이다. 이로 인하여, 마스크 셀 및 플래시 셀 소오스 영역에서 BN 산화막(126)이 약 700~800Å 정도이 두께로 산화된다. 상대적으로, BN Imp를 맞은 부분이 Imp 손상으로 인하여 산화 현상을 일으키게 되어 BN 산화막(126)이 약 1300~1500Å(0.35 ㎛ 플래트 셀의 경우) 정도의 두께로 산화막이 성장하지만, 터널 산화막은 대략 68 Å정도 진행하므로 실제 BN 산화막(126)은 110~1200Å 정도의 두께가 된다.
본 발명의 바람직한 실시예에서, 터널 산화막은 플로팅 게이트, 즉 셀 게이트 산화막으로서 산화막의 막질이 매우 중요하다. 왜냐하면, 터널 산화막은 프로그램시에는 전자를 용이하게 통과시키지만, 일단 충전된 전자는 빠져나갈 수 없도록 차단시키는 역할을 하여 플로팅 게이트의 충전된 전자들을 일정하게 유지할 수 있어야 하고, 소거시에는 일 순간에 모든 전자가 빠져나갈 수 있어야 한다. 따라서, 터널 산화막의 막질은 매우 중요한 요인이 된다. 그리고, 터널 산화막 산화 공정이전에 세정은 HV 게이트 산화막이 노출된 상태에서 진행되기 때문에 세정과 터널 산화가 약 100 Å 정도 진행한 후에도 HV 게이트 산화막의 두께를 약 150 Å 정도로 유지할 수 있어야 한다.
그리고, 플로팅 게이트에서 컨트롤 게이트로 전자가 누설되는 것을 막기 위하여 장벽을 역할을 하도록 ONO(134)를 증착한다. 이러한 장벽층의 역할을 수행하기 위하여 열산화가 바람직하지만 제 1 폴리층(132)이 형성되어 있는 상태이기 때문에 CVD 공정을 이용하여 대략 850 ℃ 정도의 온도에서 산화막을 증착한다. 특히, 산화막의 절연 파괴의 주원인인 홀에 의한 전류의 주입을 막기 위하여 상부 산화막(134)은 ONO로 약 30~40 Å 정도의 두께로 형성한다.
또한, ONO의 막질을 향상시키고 각 층의 계면을 강화하기 위하여 습식 산화를 수행한다. 그 위에 제 2 폴리층(136)을 증착하고 도핑을 실시한다. 그리고 나서, 게이트 마스크 및 식각을 이용하여 게이트 폴리 패턴을 형성한다.
이어서, 도 2c에 도시된 바와 같이, 게이트 마스크로 트랜지스터를 형성하고 마스크 셀 영역은 워드 라인 방향으로 마스크 셀 라인이 형성되는데, 마스크 셀 영역의 고밀도로 구현되는 추세로 인하여 폴리 셀 피치보다 작아지고 있으며, 폴리층(134, 136)을 민감하게 관리한다.
다음 단계로, 도 2d에 도시된 바와 같이, 플래시 셀 영역이 완전히 개방된 상태에서 반사방지코팅(anti-reflection coating; ARC) 층(138)을 마스크로 이용하여 상부 산화막(132) 및 제 1 폴리층(134)을 식각한다. 따라서, 별도의 얼라인(align) 공정을 수행하지 않고서도 식각을 하기 때문에 스스로 정렬된식각(self-aligned etch; SAE)라고 칭하며, SAE 공정을 수행하고 나면 약간의 ARC 층(138)이 잔류하게 된다.
본 발명의 바람직한 실시예에 따르면, SAE 공정 이후에 플래시 메모리 셀 소오스에 남아 있는 BN 산화막(126)도 같이 식각이 됨으로써, 기존의 BN 산화막(126)의 두께가 110~1200 Å 정도의 두께이었으나, 잔류 산화막은 약 200 Å 정도의 두께로 관리가 된다. BN 산화막(126) 막 생성시 표면의 아래 45%, 표면의 위로는 55% 정도가 성장하게 되는데, 실제 성장한 BN 산화막(126)이 110~1200 Å 정도이므로 표면 아래는 약 600 Å 정도의 잔류 산화막이 남아있던 상태였다. 하지만, SAE 공정 이후 표면 아래까지 식각이 되고, 식각 공정이후 잔류 산화막이 200 Å 정도의 두께가 됨으로 원래 셀 소오스 마스크 이후에 식각 공정을 수행할 필요가 없어지면, 마스크 공정 스텝의 수를 줄이는 효과를 얻을 수 있다.
또한, 플래시 셀의 소오스 영역을 개방하여 BN 이온주입을 먼저 실행한다면, BN 산화막(126) 아래 BN인 공통인자가 발생됨으로 인하여 두 번째 셀 소오TM 마스크 공정도 진행하지 않아도 된다. 따라서, 기존 공정 스텝을 줄일 수 있는 효과가 발생한다.
도 2e에 도시된 바와 같이, SAE에 의하여 측면 공격을 받은 터널 산화막을 회복시키고 후속 공정이 정션 형성 공정에서의 이온 주입에 의한 손상을 방지하기 위하여 SAE, 포토레지스트 제거 이후에 약 900 ℃의 온도에서 건식 O2를 이용하여 재산화(reoxidation) 공정을 수행한다.
또한, 본 발명의 바람직한 실시예에서는 기존에 플래시 셀 영역에서 셀의 소오스와 드레인에 동시에 개방하여 적용하면, 마스크 셀 영역에서 표면 누설 및 손상을 감소시키는 기능을 수행할 수 있음은 물론 마스크의 스텝의 수를 줄일 수 있게 된다. 그리고, 플래시 셀 영역에서 셀의 소오스와 드레인에 동시에 이온주입을 하며, 드레인 정션을 갑작스럽게 하도록 형성함으로서 프로그램 특성을 확보하며, 소오스 정셩 Rs도 확보하게 된다.
도 3a에 도시된 바와 같이, 마스크 셀 영역에 위치한 BN과 마스크 셀을 ROM 코딩하기 위하여 코드 마스크를 사용하여 ROM 코드 패턴을 만들고, 코드 Imp를 적용하여 플래트 온 & 오프 셀(Flat on & off cell)을 구분한다. 그리고, 코드 마스크에 메탈 라우팅과 같은 방향으로 길게 패턴을 적용하여 코드 Imp를 적용하면, 셀 단위를 최소한 작게 하여 셀 누설을 방지할 수 있다.
그리고, 도 3b에 도시된 바와 같이, 본 발명은 N+ 정션 형성 공정시 마스크 셀의 BN 영역도 같이 개방시켜서 제작하여 진행하는데, N+ 이온 주입 조건이 As75, 3.5E15, 40KeV이고, N+Co Imp P31, 1.0E14, 30KeV를 적용하므로 BN 정션이 얇아짐으로 인한 컨택 식각시 컨택 연결에 용이하다는 장점이 있다. 따라서, 본 발명은 고전압 N+ 정션에서 같이 적용할 수 있으므로, 공정의 단계를 줄일 수 있으며 셀 플러그 공정을 생략할 수 있다.
상기한 바와 같이 본 발명은 플래시 제품 제조 공정을 이용하여 마스크 셀을내장(embedded)한다면, 마스크 셀이 SRAM 칩을 대체하게 되어 모바일 제품의 셀 면적을 줄일 수 있는 효과가 있다.
또한, 본 발명은 기존의 0.35 ㎛ 제품의 SRAM 사양은 4M~8M의 4개의 트랜지스터 또는 6개의 트랜지스터 제품군이었으나, 0.35 ㎛ 마스크 셀 제품으로 내장한다면 32~128M 제품으로 하나의 트랜지스터로 구현이 가능하게 되어 더 많은 저장용량의 내장 마스크 셀이 되는 플래시 셀 칩을 구현할 수 있는 이점이 있다.
더욱이, 본 발명은 BN을 이용하여 마스크 셀 제품을 구현하는데, 기존에 마스크 셀에서 구현한 메탈 2 공정을 BN 공정을 이용하여 메탈 1 공정만으로 셀 구현이 가능하게 되는 효과가 있다.
또한, 본 발명은 패터닝된 BN 층위에 Imp를 적용하는데, 추후 BN 어닐링 공정 또는 게이트 산화막 공정시 Imp 아래 부분에 BN 채널을 형성하게 되어 마스크 롬에서 구현한 메탈층을 줄이는 효과를 가지게 되고, BN을 통해서 Vcc와 GND 라인을 형성할 수 있는 장점이 있다.
그리고, 본 발명은 32~128M 마스크 셀의 내장이 적용된 플래시 셀 제품을 만들어 낸다면, 기존에 4~8M SRAM과 비교하여 동일한 면적대비 많은 저장 용량을 확보할 수 있고, 모바일 제품에 적용시 많은 정보를 이용하게 하는 추세에도 기여할 수 있는 이점이 있다.
또한, 본 발명은 기존 플래시 공정으로 내장 마스크 셀 제품을 제작한다면, 주변영역의 공통의 기능을 하는 영역을 사용함으로써, 칩 사이즈를 중일 수 있으며, 두 개의 칩이 아닌 하나의 칩으로 구현할 수 있음으로써 칩 속도를 향상시킬수 있는 효과가 있다.
또한, 본 발명은 마스크 셀 제품에서 BN 마스크 적용시 플래시 셀의 소오스 영역에 같이 개방하여 적용하면, BN 이온 주입시에 적요되는 조건인 As75, 2.0~4,0E15, 50KeV 및 셀 소오스 이온 주입에 적용되는 조건인 As75, 4.0E15, 50KeV와 거의 유사함으로써 기존 공정의 단계를 줄일 수 있는 장점이 있다.
또한, 본 발명은 기존에 셀 소오스 마스크를 이용하여 이온주입을 적용할 뿐만 아니라 한번의 어닐링 이후에 셀 소오스 마스크를 이용하여 플래시 셀 소오스 정션을 공통으로 사용하기 위하여 셀 소오스 식각공정을 진행해야 하지만, BN 마스크 적용시 플래시 셀의 소오스 영역을 개방하여 BN 이온 주입을 먼저 진행한다면 BN 산화막 아래 BN인 공통인자가 발생됨으로 인하여 두 번째 셀 소오스 마스크 공저도 진행하지 않아도 되는 장점이 있다.
또한, 본 발명은 SAE에 의하여 측면에서 공격을 받은 터널 산화막을 회복시키는 것과 플라즈마 식각에 의한 실리콘 기판의 공격을 회복시키고 후속 공정이 정션 형성 공정에서의 이온주입에 의한 손상을 방지하기 위하여 SAE, PR 제거 이후에 약 900 ℃의 온도에서 건식 O2를 적용하여 재산화(reoxidation) 공정을 적용할 수 있는 이점이 있다.
또한, 본 발명은 N+ 정션 형성 공정시 마스크 셀의 BN 영역도 같이 개방시켜서 제작하여 진행하는데, N+ 이온 주입 조건이 As75, 3.5E15, 40KeV이고, N+Co Imp P31, 1.0E14, 30KeV를 적용하므로 BN 정션이 얇아짐으로 인한 컨택 식각시 컨택 연결에 용이하다는 장점이 있다.
또한, 본 발명은 고전압 N+ 정션에서 같이 적용할 수 있으므로, 공정의 단계를 줄일 수 있으며 셀 플러그 공정을 생략할 수 있는 효과가 있다.
또한, 본 발명은 코드 마스크에 메탈 라우팅과 같은 방향으로 길게 패턴을 적용하여 코드 Imp를 적용하면, 셀 단위를 최하로 작게 하여 셀 누설을 방지할 수 있는 효과가 있다.
또한, 본 발명은 어드밴스드 아날로그(advanced analog) CMOS 기술, 특히 A/D 컨버터나 스위칭 커패시터 필터, 혼합 신호, RF 소자 분야에서 요구되고 있는데, 플래트 셀 제품이 주로 MCU 또는 컨트롤러에 주로 사용함으로써, 서로 접목시켜서 소자의 특성을 다중 기능을 할 수 있도록 설계하여 스마트 카드 또는 PDA 휴대폰과 같은 모바일 무선 통신 분야에 응용할 수 있는 효과가 있다.

Claims (9)

  1. 소저의 하부 구조가 형성된 반도체 기판 상에 소자 분리 공정을 진행한 후에 마스크 셀 및 플래시 셀을 동시에 개방하여 웰 형성 공정을 실시하는 단계와,
    상기 웰 형성 공정을 진행 한 후 BN 마스크를 이용하여 마스크 셀 영역에 BN 임플란트 공정을 진행하는 단계와,
    상기 임플란트 공정을 진행한 후 게이트 산화막을 형성한 후 제 1 폴리실리콘막, 유전체막 및 제 2 폴리실리콘을 차례로 형성하는 단계와,
    상기 플래시 셀 영역에 자기 정렬 식각 공정을 진행하여 플래시 형성 영역을 노출시키고 노출된 영역에 게이트 트랜지스터를 형성하는 단계와,
    상기 자기 정렬 식각에 의해 측면 공격을 받은 게이트 산화막에 재산화 공정을 실시하는 단계와,
    상기 플래시 셀의 소오스와 드레인을 동시 개방하여 플래시 셀과 마스크 셀 영역에 소오스 정션을 형성하는 단계를
    포함하는 것을 특징으로 하는 마스크롬 제조 방법.
  2. 제 1항에 있어서, 상기 BN 산화막은 고전압을 펌핑하거나 천이시키기 위해 100~200Å으로 형성되도록 하는 것을 특징으로 하는 마스크롬 제조 방법.
  3. 제 1항에 있어서, 상기 BN 임플란트 공정은 As75를 이용하여 2.0~4.0E15의도즈량과, 40~60KeV 에너지 하에서 실시하는 것을 특징으로 하는 마스크롬 제조 방법.
  4. 제 1항에 있어서, 상기 유전체막은 ONO 구조로 형성하는 것을 특징으로 하는 마스크롬 제조 방법.
  5. 제 4항에 있어서, 상기 ONO막의 하부 산화막은 CVD 방식을 이용하여 700~1000℃에서 형성하는 것을 특징으로 하는 마스크 롬 제조 방법.
  6. 제 4항에 있어서, 상기 ONO막의 상부 산화막은 절연 파괴의 주원인인 홀에 의한 전류의 주입을 막기 위하여 30~40 Å 두께로 형성하는 것을 특징으로 하는 마스크 롬 제조 방법.
  7. 제 1항에 있어서, 상기 게이트 산화막에 대한 재산화 공정은 자기 정렬 식각에 측면 공격을 받은 게이트 산화막을 회복시키고 후속 공정에서의 이온 주입에 의한 손상을 방지하기 위하여 800~1000 ℃의 온도에서 건식 O2를 이용하여 실시하는 것을 특징으로 하는 마스크롬 제조 방법.
  8. 제 1항에 있어서, 상기 소오스 정션은 N+ 이온을 As75을 이용하여3.0~4.0E15 도즈량과 30~50KeV의 에너지하에서 진행하여 형성하는 것을 특징으로 하는 마스크롬 제조 방법.
  9. 제 1항에 있어서, 상기 소오스 정션은 N+ 이온을 P31을 이용하여 0.5~1.5E15 도즈량과 25~35KeV의 에너지하에서 진행하여 형성하는 것을 특징으로 하는 마스크롬 제조 방법.
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