KR100257425B1 - 반도체장치 - Google Patents

Abstract

본 발명은 간단한 제조 공정으로 제조가능한 FS 분리 방식을 채용한 반도체 장치를 획득하는 것을 목적으로 한다.

본 발명에 관한 반도체 장치는, 다수의 반도체 소자로 구성되는 게이트 어레이부와, 다수의 플래시 메모리 셀로 구성되는 메모리부와, 게이트 전극을 갖는 FS 분리부를 구비하며, FS 분리부의 게이트 전극(40a)과 플래시 메모리 셀의 플로팅 게이트 전극(40b)이 동일 제조 공정으로 형성되어 있는 것을 특징으로 하는 것이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}

본 발명은, 프로그램을 교체시킴으로써, 자유롭게 회로를 재구성할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.

최근, 게이트 어레이의 일종으로, 프로그램을 교체시킴으로써 자유롭게 회로를 재구성할 수 있는 필드 프로그래머블 게이트 어레이(Field Programable Gate Array ; FPGA)로 불리우는 반도체 장치가 급속히 보급되고 있다.

이 FPGA는 메모리부와 게이트 어레이부로 구성되어 있고, 메모리부로서는 SRAM, 안티퓨즈(anti-fuse), 플래시 메모리(flash memory) 등이 사용된다.

여기서, 특히 플래시 메모리를 메모리부에 사용한 FPGA는, 기억 내용을 몇번이라도 리라이트(rewrite)하는 것이 가능하고, 소비 전력이 적으며, 또한 전원을 끄더라도 기억 내용이 소거되지 않는 특징이 있기 때문에, 유망시되고 있다.

이 FPGA와 같은 반도체 장치의 게이트 어레이부에 있어서의 각 트랜지스터를 분리하기 위한 방식으로서는, LOCOS (Local 0xidation of Silicon) 산화막을 사용하는 것이 우선 고려된다.

도 48은, LOCOS 산화막에 의해 게이트 어레이부의 각 트랜지스터를 분리한 경우의 종래의 반도체 장치의 구조를 도시하는 단면도이다. 또한, 도 49는 도 48에 있어서의 LOCOS 산화막(2) 및 그 주변의 상태를 나타내는 확대도이다. 도 48 및 도 49에 있어서, (1)은 실리콘 기판, (2)는 LOCOS 산화막, (80)은 게이트 전극이다.

그러나, 트랜지스터의 분리를 위해 LOCOS 산화막(2)을 사용하면, 도 49에 도시된 바와 같이, 산화 공정 등에 있어서 LOCOS 산화막(2)의 부피가 팽창하기 때문에, 기판(1)에 일그러짐이 생겨서 LOCOS 산화막(2)과 기판(1)의 경계면 근방에 결함이 생긴다.

이 결함은, 트랜지스터의 동작시, 게이트 전극(80)의 하부에 생기는 공핍층에 있어서의 리크 전류 발생의 원인으로 되어, 소비 전력을 증가시키든지, 오동작의 원인으로 되는 문제가 있었다.

한편, 이러한 문제가 발생하지 않는 트랜지스터 분리 방법으로서는, FS (Field Shield= 필드 차폐) 분리 방식이라는 방법이 일반적으로 알려져 있다.

도 50은 FS 분리방식을 사용하여 각 트랜지스터를 분리한 경우를 나타내는 단면도이다.

도 50에 있어서, (1)은 실리콘 기판, (80)은 게이트 전극, (40)은 FS 게이트 전극이다.

이러한 FS 분리 방식에 의한 트랜지스터 분리 방법은, FS 게이트(40)에 소정의 전압을 인가함으로써, FS 게이트(40) 하부의 실리콘 기판의 전위를 고정하여, 이웃하는 트랜지스터를 전기적으로 분리하는 것이다.

여기서, FS 게이트(40)에 인가하는 전압은, 예를 들면, NMOS 트랜지스터에서는 0 V, PMOS 트랜지스터에서는 Vcc(전원 전압)이다.

이러한 FS 분리 방식에서는, LOCOS 산화막에 의해 분리한 경우와 같은 기판에 일그러짐이 생기지 않기 때문에, 리크 전류가 적은 디바이스를 얻는 것이 가능해진다.

따라서, FS 분리 방식을 상기의 반도체 장치의 게이트부에 채용함으로써, 상술한 리크 전류의 발생을 방지할 수 있는 반도체 장치를 실현할 수 있다.

그러나, FS 분리 방식을 게이트부에 채용한 종래의 반도체 장치는 리크 전류의 발생을 방지할 수 있는 효과는 있지만, FS 게이트(40)를 형성하는 공정이 별도로 필요하게 되어, 제조 공정이 복잡하게 되는 문제점이 있었다. 예를 들면, 상기의 게이트 어레이와 플래시 메모리를 탑재한 반도체 장치(FPGA)에, FS 분리 방식을 채용한 경우에는, 플래시 메모리의 플로팅 게이트 전극 형성 공정, 게이트 어레이의 게이트 전극 및 플래시 메모리의 콘트롤 게이트 전극 형성 공정에 부가하여, FS 게이트 전극 형성 공정이 필요하게 되어, 제조 프로세스가 대단히 복잡하게 되는 문제가 발생한다.

또한, 이러한 게이트 어레이부의 트랜지스터는, 고속 동작이 요구되기 때문에, 낮은 임계치일 필요가 있는 한편, 플래시 메모리부의 트랜지스터와 FS 분리부에서는, 리크 전류를 감소시키기 위해서 임계치를 높게 유지할 필요가 있다. 특히, FS 분리부에서는 ON 상태가 되면 게이트 어레이가 오동작을 일으키기 때문에, 원래 ON 상태로 해서는 안되어서, 임계치를 높게 유지할 필요가 있다. 그러나, 종래의 반도체 장치에서는, 이러한 점에 어떠한 개선책도 고려되지 않은 문제가 있었다.

본 발명은 상기와 같은 과제를 해결하기 위해 행해진 것으로써, 제 1의 목적은, 간단한 제조 공정으로 제조할 수 있는 FS 분리 방식을 게이트 어레이부에 채용한 반도체 장치를 획득하는 것이다. 또한, 본 발명의 제 2의 목적은, FS 분리 방식을 게이트 어레이부에 채용한 제조 공정이 간단한 반도체 장치에 있어서, 플래시 메모리로의 기입이 용이한 구조의 반도체 장치를 획득하는 것이다. 또한, 본 발명의 제 3의 목적은 FS 분리 방식을 게이트부에 채용한 제조 공정이 간단한 반도체 장치에 있어서, 플래시 메모리의 플로팅 게이트 전극과 콘트롤 전극과의 게이트 길이가 정밀도가 높게 일치하고 있는 반도체 장치의 제조 방법을 획득하는 것이다.

또한, 본 발명의 제 4의 목적은, 게이트 어레이부뿐만 아니라 플래시 메모리부에서도 FS 분리 방식을 채용한 반도체 장치를 획득하는 것이다. 또한, 본 발명의 제 5의 목적은, 고속 동작이 가능한 게이트 어레이와, 리크 전류가 적은 플래시 메모리 및 FS 게이트를 구비한 반도체 장치를 획득하는 것이다. 또한, 본 발명의 제 5의 목적은, 저전압으로 메모리로의 기입·소거 동작이 가능하고, 게이트 어레이가 저소비 전력으로 고속 동작이 가능한 반도체 장치를 획득하는 것을 목적으로 한다.

도 1은 본 발명의 실시예 1의 반도체 장치를 도시한 단면도

도 2는 본 발명의 실시예 1의 반도체 장치의 레이아웃을 나타내는 레이아웃 도

도 3은 본 발명의 실시예 1의 반도체 장치의 레이아웃을 나타내는 레이아웃 도

도 4는 본 발명의 실시예 1의 반도체 장치의 레이아웃을 나타내는 레이아웃 도

도 5는 본 발명의 실시예 1의 반도체 장치의 제조방법을 도시한 단면도

도 6은 본 발명의 실시예 1의 반도체 장치의 제조 방법을 도시한 단면도

도 7은 본 발명의 실시예 1의 반도체 장치의 제조 방법을 도시한 단면도

도 8은 본 발명의 실시예 1의 반도체 장치의 제조 방법을 도시한 단면도

도 9는 본 발명의 실시예 1의 반도체 장치의 제조 방법을 도시한 단면도

도 10은 본 발명의 실시예 1의 반도체 장치의 제조 방법을 도시한 단면도

도 11은 본 발명의 실시예 1의 반도체 장치의 제조 방법을 도시한 단면도

도 12는 본 발명의 실시예 1의 반도체 장치의 제조 방법을 도시한 단면도

도 13은 본 발명의 실시예 1의 반도체 장치의 제조 방법을 도시한 단면도

도 14는 본 발명의 실시예 1의 반도체 장치의 제조 방법을 도시한 단면도

도 15는 본 발명의 실시예 1의 반도체 장치의 제조방법을 도시한 단면도

도 16은 본 발명의 실시예 1의 반도체 장치의 제조 방법을 도시한 단면도

도 17은 본 발명의 실시예 1의 반도체 장치의 제조 방법을 도시한 단면도

도 18은 본 발명의 실시예 1의 반도체 장치의 제조 방법을 도시한 단면도

도 19는 본 발명의 실시예 1의 반도체 장치의 제조 방법을 도시한 단면도

도 20은 본 발명의 실시예 2의 반도체 장치를 도시한 단면도

도 21은 본 발명의 실시예 3의 반도체 장치를 도시한 단면도

도 22는 본 발명의 실시예 4의 반도체 장치의 제조 방법을 도시한 단면도

도 23은 본 발명의 실시예 4의 반도체 장치의 제조 방법을 도시한 단면도

도 24는 본 발명의 실시예 4의 반도체 장치의 제조방법을 도시한 단면도

도 25는 본 발명의 실시예 4의 반도체 장치의 제조방법을 도시한 단면도

도 26은 본 발명의 실시예 4의 반도체 장치의 제조방법을 도시한 단면도

도 27은 본 발명의 실시예 4의 반도체 장치의 제조방법을 도시한 단면도

도 28은 본 발명의 실시예 4의 반도체 장치의 제조방법을 도시한 단면도

도 29는 본 발명의 실시예 4의 반도체 장치의 제조방법을 도시한 단면도

도 30은 본 발명의 실시예 4의 반도체 장치의 제조방법을 도시한 단면도

도 31은 본 발명의 실시예 4의 반도체 장치의 제조방법을 도시한 단면도

도 32는 본 발명의 실시예 5의 반도체 장치의 레이아웃을 도시한 레이아웃도

도 33은 본 발명의 실시예 6의 반도체 장치를 도시한 단면도

도 34는 본 발명의 실시예 6의 반도체 장치의 제조 방법을 도시한 단면도

도 35는 본 발명의 실시예 6의 반도체 장치의 제조 방법을 도시한 단면도

도 36은 본 발명의 실시예 6의 반도체 장치의 제조 방법을 도시한 단면도

도 37은 본 발명의 실시예 7의 반도체 장치의 제조 방법을 도시한 단면도

도 38은 본 발명의 실시예 8의 반도체 장치를 도시한 단면도

도 39는 본 발명의 실시예 9의 반도체 장치의 제조 방법을 도시한 단면도

도 40은 본 발명의 실시예 9의 반도체 장치의 제조 방법을 도시한 단면도

도 41은 본 발명의 실시예 10의 반도체 장치를 도시한 단면도

도 42는 본 발명의 실시예 11의 반도체 장치를 도시한 단면도

도 43은 본 발명의 실시예 11의 반도체 장치의 제조 방법을 도시한 단면도

도 44는 본 발명의 실시예 11의 반도체 장치의 제조 방법을 도시한 단면도

도 45는 본 발명의 실시예 11의 반도체 장치의 제조 방법을 도시한 단면도

도 46은 본 발명의 실시예 11의 반도체 장치의 제조 방법을 도시한 단면도

도 47은 본 발명의 실시예 12의 반도체 장치를 도시한 단면도

도 48은 종래의 반도체 장치를 도시한 단면도

도 49는 종래의 반도체 장치를 도시한 단면도

도 50은 종래의 반도체 장치를 도시한 단면도

도면의 주요 부분에 대한 부호의 설명

1 : 실리콘 기판 1a : p 형 실리콘 기판

2 : LOCOS 산화막 3a : FS 게이트 산화막

3b : 플래시 게이트 산화막 3c : 플래시 메모리의 게이트 산화막

3d : FS 게이트 산화막

31b : 플래시 메모리의 게이트 산화막

4 : 폴리실리콘 40a : FS 게이트 전극

40b : 플래시 메모리의 플로팅 게이트 전극

40c : 링형상의 플로팅 게이트 전극

40d : 플래시 메모리부의 FS 게이트 전극

41a : P⁺의 폴리 실리콘으로 이루어지는 FS 게이트 전극

41b : N⁺폴리실리콘의 플로팅 게이트 전극

5 : 산화막 6 : 산화막

50a : FS 게이트의 층간 절연막 50b : 플래시 메모리의 층간 절연막

60a : FS 게이트의 층간 절연막 60b : 플래시 메모리의 층간 절연막

61a : 측벽 절연막 61b : 측벽 절연막

62a : FS 게이트와 게이트 어레이의 층간 절연막

62b : 플래시 메모리의 층간 절연막

7 : 게이트 어레이의 게이트 산화막

7a : 게이트 어레이의 게이트 산화막

8 : 폴리 실리콘 80a : 게이트 어레이의 게이트 전극

80b : 플래시 메모리의 콘트롤 게이트 전극

81 : 폴리 실리콘 81b : 콘트롤 게이트 전극

9 : 산화막 90a : 측벽 절연막

90b : 측벽 절연막 91b : 측벽 절연막

10a : 게이트 어레이의 소스 영역 11a : 게이트 어레이의 드레인 영역

10b : 플래시 메모리의 소스 영역 11b : 플래시 메모리의 드레인 영역

11c : 드레인 영역 12a : 보디(Body) 전극부

100 : 이온 주입 103 : 이온 주입

104 : 이온 주입 105 : 이온 주입

101 : 절연막에 대한 이방성의 선택 에칭

101a : 저농도 이온 주입 영역

102 : 폴리실리콘에 대한 이방성의 선택 에칭

14 : 층간 절연막 15 : 콘택트 플러그

16 : 알루미늄 배선

131 : 게이트 어레이의 채널 도핑 영역

132 : FS 게이트의 채널 도핑 영역

132a : FS 게이트의 P 형 채널 도핑 영역

133 : 플래시 메모리의 채널 도핑 영역

133b : 플래시 메모리의 P 형 채널 도핑 영역

본 발명에 관한 반도체 장치는, 게이트 전극을 갖는 다수의 반도체 소자와, 게이트 전극을 갖는 FS 분리부를 구비하고, FS 분리부의 게이트 전극과 반도체 소자의 게이트 전극이 동일한 제조 공정으로 형성되어 있는 것을 특징으로 하는 것이다.

본 발명에 관한 반도체 장치는, 다수의 반도체 소자로 구성되는 논리 회로와, 게이트 전극을 갖는 다수의 메모리 셀로 구성되는 메모리부와, 게이트 전극을 갖는 FS 분리부를 구비하며, FS 분리부의 게이트 전극과 상기 메모리 셀의 플로팅 게이트 전극이 동일한 제조 공정으로 형성되어 있는 것을 특징으로 하는 것이다.

본 발명에 관한 반도체 장치는, 다수의 반도체 소자로 구성되는 게이트 어레이부와, 다수의 플래시 메모리 셀로 구성되는 메모리부와, 게이트 전극을 갖는 FS 분리부를 구비하며, FS 분리부의 게이트 전극과 플래시 메모리 셀의 플로팅 게이트 전극이 동일한 제조 공정으로 형성되어 있는 것을 특징으로 하는 것이다.

본 발명에 관한 반도체 장치는, 다수의 반도체 소자로 구성되는 게이트 어레이부와, 다수의 플래시 메모리 셀로 구성되는 메모리부와, 게이트 어레이부를 구성하는 반도체 소자를 전기적으로 분리하는 제 1 FS 분리부와, 메모리부의 플래시 메모리 셀을 전기적으로 분리하는 제 2 FS 분리부를 구비하며, 제 1 FS 분리부의 게이트 전극과, 제 2 FS 분리부의 게이트 전극과, 플래시 메모리의 플로팅 게이트 전극이 동일한 공정으로 제조되어 있는 것을 특징으로 하는 것이다.

본 발명에 관한 반도체 장치는, 다수의 반도체 소자로 구성되는 게이트 어레이부와, 그 플로팅 게이트 전극의 형상이 링형상인 다수의 플래시 메모리 셀로 구성되는 메모리부와, 게이트 어레이부를 구성하는 반도체 소자를 전기적으로 분리하는 제 1 FS 분리부와, 메모리부의 메모리 셀을 전기적으로 분리하는 제 2 FS 분리부를 구비하며, 제 1 FS 분리부의 게이트 전극과, 제 2 FS 분리부의 게이트 전극 및, 플래시 메모리의 플로팅 게이트 전극이 동일한 공정으로 제조되어 있는 것을 특징으로 하는 것이다.

본 발명에 관한 반도체 장치는, 다수의 반도체 소자로 구성되는 게이트 어레이부와, 다수의 플래시 메모리 셀로 구성되는 메모리부와, 게이트 전극을 갖는 FS 분리부를 구비하며, 게이트 어레이부를 구성하는 트랜지스터는 그 게이트 전극의 측면을 덮는 절연막에 의한 피복을 구비하고 있지만, 메모리부를 구성하는 플래시 메모리 셀의 게이트 전극은 그 측면에 절연막에 의한 피복을 구비하지 않으며, 또한 FS 분리부의 게이트 전극과 플래시 메모리 셀의 플로팅 게이트 전극이 동일한 제조공정으로 형성되어 있는 것을 특징으로 하는 것이다.

본 발명에 관한 반도체 장치의 제조 방법은, 실리콘 기판상에 절연막을 통해 플래시 메모리의 플로팅 게이트 전극을 형성하는 공정과, 이 게이트 전극 위에 층간 절연막 및 콘트롤 전극으로 되는 전극 재료를 퇴적하는 공정과, 그 게이트 길이가 플로팅 전극의 게이트 길이보다 작아지도록 콘트롤 게이트 전극을 형성하는 공정과, 플로팅 게이트 전극을 그 게이트 길이가 콘트롤 전극의 게이트 길이와 일치하도록 정형(整形)하는 공정을 포함하는 것을 특징으로 하는 것이다.

본 발명에 관한 반도체 장치는, 채널 도핑 영역을 갖는 다수의 트랜지스터로 구성되는 게이트 어레이부와, 채널 도핑 영역을 갖는 다수의 플래시 메모리 셀로 구성되는 메모리부와, 게이트 전극을 가지고 그 게이트 전극 하부에 채널 도핑 영역을 갖는 FS 분리부를 구비하며, 플래시 메모리 셀의 채널 도핑 영역의 불순물 농도는 게이트 어레이를 구성하는 트랜지스터의 채널 도핑 영역의 불순물 농도보다 높고, 또한 FS 분리부의 채널 도핑 영역의 불순물 농도는 플래시 메모리 셀의 채널 도핑 영역의 불순물 농도보다 높거나 또는 동일하게 되도록 형성한 것을 특징으로 하는 것이다.

본 발명에 관한 반도체 장치는, 채널 도핑 영역을 갖는 다수의 트랜지스터로 구성되는 게이트 어레이부와, 채널 도핑 영역을 갖는 다수의 플래시 메모리 셀로 구성되는 메모리부와, 게이트 전극을 가지고 그 게이트 전극 하부에 채널 도핑 영역을 갖는 FS 분리부를 구비하며, 플래시 메모리 셀의 채널 도핑 영역의 불순물 농도는 게이트 어레이를 구성하는 트랜지스터의 채널 도핑 영역의 불순물 농도보다 높고, 또한 FS 분리부의 채널 도핑 영역의 불순물 농도는 플래시 메모리 셀의 채널 도핑 영역의 불순물 농도보다 높거나 또는 동일하도록 형성하며, 또 FS 분리부의 게이트 전극과 플래시 메모리 셀의 플로팅 게이트 전극이 동일한 제조 공정으로 형성된 것을 특징으로 하는 것이다.

본 발명에 관한 반도체 장치는, 채널 도핑 영역을 갖는 다수의 트랜지스터로 구성되는 게이트 어레이부와, 채널 도핑 영역을 갖는 다수의 플래시 메모리 셀로 구성되는 메모리부와, 게이트 전극을 가지고 그 게이트 전극 하부에 채널 도핑 영역을 갖는 FS 분리부를 구비하며, 플래시 메모리 셀의 채널 도핑 영역의 불순물 농도는 게이트 어레이를 구성하는 트랜지스터의 채널 도핑 영역의 불순물 농도보다 높고, FS 분리부의 채널 도핑 영역과 플래시 메모리 셀의 채널 도핑 영역과는 동일한 제조 공정으로 형성되어 있는 것을 특징으로 하는 것이다.

본 발명에 관한 반도체 장치는, 채널 도핑 영역을 갖는 다수의 트랜지스터로 구성되는 게이트 어레이부와, 채널 도핑 영역을 갖는 다수의 플래시 메모리 셀로 구성되는 메모리부와, 게이트 전극을 가지고 그 게이트 전극 하부에 채널 도핑 영역을 갖는 FS 분리부와, 그 하부에 채널 스토퍼층을 갖는 LOCOS 산화막에 의한 소자 분리부를 구비하며, 플래시 메모리 셀의 채널 도핑 영역의 불순물 농도는 게이트 어레이를 구성하는 트랜지스터의 채널 도핑 영역의 불순물 농도보다 높고, FS 분리부의 채널 도핑 영역과 플래시 메모리 셀의 채널 도핑 영역과 LOCOS 산화막의 하부의 채널 스토퍼층이 동일한 제조 공정으로 형성되어 있는 것을 특징으로 하는 것이다.

본 발명에 관한 반도체 장치는, 다수의 반도체 소자로 구성되는 게이트 어레이부와, 다수의 플래시 메모리 셀로 구성되는 메모리부와, 게이트 전극을 갖는 FS 분리부를 구비하며, 플래시 메모리 셀의 게이트 산화막의 막두께는 게이트 어레이부를 구성하는 반도체 소자의 게이트 산화막의 막두께보다 두껍고, FS 분리부의 게이트 산화막의 막두께는 플래시 메모리 셀의 게이트 산화막의 막두께보다 두껍거나 또는 동일한 것을 특징으로 하는 것이다.

또한, 본 발명에 관한 반도체 장치는, 다수의 반도체 소자로 구성되는 게이트 어레이부와, 다수의 플래시 메모리 셀로 구성되는 메모리부와, 게이트 전극을 갖는 FS 분리부를 구비하며, FS 분리부의 게이트 전극의 도전형은 이 게이트 전극이 형성되는 부분의 반도체 기판의 표면부의 도전형과 동일하고, 플래시 메모리 셀의 플로팅 게이트 전극의 도전형은 이 게이트 전극이 형성되는 부분의 반도체 기판의 표면부의 도전형과 다른 것을 특징으로 하는 것이다.

본 발명에 관한 반도체 장치는, 다수의 반도체 소자로 구성되는 게이트 어레이부와, 다수의 플래시 메모리 셀로 구성되는 메모리부와, 게이트 전극을 갖는 FS 분리부를 구비하며, 플래시 메모리 셀의 플로팅 게이트 전극과 콘트롤 게이트 전극 사이의 층간 절연막의 막두께가 플래시 메모리 셀의 플로팅 게이트 전극과 반도체 기판 사이의 게이트 산화막의 막두께보다 두껍고, 게이트 어레이부의 반도체 소자의 게이트 전극과 FS 분리부의 게이트 전극 사이의 층간 절연막의 막두께가 플래시 메모리 셀의 플로팅 게이트 전극과 콘트롤 게이트 전극 사이의 층간 절연막의 막두께보다 두꺼운 것을 특징으로 하는 것이다.

본 발명에 관한 반도체 장치는, 다수의 반도체 소자로 구성되는 게이트 어레이부와, 다수의 플래시 메모리 셀로 구성되는 메모리부를 구비하며, 이들의 게이트 어레이부의 반도체 소자와 메모리부의 플래시 메모리 셀은 각각이 서로 독립한 SOI 구조상에 형성되어 있는 것을 특징으로 하는 것이다.

(발명의 실시예)

실시예 1

본 발명의 실시예 1에 의한 반도체 장치는, 게이트 어레이와 플래시 메모리를 집적한 FPGA의 구조 및 그 제조 방법에 관한 것이며, 도 1은 이 반도체 장치의 구조를 도시한 단면도이다. 또한, 도 2 및 도 3은, 이 반도체 장치의 레이아웃도이고, 도 2는 게이트 어레이부, 도 3은 플래시 메모리부의 레이아웃을 각각 나타낸다. 또한, 도 4a 내지 도 4d는 도 3에 있어서의 플래시 메모리부의 레이아웃의 메모리 셀의 확대도이며, 메모리 셀의 구조로서 4 종류의 유형을 들고 있다.

여기서, 도 1의 단면도는, 도 2에 있어서의 게이트 어레이부의 A-A′단면과, 도 4d에 나타낸 유형의 메모리 셀의 B-B′에 관한 단면도를 대비하여 나타낸 것이고, 좌측은 게이트 어레이부, 우측은 플래시 메모리부이다. 도 1, 도 2, 및 도 3에 있어서, (1)은 실리콘 기판, (2)는 LOCOS 산화막, (3a)는 FS 게이트 산화막, (3b)는 플래시 게이트 산화막, (40a)는 FS 게이트 전극, (40b)는 플래시 메모리의 플로팅 게이트 전극이고, FS 게이트전극(40a)과 플로팅 게이트 전극(40b)은 동일한 공정으로 형성된 것이다. (7)은 게이트 어레이의 게이트 산화막, (60a)는 FS 게이트의 층간 절연막, (60b)는 플래시 메모리의 층간 절연막, (80a)는 게이트 어레이의 게이트 전극, (80b)는 플래시 메모리의 콘트롤 게이트 전극이고, 게이트 전극(80a)과 콘트롤 게이트 전극(80b)은 동일 공정으로 형성된 것이다. (10b)는 플래시 메모리의 소스 영역, (11b)는 플래시 메모리의 드레인 영역, (12a)는 게이트 어레이부의 보디(Body) 전극부이다.

또한, 도 4a는 플래시 메모리의 플로팅 게이트 전극(40b)의 사이즈가 콘트롤 게이트 전극(80b)의 사이즈보다 작으며, 플로팅 게이트 전극(40b)과 콘트롤 게이트 전극(80b)의 중심축이 일치하여 형성되어 있는 경우의 메모리 셀을 나타내고 있다. 도 4b는 플래시 메모리의 플로팅 게이트 전극(40b)의 사이즈가 콘트롤 게이트 전극(80b)의 사이즈보다 작고, 플로팅 게이트 전극(40b)의 상단과 콘트롤 게이트 전극(80b)의 상단이 일치하여 형성되어 있는 경우의 메모리 셀을 나타내고 있다. 도 4c는 플래시 메모리의 플로팅 게이트 전극(40b)의 사이즈가 콘트롤 게이트 전극(80b)의 사이즈보다 작고, 플로팅 게이트 전극(40b)의 하단과 콘트롤 게이트 전극(80b)의 하단이 일치하여 형성되어 있는 경우의 메모리 셀을 나타내고 있다. 또한 도 4d는 플래시 메모리의 플로팅 게이트 전극(40b)의 사이즈가 콘트롤 게이트 전극(80b)의 사이즈와 일치하여 형성되어 있는 경우의 메모리 셀을 나타내고 있다.

다음에, 도 1에 도시된 반도체 장치의 제조공정에 관해서 설명한다. 도 5 내지 도 16에 도시하는 각 도면은 이 반도체 장치의 각 제조 공정에 대응하는 단면도를 나타내는 것이다. 우선, 도 5에 도시한 바와 같이, 두께 4000 Å 정도의 소자 분리용의 LOCOS 산화막(2)을 실리콘 기판(1)의 표면상에 형성한다. 이어서, 도 6에 도시한 바와 같이, 두께 100 Å 정도의 실리콘 산화막을 실리콘 기판(1)상에 형성하여 게이트 어레이부의 FS 게이트 산화막(3a)과 플래시 메모리부의 플래시 게이트 산화막(3b)을 동일 층(layer)으로 형성한다.

이어서, 도 7에 도시한 바와 같이, 두께 1000 Å 정도의 폴리실리콘(4) 및 두께 100 Å 정도의 산화막(5)을 연속하여 퇴적하고, 포토리소그래피(photolithography) 공정 및 에칭 공정(도시하지 않음)을 거쳐, 도 8에 도시한 바와 같이, 게이트 어레이부의 FS 게이트 전극(40a)과 플래시 메모리부의 플로팅 게이트(40b)를 동일 층으로 형성함과 동시에, FS 게이트의 층간 절연막(50a)과 플래시 메모리의 층간 절연막(50b)을 형성한다. 이어서, 도 9에 도시한 바와 같이, 산화막(6)을 퇴적하여, 이방성 에칭(도시하지 않음)을 행함으로써, 도 10에 도시한 바와 같이, FS 게이트전극(40a)과 플로팅 게이트(40b)를 각각 덮는 측벽 절연막(61a, 61b)을 형성한다. 여기서, (60a, 60b)는, 각각 이 측벽을 형성하는 공정을 행한 후의 FS 게이트의 층간 절연막과 플래시 메모리의 층간 절연막이다.

이어서, 도 11에 도시한 바와 같이, 실리콘 기판(1)상에 두께 60 Å 정도의 산화막을 형성함으로써, 게이트 어레이부의 게이트 산화막(7)을 형성한다. 이어서, 도 12에 있어서, 두께 1000 Å 정도의 폴리실리콘(8)을 퇴적하여, 포토리소그래피 공정 및 에칭 공정(도시하지 않음)을 거쳐 도 13에 도시한 바와 같이, 게이트 어레이의 게이트 전극(80a)과 플래시 메모리의 콘트롤 게이트 전극(80b)을 동일 층으로 형성한다.

이어서, 도 14에 있어서, 두께 1000 Å 정도의 산화막(9)을 퇴적하여, 이방성 에칭(도시하지 않음)을 행함으로써, 도 15에 도시한 바와 같이, 게이트 어레이의 게이트 전극(80a)과 플래시 메모리의 콘트롤 전극(80b)을 각각 덮는 측벽 절연막(90a, 90b)을 형성한다. 다음에, 도 16에 있어서, 게이트 어레이의 소스 영역 및 드레인 영역(도 16에는 도시하지 않음)과, 게이트 어레이부의 보디 전극부(12a) 및 플래시 메모리부의 소스 영역(10b)과 드레인 영역(11b)을 이온 주입(100)에 의해 형성한다.

이상과 같은 공정을 거쳐, 도 1에 도시된 것과 같은 반도체 장치의 구성을 획득할 수 있다. 여기서, 도 1에 도시된 반도체 장치의 단면과 직각 방향의 게이트 어레이부의 단면 구조를 도 17에 나타낸다. 즉, 도 17은, 게이트 어레이부의 레이아웃도인 도 2의 C-C′단면에 대응하는 것이다. 도 17에 있어서, (10a)는 게이트 어레이의 소스 영역, (11a)는 게이트 어레이의 드레인 영역이다.

도 1에 도시된 구조가 형성된 다음에, 또한 도 18에 도시한 바와 같이, 층간 절연막(14)을 퇴적한 후, 각 전극에 접속하는 콘택트 플러그(contact plug)(15)를 형성하고, 그 위에 알루미늄 배선(16)을 형성하여 공정을 종료한다.

이렇게 하여 형성한 반도체 장치는, 메모리부로서 플래시 메모리를 사용하고, FS 분리 방식을 게이트부에 채용한 점에서 종래의 반도체 장치(FPGA)와 동일하다. 그러나, 종래의 반도체 장치에서는 게이트 어레이부의 FS 게이트 전극(40a)과 플래시 메모리부의 플로팅 게이트 전극(40b)이 별도의 공정으로 형성되어 있던바, 이 실시예 1의 반도체 장치에서는, 게이트 어레이부의 FS 게이트 전극(40a)과 플래시 메모리부의 플로팅 게이트 전극(40b)을 동일 층, 즉 동일한 공정으로 동시에 형성하도록 하였기 때문에, 하나의 게이트 전극 형성 공정을 생략할 수 있어, 제조 공정을 단축할 수 있는 효과가 있다.

또, 상기의 실시예 1에 나타낸 반도체 장치는, 도 17에 있어서 게이트 어레이의 소스 영역(10a) 및 드레인 영역(11a)의 구조를 싱글(single) 드레인 구조로 하였지만, 도 19에 도시한 바와 같이 소스 영역(10a) 및 드레인 영역(11a)의 단부에 저농도 이온 주입 영역(101a)을 형성함으로써, LDD(Lightly Doped Drain)구조로 하여도 좋다. 또한, 플래시 메모리부에서의 소스 영역(10b) 및 드레인 영역(11b)을 LDD 구조로 하여도 좋다. 또한, 상기 실시예 1에서는, 게이트 어레이의 게이트 전극(80a)과 플래시 메모리의 콘트롤 전극(80b)의 재료로서 폴리실리콘을 사용했지만, 실리사이드를 전극 재료로서 사용하여도 좋다.

또한, 상기 실시예 1에 있어서는, 게이트 어레이와 플래시 메모리를 집적화한 FPGA에 관해 설명하였지만, 이것은 논리 회로와 플래시 메모리를 집적한 것으로 생각할 수 있다. 따라서, 본 발명은 상기의 도 2에 나타낸 것과 같은 트랜지스터의 레이아웃에 한정되지 않고, 다른 트랜지스터의 레이아웃을 채용하는 것도 가능하다. 또한, 게이트 어레이와 치환하여 다른 회로, 예컨대 마이크로프로세서와 플래시 메모리의 조합이나, DSP(Digital Signal processor)와 플래시 메모리의 조합에 대해서도 적용할 수 있다.

실시예 2

상기의 실시예 1에 나타낸 반도체 장치에서는, 도 1에 도시한 바와 같이, 플래시 메모리의 플로팅 게이트 전극(40b)과 콘트롤 게이트 전극(80b)을 덮는 측벽 절연막(90b)을 갖는 플래시 메모리를 채용하였다. 그러나, 도 20에 도시한 바와 같이, 플래시 메모리의 플로팅 게이트 전극(40b)과 콘트롤 게이트 전극(80b)을 덮는 측벽 절연막을 제거한 구조의 플래시 메모리를 채용하는 것도 가능하다.

일반적으로, 플래시 메모리의 기입 방법으로서, 애벌랜치 핫 캐리어의 주입을 채용하는 경우는, 드레인단의 전계를 강하게 하는 것이 드레인단에서의 애벌랜치 항복 현상(avalanche breakdown)을 쉽게 유발시켜 기입이 쉽게 되도록 한다. 여기서, 도 20에 나타내는 것과 같은 플래시 메모리의 플로팅 게이트 전극(40b)과 콘트롤 게이트 전극(80b)을 덮는 측벽 절연막을 제거한 구조의 플래시 메모리에서는, 동일한 게이트 전압을 인가한 경우에도, 측벽이 있는 경우에 비해 주위의 전계가 강하게 되기 때문에, 애벌랜치 항복 현상이 일어나기 쉬워서, 기입이 쉽게 된다. 따라서, 도 20과 같은 구조의 플래시 메모리를 채용한 반도체 장치에서는, 실시예 1에 도시한 바와 같이 간단한 제조 공정으로 제조할 수 있는 효과에 덧붙여, 플래시 메모리로의 기입 특성이 뛰어난 반도체 장치를 획득할 수 있는 효과가 있다.

실시예 3

전술한 실시예 1에서는, 도 1 및 도 4d에 도시한 바와 같은 플로팅 게이트 전극(40b)의 게이트 길이가 콘트롤 게이트 전극(80b)의 게이트 길이와 거의 같은 플래시 메모리 셀을 채용한 경우의 반도체 장치(FPGA)의 제조 방법에 대해 설명했지만, 실시예 1에 나타낸 제조 방법과 거의 동일한 제조 공정에 의해, 도 21에 도시한 바와 같이 플래시 메모리부의 콘트롤 게이트 전극(81b)이 플로팅 게이트 전극(40b)보다 크고, 드레인(11b)의 상부에 연장하여 선택 게이트를 형성하고 있는 유형의 플래시 메모리를 갖는 반도체 장치의 형성이 가능하다.

이 반도체 장치는, 실시예 1에서 설명한 반도체 장치와는 플래시 메모리부의 콘트롤 게이트 전극(81b)의 형상 및 그 콘트롤 게이트 전극(81b)을 형성할 때의 포토리소그래피 공정에 사용되는 포토마스크(photomask)의 패턴이 다를 뿐이며, 그 밖의 구조 및 제조 방법은 모두 실시예 1에서 설명한 반도체 장치의 구조 및 제조 방법과 동일하다. 이러한 반도체 장치에서는 게이트 어레이부의 FS 게이트 전극(40a)과 드레인(11b)의 상부에 연장하여 선택 게이트를 겸하는 콘트롤 게이트 전극(81b)이 동일한 재료 및 동일한 공정으로 동시에 형성되기 때문에, 게이트 전극 형성 공정이 2 종류로 완료되어서, 간단한 제조 공정으로 제조할 수 있는 실시예 1에 나타낸 것과 동일한 효과를 얻을 수 있다.

실시예 4

상기의 실시예 1에서는, 플로팅 게이트 전극(40b)의 게이트 길이가 콘트롤 게이트 전극(80b)의 게이트 길이와 거의 같은 플래시 메모리 셀을 채용한 경우의 반도체 장치(FPGA)의 제조 방법에 관해서 설명하였지만, 이 실시예 1의 제조 방법에서는, 콘트롤 게이트 전극(80b)의 게이트 길이를 플로팅 게이트 전극(40b)의 게이트 길이에 일치시켜 형성하는 방법으로서, 도 12 및 도 13에 있어서 설명하였던 것과 같은 포토리소그래피 공정 및 에칭 공정에 따르고 있었다. 그러나, 이러한 제조 방법에서는, 콘트롤 게이트 전극(80b)의 게이트 길이와 플로팅 게이트 전극(40b)의 게이트 길이의 일치의 정밀도는 상기의 포토리소그래피 공정에서의 마스크 정렬의 정밀도에 의존하는데 따른 한계가 있었다. 이 실시예 4의 반도체 장치의 제조 방법은, 콘트롤 게이트 전극(80b)의 게이트 길이와 플로팅 게이트 전극(40b)의 게이트 길이를, 마스크 정렬의 정밀도에 상관없이, 간단한 공정으로 정밀도가 높게 일치시키는 것을 목적으로 한 것이다.

이 실시예 4에 있어서의 반도체 장치의 제조 방법은, 실시예 1에서 나타낸 도 5 내지 도 7과 동일한 공정을 행한 후, 포토리소그래피 공정 및 에칭 공정(도시하지 않음)을 거쳐, 게이트 어레이부의 FS 게이트 전극과 플래시 메모리부의 플로팅 게이트 및 층간 절연막을 형성하는 것이지만, 이 때 도 22에 도시한 바와 같이 플래시 메모리의 플로팅 게이트(41b)의 게이트 길이 및 그 위에 형성되는 층간 절연막(51b)의 치수를, 이들이 최종적으로 형성되어야 하는, 즉 설계치보다 다소 큰 치수로 형성한다.

이어서, 도 23에 도시한 바와 같이, 전체에 산화막(6)을 퇴적하여, 이방성 에칭(도시하지 않음)을 행함으로써, 도 24에 도시한 바와 같이, FS 게이트 전극(40a)과 플로팅 게이트(41b)를 각각 덮는 측벽 절연막(90a, 91b)을 형성한다. 이어서, 도 25에 도시한 바와 같이, 실리콘 기판(1)상에 두께 60 Å 정도의 산화막을 형성함으로써, 게이트 어레이부의 게이트 산화막(7)을 형성한다.

이어서, 도 26에 있어서, 플래시 메모리부의 플로팅 게이트(41b)의 2 배 정도의 두께인 2000 Å 정도의 폴리실리콘(81)을 퇴적한다. 포토리소그래피 공정 및 에칭 공정(도시하지 않음)을 거쳐, 도 27에 도시한 바와 같이, 게이트 어레이의 게이트 전극(81a)과 플래시 메모리의 콘트롤 게이트 전극(81b)을 동일 층으로 형성하는 것이지만, 여기서, 콘트롤 게이트 전극(81b)의 게이트 길이는, 최종적으로 형성되어야 하는 치수, 즉 설계치 대로의 치수로 형성해 놓는다. 따라서, 이 콘트롤 전극(81b)의 치수는 먼저 형성한 플로팅 게이트 전극(41b)의 게이트 길이의 치수보다 작게 된다.

다음에, 도 28에 도시한 바와 같이, 게이트 어레이부 전체를 레지스트 마스크(200)로 덮고, 절연막에 대한 이방성의 선택 에칭(101)을 행함으로써, 층간 절연막(61b)의 일부와 플로팅 게이트 전극(41b)을 덮는 측벽 절연막(91b)을 제거한다. 이 때, 콘트롤 게이트 전극(81b)이 상기 에칭에 대한 마스크로서 기능하기 위해서 층간 절연막(61b)은 콘트롤 게이트 전극(81b)과 동일한 치수로 형성된다.

다음에, 도 29에 있어서, 폴리실리콘에 대한 이방성의 선택 에칭(102)을 행함으로써, 플로팅 게이트 전극(41b)의 초과한 부분을 제거한다. 이 때 플래시 메모리부의 콘트롤 게이트 전극(81b) 자신도 동시에 에칭된다. 그러나, 상술한 바와 같이, 이 콘트롤 게이트 전극(81b)의 두께는 플로팅 게이트 전극(41b)의 두께의 2 배 정도이므로, 플로팅 게이트 전극(41b)의 초과한 부분이 완전히 제거된 후에도, 플로팅 게이트 전극(41b)과 같은 정도의 두께의 콘트롤 전극이 존재한다. 즉, 콘트롤 게이트 전극(81b)을 플로팅 게이트 전극(41b)의 에칭에 대한 마스크로서 사용하는 것이 가능해져서, 콘트롤 게이트 전극(81b)의 게이트 길이에 일치시켜 플로팅 게이트 전극(41b)을 형성하는 것이 가능하게 된다.

이 후, 도 30에 도시한 바와 같이, 다시 절연막에 대한 이방성의 선택 에칭(101)을 행함으로써 플래시 메모리의 게이트 산화막(31b)의 초과한 부분을 제거한다. 또한, 레지스트 마스크(200)를 제거함으로써, 도 31에 도시한 바와 같은 구조로 한 후, 실시예 1에서 도 14 내지 도 16에 도시된 공정과 동일한 공정을 하고, 공정을 종료한다.

이상과 같이, 이 실시예 4의 반도체 장치의 제조 방법에 의하면, 플로팅 게이트 전극(41b)의 게이트 길이와 콘트롤 게이트 전극(81b)의 게이트 길이가 정밀도가 높게 일치하고 있는 플래시 메모리 셀을 집적한 반도체 장치가 간단한 제조 공정으로 제조될 수 있다.

실시예 5

상기의 실시예 1에서는 도 3의 레이아웃도에 도시한 바와 같이, 플로팅 게이트 전극(40b)의 형상을 장방형으로 한 경우의 반도체 장치에 관해서 설명하였지만, 도 32의 레이아웃 도면에 도시한 바와 같이, 플로팅 게이트 전극(40c)의 형상을 링형상으로 하여, 그 링의 내부에 드레인 영역(11c)을 형성함과 동시에, 플래시 메모리 셀의 분리를 FS 게이트(40d)에 의해 분리하는 구조로 하여도 좋다. 이러한 레이아웃으로 함으로써, 플래시 메모리의 FS 게이트 전극(40d)과 플로팅 게이트 전극(40c)이 서로 중첩되는 일 없이, 게이트 어레이의 FS 게이트 전극(40a)과 플래시 메모리의 FS 게이트 전극(40d) 및 플로팅 게이트 전극(40c)이 동일한 제조 공정으로 동시에 형성될 수 있기 때문에, 플래시 메모리부에서도 리크가 적은 FS 분리를 사용한 반도체 장치가 실시예 1에서 나타낸 반도체 장치의 제조 공정과 거의 동일한 제조 공정으로 간략하게 제조될 수 있다.

실시예 6

일반적으로, 게이트 어레이부의 트랜지스터는 동작의 고속성이 요구되기 때문에, 그 임계치 전압 Vth를 낮게 할 필요가 있다. 한편, 플래시 메모리의 임계치 전압 Vth_Flash는, 리크 전류의 발생을 방지한다는 관점에서, 어느 정도 높을 필요가 있다. 또한, FS 분리부의 임계치 전압 Vth_FS는, ON 상태가 되는 것을 방지하기 위해 또한 높게 유지하는 것이 바람직하다. 따라서, 게이트 어레이와 플래시 메모리를 집적하고, FS 분리 방식을 채용하는 반도체 장치에 있어서는, 게이트 어레이부의 트랜지스터의 임계치 전압 Vth가 낮고, 플래시 메모리의 임계치 전압 Vth_Flash를 높게 하고, 또한 FS 분리부의 임계치 전압 Vth_FS를 또한 높게 하는 것이 이상적이다.

그런데, M0S 트랜지스터의 임계치 전압 Vth를 조정하기 위해서는, 게이트전극 하부의 채널부에 불순물을 주입하여 채널 도핑 영역을 형성하는 것이 일반적으로 행해진다. 여기서, Vth의 변동량 ΔVth와 각 파라미터 사이에는, 일반적으로, ΔVth=(T_0X/ε_0X)qN 의 관계가 있는 것이 알려져 있다(사이언스 포럼(science forum)사 간행, 니시자와 쥰이찌(西澤潤一)감수, 초 LSI 종합사전 P 518∼519). 이 관계식에 있어서, T_0X는 게이트 산화막의 막두께, ε_0X는 게이트 산화막의 유전율, q는 전하, N은 채널 도핑 영역의 이온 주입량이다. 예를 들면, nMOS 트랜지스터의 경우에서는 억셉터(acceptor)로 되는 불순물을 게이트 전극 하부에 주입하여, 채널 도핑 영역을 형성한 경우, 도핑량이 증가하는 것에 따라 ΔVth도 증가하는 것을 상기식으로부터 알 수 있다.

이 실시예 6은, 게이트 어레이와 플래시 메모리를 집적하고, 또한 FS 분리 방식을 채용한 반도체 장치인 FPGA에서, 각 게이트 전극의 하부의 실리콘 기판내에, 각각 불순물 농도가 다른 채널 도핑 영역을 형성함으로써, 게이트 어레이부의 트랜지스터의 임계치 전압 Vth_GA의 저감을 도모하면서, 플래시 메모리부의 임계치 전압 Vth_Flash를 또한 높게 함과 동시에, FS 분리부의 임계치 전압 Vth_FS를 또한 높게 유지하는 반도체 장치의 구조에 관한 것이다. 즉, Vth_GA〈Vth_Flash≤ Vth_FS로 되는 반도체 장치의 구조 및 제조 방법에 관한 것이다.

도 33은 이러한 본 발명의 실시예 6에 의한 반도체 장치의 구조를 도시한 단면도이고, 도 2의 A-A′단면 및 도 4d의 B-B′단면에 대응하는 것이다. 또한, 이 도 33은 실시예 1에서 설명한 도 1과 동일한 공정까지 종료한 상태를 나타낸 것이다.

여기서, 도 33에 도시된 부호에서, 도 1에 도시된 것과 동일한 것은, 도 1에서 설명한 것과 동일한 부분을 나타내고 있다. 또한, 도 1에서는, 각 게이트의 채널 도핑 영역의 기재를 생략하고 있지만, 도 33에서는 이하와 같이 각 채널 도핑 영역을 나타낸다.

도 33에 있어서, (131)은 불순물 농도가 n_GA인 게이트 어레이의 채널 도핑 영역, (132)는 불순물 농도가 n_FS인 FS 게이트의 채널 도핑 영역, (133)은 불순물 농도가 n_Flash인 플래시 메모리의 채널 도핑 영역이고, 각각, NMOS 트랜지스터의 경우는 붕소(B) 등의 억셉터를, 또한, PMOS 트랜지스터의 경우는 인(P) 등의 도우너(donor)를 이온주입하여 형성한다. 여기서, 각 임계치 전압 Vth는, 이미 나타낸 ΔVth와 각 파라미터 사이의 관계식 ΔVth=(T_0X/ε_0X)qN으로부터 명백하듯이, 채널 도핑 영역의 불순물 농도 n이 증가함에 따라 상승한다. 따라서, Vth_GA〈Vth_Flash≤ Vth_FS로 되도록 하기 위해서는 n_GA〈n_Flash≤ n_FS가 되도록 각각의 채널 도핑 영역을 형성하면 된다.

이러한 반도체 장치의 제조 공정은, 실시예 1에서 도 5 내지 도 16에 대해 설명한 반도체 장치의 제조 공정과 기본적으로는 동일하기 때문에, 도 5 내지 도 16에 나타낸 공정을 참조하면서, 이 실시예 5에 특유의 공정인 각 채널 도핑 영역을 형성하는 공정을 이하에 설명한다. 우선, 도 5에 도시한 바와 같이, LOCOS 산화막(2)을 형성한 후, 도 34에 도시한 바와 같이, 게이트 어레이부를 레지스트 마스크(200)로 덮고, 플래시 메모리부의 실리콘 기판내에 붕소(B) 등의 불순물의 이온 주입(103)을 행함으로써, 불순물 농도가 n_Flash인 플래시 메모리의 채널 도핑 영역(133)을 형성한다.

이어서, 레지스트 마스크(200)를 제거한 후, 도 35에 도시한 바와 같이, 새롭게 레지스트 마스크(20la, 20lb)를 형성하여, 게이트 어레이부의 실리콘 기판내에 붕소(B) 등의 불순물을, 플래시 메모리의 채널 도핑 영역(133)에 행한 것과 동일한 정도 이상의 높은 도우즈량으로 이온 주입(104)을 행함으로써, 불순물 농도가 n_GA인 FS 게이트의 채널 도핑 영역(132)을 형성한다. 그 후, 레지스트 마스크(201a, 20lb)를 제거한 후에는, 도 6에 도시된 산화막(3a, 3b)을 형성하는 공정에서부터 도 10에 도시된 측벽(61a, 61b)을 형성하는 공정까지는 실시예 1에서 설명한 것과 동일하다.

도 10에 도시된 공정 후, 도 36에 도시한 바와 같이, 게이트 어레이부의 게이트 전극 형성 부분의 실리콘 기판에, 플래시 메모리의 채널 도핑 영역(133)에 행한 것보다 낮은 도우즈량으로 이온 주입(105)을 행함으로써 불순물 농도가 n_GA인 것과 같은 채널 도핑 영역(131)을 형성한다. 이 채널 도핑 영역(131)을 형성할 때에는, 레지스트 마스크를 사용하지 않고, 웨이퍼 전체에 이온 주입(105)을 행하기 때문에, 채널 도핑 영역(131) 이외의 실리콘 기판 표면이 노출되어 있는 부분, 즉 이후의 공정에서 보디(Body)전극부(12a)나 플래시 메모리의 소스 영역(10b) 및 드레인 영역(11b)으로 되어야 하는 부분의 실리콘 기판에 대해서도 이온주입이 이루어진다.

그러나, 이 경우의 이온 주입(105)에 의해 형성되는 이온 주입 영역의 불순물 농도는, 이후의 공정에서 형성되는 보디(Body)전극(12a)이나 소스 영역(10b) 및 드레인영역(11b)의 불순물 농도보다 낮고, 또한 주입 깊이도 얕은 것이기 때문에, 보디(Body)전극부(12a)나 플래시 메모리의 소스 영역(10b) 및 드레인 영역(11b)의 형성에 대하여 특히 영향을 미치는 일은 없다. 이 후의 공정은, 도 11의 게이트 산화막(7)을 형성하는 공정에서부터 도 16에 도시된 공정에 도달할 때까지는 실시예 1에 나타낸 것과 동일한 공정이므로 설명을 생략한다. 이러한 공정을 한 후, 도 33에 도시한 바와 같은 반도체 장치가 형성된다.

이상의 공정에 의해 형성한 반도체 장치에서는, 각 채널 도핑 영역의 불순물 농도가, n_GA〈n_Flash≤n_FS가 되도록 형성되어 있기 때문에, 각 임계치 전압은, Vth_GA〈Vth_Flash≤ Vth_FS의 관계에 있으며, 게이트 어레이의 트랜지스터의 고속 동작성을 확보하면서, 플래시 메모리 및 FS 게이트로부터의 전류 리크를 방지하는 것이 가능한 반도체 장치가 형성될 수 있다.

또, 상기의 실시예 6에서는, 각 채널 도핑 영역을 형성할 때, 직접 실리콘 기판의 표면에 이온 주입을 행하였지만, 실리콘 기판 표면에 기초 산화막(도시하지 않음)을 형성하여, 그 기초 산화막을 통해 이온주입을 하고, 그 후 기초 산화막을 제거하는 공정으로 하여도 좋다.

또한, 상기 실시예 6에서는, 게이트 어레이부의 FS 게이트 전극(40a)과 플래시 메모리부의 플로팅 게이트 전극(40b)을 동일한 재료 및 동일한 공정으로 동시에 형성하도록 한 반도체 장치에 관해, 각 채널 도핑 영역의 불순물 농도가, n_GA〈n_Flash≤ n_FS로 되는 것과 같은 구조의 반도체 장치에 관해서 설명하였지만, FS 게이트(40a)와 플로팅 게이트(40b)가 각각 별개의 공정으로 형성되는 종래의 반도체 장치에 대해 n_GA〈n_Flash≤ n_FS로 되는 것과 같은 구조를 채용하더라도 동일한 효과를 얻을 수 있다.

실시예 7

상기 실시예 6에서는, FS 게이트(40a) 및 플래시 메모리의 플로팅 게이트(40b)를 형성하기 전에 플래시 메모리의 채널 도핑 영역(133) 및 FS 게이트의 채널 도핑 영역(132)을 형성하는 것과 같은 공정으로 하였지만, 이들의 게이트를 형성한 후, 즉 도 10에 도시되는 공정을 한 후에, 플래시 메모리의 채널 도핑 영역(133) 및 FS 게이트의 채널 도핑 영역(132)을 형성하는 것도 가능하다. 즉, 도 37에 도시한 바와 같이, FS 게이트(40a) 및 플래시 메모리의 플로팅 게이트(40b)를 통해 고 에너지의 이온 주입(106)을 행함으로써, 플래시 메모리의 채널 도핑 영역(133) 및 FS 게이트의 채널 도핑 영역(132)을 동시에 형성할 수 있다. 이 경우, 플래시 메모리의 채널 도핑 영역(133)의 불순물 농도 n_Flash와 FS 게이트의 채널 도핑 영역(132)의 불순물 농도 n_FS가 같게 되지만, 플래시 메모리의 채널 도핑 영역(133) 및 FS 게이트의 채널 도핑 영역(132)이 한번의 공정으로 형성될 수 있어, 전체의 제조 공정이 또한 간단히 되는 이점이 있다.

또, n_Flash〈n_FS로 하는 경우는, 플래시 메모리부에 레지스트 마스크를 형성하여, 이온 주입을 행함으로써 FS 게이트의 채널 도핑 영역(132)을 우선 형성하고, 이어서 이 레지스트 마스크를 제거한 뒤, 게이트 어레이부에 레지스트 마스크를 형성하고, 상기의 FS 게이트의 채널 도핑 영역(132)을 형성하는 경우의 이온 주입보다 낮은 도우즈량의 이온 주입을 함으로써 플래시 메모리의 채널 도핑 영역(133)을 형성하는 공정으로 하면 좋다.

또한, 상기와는 반대로, 게이트 어레이부에 레지스트 마스크를 형성하여, 플래시 메모리의 채널 도핑 영역(133)을 먼저 형성하고, 이어서 이 레지스트 마스크를 제거한 후에, 플래시 메모리부에 레지스트 마스크를 형성하여, FS 게이트의 채널 도핑 영역(132)을 형성하는 공정으로 하여도 좋다. 이러한 공정으로 하면, n_Flash와 n_FS를 독립으로 제어할 수 있고, n_Flash〈n_FS로 함으로써, FS 분리부를 확실히 OFF 상태로 할 수 있는 이점이 있다.

또한, 도 37에 있어서, FS 게이트 전극(40a)과 그 위의 절연막(60a)의 합계의 막두께 및 플로팅 게이트(40b)와 그 위의 절연막(60b)과의 합계의 막두께와, LOCOS 산화막(2)의 막두께를 같은 정도로 해 놓으면, 주입된 이온은 LOCOS 산화막(2)을 관통하여, 그 하부의 실리콘 기판내로 도달하여, 소위 채널 스토퍼층(a channel stopper)이 동시에 형성되고, 플래시 메모리부의 LOCOS 분리 능력을 더욱 상승시키는 것이 가능해진다.

실시예 8

전술한 Vth의 변동량 ΔVth와 각 파라미터 사이의 관계식 ΔVth=(T_0X/ε_0X)qN에 의하면, 게이트 산화막의 막두께 T_0X를 변화시키는 것에 의해서도, 임계치 전압 Vth를 제어하는 것이 가능하다. 따라서, Vth_GA〈Vth_Flash≤ Vth_FS로 하여 게이트 어레이의 트랜지스터의 고속 동작성을 확보하면서, 플래시 메모리 및 FS 게이트로부터의 전류 리크를 방지하는 것이 가능한 반도체 장치를 얻기 위해서는, 각 게이트 산화막의 두께가 T_0XGA〈T_0XFlash≤T_0XFS가 되도록 반도체 장치를 형성하면 좋다. 여기서, T_OXGA는 게이트 어레이의 게이트 산화막의 막두께, T_0XFlash는 플래시 메모리의 게이트 산화막의 막두께, T_0XFS는 FS 게이트 산화막의 막두께이다.

이 실시예 8에서는, 각 게이트 산화막의 막두께를 T_0XGA〈T_0XFlash≤T_0XFS가 되도록 형성함으로써, 게이트 어레이부의 트랜지스터의 임계치 전압 Vth_GA의 저감을 도모하면서, 플래시 메모리부의 임계치 전압 Vth_Flash를 높게 함과 동시에, FS 분리부의 임계치 전압 Vth_FS를 또한 높게 할 수 있는 반도체 장치의 구조에 관한 것이다. 즉, Vth_GA〈Vth_Flash≤Vth_FS로 되는 것과 같은 반도체 장치의 구조로 하는 것이다.

도 38은 이러한 반도체 장치의 구조를 도시하는 단면도이고, 도 2의 A-A′단면 및 도 4d의 B-B′단면에 대응하는 것이다. 또한, 이 도 38은 실시예 1에서 설명한 도 1의 반도체 장치와 같은 공정까지 종료한 상태를 나타내는 것이다. 여기서, 도 38에 도시한 부호에 있어서, 도 1에 도시한 것과 동일한 것은, 도 1에서 설명한 것과 동일한 부분을 나타내고 있다.

도 38에 있어서, (3c)는 두께 T_0XFlash의 플래시 메모리의 게이트 산화막, (3d)는 두께 T_0XFS의 FS 게이트 산화막, (7a)는 두께 T_0XGA의 게이트 어레이의 게이트 산화막이다. 여기서, 도 38에 도시된 반도체 장치의 각 게이트 산화막의 막두께는 T_0XGA〈T_0XFlash≤T_0XFS가 되도록 형성되어 있다. 이러한 구성으로 함으로써, 각 게이트의 임계치 전압이 Vth_GA〈Vth_Flash≤Vth_FS로 되어, 게이트 어레이의 트랜지스터의 고속 동작성을 확보하면서, 플래시 메모리 및 FS 게이트로부터의 전류 리크를 방지하는 것이 가능한 반도체 장치가 형성될 수 있다.

실시예 9

도 38에 도시된 반도체 장치는, 기본적으로는 실시예 1에 있어서 도 5∼도 16에 도시된 반도체 장치의 제조 방법으로 제조하는 것이 가능하다. 그러나, 이 실시예 1에 나타낸 제조 방법에서는, 도 11에 있어서, 게이트 어레이부의 게이트 산화막(7)이 단독으로 형성되어 있기 때문에, 이 게이트 산화막의 두께를 자유롭게 제어하는 것은 가능하지만, 플래시 게이트 산화막(3b)과 FS 게이트 산화막(3a)은 도 6에 있어서 동시에 형성되기 때문에 양자의 막두께는 같게 된다. 따라서, T_0XGA〈T_0XFlash= T_0XFS로 하는 것은 가능하여도 T_0XGA〈T_0XFlash〈T_0XFS로 하는 것은 가능하지 않다. 이 실시예 9에서는, T_0XGA〈T_0XFlash〈T_0XFS로 할 수 있는 것과 같은 반도체 장치의 제조방법을 나타내는 것이다.

이 실시예 9에 있어서의 반도체 장치의 제조 방법은, 실시예 1에서 나타낸 도 5 내지 도 16에 도시된 공정과 거의 같은 공정에 의하는 것이지만, 이하의 공정이 실시예 1에 나타낸 공정과 다르다. 즉, 도 6까지의 공정에 의해서, 두께 500 Å 정도의 산화막을 실리콘 기판(1)상에 형성하여 게이트 어레이부의 FS 게이트 산화막(3a)과 플래시 메모리부의 플래시 게이트 산화막(3b)을 동일 층으로 형성한 후, 도 39에 도시한 바와 같이, 게이트 어레이부를 레지스트 마스크(202)로 덮고, 플래시 메모리부의 플래시 게이트 산화막(3b)을 산화막에 대한 에칭(107)에 의해 일단 제거한다.

이어서, 도 40에 있어서, 레지스트 마스크(202)를 제거한 후, 두 번째 산화막 형성 공정을 행하여, 두께 100 Å 정도의 플래시 메모리부의 플래시 게이트 산화막(3c)을 형성한다. 이러한 공정으로 하는 것에 의해, 플래시 게이트 산화막(3c)과 FS 게이트 산화막(3d)을 다른 막두께로 형성하는 것이 가능하게 된다. 이후의 공정은 실시예 1에서 도 7 내지 도 16에 나타낸 공정과 동일하기 때문에 설명을 생략한다.

이러한 실시예 9에 있어서의 반도체 장치의 제조 방법에 의하면, T_0XGA〈T_0XFlash〈T_0XFS로 되는 것과 같은 반도체 장치가 간단한 공정으로 제조될 수 있다. 또, 이러한 제조 방법에서는, 게이트 어레이부의 FS 게이트 산화막(3a)의 두께가 도 40에 있어서의 2 회째의 산화에 의해 약간 두껍게 되지만, 이에 의한 효과는 FS 게이트의 임계치가 높게 되는 방향으로의 변화이기 때문에, 설계상 문제가 되는 것은 아니다.

또한, 상기 실시예 9에서는, 게이트 어레이부의 FS 게이트 전극(40a)과 플래시 메모리부의 플로팅 게이트 전극(40b)을 동일한 재료 및 동일한 공정으로 동시에 형성하는 실시예 1에서 설명한 바와 같은 반도체 장치에 대해, T_0XGA〈T_0XFlash〈T_0XFS로 되는 바와 같은 구조를 적용한 경우에 관해 설명하였지만, FS 게이트와 플로팅 게이트가 각각 다른 공정으로 형성되는 종래의 반도체 장치에 대해서도 적용이 가능하며, 상기와 동일한 효과를 준다.

실시예 10

일반적으로 M0S 트랜지스터의 기판의 도전형과 게이트 전극의 도전형을 같게 하면, 도전형이 다르게 되는 경우에 비해, 반전층(inversion layer)을 형성하는 데 큰 게이트 전압을 요하기 때문에, 임계치 전압 Vth가 높게 되는 것이 알려져 있다. 따라서, 플래시 메모리부의 임계치 전압 Vth_Flash에 대해, FS 분리부의 임계치전압 Vth_FS를 더 높게 하여 Vth_Flash〈Vth_FS로 되도록 하기 위해서는, 플래시 메모리부의 플로팅 게이트 전극의 도전형을 기판의 도전형과 다른 것으로 하는 한편, FS 게이트 전극의 도전형과 기판의 도전형을 동일하게 하는 것에 의해서도 가능하다.

도 41은 이러한 FS 게이트 전극의 도전형을 그 FS 게이트가 형성되는 부분의 반도체 기판의 도전형과 동일하게 하는 한편, 플래시 메모리부의 플로팅 게이트 전극의 도전형을 그 플래시 메모리가 형성되는 부분의 기판의 도전형과 다른 것으로 한 반도체 장치를 도시하는 단면도이다. 도 41에 있어서, (1a)는 p 형 실리콘 기판, (133b)는 플래시 메모리의 P 형 채널 도핑 영역, (41b)는 N⁺폴리실리콘에 의해 형성된 플래시 메모리의 플로팅 게이트 전극, (132a)는 FS 게이트의 P 형 채널 도핑 영역, (41a)는 게이트 어레이부의 NMOS 활성 영역의 양측에 형성된 P⁺의 폴리실리콘으로 이루어지는 FS 게이트 전극이다. 또한, 도시하지 않지만, 게이트 어레이부의 PMOS 활성 영역의 양측에는 N⁺의 폴리실리콘으로 이루어지는 FS 게이트전극이 형성되어 있다. 또, 그 밖의 부분은 도 1에 도시된 반도체 장치와 동일하기 때문에 설명을 생략한다.

이러한 구성의 반도체 장치에서는, 다른 파라미터를 동일하게 한 경우, 전술한 바와 같이, P 형의 도전형의 반도체에 대해서는 상이한 도전형인 N⁺폴리실리콘을 게이트 전극으로서 사용한 경우보다, 동일한 도전형인 P⁺폴리실리콘을 게이트 전극으로서 사용한 경우 쪽이, 임계치 전압 Vth가 높게 된다. 따라서, 도 41에 도시한 반도체 장치에서는, 플래시 메모리부의 임계치 전압 Vth_Flash에 대해, FS 게이트의 임계치 전압 Vth_FS가 높게 되어, Vth_Flash〈Vth_FS로 되는 반도체 장치가 형성될 수 있다. 이 결과, FS 게이트의 임계치 전압이 높아져, FS부를 확실히 OFF시킬 수 있는 반도체 장치를 획득할 수 있다.

실시예 11

일반적으로, M0S 반도체 장치의 동작의 고속화를 도모하기 위해서는, 기생용량을 감소시킬 필요가 있다. 그러나, 도 1에 도시되었던 바와 같은 반도체 장치에서는, 게이트 어레이의 게이트 전극(80a)과 FS 게이트 전극(40a) 사이에 캐패시터가 형성되어, 기생 용량이 발생한다. 이러한 기생 용량을 감소시키기 위해서는, 게이트 어레이의 게이트 전극(80a)과 FS 게이트 전극(40a) 사이의 절연막(60a)의 막두께 T_FS-GA를 두껍게 하면 좋다. 한편, 플래시 메모리의 플로팅 게이트 전극(40b)과 콘트롤 게이트 전극(80b) 사이의 층간 절연막(60b)의 막두께 T_FG-CG는, 플로팅 게이트 전극(40b)으로부터의 전하의 리크를 방지한다고 하는 관점에서, 플래시 메모리의 게이트 산화막(3b)의 막두께 T_0XFlash보다 두꺼운 쪽이 좋지만, 플로팅 게이트 전극(40b)의 전위를 콘트롤할 때에 콘트롤 게이트 전극(80b)에 인가하는 전압을 되도록이면 낮게하고 싶다는 관점에서는, 이 층간 절연막(60b)의 막두께 T_FG-CG는 어느 정도 얇아야 한다.

따라서, 플로팅 게이트(40b)로부터의 리크를 방지함과 동시에 플로팅 게이트(40b)의 전위를 낮은 전압으로 콘트롤이 가능한 플래시 메모리와, 기생 용량이 작고 고속동작이 가능한 게이트 어레이를 탑재한 반도체 장치를 실현하기 위해서는 상기 절연막의 각 막두께가, T_0XFlash〈T_FG-CG〈T_FS-GA인 것과 같은 구성의 반도체 장치로 하면 좋다.

도 42에 이러한 막두께의 관계를 갖는 반도체 장치의 단면도를 도시한다. 도 42에 있어서, (62a)는 막두께 T_FS-GA로서 게이트 어레이의 게이트 전극(80a)과 FS 게이트 전극(40a) 사이에 위치하는 절연막, (62b)는 막두께 T_FG-CG로서 플로팅 게이트 전극(40b)과 콘트롤 게이트 전극(80b) 사이에 위치하는 층간 절연막, (3b)는 막두께 T_0XFlash인 플래시 메모리의 게이트 산화막이고, 이들의 절연막의 막두께는 T_OXFlash〈T_FG-CG〈T_FS-GA가 되도록 형성되어 있다.

다음에, 이러한 구성의 반도체 장치의 제조 방법에 관해 설명한다. 도 42에 도시된 반도체 장치의 제조 방법은, 기본적으로는 실시예 1에 있어서 도 5 내지 도 16에 나타낸 반도체 장치의 제조 방법과 마찬가지이다. 그러나, 실시예 1에 나타낸 것과 같은 반도체 장치의 제조 방법에 의하면, 도 7 내지 도 10에 나타낸 공정에서, 게이트 어레이의 게이트 전극(80a)과 FS 게이트 전극(40a) 사이의 절연막(60a)과, 플로팅 게이트 전극(40b)과 콘트롤 게이트 전극(80b) 사이에 위치하는 층간 절연막(60b)은, 동일한 공정으로 형성되기 때문에, 양자의 막두께는 동일하게, T_FS-GA= T_FG-CG로 되어, 상기의 T_OXF1ash〈T_FG-CG〈T_FS-GA의 관계를 갖는 것과 같은 반도체 장치를 형성할 수 없다.

따라서, 도 42에 도시된 바와 같은 반도체 장치를 제조하기 위해서는, 실시예 1에서 나타낸 도 5 내지 도 10의 공정을 행하여, 두께 T_0XFlash인 플래시 메모리의 게이트 산화막(3)을 형성한 후, 도 43에 도시된 바와 같이 게이트 어레이부를 레지스트 마스크(205)로 덮고, 이어서 도 44에 도시된 바와 같이, 플래시 메모리의 층간 절연막(60b) 및 측벽(61b)을 이방성 에칭(107)에 의해 제거한다. 이어서, 도 45에 있어서, 레지스트 마스크(205)를 제거한 후, 전면에 두께 200Å(= T_FG-CG) 정도의 절연막(63)을 퇴적하여, 플로팅 게이트 전극(40b)과 콘트롤 게이트 전극(80b) 사이에 위치하는 층간 절연막(62b)을 형성한다. 여기서, FS 게이트의 층간 절연막(62a)의 막두께는 당초의 도 10에 나타낸 공정까지에서 형성된 막(60a)의 100 Å 정도의 막두께에 더하고, 또한 도 45에 도시되는 공정에서 200Å (=T_FG-CG)의 절연막(63)이 추가하여 퇴적되기 때문에, 막두께 T_FS-GA는 합계 300Å로 되어, T_FG-CG〈T_FS-GA의 관계가 만족된다.

이어서, 도 46에 있어서, 포토리소그래피 공정 및 에칭 공정 등을 거쳐(도시하지 않음), 두께가 60 Å인 게이트 어레이부의 게이트 산화막(7a)을 형성한 후, 게이트 어레이의 게이트 전극(80a)과 플래시 메모리의 콘트롤 게이트 전극(80b)을 동일 층으로 형성한다. 이 다음의 공정은, 실시예 1에 나타낸 것과 동일하기 때문에 설명을 생략한다. 이상에서 나타낸 제조 방법에서는, 도 42에 도시된 것과 같은 T_OXFlash〈T_FG-CG〈T_FS-GA의 관계를 갖는 것과 같은 반도체 장치가 간단한 공정으로 형성가능하다.

이렇게 하여 형성된 도 42의 반도체 장치는, 플래시 메모리의 플로팅 게이트로부터의 전하의 리크가 방지될 수 있고, 또한, 플로팅 게이트의 전위를 낮은 전압으로 콘트롤할 수 있기 때문에, 판독 ·기입·소거의 동작이 용이하게 되고, 또 게이트 어레이의 기생용량이 낮기 때문에 고속동작이 가능한 특징을 갖는다.

실시예 12

상기의 각 실시예에서는, 벌크(bulk) 상태의 실리콘 기판에 게이트 어레이나 메모리 소자를 형성한 반도체 장치에 관해 설명하였다. 본 실시예 12에서는, 실리콘 기판상의 절연막 위에 형성한 SOI(Silicon On Insulator)구조 위에 게이트 어레이 및 플래시 메모리를 형성한 경우의 반도체장치에 대해 설명한다. 이러한 SOI 구조의 대표적인 예로서는, 실리콘 기판상에 형성한 실리콘 산화막 등의 위에 폴리실리콘 등을 퇴적하고, 그 폴리실리콘 등에 대해 레이저광 등을 조사하여 용융·재결정화 등을 행함으로써 단결정 실리콘을 절연 기판상에 형성한 것이 알려져 있다.

도 47은 SOI 구조에 게이트 어레이 및 플래시 메모리를 형성한 경우의 반도체 장치를 나타낸 단면도이다. 또한, 이 도 47은 실시예 1에서 나타낸 도 1의 반도체 장치의 단면도에 해당하는 것이다. 도 47에 있어서, (1)은 실리콘 기판, (400)은 실리콘 기판(1)상에 퇴적한 매립 산화막, (300a)는 매립 산화막(400)상에 형성한 게이트 어레이부의 SOI층, (300b)는 매립 산화막(400)상에 형성한 플래시 메모리부의 SOI 층이고, 이들의 SOI 층(300a, 300b)은 서로 분리되어 형성되어 있다. (311b)는 플래시 메모리부의 SOI 층(300b)에 형성한 소스 영역, (312b)는 마찬가지로 플래시 메모리부의 SOI 층(300b)에 형성한 드레인 영역이다. 또한, (312a)는 게이트 어레이부의 SOI 층에 형성한 보디(Body)전극부이다. 또한, 도 1에 도시된 부호와 동일한 부호는 도 1에서 설명한 부분과 동일하거나 대응하는 부분을 나타낸다.

이러한 SOI 구조에 형성한 MOS 트랜지스터의 S/D 내압(소스· 드레인 내압)은, 벌크(Bulk) 상태의 실리콘 기판에 형성한 경우의 MOS 트랜지스터에 비해 일반적으로 낮게 되는 경향이 있다. 이는, SOI 구조에 형성한 M0S 트랜지스터에서는, pn 접합부에서 저전압으로 용이하게 애벌랜치 항복 현상을 일으키는 특징이 있기 때문이다. 따라서, 이 도 47에 도시된 바와 같은, SOI 구조에 플래시 메모리를 형성한 반도체 장치에서는, 벌크 상태의 실리콘 기판에 플래시 메모리를 형성한 종래의 반도체 장치에 비해, 낮은 전압으로 항복 현상이 일어나고, 이 때 생기는 애벌랜치 핫 캐리어를 플래시 메모리의 플로팅 게이트에 주입함으로써, 비교적 저전압으로 메모리의 기입을 할 수 있는 효과가 있다.

또한, 일반적으로 플래시 메모리에 기입·소거를 행하는 경우는 콘트롤 게이트나 소스·드레인에 고전압(예컨대 10V 정도)를 인가할 필요가 있지만, 벌크 상태의 실리콘 기판에 플래시 메모리를 형성한 종래의 반도체 장치에서는, 이러한 고전압에 의해, 기판의 전위가 상승하여 게이트 어레이부의 동작에 악영향을 미치게 되거나, 래치 업을 일으켜 각 소자가 도통 상태로 되기 쉬운 등의 폐해가 있었다. 그러나, 이 실시예 11에 나타낸 반도체 장치에서는, 매립 산화막(400)상에 형성한 게이트 어레이부의 SOI 층(300a)과 플래시 메모리부의 SOI 층(300b)은 서로 분리되어 형성되어 있기 때문에, 양자는 전기적으로 완전히 분리되어 있어, 이러한 고전압에 의한 영향을 받지 않는다.

또한, 게이트 어레이부에서도 각 소자마다 M0S 트랜지스터가 형성되는 SOI 층이 분리되어 있기 때문에, 기생 용량을 저감할 수 있고 고속동작이 가능하게 됨과 동시에 동작 전력의 저감을 도모하는 것이 가능하게 된다.

이상에서 도시한 바와 같이, 이 실시예 12에 나타낸 반도체 장치에서는, 각 소자마다 분리한 SOI에 게이트 어레이 및 플래시 메모리를 형성하였기 때문에 비교적 저전압으로 메모리의 기입·소거 동작이 가능하게 되며, 또한 플래시 메모리의 동작 전압에 의해 게이트 어레이가 영향을 받지 않으며, 또한 게이트 어레이가 고속으로 저소비 전력 동작이 가능해지는 효과가 있다. 또, 상기에서는, 실시예 1에서 설명한 바와 같은, FS 게이트 전극(40a)과 플로팅 게이트 전극(40b)을 동일한 공정으로 형성한 반도체 장치에 관해 설명하였지만, 도 48에 도시된 바와 같은, FS 게이트 전극(40a)과 플로팅 게이트 전극(40c)을 별개의 공정으로 형성하는 종래의 반도체 장치에 관해 적용하여도 동일한 효과가 획득된다.

본 발명에 관한 반도체 장치는, 게이트 전극을 갖는 다수의 반도체 소자와, 게이트 전극을 갖는 FS 분리부를 구비한 반도체 장치에 있어서, FS 분리부의 게이트 전극과 반도체 소자의 게이트 전극을 하나의 제조 공정으로 형성하도록 하였기때문에, 하나의 게이트 전극 형성공정을 생략할 수 있어, 제조 공정을 단축할 수 있는 효과가 있다.

본 발명에 관한 반도체 장치는, 플로팅 게이트 전극의 형상을 링형상으로 하였기 때문에, 플래시 메모리의 FS 게이트 전극과 플로팅 게이트 전극이 중첩되는 일 없이, 플래시 메모리부에서도 리크가 적은 FS 분리를 이용한 반도체 장치로 간략히 제조할 수 있는 효과가 있다.

본 발명에 관한 반도체 장치는, 게이트 어레이부를 구성하는 트랜지스터는 그 게이트 전극의 측면을 덮는 절연막에 의한 피복을 구비하고 있지만, 메모리부를 구성하는 플래시 메모리 셀의 게이트 전극은 그 측면에 절연막에 의한 피복을 구비하지 않고, 또한 FS 분리부의 게이트 전극과 플래시 메모리 셀의 플로팅 게이트 전극을 동일한 제조 공정으로 형성하도록 하였기 때문에, 간단한 제조 공정으로 제조할 수 있는 효과와 더불어, 플래시 메모리로의 기입 특성이 뛰어난 반도체 장치를 얻을 수 있는 효과가 있다.

본 발명에 관한 반도체 장치의 제조 방법은, 실리콘 기판상에 절연막을 통해 플래시 메모리의 플로팅 게이트 전극을 형성하는 공정과, 이 게이트 전극 위에 층간 절연막 및 콘트롤 전극으로 되는 전극 재료를 퇴적하는 공정과, 그 게이트 길이가 플로팅 전극의 게이트 길이보다 작아지도록 콘트롤 게이트 전극을 형성하는 공정과, 플로팅 게이트 전극을 그 게이트 길이가 콘트롤 전극의 게이트 길이와 일치하도록 정형하는 공정을 포함하도록 하였기 때문에, 플로팅 게이트 전극의 게이트 길이와 콘트롤 게이트 전극의 게이트 길이가 정밀도가 높게 일치하고 있는 플래시 메모리 셀을 집적한 반도체 장치를 간단한 제조 공정으로 제조할 수 있는 효과가 있다.

본 발명에 관한 반도체 장치는, 플래시 메모리 셀의 채널 도핑 영역의 불순물 농도는 게이트 어레이를 구성하는 트랜지스터의 채널 도핑 영역의 불순물 농도보다 높고, FS 분리부의 채널 도핑 영역의 불순물 농도는 플래시 메모리 셀의 채널 도핑 영역의 불순물 농도보다 높거나 또는 동일하게 되도록 형성하였기 때문에, 각 임계치 전압은, Vth_GA〈Vth_Flash≤Vth_FS의 관계로 되어, 게이트 어레이의 트랜지스터의 고속 동작성을 확보하면서, 플래시 메모리 및 FS 게이트로부터의 전류 리크를 방지할 수 있는 반도체 장치를 형성할 수 있는 효과가 있다.

본 발명에 관한 반도체 장치는, 플래시 메모리 셀의 채널 도핑 영역의 불순물 농도는 게이트 어레이를 구성하는 트랜지스터의 채널 도핑 영역의 불순물 농도보다 높고, FS 분리부의 채널 도핑 영역의 불순물 농도는 플래시 메모리 셀의 채널 도핑 영역의 불순물 농도보다 높거나 또는 동일하게 되도록 형성함과 동시에, FS 분리부의 게이트 전극과 플래시 메모리 셀의 플로팅 게이트 전극을 동일한 제조 공정으로 형성하였기 때문에, 게이트 어레이의 트랜지스터의 고속 동작성을 확보하면서, 플래시 메모리 및 FS 게이트로부터의 전류 리크를 방지하는 것이 가능하게 됨과 동시에, 하나의 게이트 전극 형성 공정을 생략할 수 있어, 제조 공정을 단축할 수 있는 효과가 있다.

본 발명에 관한 반도체 장치는, 플래시 메모리 셀의 채널 도핑 영역의 불순물 농도는 게이트 어레이를 구성하는 트랜지스터의 채널 도핑 영역의 불순물 농도보다 높고, FS 분리부의 채널 도핑 영역과 플래시 메모리 셀의 채널 도핑 영역과 LOCOS 산화막의 하부의 채널 스토퍼층이 동일한 제조 공정으로 형성되어 있기 때문에, 게이트 어레이의 트랜지스터의 고속 동작성을 확보하면서, 플래시 메모리 및 FS 게이트로부터의 전류 리크를 방지하는 것이 가능하게 됨과 동시에, LOCOS 분리의 내압을 향상시키는 것이 가능해지는 효과가 있다.

본 발명에 관한 반도체 장치는, 플래시 메모리 셀의 게이트 산화막의 막두께는 게이트 어레이부를 구성하는 반도체 소자의 게이트 산화막의 막두께보다 두꺼우며, FS 분리부의 게이트 산화막의 막두께는 플래시 메모리 셀의 게이트 산화막의 막두께보다 두껍거나 또는 동일하도록 형성하였기 때문에, 각 임계치 전압은, Vth_GA〈Vth_Flash≤Vth_FS의 관계가 되어, 게이트 어레이의 트랜지스터의 고속 동작성을 확보하면서, 플래시 메모리 및 FS 게이트로부터의 전류 리크를 방지하는 것이 가능한 반도체 장치를 형성할 수 있는 효과가 있다.

본 발명에 관한 반도체 장치는, FS 분리부의 게이트 전극의 도전형이 그 게이트 전극이 형성되는 부분의 반도체 기판의 표면부의 도전형과 동일하며, 플래시 메모리 셀의 플로팅 게이트 전극의 도전형이 그 게이트 전극이 형성되는 부분의 반도체 기판의 표면부의 도전형과 상이하도록 구성하였기 때문에, 플래시 메모리부의 임계치 전압 Vth_Flash에 대해, FS 게이트의 임계치 전압 Vth_FS가 높게 되어, Vth_Flash〈Vth_FS로 되는 반도체 장치를 형성할 수 있어서, FS부를 확실히 OFF할 수 있는 반도체 장치를 획득할 수 있는 효과가 있다.

본 발명에 관한 반도체 장치는, 플래시 메모리 셀의 플로팅 게이트 전극과 콘트롤 게이트 전극 사이의 층간 절연막의 막두께가 플래시 메모리 셀의 플로팅 게이트 전극과 반도체 기판 사이의 게이트 산화막의 막두께보다 두꺼우며, 게이트 어레이부의 반도체 소자의 게이트 전극과 FS 분리부의 게이트 전극 사이의 층간 절연막의 막두께가 플래시 메모리 셀의 플로팅 게이트 전극과 콘트롤 게이트 전극 사이의 층간 절연막의 막두께보다 두껍게 되도록 형성하였기 때문에, 플래시 메모리의 플로팅 게이트로부터의 전하의 리크를 방지할 수 있으며, 플로팅 게이트의 전위를 낮은 전압으로 콘트롤할 수 있기 때문에, 판독·기입·소거 동작이 용이하게 되고, 또한 게이트 어레이의 기생용량이 낮기 때문에 고속 동작이 가능한 반도체 장치를 얻을 수 있는 효과가 있다.

본 발명에 관한 반도체 장치는, 다수의 반도체 소자로 구성되는 게이트 어레이부와, 다수의 플래시 메모리 셀로 구성되는 메모리부를 구비하고, 이들의 게이트 어레이부의 반도체 소자와 메모리부의 플래시 메모리 셀은 각각 서로 독립한 SOI 구조상에 형성되도록 하였기 때문에, 비교적 저전압으로 메모리의 기입·소거 동작이 가능해지며, 또한, 플래시 메모리의 동작전압에 의해 게이트 어레이가 영향을 받지 않고, 또한 게이트 어레이가 고속으로 저소비 전력 동작이 가능해지는 효과가 있다.

Claims (6)

1. 반도체 장치에 있어서,

   ① 반도체 기판과,

   ② 상기 반도체 기판상에 형성된 다수의 전계 효과 트랜지스터와,

   ③ 상기 반도체 기판상에 형성된 비휘발성 메모리 셀 트랜지스터―이 비휘발성 메모리 셀 트랜지스터는 상기 반도체 기판상에 절연상태로 형성된 플로팅 게이트 전극을 포함함―를 포함하는 메모리 셀 어레이부와,

   ④ 상기 다수의 전계 효과 트랜지스터들 상호간을 전기적으로 분리시키기위해 상기 반도체 기판상에서 절연되어 형성된 제 1 분리 전극을 포함하는 제 1 분리부와,

   ⑤ 상기 플로팅 게이트 전극상에 절연상태로 형성된 제어 게이트 전극을 포함하되,

   상기 제 1 분리 전극은 상기 플로팅 게이트 전극과 거의 동일한 두께를 갖는 것을 특징으로 하는

   반도체 장치.
2. 채널 도핑 영역을 갖는 다수의 트랜지스터로 구성되는 게이트 어레이부와, 채널 도핑 영역을 갖는 다수의 플래시 메모리 셀로 구성되는 메모리부와, 게이트 전극을 가지며 그 게이트 전극 하부에 채널 도핑 영역을 갖는 FS 분리부를 구비한 반도체 장치에 있어서,

   상기 플래시 메모리 셀의 채널 도핑 영역(133)의 불순물 농도는 상기 게이트 어레이를 구성하는 트랜지스터의 채널 도핑 영역(131)의 불순물 농도보다 높고, 상기 FS 분리부의 채널 도핑 영역(132)의 불순물 농도는 상기 플래시 메모리 셀의 채널 도핑 영역(133)의 불순물 농도와 비교하여 동일하거나 높은 것을 특징으로 하는 반도체 장치.
3. 다수의 반도체 소자로 구성되는 게이트 어레이부와, 다수의 플래시 메모리 셀로 구성되는 메모리부와, 게이트 전극을 갖는 FS 분리부를 구비한 반도체 장치에 있어서,

   상기 플래시 메모리 셀의 게이트 산화막(3c)의 막두께는 상기 게이트 어레이부를 구성하는 반도체 소자의 게이트 산화막(7a)의 막두께보다 두껍고, 또한 상기 FS 분리부의 게이트 산화막(3d)의 막두께는 상기 플래시 메모리 셀의 게이트 산화막(3c)의 막두께보다 두껍거나 또는 동일한 것을 특징으로 하는 반도체 장치.
4. 다수의 반도체 소자로 구성되는 게이트 어레이부와, 다수의 플래시 메모리 셀로 구성되는 메모리부와, 게이트 전극을 갖는 FS 분리부를 구비한 반도체 장치에 있어서,

   상기 FS 분리부의 게이트 전극(41a)의 도전형이 이 게이트 전극이 형성되는 부분의 반도체 기판의 표면부(132a)의 도전형과 동일하며, 또한 상기 플래시 메모리 셀의 플로팅 게이트 전극(41b)의 도전형이 이 게이트 전극이 형성되는 부분의 반도체 기판의 표면부(133b)의 도전형과 다른 것을 특징으로 하는 반도체 장치.
5. 다수의 반도체 소자로 구성되는 게이트 어레이부와, 다수의 플래시 메모리 셀로 구성되는 메모리부와, 게이트 전극을 가지며 상기 게이트 어레이부를 구성하는 반도체 소자를 전기적으로 분리하는 FS 분리부를 구비한 반도체 장치에 있어서,

   상기 플래시 메모리 셀의 플로팅 게이트 전극(40b)과 콘트롤 게이트 전극(80b) 사이의 층간 절연막(62b)의 막두께가 상기 플래시 메모리 셀의 플로팅 게이트 전극(40b)과 반도체 기판 사이의 게이트 산화막(3b)의 막두께보다 두꺼우며, 상기 게이트 어레이부의 반도체 소자의 게이트 전극(80a)과 상기 FS 분리부의 게이트 전극(40a) 사이의 층간 절연막(62a)의 막두께가 상기 플래시 메모리 셀의 플로팅 게이트 전극(40b)과 콘트롤 게이트 전극(80b) 사이의 층간 절연막(62b)의 막두께보다 두꺼운 것을 특징으로 하는 반도체 장치.
6. 다수의 반도체 소자로 구성되는 게이트 어레이부와, 다수의 플래시 메모리 셀로 구성되는 메모리부와, 게이트 전극을 갖는 FS 분리부를 구비한 반도체 장치를 제조하는 방법에 있어서,

   ① 기판(1)상에 상기 게이트 어레이부의 FS 게이트 산화막(3a)과 플래시 메모리부의 플래시 게이트 산화막(3b)을 동일 층(layer)으로 형성하는 단계와,

   ② 상기 FS 게이트 산화막(3a)과 상기 플래시 게이트 산화막(3b)의 상부에 폴리실리콘 층(4) 및 산화막(5)을 연속 형성하는 단계와,

   ③ 상기 폴리실리콘 층(4) 및 상기 산화막(5)의 상부에 포토리소그래픽 및 에칭 공정을 통해 FS 게이트 전극(40a) 및 플로팅 게이트 전극(40b)을 동일 층으로 형성하고, 그와 동시에 상기 FS 게이트 전극(40a) 상부의 층간 절연막(50a) 및 상기 플로팅 게이트 전극(40b) 상부의 층간 절연막(50b)을 동일층으로 형성하는 단계를 포함하는 것을 특징으로 하는

   반도체 장치 제조 방법.

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