KR100354095B1 - 반도체장치및그제조방법 - Google Patents

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시게또 마에가와
사스오 야마구찌
시게노두 마에다
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미쓰비시덴키 가부시키가이샤
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Abstract

간단한 제조 공정으로 제조할 수 있는 FS 분리 방식을 채용한 반도체 장치를 얻는 것을 목적으로 한다.
본 발명에 관한 반도체 장치는 반도체 기판(1)상에 복수개의 전계 효과 트랜지스터(89)와 플래시 메모리(99)가 형성되고, 분리부(49)는 분리용 전극(40a)을 포함하고, 복수개의 관계 효과 트랜지스터(89)를 전기적으로 분리한다. 플래시 메모리(99)는 플로팅 게이트 전극(40b)과 콘트롤 게이트 전극(80b)을 포함한다. 분리용 게이트 전극(40a)과 플로팅 게이트 전극(40b)과는 거의 동일한 두께를 갖는다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 프로그램을 교체시킴으로써, 자유롭게 회로를 바꿔서 제작할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 게이트 어레이부와 메모리셀부로 구성되고, 프로그램을 교체시킴으로써 자유롭게 회로를 바꿔서 제작할 수 있는 FPGA(Field Programable Gate Array)라고하는 반도체 장치가 급속히 보급되고 있다.
이 FPGA와 같은 반도체 장치의 게이트 어레이부에 있어서, 각 트랜지스터를 분리하기 위한 방법으로서는 LOCOS(Local 0xidation of Silicon) 산화막을 이용하는 것을 먼저 생각할 수 있다.
도 70은 종래의 LOCOS 산화막에 의해서 분리된 트랜지스터를 나타내는 단면도이다. 도 70을 참조하여, 실리콘 기판(1001)상에 LOCOS 산화막(1002)이 형성되어 있다. 실리콘 기판(1001)상에 게이트 산화막(l007)을 개재하여 폴리실리콘으로 이루어진 게이트 전극(1080)이 형성되어 있다. 실리콘 기판(l001)과, LOCOS 산화막(1002)과, 게이트 전극(l080)을 덮도록 층간 절연막(l004)이 형성되어 있다. LOCOS 산화막(l002)은 지면에 대하여 앞에 위치하는 불순물 영역과, 지면에 대하여 뒤에 위치하는 불순물 영역을 전기적으로 분리한다.
도 71은 도 70 중의 A로 둘러싼 부분의 확대 단면도이다. 도 71을 참조하여, LOCOS 산화막(1002)이 산화 공정에서 팽창한다. 이때, 실리콘 기판(1001)에 변형이 생겨, LOCOS 산화막(1002)과 실리콘 기판(1001)의 계면 부근에 결정 결함이생긴다.
이 결정 결함은 트랜지스터 작동시에 게이트 전극(1080)의 하부에 생기는 공핍층에 있어서 누설 전류를 발생시키는 원인이 된다. 그 때문에, 소비 전력이 증가하여 트랜지스터가 오작동을 일으킨다는 문제가 있다.
이러한 문제가 발생하지 않는 분리 방법으로서, 분리용 전극을 이용한 분리 방법, 소위 FS(Field Shield) 분리 방법이 이용된다. 도 72는 분리용 전극을 이용하여 분리한 트랜지스터를 나타내는 단면도이다. 도 72를 참조하여, 실리콘 기판(1001)상에 산화막(1003)을 개재하여 분리용 전극(1040)이 형성되어 있다. 실리콘 기판(1001)상에 게이트 산화막(l007)을 개재하여 게이트 전극(1080)이 형성되어 있다. 분리용 전극(1040)과 실리콘 기판(1001)과 게이트 전극(1080)을 덮도록 층간 절연막(1004)이 형성되어 있다. 분리용 전극(1040)에 소정의 전압을 인가함으로써, 분리용 전극(l040)의 하부의 실리콘 기판(1001)의 전위를 고정하여, 지면에 대하여 뒤에 위치하는 불순물 영역과, 지면에 대하여 앞에 위치하는 불순물 영역을 전기적으로 분리하여 트랜지스터를 분리한다. 분리용 전극(l040)에 인가하는 전압은, NMOS 트랜지스터에서 0V, PMOS 트랜지스터에서는 Vcc(전원전압)이다.
이러한 분리용 전극을 이용한 분리 방법으로서는, LOCOS 산화막에 의해 분리한 경우에 비하여 기판에 변형이 생기는 일이 없다. 그 때문에, 누설 전류가 적은 반도체 장치를 얻는 것이 가능해진다. 여기서, 상술의 FPGA의 메모리셀부에 있어서는, SRAM(Static Random Access Memory), 안티퓨즈, 플래시 메모리 등이 사용된다. 특히, 플래시 메모리 등의 불휘발성 메모리셀 트랜지스터를 메모리셀부에 이용한 FPGA는 기억 내용을 몇회라도 다시 쓸 수 있으며, 또한 소비 전력이 적고, 전원을 끊더라도 기억 내용이 삭제되지 않는다는 특징이 있기 때문에 유망시되고 있다.
그러나, 분리용 전극을 이용한 분리부에 의해서 게이트 어레이부를 분리하고, 불휘발성 메모리셀 트랜지스터를 메모리셀부에 이용한 반도체 장치에서는 게이트 어레이부의 게이트 전극과, 분리부의 분리용 전극과, 메모리셀부의 플로팅 게이트 전극과 콘트롤 게이트 전극을 형성할 필요가 있으며, 제조 공정이 복잡해진다는 문제가 있었다.
또한, 게이트 어레이부의 트랜지스터에는 고속 동작이 요구되기 때문에, 임계치를 낮게 유지할 필요가 있는 한편, 메모리셀부의 불휘발성 메모리셀 트랜지스터와 분리부에서는 누설 전류를 감소시키기 위해서 임계치를 높게 유지할 필요가 있다. 특히, 분리부에서는 누설 전류가 발생하여 통전한 ON상태가 되면 게이트 어레이가 오동작을 일으키기 때문에, 임계치를 특히 높게 유지할 필요가 있다. 그러나, 종래의 반도체 장치에서는 이러한 점에 아무런 배려가 이루어져 있지 않다는 문제가 있었다.
본 발명의 한 목적은 분리용 전극에 의해서 분리되는 복수의 전계 효과 트랜지스터와 불휘발성 메모리셀 트랜지스터를 구비하여, 제조 공정이 간단한 반도체 장치를 얻는 것이다.
또한, 본 발명의 다른 목적은 분리용 전극으로 분리되어 게이트 어레이를 구성하는 전계 효과 트랜지스터와, 불휘발성 메모리셀 트랜지스터를 구비하여, 제조 공정이 간단한 반도체 장치를 얻는 것이다.
또, 본 발명의 다른 목적은, 분리용 전극에 의해서 분리된 복수개의 전계 효과 트랜지스터와, 불휘발성 메모리셀 트랜지스터를 구비하여, 제조 공정이 간단하고 불휘발성 메모리셀 트랜지스터로의 기록·소거가 용이한 반도체 장치를 얻는 것이다.
본 발명의 또 다른 목적은 분리용 전극에 의해서 분리되는 전계 효과 트랜지스터와, 별도의 분리용 전극에 의해서 분리되는 불휘발성 메모리셀 트랜지스터를 구비하며, 제조 공정이 간단한 반도체 장치를 얻는 것이다.
본 발명의 또 다른 목적은 불휘발성 메모리셀 트랜지스터에서의 임계치가 전계 효과 트랜지스터에서의 임계치보다도 높고, 분리부에서의 임계치가 불휘발성 메모리셀 트랜지스터에서의 임계치 이상인 반도체 장치, 즉, 불휘발성 메모리셀 트랜지스터와, 고속 동작이 가능하고, 또한 분리부에서 확실히 분리되는 전계 효과 트랜지스터를 구비한 반도체 장치를 얻는 것이다.
또한, 본 발명의 또 다른 목적은 분리용 전극에 의해서 분리되고, 고속 동작이 가능한 전계 효과 트랜지스터와, 플로팅 게이트 전극으로부터의 전하의 누설이 적으며, 낮은 전압으로 동작가능한 불휘발성 메모리셀 트랜지스터를 구비한 반도체 장치를 얻는 것이다.
또한, 본 발명의 또 다른 목적은 전계 효과 트랜지스터와 불휘발성 메모리셀 트랜지스터가 확실히 전기적으로 분리되는 반도체 장치를 얻는 것이다.
또한, 본 발명의 또 다른 목적은 불휘발성 메모리셀 트랜지스터의 플로팅 게이트 전극의 게이트 길이와, 콘트롤 게이트 전극의 게이트 길이가 일치한 반도체 장치를 얻는 것이다.
도 1은 본 발명의 실시 형태1의 반도체 장치를 나타내는 평면도.
도 2는 본 발명의 실시 형태1의 반도체 장치를 나타내는 평면도.
도 3은 도 1(b)의 III-III선 방향의 단면도.
도 4는 도 1(b)의 IV-IV선 방향의 단면도.
도 5는 본 발명의 실시 형태1의 반도체 장치를 나타내는 단면도.
도 6은 본 발명의 실시 형태1의 반도체 장치의 제조 방법을 나타내는 단면도.
도 7은 본 발명의 실시 형태1의 반도체 장치의 제조 방법을 나타내는 단면도.
도 8은 본 발명의 실시 형태1의 반도체 장치의 제조 방법을 나타내는 단면도.
도 9는 본 발명의 실시 형태1의 반도체 장치의 제조 방법을 나타내는 단면도.
도 10은 본 발명의 실시 형태1의 반도체 장치의 제조 방법을 나타내는 단면도.
도 11은 본 발명의 실시 형태1의 반도체 장치의 제조 방법을 나타내는 단면도.
도 12는 본 발명의 실시 형태1의 반도체 장치의 제조 방법을 나타내는 단면도.
도 13은 본 발명의 실시 형태1의 반도체 장치의 제조 방법을 나타내는 단면도.
도 14는 본 발명의 실시 형태1의 반도체 장치의 제조 방법을 나타내는 단면도.
도 15는 본 발명의 실시 형태1의 반도체 장치의 제조 방법을 나타내는 단면도.
도 16은 본 발명의 실시 형태1의 반도체 장치의 제조 방법을 나타내는 단면도.
도 17은 본 발명의 실시 형태1의 반도체 장치의 제조 방법을 나타내는 단면도.
도 18은 본 발명의 실시 형태1의 반도체 장치의 제조 방법을 나타내는 단면도.
도 19는 본 발명의 실시 형태1의 반도체 장치의 제조 방법을 나타내는 단면도.
도 20은 본 발명의 실시 형태2의 반도체 장치를 나타내는 단면도.
도 21은 본 발명의 실시 형태2의 반도체 장치의 제조 방법을 나타내는 단면도.
도 22는 본 발명의 실시 형태2의 반도체 장치의 제조 방법을 나타내는 단면도.
도 23은 본 발명의 실시 형태3의 반도체 장치를 나타내는 단면도.
도 24는 본 발명의 실시 형태3의 반도체 장치의 제조 방법을 나타내는 단면도.
도 25는 본 발명의 실시 형태3의 반도체 장치의 제조 방법을 나타내는 단면도.
도 26은 본 발명의 실시 형태3의 반도체 장치의 제조 방법을 나타내는 단면도.
도 27은 본 발명의 실시 형태3의 반도체 장치의 제조 방법을 나타내는 단면도.
도 28은 본 발명의 실시 형태3의 반도체 장치의 제조 방법을 나타내는 단면도.
도 29는 본 발명의 실시 형태3의 반도체 장치의 제조 방법을 나타내는 단면도.
도 30은 본 발명의 실시 형태3의 반도체 장치의 제조 방법을 나타내는 단면도.
도 31은 본 발명의 실시 형태3의 반도체 장치의 제조 방법을 나타내는 단면도.
도 32는 본 발명의 실시 형태3의 반도체 장치의 제조 방법을 나타내는 단면도.
도 33은 본 발명의 실시 형태3의 반도체 장치의 제조 방법을 나타내는 단면도.
도 34는 본 발명의 실시 형태4의 반도체 장치를 나타내는 평면도.
도 35는 도 34(b)의 XXXV-XXXV선 방향의 단면도.
도 36은 도 34(b)의 XXXVI-XXXVI선 방향의 단면도.
도 37은 본 발명의 실시 형태4의 반도체 장치의 제조 방법을 나타내는 단면도.
도 38은 본 발명의 실시 형태4의 반도체 장치의 제조 방법을 나타내는 단면도.
도 39는 본 발명의 실시 형태4의 반도체 장치의 제조 방법을 나타내는 단면도.
도 40은 본 발명의 실시 형태4의 반도체 장치의 제조 방법을 나타내는 단면도.
도 41은 본 발명의 실시 형태4의 반도체 장치의 제조 방법을 나타내는 단면도.
도 42는 본 발명의 실시 형태4의 반도체 장치의 제조 방법을 나타내는 단면도.
도 43은 본 발명의 실시 형태4의 반도체 장치의 제조 방법을 나타내는 단면도.
도 44는 본 발명의 실시 형태4의 반도체 장치의 제조 방법을 나타내는 단면도.
도 45는 본 발명의 실시 형태4의 반도체 장치의 제조 방법을 나타내는 단면도.
도 46은 본 발명의 실시 형태5의 반도체 장치를 나타내는 단면도.
도 47은 본 발명의 실시 형태5의 반도체 장치의 제조 방법을 나타내는 단면도.
도 48은 본 발명의 실시 형태5의 반도체 장치의 제조 방법을 나타내는 단면도.
도 49는 본 발명의 실시 형태5의 반도체 장치의 제조 방법을 나타내는 단면도.
도 50은 본 발명의 실시 형태6의 반도체 장치를 나타내는 단면도.
도 51은 본 발명의 실시 형태6의 반도체 장치의 제조 방법을 나타내는 단면도.
도 52는 본 발명의 실시 형태6의 반도체 장치의 제조 방법을 나타내는 단면도.
도 53은 본 발명의 실시 형태6의 반도체 장치의 제조 방법을 나타내는 단면도.
도 54는 본 발명의 실시 형태7의 반도체 장치를 나타내는 단면도.
도 55는 본 발명의 실시 형태7의 반도체 장치의 제조 방법을 나타내는 단면도.
도 56은 본 발명의 실시 형태8의 반도체 장치를 나타내는 단면도.
도 57은 본 발명의 실시 형태8의 반도체 장치의 제조 방법을 나타내는 단면도.
도 58은 본 발명의 실시 형태8의 반도체 장치의 제조 방법을 나타내는 단면도.
도 59는 본 발명의 실시 형태9의 반도체 장치를 나타내는 단면도.
도 60은 본 발명의 실시 형태9의 반도체 장치의 제조 방법을 나타내는 단면도.
도 61은 본 발명의 실시 형태9의 반도체 장치의 제조 방법을 나타내는 단면도.
도 62는 본 발명의 실시 형태10의 반도체 장치를 나타내는 단면도.
도 63은 본 발명의 실시 형태10의 반도체 장치의 제조 방법을 나타내는 단면도.
도 64는 본 발명의 실시 형태10의 반도체 장치의 제조 방법을 나타내는 단면도.
도 65는 본 발명의 실시 형태10의 반도체 장치의 제조 방법을 나타내는 단면도.
도 66은 본 발명의 실시 형태10의 반도체 장치의 제조 방법을 나타내는 단면도.
도 67은 본 발명의 실시 형태11의 반도체 장치를 나타내는 단면도.
도 68은 본 발명의 실시 형태11의 반도체 장치의 제조 방법을 나타내는 단면도.
도 69는 본 발명의 실시 형태11의 반도체 장치의 제조 방법을 나타내는 단면도.
도 70은 종래의 반도체 장치를 나타내는 단면도.
도 71은 종래의 반도체 장치를 나타내는 단면도.
도 72는 종래의 반도체 장치를 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
2 : LOCOS 산화막
40a : 분리용 전극
40b : 플로팅 게이트 전극
49 : 분리부
80b : 콘트롤 전극
89 : 전계 효과 트랜지스터
99 : 불휘발성 메모리셀 트랜지스터
본 발명에 관한 반도체 장치는 반도체 기판과, 이 반도체 기판상에 형성된 복수개의 전계 효과 트랜지스터와, 상기 반도체 기판상에 형성된 불휘발성 메모리 트랜지스터와, 상기 복수개의 전계 효과 트랜지스터를 서로 전기적으로 분리하기 위해서 상기 반도체 기판상에 절연되어 형성된 제1 분리용 전극을 포함하는 제1 분리부를 구비하고, 상기 불휘발성 메모리 트랜지스터는 상기 반도체 기판상에 절연되어 형성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극상에 절연되어 형성된 콘트롤 게이트 전극을 포함하며, 상기 제1 분리용 전극은 상기 플로팅 게이트 전극과 거의 동일한 두께를 갖는 것이다.
또한, 상기 복수개의 전계 효과 트랜지스터는 1개의 방향을 따라서 서로 거리를 두고 나란히 배치되며, 또한 상기 반도체 기판상에 절연되어 형성된 복수개의 게이트 전극과, 상기 복수개의 게이트 전극의 사이에서 상기 반도체 기판에 형성된 복수개의 불순물 영역을 포함하고, 상기 게이트 전극은 상기 제1 분리용 전극상에서 절연되어 형성되어 있으며, 상기 제1 분리용 전극은 상기 불순물 영역에 인접하여, 상기 복수개의 게이트 전극이 나열된 방향에 따라서 연재되어 있는 것이다.
또한, 상기 전계 효과 트랜지스터는 게이트 전극을 포함하고, 그 게이트 전극의 측벽에 형성된 제1 측벽 절연막을 포함하며, 상기 불휘발성 메모리셀 트랜지스터는 상기 콘트롤 게이트 전극과 상기 플로팅 게이트 전극의 측벽에 형성된 제2 측벽 절연막을 포함하고, 상기 제2 측벽 절연막의 폭은 상기 제1 측벽 절연막의 폭보다도 작은 것이다.
또한, 본 발명에 관한 반도체 장치의 제조 방법은 불휘발성 메모리셀 트랜지스터와, 복수개의 전계 효과 트랜지스터를 구비한 반도체 장치의 제조 방법으로서,
반도체 기판상에 절연되어 분리용 전극과 플로팅 게이트 전극을 동시에 형성하는 공정과,
상기 분리용 전극에 의해서 서로 전기적으로 분리되도록 상기 반도체 기판상에 복수개의 전계 효과 트랜지스터를 형성하는 공정과,
상기 플로팅 게이트 전극상에 절연되어 콘트롤 게이트 전극을 형성하여 불휘발성 메모리셀 트랜지스터를 형성하는 공정을 포함한다.
또한, 상기 콘트롤 게이트 전극을 형성하는 공정은 상기 플로팅 게이트 전극상에 소정의 게이트 길이의 콘트롤 게이트 전극을 형성하고, 상기 콘트롤 게이트 전극을 마스크로하여 상기 플로팅 게이트 전극을 에칭함으로써 콘트롤 게이트 전극과 게이트 길이가 같은 플로팅 게이트 전극을 형성하는 것을 포함한다.
실시 형태1.
도 1∼도 5를 참조하여, 실리콘 기판(1)에 게이트 어레이부(1a)와 메모리셀부(1b)가 형성되어 있다. 게이트 어레이부(la)에는 p웰(88)과, n웰(87)이 형성되어 있다. p웰(88)과 n웰(87)을 분리하도록 LOCOS 산화막(2)이 형성되어 있다. 실리콘 기판(1)의 표면에서, P웰(88)에 P+전극(12a)이 형성되어 있다. P+전극(12a)은 고농도의 p형 불순물을 함유한다. 실리콘 기판(1)의 p웰(88)상에 복수개의 전계 효과형의 트랜지스터(89)가 형성되어 있다. 트랜지스터(89)는 두께100nm에서 게이트 전극(80a)과, 소스/드레인 영역으로서의 불순물 영역(l0a,11a)을 포함한다. 게이트 전극(80a)은 게이트 산화막(7)과 산화막(60a)을 개재하여 실리콘 기판(1)상에 형성되어 있다. 불순물 영역(10a)과 불순물 영역(11a)을 분리하도록 두께l00nm의 n형의 분리용 전극(40a)을 포함하는 분리부(49)가 형성되어 있다. 분리부(49)에 의해 각각의 트랜지스터(89)가 분리된다. 분리용 전극(40a)은 산화막(3a)을 개재하여 실리콘 기판(1)의 p웰(88)에 형성된다. 분리용 전극(40a)은 산화막(60a,61a)으로 씌워진다.
n웰(87)상에 복수개의 트랜지스터(27)가 형성된다. 트랜지스터(27)는 두께100nm의 p형의 게이트 전극(28a)과, 소스/드레인 영역으로서의 불순물 영역(25a,26a)을 포함한다. 게이트 전극(28a)은 게이트 산화막을 개재하여 n웰(87)상에 형성된다. 불순물 영역(25a과 26a)은 분리용 전극(29a)를 포함하는 분리부에 의해 분리된다. LOCOS 산화막(2)과, 분리용 전극(29a)의 사이에 n+전극(19a)이 형성된다. n+전극(19a)은 고농도의 n형 불순물을 함유한다. n+전극(19a)은 게이트 전극(28a)과 전기적으로 접속된다. 트랜지스터(27)가 작동시에는 n+전극(19a)은 접지 전위, P+전극(19a)은 전원전위로 된다. 또한,P+전극(12a)은 게이트 전극(80a)과 전기적으로 접속된다. 게이트 전극(80a)의 측벽에 산화막(90a)이 형성된다.
실리콘 기판(1)의 메모리셀부(1b)에는 플래시 메모리(99)가 형성되어 있다. 플래시 메모리(99)는 n형의 콘트롤 게이트 전극(80b)과, 두께 100nm의 n형의 플로팅 게이트 전극(40b)과, 소스/드레인 영역으로서의 불순물 영역(l0b,1lb)을 구비하고 있다. 도 5의 (a)에 도시된 바와 같이, 플로팅 게이트 전극(40b)의 상단 및 하단이 콘트롤 게이트 전극(80b)의 아래에 위치하며, 또한 플로팅 게이트 전극(40b)과 콘트롤 게이트 전극(80b)과의 중심축이 일치하게 형성되어도 좋다. 또한, 도 5의 (b)에 도시된 바와 같이, 플로팅 게이트 전극(40b)의 하단과 콘트롤 게이트 전극(80b)의 하단이 일치하며, 플로팅 게이트 전극(40b)의 상단이 콘트롤 게이트 전극(80b)의 아래에 위치하여도 좋다. 또한, 도 5의 (c)에 도시된 바와 같이, 플로팅 게이트(40b)의 상단과, 콘트롤 게이트 전극(80b)의 상단이 일치하며, 또한 플로팅 게이트 전극(40b)의 하단이 콘트롤 게이트 전극(80b)의 아래에 위치하여도 좋다. 또한, 도 5의 (d)에 도시된 바와 같이, 플로팅 게이트 전극(40b)의 상단 및 하단이 콘트롤 게이트 전극(80b)의 상단 및 하단과 일치하여도 좋다. 플로팅 게이트 전극(40b)은 산화막(3b)을 개재하여 실리콘 기판(1)상에 형성된다. 콘트롤 게이트 전극(80b)은 산화막(60b)을 개재하여 플로팅 게이트 전극(40b)상에 형성된다. 콘트롤 게이트 전극(80b)과 플로팅 게이트 전극(40b)의 측벽에 산화막(90b)이 형성된다.
실리콘 기판(1) 전체를 덮도록 층간 절연막(14)이 형성된다. 층간 절연막(14)상에 알루미늄 배선(16)이 형성된다. 알루미늄 배선(16)은 콘택플러그(15)를 개재하여 P+전극(12a), 불순물 영역(llb), 분리용 전극(40a), 게이트 전극(80a,28a), n+전극(19a)에 전기적으로 접속된다.
다음에, 도 6∼도 17을 참조하여, 도 1∼도 5에 나타낸 반도체 장치의 제조 방법에 관해서 설명한다.
도 6을 참조하여, 비저항 l0Ω·cm의 p형 실리콘 기판(1)의 표면에 두께 400nm의 실리콘 산화막으로 이루어진 LOCOS 산화막(2)이 LOCOS법에 의해서 형성된다. 주입 에너지 200∼500KeV, 주입량 1×1013/cm2로 실리콘 기판(1)에 선택적으로 붕소를 이온주입함으로써, p웰(88)이 실리콘 기판(1)의 표면에 형성된다. 실리콘 기판(1)의 표면에서 p웰(88)의 저부까지의 거리는 약500∼1000nm이다. 또한, 주입 에너지 400∼900KeV, 주입량 1×1013/cm2로 실리콘 기판(1)에 선택적으로 인을 이온주입함으로써, 도 1에 나타내는 n웰(87)이 실리콘 기판(1)의 표면에 형성된다. 실리콘 기판(1)의 표면에서 n웰(87)의 저부까지의 거리는 약500∼1000nm이다.
도 7을 참조하여, 실리콘 기판(1)의 표면에 두께 약10nm의 TEOS(Tetraethyl 0rthosilicate) 산화막으로 이루어진 산화막(3a,3b)이 형성된다.
도 8을 참조하여, 산화막(3a,3b)상에 두께 100nm의 폴리실리콘(4)을 형성한다. 메모리셀 영역(1b) 및 p웰(88)상의 폴리실리콘(4)에는 인을 이온주입한다. n웰(87)상의 폴리실리콘(4)에는 폴리실리콘(4)에는 붕소를 이온주입한다. 폴리실리콘(4)상에 CVD법에 의해 두께 100nm의 TEOS 산화막을 퇴적함으로써 산화막(5)을 형성한다.
도 9를 참조하여, 산화막(3a,3b,5), 폴리실리콘(4)을 선택적으로 에칭함으로써, 게이트 어레이부(1a)의 산화막(3a)과 두께 100nm의 n형의 분리용 전극(40a)과 층간 산화막(50a)과, 메모리셀부(1b)의 산화막(3b)과 두께 100nm의 n형의 플로팅 게이트 전극(40b)과 층간 산화막(50b)을 형성한다. 또한, 게이트 어레이부(1a)에서는 도 1에서 나타내는 p형의 분리용 전극(29a)도 형성된다.
도 10을 참조하여, 실리콘 기판(1)을 덮도록 두께 100nm의 산화막을 CVD법에 의해 퇴적하여 산화막(6)을 형성한다.
도 11을 참조하여, 산화막(6)을 이방성 에칭함으로써, 분리용 전극(40a)을 덮는 산화막(60a,61a)과, 플로팅 게이트 전극(40b)을 씌우는 산화막(60b,61b)이 형성된다.
도 12를 참조하여, 실리콘 기판(1)상에 두께 6nm의 게이트 산화막(7)을 열산화법에 의해 형성한다.
도 13을 참조하여, 실리콘 기판(1)상에 두께 100nm의 폴리실리콘(8)을 CVD법에 의해 퇴적한다. 플로팅 게이트 전극(40b) 및 p웰(88)상의 폴리실리콘(8)에 인을 이온주입한다. n웰(87)상의 폴리실리콘(8)에 붕소를 이온주입한다.
도 14를 참조하여, 폴리실리콘(8)을 선택적으로 에칭함으로써, n형의 게이트 전극(80a)과 n형의 콘트롤 게이트 전극(80b)이 형성된다. 또한, 게이트어레이부(1a)에서는 도 1에서 나타내는 p형의 게이트 전극(28a)도 형성된다.
도 15를 참조하여, 실리콘 기판(1)을 덮도록 두께 l00nm의 TEOS 산화막을 퇴적시켜 산화막(9)을 형성한다.
도 16을 참조하여, 산화막(9)을 이방성 에칭함으로써, 게이트 전극(80a)의 측벽에 산화막(90a)을 형성한다. 또한, 동시에 콘트롤 게이트 전극(80b)과 플로팅 게이트 전극(40b)의 측벽에 산화막(90b)을 형성한다.
도 17을 참조하여, 주입 에너지 l0KeV, 주입량 1×1015/cm2로 화살표100으로 나타내는 붕소를 실리콘 기판(l)에 선택적으로 이온주입한다. 이렇게함으로써, 게이트 어레이부(1a)의 P+전극(12a)과, 도 1에서 나타내는 불순물 영역(25a,26a)이 형성된다. 다음에, 주입 에너지 50KeV, 주입량 1×1015/cm2로 실리콘 기판(1)에 비소를 선택적으로 이온주입함으로써, 불순물 영역(l0a,10b,lla,1lb)과, 도 1에서 나타내는 n+전극(19a)을 형성한다.
도 3을 참조하여, 실리콘 기판(1) 전체를 덮도록 CVD법에 의해 두께 100nm의 TEOS 산화막을 형성한다. 다음에, 이 TEOS 산화막상에 BPTEOS(Boro Phospho Tetratethyl 0rthosilicate) 산화막을 퇴적한다. 다음에, BPTEOS 산화막상에 두께 100nm의 TEOS 산화막을 CVD법에 의해 퇴적한다. 이렇게 하여, 층간 절연막(14)을 형성한다. 다음에, 층간 절연막(14)을 선택적으로 이방성 에칭함으로써 P+전극(12a)에 도달하는 콘택홀을 형성한다. 또한, 분리용 전극(40a), 불순물영역(llb), 게이트 전극(80a), n+전극(19a), 분리용 전극(29a), 또는 게이트 전극(28a)에 도달하는 콘택홀도 형성한다. 다음에, 이들 콘택홀을 충전하도록 텅스텐으로 이루어진 콘택플러그(15)를 CVD법에 의해 형성한다. 층간 절연막(14)상에 스퍼터링법에 의해 알루미늄막을 형성한다. 이 알루미늄막을 소정의 패턴에 따라서 에칭함으로써 알루미늄 배선(16)을 형성한다. 이렇게 하여, 본 발명의 반도체 장치가 완성된다.
이상 설명한 바와 같이, 실시 형태1의 반도체 장치 및 그 제조 방법에 의하면, 도 8 및 도 9에서 나타내는 공정에서, 분리용 전극(40a)과 플로팅 게이트 전극(40b)을 동일 공정으로 형성하기 때문에, 전극의 제조 공정을 줄일 수 있다. 따라서, 종래보다도 적은 공정으로 FPGA를 제조할 수 있다.
또한, 이상 설명한 실시 형태에 있어서는 도 4에 도시된 바와 같이 게이트 어레이부(1a)의 트랜지스터(89)에 있어서 소스/드레인 영역으로서의 불순물 영역(10a,11a)을 싱글 드레인 구조로 하고 있다. 그러나, 소스/드레인 영역은 싱글 드레인 구조에 한정되는 것은 아니며, 도 18에 도시된 바와 같이, LDD 구조(Lightly Doped Drain)로 하여도 좋다. 이 경우, 불순물 영역(10a,11a)의 단부에 n형의 저농도 불순물 영역(l01a)을 형성한다. 이 저농도 불순물 영역(101a)은, 도 16에서 나타내는 공정에서, 산화막(90a,90b)을 형성한 후 실리콘 기판(1)의 p웰(88)이 형성된 부분에, 주입 에너지 50KeV, 주입량 1×l013/cm2로 비소를 이온주입함으로써 형성한다. 또한, 도면에는 표시되어 있지 않지만, 도 1 중의 트랜지스터(27)에 있어서의 소스/드레인 영역으로서의 불순물 영역(25a,26a)을 LDD 구조로 할 수도 있다. 이 경우, 도 16에서 나타내는 공정에서, 산화막(90a,90b)을 형성한 후, n웰(87)이 형성된 부분에 주입 에너지 l0KeV, 주입량 l×l013/cm2로 붕소를 이온주입함으로써 p형의 저농도 불순물 영역을 형성한다.
또한, 실시 형태1에서는 플래시 메모리(99)의 플로팅 게이트(40b)와 콘트롤 게이트(90b)의 게이트 길이는 거의 동일한 것으로 하였다. 그러나, 플로팅 게이트와 콘트롤 게이트의 형상은 이것에 한정되는 것은 아니다. 즉, 도 19에 도시된 바와 같이 플래시 메모리(99)의 콘트롤 게이트 전극(81b)의 게이트 길이를 플로팅 게이트 전극(40b)의 게이트 길이보다도 길게 하여 콘트롤 게이트 전극(81b)이 불순물 영역(11b) 상부에 연장되어 선택 게이트를 겸하는 형상으로 하는 것도 가능하다.
도 19에서 나타낸 것과 같은 플래시 메모리(99)를 제조하기 위해서는 도 14에서 나타내는 공정에서, 플로팅 게이트 전극이 실리콘 기판(1)과 접촉하도록 폴리실리콘(8)을 에칭하면 좋다. 이 경우에 있어서도, 전극을 형성하는 공정은 종래에 비하여 줄고 있기 때문에, 간단한 공정에서 이 반도체 장치를 제조할 수 있다.
또, 게이트 전극(80a)과 콘트롤 게이트 전극(80b)을 폴리실리콘으로 구성하였지만, 이들 전극을 CoSi2, TiSi2또는 NiSi2등의 실리사이드로 구성하여도 좋다.
또한, 본 실시 형태에서는 게이트 어레이와 플래시 메모리를 집적화한 FPGA 에 관해서 설명하였지만, 마이크로 프로세서와 플래시 메모리를 조합한 것이나 DSP(Digital Signal Processor)와 플래시 메모리를 조합한 것에 관해서도 적용할수 있다.
실시 형태2.
이상 설명한 실시 형태1에서는 플래시 메모리(99)의 콘트롤 게이트 전극(80b)과 플로팅 게이트 전극(40b)의 측벽에 산화막(90b)을 잔존시키고 있었지만, 실시 형태2에서는 도 20에 도시된 바와 같이 이 산화막(92b)의 폭을 실시 형태1에 비하여 작게 하고 있다. 또한, 본 실시예에서는 실시 형태1에 비하여 불순물 영역(l0b,11b)의 단부가 플로팅 게이트 전극(40b)에 접근하고 있다.
다음에, 도 20에 나타낸 반도체 장치의 제조 방법에 관해서 설명한다.
실시 형태1의 도 6∼도 16에 나타내는 공정과 동일한 공정을 거쳐서 콘트롤 게이트 전극(80b) 및 플로팅 게이트 전극(40b)의 측벽에 산화막(90b)을 형성한다.
도 21을 참조하여, 게이트 어레이부(1a)를 덮도록 레지스트(200)를 형성한다.
도 22를 참조하여, 레지스터(200)를 마스크로하여 산화막(90b)을 불산 용액으로 등방성 에칭함으로써 폭이 좁은 산화막(92b)을 형성한다.
다음에 실시 형태1의 도 17, 도 3에서 나타내는 공정을 거쳐서 도 20에서 나타내는 반도체 장치가 완성된다.
이와 같이 구성된 반도체 장치에 있어서는, 우선 실시 형태1에서 진술한 바와 같은 효과가 있다. 또한, 플래시 메모리(99)의 측벽에 형성된 산화막(92b)의 폭이 좁기 때문에, 이 산화막(92b)을 마스크로하여 실리콘 기판(1)에 불순물 이온을 주입함으로써 형성되는 소스/드레인 영역으로서의 불순물 영역(10b,11b)이 플로팅 게이트 전극(40b)에 접근하게 된다. 그 때문에, 불순물 영역(10b,1lb)의 단부에서 전계가 강해지기 때문에 애벌랜치 항복(avalanche breakdown)이 일어나기 쉬워진다. 그 때문에 플래시 메모리(99)로의 기록이 쉬워지는 효과가 있다.
실시 형태3.
실시 형태1에서는 플로팅 게이트 전극(40b)의 게이트 길이와 콘트롤 게이트 전극(80b)의 게이트 길이는 거의 같았지만, 실시 형태3에 있어서는 도 23에 도시된 바와 같이, 플로팅 게이트 전극(41b)과 콘트롤 게이트 전극(82b)의 게이트 길이는 더욱 정밀도가 좋게 일치하고 있다. 그 이외의 구성에 관해서는 실시 형태1과 동일하다.
다음에, 도 24∼도 33을 참조하여, 도 23에 표시된 반도체 장치의 제조 방법에 관해서 설명한다.
도 24를 참조하여, 실시 형태1의 도 5∼도 9에서 나타내는 공정과 동일한 제조 공정을 거쳐서 실리콘 기판(1)상에 LOCOS 산화막(2), p웰(88), 산화막(3a,31b), 분리용 전극(40a), 플로팅 게이트 전극(41b), 층간 산화막(50a,51b)을 형성한다. 여기서, 산화막(31b), 콘트롤 게이트 전극(41b), 층간 산화막(51b)의 두께는 도 9에서 나타내는 산화막(3b), 플로팅 게이트 전극(40b), 층간 산화막(50b)과 동일한 두께이다. 또한, 산화막(31b), 플로팅 게이트 전극(41b), 층간 산화막(51b)의 폭은 최종적으로 형성되어야 되는 폭(0.35μm)보다 조금 큰 폭(0.5μm )이다.
도 25를 참조하여, 실리콘 기판(1)을 덮도록 CVD법에 의해 두께 100nm의 TEOS 산화막을 퇴적함으로써 산화막(6)을 형성한다.
도 26을 참조하여, 산화막(6)을 이방성에칭함으로써, 분리용 전극(40a)을 덮는 산화막(60a,61a)과, 플로팅 게이트 전극(41b)을 씌우는 산화막(61b,60b)이 형성된다.
도 27을 참조하여, 실리콘 기판(1)의 표면에 두께 6nm의 게이트 산화막(7)을 열산화법에 의해 형성한다.
도 28을 참조하여, 실리콘 기판(1)을 덮도록 두께 200nm의 폴리 실리콘(81)을 CVD법으로 형성한다. p웰(88) 및 플로팅 게이트 전극(41b)상에 위치하는 폴리실리콘(81)에 비소를 이온주입한다. n웰(87)상에 위치하는 폴리실리콘(81)에 붕소를 이온주입한다.
도 29를 참조하여, 폴리실리콘(81)을 선택적으로 이방성에칭함으로써 게이트 전극(81a)과 콘트롤 전극(82b)이 형성된다. 이 콘트롤 게이트 전극(82b)의 폭은 최종적으로 형성되어야 되는 폭(0.35μm)이다.
도 30을 참조하여, 게이트 어레이부(la)를 레지스트(200)로 씌운다. 화살표l01로 나타내는 에칭개스(CH4+H2또는 CHF3+02)에 의해 콘트롤 게이트 전극(82b)을 마스크로하여 산화막(61b)을 에칭한다. 이 때, 콘트롤 게이트 전극(82b)의 폭과 산화막(6lb)의 폭이 동일하게 된다.
도 31을 참조하여, 화살표l02로 나타낸 에칭개스(CF4,Cl2, 또는 HBr)에 의해 콘트롤 게이트 전극(82b)을 마스크로하여 플로팅 게이트 전극(41b)을 에칭한다. 이 때, 콘트롤 게이트 전극(82b)과 플로팅 게이트 전극(41b)의 폭이 동일해진다.또한, 콘트롤 게이트 전극(82b)도 에칭되지만, 콘트롤 게이트 전극(82b)의 두께는 두껍기 때문에(200nm), 에칭되어도 콘트롤 게이트 전극(82b)이 없어지는 일은 없다.
도 32를 참조하여, 화살표 101로 나타내는 에칭개스(CH4+H2또는 CHF3+02)를 사용하여 콘트롤 게이트 전극(82b)을 마스크로하여 산화막(3lb)을 에칭한다.
도 33을 참조하여, 사출 성형에 의해 레지스트(200)를 제거한다.
이 후, 실시 형태1의 도 15, 도 16, 도 17 및 도 3에서 나타내는 공정을 거쳐서 반도체 장치가 완성된다.
이와 같이 구성된 반도체 장치 및 그 제조 방법에 있어서는, 상술한 실시 형태1에서 나타내는 효과가 있다. 또한, 도 31에서 나타내는 공정에서, 콘트롤 게이트 전극(82b)을 마스크로하여 에칭함으로써 플로팅 게이트 전극(41b)을 형성하고 있다. 따라서, 플로팅 게이트 전극(41b)의 게이트 길이와 콘트롤 게이트 전극(82b)의 게이트 길이는 이들 전극을 각각의 사진 제판 공정에 의해서 형성한 경우에 비하여 정밀도가 좋게 일치한다. 그 때문에, 플로팅 게이트 전극상에 콘트롤 게이트 전극이 형성되지 않는 것에 의한 품질 불량을 막을 수 있으며, 반도체 장치의 수율을 향상시킬 수 있다.
실시 형태4.
도 34∼도 36을 참조하여, 실리콘 기판(1)에는 게이트 어레이부(1a)와 메모리셀부(lb)가 형성되어 있다. 게이트 어레이부(1a)의 단면은 도 3 중의 좌측에 위치하는 단면과 동일한 것이다. 메모리셀부(lb)에는 복수의 플래시 메모리(98)가 형성되어 있다. 플래시 메모리(98)는 소스 영역으로서의 불순물 영역(10b)과, 드레인 영역으로서의 불순물 영역(1lc)과, 두께 l00nm의 플로팅 게이트 전극(40c)과, 콘트롤 게이트 전극(80c)을 구비하고 있다. 실리콘 기판(1)에 불순물 영역(11c)이 형성되어 있다. 불순물 영역(11c)을 둘러싸도록 링형상의 플로팅 게이트 전극(40c)이 산화막(3c)을 개재하여 형성되어 있다. 플로팅 게이트 전극(40c)을 덮는 콘트롤 게이트 전극(80c)이 도 34 중의 가로방향으로 연장되게 형성되어 있다. 플로팅 게이트 전극(40c)을 사이에 두고 불순물 영역(11c)과 반대측에 소스 영역으로서의 불순물 영역(10b)이 콘트롤 게이트 전극(80c)을 따라 연장되도록 형성되어 있다. 2개의 불순물 영역(10b)의 사이에 두께 100nm의 분리용 전극(40d)을 포함하는 분리부(47)가 형성되어 있다. 분리용 전극(40d)은 2개의 불순물 영역(l0b)을 분리하고, 산화막(3f)을 개재하여 실리콘 기판(1)상에 형성된다. 분리용 전극(40d)을 덮도록 산화막(60d,61d)이 형성되어 있다. 실리콘 기판(1)을 덮도록 층간 절연막(14)이 형성되어 있다. 불순물 영역(1lc)에 도달하는 콘택홀이 층간 절연막(14)에 형성되어 있다. 콘택홀을 충전하도록 콘택플러그(15)가 형성되어 있다. 콘택플러그와 접하도록 알루미늄 배선(16)이 형성되어 있다.
다음에, 도 37∼도 45를 참조하여, 도 36에서 나타내는 반도체 장치의 제조 방법에 관해서 설명한다.
도 37을 참조하여, p형의 실리콘 기판(1)상에 두께 400nm의 LOCOS 산화막(2)을 형성한다. 다음에, 실리콘 기판(1)에 주입 에너지 200∼500KeV, 주입량1×1013/cm2로 붕소를 선택적으로 이온주입함으로써 p웰(88)을 형성한다. 또한, 실리콘 기판(1)에 주입 에너지 400∼900KeV, 주입량 1×1013/cm2로 비소를 선택적으로 이온주입함으로써 n웰을 형성한다. 실리콘 기판(1) 전체를 덮도록 두께 10nm의 산화막(3a,3c)을 CVD법에 의해 형성한다. 이 산화막(3a,3c)을 덮도록 두께 100nm의 폴리실리콘(4)을 형성하는 메모리셀 영역(lb) 및 p웰(88) 상의 폴리실리콘(4)에 인을 이온주입한다. n웰(87)상의 폴리실리콘에 붕소를 이온주입한다. 이 폴리실리콘(4)상에 두께 100nm의 산화막(5)을 CVD법에 의해 형성한다.
도 38을 참조하여, 이들 산화막(3a,3c,5), 폴리실리콘(4)을 소정의 패턴에 따라서 이방성에칭함으로써 산화막(3a,3c,3f), 두께 100nm의 분리용 전극(40a,40d), 두께 100nm의 플로팅 게이트 전극(40c), 층간 산화막(50a,50c,50d)이 형성된다.
실리콘 기판(1)을 덮도록 CVD법에 의해 산화막(6)이 형성된다.
도 39를 참조하여, 산화막(6)을 이방성에칭함으로써, 분리용 전극(40a)을 씌우는 산화막(60a,61a), 플로팅 게이트 전극(40c)을 덮는 산화막(60c,6lc), 분리용 전극(40d)을 산화막(60d,61d)을 형성한다.
도 40을 참조하여, 실리콘 기판(1)상에 두께 6nm의 산화막(7)을 열산화법에 의해 형성한다.
도 41을 참조하여, 실리콘 기판(1)을 덮도록 CVD법에 의해 두께 l00nm의 폴리실리콘(8)을 형성한다. p웰(88) 및 플로팅 게이트 전극(40c)상의 폴리실리콘(8)에 인이 이온주입된다. n웰상의 폴리실리콘(8)에 붕소가 이온주입된다.
도 42를 참조하여, 폴리실리콘(8)을 소정의 형상으로 패터닝함으로써, 게이트 전극(80a)과, 콘트롤 게이트 전극(80c)이 형성된다.
도 43을 참조하여, 실리콘 기판(1)을 덮도록 두께 l00nm의 TEOS 산화막을 퇴적함으로써 산화막(9)이 형성된다.
도 44를 참조하여, 산화막(9)을 이방성에칭함으로써 게이트 전극(80a)의 측벽에 산화막(90a)이 형성된다. 또한, 콘트롤 게이트 전극(80c)의 측벽에 산화막(90c)이 형성된다.
도 45를 참조하여, 실리콘 기판(1)에 주입 에너지 10KeV, 주입량 1×1015/cm2로, 화살표100로 나타낸 붕소를 선택적으로 이온주입함으로써 P+전극(12a)과, 불순물 영역(l0b,1lc)이 형성된다. 또한, 게이트 어레이부(la)에서 n웰이 형성된 영역에는 주입 에너지 50KeV, 주입량 1×1015/cm2로 비소가 이온주입된다.
도 36을 참조하여, 실리콘 기판(1)을 씌우는 층간 절연막(14)을 형성한다. 불순물 영역(llc)에 도달하는 콘택홀을 층간 절연막(14)에 형성한다. 콘택홀을 충전하도록 텅스텐으로 이루어진 콘택플러그(15)를 CVD법에 의해 형성한다. 층간 절연막(14)상에 콘택플러그(15)에 접하도록 알루미늄 배선(16)을 형성한다. 이것에 의해 반도체 장치가 완성된다.
이상 설명한 바와 같이, 실시 형태4의 반도체 장치 및 그 제조 방법에 의하면, 도 37에 나타내는 공정에서, 게이트 어레이부(1a)의 분리용 전극(40a)과, 메모리셀부(1b)의 플로팅 게이트 전극(40c)과, 분리용 전극(40d)을 동일한 공정에서 형성하고 있기 때문에, 전극을 형성하는 공정을 줄일 수 있다. 그 때문에, 적은 제조 공정으로 FPGA를 제조할 수 있다.
또한, 도 34에 도시된 바와 같이, 메모리셀부(1b)의 플래시 메모리(98)를 분리하기 위해서 분리용 전극(40d)을 포함하는 분리부(47)를 이용하였기 때문에, 플래시 메모리(98)의 분리를 확실히 행할 수 있다.
실시 형태5.
실시 형태1에서는 분리용 전극(40a), 플로팅 게이트 전극(40b) 및 게이트 전극(80a)의 아래에는 불순물 영역을 형성하지 않았지만, 실시 형태5에서는 도 46에 도시된 바와 같이, 분리용 전극(40a)의 아래에 채널 도우프 영역으로서의 p형의 불순물 영역(132)이 형성되어 있고, 플로팅 게이트 전극(40b)의 아래에 채널 도우프 영역으로서의 p형의 불순물 영역(133)이 형성되어 있으며, 게이트 전극(80a)의 아래에 채널 도우프 영역으로서의 p형의 불순물 영역(131)이 형성되어 있다. 불순물 영역(131)의 불순물 농도는 nGA이고, 불순물 영역(132)의 불순물 농도nFS이며, 불순물 영역(133)의 불순물 농도는 nFlash이다. 또한, nGA와, nFS와, nFlash와의 사이에는 nGA<nFlash≤nFS로 나타내는 관계가 성립한다. 그 이외의 구조에 관해서는 도 3에 표시된 실시 형태1과 같다.
다음에, 도 47∼도 49를 참조하여, 도 46에 표시된 반도체 장치의 제조 방법에 관해서 설명한다.
도 47을 참조하여, 실리콘 기판(1)상에 실시 형태1과 같이 LOCOS 산화막(2)을 형성한다. 다음에, 실시 형태1과 같이, 실리콘 기판(1)에 p웰(88)을 형성한다. 이어서, 게이트 어레이부(1a)를 덮도록 레지스트(200)를 형성한다. 이 레지스트(200)를 마스크로하여 주입 에너지 20KeV, 주입량 7×1012/cm2로 화살표103으로 나타낸 붕소를 실리콘 기판(1)에 주입한다. 이것에 의해, 채널 도우프 영역으로서의 p형의 불순물 영역(133)을 형성한다. 불순물 영역(133) 중의 불순물 농도는 nFlash7×1017/cm3이다.
도 48을 참조하여, 메모리셀부(1b)를 덮는 레지스트(201b)를 형성한다. 또한, 게이트 어레이부(la)의 일부를 씌우는 레지스트(201a)를 형성한다. 이 레지스트(201a,201b)를 마스크로하여 주입 에너지 20KeV, 주입량 1×1013/cm2로 화살표104로 나타내는 붕소를 실리콘 기판(1)에 이온주입함으로써, 채널 도우프 영역으로서의 p형의 불순물 영역(132)을 형성한다. 불순물 영역(132)의 불순물 농도는 nFSl×l018/cm3이다.
도 49를 참조하여, 실시 형태1의 도 7∼도 11에서 나타내는 공정을 거쳐서 산화막(3a,3b), 분리용 전극(40a), 플로팅 게이트 전극(40b), 산화막(60a,61a,60b, 61b)을 형성한다. 다음에, 주입 에너지 20KeV, 주입량 6×l012/cm2로 화살표 l05로 나타내는 붕소를 실리콘 기판(1)에 이온주입함으로써, 채널 도우프 영역으로서의 p형의 불순물 영역(131)을 형성한다. 불순물 영역(131)의 불순물 농도는 nGA6×1017/cm3이다.
다음에, 실시 형태1의 도 12∼도 17 및 도 3에서 나타내는 공정을 거쳐서 도 46에서 나타내는 반도체 장치가 완성된다.
이상 설명한 바와 같이, 실시 형태5에 있어서의 반도체 장치와 그 제조 방법에 의하면, 우선 실시 형태1에서 진술한 바와 같은 효과가 있다. 또한, 게이트 전극(80a)의 아래에 채널 도우프 영역으로서의 불순물 영역(131)(불순물 농도nGA)가 형성된다. 또한, 분리용 전극(40a)의 아래에 채널 도우프 영역으로서의 불순물 영역(132)(불순물 농도nFS)이 형성된다. 또한, 플로팅 게이트 전극(40b)의 아래에 채널 도우프 영역으로서의 불순물 영역(133)(불순물 농도nFlash)이 형성된다. 이들 불순물 농도 사이에는 nGA<nFlash≤nFS로 나타내는 관계가 성립한다. 여기서, 각각의 전극의 임계치 전압V와, 채널 도우프 영역의 불순물 농도n과, 전극과 채널 도우프 영역 사이의 산화막의 막두께 T와의 사이에는 V≒V0+k·T·nl/2로 나타내는 관계가 있다. k는 비례 정수이다. 따라서, 본 발명에 의하면, 게이트 전극(80a)에서의 임계치를 VGA, 플로팅 게이트 전극(40b)에서의 임계치 전압을 VFlash, 분리용 전극(40a)에서의 임계치 전압을 VFS로 하면, T가 일정하다면 VGA<VFlash≤VFS가 된다. 그 때문에, 게이트 어레이부(1a)의 전계 효과 트랜지스터(89)는 임계치가 낮기 때문에 고속 동작이 가능해지고, 분리부(49)에서는 임계치가 높기 때문에 누설 전류가 적어진다는 효과가 있다.
또한, 도 49에 나타내는 공정에서, 실리콘 기판(1)의 전면에 화살표105로 나타내는 붕소를 실리콘 기판(1) 전체에 주입하고 있지만, 이 때의 주입량은 충분하게 작기 때문에, n+전극(19a)이나 n형의 불순물 영역(10a,1la)의 불순물 농도에 영향을 주는 일은 없다.
실시 형태6.
실시 형태5에서는 분리용 전극(40a) 및 플로팅 게이트 전극(40b)을 형성하기 전에 불순물 영역(132,133)을 형성하였지만, 실시 형태6에서는 플로팅 게이트 전극(40b) 및 분리용 전극(40a)을 형성한 후에 불순물 영역(132,133)을 형성한다.
도 50을 참조하여, 분리용 전극(40a) 아래에 채널 도우프 영역으로서의 p형의 불순물 영역(132)이 형성되어 있다. 플로팅 게이트 전극(40b) 아래에 채널 도우프 영역으로서의 p형의 불순물 영역(133)이 형성되어 있다. 불순물 영역(132)과 불순물 영역(133)의 불순물 농도는 같다. 불순물 영역(132)과 불순물 영역(133)은 분리용 전극(40a) 및 플로팅 게이트 전극(40b)이 만들어진 후에 형성된다. 또한, 불순물 영역(132)은 불순물 영역(131)의 아래로 연장되어 있다. 또한, 불순물 영역(133)은 불순물 영역(l0b,1lb)의 아래로 연장되어 있다. 그 이외의 구조에 관해서는 도 46에 나타낸 실시 형태5와 같다.
다음에, 도 51을 참조하여, 도 50에 표시된 반도체 장치의 제조 방법에 관해서 설명한다.
우선, 실시 형태1의 도 6∼도 11에서 나타내는 공정을 거쳐서 실리콘 기판(1)상에 LOCOS 산화막(2), 산화막(3a,3b,60a,60b,61a,6lb), 분리용 전극(40a), 플로팅 게이트 전극(40b), p웰(88)을 형성한다. 다음에, 주입 에너지 70KeV, 주입량 l×1013/cm2로, 화살표 106으로 나타내는 붕소를 실리콘 기판(l)에 이온주입함으로써, p형의 불순물 영역(132)과, p형 불순물 영역(133)을 형성한다. 불순물 영역(132) 중의 불순물 농도와 불순물 영역(133) 중의 불순물 농도는 동일하다. 다음에, 실시 형태5의 도 49에서 나타내는 공정을 거쳐서 불순물 영역(131)을 형성하여, 실시 형태1의 도 12∼도 17 및 도 3에서 나타내는 공정을 거쳐서 이 도면의 반도체 장치가 완성된다.
이상 설명한 바와 같이, 실시 형태6에 있어서의 반도체 장치의 그 제조 방법에 의하면, 도 51에서 나타내는 공정에서, 불순물 영역(132)과 불순물 영역(133)을 동시에 형성할 수 있기 때문에, 실시 형태5에서 진술한 효과외에 추가로 제조 공정을 적게 할 수 있는 효과가 있다.
또한, 도 50에 나타내는 반도체 장치의 제조 방법중 다른 1개의 제조 공정에 관해서 도 52∼도 53을 참조하여 설명한다.
도 52를 참조하여, 실시 형태1의 도 6∼도 11에서 나타내는 공정을 거쳐서 실리콘 기판(1)상에 LOCOS 산화막(2), 산화막(3a,3b,60a,60b,61a,61b), 플로팅 게이트 전극(40b), 분리용 전극(40a), p웰(88)을 형성한다. 다음에, 메모리셀부(lb)를 레지스트(200)로 덮고, 주입 에너지 70KeV, 주입량 1×1013/cm2로, 화살표 l05a로나타낸 붕소를 실리콘 기판(1)의 게이트 어레이부(1a)에 이온주입함으로써, 채널 도우프 영역으로서의 p형의 블순물 영역(132)을 형성한다.
도 53을 참조하여, 게이트 어레이부(1a)를 레지스트(200)로 덮고, 주입 에너지 70KeV, 주입량 7×l012/cm2로, 실리콘 기판(1)의 메모리셀부(1b)에 화살표 105b로 나타내는 붕소를 이온주입함으로써, 채널 도우프 영역으로서의 p형의 불순물 영역(133)을 형성한다. 다음에, 실시 형태5의 도 49에서 나타내는 공정, 실시 형태1의 도 12∼도 17에서 나타내는 공정을 거쳐서 도 50에 나타낸 반도체 장치가 완성된다.
이와 같이 구성된 반도체 장치 및 그 제조 방법에 있어서는, 도 51에서 나타내는 공정을 이용한 경우에 비하여, 제조 공정은 1공정 증가하지만, 불순물 영역(132)과 불순물 영역(133)의 불순물 농도를 독립적으로 제어할 수 있기 때문에, 분리용 전극(40a)에서의 임계치 전압과 플로팅 게이트 전극(40b)에서의 임계치 전압을 독립적으로 제어할 수 있다는 효과가 있다.
또한, 도 53에서 나타내는 이온 주입을 미리 행하고, 도 52에서 나타내는 이온주입을 후에 행하여도 도 50에서 나타내는 반도체 장치를 얻을 수 있다.
실시 형태7.
실시 형태6에서는 LOCOS 산화막(2)의 아래에 불순물 영역은 형성되어 있지 않았지만, 실시 형태7에서는 도 54에서 도시된 바와 같이, LOCOS 산화막(2)의 아래에 채널 스토퍼로서의 불순물 영역(132a)을 형성한다. 또한, LOCOS 산화막(2a)의 두께(도면 중의 tb)는 200nm이다. 또한, 실리콘 기판(1)의 표면에서 산화막(60a)의 상부면까지의 높이(도면 중 ta) 및 실리콘 기판(1)의 표면에서 산화막(60b)의 상부면까지의 높이(도면 중 ta)도 200nm이다. 그 이외의 구조에 관해서는 도 50으로 나타낸 실시 형태6과 동일하다.
다음에, 도 55를 참조하여 도 54에 나타낸 반도체 장치의 제조 방법에 관해서 설명한다.
도 55를 참조하여, 실시 형태1의 도 6∼도 11에서 나타내는 공정을 거쳐서 실리콘 기판(1)상에 LOCOS 산화막(2), 산화막(3a,3b,60a,60b,61a,6lb), 분리용 전극(40a), 플로팅 게이트 전극(40b), p웰(88)을 형성한다. 이 때, LOCOS 산화막(2a)의 두께(tb)는 200nm이다. 또한, 실리콘 기판(1)의 표면에서 산화막(60a)의 상부면까지의 높이(ta) 및 실리콘 기판(1)의 표면에서 산화막(60b)의 상부면까지의 높이(ta)는 200nm이다. 다음에, 주입 에너지 70KeV, 주입량 1×1013cm2로, 실리콘 기판(1)에 붕소를 이온주입함으로써, 불순물 영역(132,132a,133)을 형성한다. 불순물 영역(132,132a,133)의 불순물 농도는 1×1018/cm3이 된다. 다음에, 실시 형태5의 도 49에서 나타내는 공정, 실시 형태1의 도 12∼도 17에서 나타내는 공정 및 도 3에서 나타내는 공정을 거쳐서 도 54에 나타낸 반도체 장치가 완성된다.
이와 같이 구성된 실시 형태7의 반도체 장치 및 그 제조 방법에 있어서는 우선 실시 형태5에서 설명한 효과가 있다. 또한, LOCOS 산화막(2)의 아래에 채널 스토퍼로서의 불순물 영역(132a)을 형성하기 때문에, LOCOS 산화막(2)의 분리 능력을 높일 수 있다. 또한, 채널 스토퍼로서의 불순물 영역(132a)은 도 55에서 도시된 바와 같이, 다른 불순물 영역(132,133)과 동일한 공정에서 제조되기 때문에, 새롭게 제조 공정이 증가할 일도 없다.
실시 형태8.
실시 형태1에서는 산화막(3a,3b), 게이트 산화막(7)의 두께는 특별히 규정하지 않았지만, 실시 형태8에서는 도 56에 도시된 바와 같이, 산화막(3d)의 두께 TFS, 산화막3e의 두께 TFlash, 게이트 산화막(7a)의 두께 TGA의 사이에는 TGA<TFlash≤TFS의 관계가 있다. 그 이외의 구조에 관해서는 도 3에 표시된 실시 형태1과 동일하다.
다음에, 도 56에 나타낸 반도체 장치의 제조 방법에 관해서 설명한다.
우선, TGA<TFlash=TFS를 충족시키는 반도체 장치는 실시 형태1의 도 6∼도 17 및 도 3에서 나타내는 공정을 통해 제조할 수 있다.
다음에, 도 57∼도 58을 참조하여, TGA<TFlash≤TFS를 만족시키는 반도체 장치의 제조 방법에 관해서 설명한다.
우선, 도 57을 참조하여, 실리콘 기판(1)에 LOCOS 법에 의해서 두께 400nm의 LOCOS 산화막(2)을 형성한다. 다음에, 실리콘 기판(1)의 표면에 두께 15nm의 산화막(3a,3b)을 열산화법에 의해 형성한다. 다음에, 게이트 어레이부(1a)에 레지스트(202)를 형성하고, 화살표 l08로 나타내는 불산에 의해 산화막(3b)을 에칭에 의해 제거한다.
도 58을 참조하여, 열산화법에 의해 게이트 어레이부(la)에서는 산화막(3a)의 위에 두께 15nm의 산화막을 퇴적한다. 또한, 메모리셀부(1b)에서는 실리콘 기판(1)의 표면에 두께 15nm의 산화막을 퇴적한다. 이것에 의해, 게이트 어레이부(1a)에 두께 TFS=30nm의 산화막(3d)을 형성한다. 또한, 메모리셀부(1b)에서는 두께 TFlash=15nm의 산화막(3e)을 형성한다. 다음에, 게이트 어레이부에 p웰(88), n웰을 형성하고, 실시 형태1의 도 8∼도 17 및 도 3에서 나타내는 공정을 거쳐서 도 56에 나타낸 반도체 장치가 완성된다. 여기서, 도 12에서 나타내는 공정에서, 게이트 산화막(7a)을 형성하지만, 이 때의 게이트 산화막(7a)의 두께는 실시 형태1과 동일하게 6nm로 한다. 또한, VFS=1.6V, VFlash=0.8V가 된다.
이와 같이 구성된 실시 형태8의 반도체 장치와 그 제조 방법에 있어서는, 게이트 산화막(7)의 두께 TGA와, 산화막(3c)의 두께TFlash, 산화막(3d)의 두께TFS와의 사이에, TGA<TFlash≤TFS의 관계가 있다. 여기서, 실시 형태5에서 설명한 바와 같이, 임계치 전압V와 채널 도우프 영역의 불순물 농도n과, 산화막의 막두께T와의 사이에는 V≒V0+k·T·n1/2로 표시되는 관계가 있다. 따라서, 실시 형태8의 반도체 장치에 있어서는, n을 일정하게 하면, VGA<VFlash≤VFS의 관계가 성립한다. 그 때문에, 실시 형태8에서는 트랜지스터(89)는 고속 동작이 가능해지고, 분리부(49)에서는 누설 전류가 적어진다는 효과가 있다.
실시 형태9.
실시 형태5에서는 도 46에 도시된 바와 같이, 분리용 전극(40a)이 n형이고, 불순물 영역(132)이 p형이며, 플로팅 게이트 전극(40b)이 n형이고, 불순물 영역(133)이 p형인데 대하여, 실시 형태9에서는 도 59에 도시된 바와 같이, 분리용 전극(41a)이 p형이고, 불순물 영역(132)이 p형이며, 플로팅 게이트 전극(4lb)이 n형이고, 불순물 영역(133)이 p형이다. 그 이외의 구성에 관해서는 도 46에 표시된 실시 형태5와 같다.
다음에, 도 60∼도 61을 참조하여, 도 59에 나타낸 반도체 장치의 제조 방법에 관해서 설명한다.
우선, 도 60을 참조하여, 실리콘 기판(1)상에 LOCOS법에 의해, LOCOS 산화막(2)을 형성한다. 다음에, 실리콘 기판(1)을 덮도록 두께 6nm의 산화막(3a,3b)을 열산화법에 의해 형성한다. 다음에, 이 산화막(3a,3b)을 덮도록 CVD법에 의해 폴리실리콘(4)을 형성한다. 다음에, 폴리실리콘(4)에 질소를 주입 에너지 10KeV, 주입량 5×l015/cm2로 주입한다. 다음에, 폴리실리콘(4)상에 CVD법에 의해 산화막(5)을 형성한다. 다음에, 메모리셀부(lb)에 레지스트(203)를 형성한다. 이 레지스트(203)를 마스크로하여 폴리실리콘(4)에 화살표 108로 나타낸 붕소를 주입 에너지 10KeV, 주입량 5×1015/cm2로 주입하여 p형의 도핑된 폴리실리콘(4a)을 형성한다.
도 61을 참조하여, 레지스트(203)를 제거한 후, 게이트 어레이부(1a)의 위에 레지스트(204)를 형성한다. 이 레지스트(204)를 마스크로하여 폴리실리콘(4)에 화살표 109로 나타낸 인을 주입 에너지 10KeV, 주입량 5×1015/cm2로 주입하여 n형의 도핑된 실리콘(4b)을 형성한다. 다음에, 실시 형태1의 도 9∼도 17 및 도 3으로 나타내는 공정을 거쳐서 도 59에 나타낸 반도체 장치가 완성된다.
이와 같이 구성된 반도체 장치와 그 제조 방법에 있어서는, 분리용 전극(41a)이 p형이고, 그 아래에 위치하는 불순물 영역(132)도 p형이다. 그 때문에, 분리용 전극(41a)이 n형인 경우에 비하여, 불순물 영역(132)을 p형에서 n형으로 반전시키기 위해서 필요한 임계치가 커진다. 그 때문에, 누설 전류가 발생하기 어려워지고, 분리용 전극(4la)을 포함하는 분리부(49)에 있어서 불순물 영역(10a,11a)의 분리를 한층 확실히 행할 수 있다.
실시 형태10.
실시 형태1에서는 산화막(60a)의 두께와 산화막(3b)의 두께와 층간 산화막(60b)의 두께는 특별히 규정하지 않았지만, 실시 형태10에서는 도 62에 도시된 바와 같이, 산화막(62a)의 두께 TFS-GA와, 산화막(3b)의 두께TFlash와, 층간 산화막(62b)의 두께 TFG-CG와의 사이에는 TFlash<TFG-CG<TFS-GA로 나타내는 관계가 성립한다. 그 이외의 구조에 관해서는 도 3에 표시된 실시 형태1과 같다.
다음에, 도 63∼도 66을 참조하여, 도 62에 나타낸 반도체 장치의 제조 방법에 관해서 설명한다.
도 63을 참조하여, 실시 형태1의 도 6∼도 11에서 나타내는 공정을 거쳐서 실리콘 기판(1)상에 LOCOS 산화막(2), 산화막(3a,3b,60a,60b,61a,6lb), p웰(88)을 형성한다. 산화막(3a,3b)의 두께는 6nm이다. 다음에, 게이트 어레이부(1a)상에 레지스트(205)를 형성한다.
도 64를 참조하여, 화살표 101로 나타낸 불산을 이용하여 산화막(60b,61b)을 에칭한다. 이것에 의해, 플로팅 게이트 전극(40b)을 노출시킨다.
도 65를 참조하여, 실리콘 기판(1)을 덮도록 두께 20nm의 산화막(63)을 CVD법에 의해 형성한다. 산화막(60a)과 분리용 전극(3a)상의 산화막(63)이 산화막(62a)이 된다. 플로팅 게이트 전극(40b)상의 산화막(63)이 산화막(62b)이 된다.
도 66을 참조하여, 실리콘 기판(1)을 덮도록 폴리실리콘을 형성하고, 이 폴리실리콘에 불순물 이온을 주입한다. 다음에, 폴리실리콘을 소정의 형상으로 패터닝함으로써, 게이트 전극(80a)과, 콘트롤 게이트 전극(80b)을 형성한다. 다음에, 실시 형태1의 도 15∼도 17 및 도 3에서 나타내는 공정을 거쳐서 도 62에 나타낸 반도체 장치가 완성된다.
이와 같이 구성된 반도체 장치와 그 제조 방법에 있어서는, 게이트전극(80a)과 분리용 전극(40a)과의 사이에 위치하는 산화막(62a)의 두께 TFS-GA가 두꺼워지기 때문에, 게이트 전극(80a)과 분리용 전극(40a)과의 사이의 용량이 작아진다. 그 때문에, 게이트 전극(80a)에 전류가 흐르기 쉬워지며, 트랜지스터(89)는 고속 동작이 가능해진다. 또한, 콘트롤 게이트 전극(80b)과 플로팅 게이트 전극(40b)과의 사이의 층간 산화막(62b)의 두께 TFG-CG가 두껍기 때문에, 플로팅 게이트 전극(3b)에 축적된 전하가 콘트롤 게이트 전극(80b)으로 누설되는 일이 없다. 그 때문에, 플래시 메모리(99)의 오동작이 적어진다. 또한, 플로팅 게이트 전극(62b) 아래의 산화막(3b)의 두께TFlash가 얇기 때문에, 플래시 메모리(99)도 고속 동작이 가능해진진다.
실시 형태11.
실시 형태1에서는 실리콘 기판(1)에 불순물 영역을 형성하였지만, 실시 형태(11)에서는 도 67에 도시된 바와 같이 실리콘 기판(1)상에 매립 산화막(400)을 형성하고, 그 매립 산화막(400)상에 SOI(Silicon 0n Insulator)층(300a,300b)을 형성하며, 그 SOI층(300a,300b)에 불순물 영역(311b,312b), P+전극(312a)을 형성하고 있다. 또한, 도 1에서 표시되는 불순물 영역(l0a,11a,25a,26a)에 해당하는 불순물 영역(도시하지 않음)도 반도체층(300a)에 형성한다. 한편, 도 1 중의 p웰(88) 및 n웰(87)은 실시 형태11에서는 형성되어 있지 않다. 그 이외의 구조에 관해서는 도 3에 표시된 실시 형태1과 동일하다.
다음에, 도 68을 참조하여, 도 67에 나타낸 반도체 장치의 제조 방법에 관해서 설명한다.
우선, 도 68을 참조하여, 실리콘 기판(1)에 산소 이온을 주입하고, 열처리를 행함으로써 두께 100nm의 매립 산화막(400)을 형성한다. 또한, 매립 산화막(400)보다 위 부분은 SOI층이 된다. 이 SOI층을 레지스트 패턴에 따라서 소정의 형상으로 패터닝함으로써 SOI층(300a,300b), 메사 분리부(301)를 형성한다. 다음에, 실시 형태1의 도 7∼도 17 및 도 3에서 나타내는 공정을 거쳐서 SOI층(300a)상에 트랜지스터(89)를 형성하고, SOI층(300b) 상에 플래시 메모리(99)를 형성하여 도 67에서 나타내는 반도체 장치가 완성된다.
이와 같이 구성된 실시 형태11의 반도체 장치와 그 제조 방법에 있어서는, 실시 형태1에서 진술한 효과에 덧붙여서, 이하와 같은 효과가 있다. 즉, SOI층(300a,300b)에 형성된 플래시 메모리(99)는 벌크 상태의 실리콘 기판(1)에 형성된 트랜지스터에 비하여 애벌랜치 항복을 일으키기 쉽기 때문에, 저전압으로 기록할 수 있다는 효과가 있다. 또한, 트랜지스터(89)나 플래시 메모리(99)가 3차원적으로 각각 분리되기 때문에, 트랜지스터간의 기생 용량이 저하하여, 트랜지스터의 고속 동작이 가능하게 되는 효과가 있다.
또한, 트랜지스터(89)와 플래시 메모리(99)가 전기적으로 분리되어 있기 때문에, 콘트롤 게이트(80b)에 고전압을 인가하여도 이 전압이 트랜지스터(89)에는 전해지지 않는다. 따라서 트랜지스터(89)가 오작동하는 일이 없다.
또한, 도 69를 참조하여, 복수의 반도체층(300a)을 LOCOS 산화막(302)으로 형성하여도 동일한 효과가 얻어진다.
본 발명의 반도체 장치에 있어서는 제1 분리용 전극과 플로팅 게이트 전극이 동일한 두께를 갖기 때문에, 제1 분리용 전극과 플로팅 게이트 전극을 동일한 공정으로 형성할 수 있다. 그 때문에, 제1 분리용 전극에 의해 분리된 복수개의 전계 효과 트랜지스터와 불휘발성 메모리셀 트랜지스터를 구비하여, 제조 공정이 간단한 반도체 장치를 얻을 수 있다.
또한, 본 발명에서는 복수개의 전계 효과 트랜지스터가 복수의 게이트 전극과 복수의 불순물 영역을 포함하기 때문에 게이트 어레이가 구성된다. 따라서, 분리용 전극에 의해 분리되어 게이트 어레이를 구성하는 전계 효과 트랜지스터와, 불휘발성 메모리셀 트랜지스터를 구비하고, 제조 공정이 간단한 반도체 장치를 얻을수 있다.
또, 본 발명에서는 플로팅 게이트의 측벽에 형성된 제2 측벽 절연막의 폭이 작기 때문에, 이 제2 측벽 절연막을 마스크로하여 반도체 기판에 불순물 이온을 주입하면, 플로팅 게이트 전극의 부근까지 불순물 영역이 형성된다. 그 때문에, 플로팅 게이트 전극과 불순물 영역과의 사이의 거리가 작아진다. 따라서, 불순물 영역의 단부에서 애벌랜치 항복이 일어나기 쉬워진다. 그 결과, 전계 효과 트랜지스터와, 불휘발성 메모리셀 트랜지스터를 구비하며, 제조 공정이 간단하고 불휘발성 메모리셀 트랜지스터로의 기록·소거가 용이한 반도체 장치를 얻을 수 있다.
본 발명의 반도체 장치의 제조 방법에서는 분리용 전극과 플로팅 게이트 전극을 동시에 형성한다. 그리고 이 분리용 전극에 의해 분리되는 전계 효과 트랜지스터와, 플로팅 게이트 전극을 포함하는 불휘발성 메모리셀 트랜지스터를 형성한다. 그 때문에, 분리용 전극에 의해 분리된 전계 효과 트랜지스터와, 불휘발성 메모리셀 트랜지스터를 구비한 반도체 장치를 간단한 공정으로 제조할 수 있다.
본 발명에서는 콘트롤 게이트 전극을 마스크로하여 플로팅 게이트 전극을 형성하기 때문에, 콘트롤 게이트 전극의 게이트 길이와 플로팅 게이트 전극의 게이트 길이가 동일한 반도체 장치를 간단한 공정으로 제조할 수 있다.

Claims (5)

  1. 반도체 기판과;
    상기 반도체 기판상에 형성된 복수개의 전계 효과 트랜지스터와;
    상기 반도체 기판상에 형성된 불휘발성 메모리셀 트랜지스터와;
    상기 복수개의 전계 효과 트랜지스터를 서로 전기적으로 분리하기 위해 상기 반도체 기판상에 절연되어 형성된 제1 분리용 전극을 포함하는 제1 분리부를 포함하고,
    상기 불휘발성 메모리셀 트랜지스터는, 상기 반도체 기판상에 절연되어 형성된 플로팅 게이트 전극과;
    상기 플로팅 게이트 전극상에 절연되어 형성된 콘트롤 게이트 전극을 포함하며,
    상기 제1 분리용 전극은 상기 플로팅 게이트 전극과 거의 동일한 두께를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 복수개의 전계 효과 트랜지스터는 한 방향을 따라 서로 거리를 두고 나란히 배치되고, 또한 상기 반도체 기판상에 절연되어 상기 한 방향을 따라 나란히 배치된 복수개의 게이트 전극과, 상기 복수개의 게이트 전극의 사이에서 상기 반도체 기판에 형성된 복수개의 불순물 영역을 포함하며,
    상기 복수개의 게이트 전극의 단부는 상기 제1 분리용 전극상에서 상기 제1분리용 전극과는 절연되어 형성되어 있고, 상기 제1 분리용 전극은 상기 불순물 영역에 절연층을 개재하여 근접 설치되며, 상기 복수개의 게이트 전극이 나란히 배치된 상기 한 방향을 따라서 연장하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 전계 효과 트랜지스터는 게이트 전극을 포함하고, 그 게이트 전극의 측벽에 형성된 제1 측벽 절연막을 포함하며,
    상기 불휘발성 메모리셀 트랜지스터는 상기 콘트롤 게이트 전극과 상기 플로팅 게이트 전극의 측벽에 형성된 제2 측벽 절연막을 포함하고,
    상기 제2 측벽 절연막의 폭은 상기 제1측벽 절연막의 폭보다 작은 것을 특징으로 하는 반도체 장치.
  4. 불휘발성 메모리셀 트랜지스터와, 복수개의 전계 효과 트랜지스터를 구비한 반도체 장치의 제조 방법에 있어서,
    반도체 기판상에 절연되어 분리용 전극과 플로팅 케이트 전극을 동시에 형성하는 공정;
    상기 분리용 전극에 의해 서로 전기적으로 분리되도록 상기 반도체 기판상에 복수개의 전계 효과 트랜지스터를 형성하는 공정; 및
    상기 플로팅 게이트 전극상에 절연되어 콘트롤 게이트 전극을 형성하여 불휘발성 메모리셀 트랜지스터를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 콘트롤 게이트 전극을 형성하는 공정은 상기 플로팅 게이트 전극상에 소정의 게이트 길이를 갖는 콘트롤 게이트 전극을 형성하고, 상기 콘트롤 게이트 전극을 마스크로 하여 상기 플로팅 게이트 전극을 에칭함으로써 콘트롤 게이트 전극과 게이트 길이가 동일한 플로팅 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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