JPH10303401A

JPH10303401A - 半導体装置及びその製造方法

Info

Publication number: JPH10303401A
Application number: JP9161307A
Authority: JP
Inventors: Shigenobu Maeda; 茂伸前田; Shigeto Maekawa; 繁登前川; Yasuo Yamaguchi; 泰男山口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-02-25
Filing date: 1997-06-18
Publication date: 1998-11-13
Also published as: KR100354095B1; KR19980070134A

Abstract

(57)【要約】【課題】簡単な製造工程で製造できるＦＳ分離方式を
採用した半導体装置を得ることを目的とする。【解決手段】この発明に係る半導体装置は、半導体基
板１上に複数個の電界効果トランジスタ８９とフラッシ
ュメモリ９９が形成され、分離部４９は分離用電極４０
ａを含み、複数個の電界効果トランジスタ８９を電気的
に分離する。フラッシュメモリ９９はフローティングゲ
ート電極４０ｂとコントロールゲート電極８０ｂとを含
む。分離用ゲート電極４０ａとフローティングゲート電
極４０ｂとはほぼ同一の厚みを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、プログラムを入れ換える
ことにより、自由に回路を作り換えることができる半導
体装置およびその製造方法に関するものである。

【０００２】

【従来の技術】近年、ゲートアレイ部とメモリセル部か
ら構成され、プログラムを入れ換えることにより自由に
回路を作り換えることのできるＦＰＧＡ（Field Progra
mableGate Array）と呼ばれる半導体装置が急速に普及
している。このＦＰＧＡのような半導体装置のゲートア
レイ部において、各トランジスタを分離するための方法
としては、ＬＯＣＯＳ（Local Oxidation of Silicon）
酸化膜を用いることがまず考えられる。

【０００３】図７０は従来のＬＯＣＯＳ酸化膜によって
分離されたトランジスタを示す断面図である。図７０を
参照して、シリコン基板１００１上にＬＯＣＯＳ酸化膜
１００２が形成されている。シリコン基板１００１上に
ゲート酸化膜１００７を介在してポリシリコンからなる
ゲート電極１０８０が形成されている。シリコン基板１
００１と、ＬＯＣＯＳ酸化膜１００２と、ゲート電極１
０８０とを覆うように層間絶縁膜１００４が形成されて
いる。ＬＯＣＯＳ酸化膜１００２は、紙面に対して手前
に位置する不純物領域と、紙面に対して奥に位置する不
純物領域とを電気的に分離する。

【０００４】図７１は、図７０中のＡで囲んだ部分の拡
大断面図である。図７１を参照して、ＬＯＣＯＳ酸化膜
１００２は、酸化工程において膨張する。この際、シリ
コン基板１００１に歪が入り、ＬＯＣＯＳ酸化膜１００
２とシリコン基板１００１の界面近傍に結晶欠陥が生じ
る。この結晶欠陥は、トランジスタ作動時にゲート電極
１０８０の下部に生じる空乏層においてリーク電流を発
生させる原因となる。そのため、消費電力が増加し、ト
ランジスタが誤作動を起こすという問題がある。

【０００５】このような問題が発生しない分離方法とし
て、分離用電極を用いた分離方法、いわゆるＦＳ（Fiel
d Shield）分離方法が用いられる。図７２は分離用電極
を用いて分離したトランジスタを示す断面図である。図
７２を参照して、シリコン基板１００１上に酸化膜１０
０３を介在して分離用電極１０４０が形成されている。
シリコン基板１００１上にゲート酸化膜１００７を介在
してゲート電極１０８０が形成されている。分離用電極
１０４０とシリコン基板１００１とゲート電極１０８０
とを覆うように層間絶縁膜１００４が形成されている。
分離用電極１０４０に所定の電圧を印加することによ
り、分離用電極１０４０の下部のシリコン基板１００１
の電位を固定し、紙面に対して奥に位置する不純物領域
と、紙面に対して手前に位置する不純物領域とを電気的
に分離してトランジスタを分離する。分離用電極１０４
０に印加する電圧は、ＮＭＯＳトランジスタでは０Ｖ、
ＰＭＯＳトランジスタではＶｃｃ（電源電圧）である。

【０００６】このような分離用電極を用いた分離方法で
は、ＬＯＣＯＳ酸化膜により分離した場合に比べて基板
に歪が生じることがない。そのため、リーク電流の少な
い半導体装置を得ることが可能となる。ここで、上述の
ＦＰＧＡのメモリセル部においては、ＳＲＡＭ（Static
Random Access Memory ）、アンチヒューズ、フラッシ
ュメモリなどが用いられる。特に、フラッシュメモリ等
の不揮発性メモリセルトランジスタをメモリセル部に用
いたＦＰＧＡは、記憶内容を何回も書き換えることが可
能であり、かつ消費電力が少なく、また電源を切っても
記憶内容が消えないという特徴があることから、有望視
されている。

【０００７】

【発明が解決しようとする課題】しかし、分離用電極を
用いた分離部によってゲートアレイ部を分離し、不揮発
性メモリセルトランジスタをメモリセル部に用いた半導
体装置では、ゲートアレイ部のゲート電極と、分離部の
分離用電極と、メモリセル部のフローティングゲート電
極とコントロールゲート電極とを形成する必要があり、
製造工程が複雑になるという問題があった。

【０００８】また、ゲートアレイ部のトランジスタには
高速動作が要求されるため、しきい値を低く保つ必要が
ある一方で、メモリセル部の不揮発性メモリセルトラン
ジスタと分離部ではリーク電流を減少させるためしきい
値を高く保つ必要がある。特に、分離部ではリーク電流
が発生して通電したＯＮ状態になるとゲートアレイが誤
動作を起こすことから、しきい値を特に高く保つ必要が
ある。しかし、従来の半導体装置ではこのような点に何
ら配慮がなされていないという問題があった。

【０００９】この発明の１つの目的は分離用電極によっ
て分離される複数の電界効果トランジスタと不揮発性メ
モリセルトランジスタとを備え、製造工程が簡単な半導
体装置を得ることである。

【００１０】また、この発明の別の目的は、分離用電極
で分離されゲートアレイを構成する電界効果トランジス
タと、不揮発性メモリセルトランジスタとを備え、製造
工程が簡単な半導体装置を得ることである。

【００１１】さらに、この発明の別の目的は、分離用電
極によって分離された複数個の電界効果トランジスタ
と、不揮発性メモリセルトランジスタとを備え、製造工
程が簡単で不揮発性メモリセルトランジスタへの書込・
消去が容易な半導体装置を得ることである。

【００１２】この発明のさらなる目的は、分離用電極に
よって分離される電界効果トランジスタと、別の分離用
電極によって分離される不揮発性メモリセルトランジス
タとを備え、製造工程が簡単な半導体装置を得ることで
ある。

【００１３】この発明のさらなる別の目的は、不揮発性
メモリセルトランジスタでのしきい値が電界効果トラン
ジスタでのしきい値よりも高く、分離部でのしきい値が
不揮発性メモリセルトランジスタでのしきい値以上であ
る半導体装置、すなわち、不揮発性メモリセルトランジ
スタと、高速動作が可能で、かつ分離部で確実に分離さ
れる電界効果トランジスタを備えた半導体装置を得るこ
とである。

【００１４】また、この発明のさらなる別の目的は、分
離用電極によって分離され、高速動作が可能な電界効果
トランジスタと、フローティングゲート電極からの電荷
のリークが少なく、低い電圧で動作可能な不揮発性メモ
リセルトランジスタとを備えた半導体装置を得ることで
ある。

【００１５】また、この発明のさらなる別の目的は、電
界効果トランジスタと不揮発性メモリセルトランジスタ
が確実に電気的に分離される半導体装置を得ることであ
る。

【００１６】また、この発明のさらなる別の目的は、不
揮発性メモリセルトランジスタのフローティングゲート
電極のゲート長と、コントロールゲート電極のゲート長
とが一致した半導体装置を得ることである。

【００１７】

【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板と、この半導体基板の上に形成された
複数個の電界効果トランジスタと、前記半導体基板の上
に形成された不揮発性メモリトランジスタと、前記複数
個の電界効果トランジスタを互いに電気的に分離するた
めに前記半導体基板の上に絶縁されて形成された第１の
分離用電極を含む第１の分離部とを備え、前記不揮発性
メモリトランジスタは、前記半導体基板の上に絶縁され
て形成されたフローティングゲート電極と、前記フロー
ティングゲート電極の上に絶縁されて形成されたコント
ロールゲート電極とを含み、前記第１の分離用電極は前
記フローティングゲート電極とほぼ同一の厚みを有する
ものである。

【００１８】また、前記複数個の電界効果トランジスタ
は、１つの方向に沿って互いに距離を隔てて並んで配置
され、かつ前記半導体基板の上に絶縁されて形成された
複数個のゲート電極と、前記複数個のゲート電極の間で
前記半導体基板に形成された複数個の不純物領域とを含
み、前記ゲート電極は前記第１の分離用電極の上で絶縁
されて形成されており、前記第１の分離用電極は前記不
純物領域に隣接し、前記複数個のゲート電極が並ぶ方向
に沿って延在しているものである。

【００１９】また、前記電界効果トランジスタはゲート
電極を含み、そのゲート電極の側壁に形成された第１の
側壁絶縁膜を含み、前記不揮発性メモリセルトランジス
タは前記コントロールゲート電極と前記フローティング
ゲート電極の側壁に形成された第２の側壁絶縁膜を含
み、前記第２の側壁絶縁膜の幅は前記第１の側壁絶縁膜
の幅よりも小さいものである。

【００２０】また、前記コントロール電極のゲート長と
前記フローティングゲート電極のゲート長が等しいもの
である。

【００２１】また、複数個の不揮発性メモリセルトラン
ジスタを備え、さらに、前記複数個の不揮発性メモリセ
ルトランジスタを互いに電気的に分離するために前記半
導体基板の上に絶縁されて形成された第２の分離用電極
を含む第２の分離部をさらに備え、前記第２の分離用電
極は前記第１の分離用電極とほぼ同一の厚みを有するも
のである。

【００２２】また、前記フローティングゲート電極は、
リング形状のものである。

【００２３】また、前記ゲート電極と対向する前記半導
体基板の部分に形成され、第１の不純物濃度を有する第
１の不純物領域と、前記第１の分離用電極と対向する前
記半導体基板の部分に形成され、第２の不純物濃度を有
する第２の不純物領域と、前記フローティングゲート電
極と対向する前記半導体基板の部分に形成され、第３の
不純物濃度を有する第３の不純物領域とをさらに備え、
前記第３の不純物濃度は前記第１の不純物濃度より大き
く、前記第２の不純物濃度は前記第３不純物濃度以上で
ある。

【００２４】また、前記半導体基板に形成された分離用
酸化膜をさらに備え、その分離用酸化膜下に第４の不純
物濃度を有する第４の不純物領域が形成されており、前
記第２と第３と第４の不純物濃度は同一である。

【００２５】また、前記フローティングゲート電極は第
１の絶縁膜を介在して前記半導体基板上に形成され、前
記電界効果トランジスタは第２の絶縁膜と、ゲート電極
とを含み、前記第１の分離部は第３の絶縁膜を含み、前
記ゲート電極は第２の絶縁膜を介在して前記半導体基板
上に形成され、前記第１の分離用電極は第３の絶縁膜を
介在して前記半導体基板上に形成され、前記第１の絶縁
膜は前記第２の絶縁膜よりも厚く、前記第３の絶縁膜の
厚さは前記第１の絶縁膜の厚さ以上である。

【００２６】また、前記第１の分離用電極の導電型とそ
の第１の分離用電極に対向する前記半導体基板の部分の
導電型は等しく、前記フローティングゲート電極の導電
型とそのフローティングゲート電極に対向する前記半導
体基板の部分の導電型は異なる。

【００２７】また、前記不揮発性メモリセルトランジス
タは、第１と第２の絶縁膜を含み、前記電界効果トラン
ジスタは、ゲート電極を含み、前記第１の分離用電極上
に形成された第３の絶縁膜を含み、前記フローティング
ゲート電極は第１の絶縁膜を介在して前記半導体基板上
に形成され、前記コントロールゲート電極は前記第２の
絶縁膜を介在して前記フローティングゲート電極上に形
成され、前記ゲート電極の一部分は前記第３の絶縁膜を
介在して前記分離用電極上に形成され、前記第２の絶縁
膜の厚さは前記第１の絶縁膜の厚さより大きく、前記第
３の絶縁膜の厚さは前記第１の絶縁膜の厚さより大き
い。

【００２８】また、前記半導体基板上に絶縁されて形成
された第１と第２の半導体層をさらに備え、前記電界効
果トランジスタは前記第１の半導体層に形成され、前記
不揮発性メモリセルトランジスタは前記第２の半導体層
に形成され、前記第１と第２の半導体層は電気的に分離
されている。

【００２９】また、この発明に係る半導体装置の製造方
法は、不揮発性メモリセルトランジスタと、複数個の電
界効果トランジスタとを備えた半導体装置の製造方法で
あって、半導体基板の上に絶縁されて分離用電極とフロ
ーティングゲート電極とを同時に形成する工程と、前記
分離用電極によって互いに電気的に分離されるように前
記半導体基板の上に複数個の電界効果トランジスタを形
成する工程と、前記フローティングゲート電極の上に絶
縁されてコントロールゲート電極を形成して不揮発性メ
モリセルトランジスタを形成する工程とを含む。

【００３０】また、前記コントロールゲート電極を形成
する工程は、前記フローティングゲート電極上に所定の
ゲート長のコントロールゲート電極を形成し、前記コン
トロールゲート電極をマスクとして前記フローティング
ゲート電極をエッチングすることによりコントロールゲ
ート電極とゲート長が等しいフローティングゲート電極
を形成することを含む。

【００３１】また、前記分離用電極と前記フローティン
グゲート電極とを同時に形成する工程は、前記複数個の
電界効果トランジスタを互いに電気的に分離するための
第１の分離用電極と、複数個の前記不揮発性メモリセル
トランジスタを互いに電気的に分離するための第２の分
離用電極とを同時に形成することを含む。

【００３２】また、前記ゲート電極と対向する前記半導
体基板の部分に第１の不純物イオンを注入することによ
り、第１の不純物領域を形成する工程と、前記フローテ
ィングゲート電極と対向する前記半導体基板の部分に前
記第１の不純物イオンの注入量よりも大きい注入量の第
２の不純物イオンを注入することにより第２の不純物領
域を形成する工程と、前記第１の分離用電極と対向する
前記半導体基板の部分に前記第２の不純物イオンの注入
量以上の注入量で第３の不純物イオンを注入することに
より、第３の不純物領域を形成する工程とをさらに含
む。

【００３３】また、前記第２の不純物領域を形成する工
程と、前記第３の不純物領域を形成する工程とを同時に
行なうものである。

【００３４】また、前記半導体基板に分離用酸化膜を形
成する工程をさらに備え、前記第２と第３の不純物領域
を形成すると同時に形成する工程は、前記分離用酸化膜
下に第４の不純物領域を形成することを含むものであ
る。

【００３５】

【発明の実施の形態】

実施の形態１．図１〜図５を参照して、シリコン基板１
にゲートアレイ部１ａとメモリセル部１ｂが形成されて
いる。ゲートアレイ部１ａにはｐウェル８８と、ｎウェ
ル８７が形成されている。ｐウェル８８とｎウェル８７
とを分離するようにＬＯＣＯＳ酸化膜２が形成されてい
る。シリコン基板１の表面で、ｐウエル８８に、ｐ⁺ 電
極１２ａが形成されている。ｐ⁺ 電極１２ａは、高濃度
のｐ型不純物を含有する。シリコン基板１のｐウェル８
８上に複数個の電界効果型のトランジスタ８９が形成さ
れている。トランジスタ８９は厚さ１００ｎｍでゲート
電極８０ａと、ソース／ドレイン領域としての不純物領
域１０ａ、１１ａとを含む。ゲート電極８０ａはゲート
酸化膜７と酸化膜６０ａを介在してシリコン基板１上に
形成されている。不純物領域１０ａと不純物領域１１ａ
とを分離するように厚さ１００ｎｍでｎ型の分離用電極
４０ａを含む分離部４９が形成されている。分離部４９
により各々のトランジスタ８９が分離される。分離用電
極４０ａは酸化膜３ａを介在してシリコン基板１のｐウ
ェル８８に形成される。分離用電極４０ａは、酸化膜６
０ａ、６１ａで覆われる。

【００３６】ｎウェル８７上に複数個のトランジスタ２
７が形成される。トランジスタ２７は、厚さ１００ｎｍ
でｐ型のゲート電極２８ａと、ソース／ドレイン領域と
しての不純物領域２５ａ、２６ａを含む。ゲート電極２
８ａはゲート酸化膜を介在してｎウェル８７上に形成さ
れる。不純物領域２５ａと２６ａは、分離用電極２９ａ
を含む分離部により分離される。ＬＯＣＯＳ酸化膜２
と、分離用電極２９ａとの間にｎ⁺ 電極１９ａが形成さ
れる。ｎ⁺ 電極１９ａは、高濃度のｎ型不純物を含有す
る。ｎ⁺ 電極１９ａはゲート電極２８ａと電気的に接続
される。トランジスタ２７が作動時には、ｎ⁺ 電極１９
ａは接地電位、ｐ⁺ 電極１９ａは電源電位とされる。ま
た、ｐ⁺ 電極１２ａは、ゲート電極８０ａと電気的に接
続される。ゲート電極８０ａの側壁に酸化膜９０ａが形
成される。

【００３７】シリコン基板１のメモリセル部１ｂにはフ
ラッシュメモリ９９が形成されている。フラッシュメモ
リ９９は、ｎ型のコントロールゲート電極８０ｂと、厚
さ１００ｎｍでｎ型のフローティングゲート電極４０ｂ
と、ソース／ドレイン領域としての不純物領域１０ｂ、
１１ｂとを備えている。図５（ａ）に示すように、フロ
ーティングゲート電極４０ｂの上端および下端がコント
ロールゲート電極８０ｂの下に位置し、かつフローティ
ングゲート電極４０ｂとコントロールゲート電極８０ｂ
との中心軸が一致して形成されてもよい。また、図５
（ｂ）に示すように、フローティングゲート電極４０ｂ
の下端とコントロールゲート電極８０ｂの下端が一致
し、フローティングゲート電極４０ｂの上端がコントロ
ールゲート電極８０ｂの下に位置してもよい。また、図
５（ｃ）に示すように、フローティングゲート４０ｂの
上端と、コントロールゲート電極８０ｂの上端が一致
し、かつフローティングゲート電極４０ｂの下端がコン
トロールゲート電極８０ｂの下に位置してもよい。ま
た、図５（ｄ）に示すように、フローティングゲート電
極４０ｂの上端および下端がコントロールゲート電極８
０ｂの上端および下端と一致してもよい。フローティン
グゲート電極４０ｂは酸化膜３ｂを介在してシリコン基
板１上に形成される。コントロールゲート電極８０ｂ
は、酸化膜６０ｂを介在してフローティングゲート電極
４０ｂ上に形成される。コントロールゲート電極８０ｂ
とフローティングゲート電極４０ｂの側壁に酸化膜９０
ｂが形成される。

【００３８】シリコン基板１全体を覆うように層間絶縁
膜１４が形成される。層間絶縁膜１４上にアルミニウム
配線１６が形成される。アルミニウム配線１６は、コン
タクトプラグ１５を介在してｐ⁺ 電極１２ａ、不純物領
域１１ｂ、分離用電極４０ａ、ゲート電極８０ａ、２８
ａ、ｎ⁺ 電極１９ａに電気的に接続される。次に、図６
〜図１７を参照して、図１〜図５に示された半導体装置
の製造方法について説明する

【００３９】図６を参照して、比抵抗１０Ω・ｃｍのｐ
型のシリコン基板１の表面に、厚み４００ｎｍのシリコ
ン酸化膜からなるＬＯＣＯＳ酸化膜２がＬＯＣＯＳ法に
よって形成される。注入エネルギ２００〜５００Ｋｅ
Ｖ、注入量１×１０¹³／ｃｍ²でシリコン基板１に選択
的にボロンをイオン注入することにより、ｐウェル８８
がシリコン基板１の表面に形成される。シリコン基板１
の表面からｐウェル８８の底部までの距離は約５００〜
１０００ｎｍである。また、注入エネルギ４００〜９０
０ＫｅＶ、注入量１×１０¹³／ｃｍ² でシリコン基板１
に選択的にリンをイオン注入することにより、図１に示
すｎウェル８７がシリコン基板１の表面に形成される。
シリコン基板１の表面からｎウェル８７の底部までの距
離は約５００〜１０００ｎｍである。

【００４０】図７を参照して、シリコン基板１の表面に
厚さ約１０ｎｍのＴＥＯＳ（Tetraethyl Orthosilicat
e）酸化膜からなる酸化膜３ａ、３ｂが形成される。図
８を参照して、酸化膜３ａ、３ｂの上に厚さ１００ｎｍ
のポリシリコン４を形成する。メモリセル領域１ｂおよ
びｐウェル８８上のポリシリコン４にはリンをイオン注
入する。ｎウェル８７上のポリシリコン４にはボロンを
イオン注入する。ポリシリコン４上にＣＶＤ法により厚
さ１００ｎｍのＴＥＯＳ酸化膜を堆積することにより酸
化膜５を形成する。

【００４１】図９を参照して、酸化膜３ａ、３ｂ、５、
ポリシリコン４を選択的にエッチングすることにより、
ゲートアレイ部１ａの酸化膜３ａと厚さ１００ｎｍでｎ
型の分離用電極４０ａと層間酸化膜５０ａと、メモリセ
ル部１ｂの酸化膜３ｂと厚さ１００ｎｍでｎ型のフロー
ティングゲート電極４０ｂと層間酸化膜５０ｂとを形成
する。また、ゲートアレイ部１ａにおいては、図１で示
すｐ型の分離用電極２９ａも形成される。

【００４２】図１０を参照して、シリコン基板１を覆う
ように厚さ１００ｎｍの酸化膜をＣＶＤ法により堆積し
て酸化膜６を形成する。

【００４３】図１１を参照して、酸化膜６を異方性エッ
チングすることにより、分離用電極４０ａを覆う酸化膜
６０ａ、６１ａと、フローティングゲート電極４０ｂを
覆う酸化膜６０ｂ、６１ｂが形成される。

【００４４】図１２を参照して、シリコン基板１上に厚
さ６ｎｍのゲート酸化膜７を熱酸化法により形成する。

【００４５】図１３を参照して、シリコン基板１上に厚
さ１００ｎｍのポリシリコン８をＣＶＤ法により堆積す
る。フローティングゲート電極４０ｂおよびｐウェル８
８上のポリシリコン８にリンをイオン注入する。ｎウェ
ル８７上のポリシリコン８にボロンをイオン注入する。

【００４６】図１４を参照して、ポリシリコン８を選択
的にエッチングすることにより、ｎ型のゲート電極８０
ａとｎ型のコントロールゲート電極８０ｂが形成され
る。また、ゲートアレイ部１ａにおいては、図１で示す
ｐ型のゲート電極２８ａも形成される。

【００４７】図１５を参照して、シリコン基板１を覆う
ように厚さ１００ｎｍのＴＥＯＳ酸化膜を堆積して酸化
膜９を形成する。

【００４８】図１６を参照して、酸化膜９を異方性エッ
チングすることにより、ゲート電極８０ａの側壁に酸化
膜９０ａを形成する。また、同時にコントロールゲート
電極８０ｂとフローティングゲート電極４０ｂの側壁に
酸化膜９０ｂを形成する。

【００４９】図１７を参照して、注入エネルギ１０Ｋｅ
Ｖ、注入量１×１０¹⁵／ｃｍ² で矢印１００で示すボロ
ンをシリコン基板１に選択的にイオン注入する。これに
より、ゲートアレイ部１ａのｐ⁺ 電極１２ａと、図１で
示す不純物領域２５ａ、２６ａが形成される。次に、注
入エネルギ５０ＫｅＶ、注入量１×１０¹⁵／ｃｍ² でシ
リコン基板１にヒ素を選択的にイオン注入することによ
り、不純物領域１０ａ、１０ｂ、１１ａ、１１ｂと、図
１で示すｎ⁺ 電極１９ａを形成する。

【００５０】図３を参照して、シリコン基板１全体を覆
うようにＣＶＤ法により厚さ１００ｎｍのＴＥＯＳ酸化
膜を形成する。次に、このＴＥＯＳ酸化膜の上にＢＰＴ
ＥＯＳ（Boro Phospho Tetratethyl Orthosilicate）酸
化膜を堆積する。次に、ＢＰＴＥＯＳ酸化膜の上に厚さ
１００ｎｍのＴＥＯＳ酸化膜をＣＶＤ法により堆積す
る。このようにして、層間絶縁膜１４を形成する。次
に、層間絶縁膜１４を選択的に異方性エッチングするこ
とによりｐ⁺ 電極１２ａに達するコンタクトホールを形
成する。また、分離用電極４０ａ、不純物領域１１ｂ、
ゲート電極８０ａ、ｎ⁺ 電極１９ａ、分離用電極２９
ａ、またはゲート電極２８ａに達するコンタクトホール
も形成する。次に、これらのコンタクトホールを充填す
るようにタングステンからなるコンタクトプラグ１５を
ＣＶＤ法により形成する。層間絶縁膜１４上にスパッタ
リング法によりアルミニウム膜を形成する。このアルミ
ニウム膜を所定のパターンに従ってエッチングすること
により、アルミニウム配線１６を形成する。このように
して、この発明の半導体装置が完成する。

【００５１】以上説明したように、実施の形態１の半導
体装置およびその製造方法によれば、図８および図９で
示す工程において、分離用電極４０ａとフローティング
ゲート電極４０ｂを同一工程で形成するため、電極の製
造工程を減らすことができる。そのため、従来よりも少
ない工程でＦＰＧＡを製造することができる。

【００５２】また、上述の実施の形態においては、図４
に示すようにゲートアレイ部１ａのトランジスタ８９に
おいてソース／ドレイン領域としての不純物領域１０
ａ、１１ａをシングルドレイン構造としている。しかし
ながら、ソース／ドレイン領域はシングルドレイン構造
に限定されるものではなく、図１８に示すように、ＬＤ
Ｄ構造（Lightly Doped Drain ）としてもよい。この場
合、不純物領域１０ａ、１１ａの端部にｎ型の低濃度不
純物領域１０１ａを形成する。この低濃度不純物領域１
０１ａは、図１６で示す工程において、酸化膜９０ａ、
９０ｂを形成した後シリコン基板１のｐウェル８８が形
成された部分に、注入エネルギ５０ＫｅＶ、注入量１×
１０¹³／ｃｍ² でヒ素をイオン注入することにより形成
する。また、図には示されていないが、図１中のトラン
ジスタ２７におけるソース／ドレイン領域としての不純
物領域２５ａ、２６ａをＬＤＤ構造とすることもでき
る。この場合、図１６で示す工程において、酸化膜９０
ａ、９０ｂを形成した後、ｎウェル８７が形成された部
分に注入エネルギ１０ＫｅＶ、注入量１×１０¹³／ｃｍ
² でボロンをイオン注入することによりｐ型の低濃度不
純物領域を形成する。

【００５３】また、実施の形態１ではフラッシュメモリ
９９のフローティングゲート４０ｂとコントロールゲー
ト９０ｂのゲート長はほぼ同一のものとした。しかしな
がら、フローティングゲートとコントロールゲートの形
状はこれに限定されるものではない。つまり、図１９に
示すようにフラッシュメモリ９９のコントロールゲート
電極８１ｂのゲート長をフローティングゲート電極４０
ｂのゲート長よりも長くしてコントロールゲート電極８
１ｂが不純物領域１１ｂ上部に延在して選択ゲートを兼
ねるような形状にすることも可能である。

【００５４】図１９で示すようなフラッシュメモリ９９
を製造するためには、図１４で示す工程において、フロ
ーティングゲート電極がシリコン基板１と接触するよう
にポリシリコン８をエッチングすればよい。この場合に
おいても、電極を形成する工程は従来と比べて減ってい
るため、簡単な工程でこの半導体装置を製造することが
できる。

【００５５】さらに、ゲート電極８０ａとコントロール
ゲート電極８０ｂをポリシリコンで構成したが、これら
の電極をＣｏＳｉ₂ ，ＴｉＳｉ₂ またはＮｉＳｉ₂ など
のシリサイドで構成してもよい。

【００５６】また、この実施の形態ではゲートアレイと
フラッシュメモリとを集積化したＦＰＧＡについて説明
したが、マイクロプロセッサとフラッシュメモリを組合
せたものやＤＳＰ（Digital Signal Processor）とフラ
ッシュメモリを組合せたものについても適用できる。

【００５７】実施の形態２．上述の実施の形態１ではフ
ラッシュメモリ９９のコントロールゲート電極８０ｂと
フローティングゲート電極４０ｂの側壁に酸化膜９０ｂ
を残存させていたが、実施の形態２では、図２０に示す
ようにこの酸化膜９２ｂの幅を実施の形態１に比べて小
さくしている。また、実施の形態２では実施の形態１に
比べて不純物領域１０ｂ、１１ｂの端部がフローティン
グゲート電極４０ｂに近づいている。

【００５８】次に、図２０で示す半導体装置の製造方法
について説明する。実施の形態１の図６〜図１６に示す
工程と同様の工程を経てコントロールゲート電極８０ｂ
およびフローティングゲート電極４０ｂの側壁に酸化膜
９０ｂを形成する。

【００５９】図２１を参照して、ゲートアレイ部１ａを
覆うようにレジスト２００を形成する。図２２を参照し
て、レジスタ２００をマスクとして酸化膜９０ｂをフッ
酸溶液で等方性エッチングすることにより、幅の狭い酸
化膜９２ｂを形成する。次に実施の形態１の図１７、図
３で示す工程を経て図２０で示す半導体装置が完成す
る。

【００６０】このように構成された半導体装置において
は、まず実施の形態１で述べたような効果がある。ま
た、フラッシュメモリ９９の側壁に形成された酸化膜９
２ｂの幅が狭いため、この酸化膜９２ｂをマスクとして
シリコン基板１に不純物イオンを注入することにより形
成されるソース／ドレイン領域としての不純物領域１０
ｂ、１１ｂがフローティングゲート電極４０ｂに近づく
ことになる。そのため、不純物領域１０ｂ、１１ｂの端
部で電界が強くなるためアバランシェブレイクダウンが
起こりやすくなる。そのため、フラッシュメモリ９９へ
の書込がしやすくなるという効果がある。

【００６１】実施の形態３．実施の形態１ではフローテ
ィングゲート電極４０ｂのゲート長とコントロールゲー
ト電極８０ｂのゲート長はほぼ等しかったが、実施の形
態３においては、図２３に示すように、フローティング
ゲート電極４１ｂとコントロールゲート電極８２ｂのゲ
ート長はさらに精度よく一致している。それ以外の構成
に関しては実施の形態１と同様である。

【００６２】次に、図２４〜図３３を参照して、図２３
に示された半導体装置の製造方法について説明する。図
２４を参照して、実施の形態１の図５〜図９で示す工程
と同様の製造工程を経てシリコン基板１上にＬＯＣＯＳ
酸化膜２、ｐウェル８８、酸化膜３ａ、３１ｂ、分離用
電極４０ａ、フローティングゲート電極４１ｂ、層間酸
化膜５０ａ、５１ｂを形成する。ここで、酸化膜３１
ｂ、コントロールゲート電極４１ｂ、層間酸化膜５１ｂ
の厚さは、図９で示す酸化膜３ｂ、フローティングゲー
ト電極４０ｂ、層間酸化膜５０ｂと同一の厚さである。
また、酸化膜３１ｂ、フローティングゲート電極４１
ｂ、層間酸化膜５１ｂの幅は最終的に形成されるべき幅
（０．３５μｍ）よりもやや大きい幅（０．５μｍ）で
ある。図２５を参照して、シリコン基板１を覆うように
ＣＶＤ法により厚さ１００ｎｍのＴＥＯＳ酸化膜を堆積
することにより酸化膜６を形成する。

【００６３】図２６を参照して、酸化膜６を異方性エッ
チングすることにより、分離用電極４０ａを覆う酸化膜
６０ａ、６１ａと、フローティングゲート電極４１ｂを
覆う酸化膜６１ｂ、６０ｂが形成される。

【００６４】図２７を参照して、シリコン基板１の表面
に厚さ６ｎｍのゲート酸化膜７を熱酸化法により形成す
る。

【００６５】図２８を参照して、シリコン基板１を覆う
ように厚さ２００ｎｍのポリシリコン８１をＣＶＤ法に
より形成する。ｐウェル８８およびフローティングゲー
ト電極４１ｂ上に位置するポリシリコン８１にヒ素をイ
オン注入する。ｎウェル８７上に位置するポリシリコン
８１にボロンをイオン注入する。

【００６６】図２９を参照して、ポリシリコン８１を選
択的に異方性エッチングすることにより、ゲート電極８
１ａとコントロールゲート電極８２ｂが形成される。こ
のコントロールゲート電極８２ｂの幅は最終的に形成さ
れるべき幅（０．３５μｍ）である。

【００６７】図３０を参照して、ゲートアレイ部１ａを
レジスト２００で覆う。矢印１０１で示すエッチングガ
ス（ＣＨ₄ ＋Ｈ₂ またはＣＨＦ₃ ＋Ｏ₂ ）によりコント
ロールゲート電極８２ｂをマスクとして酸化膜６１ｂを
エッチングする。このとき、コントロールゲート電極８
２ｂの幅と酸化膜６１ｂの幅が同一となる。

【００６８】図３１を参照して、矢印１０２で示すエッ
チングガス（ＣＦ₄ 、Ｃｌ₂ 、またはＨＢｒ）によりコ
ントロールゲート電極８２ｂをマスクとしてフローティ
ングゲート電極４１ｂをエッチングする。このとき、コ
ントロールゲート電極８２ｂとフローティングゲート電
極４１ｂの幅が同一となる。また、コントロールゲート
電極８２ｂもエッチングされるが、コントロールゲート
電極８２ｂの厚みは厚いため（２００ｎｍ）、エッチン
グされてもコントロールゲート電極８２ｂがなくなると
いうことはない。

【００６９】図３２を参照して、矢印１０１で示すエッ
チングガス（ＣＨ₄ ＋Ｈ₂ またはＣＨＦ₃ ＋Ｏ₂ ）を用
いてコントロールゲート電極８２ｂをマスクとして酸化
膜３１ｂをエッチングする。

【００７０】図３３を参照して、アッシングによりレジ
スト２００を除去する。この後、実施の形態１の図１
５、図１６、図１７および図３で示す工程を経て半導体
装置が完成する。

【００７１】このように構成された半導体装置およびそ
の製造方法においては、まず実施の形態１で示す効果が
ある。また、図３１で示す工程において、コントロール
ゲート電極８２ｂをマスクとしてエッチングすることに
よりフローティングゲート電極４１ｂを形成している。
したがって、フローティングゲート電極４１ｂのゲート
長とコントロールゲート電極８２ｂのゲート長はこれら
の電極を別々の写真製版工程によって形成した場合に比
べて精度よく一致する。そのため、フローティングゲー
ト電極の上にコントロールゲート電極が形成されないこ
とによる品質不良を防ぐことができ、半導体装置の歩留
りを向上させることができる。

【００７２】実施の形態４．図３４〜図３６を参照し
て、シリコン基板１にはゲートアレイ部１ａとメモリセ
ル部１ｂが形成されている。ゲートアレイ部１ａの断面
は図３中の左側に位置する断面と同じものである。メモ
リセル部１ｂには複数のフラッシュメモリ９８が形成さ
れている。フラッシュメモリ９８は、ソース領域として
の不純物領域１０ｂと、ドレイン領域としての不純物領
域１１ｃと、厚さ１００ｎｍのフローティングゲート電
極４０ｃと、コントロールゲート電極８０ｃとを備えて
いる。シリコン基板１に不純物領域１１ｃが形成されて
いる。不純物領域１１ｃを取囲むようにリング形状のフ
ローティングゲート電極４０ｃが酸化膜３ｃを介在して
形成されている。フローティングゲート電極４０ｃを覆
い図３４中の横方向に延在するようにコントロールゲー
ト電極８０ｃが形成されている。フローティングゲート
電極４０ｃを挟んで不純物領域１１ｃと反対側にソース
領域としての不純物領域１０ｂがコントロールゲート電
極８０ｃに沿って延びるように形成されている。２つの
不純物領域１０ｂの間に厚さ１００ｎｍの分離用電極４
０ｄを含む分離部４７が形成されている。分離用電極４
０ｄは２つの不純物領域１０ｂを分離し、酸化膜３ｆを
介在してシリコン基板１上に形成される。分離用電極４
０ｄを覆うように酸化膜６０ｄ、６１ｄが形成されてい
る。シリコン基板１を覆うように層間絶縁膜１４が形成
されている。不純物領域１１ｃに達するコンタクトホー
ルが層間絶縁膜１４に形成されている。コンタクトホー
ルを充填するようにコンタクトプラグ１５が形成されて
いる。コンタクトプラグと接するようにアルミニウム配
線１６が形成されている。

【００７３】次に、図３７〜図４５を参照して、図３６
で示す半導体装置の製造方法について説明する。図３７
を参照して、ｐ型のシリコン基板１上に厚さ４００ｎｍ
のＬＯＣＯＳ酸化膜２を形成する。次に、シリコン基板
１に注入エネルギ２００〜５００ＫｅＶ、注入量１×１
０¹³／ｃｍ² でボロンを選択的にイオン注入することに
よりｐウェル８８を形成する。また、シリコン基板１に
注入エネルギ４００〜９００ＫｅＶ、注入量１×１０¹³
／ｃｍ² でヒ素を選択的にイオン注入することによりｎ
ウェルを形成する。シリコン基板１全体を覆うように厚
さ１０ｎｍの酸化膜３ａ、３ｃをＣＶＤ法により形成す
る。この酸化膜３ａ，３ｃを覆うように厚さ１００ｎｍ
のポリシリコン４を形成するメモリセル領域１ｂおよび
ｐウェル８８上のポリシリコン４にリンをイオン注入す
る。ｎウェル８７上のポリシリコンにボロンをイオン注
入する。このポリシリコン４上に厚さ１００ｎｍの酸化
膜５をＣＶＤ法により形成する。

【００７４】図３８を参照して、これらの酸化膜３ａ、
３ｃ、５、ポリシリコン４を所定のパターンに従って異
方性エッチングすることにより酸化膜３ａ、３ｃ、３
ｆ、厚さ１００ｎｍの分離用電極４０ａ、４０ｄ、厚さ
１００ｎｍのフローティングゲート電極４０ｃ、層間酸
化膜５０ａ、５０ｃ、５０ｄが形成される。シリコン基
板１を覆うようにＣＶＤ法により酸化膜６が形成され
る。図３９を参照して、酸化膜６を異方性エッチングす
ることにより、分離用電極４０ａを覆う酸化膜６０ａ、
６１ａ、フローティングゲート電極４０ｃを覆う酸化膜
６０ｃ、６１ｃ、分離用電極４０ｄを酸化膜６０ｄ、６
１ｄを形成する。

【００７５】図４０を参照して、シリコン基板１上に厚
さ６ｎｍの酸化膜７を熱酸化法により形成する。

【００７６】図４１を参照して、シリコン基板１を覆う
ようにＣＶＤ法により厚さ１００ｎｍのポリシリコン８
を形成する。ｐウェル８８およびフローティングゲート
電極４０ｃ上のポリシリコン８にリンがイオン注入され
る。ｎウェル上のポリシリコン８にボロンがイオン注入
される。

【００７７】図４２を参照して、ポリシリコン８を所定
の形状にパターニングすることにより、ゲート電極８０
ａと、コントロールゲート電極８０ｃが形成される。図
４３を参照して、シリコン基板１を覆うように厚さ１０
０ｎｍのＴＥＯＳ酸化膜を堆積することにより酸化膜９
が形成される。

【００７８】図４４を参照して、酸化膜９を異方性エッ
チングすることによりゲート電極８０ａの側壁に酸化膜
９０ａが形成される。また、コントロールゲート電極８
０ｃの側壁に酸化膜９０ｃが形成される。

【００７９】図４５を参照して、シリコン基板１に注入
エネルギ１０ＫｅＶ、注入量１×１０¹⁵／ｃｍ² で、矢
印１００で示すボロンを選択的にイオン注入することに
よりｐ⁺ 電極１２ａと、不純物領域１０ｂ、１１ｃが形
成される。また、ゲートアレイ部１ａでｎウェルが形成
された領域には注入エネルギ５０ＫｅＶ、注入量１×１
０¹⁵／ｃｍ² でヒ素がイオン注入される。

【００８０】図３６を参照して、シリコン基板１を覆う
層間絶縁膜１４を形成する。不純物領域１１ｃに達する
コンタクトホールを層間絶縁膜１４に形成する。コンタ
クトホールを充填するようにタングステンからなるコン
タクトプラグ１５をＣＶＤ法により形成する。層間絶縁
膜１４上にコンタクトプラグ１５に接するようにアルミ
ニウム配線１６を形成する。これにより半導体装置が完
成する。

【００８１】以上説明したように、実施の形態４の半導
体装置およびその製造方法によれば、図３７に示す工程
において、ゲートアレイ部１ａの分離用電極４０ａと、
メモリセル部１ｂのフローティングゲート電極４０ｃ
と、分離用電極４０ｄを同一の工程で形成しているた
め、電極を形成する工程を減らすことができる。そのた
め、少ない製造工程でＦＰＧＡを製造することができ
る。

【００８２】また、図３４に示すように、メモリセル部
１ｂのフラッシュメモリ９８を分離するために分離用電
極４０ｄを含む分離部４７を用いたため、フラッシュメ
モリ９８の分離を確実に行なうことができる。

【００８３】実施の形態５．実施の形態１では、分離用
電極４０ａ、フローティングゲート電極４０ｂ、および
ゲート電極８０ａの下には不純物領域を形成しなかった
が、実施の形態５では、図４６に示すように、分離用電
極４０ａの下にチャネルドープ領域としてのｐ型の不純
物領域１３２が形成されており、フローティングゲート
電極４０ｂの下にチャネルドープ領域としてのｐ型の不
純物領域１３３が形成されており、ゲート電極８０ａの
下にチャネルドープ領域としてのｐ型の不純物領域１３
１が形成されている。不純物領域１３１の不純物濃度は
ｎ_GAであり、不純物領域１３２の不純物濃度ｎ_FSであ
り、不純物領域１３３の不純物濃度はｎ_Flash である。
また、ｎ_GAと、ｎ_FSと、ｎ_Flashとの間には、ｎ_GA＜ｎ
_Flash ≦ｎ_FSで示す関係が成り立つ。それ以外の構造に
関しては、図３に示された実施の形態１と同様である。

【００８４】次に、図４７〜図４９を参照して、図４６
に示された半導体装置の製造方法について説明する。図
４７を参照して、シリコン基板１上に実施の形態１と同
様にＬＯＣＯＳ酸化膜２を形成する。次に、実施の形態
１と同様に、シリコン基板１にｐウェル８８を形成す
る。次に、ゲートアレイ部１ａを覆うようにレジスト２
００を形成する。このレジスト２００をマスクとして注
入エネルギ２０ＫｅＶ、注入量７×１０¹²／ｃｍ² で矢
印１０３で示すボロンをシリコン基板１に注入する。こ
れにより、チャネルドープ領域としてのｐ型の不純物領
域１３３を形成する。不純物領域１３３中の不純物濃度
はｎ_Flash７×１０¹⁷／ｃｍ³ である。

【００８５】図４８を参照して、メモリセル部１ｂを覆
うレジスト２０１ｂを形成する。また、ゲートアレイ部
１ａの一部を覆うレジスト２０１ａを形成する。このレ
ジスト２０１ａ、２０１ｂをマスクとして注入エネルギ
２０ＫｅＶ、注入量１×１０¹³／ｃｍ² で矢印１０４で
示すボロンをシリコン基板１にイオン注入することによ
り、チャネルドープ領域としてのｐ型の不純物領域１３
２を形成する。不純物領域１３２の不純物濃度はｎ_FS１
×１０¹⁸／ｃｍ³ である。

【００８６】図４９を参照して、実施の形態１の図７〜
図１１で示す工程を経て酸化膜３ａ、３ｂ、分離用電極
４０ａ、フローティングゲート電極４０ｂ、酸化膜６０
ａ、６１ａ、６０ｂ、６１ｂを形成する。次に、注入エ
ネルギ２０ＫｅＶ、注入量６×１０¹²／ｃｍ² で矢印１
０５で示すボロンをシリコン基板１にイオン注入するこ
とにより、チャネルドープ領域としてのｐ型の不純物領
域１３１を形成する。不純物領域１３１の不純物濃度は
ｎ_GA６×１０¹⁷／ｃｍ³ である。

【００８７】次に、実施の形態１の図１２〜図１７およ
び図３で示す工程を経て図４６で示す半導体装置が完成
する。

【００８８】以上説明したように、実施の形態５におけ
る半導体装置とその製造方法によれば、まず実施の形態
１で述べたような効果がある。また、ゲート電極８０ａ
の下にチャネルドープ領域としての不純物領域１３１
（不純物濃度ｎ_GA）が形成される。また、分離用電極４
０ａの下にチャネルドープ領域としての不純物領域１３
２（不純物濃度ｎ_FS）が形成される。また、フローティ
ングゲート電極４０ｂの下にチャネルドープ領域として
の不純物領域１３３（不純物濃度ｎ_Flash ）が形成され
る。これらの不純物濃度の間には、ｎ_GA＜ｎ_Flash ≦ｎ
_FSで示す関係が成り立つ。ここで、それぞれの電極のし
きい値電圧Ｖと、チャネルドープ領域の不純物濃度ｎ
と、電極とチャネルドープ領域との間の酸化膜の膜厚Ｔ
との間にＶ≒Ｖ₀＋ｋ・Ｔ・ｎ^1/2で示す関係がある。ｋ
は比例定数である。したがって、この発明によれば、ゲ
ート電極８０ａでのしきい値をＶGA、フローティングゲ
ート電極４０ｂでのしきい値電圧をＶ_Flash 、分離用電
極４０ａでのしきい値電圧をＶ_FSとすると、Ｔが一定で
あればＶ_GA＜Ｖ_Flash ≦Ｖ_FSとなる。そのため、ゲート
アレイ部１ａの電界効果トランジスタ８９は、しきい値
が低いため、高速動作が可能となり、分離部４９ではし
きい値が高いため、リーク電流が少なくなるという効果
がある。

【００８９】また、図４９に示す工程において、シリコ
ン基板１の全面に矢印１０５で示すボロンをシリコン基
板１全体に注入しているが、この際の注入量は十分に小
さいため、ｎ⁺ 電極１９ａやｎ型の不純物領域１０ａ、
１１ａの不純物濃度に影響を与えることはない。

【００９０】実施の形態６．実施の形態５では、分離用
電極４０ａおよびフローティングゲート電極４０ｂを形
成する前に不純物領域１３２、１３３を形成したが、実
施の形態６では、フローティングゲート電極４０ｂおよ
び分離用電極４０ａを形成した後に不純物領域１３２、
１３３を形成する。

【００９１】図５０を参照して、分離用電極４０ａ下に
チャネルドープ領域としてのｐ型の不純物領域１３２が
形成されている。フローティングゲート電極４０ｂ下に
チャネルドープ領域としてのｐ型の不純物領域１３３が
形成されている。不純物領域１３２と不純物領域１３３
の不純物濃度は等しい。不純物領域１３２と不純物領域
１３３は分離用電極４０ａおよびフローティングゲート
電極４０ｂが作られた後に形成される。また、不純物領
域１３２は、不純物領域１３１の下に延びている。ま
た、不純物領域１３３は、不純物領域１０ｂ、１１ｂの
下に延びている。それ以外の構造に関しては、図４６に
示された実施の形態５と同様である。

【００９２】次に、図５１を参照して、図５０に示され
た半導体装置の製造方法について説明する。まず、実施
の形態１の図６〜図１１で示す工程を経てシリコン基板
１上にＬＯＣＯＳ酸化膜２、酸化膜３ａ、３ｂ、６０
ａ、６０ｂ、６１ａ、６１ｂ、分離用電極４０ａ、フロ
ーティングゲート電極４０ｂ、ｐウェル８８を形成す
る。次に、注入エネルギ７０ＫｅＶ、注入量１×１０¹³
／ｃｍ² で、矢印１０６で示すボロンをシリコン基板１
にイオン注入することにより、ｐ型の不純物領域１３２
と、ｐ型不純物領域１３３を形成する。不純物領域１３
２中の不純物濃度と不純物領域１３３中の不純物濃度は
同一である。次に、実施の形態５の図４９で示す工程を
経て不純物領域１３１を形成し、実施の形態１の図１２
〜図１７および図３で示す工程を経てこの図面の半導体
装置が完成する。

【００９３】以上示したように、実施の形態６における
半導体装置のその製造方法によれば、図５１で示す工程
において、不純物領域１３２と不純物領域１３３を同時
に形成することができるため、実施の形態５で述べた効
果に加えて、さらに製造工程を少なくできるという効果
がある。

【００９４】また、図５０で示す半導体装置の製造方法
のもう１つの製造工程について、図５２〜図５３を参照
して説明する。図５２を参照して、実施の形態１の図６
〜図１１で示す工程を経てシリコン基板１上にＬＯＣＯ
Ｓ酸化膜２、酸化膜３ａ、３ｂ、６０ａ、６０ｂ、６１
ａ、６１ｂ、フローティングゲート電極４０ｂ、分離用
電極４０ａ、ｐウェル８８を形成する。次に、メモリセ
ル部１ｂをレジスト２００で覆い、注入エネルギ７０Ｋ
ｅＶ、注入量１×１０¹³／ｃｍ² で、矢印１０５ａで示
すボロンをシリコン基板１のゲートアレイ部１ａにイオ
ン注入することにより、チャネルドープ領域としてのｐ
型の不純物領域１３２を形成する。

【００９５】図５３を参照して、ゲートアレイ部１ａを
レジスト２００で覆い、注入エネルギ７０ＫｅＶ、注入
量７×１０¹²／ｃｍ² で、シリコン基板１のメモリセル
部１ｂに矢印１０５ｂで示すボロンをイオン注入するこ
とにより、チャネルドープ領域としてのｐ型の不純物領
域１３３を形成する。次に、実施の形態５の図４９で示
す工程、実施の形態１の図１２〜図１７で示す工程を経
て図５０で示す半導体装置が完成する。

【００９６】このように構成された半導体装置およびそ
の製造方法においては、図５１で示す工程を用いた場合
に比べて、製造工程は１工程増えるが、不純物領域１３
２と不純物領域１３３の不純物濃度を独立に制御できる
ため、分離用電極４０ａでのしきい値電圧とフローティ
ングゲート電極４０ｂでのしきい値電圧を独立にコント
ロールできるという効果がある。

【００９７】また、図５３で示すイオン注入を先に行な
い、図５２で示すイオン注入を後に行なっても図５０で
示す半導体装置を得ることができる。

【００９８】実施の形態７．実施の形態６では、ＬＯＣ
ＯＳ酸化膜２の下に不純物領域は形成されていなかった
が、実施の形態７では図５４で示すように、ＬＯＣＯＳ
酸化膜２の下にチャネルストッパとしての不純物領域１
３２ａを形成する。また、ＬＯＣＯＳ酸化膜２ａの厚さ
（図中のｔ_b ）は、２００ｎｍである。また、シリコン
基板１の表面から酸化膜６０ａの上部面までの高さ（図
中ｔ_a ）およびシリコン基板１の表面から酸化膜６０ｂ
の上部面までの高さ（図中ｔ_a ）も２００ｎｍである。
それ以外の構造に関しては、図５０で示された実施の形
態６と同様である。

【００９９】次に、図５５を参照して、図５４で示す半
導体装置の製造方法について説明する。図５５を参照し
て、実施の形態１の図６〜図１１で示す工程を経てシリ
コン基板１上にＬＯＣＯＳ酸化膜２、酸化膜３ａ、３
ｂ、６０ａ、６０ｂ、６１ａ、６１ｂ、分離用電極４０
ａ、フローティングゲート電極４０ｂ、ｐウェル８８を
形成する。このとき、ＬＯＣＯＳ酸化膜２ａの厚さ（ｔ
_b ）は２００ｎｍである。また、シリコン基板１の表面
から酸化膜６０ａの上部面までの高さ（ｔ_a ）およびシ
リコン基板１の表面から酸化膜６０ｂの上部面までの高
さ（ｔ_a ）は２００ｎｍである。次に、注入エネルギ７
０ＫｅＶ、注入量１×１０¹³ｃｍ² で、シリコン基板１
にボロンをイオン注入することにより、不純物領域１３
２、１３２ａ、１３３を形成する。不純物領域１３２、
１３２ａ、１３３の不純物濃度は１×１０¹⁸／ｃｍ³ と
なる。次に、実施の形態５の図４９で示す工程、実施の
形態１の図１２〜図１７で示す工程および図３で示す工
程を経て図５４で示す半導体装置が完成する。

【０１００】このように構成された実施の形態７の半導
体装置およびその製造方法においては、まず実施の形態
５で述べた効果がある。また、ＬＯＣＯＳ酸化膜２の下
にチャネルストッパとしての不純物領域１３２ａを形成
するため、ＬＯＣＯＳ酸化膜２の分離能力を上げること
ができる。また、チャネルストッパとしての不純物領域
１３２ａは、図５５で示すように、他の不純物領域１３
２、１３３と同一の工程で製造されるため、新たに製造
工程が増えるということもない。

【０１０１】実施の形態８．実施の形態１では、酸化膜
３ａ、３ｂ、ゲート酸化膜７の厚さは特に規定しなかっ
たが、実施の形態８では、図５６に示すように、酸化膜
３ｄの厚さＴ_FS、酸化膜３ｅの厚さＴ_Flash 、ゲート酸
化膜７ａの厚さＴ_GAの間には、Ｔ_GA＜Ｔ_Flas _h ≦Ｔ_FSの
関係がある。それ以外の構造に関しては図３に示された
実施の形態１と同様である。

【０１０２】次に、図５６で示された半導体装置の製造
方法について説明する。まず、Ｔ_GA＜Ｔ_Flash ＝Ｔ_FSを
満たす半導体装置は、実施の形態１の図６〜１７および
図３で示す工程を経て製造することができる。

【０１０３】次に、図５７〜図５８を参照して、Ｔ_GA＜
Ｔ_Flash ≦Ｔ_FSを満たす半導体装置の製造方法について
説明する。まず、図５７を参照して、シリコン基板１に
ＬＯＣＯＳ法によって厚さ４００ｎｍのＬＯＣＯＳ酸化
膜２を形成する。次に、シリコン基板１の表面に厚さ１
５ｎｍの酸化膜３ａ、３ｂを熱酸化法により形成する。
次に、ゲートアレイ部１ａにレジスト２０２を形成し、
矢印１０８で示すフッ酸により酸化膜３ｂをエッチング
により除去する。

【０１０４】図５８を参照して、熱酸化法により、ゲー
トアレイ部１ａでは酸化膜３ａの上に厚さ１５ｎｍの酸
化膜を堆積する。また、メモリセル部１ｂでは、シリコ
ン基板１の表面に厚さ１５ｎｍの酸化膜を堆積する。こ
れにより、ゲートアレイ部１ａに厚さＴ_FS＝３０ｎｍの
酸化膜３ｄを形成する。また、メモリセル部１ｂでは、
厚さＴ_Flash ＝１５ｎｍの酸化膜３ｅを形成する。次
に、ゲートアレイ部にｐウェル８８、ｎウェルを形成
し、実施の形態１の図８〜図１７および図３で示す工程
を経て図５６で示す半導体装置が完成する。ここで、図
１２で示す工程において、ゲート酸化膜７ａを形成する
が、このときのゲート酸化膜７ａの厚さは実施の形態１
と同様に６ｎｍとする。また、Ｖ_FS＝１．６Ｖ、Ｖ
_Flash ＝０．８Ｖとなる。

【０１０５】このように構成された実施の形態８の半導
体装置とその製造方法においては、ゲート酸化膜７の厚
さＴ_GAと、酸化膜３ｃの厚さＴ_Flash 、酸化膜３ｄの厚
さＴ_FSとの間に、Ｔ_GA＜Ｔ_Flash ≦Ｔ_FSの関係がある。
ここで、実施の形態５で述べたように、しきい値電圧Ｖ
とチャネルドープ領域の不純物濃度ｎと、酸化膜の膜厚
Ｔとの間にはＶ≒Ｖ₀＋ｋ・Ｔ・ｎ^1/2で示される関係が
ある。したがって、実施の形態８の半導体装置において
は、ｎを一定とすると、Ｖ_GA＜Ｖ_Flash ≦Ｖ_FSの関係が
成り立つ。そのため、実施の形態８では、トランジスタ
８９は高速動作が可能となり、分離部４９では、リーク
電流が少なくなるという効果がある。

【０１０６】実施の形態９．実施の形態５では、図４６
に示すように、分離用電極４０ａがｎ型であり、不純物
領域１３２がｐ型であり、フローティングゲート電極４
０ｂがｎ型であり、不純物領域１３３がｐ型であるのに
対して、実施の形態９では、図５９に示すように、分離
用電極４１ａがｐ型であり、不純物領域１３２がｐ型で
あり、フローティングゲート電極４１ｂがｎ型であり、
不純物領域１３３がｐ型である。それ以外の構成に関し
ては図４６に示された実施の形態５と同様である。

【０１０７】次に、図６０〜図６１を参照して、図５９
で示す半導体装置の製造方法について説明する。まず、
図６０を参照して、シリコン基板１上にＬＯＣＯＳ法に
より、ＬＯＣＯＳ酸化膜２を形成する。次に、シリコン
基板１を覆うように厚さ６ｎｍの酸化膜３ａ、３ｂを熱
酸化法により形成する。次に、この酸化膜３ａ、３ｂを
覆うようにＣＶＤ法によりポリシリコン４を形成する。
次に、ポリシリコン４に窒素を注入エネルギ１０Ｋｅ
Ｖ、注入量５×１０¹⁵／ｃｍ² で注入する。次に、ポリ
シリコン４上にＣＶＤ法により酸化膜５を形成する。次
に、メモリセル部１ｂにレジスト２０３を形成する。こ
のレジスト２０３をマスクとしてポリシリコン４に矢印
１０８で示すボロンを注入エネルギ１０ＫｅＶ、注入量
５×１０¹⁵／ｃｍ² で注入してｐ型のドープドポリシリ
コン４ａを形成する。図６１を参照して、レジスト２０
３を除去した後、ゲートアレイ部１ａの上にレジスト２
０４を形成する。このレジスト２０４をマスクとしてポ
リシリコン４に矢印１０９で示すリンを注入エネルギ１
０ＫｅＶ、注入量５×１０¹⁵／ｃｍ²で注入してｎ型の
ドープドポリシリコン４ｂを形成する。次に、実施の形
態１の図９〜図１７および図３で示す工程を経て、図５
９で示す半導体装置が完成する。

【０１０８】このように構成された半導体装置とその製
造方法においては、分離用電極４１ａがｐ型であり、そ
の下に位置する不純物領域１３２もｐ型である。そのた
め、分離用電極４１ａがｎ型である場合に比べて、不純
物領域１３２をｐ型からｎ型へ反転させるために必要な
しきい値が大きくなる。そのため、リーク電流が発生し
にくくなり、分離用電極４１ａを含む分離部４９におい
て不純物領域１０ａ、１１ａの分離を一層確実に行なう
ことができる。

【０１０９】実施の形態１０．実施の形態１では、酸化
膜６０ａの厚さと酸化膜３ｂの厚さと層間酸化膜６０ｂ
の厚さは特に規定しなかったが、実施の形態１０では、
図６２に示すように、酸化膜６２ａの厚さＴ_FS-GA と、
酸化膜３ｂの厚さＴ_Flash と、層間酸化膜６２ｂの厚さ
Ｔ_FG-CG との間にはＴ_Flash ＜Ｔ_FG-CG ＜Ｔ_FS-GA で示
す関係が成立する。それ以外の構造に関しては、図３に
示された実施の形態１と同様である。

【０１１０】次に、図６３〜図６６を参照して、図６２
で示す半導体装置の製造方法について説明する。図６３
を参照して、実施の形態１の図６〜図１１で示す工程を
経てシリコン基板１上にＬＯＣＯＳ酸化膜２、酸化膜３
ａ、３ｂ、６０ａ、６０ｂ、６１ａ、６１ｂ、ｐウェル
８８を形成する。酸化膜３ａ、３ｂの厚さは６ｎｍであ
る。次に、ゲートアレイ部１ａ上にレジスト２０５を形
成する。

【０１１１】図６４を参照して、矢印１０１で示すフッ
酸を用いて酸化膜６０ｂ、６１ｂをエッチングする。こ
れにより、フローティングゲート電極４０ｂを露出させ
る。図６５を参照して、シリコン基板１を覆うように厚
さ２０ｎｍの酸化膜６３をＣＶＤ法により形成する。酸
化膜６０ａと分離用電極３ａ上の酸化膜６３が酸化膜６
２ａとなる。フローティングゲート電極４０ｂ上の酸化
膜６３が酸化膜６２ｂとなる。

【０１１２】図６６を参照して、シリコン基板１を覆う
ようにポリシリコンを形成し、このポリシリコンに不純
物イオンを注入する。次に、ポリシリコンを所定の形状
にパターニングすることにより、ゲート電極８０ａと、
コントロールゲート電極８０ｂを形成する。次に、実施
の形態１の図１５〜図１７および図３で示す工程を経て
図６２で示す半導体装置が完成する。

【０１１３】このように構成された半導体装置とその製
造方法においては、ゲート電極８０ａと分離用電極４０
ａとの間に位置する酸化膜６２ａの厚さＴ_FS-GA が厚く
なるため、ゲート電極８０ａと分離用電極４０ａとの間
の容量が小さくなる。そのため、ゲート電極８０ａに電
流が流れやすくなり、トランジスタ８９は高速動作が可
能となる。また、コントロールゲート電極８０ｂとフロ
ーティングゲート電極４０ｂとの間の層間酸化膜６２ｂ
の厚さＴ_FG-CG が厚いため、フローティングゲート電極
３ｂに蓄積された電荷がコントロールゲート電極８０ｂ
へ抜けることがない。そのため、フラッシュメモリ９９
の誤動作が少なくなる。また、フローティングゲート電
極６２ｂ下の酸化膜３ｂの厚さＴ_Flash が薄いため、フ
ラッシュメモリ９９も高速動作が可能となる。

【０１１４】実施の形態１１．実施の形態１ではシリコ
ン基板１に不純物領域を形成したが、実施の形態１１で
は図６７に示すようにシリコン基板１上に埋込酸化膜４
００を形成し、その埋込酸化膜４００上にＳＯＩ（Sili
con On Insulator）層３００ａ、３００ｂを形成し、そ
のＳＯＩ層３００ａ、３００ｂに不純物領域３１１ｂ、
３１２ｂ、ｐ⁺電極３１２ａを形成している。また、図
１で示される不純物領域１０ａ、１１ａ、２５ａ、２６
ａに該当する不純物領域（図示せず）も半導体層３００
ａに形成する。一方、図１中のｐウェル８８およびｎウ
ェル８７は実施の形態１１では形成されていない。それ
以外の構造に関しては図３に示された実施の形態１と同
様である。

【０１１５】次に、図６８を参照して、図６７で示す半
導体装置の製造方法について説明する。まず、図６８を
参照して、シリコン基板１に酸素イオンを注入し、熱処
理を行なうことにより厚さ１００ｎｍの埋込酸化膜４０
０を形成する。また、埋込酸化膜４００より上の部分は
ＳＯＩ層となる。このＳＯＩ層をレジストパターンに従
って所定の形状にパターニングすることによりＳＯＩ層
３００ａ、３００ｂ、メサ分離部３０１を形成する。次
に、実施の形態１の図７〜図１７および図３で示す工程
を経てＳＯＩ層３００ａ上にトランジスタ８９を形成
し、ＳＯＩ層３００ｂ上にフラッシュメモリ９９を形成
して図６７で示す半導体装置が完成する。

【０１１６】このように構成された実施の形態１１の半
導体装置とその製造方法においては、実施の形態１で述
べた効果に加えて、以下のような効果がある。すなわ
ち、ＳＯＩ層３００ａ、３００ｂに形成されたフラッシ
ュメモリ９９は、バルク状態のシリコン基板１に形成さ
れたトランジスタに比べてアバランシェブレイクダウン
を起こしやすいため、低電圧で書込ができるという効果
がある。また、トランジスタ８９やフラッシュメモリ９
９が３次元的に各々分離されるため、トランジスタ間の
寄生容量が低下し、トランジスタの高速動作が可能とな
るという効果がある。

【０１１７】また、トランジスタ８９とフラッシュメモ
リ９９が電気的に分離されているため、コントロールゲ
ート８０ｂに高電圧を印加してもこの電圧がトランジス
タ８９には伝わらない。そのため、トランジスタ８９が
誤作動することがない。

【０１１８】また、図６９を参照して、複数の半導体層
３００ａをＬＯＣＯＳ酸化膜３０２で形成しても同様の
効果が得られる。

【０１１９】

【発明の効果】この発明の半導体装置においては、第１
の分離用電極とフローティングゲート電極が同一の厚み
を有するため、第１の分離用電極とフローティングゲー
ト電極とを同一の工程で形成することができる。そのた
め、第１の分離用電極により分離された複数個の電界効
果トランジスタと不揮発性メモリセルトランジスタとを
備え、製造工程が簡単な半導体装置を得ることができ
る。

【０１２０】また、この発明では、複数個の電界効果ト
ランジスタが複数のゲート電極と複数の不純物領域とを
含めため、ゲートアレイが構成される。そのため、分離
用電極によって分離され、ゲートアレイを構成する電界
効果トランジスタと、不揮発性メモリセルトランジスタ
とを備え、製造工程が簡単な半導体装置を得ることがで
きる。

【０１２１】さらに、この発明では、フローティングゲ
ートの側壁に形成された第２の側壁絶縁膜の幅が小さい
ため、この第２の側壁絶縁膜をマスクとして半導体基板
に不純物イオンを注入すれば、フローティングゲート電
極の近傍まで不純物領域が形成される。そのため、フロ
ーティングゲート電極と不純物領域との間の距離が小さ
くなる。したがって、不純物領域の端部でアバランシェ
ブレイクダウンが起こりやすくなる。その結果、電界効
果トランジスタと、不揮発性メモリセルトランジスタと
を備え、製造工程が簡単で不揮発性メモリセルトランジ
スタへの書込・消去が容易な半導体装置を得ることがで
きる。

【０１２２】さらにこの発明によれば、コントロールゲ
ート電極のゲート長とフローティングゲート電極のゲー
ト長が等しい半導体装置を得ることがてきる。

【０１２３】また、この発明では、複数個の不揮発性メ
モリセルトランジスタを第２の分離部で確実に分離する
ことができる。また、第２の分離用電極は第１の分離用
電極とほぼ同一の厚みを有するため、第１の分離用電極
と第２の分離用電極とフローティングゲート電極がほぼ
同一の厚みを有することになる。そのため、第１と第２
の分離用電極とフローティングゲート電極を同一の工程
で形成することができる。したがって、第１の分離用電
極で分離される複数個の電界効果トランジスタと、第２
の分離用電極で分離される複数個の不揮発性メモリセル
トランジスタとを備え、簡単な工程で製造できる半導体
装置を得ることができる。

【０１２４】また、フローティングゲート電極はリング
形状の半導体装置を得ることができる。

【０１２５】さらに、この発明では、第３の不純物濃度
は第１の不純物濃度より大きいため、第３の不純物領域
上に位置する不揮発性メモリセルトランジスタのしきい
値は第１の不純物領域の上に位置する電界効果トランジ
スタのしきい値より大きい。また、第２の不純物濃度は
第３の不純物濃度以上であるため、第２の不純物領域上
に位置する分離部のしきい値は第３の不純物領域上に位
置する不揮発性メモリセルトランジスタのしきい値より
も大きい。そのため、不揮発性メモリセルトランジスタ
と、分離用電極により確実に分離され、さらに高速動作
が可能である電界効果トランジスタとを備えた半導体装
置を得ることができる。

【０１２６】またさらに、この発明では、分離用酸化膜
の下に位置する第４の不純物領域がチャネルストッパと
なるため、分離用酸化膜による分離を確実に行なうこと
ができる。また、第２と第３と第４の不純物濃度が同一
であるため、第２と第３と第４の不純物領域を同一工程
で形成でき、製造工程の少ない半導体装置を得ることが
できる。

【０１２７】さらに、この発明では、第１の絶縁膜は第
２の絶縁膜より厚いため、第１の絶縁膜上に位置する不
揮発性メモリセルトランジスタのしきい値は第２の絶縁
膜上に位置する電界効果トランジスタ型トランジスタの
しきい値よりも大きい。言換えれば、電界効果トランジ
スタのしきい値は不揮発性メモリトランジスタのしきい
値よりも小さい。また、第３の絶縁膜の厚さは第１の絶
縁膜の厚さ以上であるため、第３の絶縁膜上に位置する
第１の分離部のしきい値は第１の絶縁膜上に位置する不
揮発性メモリセルトランジスタのしきい値りよも大き
い。そのため、分離部で確実に分離され、高速動作が可
能な電界効果トランジスタと、不揮発性メモリセルトラ
ンジスタとを備えた半導体装置を得ることができる。

【０１２８】また、この発明では、第１の分離用電極に
対向する半導体基板の部分の導電型を反転させるための
電位が高くなるため、第１の分離部のしきい値はフロー
ティング電極を含む不揮発性メモリセルトランジスタの
しきい値よりも高くなる。そのため、分離用電極により
確実に電気的に分離される電界効果トランジスタと、不
揮発性メモリセルトランジスタとを備えた半導体装置を
簡単な工程で製造することができる。

【０１２９】さらに、この発明では、第１の分離用電極
とゲート電極の間に位置する第３の絶縁膜の厚さが厚く
なるため、ゲート電極と第１の分離用電極との間の容量
が小さくなる。したがって、ゲート電極に電流が流れや
すくなり電界効果トランジスタは高速動作が可能とな
る。また、コントロールゲート電極とフローティングゲ
ート電極との間の第２の絶縁膜が厚いため、フローティ
ングゲート電極に蓄積された電荷がコントロールゲート
電極へ抜けることがない。そのため、不揮発性メモリセ
ルトランジスタの誤動作が少なくなる。さらに、フロー
ティングゲート電極下の第１の絶縁膜の厚さが薄いた
め、電界効果トランジスタは高速動作が可能となる。

【０１３０】また、この発明では、電界効果トランジス
タが形成される第１の半導体層と不揮発性メモリセルト
ランジスタが形成される第２の半導体層とは電気的に分
離されているため、電界効果トランジスタと不揮発性メ
モリセルトランジスタが確実に電気的に分離された半導
体装置を得ることができる。

【０１３１】この発明の半導体装置の製造方法では、分
離用電極とフローティングゲート電極とを同時に形成す
る。そしてこの分離用電極により分離される電界効果ト
ランジスタと、フローティングゲート電極を含む不揮発
性メモリセルトランジスタを形成する。そのため、分離
用電極により分離された電界効果トランジスタと、不揮
発性メモリセルトランジスタとを備えた半導体装置を簡
単な工程で製造することができる。

【０１３２】この発明では、コントロールゲート電極を
マスクとしてフローティングゲート電極を形成するた
め、コントロールゲート電極のゲート長とフローティン
グゲート電極のゲート長が等しい半導体装置を簡単な工
程で製造することができる。

【０１３３】また、この発明では、不揮発性メモリセル
トランジスタを互いに電気的に分離するための第２の分
離用電極を第１の分離用電極とフローティングゲート電
極と同時に形成するため、第２の分離用電極により分離
される電界効果トランジスタと第２の分離用電極により
分離される不揮発性メモリセルトランジスタとを備えた
半導体装置を簡単な工程で製造することができる。

【０１３４】さらに、この発明では、フローティングゲ
ート電極下に位置する第２の不純物領域の不純物濃度
は、ゲート電極下に位置する第１の不純物領域の不純物
濃度よりも大きい。そのため、フローティングゲート電
極を含む不揮発性メモリセルトランジスタのしきい値は
ゲート電極を含む電界効果トランジスタのしきい値より
も大きい。言換えれば、電界効果トランジスタのしきい
値は不揮発性メモリセルトランジスタのしきい値よりも
小さい。また、分離用電極下に位置する第３の不純物領
域の不純物濃度は不揮発性メモリセルトランジスタ下に
位置する第２の不純物領域の不純物濃度よりも大きい。
そのため、分離用電極のしきい値は、不揮発性メモリセ
ルトランジスタのしきい値よりも大きい。したがって、
分離用電極によって確実に分離され、高速動作が可能な
電界効果トランジスタと、不揮発性トランジスタとを備
えた半導体装置を製造することができる。

【０１３５】さらに、この発明では、半導体装置の製造
工程をさらに削減することができる。

【０１３６】さらにまた、この発明では、分離用酸化膜
下の第４の不純物領域がチャネルストッパとなる。その
ため分離用酸化膜の分離能力が高い半導体装置を得るこ
とができる。また、第４の不純物領域は第２と第３の不
純物領域と同時に形成されるため、半導体装置の製造工
程が増加することもない。

【図面の簡単な説明】

【図１】この発明の実施の形態１の半導体装置を示す
平面図。

【図２】この発明の実施の形態１の半導体装置を示す
平面図。

【図３】図１（ｂ）のＩＩＩーＩＩＩ線方向の断面
図。

【図４】図１（ｂ）のＩＶーＩＶ線方向の断面図。

【図５】この発明の実施の形態１の半導体装置を示す
断面図。

【図６】この発明の実施の形態１の半導体装置の製造
方法を示す断面図。

【図７】この発明の実施の形態１の半導体装置の製造
方法を示す断面図。

【図８】この発明の実施の形態１の半導体装置の製造
方法を示す断面図。

【図９】この発明の実施の形態１の半導体装置の製造
方法を示す断面図。

【図１０】この発明の実施の形態１の半導体装置の製
造方法を示す断面図。

【図１１】この発明の実施の形態１の半導体装置の製
造方法を示す断面図。

【図１２】この発明の実施の形態１の半導体装置の製
造方法を示す断面図。

【図１３】この発明の実施の形態１の半導体装置の製
造方法を示す断面図。

【図１４】この発明の実施の形態１の半導体装置の製
造方法を示す断面図。

【図１５】この発明の実施の形態１の半導体装置の製
造方法を示す断面図。

【図１６】この発明の実施の形態１の半導体装置の製
造方法を示す断面図。

【図１７】この発明の実施の形態１の半導体装置の製
造方法を示す断面図。

【図１８】この発明の実施の形態１の半導体装置の製
造方法を示す断面図。

【図１９】この発明の実施の形態１の半導体装置の製
造方法を示す断面図。

【図２０】この発明の実施の形態２の半導体装置を示
す断面図。

【図２１】この発明の実施の形態２の半導体装置の製
造方法を示す断面図。

【図２２】この発明の実施の形態２の半導体装置の製
造方法を示す断面図。

【図２３】この発明の実施の形態３の半導体装置を示
す断面図。

【図２４】この発明の実施の形態３の半導体装置の製
造方法を示す断面図。

【図２５】この発明の実施の形態３の半導体装置の製
造方法を示す断面図。

【図２６】この発明の実施の形態３の半導体装置の製
造方法を示す断面図。

【図２７】この発明の実施の形態３の半導体装置の製
造方法を示す断面図。

【図２８】この発明の実施の形態３の半導体装置の製
造方法を示す断面図。

【図２９】この発明の実施の形態３の半導体装置の製
造方法を示す断面図。

【図３０】この発明の実施の形態３の半導体装置の製
造方法を示す断面図。

【図３１】この発明の実施の形態３の半導体装置の製
造方法を示す断面図。

【図３２】この発明の実施の形態３の半導体装置の製
造方法を示す断面図。

【図３３】この発明の実施の形態３の半導体装置の製
造方法を示す断面図。

【図３４】この発明の実施の形態４の半導体装置を示
す平面図。

【図３５】図３４（ｂ）のＸＸＸＶーＸＸＸＶ線方向
の断面図。

【図３６】図３４（ｂ）のＸＸＸＶＩーＸＸＸＶＩ線
方向の断面図。

【図３７】この発明の実施の形態４の半導体装置の製
造方法を示す断面図。

【図３８】この発明の実施の形態４の半導体装置の製
造方法を示す断面図。

【図３９】この発明の実施の形態４の半導体装置の製
造方法を示す断面図。

【図４０】この発明の実施の形態４の半導体装置の製
造方法を示す断面図。

【図４１】この発明の実施の形態４の半導体装置の製
造方法を示す断面図。

【図４２】この発明の実施の形態４の半導体装置の製
造方法を示す断面図。

【図４３】この発明の実施の形態４の半導体装置の製
造方法を示す断面図。

【図４４】この発明の実施の形態４の半導体装置の製
造方法を示す断面図。

【図４５】この発明の実施の形態４の半導体装置の製
造方法を示す断面図。

【図４６】この発明の実施の形態５の半導体装置を示
す断面図。

【図４７】この発明の実施の形態５の半導体装置の製
造方法を示す断面図。

【図４８】この発明の実施の形態５の半導体装置の製
造方法を示す断面図。

【図４９】この発明の実施の形態５の半導体装置の製
造方法を示す断面図。

【図５０】この発明の実施の形態６の半導体装置を示
す断面図。

【図５１】この発明の実施の形態６の半導体装置の製
造方法を示す断面図。

【図５２】この発明の実施の形態６の半導体装置の製
造方法を示す断面図。

【図５３】この発明の実施の形態６の半導体装置の製
造方法を示す断面図。

【図５４】この発明の実施の形態７の半導体装置を示
す断面図。

【図５５】この発明の実施の形態７の半導体装置の製
造方法を示す断面図。

【図５６】この発明の実施の形態８の半導体装置を示
す断面図。

【図５７】この発明の実施の形態８の半導体装置の製
造方法を示す断面図。

【図５８】この発明の実施の形態８の半導体装置の製
造方法を示す断面図。

【図５９】この発明の実施の形態９の半導体装置を示
す断面図。

【図６０】この発明の実施の形態９の半導体装置の製
造方法を示す断面図。

【図６１】この発明の実施の形態９の半導体装置の製
造方法を示す断面図。

【図６２】この発明の実施の形態１０の半導体装置を
示す断面図。

【図６３】この発明の実施の形態１０の半導体装置の
製造方法を示す断面図。

【図６４】この発明の実施の形態１０の半導体装置の
製造方法を示す断面図。

【図６５】この発明の実施の形態１０の半導体装置の
製造方法を示す断面図。

【図６６】この発明の実施の形態１０の半導体装置の
製造方法を示す断面図。

【図６７】この発明の実施の形態１１の半導体装置を
示す断面図。

【図６８】この発明の実施の形態１１の半導体装置の
製造方法を示す断面図。

【図６９】この発明の実施の形態１１の半導体装置の
製造方法を示す断面図。

【図７０】従来の半導体装置を示す断面図。

【図７１】従来の半導体装置を示す断面図。

【図７２】従来の半導体装置を示す断面図。

【符号の説明】

１半導体基板２ＬＯＣＯＳ酸化
膜４０ａ分離用電極４０ｂフローティ
ングゲート電極４９分離部８０ｂコントロー
ル電極８９電界効果トランジスタ９９不揮発性メモ
リセルトランジスタ

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板の上に形成された複数個の電界効果トラ
ンジスタと、前記半導体基板の上に形成された不揮発性メモリセルト
ランジスタと、前記複数個の電界効果トランジスタを互いに電気的に分
離するために前記半導体基板の上に絶縁されて形成され
た第１の分離用電極を含む第１の分離部とを備え、前記不揮発性メモリセルトランジスタは、前記半導体基
板の上に絶縁されて形成されたフローティングゲート電
極と、前記フローティングゲート電極の上に絶縁されて形成さ
れたコントロールゲート電極とを含み、前記第１の分離用電極は前記フローティングゲート電極
とほぼ同一の厚みを有する半導体装置。
【請求項２】前記複数個の電界効果トランジスタは、
１つの方向に沿って互いに距離を隔てて並んで配置さ
れ、かつ前記半導体基板の上に絶縁されて形成された複
数個のゲート電極と、前記複数個のゲート電極の間で前
記半導体基板に形成された複数個の不純物領域とを含
み、前記ゲート電極は前記第１の分離用電極の上で絶縁
されて形成されており、前記第１の分離用電極は前記不
純物領域に隣接し、前記複数個のゲート電極が並ぶ方向
に沿って延在している請求項１記載の半導体装置。
【請求項３】前記電界効果トランジスタはゲート電極
を含み、そのゲート電極の側壁に形成された第１の側壁
絶縁膜を含み、前記不揮発性メモリセルトランジスタは
前記コントロールゲート電極と前記フローティングゲー
ト電極の側壁に形成された第２の側壁絶縁膜を含み、前
記第２の側壁絶縁膜の幅は前記第１の側壁絶縁膜の幅よ
りも小さい請求項１記載の半導体装置。
【請求項４】前記コントロールゲート電極のゲート長
と前記フローティングゲート電極のゲート長が等しい請
求項１記載の半導体装置。
【請求項５】複数個の前記不揮発性メモリセルトラン
ジスタを備え、さらに、前記複数個の不揮発性メモリセ
ルトランジスタを互いに電気的に分離するために前記半
導体基板の上に絶縁されて形成された第２の分離用電極
を含む第２の分離部をさらに備え、前記第２の分離用電
極は前記第１の分離用電極とほぼ同一の厚みを有する請
求項１記載の半導体装置。
【請求項６】前記フローティングゲート電極はリング
形状である請求項５記載の半導体装置。
【請求項７】前記ゲート電極と対向する前記半導体基
板の部分に形成され、第１の不純物濃度を有する第１の
不純物領域と、前記第１の分離用電極と対向する前記半
導体基板の部分に形成され、第２の不純物濃度を有する
第２の不純物領域と、前記フローティングゲート電極と
対向する前記半導体基板の部分に形成され、第３の不純
物濃度を有する第３の不純物領域とをさらに備え、前記
第３の不純物濃度は前記第１の不純物濃度より大きく、
前記第２の不純物濃度は前記第３不純物濃度以上である
請求項１記載の半導体装置。
【請求項８】前記半導体基板に形成された分離用酸化
膜をさらに備え、その分離用酸化膜下に第４の不純物濃
度を有する第４の不純物領域が形成されており、前記第
２と第３と第４の不純物濃度は同一である請求項７記載
の半導体装置。
【請求項９】前記フローティングゲート電極は第１の
絶縁膜を介在して前記半導体基板上に形成され、前記電
界効果トランジスタは第２の絶縁膜と、ゲート電極とを
含み、前記第１の分離部は第３の絶縁膜を含み、前記ゲ
ート電極は第２の絶縁膜を介在して前記半導体基板上に
形成され、前記第１の分離用電極は第３の絶縁膜を介在
して前記半導体基板上に形成され、前記第１の絶縁膜は
前記第２の絶縁膜よりも厚く、前記第３の絶縁膜の厚さ
は前記第１の絶縁膜の厚さ以上である請求項１記載の半
導体装置。
【請求項１０】前記第１の分離用電極の導電型とその
第１の分離用電極に対向する前記半導体基板の部分の導
電型は等しく、前記フローティングゲート電極の導電型
とそのフローティングゲート電極に対向する前記半導体
基板の部分の導電型は異なる請求項１記載の半導体装
置。
【請求項１１】前記不揮発性メモリセルトランジスタ
は第１と第２の絶縁膜を含み、前記電界効果トランジス
タはゲート電極を含み、前記第１の分離用電極上に形成
された第３の絶縁膜を含み、前記フローティングゲート
電極は第１の絶縁膜を介在して前記半導体基板上に形成
され、前記コントロールゲート電極は前記第２の絶縁膜
を介在して前記フローティングゲート電極上に形成さ
れ、前記ゲート電極の一部分は前記第３の絶縁膜を介在
して前記分離用電極上に形成され、前記第２の絶縁膜の
厚さは前記第１の絶縁膜の厚さより大きく、前記第３の
絶縁膜の厚さは前記第１の絶縁膜の厚さより大きい請求
項１記載の半導体装置。
【請求項１２】前記半導体基板上に絶縁されて形成さ
れた第１と第２の半導体層をさらに備え、前記電界効果
トランジスタは前記第１の半導体層に形成され、前記不
揮発性メモリセルトランジスタは前記第２の半導体層に
形成され、前記第１と第２の半導体層は電気的に分離さ
れている請求項１記載の半導体装置。
【請求項１３】不揮発性メモリセルトランジスタと、
複数個の電界効果トランジスタとを備えた半導体装置の
製造方法であって、半導体基板の上に絶縁されて分離用電極とフローティン
グゲート電極とを同時に形成する工程と、前記分離用電極によって互いに電気的に分離されるよう
に前記半導体基板の上に複数個の電界効果トランジスタ
を形成する工程と、前記フローティングゲート電極の上に絶縁されてコント
ロールゲート電極を形成して不揮発性メモリセルトラン
ジスタを形成する工程とを含む半導体装置の製造方法。
【請求項１４】前記コントロールゲート電極を形成す
る工程は、前記フローティングゲート電極上に所定のゲ
ート長のコントロールゲート電極を形成し、前記コント
ロールゲート電極をマスクとして前記フローティングゲ
ート電極をエッチングすることによりコントロールゲー
ト電極とゲート長が等しいフローティングゲート電極を
形成することを含む請求項１３記載の半導体装置の製造
方法。
【請求項１５】前記分離用電極と前記フローティング
ゲート電極とを同時に形成する工程は、前記複数個の電
界効果トランジスタを互いに電気的に分離するための第
１の分離用電極と、複数個の前記不揮発性メモリセルト
ランジスタを互いに電気的に分離するための第２の分離
用電極とを同時に形成することを含む請求項１３記載の
半導体装置の製造方法。
【請求項１６】前記ゲート電極と対向する前記半導体
基板の部分に第１の不純物イオンを注入することによ
り、第１の不純物領域を形成する工程と、前記フローテ
ィングゲート電極と対向する前記半導体基板の部分に前
記第１の不純物イオンの注入量よりも大きい注入量の第
２の不純物イオンを注入することにより第２の不純物領
域を形成する工程と、前記第１の分離用電極と対向する
前記半導体基板の部分に前記第２の不純物イオンの注入
量以上の注入量で第３の不純物イオンを注入することに
より、第３の不純物領域を形成する工程とをさらに含む
請求項１３記載の半導体装置の製造方法。
【請求項１７】前記第２の不純物領域を形成する工程
と前記第３の不純物領域を形成する工程とを同時に行な
う請求項１６記載の半導体装置の製造方法。
【請求項１８】前記半導体基板に分離用酸化膜を形成
する工程をさらに備え、前記第２と第３の不純物領域を
形成すると同時に形成する工程は、前記分離用酸化膜下
に第４の不純物領域を形成することを含む請求項１７記
載の半導体装置の製造方法。