JPH08148658A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH08148658A JPH08148658A JP6285071A JP28507194A JPH08148658A JP H08148658 A JPH08148658 A JP H08148658A JP 6285071 A JP6285071 A JP 6285071A JP 28507194 A JP28507194 A JP 28507194A JP H08148658 A JPH08148658 A JP H08148658A
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Abstract
(57)【要約】
【目的】 高集積化に適した半導体記憶装置およびその
製造方法を提供する。 【構成】 メモリセルアレイ内には、メモリトランジス
タ領域６０と選択トランジスタ領域７０と、これら２つ
の領域を分離するための分離領域５０とがある。メモリ
セル領域６０には、スタックゲート型のメモリトランジ
スタ２０が形成されている。選択トランジスタ領域７０
には選択トランジスタ３０が形成されている。分離領域
５０には、シリコン基板１上にゲート絶縁層３を介在し
て第１の導電層７ａが形成されている。第１の導電層７
ａの上部表面および側面には層間絶縁層９ａが形成され
ている。またシリコン基板１上には、ゲート絶縁層５を
介在して、かつ第１の導電層７ａ上に乗り上げるように
第２の導電層１１ａと絶縁層１３ａとが積層して形成さ
れている。
製造方法を提供する。 【構成】 メモリセルアレイ内には、メモリトランジス
タ領域６０と選択トランジスタ領域７０と、これら２つ
の領域を分離するための分離領域５０とがある。メモリ
セル領域６０には、スタックゲート型のメモリトランジ
スタ２０が形成されている。選択トランジスタ領域７０
には選択トランジスタ３０が形成されている。分離領域
５０には、シリコン基板１上にゲート絶縁層３を介在し
て第１の導電層７ａが形成されている。第１の導電層７
ａの上部表面および側面には層間絶縁層９ａが形成され
ている。またシリコン基板１上には、ゲート絶縁層５を
介在して、かつ第１の導電層７ａ上に乗り上げるように
第２の導電層１１ａと絶縁層１３ａとが積層して形成さ
れている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置および
その製造方法に関し、より特定的には、メモリセルアレ
イ内において、分離領域を挟んで互いに隣り合うメモリ
セル領域と選択トランジスタ領域とを有する半導体記憶
装置およびその製造方法に関するものである。
その製造方法に関し、より特定的には、メモリセルアレ
イ内において、分離領域を挟んで互いに隣り合うメモリ
セル領域と選択トランジスタ領域とを有する半導体記憶
装置およびその製造方法に関するものである。
【０００２】
【従来の技術】従来から、半導体記憶装置、特に不揮発
性の半導体記憶装置の一例として、フラッシュメモリが
知られている。このフラッシュメモリの中でも、ＤＩＮ
ＯＲ（Divided Bit-Line NOR）型のフラッシュメモリと
呼ばれるものが、TECHNICAL REPORT IEICE. Vol. 93, N
o.74, pp15〜20に開示されている。
性の半導体記憶装置の一例として、フラッシュメモリが
知られている。このフラッシュメモリの中でも、ＤＩＮ
ＯＲ（Divided Bit-Line NOR）型のフラッシュメモリと
呼ばれるものが、TECHNICAL REPORT IEICE. Vol. 93, N
o.74, pp15〜20に開示されている。
【０００３】図１６は、上記のＤＩＮＯＲ型フラッシュ
メモリの構成を示すブロック図である。図１６を参照し
て、メモリセルアレイ部２１５は、セクタＳＥ１、ＳＥ
２に分割されており、またセクタＳＥ１、ＳＥ２にそれ
ぞれ対応するセレクトゲートＳＧ１、ＳＧ２を含んでい
る。このメモリセルアレイ部２１５は、ｐウェル領域２
１６内に形成されている。
メモリの構成を示すブロック図である。図１６を参照し
て、メモリセルアレイ部２１５は、セクタＳＥ１、ＳＥ
２に分割されており、またセクタＳＥ１、ＳＥ２にそれ
ぞれ対応するセレクトゲートＳＧ１、ＳＧ２を含んでい
る。このメモリセルアレイ部２１５は、ｐウェル領域２
１６内に形成されている。
【０００４】メモリセルアレイ部２１５には、２つの主
ビット線ＭＢ０、ＭＢ１が配列されている。この主ビッ
ト線ＭＢ０、ＭＢ１はそれぞれＹゲート２１７内のＹゲ
ートトランジスタＹＧ０、ＹＧ１を介してセンスアンプ
２０３および書込回路２０４に接続されている。
ビット線ＭＢ０、ＭＢ１が配列されている。この主ビッ
ト線ＭＢ０、ＭＢ１はそれぞれＹゲート２１７内のＹゲ
ートトランジスタＹＧ０、ＹＧ１を介してセンスアンプ
２０３および書込回路２０４に接続されている。
【０００５】主ビット線ＭＢ０に対応する２つの副ビッ
ト線ＳＢ０１、ＳＢ０２が設けられている。また主ビッ
ト線ＭＢ１に対応して２つの副ビット線ＳＢ１１、ＳＢ
１２が設けられている。副ビット線ＳＢ０１、ＳＢ１１
に交差するようにワード線ＷＬ０、ＷＬ１が配列されて
いる。また副ビット線ＳＢ０２、ＳＢ１２に交差するよ
うにワード線ＷＬ２、ＷＬ３が配列されている。
ト線ＳＢ０１、ＳＢ０２が設けられている。また主ビッ
ト線ＭＢ１に対応して２つの副ビット線ＳＢ１１、ＳＢ
１２が設けられている。副ビット線ＳＢ０１、ＳＢ１１
に交差するようにワード線ＷＬ０、ＷＬ１が配列されて
いる。また副ビット線ＳＢ０２、ＳＢ１２に交差するよ
うにワード線ＷＬ２、ＷＬ３が配列されている。
【０００６】副ビット線ＳＢ０１、ＳＢ０２、ＳＢ１
１、ＳＢ１２とワード線ＷＬ０〜ＷＬ３との交点にはそ
れぞれメモリセルＭ００〜Ｍ０３、Ｍ１０〜Ｍ１３が設
けられている。メモリセルＭ００、Ｍ０１、Ｍ１０、Ｍ
１１はセクタＳＥ１に含まれ、メモリセルＭ０２、Ｍ０
３、Ｍ１２、Ｍ１３はセクタＳＥ２に含まれている。
１、ＳＢ１２とワード線ＷＬ０〜ＷＬ３との交点にはそ
れぞれメモリセルＭ００〜Ｍ０３、Ｍ１０〜Ｍ１３が設
けられている。メモリセルＭ００、Ｍ０１、Ｍ１０、Ｍ
１１はセクタＳＥ１に含まれ、メモリセルＭ０２、Ｍ０
３、Ｍ１２、Ｍ１３はセクタＳＥ２に含まれている。
【０００７】各メモリセルのドレインは対応する副ビッ
ト線に接続され、コントロールゲートは対応するワード
線に接続され、ソースはソース線ＳＬに接続されてい
る。
ト線に接続され、コントロールゲートは対応するワード
線に接続され、ソースはソース線ＳＬに接続されてい
る。
【０００８】セレクトゲートＳＧ１は選択トランジスタ
ＳＧ０１、ＳＧ１１を含み、セレクトゲートＳＧ２は選
択トランジスタＳＧ０２、ＳＧ１２を含んでいる。副ビ
ット線ＳＢ０１、ＳＢ０２はそれぞれ選択トランジスタ
ＳＧ０１、ＳＧ０２を介して主ビット線ＭＢ０に接続さ
れている。副ビット線ＳＢ１１、ＳＢ１２はそれぞれ選
択トランジスタＳＧ１１、ＳＧ１２を介して主ビット線
ＭＢ１に接続されている。
ＳＧ０１、ＳＧ１１を含み、セレクトゲートＳＧ２は選
択トランジスタＳＧ０２、ＳＧ１２を含んでいる。副ビ
ット線ＳＢ０１、ＳＢ０２はそれぞれ選択トランジスタ
ＳＧ０１、ＳＧ０２を介して主ビット線ＭＢ０に接続さ
れている。副ビット線ＳＢ１１、ＳＢ１２はそれぞれ選
択トランジスタＳＧ１１、ＳＧ１２を介して主ビット線
ＭＢ１に接続されている。
【０００９】アドレスバッファ２０９は、外部から与え
られるアドレス信号を受け、Ｘアドレス信号をＸデコー
ダ２１０に与え、Ｙアドレス信号をＹデコーダ２０８に
与える役割をなす。Ｘデコーダ２１０は、Ｘアドレス信
号に応答して複数のワード線ＷＬ０〜ＷＬ３のうちいず
れかを選択する役割をなしている。Ｙデコーダ２０８
は、Ｙアドレス信号に応答して複数の主ビット線ＭＢ
０、ＭＢ１のいずれかを選択する選択信号を発生する役
割をなしている。
られるアドレス信号を受け、Ｘアドレス信号をＸデコー
ダ２１０に与え、Ｙアドレス信号をＹデコーダ２０８に
与える役割をなす。Ｘデコーダ２１０は、Ｘアドレス信
号に応答して複数のワード線ＷＬ０〜ＷＬ３のうちいず
れかを選択する役割をなしている。Ｙデコーダ２０８
は、Ｙアドレス信号に応答して複数の主ビット線ＭＢ
０、ＭＢ１のいずれかを選択する選択信号を発生する役
割をなしている。
【００１０】Ｙゲート２１７内のＹゲートトランジスタ
は、それぞれ選択信号に応答して主ビット線ＭＢ０、Ｍ
Ｂ１をセンスアンプ２０３および書込回路２０４に接続
している。読出時には、センスアンプ２０３が、主ビッ
ト線ＭＢ０または主ビット線ＭＢ１上に読出されたデー
タを検知し、データ入力バッファ２０２を介して外部に
出力する。書込時には、外部から与えられるデータがデ
ータ入出力バッファ２０２を介して書込回路２０４に与
えられ、書込回路２０４はそのデータに従って主ビット
線ＭＢ０、ＭＢ１にプログラム電圧を与える。
は、それぞれ選択信号に応答して主ビット線ＭＢ０、Ｍ
Ｂ１をセンスアンプ２０３および書込回路２０４に接続
している。読出時には、センスアンプ２０３が、主ビッ
ト線ＭＢ０または主ビット線ＭＢ１上に読出されたデー
タを検知し、データ入力バッファ２０２を介して外部に
出力する。書込時には、外部から与えられるデータがデ
ータ入出力バッファ２０２を介して書込回路２０４に与
えられ、書込回路２０４はそのデータに従って主ビット
線ＭＢ０、ＭＢ１にプログラム電圧を与える。
【００１１】高電圧発生回路２０５、２０６は外部から
電源電圧ＶCC（たとえば５Ｖ）を受け、高電圧を発生す
る。負電圧発生回路２０７は外部から電源電圧ＶCCを受
け、負電圧を発生する。ベリファイ電圧発生回路２１１
は、外部から与えられる電源電圧ＶCCを受け、ベリファ
イ時に選択されたワード線に所定のベリファイ電圧を与
える。ウェル電位発生回路２１２は、消去時に、ｐウェ
ル領域２１６に負電圧を印加する。ソース制御回路２１
３は、消去時に、ソース線ＳＬに負電圧を与える。セレ
クトゲートデコーダ２１４は、アドレスバッファ２０９
からのアドレス信号の一部に応答してセレクトゲートＳ
Ｇ１、ＳＧ２を選択的に活性化する。書込／消去制御回
路２０１は、外部から与えられる制御信号に応答して、
各回路の動作を制御する。
電源電圧ＶCC（たとえば５Ｖ）を受け、高電圧を発生す
る。負電圧発生回路２０７は外部から電源電圧ＶCCを受
け、負電圧を発生する。ベリファイ電圧発生回路２１１
は、外部から与えられる電源電圧ＶCCを受け、ベリファ
イ時に選択されたワード線に所定のベリファイ電圧を与
える。ウェル電位発生回路２１２は、消去時に、ｐウェ
ル領域２１６に負電圧を印加する。ソース制御回路２１
３は、消去時に、ソース線ＳＬに負電圧を与える。セレ
クトゲートデコーダ２１４は、アドレスバッファ２０９
からのアドレス信号の一部に応答してセレクトゲートＳ
Ｇ１、ＳＧ２を選択的に活性化する。書込／消去制御回
路２０１は、外部から与えられる制御信号に応答して、
各回路の動作を制御する。
【００１２】次に、上記のＤＩＮＯＲ型フラッシュメモ
リのメモリセルアレイ部２１５におけるメモリセルと選
択トランジスタとの従来の構成を説明する。
リのメモリセルアレイ部２１５におけるメモリセルと選
択トランジスタとの従来の構成を説明する。
【００１３】図１７は、従来の半導体記憶装置の構成を
概略的に示す断面図である。図１７を参照して、上述の
ごとく、ＤＩＮＯＲ構造では、メモリセルアレイ内にメ
モリセル領域６０と選択トランジスタ領域７０とを有
し、また、これら２つの領域を分離するための分離領域
５０も有する。
概略的に示す断面図である。図１７を参照して、上述の
ごとく、ＤＩＮＯＲ構造では、メモリセルアレイ内にメ
モリセル領域６０と選択トランジスタ領域７０とを有
し、また、これら２つの領域を分離するための分離領域
５０も有する。
【００１４】メモリセル領域６０には、複数個のメモリ
トランジスタ２０が形成されている。このメモリトラン
ジスタ２０は、１対のソース／ドレイン領域１９ａ、１
９ａと、ゲート絶縁層３と、フローティングゲート電極
層７ｂ、層間絶縁層９ｂと、コントロールゲート電極層
１１ｂとを有している。
トランジスタ２０が形成されている。このメモリトラン
ジスタ２０は、１対のソース／ドレイン領域１９ａ、１
９ａと、ゲート絶縁層３と、フローティングゲート電極
層７ｂ、層間絶縁層９ｂと、コントロールゲート電極層
１１ｂとを有している。
【００１５】１対のソース／ドレイン領域１９ａ、１９
ａは、シリコン基板（ｐウェル領域）１の表面に互いに
所定の距離を隔てて形成されている。フローティングゲ
ート電極層７ｂは、この１対のソース／ドレイン領域１
９ａ、１９ａに挟まれる領域上にゲート絶縁層３を介在
して形成されている。コントロールゲート電極層１１ｂ
は、フローティングゲート電極層７ｂ上に層間絶縁層９
ｂを介在して形成されている。
ａは、シリコン基板（ｐウェル領域）１の表面に互いに
所定の距離を隔てて形成されている。フローティングゲ
ート電極層７ｂは、この１対のソース／ドレイン領域１
９ａ、１９ａに挟まれる領域上にゲート絶縁層３を介在
して形成されている。コントロールゲート電極層１１ｂ
は、フローティングゲート電極層７ｂ上に層間絶縁層９
ｂを介在して形成されている。
【００１６】このフローティングゲート電極層７ｂと、
コントロールゲート電極層１１ｂとによりスタックゲー
トが構成されている。なお、コントロールゲート電極層
１１ｂ上には、絶縁層１３ｂが形成されている。
コントロールゲート電極層１１ｂとによりスタックゲー
トが構成されている。なお、コントロールゲート電極層
１１ｂ上には、絶縁層１３ｂが形成されている。
【００１７】選択トランジスタ領域７０には、複数個の
選択トランジスタ３０が形成されている。選択トランジ
スタ３０は、１対のソース／ドレイン領域１９ｂ、１９
ｂと、ゲート絶縁層５と、ゲート電極層１１ｃとを有し
ている。
選択トランジスタ３０が形成されている。選択トランジ
スタ３０は、１対のソース／ドレイン領域１９ｂ、１９
ｂと、ゲート絶縁層５と、ゲート電極層１１ｃとを有し
ている。
【００１８】１対のソース／ドレイン領域１９ｂ、１９
ｂは、シリコン基板１の表面に互いに所定の距離を隔て
て形成されている。ゲート電極層１１ｃは、この１対の
ソース／ドレイン領域１９ｂ、１９ｂに挟まれる領域上
にゲート酸化膜５を介在して形成されている。なお、ゲ
ート電極層１１ｃ上には、絶縁層１３ｃが形成されてい
る。
ｂは、シリコン基板１の表面に互いに所定の距離を隔て
て形成されている。ゲート電極層１１ｃは、この１対の
ソース／ドレイン領域１９ｂ、１９ｂに挟まれる領域上
にゲート酸化膜５を介在して形成されている。なお、ゲ
ート電極層１１ｃ上には、絶縁層１３ｃが形成されてい
る。
【００１９】分離領域５０には、ＬＯＣＯＳ（Local Ox
idation of Silicon）法により形成された素子分離絶縁
層３１５が形成されている。
idation of Silicon）法により形成された素子分離絶縁
層３１５が形成されている。
【００２０】これら分離領域５０と、メモリセル領域６
０と、選択トランジスタ領域７０とを覆うように絶縁層
２１が形成されている。この絶縁層２１には、メモリト
ランジスタ２０のソース／ドレイン領域１９ａと選択ト
ランジスタ３０のソース／ドレイン領域１９ｂとのそれ
ぞれの表面に達するコンタクトホール２１ａ、２１ｂが
形成されている。このコンタクトホール２１ａ、２１ｂ
の各々を通じてメモリトランジスタ２０のソース／ドレ
イン領域１９ａと選択トランジスタ３０のソース／ドレ
イン領域１９ｂとの双方に接するように導電層２３が形
成されている。
０と、選択トランジスタ領域７０とを覆うように絶縁層
２１が形成されている。この絶縁層２１には、メモリト
ランジスタ２０のソース／ドレイン領域１９ａと選択ト
ランジスタ３０のソース／ドレイン領域１９ｂとのそれ
ぞれの表面に達するコンタクトホール２１ａ、２１ｂが
形成されている。このコンタクトホール２１ａ、２１ｂ
の各々を通じてメモリトランジスタ２０のソース／ドレ
イン領域１９ａと選択トランジスタ３０のソース／ドレ
イン領域１９ｂとの双方に接するように導電層２３が形
成されている。
【００２１】次に、従来の半導体記憶装置の製造方法に
ついて説明する。図１８〜図２２は、従来の半導体記憶
装置の製造方法を工程順に示す概略断面図である。まず
図１８を参照して、シリコン基板（ｐウェル領域）１の
表面に、通常のＬＯＣＯＳ法により素子分離絶縁層３１
５が形成される。メモリセル領域６０におけるシリコン
基板１の表面にゲート絶縁層となるシリコン酸化膜３が
形成される。シリコン基板１の表面全面にたとえばＣＶ
Ｄ（Chemical Vapor Deposition ）法により、第１の導
電層７が形成される。この第１の導電層７は、たとえば
多結晶シリコン層、アモルファスシリコン層などより形
成される。この後、分離領域５０の一部およびメモリセ
ル領域６０上を覆うように、レジストパターン４１が形
成される。この状態でレジストパターン４１の端面４１
ａは素子分離絶縁層３１５の上方に位置する。このレジ
ストパターン４１をマスクとしてエッチングが施される
ことにより、第１の導電層７が所望の形状にパターニン
グされる。この後、レジストパターン４１が除去され
る。
ついて説明する。図１８〜図２２は、従来の半導体記憶
装置の製造方法を工程順に示す概略断面図である。まず
図１８を参照して、シリコン基板（ｐウェル領域）１の
表面に、通常のＬＯＣＯＳ法により素子分離絶縁層３１
５が形成される。メモリセル領域６０におけるシリコン
基板１の表面にゲート絶縁層となるシリコン酸化膜３が
形成される。シリコン基板１の表面全面にたとえばＣＶ
Ｄ（Chemical Vapor Deposition ）法により、第１の導
電層７が形成される。この第１の導電層７は、たとえば
多結晶シリコン層、アモルファスシリコン層などより形
成される。この後、分離領域５０の一部およびメモリセ
ル領域６０上を覆うように、レジストパターン４１が形
成される。この状態でレジストパターン４１の端面４１
ａは素子分離絶縁層３１５の上方に位置する。このレジ
ストパターン４１をマスクとしてエッチングが施される
ことにより、第１の導電層７が所望の形状にパターニン
グされる。この後、レジストパターン４１が除去され
る。
【００２２】次に図１９を参照して、たとえば、ＴＥＯ
Ｓ（Tetra Ethoxy Silane ）膜とシリコンナイトライド
膜とＴＥＯＳ膜との３層構造を有する層間絶縁層３０９
が形成される。この層間絶縁層３０９は、第２の導電層
７上に残存するようにパターニングされる。この後、表
面全面に、第２の導電層およびＴＥＯＳ膜とが積層して
堆積された後、写真製版技術、エッチング技術により所
望の形状にパターニングされる。これにより、メモリセ
ル領域にはコントロールゲート電極層１１ｂが、選択ト
ランジスタ領域にはゲート電極層１１ｃが第２の導電層
から形成される。
Ｓ（Tetra Ethoxy Silane ）膜とシリコンナイトライド
膜とＴＥＯＳ膜との３層構造を有する層間絶縁層３０９
が形成される。この層間絶縁層３０９は、第２の導電層
７上に残存するようにパターニングされる。この後、表
面全面に、第２の導電層およびＴＥＯＳ膜とが積層して
堆積された後、写真製版技術、エッチング技術により所
望の形状にパターニングされる。これにより、メモリセ
ル領域にはコントロールゲート電極層１１ｂが、選択ト
ランジスタ領域にはゲート電極層１１ｃが第２の導電層
から形成される。
【００２３】なお、この第２の導電層には、たとえば多
結晶シリコン膜、タングステンポリサイド膜などが用い
られる。また、コントロールゲート電極層１１ｂは、ワ
ード線としても用いられる。
結晶シリコン膜、タングステンポリサイド膜などが用い
られる。また、コントロールゲート電極層１１ｂは、ワ
ード線としても用いられる。
【００２４】図２０を参照して、分離領域の一部および
選択トランジスタ領域上を覆うようにレジストパターン
４５が形成される。この状態で、レジストパターン４５
の端面４５ａは、素子分離絶縁層３１５の上方に位置す
る。このレジストパターン４５をマスクとして、ゲート
絶縁層３の表面が露出するまで層間絶縁層３０９と第１
の導電層７とに異方性エッチングが施される。
選択トランジスタ領域上を覆うようにレジストパターン
４５が形成される。この状態で、レジストパターン４５
の端面４５ａは、素子分離絶縁層３１５の上方に位置す
る。このレジストパターン４５をマスクとして、ゲート
絶縁層３の表面が露出するまで層間絶縁層３０９と第１
の導電層７とに異方性エッチングが施される。
【００２５】図２１を参照して、このエッチングによ
り、第１の導電層７がパターニングされてフローティン
グゲート電極層７ｂが形成される。なお、層間絶縁層３
０９のエッチング時に、レジストパターン４５から露出
する素子分離絶縁層３１５にもエッチングが施され、溝
３１５ａが形成される。この後、レジストパターン４５
が除去されて、図２２に示すようになる。
り、第１の導電層７がパターニングされてフローティン
グゲート電極層７ｂが形成される。なお、層間絶縁層３
０９のエッチング時に、レジストパターン４５から露出
する素子分離絶縁層３１５にもエッチングが施され、溝
３１５ａが形成される。この後、レジストパターン４５
が除去されて、図２２に示すようになる。
【００２６】この状態で、イオン注入が施されることに
よって、図１７に示すようにメモリトランジスタ２０の
ソース／ドレイン領域１９ａと、選択トランジスタ３０
のソース／ドレイン領域１９ｂとが形成される。さらに
この後、層間絶縁層２１と導電層２３とが各々形成され
る。
よって、図１７に示すようにメモリトランジスタ２０の
ソース／ドレイン領域１９ａと、選択トランジスタ３０
のソース／ドレイン領域１９ｂとが形成される。さらに
この後、層間絶縁層２１と導電層２３とが各々形成され
る。
【００２７】以上のようにして、従来の半導体記憶装置
が製造される。図１７を参照して、上述のようなＤＩＮ
ＯＲ構造においては、素子分離絶縁層３１５は、通常、
電気的な分離には用いられず、活性領域のえぐれを防止
するために用いられる。つまり、図２０、２１に示す層
間絶縁層３０９と第１の導電層７とのパターニング時
に、不要部分に残渣が生じないよう層間絶縁層３０９と
第２の導電層７とにはオーバエッチングが施される。こ
のため、素子分離絶縁層３１５がない場合には、上述の
オーバエッチングにより、このシリコン基板１の表面に
えぐれが生じてしまう。
が製造される。図１７を参照して、上述のようなＤＩＮ
ＯＲ構造においては、素子分離絶縁層３１５は、通常、
電気的な分離には用いられず、活性領域のえぐれを防止
するために用いられる。つまり、図２０、２１に示す層
間絶縁層３０９と第１の導電層７とのパターニング時
に、不要部分に残渣が生じないよう層間絶縁層３０９と
第２の導電層７とにはオーバエッチングが施される。こ
のため、素子分離絶縁層３１５がない場合には、上述の
オーバエッチングにより、このシリコン基板１の表面に
えぐれが生じてしまう。
【００２８】シリコン基板１の表面がえぐれた場合に
は、その後に形成されるメモリトランジスタ２０もしく
は選択トランジスタ３０のソース／ドレイン領域１９
ａ、１９ｂの表面がえぐられることになり、このえぐれ
からリーク電流が生じてしまう。
は、その後に形成されるメモリトランジスタ２０もしく
は選択トランジスタ３０のソース／ドレイン領域１９
ａ、１９ｂの表面がえぐられることになり、このえぐれ
からリーク電流が生じてしまう。
【００２９】このようにシリコン基板１の表面のえぐれ
を防止し、それによるリーク電流の発生を防止すべく素
子分離絶縁層３１５が設けられている。
を防止し、それによるリーク電流の発生を防止すべく素
子分離絶縁層３１５が設けられている。
【００３０】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置およびその製造方法では、素子分離絶縁層３
１５を設けたため、マスクの重ね合わせずれ、および
写真製版時の散乱光などの影響により、チップサイズ
が大きくなり高集積化に適さないという問題点があっ
た。以下、上述の、に基づいて、その問題点につい
て詳細に説明する。
半導体装置およびその製造方法では、素子分離絶縁層３
１５を設けたため、マスクの重ね合わせずれ、および
写真製版時の散乱光などの影響により、チップサイズ
が大きくなり高集積化に適さないという問題点があっ
た。以下、上述の、に基づいて、その問題点につい
て詳細に説明する。
【００３１】 マスクの重ね合わせずれについて 図２０に示すレジストパターン４５の端面４５ａおよび
図１８に示すレジストパターン４１の端面４１ａは、素
子分離絶縁層３１５の上方に位置しなければならない。
つまり、図２３を参照して、仮にレジストパターン４５
の端面４５ａが選択トランジスタ領域７０内のシリコン
基板１上にある場合には、層間絶縁層９ｂ、フローティ
ングゲート電極層７ｂのパターニング時にシリコン基板
１の表面にえぐれとなる溝３１５ｂが生じてしまう。
図１８に示すレジストパターン４１の端面４１ａは、素
子分離絶縁層３１５の上方に位置しなければならない。
つまり、図２３を参照して、仮にレジストパターン４５
の端面４５ａが選択トランジスタ領域７０内のシリコン
基板１上にある場合には、層間絶縁層９ｂ、フローティ
ングゲート電極層７ｂのパターニング時にシリコン基板
１の表面にえぐれとなる溝３１５ｂが生じてしまう。
【００３２】また図２４を参照して、レジストパターン
４１の端面４１ａがメモリセル領域６０内のシリコン基
板１上にある場合には、第１の導電層７の端面７ｅはメ
モリセル領域６０内のシリコン基板１上に位置すること
になる。このため、図２５を参照して、レジストパター
ン４５をマスクとして層間絶縁層９ｂ、フローティング
ゲート電極層７ｂのパターニングを行なうと、シリコン
基板１の表面にえぐれとなる溝３１５ｃが生じてしま
う。
４１の端面４１ａがメモリセル領域６０内のシリコン基
板１上にある場合には、第１の導電層７の端面７ｅはメ
モリセル領域６０内のシリコン基板１上に位置すること
になる。このため、図２５を参照して、レジストパター
ン４５をマスクとして層間絶縁層９ｂ、フローティング
ゲート電極層７ｂのパターニングを行なうと、シリコン
基板１の表面にえぐれとなる溝３１５ｃが生じてしま
う。
【００３３】このように溝３１５ｂもしくは３１５ｃが
形成された場合には、上述したようにこの溝３１５ｂ、
３１５ｃからリーク電流が生じてしまう。ゆえに、図２
０に示すレジストパターン４５の端面４５ａおよび図１
８に示すレジストパターン４１の端面４１ａはともに素
子分離絶縁層３１５上に位置しなければならない。
形成された場合には、上述したようにこの溝３１５ｂ、
３１５ｃからリーク電流が生じてしまう。ゆえに、図２
０に示すレジストパターン４５の端面４５ａおよび図１
８に示すレジストパターン４１の端面４１ａはともに素
子分離絶縁層３１５上に位置しなければならない。
【００３４】また図１８に示すレジストパターン４１と
図２０に示すレジストパターン４５とは重なる領域を有
してはいけない。
図２０に示すレジストパターン４５とは重なる領域を有
してはいけない。
【００３５】つまり図２６に示すようにレジストパター
ン４１とレジストパターン４５とが重なる領域を有する
場合には、素子分離絶縁層３１５上に第１の導電層と層
間絶縁層の残３０７ａ、３０９ａが残ってしまう。この
ような残３０７ａ、３０９ａは、後工程での洗浄処理時
に剥がれて他の導電層間をショートさせる原因となる。
ゆえに、図１８に示すレジストパターン４１と図２０に
示すレジストパターン４５とは重なる領域を有するよう
に形成されてはいけない。
ン４１とレジストパターン４５とが重なる領域を有する
場合には、素子分離絶縁層３１５上に第１の導電層と層
間絶縁層の残３０７ａ、３０９ａが残ってしまう。この
ような残３０７ａ、３０９ａは、後工程での洗浄処理時
に剥がれて他の導電層間をショートさせる原因となる。
ゆえに、図１８に示すレジストパターン４１と図２０に
示すレジストパターン４５とは重なる領域を有するよう
に形成されてはいけない。
【００３６】このため図１７に示す素子分離絶縁層３１
５の幅Ｗ1 が小さいと、写真製版における重ね合わせず
れなどにより、容易に図１８および図２０に示すレジス
トパターン４１、４５の端面４１ａ、４５ａが素子分離
絶縁層３１５上からずれたり、またレジストパターン４
１、４５が互いに重なる領域を有することとなる。それ
ゆえ、レジストパターン４１、４５に写真製版における
重ね合わせずれが生じても良いように、素子分離絶縁層
３１５の幅Ｗ1 を大きくする必要がある。したがって、
分離領域５０の平面占有面積が大きくなり、それにより
チップサイズも大きくなってしまう。
５の幅Ｗ1 が小さいと、写真製版における重ね合わせず
れなどにより、容易に図１８および図２０に示すレジス
トパターン４１、４５の端面４１ａ、４５ａが素子分離
絶縁層３１５上からずれたり、またレジストパターン４
１、４５が互いに重なる領域を有することとなる。それ
ゆえ、レジストパターン４１、４５に写真製版における
重ね合わせずれが生じても良いように、素子分離絶縁層
３１５の幅Ｗ1 を大きくする必要がある。したがって、
分離領域５０の平面占有面積が大きくなり、それにより
チップサイズも大きくなってしまう。
【００３７】 写真製版時の散乱光などの影響につい
て 図１９に示すレジストパターン３４３ａを形成する場
合、通常、図２７に示すように、まずフォトレジスト３
４３が全面に塗布される。そして、マスク３８１を用い
て所定の領域３４３ｂに露光光が照射される。具体的に
は、フォトレジスト３４３がポジ型の場合にはレジスト
パターンとして残存する領域３４３ａには露光光は照射
されず、それ以外の領域３４３ｂに露光光が照射され
る。この際、素子分離絶縁層３１５が形成されている
と、この素子分離絶縁層３１５のバーズビーク部におい
て露光光が散乱する。その結果、露光されるべきでない
領域３４３ａが露光されてしまい、図２８に示すように
現像後のレジストパターンの形状に狂いが生じ、パター
ン形状の不良が生ずる。
て 図１９に示すレジストパターン３４３ａを形成する場
合、通常、図２７に示すように、まずフォトレジスト３
４３が全面に塗布される。そして、マスク３８１を用い
て所定の領域３４３ｂに露光光が照射される。具体的に
は、フォトレジスト３４３がポジ型の場合にはレジスト
パターンとして残存する領域３４３ａには露光光は照射
されず、それ以外の領域３４３ｂに露光光が照射され
る。この際、素子分離絶縁層３１５が形成されている
と、この素子分離絶縁層３１５のバーズビーク部におい
て露光光が散乱する。その結果、露光されるべきでない
領域３４３ａが露光されてしまい、図２８に示すように
現像後のレジストパターンの形状に狂いが生じ、パター
ン形状の不良が生ずる。
【００３８】このパターン形状の不良を防止するために
は、図１７に示すように素子分離絶縁層３１５とゲート
電極層１１ｃとの間の距離Ｗ2 と、素子分離絶縁層３１
５とコントロールゲート電極層１１ｂとの距離Ｗ3 を大
きくしなければならない。結果として、これらの距離Ｗ
2 、Ｗ3 を大きくした分だけチップサイズも大きくなっ
てしまう。
は、図１７に示すように素子分離絶縁層３１５とゲート
電極層１１ｃとの間の距離Ｗ2 と、素子分離絶縁層３１
５とコントロールゲート電極層１１ｂとの距離Ｗ3 を大
きくしなければならない。結果として、これらの距離Ｗ
2 、Ｗ3 を大きくした分だけチップサイズも大きくなっ
てしまう。
【００３９】それゆえ、本発明の一の目的は、高集積化
に適した半導体記憶装置およびその製造方法を提供する
ことである。
に適した半導体記憶装置およびその製造方法を提供する
ことである。
【００４０】また本発明の他の目的は、写真製版の重ね
合わせずれが生じてもリーク電流が生じない半導体記憶
装置およびその製造方法を提供することである。
合わせずれが生じてもリーク電流が生じない半導体記憶
装置およびその製造方法を提供することである。
【００４１】また本発明のさらに他の目的は、写真製版
時の散乱光などによるパターニング形状の不良が生じな
い半導体記憶装置およびその製造方法を提供することで
ある。
時の散乱光などによるパターニング形状の不良が生じな
い半導体記憶装置およびその製造方法を提供することで
ある。
【００４２】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置の製造方法は、半導体基板上のメモリセルアレ
イ内において、分離領域を挟んで互いに隣り合うメモリ
セル領域と選択トランジスタ領域とを有し、メモリセル
領域はスタックゲート型のＭＯＳトランジスタを含み、
選択トランジスタ領域はＭＯＳトランジスタを含む半導
体記憶装置の製造方法であって、以下の工程を備えてい
る。
記憶装置の製造方法は、半導体基板上のメモリセルアレ
イ内において、分離領域を挟んで互いに隣り合うメモリ
セル領域と選択トランジスタ領域とを有し、メモリセル
領域はスタックゲート型のＭＯＳトランジスタを含み、
選択トランジスタ領域はＭＯＳトランジスタを含む半導
体記憶装置の製造方法であって、以下の工程を備えてい
る。
【００４３】まず分離領域のメモリセル領域に隣接する
領域とメモリセル領域とを覆うように半導体基板の主表
面上に第１のゲート絶縁層と第１の導電層とが積層して
形成される。そして第１の導電層上に第１の絶縁層が形
成される。そして選択トランジスタ領域内の半導体基板
の主表面上に第２のゲート絶縁層が形成される。そして
第１の絶縁層および第２のゲート絶縁層上を覆うように
第２の導電層と第２の絶縁層とが積層して形成される。
そして第２の絶縁層と第２の導電層とが順次、選択的に
エッチングされ、メモリセル領域、選択トランジスタ領
域および分離領域の各々に、第２の導電層と第２の絶縁
層の積層構造を有するゲート部が形成される。そしてメ
モリセル領域内のゲート部と選択トランジスタ領域内の
ゲート部と分離領域内のゲート部とが互いに所定の距離
を隔てるように形成され、かつ分離領域内のゲート部は
第１の導電層および第１の絶縁層上に乗り上げるように
形成される。そして分離領域の一部と選択トランジスタ
領域とを覆い、かつ端面が分離領域内のゲート部上に位
置するレジストパターンをマスクとして、分離領域内の
ゲート部とメモリセル領域内のゲート部から露出する第
１の絶縁層と第１の導電層とがエッチング除去される。
領域とメモリセル領域とを覆うように半導体基板の主表
面上に第１のゲート絶縁層と第１の導電層とが積層して
形成される。そして第１の導電層上に第１の絶縁層が形
成される。そして選択トランジスタ領域内の半導体基板
の主表面上に第２のゲート絶縁層が形成される。そして
第１の絶縁層および第２のゲート絶縁層上を覆うように
第２の導電層と第２の絶縁層とが積層して形成される。
そして第２の絶縁層と第２の導電層とが順次、選択的に
エッチングされ、メモリセル領域、選択トランジスタ領
域および分離領域の各々に、第２の導電層と第２の絶縁
層の積層構造を有するゲート部が形成される。そしてメ
モリセル領域内のゲート部と選択トランジスタ領域内の
ゲート部と分離領域内のゲート部とが互いに所定の距離
を隔てるように形成され、かつ分離領域内のゲート部は
第１の導電層および第１の絶縁層上に乗り上げるように
形成される。そして分離領域の一部と選択トランジスタ
領域とを覆い、かつ端面が分離領域内のゲート部上に位
置するレジストパターンをマスクとして、分離領域内の
ゲート部とメモリセル領域内のゲート部から露出する第
１の絶縁層と第１の導電層とがエッチング除去される。
【００４４】請求項２に記載の半導体記憶装置の製造方
法は、バーズビークを有する素子分離絶縁層を分離領域
内の半導体基板の主表面に形成する工程をさらに備えて
いる。第１の導電層は、素子分離絶縁層のバーズビーク
上を覆うように形成される。分離領域内のゲート部は素
子分離絶縁層のバーズビークの上方を覆うように形成さ
れる。
法は、バーズビークを有する素子分離絶縁層を分離領域
内の半導体基板の主表面に形成する工程をさらに備えて
いる。第１の導電層は、素子分離絶縁層のバーズビーク
上を覆うように形成される。分離領域内のゲート部は素
子分離絶縁層のバーズビークの上方を覆うように形成さ
れる。
【００４５】請求項３に記載の半導体記憶装置は、半導
体基板上のメモリセルアレイ内において、分離領域を挟
んで互いに隣り合うメモリセル領域と選択トランジスタ
領域とを有する半導体記憶装置であって、半導体基板
と、スタックゲート型トランジスタと、選択トランジス
タと、分離ゲートとを備えている。半導体基板は主表面
を有している。スタックゲート型トランジスタは、メモ
リセル領域内の半導体基板の主表面上にゲート絶縁層を
介在して形成され、かつ互いに絶縁するように積層して
形成されたフローティングゲート電極層とコントロール
ゲート電極層とからなるスタックゲートを有している。
選択トランジスタは、選択トランジスタ領域内の半導体
基板の主表面にゲート絶縁層を介在して形成されたゲー
ト電極層を有している。分離ゲートは、分離領域内の半
導体基板の主表面上に互いに積層して形成された第１の
導電層および第１の絶縁層と、第１の導電層および第２
の絶縁層上に乗り上げるように形成された第２の導電層
と、第２の導電層上に形成された第２の絶縁層とを有し
ている。この分離ゲートは分離領域内に形成され、スタ
ックゲートおよびゲート電極層と所定の距離を隔てて形
成されている。
体基板上のメモリセルアレイ内において、分離領域を挟
んで互いに隣り合うメモリセル領域と選択トランジスタ
領域とを有する半導体記憶装置であって、半導体基板
と、スタックゲート型トランジスタと、選択トランジス
タと、分離ゲートとを備えている。半導体基板は主表面
を有している。スタックゲート型トランジスタは、メモ
リセル領域内の半導体基板の主表面上にゲート絶縁層を
介在して形成され、かつ互いに絶縁するように積層して
形成されたフローティングゲート電極層とコントロール
ゲート電極層とからなるスタックゲートを有している。
選択トランジスタは、選択トランジスタ領域内の半導体
基板の主表面にゲート絶縁層を介在して形成されたゲー
ト電極層を有している。分離ゲートは、分離領域内の半
導体基板の主表面上に互いに積層して形成された第１の
導電層および第１の絶縁層と、第１の導電層および第２
の絶縁層上に乗り上げるように形成された第２の導電層
と、第２の導電層上に形成された第２の絶縁層とを有し
ている。この分離ゲートは分離領域内に形成され、スタ
ックゲートおよびゲート電極層と所定の距離を隔てて形
成されている。
【００４６】請求項４に記載の半導体記憶装置は、分離
領域内の半導体基板の主表面に形成され、かつバーズビ
ークを有する素子分離絶縁層をさらに備えている。分離
ゲートは素子分離絶縁層のバーズビーク上を覆うように
形成されている。
領域内の半導体基板の主表面に形成され、かつバーズビ
ークを有する素子分離絶縁層をさらに備えている。分離
ゲートは素子分離絶縁層のバーズビーク上を覆うように
形成されている。
【００４７】
【作用】請求項１に記載の半導体記憶装置の製造方法で
は、フローティングゲート電極を形成するための第１の
導電層のエッチング除去時に、レジストパターンが選択
トランジスタ領域を覆っている。また、この状態におい
て、フローティングゲート電極となる第１の導電層は、
メモリセル領域のみならずメモリセル領域と隣り合う分
離領域をも覆っている。このため、このエッチング除去
時には、レジストパターンから露出するメモリセル領域
内では、半導体基板を覆うように少なくとも第１の絶縁
層と第１の導電層と第１のゲート絶縁層とが形成されて
いる。よって、このエッチング除去を施しても、シリコ
ン基板にえぐれが生じることは防止される。
は、フローティングゲート電極を形成するための第１の
導電層のエッチング除去時に、レジストパターンが選択
トランジスタ領域を覆っている。また、この状態におい
て、フローティングゲート電極となる第１の導電層は、
メモリセル領域のみならずメモリセル領域と隣り合う分
離領域をも覆っている。このため、このエッチング除去
時には、レジストパターンから露出するメモリセル領域
内では、半導体基板を覆うように少なくとも第１の絶縁
層と第１の導電層と第１のゲート絶縁層とが形成されて
いる。よって、このエッチング除去を施しても、シリコ
ン基板にえぐれが生じることは防止される。
【００４８】また、第１のレジストパターンの端面は分
離領域にあればよく、第２のレジストパターンの端面も
分離領域内にあればよい。また第１および第２のレジス
トパターンが互いに重なる領域を有していてもよい。こ
のように、分離領域の平面占有面積を大きくすることな
く、マスクの重ね合わせずれマージンを大きくすること
ができる。よって、高集積化に対応することができる。
離領域にあればよく、第２のレジストパターンの端面も
分離領域内にあればよい。また第１および第２のレジス
トパターンが互いに重なる領域を有していてもよい。こ
のように、分離領域の平面占有面積を大きくすることな
く、マスクの重ね合わせずれマージンを大きくすること
ができる。よって、高集積化に対応することができる。
【００４９】また素子分離絶縁層が不要であるため、こ
の素子分離絶縁層のバーズビーク部で露光光が散乱する
こともない。よって、この露光光の散乱によるパターン
形状の不良も生じないため、分離領域とメモリトランジ
スタ（もしくは選択トランジスタ）のゲートとの距離を
大きく確保する必要はない。したがって、チップサイズ
の粗大化を防止でき、高集積化に対応することができ
る。
の素子分離絶縁層のバーズビーク部で露光光が散乱する
こともない。よって、この露光光の散乱によるパターン
形状の不良も生じないため、分離領域とメモリトランジ
スタ（もしくは選択トランジスタ）のゲートとの距離を
大きく確保する必要はない。したがって、チップサイズ
の粗大化を防止でき、高集積化に対応することができ
る。
【００５０】上記の方法により製造される請求項３に記
載の半導体記憶装置では、基板表面にえぐれが生じない
ためこのえぐれ部分におけるリーク電流の発生が防止さ
れる。また、導電層間の電気的ショートも防止すること
ができる。
載の半導体記憶装置では、基板表面にえぐれが生じない
ためこのえぐれ部分におけるリーク電流の発生が防止さ
れる。また、導電層間の電気的ショートも防止すること
ができる。
【００５１】請求項２に記載の半導体記憶装置の製造方
法では、分離領域に素子分離絶縁層が形成されている
が、この素子分離絶縁層のバーズビーク上には分離領域
内のゲート部が形成されている。このため、第２の絶縁
層と第２の導電層とを順次エッチングする際に、バーズ
ビーク上に露光光が照射されることはない。よって、こ
のバーズビーク部にて露光光が散乱されることは防止さ
れ、パターン形状の不良も防止される。
法では、分離領域に素子分離絶縁層が形成されている
が、この素子分離絶縁層のバーズビーク上には分離領域
内のゲート部が形成されている。このため、第２の絶縁
層と第２の導電層とを順次エッチングする際に、バーズ
ビーク上に露光光が照射されることはない。よって、こ
のバーズビーク部にて露光光が散乱されることは防止さ
れ、パターン形状の不良も防止される。
【００５２】上記の方法により製造される請求項４に記
載の半導体記憶装置では、パターン形状の不良が防止さ
れるため、安定な動作を確保することができる。
載の半導体記憶装置では、パターン形状の不良が防止さ
れるため、安定な動作を確保することができる。
【００５３】
【実施例】以下、本発明の実施例について図に基づいて
説明する。
説明する。
【００５４】実施例１ 図１は、本発明の実施例１における半導体記憶装置の構
成を概略的に示す断面図である。図１を参照して、ＤＩ
ＮＯＲ構造は、メモリセルアレイ内にメモリセル領域６
０と選択トランジスタ領域７０とを有し、このため、こ
れら２つの領域を分離するための分離領域５０をも有し
ている。
成を概略的に示す断面図である。図１を参照して、ＤＩ
ＮＯＲ構造は、メモリセルアレイ内にメモリセル領域６
０と選択トランジスタ領域７０とを有し、このため、こ
れら２つの領域を分離するための分離領域５０をも有し
ている。
【００５５】メモリセル領域６０内には、シリコン基板
（ｐウェル領域）１の表面に複数個のメモリトランジス
タ２０が形成されている。また選択トランジスタ領域７
０には、シリコン基板１の表面に複数個の選択トランジ
スタ３０が形成されている。このメモリトランジスタ２
０および選択トランジスタ３０の構成は、従来例で説明
した構成とほぼ同様であるため、同一の部材については
同一の符号を付し、その説明を省略する。
（ｐウェル領域）１の表面に複数個のメモリトランジス
タ２０が形成されている。また選択トランジスタ領域７
０には、シリコン基板１の表面に複数個の選択トランジ
スタ３０が形成されている。このメモリトランジスタ２
０および選択トランジスタ３０の構成は、従来例で説明
した構成とほぼ同様であるため、同一の部材については
同一の符号を付し、その説明を省略する。
【００５６】分離領域５０には、堆積層（以下、分離ゲ
ートと称する）１０が形成されている。この分離ゲート
１０は、第１の導電層７ａと、層間絶縁層９ａと、第２
の導電層１１ａと、絶縁層１３ａとを有している。第１
の導電層７ａは、シリコン基板１上にゲート絶縁層３を
介在して形成されている。この第１の導電層７ａは、メ
モリトランジスタ２０のフローティングゲート電極層７
ｂと同一の層から形成され、たとえば多結晶シリコン
層、アモルファスシリコン層などからなっている。
ートと称する）１０が形成されている。この分離ゲート
１０は、第１の導電層７ａと、層間絶縁層９ａと、第２
の導電層１１ａと、絶縁層１３ａとを有している。第１
の導電層７ａは、シリコン基板１上にゲート絶縁層３を
介在して形成されている。この第１の導電層７ａは、メ
モリトランジスタ２０のフローティングゲート電極層７
ｂと同一の層から形成され、たとえば多結晶シリコン
層、アモルファスシリコン層などからなっている。
【００５７】層間絶縁層９ａは、第１の導電層７ａの上
部表面および一方側面上を覆うように形成されている。
この層間絶縁層９ａは、メモリトランジスタ２０の層間
絶縁層９ｂと同一の層から形成されており、たとえばＴ
ＥＯＳ膜、シリコンナイトライド膜、ＴＥＯＳ膜の３層
積層構造を有している。
部表面および一方側面上を覆うように形成されている。
この層間絶縁層９ａは、メモリトランジスタ２０の層間
絶縁層９ｂと同一の層から形成されており、たとえばＴ
ＥＯＳ膜、シリコンナイトライド膜、ＴＥＯＳ膜の３層
積層構造を有している。
【００５８】第２の導電層１１ａは、シリコン基板１の
表面上にゲート絶縁層５を介在して形成されており、そ
の一方端が第１の導電層７ａ上に乗り上げるように形成
されている。この第１の導電層１１ａは、メモリトラン
ジスタ２０のコントロールゲート電極層１１ｂや選択ト
ランジスタ３０のゲート電極層１１ｃと同一の層から形
成されており、たとえば多結晶シリコン層、タングステ
ンポリサイド層からなっている。
表面上にゲート絶縁層５を介在して形成されており、そ
の一方端が第１の導電層７ａ上に乗り上げるように形成
されている。この第１の導電層１１ａは、メモリトラン
ジスタ２０のコントロールゲート電極層１１ｂや選択ト
ランジスタ３０のゲート電極層１１ｃと同一の層から形
成されており、たとえば多結晶シリコン層、タングステ
ンポリサイド層からなっている。
【００５９】絶縁層１３ａは、第２の導電層１１ａ上に
形成されている。また絶縁層１３ａは、絶縁層１３ｂや
絶縁層１３ｃと同一の層から形成されており、たとえば
ＴＥＯＳ膜より形成されている。
形成されている。また絶縁層１３ａは、絶縁層１３ｂや
絶縁層１３ｃと同一の層から形成されており、たとえば
ＴＥＯＳ膜より形成されている。
【００６０】なお、図中省略してあるが、図１７に示す
絶縁層２１および導電層２３も形成されている。
絶縁層２１および導電層２３も形成されている。
【００６１】次に、本実施例の製造方法について説明す
る。図２〜図７は、本発明の実施例２における半導体記
憶装置の製造方法を工程順に示す概略断面図である。図
２を参照して、シリコン基板（ｐウェル領域）１の表面
全面に熱酸化処理によりシリコン酸化膜３が形成され
る。このシリコン酸化膜３の表面全面にたとえばＣＶＤ
法により多結晶シリコン層もしくはアモルファスシリコ
ン層よりなる第１の導電層７が形成される。分離領域５
０の一部およびメモリセル領域６０を覆うように、この
第１の導電層７の表面上にレジストパターン４１が形成
される。このレジストパターン４１の端面４１ａは分離
領域５０に位置している。このレジストパターン４１を
マスクとして第１の導電層７およびシリコン酸化膜３が
順次、パターニングされる。これにより、シリコン酸化
膜３および第１の導電層７は、分離領域５０の一部表面
およびメモリセル領域６０を覆うような形状とされる。
この後、レジストパターン４１が除去される。
る。図２〜図７は、本発明の実施例２における半導体記
憶装置の製造方法を工程順に示す概略断面図である。図
２を参照して、シリコン基板（ｐウェル領域）１の表面
全面に熱酸化処理によりシリコン酸化膜３が形成され
る。このシリコン酸化膜３の表面全面にたとえばＣＶＤ
法により多結晶シリコン層もしくはアモルファスシリコ
ン層よりなる第１の導電層７が形成される。分離領域５
０の一部およびメモリセル領域６０を覆うように、この
第１の導電層７の表面上にレジストパターン４１が形成
される。このレジストパターン４１の端面４１ａは分離
領域５０に位置している。このレジストパターン４１を
マスクとして第１の導電層７およびシリコン酸化膜３が
順次、パターニングされる。これにより、シリコン酸化
膜３および第１の導電層７は、分離領域５０の一部表面
およびメモリセル領域６０を覆うような形状とされる。
この後、レジストパターン４１が除去される。
【００６２】図３を参照して、第１の導電層７の上部表
面および側面を覆うように、ＴＥＯＳ膜、シリコンナイ
トライド膜、ＴＥＯＳ膜の３層積層構造を有する層間絶
縁層９が形成される。この後、熱酸化処理などにより、
シリコン基板１の露出する表面上にシリコン酸化膜より
なるゲート絶縁層５が形成される。さらにこの後、たと
えばＣＶＤ法により、多結晶シリコン層またはタングス
テンポリサイド層よりなる第２の導電層１１が表面全面
に形成される。この第２の導電層１１の表面全面に、た
とえばシリコン酸化膜よりなる絶縁層１３が形成され
る。
面および側面を覆うように、ＴＥＯＳ膜、シリコンナイ
トライド膜、ＴＥＯＳ膜の３層積層構造を有する層間絶
縁層９が形成される。この後、熱酸化処理などにより、
シリコン基板１の露出する表面上にシリコン酸化膜より
なるゲート絶縁層５が形成される。さらにこの後、たと
えばＣＶＤ法により、多結晶シリコン層またはタングス
テンポリサイド層よりなる第２の導電層１１が表面全面
に形成される。この第２の導電層１１の表面全面に、た
とえばシリコン酸化膜よりなる絶縁層１３が形成され
る。
【００６３】図４を参照して、絶縁層１３の所定の領域
にレジストパターン４３ａが形成される。このレジスト
パターン４３ａをマスクとして絶縁層１３と第２の導電
層１１とに順次エッチングが施される。この後、レジス
トパターン４３ａが除去される。
にレジストパターン４３ａが形成される。このレジスト
パターン４３ａをマスクとして絶縁層１３と第２の導電
層１１とに順次エッチングが施される。この後、レジス
トパターン４３ａが除去される。
【００６４】図５を参照して、上記のエッチングによ
り、メモリセル領域にはメモリトランジスタのコントロ
ールゲート電極層１１ｂが形成される。また選択トラン
ジスタ領域には、選択トランジスタのゲート電極層１１
ｃが形成される。また分離領域には、分離ゲートを構成
する第２の導電層１１ａが形成される。
り、メモリセル領域にはメモリトランジスタのコントロ
ールゲート電極層１１ｂが形成される。また選択トラン
ジスタ領域には、選択トランジスタのゲート電極層１１
ｃが形成される。また分離領域には、分離ゲートを構成
する第２の導電層１１ａが形成される。
【００６５】図６を参照して、選択トランジスタ領域を
覆い、かつ分離ゲートの絶縁層１３ａ上にその端面４５
ａを有するレジストパターン３５が形成される。このレ
ジストパターン４５をマスクとして、層間絶縁層９と第
１の導電層７とに異方性エッチングが施される。この
後、レジストパターン４５が除去される。
覆い、かつ分離ゲートの絶縁層１３ａ上にその端面４５
ａを有するレジストパターン３５が形成される。このレ
ジストパターン４５をマスクとして、層間絶縁層９と第
１の導電層７とに異方性エッチングが施される。この
後、レジストパターン４５が除去される。
【００６６】図７を参照して、上述の異方性エッチング
により、メモリトランジスタのフローティングゲート電
極層７ｂが形成される。また分離ゲート１０を構成する
第１の導電層７ａも形成される。この後、イオン注入に
よって、図１に示すようにメモリトランジスタ２０のソ
ース／ドレイン領域１９ａと、選択トランジスタ３０の
ソース／ドレイン領域１９ｂとが各々形成される。
により、メモリトランジスタのフローティングゲート電
極層７ｂが形成される。また分離ゲート１０を構成する
第１の導電層７ａも形成される。この後、イオン注入に
よって、図１に示すようにメモリトランジスタ２０のソ
ース／ドレイン領域１９ａと、選択トランジスタ３０の
ソース／ドレイン領域１９ｂとが各々形成される。
【００６７】さらにこの後、図１７に示す絶縁層２１と
導電層２３とが形成される。以上説明したように、本実
施例の製造方法では、図６、図７に示すようにフローテ
ィングゲート電極層７ｂのパターニング時には、レジス
トパターン４５は、選択トランジスタ領域を覆い、かつ
その端面４５ａが絶縁層１３ａ上に位置している。ま
た、この状態において、フローティングゲート電極層と
なる第１の導電層７は、メモリセル領域のみならず、メ
モリセル領域と隣り合う分離領域をも覆っている。この
ため、レジストパターン４５から露出するメモリセル領
域内にはシリコン基板１を覆うように少なくともゲート
絶縁層３と第１の導電層７と層間絶縁層９とが形成され
ている。よって、フローティングゲート電極層７ｂのパ
ターニングのためのエッチングが施されても、シリコン
基板１の表面にえぐれが生じることは防止される。
導電層２３とが形成される。以上説明したように、本実
施例の製造方法では、図６、図７に示すようにフローテ
ィングゲート電極層７ｂのパターニング時には、レジス
トパターン４５は、選択トランジスタ領域を覆い、かつ
その端面４５ａが絶縁層１３ａ上に位置している。ま
た、この状態において、フローティングゲート電極層と
なる第１の導電層７は、メモリセル領域のみならず、メ
モリセル領域と隣り合う分離領域をも覆っている。この
ため、レジストパターン４５から露出するメモリセル領
域内にはシリコン基板１を覆うように少なくともゲート
絶縁層３と第１の導電層７と層間絶縁層９とが形成され
ている。よって、フローティングゲート電極層７ｂのパ
ターニングのためのエッチングが施されても、シリコン
基板１の表面にえぐれが生じることは防止される。
【００６８】また、図２を参照して、レジストパターン
４１の端面４１ａは、分離領域５０内にあればよく、ま
た図６に示すレジストパターン４５の端面４５ａも分離
領域内にあればよい。またレジストパターン４１および
４５が互いに重なる領域を有していてもよい。このよう
に分離領域の表面占有面積を大きくすることなく、本実
施例では従来例に比較してマスクの重ね合わせマージン
を大きくすることができる。よって、チップの粗大化を
防止することができ、高集積化に対応することができ
る。
４１の端面４１ａは、分離領域５０内にあればよく、ま
た図６に示すレジストパターン４５の端面４５ａも分離
領域内にあればよい。またレジストパターン４１および
４５が互いに重なる領域を有していてもよい。このよう
に分離領域の表面占有面積を大きくすることなく、本実
施例では従来例に比較してマスクの重ね合わせマージン
を大きくすることができる。よって、チップの粗大化を
防止することができ、高集積化に対応することができ
る。
【００６９】また本実施例では、素子分離絶縁層が不要
である。このため、たとえば図４に示すレジストパター
ン４３ａ形成のプロセスにて、素子分離絶縁層のバーズ
ビーク部で露光光が散乱することもない。以下、そのこ
とについて詳細に説明する。
である。このため、たとえば図４に示すレジストパター
ン４３ａ形成のプロセスにて、素子分離絶縁層のバーズ
ビーク部で露光光が散乱することもない。以下、そのこ
とについて詳細に説明する。
【００７０】図８は、図４に示すレジストパターン４３
ａを形成するための露光時の様子を示す断面図である。
図８を参照して、レジストパターンを作製するには、ま
ず絶縁層１３の表面全面にフォトレジスト４３が塗布さ
れる。この後、このフォトレジスト４３の所望領域に、
マスク８１を用いて露光光が照射される。図中矢印は露
光光の経路を示している。たとえばフォトレジスト４３
がポジ型の場合には、レジストパターンとなるべき領域
４３ａには露光光は照射されない。
ａを形成するための露光時の様子を示す断面図である。
図８を参照して、レジストパターンを作製するには、ま
ず絶縁層１３の表面全面にフォトレジスト４３が塗布さ
れる。この後、このフォトレジスト４３の所望領域に、
マスク８１を用いて露光光が照射される。図中矢印は露
光光の経路を示している。たとえばフォトレジスト４３
がポジ型の場合には、レジストパターンとなるべき領域
４３ａには露光光は照射されない。
【００７１】本実施例では、分離領域に分離ゲート１０
を形成するため、分離領域には露光光は照射されない。
このため、第１の導電層７により生じた絶縁層１３の表
面段差部には露光光は照射されない。よって、絶縁層１
３の表面段差部において露光光が散乱することは防止さ
れ、パターン形状の不良は防止される。ゆえに、この露
光光の散乱を防止できるため、分離領域とメモリトラン
ジスタ（もしくは選択トランジスタ）のゲートとの距離
を大きく確保する必要はない。したがって、チップの粗
大化を防止することができ、高集積化に対応することが
できる。
を形成するため、分離領域には露光光は照射されない。
このため、第１の導電層７により生じた絶縁層１３の表
面段差部には露光光は照射されない。よって、絶縁層１
３の表面段差部において露光光が散乱することは防止さ
れ、パターン形状の不良は防止される。ゆえに、この露
光光の散乱を防止できるため、分離領域とメモリトラン
ジスタ（もしくは選択トランジスタ）のゲートとの距離
を大きく確保する必要はない。したがって、チップの粗
大化を防止することができ、高集積化に対応することが
できる。
【００７２】また本実施例の製造方法により製造される
図１に示す半導体記憶装置では、シリコン基板１の表面
にえぐれが発生することが防止されるため、このえぐれ
においてリーク電流が生ずることはない。
図１に示す半導体記憶装置では、シリコン基板１の表面
にえぐれが発生することが防止されるため、このえぐれ
においてリーク電流が生ずることはない。
【００７３】また、分離ゲート１０の幅は大きく確保す
ることができるため、分離ゲート１０自体がシリコン基
板１から剥がれ難い。また、第１の導電層７ａと層間絶
縁層９ａとは、第２の導電層１１ａと絶縁層１３ａとに
よりシリコン基板１側へ押しつけられているため、シリ
コン基板１から剥がれ難い。よって、この分離ゲート１
０が剥がれることにより生ずる他の導電層間の電気的シ
ョートも防止され得る。
ることができるため、分離ゲート１０自体がシリコン基
板１から剥がれ難い。また、第１の導電層７ａと層間絶
縁層９ａとは、第２の導電層１１ａと絶縁層１３ａとに
よりシリコン基板１側へ押しつけられているため、シリ
コン基板１から剥がれ難い。よって、この分離ゲート１
０が剥がれることにより生ずる他の導電層間の電気的シ
ョートも防止され得る。
【００７４】実施例２ 図９は、本発明の実施例２における半導体記憶装置の構
成を概略的に示す断面図である。図９を参照して、上述
の実施例１と同様、本実施例のメモリセルアレイ部も、
メモリセル領域６０と選択トランジスタ領域７０とを有
しており、これら２つの領域を分離するための分離領域
５０をも有している。
成を概略的に示す断面図である。図９を参照して、上述
の実施例１と同様、本実施例のメモリセルアレイ部も、
メモリセル領域６０と選択トランジスタ領域７０とを有
しており、これら２つの領域を分離するための分離領域
５０をも有している。
【００７５】メモリセル領域６０には、複数個のメモリ
トランジスタ２０が形成されている。また選択トランジ
スタ領域７０には、複数個の選択トランジスタ３０が形
成されている。このメモリトランジスタ２０および選択
トランジスタ３０の構成は、実施例１の構成とほぼ同様
であるため、同一の部材については同一の符号を付し、
その説明を省略する。
トランジスタ２０が形成されている。また選択トランジ
スタ領域７０には、複数個の選択トランジスタ３０が形
成されている。このメモリトランジスタ２０および選択
トランジスタ３０の構成は、実施例１の構成とほぼ同様
であるため、同一の部材については同一の符号を付し、
その説明を省略する。
【００７６】分離領域５０には、素子分離絶縁層１５上
に分離ゲート１１０が形成されている。分離ゲート１１
０は、パターニングされた第１の導電層１０７ａと、層
間絶縁層１０９ａと、パターニングされた第２の導電層
１１１ａと、絶縁層１１３ａとを有している。
に分離ゲート１１０が形成されている。分離ゲート１１
０は、パターニングされた第１の導電層１０７ａと、層
間絶縁層１０９ａと、パターニングされた第２の導電層
１１１ａと、絶縁層１１３ａとを有している。
【００７７】第１の導電層１０７ａは、素子分離絶縁層
１５の一方のバーズビーク上を覆うように形成されてい
る。この第１の導電層１０７ａは、メモリトランジスタ
２０のフローティングゲート電極層７ｂと同一の層から
形成されており、たとえば多結晶シリコン層またはアモ
ルファスシリコン層により形成されている。
１５の一方のバーズビーク上を覆うように形成されてい
る。この第１の導電層１０７ａは、メモリトランジスタ
２０のフローティングゲート電極層７ｂと同一の層から
形成されており、たとえば多結晶シリコン層またはアモ
ルファスシリコン層により形成されている。
【００７８】層間絶縁層１０９ａは、第１の導電層１０
７ａの上部表面および一方側面を覆うように形成されて
いる。この層間絶縁層１０９ａは、メモリトランジスタ
２０の層間絶縁層９ｂと同一の層から形成されており、
たとえばＴＥＯＳ膜、シリコンナイトライド膜、ＴＥＯ
Ｓ膜の３層積層構造を有している。
７ａの上部表面および一方側面を覆うように形成されて
いる。この層間絶縁層１０９ａは、メモリトランジスタ
２０の層間絶縁層９ｂと同一の層から形成されており、
たとえばＴＥＯＳ膜、シリコンナイトライド膜、ＴＥＯ
Ｓ膜の３層積層構造を有している。
【００７９】第２の導電層１１１ａは、素子分離絶縁層
１５の他方のバーズビーク上を覆うように、かつ第１の
導電層１０７ａと層間絶縁層１０９ａ上に乗り上げるよ
うに形成されている。この第２の導電層１１１ａは、メ
モリトランジスタ２０のコントロールゲート電極層１１
ｂや選択トランジスタ３０のゲート電極層１１ｃと同一
の層から形成されており、たとえば多結晶シリコン層ま
たはタングステンポリサイド層より形成されている。
１５の他方のバーズビーク上を覆うように、かつ第１の
導電層１０７ａと層間絶縁層１０９ａ上に乗り上げるよ
うに形成されている。この第２の導電層１１１ａは、メ
モリトランジスタ２０のコントロールゲート電極層１１
ｂや選択トランジスタ３０のゲート電極層１１ｃと同一
の層から形成されており、たとえば多結晶シリコン層ま
たはタングステンポリサイド層より形成されている。
【００８０】絶縁層１１３ａは、第２の導電層１１１ａ
上に形成されている。この絶縁層１１３ａは、メモリト
ランジスタ２０のコントロールゲート電極層１１ｂ上の
絶縁層１３ｂや選択トランジスタ３０のゲート電極層１
１ｃ上の絶縁層１３ｃと同一の層から形成されており、
たとえばＴＥＯＳ膜よりなっている。
上に形成されている。この絶縁層１１３ａは、メモリト
ランジスタ２０のコントロールゲート電極層１１ｂ上の
絶縁層１３ｂや選択トランジスタ３０のゲート電極層１
１ｃ上の絶縁層１３ｃと同一の層から形成されており、
たとえばＴＥＯＳ膜よりなっている。
【００８１】次に、本実施例の半導体記憶装置の製造方
法について説明する。図１０〜図１４は、本発明の実施
例２における半導体記憶装置の製造方法を工程順に示す
概略断面図である。まず図１０を参照して、シリコン基
板（ｐウェル領域）１の分離領域５０に、通常のＬＯＣ
ＯＳ法により分離絶縁層１５が形成される。メモリセル
領域６０のシリコン基板１上にゲート酸化膜となるシリ
コン酸化膜３が形成される。表面全面にたとえばＣＶＤ
法により多結晶シリコン層もしくはアモルファスシリコ
ン層よりなる第１の導電層７が形成される。この第１の
導電層７上に、分離領域５０の一部とメモリセル領域６
０とを覆うようにレジストパターン４１が形成される。
このレジストパターン４１をマスクとして第１の導電層
７にエッチングが施される。これにより、分離領域５０
の領域内において素子分離絶縁層１５の一方のバーズビ
ーク上に乗り上げるように、かつメモリセル領域６０上
を覆うように第１の導電層７がパターニングされる。こ
の後、レジストパターン４１が除去される。
法について説明する。図１０〜図１４は、本発明の実施
例２における半導体記憶装置の製造方法を工程順に示す
概略断面図である。まず図１０を参照して、シリコン基
板（ｐウェル領域）１の分離領域５０に、通常のＬＯＣ
ＯＳ法により分離絶縁層１５が形成される。メモリセル
領域６０のシリコン基板１上にゲート酸化膜となるシリ
コン酸化膜３が形成される。表面全面にたとえばＣＶＤ
法により多結晶シリコン層もしくはアモルファスシリコ
ン層よりなる第１の導電層７が形成される。この第１の
導電層７上に、分離領域５０の一部とメモリセル領域６
０とを覆うようにレジストパターン４１が形成される。
このレジストパターン４１をマスクとして第１の導電層
７にエッチングが施される。これにより、分離領域５０
の領域内において素子分離絶縁層１５の一方のバーズビ
ーク上に乗り上げるように、かつメモリセル領域６０上
を覆うように第１の導電層７がパターニングされる。こ
の後、レジストパターン４１が除去される。
【００８２】図１１を参照して、第１の導電層７の上部
表面および側面を覆うように、たとえばＴＥＯＳ膜、シ
リコンナイトライド膜、ＴＥＯ膜Ｓの３層積層構造より
なる層間絶縁層９が形成される。表面全面を覆うよう
に、たとえばＣＶＤ法により多結晶シリコン層もしくは
タングステンポリサイド層よりなる第２の導電層１１が
形成される。この第２の導電層１１上には、たとえばＴ
ＥＯＳよりなる絶縁層１３が形成される。この絶縁層１
３上には、写真製版技術により所望の形状を有するレジ
ストパターン４３ａが形成される。このレジストパター
ン４３ａをマスクとして絶縁層１３および第２の導電層
１１に順次、エッチングが施される。この後、レジスト
パターン４３ａが除去される。図１２を参照して、上記
のエッチングにより、メモリセル領域には、第２の導電
層からメモリトランジスタのコントロールゲート電極層
１１ｂが形成される。また選択トランジスタ領域には、
この第２の導電層から選択トランジスタのゲート電極層
１１ｃが形成される。また分離領域には、後述の分離ゲ
ートの一部を構成するパターニングされた第１の導電層
１１１ａと絶縁層１１３ａとが形成される。このパター
ニングされた第１の導電層１１１ａと絶縁層１１３ａと
は、素子分離絶縁層１５の他方のバーズビーク上を覆う
ように、かつ第１の導電層７上に乗り上げるように形成
される。
表面および側面を覆うように、たとえばＴＥＯＳ膜、シ
リコンナイトライド膜、ＴＥＯ膜Ｓの３層積層構造より
なる層間絶縁層９が形成される。表面全面を覆うよう
に、たとえばＣＶＤ法により多結晶シリコン層もしくは
タングステンポリサイド層よりなる第２の導電層１１が
形成される。この第２の導電層１１上には、たとえばＴ
ＥＯＳよりなる絶縁層１３が形成される。この絶縁層１
３上には、写真製版技術により所望の形状を有するレジ
ストパターン４３ａが形成される。このレジストパター
ン４３ａをマスクとして絶縁層１３および第２の導電層
１１に順次、エッチングが施される。この後、レジスト
パターン４３ａが除去される。図１２を参照して、上記
のエッチングにより、メモリセル領域には、第２の導電
層からメモリトランジスタのコントロールゲート電極層
１１ｂが形成される。また選択トランジスタ領域には、
この第２の導電層から選択トランジスタのゲート電極層
１１ｃが形成される。また分離領域には、後述の分離ゲ
ートの一部を構成するパターニングされた第１の導電層
１１１ａと絶縁層１１３ａとが形成される。このパター
ニングされた第１の導電層１１１ａと絶縁層１１３ａと
は、素子分離絶縁層１５の他方のバーズビーク上を覆う
ように、かつ第１の導電層７上に乗り上げるように形成
される。
【００８３】図１３を参照して、選択トランジスタ領域
を覆うように、かつその端面４５ａが分離ゲートの絶縁
層１１３ａ上に位置するように、写真製版技術によりレ
ジストパターン４５が形成される。このレジストパター
ン４５をマスクとして層間絶縁層９および第１の導電層
７に順次、異方性エッチングが施される。この後、レジ
ストパターン４５が除去される。
を覆うように、かつその端面４５ａが分離ゲートの絶縁
層１１３ａ上に位置するように、写真製版技術によりレ
ジストパターン４５が形成される。このレジストパター
ン４５をマスクとして層間絶縁層９および第１の導電層
７に順次、異方性エッチングが施される。この後、レジ
ストパターン４５が除去される。
【００８４】図１４を参照して、上記の異方性エッチン
グにより、第１の導電層からメモリトランジスタのフロ
ーティングゲート電極層７ｂが形成される。また分離ゲ
ート１１０の一部をなす第１の導電層１０７ａと層間絶
縁層１０９ａとが形成される。
グにより、第１の導電層からメモリトランジスタのフロ
ーティングゲート電極層７ｂが形成される。また分離ゲ
ート１１０の一部をなす第１の導電層１０７ａと層間絶
縁層１０９ａとが形成される。
【００８５】なお、図１３の異方性エッチング時におい
て、絶縁層１３ｂおよび分離ゲートをなす絶縁層１１３
ａも同時に所望量エッチング除去され、その膜厚が小さ
くなる。
て、絶縁層１３ｂおよび分離ゲートをなす絶縁層１１３
ａも同時に所望量エッチング除去され、その膜厚が小さ
くなる。
【００８６】なお、この後イオン注入を行なうことによ
り、図９に示すように、メモリトランジスタ２０のソー
ス／ドレイン領域１９ａと選択トランジスタ３０のソー
ス／ドレイン領域１９ｂとが形成される。さらにこの
後、図１７に示すような絶縁層２１および導電層２３が
形成される。
り、図９に示すように、メモリトランジスタ２０のソー
ス／ドレイン領域１９ａと選択トランジスタ３０のソー
ス／ドレイン領域１９ｂとが形成される。さらにこの
後、図１７に示すような絶縁層２１および導電層２３が
形成される。
【００８７】上記のように、本実施例では、シリコン基
板１の表面に素子分離絶縁層１５が形成されている。し
かしこの素子分離絶縁層１５のバーズビーク上には、分
離ゲート１１０が形成されている。このため、素子分離
絶縁層１５のバーズビーク上において、露光光の散乱が
生じることが防止される。以下、そのことについて詳細
に説明する。
板１の表面に素子分離絶縁層１５が形成されている。し
かしこの素子分離絶縁層１５のバーズビーク上には、分
離ゲート１１０が形成されている。このため、素子分離
絶縁層１５のバーズビーク上において、露光光の散乱が
生じることが防止される。以下、そのことについて詳細
に説明する。
【００８８】図１５は、図１１に示すレジストパターン
４３ａを形成するための露光時の様子を示す断面図であ
る。
４３ａを形成するための露光時の様子を示す断面図であ
る。
【００８９】図１５を参照して、レジストパターンを作
製するには、まず絶縁層１３の表面全面にフォトレジス
ト４３が塗布される。この後、このフォトレジスト４３
の所望領域に、マスク８１を用いて露光光が照射され
る。図中矢印は露光光の経路を示している。たとえばフ
ォトレジスト４３がポジ型の場合には、レジストパター
ンとなるべき領域４３ａには露光光は照射されない。
製するには、まず絶縁層１３の表面全面にフォトレジス
ト４３が塗布される。この後、このフォトレジスト４３
の所望領域に、マスク８１を用いて露光光が照射され
る。図中矢印は露光光の経路を示している。たとえばフ
ォトレジスト４３がポジ型の場合には、レジストパター
ンとなるべき領域４３ａには露光光は照射されない。
【００９０】本実施例では、分離絶縁層１５のバーズビ
ーク上を覆うように分離ゲートが形成される。このた
め、素子分離絶縁層１５のバーズビークを含む上方に
は、露光光が照射されない領域４３ａが存在する。この
ため、素子分離絶縁層１５によって生じた絶縁層１３の
表面段差部には、露光光は照射されない。このため、絶
縁層１３の表面段差部において露光光が散乱することが
防止される。それゆえ、パターン形状の不良も防止され
る。
ーク上を覆うように分離ゲートが形成される。このた
め、素子分離絶縁層１５のバーズビークを含む上方に
は、露光光が照射されない領域４３ａが存在する。この
ため、素子分離絶縁層１５によって生じた絶縁層１３の
表面段差部には、露光光は照射されない。このため、絶
縁層１３の表面段差部において露光光が散乱することが
防止される。それゆえ、パターン形状の不良も防止され
る。
【００９１】なお、これ以外に本実施例は、実施例１と
同様の効果をも有する。また、実施例１においては特に
図１に示すように絶縁層１３ｂの上部表面と絶縁層１３
ａの上部表面の一部とはほぼ同一の平面に位置してい
る。また、絶縁層１３ｃの上部表面と絶縁層１３ａの上
部表面の一部とはほぼ同一の平面に位置している。この
ため、これより上層にレイヤーを形成する場合に、写真
製版時におけるハレーションを防止することが可能とな
る。
同様の効果をも有する。また、実施例１においては特に
図１に示すように絶縁層１３ｂの上部表面と絶縁層１３
ａの上部表面の一部とはほぼ同一の平面に位置してい
る。また、絶縁層１３ｃの上部表面と絶縁層１３ａの上
部表面の一部とはほぼ同一の平面に位置している。この
ため、これより上層にレイヤーを形成する場合に、写真
製版時におけるハレーションを防止することが可能とな
る。
【００９２】また実施例２においては、分離ゲート１０
が素子分離絶縁層１５の両側のバーズビーク上を覆って
いるが、一方のバーズビーク上のみ覆っていてもよい。
が素子分離絶縁層１５の両側のバーズビーク上を覆って
いるが、一方のバーズビーク上のみ覆っていてもよい。
【００９３】また、実施例２において、素子分離絶縁層
１５はシリコン酸化膜である。
１５はシリコン酸化膜である。
【００９４】
【発明の効果】請求項１に記載の半導体記憶装置の製造
方法では、フローティングゲート電極を形成するための
第１の導電層のエッチング時に、レジストパターンは選
択トランジスタ領域を覆っている。また、この状態にお
いて、フローティングゲート電極となる第１の導電層
は、メモリセル領域のみならず、メモリセル領域と隣り
合う分離領域をも覆っている。このため、このエッチン
グ除去時には、レジストパターンから露出するメモリセ
ル領域内では半導体基板を覆うように少なくとも第１の
絶縁層と第１の導電層と第１のゲート絶縁層とが形成さ
れている。よって、このエッチング除去を施しても、シ
リコン基板にえぐれが生じることは防止される。
方法では、フローティングゲート電極を形成するための
第１の導電層のエッチング時に、レジストパターンは選
択トランジスタ領域を覆っている。また、この状態にお
いて、フローティングゲート電極となる第１の導電層
は、メモリセル領域のみならず、メモリセル領域と隣り
合う分離領域をも覆っている。このため、このエッチン
グ除去時には、レジストパターンから露出するメモリセ
ル領域内では半導体基板を覆うように少なくとも第１の
絶縁層と第１の導電層と第１のゲート絶縁層とが形成さ
れている。よって、このエッチング除去を施しても、シ
リコン基板にえぐれが生じることは防止される。
【００９５】また、第１のレジストパターンの端面は分
離領域にあればよく、第２のレジストパターンの端面も
分離領域にあればよい。また第１および第２のレジスト
パターンが互いに重なる領域を有していてもよい。この
ように分離領域の平面占有面積を大きくすることなく、
マスクの重ね合わせマージンを大きくすることができる
ため、高集積化に対応することができる。
離領域にあればよく、第２のレジストパターンの端面も
分離領域にあればよい。また第１および第２のレジスト
パターンが互いに重なる領域を有していてもよい。この
ように分離領域の平面占有面積を大きくすることなく、
マスクの重ね合わせマージンを大きくすることができる
ため、高集積化に対応することができる。
【００９６】また、素子分離絶縁層が不要であるため、
この素子分離絶縁層のバーズビーク部で露光光が散乱す
ることはなく、ゆえに露光光の散乱を考慮して各部の寸
法を大きく確保する必要はない。したがって、高集積化
に対応することができる。
この素子分離絶縁層のバーズビーク部で露光光が散乱す
ることはなく、ゆえに露光光の散乱を考慮して各部の寸
法を大きく確保する必要はない。したがって、高集積化
に対応することができる。
【００９７】上記の方法により製造される請求項３に記
載の半導体記憶装置は、リーク電流が抑制され、かつ導
電層間の電気的ショートが防止される。
載の半導体記憶装置は、リーク電流が抑制され、かつ導
電層間の電気的ショートが防止される。
【００９８】請求項２に記載の半導体記憶装置の製造方
法では、分離領域に素子分離絶縁層が形成されるが、こ
の素子分離絶縁層のバーズビーク上には分離領域内のゲ
ート部が形成されている。このため、第２の絶縁層と第
２の導電層とを順次エッチングする際に、バーズビーク
上に露光光は照射されない。よって、このバーズビーク
によって露光光が散乱されることが防止され、パターン
形状の不良も防止される。
法では、分離領域に素子分離絶縁層が形成されるが、こ
の素子分離絶縁層のバーズビーク上には分離領域内のゲ
ート部が形成されている。このため、第２の絶縁層と第
２の導電層とを順次エッチングする際に、バーズビーク
上に露光光は照射されない。よって、このバーズビーク
によって露光光が散乱されることが防止され、パターン
形状の不良も防止される。
【００９９】上記の方法により製造される請求項４に記
載の半導体記憶装置では、パターン形状の不良が防止さ
れるため、たとえば安定な動作を確保することが可能と
なる。
載の半導体記憶装置では、パターン形状の不良が防止さ
れるため、たとえば安定な動作を確保することが可能と
なる。
【図１】 本発明の実施例１における半導体記憶装置の
構成を概略的に示す断面図である。
構成を概略的に示す断面図である。
【図２】 本発明の実施例１における半導体記憶装置の
製造方法の第１工程を示す概略断面図である。
製造方法の第１工程を示す概略断面図である。
【図３】 本発明の実施例１における半導体記憶装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図４】 本発明の実施例１における半導体記憶装置の
製造方法の第３工程を示す概略断面図である。
製造方法の第３工程を示す概略断面図である。
【図５】 本発明の実施例１における半導体記憶装置の
製造方法の第４工程を示す概略断面図である。
製造方法の第４工程を示す概略断面図である。
【図６】 本発明の実施例１における半導体記憶装置の
製造方法の第５工程を示す概略断面図である。
製造方法の第５工程を示す概略断面図である。
【図７】 本発明の実施例１における半導体記憶装置の
製造方法の第６工程を示す概略断面図である。
製造方法の第６工程を示す概略断面図である。
【図８】 本発明の実施例１における半導体記憶装置の
製造方法では、露光光の散乱を防止できることを示す概
略断面図である。
製造方法では、露光光の散乱を防止できることを示す概
略断面図である。
【図９】 本発明の実施例２における半導体記憶装置の
構成を概略的に示す断面図である。
構成を概略的に示す断面図である。
【図１０】 本発明の実施例２における半導体記憶装置
の製造方法の第１工程を示す概略断面図である。
の製造方法の第１工程を示す概略断面図である。
【図１１】 本発明の実施例２における半導体記憶装置
の製造方法の第２工程を示す概略断面図である。
の製造方法の第２工程を示す概略断面図である。
【図１２】 本発明の実施例２における半導体記憶装置
の製造方法の第３工程を示す概略断面図である。
の製造方法の第３工程を示す概略断面図である。
【図１３】 本発明の実施例２における半導体記憶装置
の製造方法の第４工程を示す概略断面図である。
の製造方法の第４工程を示す概略断面図である。
【図１４】 本発明の実施例２における半導体記憶装置
の製造方法の第５工程を示す概略断面図である。
の製造方法の第５工程を示す概略断面図である。
【図１５】 本発明の実施例２における半導体記憶装置
の製造方法において、露光光の散乱を防止することがで
きることを説明するための概略断面図である。
の製造方法において、露光光の散乱を防止することがで
きることを説明するための概略断面図である。
【図１６】 一般的なＤＩＮＯＲ型フラッシュメモリの
構成を示すブロック図である。
構成を示すブロック図である。
【図１７】 従来の半導体記憶装置の構成を概略的に示
す断面図である。
す断面図である。
【図１８】 従来の半導体記憶装置の製造方法の第１工
程を示す概略断面図である。
程を示す概略断面図である。
【図１９】 従来の半導体記憶装置の製造方法の第２工
程を示す概略断面図である。
程を示す概略断面図である。
【図２０】 従来の半導体記憶装置の製造方法の第３工
程を示す概略断面図である。
程を示す概略断面図である。
【図２１】 従来の半導体記憶装置の製造方法の第４工
程を示す概略断面図である。
程を示す概略断面図である。
【図２２】 従来の半導体記憶装置の製造方法の第５工
程を示す概略断面図である。
程を示す概略断面図である。
【図２３】 基板にえぐれが生ずる場合を示す概略断面
図である。
図である。
【図２４】 基板にえぐれが生ずる場合を示す第１工程
図である。
図である。
【図２５】 基板にえぐれが生ずる場合を示す第２工程
図である。
図である。
【図２６】 レジストパターンが重なる領域を有する場
合に生ずる弊害を説明するための概略断面図である。
合に生ずる弊害を説明するための概略断面図である。
【図２７】 露光光の散乱が生じる様子を説明するため
の概略断面図である。
の概略断面図である。
【図２８】 露光光の散乱が生じた場合の弊害を説明す
るための概略断面図である。
るための概略断面図である。
１ シリコン基板、３，５ ゲート絶縁層、７ａ，１０
７ａ 第１の導電層、７ｂ フローティングゲート電極
層、９ａ，９ｂ，１０９ａ 層間絶縁層、１１ａ，１１
１ａ 第２の導電層、１１ｂ コントロールゲート電極
層、１１ｃ ゲート電極層、１３ａ，１３ｂ，１３ｃ
絶縁層、１５ 素子分離絶縁層、１０，１１０ 分離ゲ
ート、２０ メモリトランジスタ、３０ 選択トランジ
スタ、５０ 分離領域、６０ メモリセル領域、７０
選択トランジスタ領域。
７ａ 第１の導電層、７ｂ フローティングゲート電極
層、９ａ，９ｂ，１０９ａ 層間絶縁層、１１ａ，１１
１ａ 第２の導電層、１１ｂ コントロールゲート電極
層、１１ｃ ゲート電極層、１３ａ，１３ｂ，１３ｃ
絶縁層、１５ 素子分離絶縁層、１０，１１０ 分離ゲ
ート、２０ メモリトランジスタ、３０ 選択トランジ
スタ、５０ 分離領域、６０ メモリセル領域、７０
選択トランジスタ領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (4)
- 【請求項１】 半導体基板上のメモリセルアレイ内にお
いて、分離領域を挟んで互いに隣り合うメモリセル領域
と選択トランジスタ領域とを有し、前記メモリセル領域
はスタックゲート型のＭＯＳトランジスタを含み、前記
選択トランジスタはＭＯＳトランジスタを含む半導体記
憶装置の製造方法であって、 前記分離領域の前記メモリセル領域に隣接する領域と前
記メモリセル領域とを覆うように前記半導体基板の主表
面上に第１のゲート絶縁層と第１の導電層とを積層して
形成する工程と、 前記第１の導電層上に第１の絶縁層を形成する工程と、 前記選択トランジスタ領域内の前記半導体基板の主表面
上に第２のゲート絶縁層を形成する工程と、 第１の絶縁層および第２のゲート絶縁層上を覆うように
第２の導電層と第２の絶縁層とを積層して形成する工程
と、 前記第２の絶縁層と前記第２の導電層とを順次、選択的
にエッチングして、前記メモリセル領域、前記選択トラ
ンジスタ領域および前記分離領域の各々に、前記第２の
導電層と前記第２の絶縁層との積層構造を有するゲート
部を形成する工程とを備え、 前記メモリセル領域内のゲート部と前記選択トランジス
タ領域内のゲート部と前記分離領域内のゲート部とは互
いに所定の距離を隔てるように形成され、かつ前記分離
領域内のゲート部は前記第１の導電層および前記第１の
絶縁層上に乗り上げるように形成され、さらに、 前記分離領域の一部と前記選択トランジスタ領域とを覆
い、かつ端面が前記分離領域内のゲート部上に位置する
レジストパターンをマスクとして、前記分離領域内のゲ
ート部と前記メモリセル領域内のゲート部とから露出す
る前記第１の絶縁層と前記第１の導電層とをエッチング
除去する工程とを備えた、半導体記憶装置の製造方法。 - 【請求項２】 バーズビークを有する素子分離絶縁層
を、前記分離領域内の前記半導体基板の主表面に形成す
る工程をさらに備え、 前記第１の導電層は、前記素子分離絶縁層のバーズビー
ク上を覆うように形成され、 前記分離領域内のゲート部は前記素子分離絶縁層の前記
バーズビークの上部を覆うように形成される、請求項１
に記載の半導体記憶装置の製造方法。 - 【請求項３】 半導体基板上のメモリセルアレイ内にお
いて、分離領域を挟んで互いに隣り合うメモリセル領域
と選択トランジスタ領域とを有する半導体記憶装置であ
って、 主表面を有する半導体基板と、 前記メモリセル領域内の前記半導体基板の主表面上にゲ
ート絶縁層を介在して形成され、かつ互いに絶縁するよ
うに積層して形成されたフローティングゲート電極層と
コントロールゲート電極層とからなるスタックゲートを
有するスタックゲート型トランジスタと、 前記選択トランジスタ領域内の前記半導体基板の主表面
上にゲート絶縁層を介在して形成されたゲート電極層を
有する選択トランジスタと、 前記分離領域内の前記半導体基板の主表面上に互いに積
層して形成された第１の導電層と第１の絶縁層と、前記
第１の導電層の上方に乗り上げるように形成された第２
の導電層と、前記第２の導電層上に形成された第２の絶
縁層とを有する分離ゲートと、 前記分離ゲートは前記分離領域内に形成され、前記スタ
ックゲートおよび前記ゲート電極層と所定の距離を隔て
て形成されている、半導体記憶装置。 - 【請求項４】 前記分離領域内の前記半導体基板の主表
面に形成され、かつバーズビークを有する素子分離絶縁
層をさらに備え、 前記分離ゲートは、前記素子分離絶縁層のバーズビーク
上を覆うように形成されている、請求項３に記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6285071A JPH08148658A (ja) | 1994-11-18 | 1994-11-18 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6285071A JPH08148658A (ja) | 1994-11-18 | 1994-11-18 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148658A true JPH08148658A (ja) | 1996-06-07 |
Family
ID=17686778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6285071A Pending JPH08148658A (ja) | 1994-11-18 | 1994-11-18 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148658A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100354095B1 (ko) * | 1997-02-25 | 2002-11-18 | 미쓰비시덴키 가부시키가이샤 | 반도체장치및그제조방법 |
| US6790718B1 (en) | 1999-10-18 | 2004-09-14 | Nec Electronics Corporation | Method of manufacturing semiconductor memory device including one step of forming exposing the surface of the select transistors while not exposing the surface cell transistors |
| US7141475B2 (en) | 1997-03-28 | 2006-11-28 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| WO2007069305A1 (ja) * | 2005-12-14 | 2007-06-21 | Fujitsu Limited | 半導体装置とその製造方法 |
| JP2007234861A (ja) * | 2006-03-01 | 2007-09-13 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1994
- 1994-11-18 JP JP6285071A patent/JPH08148658A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100354095B1 (ko) * | 1997-02-25 | 2002-11-18 | 미쓰비시덴키 가부시키가이샤 | 반도체장치및그제조방법 |
| US7141475B2 (en) | 1997-03-28 | 2006-11-28 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7179711B2 (en) | 1997-03-28 | 2007-02-20 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7195976B2 (en) | 1997-03-28 | 2007-03-27 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7304345B2 (en) | 1997-03-28 | 2007-12-04 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7692234B2 (en) | 1997-03-28 | 2010-04-06 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US6790718B1 (en) | 1999-10-18 | 2004-09-14 | Nec Electronics Corporation | Method of manufacturing semiconductor memory device including one step of forming exposing the surface of the select transistors while not exposing the surface cell transistors |
| WO2007069305A1 (ja) * | 2005-12-14 | 2007-06-21 | Fujitsu Limited | 半導体装置とその製造方法 |
| US7859045B2 (en) | 2005-12-14 | 2010-12-28 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
| US7964288B2 (en) | 2005-12-14 | 2011-06-21 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
| JP2007234861A (ja) * | 2006-03-01 | 2007-09-13 | Renesas Technology Corp | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030909 |