JPH11297866A - 非揮発性半導体素子及びその製造方法 - Google Patents

非揮発性半導体素子及びその製造方法

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JPH11297866A
JPH11297866A JP10182895A JP18289598A JPH11297866A JP H11297866 A JPH11297866 A JP H11297866A JP 10182895 A JP10182895 A JP 10182895A JP 18289598 A JP18289598 A JP 18289598A JP H11297866 A JPH11297866 A JP H11297866A
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    • H10B99/00—Subject matter not provided for in other groups of this subclass

Abstract

(57)【要約】 【課題】 センストランジスタとセレクトトランジスタ
を有するメモリセルの単位セル面積を最小化させて、メ
モリセルの高集積化を実現できる非揮発性半導体素子及
びその製造方法を提供すること。 【解決手段】 任意膜１１８とスペーサ１２０の絶縁膜
を挟んでセンストランジスタＴ１１の上端エッジと側面
を含めた第２ゲート絶縁膜１２２上の所定部分に亙って
セレクトゲート１２４ａを形成して、センストランジス
タＴ１１とセレクトトランジスタＴ１２とが重なる構造
とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は非揮発性半導体素子
及びその製造方法に係るもので、詳しくはトランジスタ
の構造変更を通じて非揮発性メモリセルの高集積化を図
り得る非揮発性半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】非揮発性半導体素子は電気的にデータの
消去と貯蔵が可能であり、電源が供給されなくてもデー
タの保存が可能であるという特長を有するので、最近多
様な分野でその使用範囲が拡大している。
【０００３】このような非揮発性半導体素子はメモリセ
ルアレイの構造に従い大きくNAND型とNOR 型に区分さ
れ、これらは高集積化と高速性に大別されるそれぞれの
長所と短所を有していて、多様な所でその使用が増加し
つつある。
【０００４】この中で、本発明と直接的に関連するNOR
型非揮発性半導体素子は、一つのビットラインに多数の
メモリセルトランジスタが並列に接続され、ビットライ
ンに接続されるドレインとソースライン間に一つのセル
トランジスタだけが接続されるようになっていて、メモ
リセルの電流が増大し高速動作が可能であるという特徴
を有する反面、ビットラインにメモリセルが並列に接続
されているため、選択されたセルを読むとき共通ビット
ラインの隣接したセルが過剰に消去されて、メモリセル
トランジスタのVth が非選択セルの第２ゲート電極に印
加される電圧（例えば、０Ｖ）よりも低くなると、選択
セルのオン、オフに係わらず電流が流れて全てのセルが
オンセルに読まれるという誤動作が発生することが知ら
れている。
【０００５】そこで、最近、誤動作発生を構造的に解決
するため、非揮発性半導体素子のメモリセル製造時ドレ
インとソースライン間に一つのトランジスタを追加形成
して、二つのトランジスタで一つのメモリセルを構成す
るようにしている。
【０００６】図９乃至図１６は、従来のNOR 型非揮発性
半導体素子の製造方法を示す工程断面図であって、以
下、その製造方法を詳しく説明する。図９に示すよう
に、半導体基板10上の所定部分にフィールド酸化膜12を
形成して非活性領域と活性領域を区分する。図９及び図
１０に示すように、半導体基板10の活性領域上にゲート
絶縁膜14を形成し、このゲート絶縁膜14の表面の所定部
分が露出されるようにゲート絶縁膜14上に感光膜パター
ン16を形成した後、表面が露出したゲート絶縁膜14を介
して不純物をイオン注入して基板10内に第１接合領域18
a を形成する。
【０００７】図１１に示すように、感光膜パターン16を
除去し、第１接合領域18a 上の基板10表面の所定部分が
露出されるようにゲート絶縁膜14を選択食刻した後、該
食刻部分にゲート絶縁膜14よりも薄い厚さのトンネル絶
縁膜20を形成する。その結果、中央部に形成されたトン
ネル絶縁膜20がその周りに形成されたゲート絶縁膜14に
より囲まれる構造のパターンが形成される。
【０００８】図１２に示すように、フィールド酸化膜12
とトンネル絶縁膜20を含めたゲート絶縁膜14上にポリシ
リコン材質の第１導電性膜22を形成する。図１３に示す
ように、第１導電性膜22全面に層間絶縁膜24を形成し、
セルとセル間のフローティングゲート分離のためフィー
ルド酸化膜12表面の所定部分が露出されるように図示し
ない縦方向（図面上で紙面を突き抜ける方向）の所定部
分の層間絶縁膜24と第１導電性膜22を選択食刻する。参
照符号A には、理解を助けるため層間絶縁膜24と第１導
電性膜22の所定部分が食刻処理された状態で、図１３の
一点鎖線で囲んだ部分の平面図を示す。
【０００９】図１４に示すように、フィールド酸化膜12
の表面露出部を含めた層間絶縁膜24上にポリシリコン材
質の第２導電性膜26を形成する。図１５に示すように、
酸化膜を食刻マスクとしてゲート絶縁膜14の表面所定部
分が露出されるように第２導電性膜26、層間絶縁膜24、
及び第１導電性膜22を選択食刻する。その結果、トンネ
ル絶縁膜20と第１接合領域18a の形成された部分の基板
10上には層間絶縁膜24を介して第１導電性膜材質のフロ
ーティングゲート22a と第２導電性膜材質のコントロー
ルゲート26a が積層される構造のセンストランジスタＴ
１が形成され、その一側の半導体基板10上には層間絶縁
膜24を介して第１導電性膜材質のフローティングゲート
22b と第２導電性膜材質のコントロールゲート26b が積
層される構造のセレクトトランジスタＴ２が形成され
る。
【００１０】図１６に示すように、ゲート絶縁膜14の表
面露出部を介して不純物をイオン注入して、第１接合領
域18a と隣接する部分の基板10内部にはセレクトトラン
ジスタＴ２と一部がオーバーラップするように第２接合
領域18b を形成し、センストランジスタＴ１の一側の基
板10内部にはソース領域28を形成し、セレクトトランジ
スタＴ２の一側の基板10内部にはドレイン領域30を形成
する。以上で全工程が終了する。
【００１１】その結果、フィールド酸化膜12の形成され
た半導体基板10上の活性領域には基板10表面の所定部分
が露出されるようにゲート絶縁膜14が形成され、該ゲー
ト絶縁膜14間の表面の露出した基板10上には前記ゲート
絶縁膜14よりも薄い厚さのトンネル絶縁膜20が形成さ
れ、このトンネル絶縁膜20とその周りのゲート絶縁膜14
上の所定部分には層間絶縁膜24を介してフローティング
ゲート22a とコントロールゲート26a が積層される構造
のセンストランジスタＴ１が形成され、このセンストラ
ンジスタＴ１の一側の前記ゲート絶縁膜14上の所定部分
にはセンストランジスタＴ１と同様な積層構造のセレク
トトランジスタＴ２が形成され、トンネル絶縁膜20下方
の基板10内部には第１接合領域18a が形成され、該第１
接合領域18a の一側にはセレクトトランジスタＴ２と一
部がオーバーラップされるように第２接合領域18b が形
成され、フィールド酸化膜12とセンストランジスタＴ１
間の領域の基板10内部にはソース領域28が形成され、フ
ィールド酸化膜12とセレクトトランジスタＴ２間の領域
の基板10内部にはビットラインと接続されるドレイン領
域30が形成された構造の非揮発性半導体素子が完成す
る。
【００１２】従って、この構造の非揮発性半導体素子は
データの貯蔵、消去、及び判読作業と関連した一連の動
作が次のような方法により行われる。この場合、データ
の貯蔵と関連する除去(erase) 及びデータの消去と関連
するプログラム（又はライト）はFNトンネル(fowler-no
rdheim tunnel) 方式により行われる。以下、詳しく説
明する。
【００１３】まず、除去の場合に対して説明する。セン
ストランジスタＴ１のコントロールゲート26a に高電圧
（例えば16V ）を印加し、ドレイン領域30と接続された
ビットラインを接地した状態でトランジスタを選択的に
オンさせる役割を担当するセレクトトランジスタＴ２の
コントロールゲート26b に高電圧（例えば16V)を印加し
てセンストランジスタＴ１のコントロールゲート26a と
ビットライン間に強い電界を供給すると、トンネル絶縁
膜20の障壁が薄くなり、ソース領域28とドレイン領域30
間に形成されたチャンネルを通じてビットラインから電
子がトンネル絶縁膜20を通じてFNトンネル方式によりセ
ンストランジスタＴ１のフローティングゲート22a 内に
注入される。その結果、除去が行われてプログラムされ
たセルにデータが記録される。このようにフローティン
グゲート22a に電子が充填されると、この電子によりメ
モリセルのしきい値電圧（以下Vth と称する) が上が
り、ワードラインと接続されたコントロールゲート26a
に電源電圧を供給してセルを読むと、高いしきい値電圧
によりチャンネルが形成されなくて電流が流れないの
で、一つの状態を記憶するようになる。
【００１４】次いで、新しい情報を貯蔵するためにプロ
グラムをしようとする場合に対して説明する。センスト
ランジスタＴ１のコントロールゲート26a を接地させド
レイン領域30と接続されるビットラインに高電圧（例え
ば16V ）を印加した状態で、トランジスタを選択的にオ
ンさせる役割を担当するセレクトトランジスタＴ２のコ
ントロールゲート26b に高電圧（例えば16V ）を印加し
てセンストランジスタＴ１のフローティングゲート22a
と基板10間のトンネル絶縁膜20の両端に強い電界を供給
すると、トンネル絶縁膜20の障壁が薄くなってFNトンネ
ル方式によりフローティングゲート22a 内に貯蔵された
電荷が薄くなった絶縁膜障壁を透過して、一度に第１，
第２接合領域18a,18b を経て基板10内部のドレイン領域
30側に抜け出る。その結果、データのプログラムが行わ
れる。このようになると、フローティングゲート22a 内
に電荷がなくてセルのVth が低くなるから、ワードライ
ンと接続されたコントロールゲート26a に電源電圧を印
加してセルを読むと、低いVth によりチャンネルが形成
されて電流が流れることにより、初期とは異なる状態を
記憶させることができる。即ち、データの判読が選択セ
ルのビットラインとコントロールゲートに適正電圧を印
加してメモリセルトランジスタの電流の有無を判読する
方式からなることを確認できる。
【００１５】
【発明が解決しようとする課題】しかるに、上記のよう
な従来の構造および製造方法では、一つのメモリセルに
二つのトランジスタが所定間隔に並んで形成されて非揮
発性素子が構成されるため、既存素子に比べて単位セル
の面積が大きくなる問題点があった。したがって、スマ
ートカードICに内蔵されて量産される製品のチップサイ
ズ縮小に限界があって、半導体素子の高集積化を図り得
ないという問題がある。このような問題は、通常NOR 型
の非揮発性半導体素子はメモリセルの電流が大きく高速
動作ができるという特長を有するが、ビットラインコン
タクトとソースラインが占める面積の増大によりメモリ
素子の高集積化が難しいという短所を有することを勘案
すると、一層大きな問題になる。したがって、これに対
する改善策が至急に要求されている。
【００１６】本発明の目的は、センストランジスタとセ
レクトトランジスタとを有するメモリセルの構造変形を
通じて非揮発性素子の単位セル面積を最小化させて、メ
モリセルの高集積化を実現できる非揮発性半導体素子を
提供することにある。本発明の他の目的は、前記非揮発
性半導体素子を効果的に製造できる非揮発性半導体素子
の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】本発明の非揮発性半導体
素子は、半導体基板上の所定部分に形成されたトンネル
絶縁膜と、このトンネル絶縁膜と接するようにその周り
の前記基板上の所定部分に形成された第１ゲート絶縁膜
と、前記トンネル絶縁膜と第１ゲート絶縁膜上に形成さ
れ、層間絶縁膜を介してフローティングゲートとコント
ロールゲートが積層される構造のセンストランジスタ
と、前記コントロールゲート上に形成された任意膜と、
この任意膜を含めたセンストランジスタの側壁に形成さ
れたスペーサと、このスペーサの周りの基板上に形成さ
れた第２ゲート絶縁膜と、前記任意膜上の一側エッジ部
とスペーサを含めた前記第２ゲート絶縁膜上の所定部分
に亙って形成されたセレクトゲートと、このセレクトゲ
ートと所定部分がオーバーラップされるように前記トン
ネル絶縁膜下方の基板内部に形成された接合領域と、前
記センストランジスタとセレクトトランジスタとして作
用する前記セレクトゲート両端の基板内部に形成された
ソース領域及びドレイン領域とからなることを特徴とす
る。
【００１８】本発明の非揮発性半導体素子の製造方法
は、フィールド酸化膜が形成された半導体基板の活性領
域上に第１ゲート絶縁膜を形成する工程と、前記第１ゲ
ート絶縁膜所定部分下部の前記基板内に接合領域を形成
する工程と、前記接合領域が形成された部分の前記基板
表面が露出されるように第１ゲート絶縁膜を選択食刻
し、その表面露出部にトンネル絶縁膜を形成する工程
と、前記トンネル絶縁膜を含めた前記第１ゲート絶縁膜
上に第１導電性膜と層間絶縁膜を順次形成する工程と、
前記フィールド酸化膜の所定部分の表面が露出されるよ
うに前記層間絶縁膜と第１導電性膜の所定部分を選択食
刻する工程と、前記フィールド酸化膜の表面露出部を含
めた前記層間絶縁膜上に第２導電性膜を形成する工程
と、前記第２導電性膜上の所定部分に任意膜を形成する
工程と、前記任意膜をマスクとして前記第２導電性膜、
層間絶縁膜、第１導電性膜、及び第１ゲート絶縁膜を順
次食刻して層間絶縁膜を介してその上下部にコントロー
ルゲートとフローティングゲートが積層される構造のセ
ンストランジスタを形成する工程と、前記任意膜を含め
た前記センストランジスタの両側壁にスペーサを形成す
る工程と、前記スペーサの周りの前記基板上に第２ゲー
ト絶縁膜を形成する工程と、前記任意膜上の一側エッジ
部とスペーサを含めた第２ゲート絶縁膜上の所定部分に
亙って第３導電性膜材質のセレクトゲートを形成する工
程と、前記センストランジスタとセレクトトランジスタ
として作用する前記セレクトゲート両端の基板内部にソ
ース領域とドレイン領域を形成する工程とからなること
を特徴とする。
【００１９】上記のような本発明によれば、絶縁膜（任
意膜とスペーサ）を媒介体としてセンストランジスタの
上端と側面に直接セレクトトランジスタが重なって形成
される構造となるので、非揮発性半導体素子の単位セル
面積を最小化できる。また、そのようにして単位セル面
積を最小化できる非揮発性半導体素子を効果的に製造で
きる。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。本発明はセンストランジスタとセレクトトランジ
スタを有する非揮発性メモリセルの構造変更を通じて非
揮発性半導体素子の単位セル面積を最小化できるように
した技術であって、図１乃至図８に示した工程断面図を
参照して詳しく説明する。
【００２１】図１に示すように、半導体基板100 上の所
定部分にフィールド酸化膜102 を形成して非活性領域と
活性領域を区分する。図１および図２に示すように、基
板100 の活性領域上に250 〜350 Å厚さの第１ゲート絶
縁膜104 を酸化膜で形成し、該ゲート絶縁膜104 の表面
の所定部分が露出されるようにゲート絶縁膜104 上に感
光膜パターン106 を形成した後、表面が露出したゲート
絶縁膜104 を介して不純物をイオン注入して基板100 内
の所定部分に接合領域108 を形成する。
【００２２】図３に示すように、感光膜パターン106 を
除去し、新たに図示しない感光膜パターンを形成した
後、これをマスクとして、接合領域108 上の基板100 表
面所定部分が露出されるように第１ゲート絶縁膜104 を
湿式食刻し、図示しない感光膜パターンを除去する。次
いで、第１ゲート絶縁膜104 が食刻された部分の基板10
0 表面に70〜100 Å厚さのトンネル絶縁膜110 を酸化膜
で形成する。その結果、中央部に形成されたトンネル絶
縁膜110 がその周りに形成された第１ゲート絶縁膜104
により包囲される構造のパターンが形成される。
【００２３】図４に示すように、フィールド酸化膜102
とトンネル絶縁膜110 を含めた第１ゲート絶縁膜104 上
にポリシリコン材質の第１導電性膜112 と層間絶縁膜11
4 を順次形成した後、セルとセル間のフローティングゲ
ート分離のためフィールド酸化膜102 表面の所定部分が
露出されるように図示しない縦方向（図面上で紙面を突
き抜ける方向）の所定部分の層間絶縁膜114 と第１導電
性膜112 を選択食刻する。参照符号A には理解を助ける
ため層間絶縁膜114 と第１導電性膜112 の所定部分が食
刻処理された状態で、図４の一点鎖線で囲んだ部分の平
面図を示す。このとき、層間絶縁膜114 としては酸化膜
の単層構造あるいは酸化膜／窒化膜／酸化膜の多層構造
のいずれをも適用可能である。
【００２４】図５に示すように、フィールド酸化膜102
の表面露出部を含めた層間絶縁膜114 上にポリシリコン
材質の第２導電性膜116 と酸化膜材質の任意膜118 を順
次形成し、その上にセンストランジスタ形成部を限定す
る感光膜パターン130 を形成した後、これをマスクとし
て任意膜118 を食刻する。次いで、前記感光膜パターン
130 と任意膜118 を食刻マスクとして第２導電性膜116
、層間絶縁膜114 、第１導電性膜112 及び第１ゲート
絶縁膜104 を順次食刻する。その結果、トンネル絶縁膜
110 と第１ゲート絶縁膜104 上には層間絶縁膜114 を介
して第１導電性膜材質のフローティングゲート112aと第
２導電性膜材質のコントロールゲート116aが積層される
構造のセンストランジスタＴ１１が形成され、その左右
の基板100表面は露出される。このように酸化膜材質の
任意膜118 をマスクとしてセンストランジスタＴ１１を
形成することは食刻工程の正確性を図るためである。こ
の場合、前記第２導電性膜116 としてはポリシリコンの
単層構造以外にポリシリコン／Ｗ−シリサイドの多層構
造を適用可能である。
【００２５】図６に示すように、感光膜パターン130 を
除去し、任意膜118 とセンストランジスタＴ１１を含め
た基板100 上の全面に酸化膜或いは窒化膜材質の絶縁膜
を形成した後、この絶縁膜をエッチバックする。その結
果、任意膜118 とセンストランジスタＴ１１の側壁に絶
縁膜材質のスペーサ120 が形成される。
【００２６】図７に示すように、スペーサ120 の周りの
基板100 表面露出部に酸化工程によって第２ゲート絶縁
膜122 を形成する。その後、基板100 上の全面にポリシ
リコン材質の第３導電性膜124 を形成した後、この第３
導電性膜124 上にセレクトトランジスタ形成部を限定す
る感光膜パターン（図示せず）を形成し、これをマスク
として第３導電性膜124 を食刻する。その結果、任意膜
118 上の一側エッジ部とスペーサ120 を含めた第２ゲー
ト絶縁膜122 上の所定部分に亙って第３導電性膜材質の
セレクトゲート124aが形成される。この場合も前記第３
導電性膜としてはポリシリコンの単層構造以外にポリシ
リコン／Ｗ−シリサイドの多層構造を適用可能である。
【００２７】図８に示すように、第２ゲート絶縁膜112
の露出部部分を介して不純物をイオン注入して、センス
トランジスタＴ１１とセレクトトランジスタＴ１２とし
て作用するセレクトゲート124a両端の基板100 内部にソ
ース領域126 とドレイン領域128 を形成し、全工程を完
了する。
【００２８】その結果、フィールド酸化膜120 が形成さ
れた半導体基板100 の活性領域の所定部分にはトンネル
絶縁膜110 が形成され、その周りの活性領域所定部分に
はトンネル絶縁膜110 と接するように第１ゲート絶縁膜
104 が形成され、トンネル絶縁膜110 と第１ゲート絶縁
膜104 上には層間絶縁膜114 を介して第１導電性膜材質
のフローティングゲート112aと第２導電性膜材質のコン
トロールゲート116aが順次積層される構造のセンストラ
ンジスタＴ１１が形成され、コントロールゲート116a上
には任意膜118 が形成され、任意膜118 とセンストラン
ジスタＴ１１の側壁には絶縁膜材質のスペーサ120 が形
成され、スペーサ120 近くの活性領域には第２ゲート絶
縁膜122 が形成され、任意膜118 上端の一側エッジ部と
スペーサ120 を含めた第２ゲート絶縁膜122 上の所定部
分に亙って第３導電性膜材質のセレクトゲート124aが形
成され、トンネル絶縁膜110 下部の基板100 内部にはセ
レクトゲート124aと所定部分がオーバーラップされるよ
うに接合領域108 が形成され、センストランジスタＴ１
１とセレクトトランジスタＴ１２として作用するセレク
トゲート124a両端の基板100 内部にはソース領域126 と
ドレイン領域128 が形成される構造の非揮発性半導体素
子が完成する。
【００２９】この構造の非揮発性メモリセルの場合は、
センストランジスタＴ１１とセレクトトランジスタＴ１
２が重なった形態を有するので、従来よりも単位セル面
積を減らすことができる。
【００３０】
【発明の効果】以上説明したように本発明によれば、任
意膜とスペーサを媒介体としてセンストランジスタの上
端エッジ側と側面を含めた第２ゲート絶縁膜上の所定部
分に亙ってセレクトトランジスタが形成されて、センス
トランジスタとセレクトトランジスタが重なった構造と
なるので、センストランジスタとセレクトトランジスタ
が所定間隔だけ離隔して形成された従来の場合と比べ
て、基板上でこれらトランジスタが占める面積を減らす
ことができ、従って、単位セル面積を最小化することが
できて非揮発性半導体素子の高集積化を図ることが可能
となる。また、そのようにして高集積化が可能な非揮発
性半導体素子を効果的に製造できる。
【図面の簡単な説明】
【図１】本発明による非揮発性半導体素子の製造方法の
実施の形態を示す工程断面図。
【図２】本発明による非揮発性半導体素子の製造方法の
実施の形態を示す工程断面図。
【図３】本発明による非揮発性半導体素子の製造方法の
実施の形態を示す工程断面図。
【図４】本発明による非揮発性半導体素子の製造方法の
実施の形態を示す工程断面図。
【図５】本発明による非揮発性半導体素子の製造方法の
実施の形態を示す工程断面図。
【図６】本発明による非揮発性半導体素子の製造方法の
実施の形態を示す工程断面図。
【図７】本発明による非揮発性半導体素子の製造方法の
実施の形態を示す工程断面図。
【図８】本発明による非揮発性半導体素子の製造方法の
実施の形態を示す工程断面図。
【図９】従来の非揮発性半導体素子の製造方法を示す工
程断面図。
【図１０】従来の非揮発性半導体素子の製造方法を示す
工程断面図。
【図１１】従来の非揮発性半導体素子の製造方法を示す
工程断面図。
【図１２】従来の非揮発性半導体素子の製造方法を示す
工程断面図。
【図１３】従来の非揮発性半導体素子の製造方法を示す
工程断面図。
【図１４】従来の非揮発性半導体素子の製造方法を示す
工程断面図。
【図１５】従来の非揮発性半導体素子の製造方法を示す
工程断面図。
【図１６】従来の非揮発性半導体素子の製造方法を示す
工程断面図。
【符号の説明】
１００ 半導体基板 １０２ フィールド酸化膜 １０４ 第１ゲート絶縁膜 １０８ 接合領域 １１０ トンネル絶縁膜 １１２ａ フローティングゲート １１４ 層間絶縁膜 １１６ａ コントロールゲート １１８ 任意膜 １２０ スペーサ １２２ 第２ゲート絶縁膜 １２４ａ セレクトゲート １２６ ソース領域 １２８ ドレイン領域 Ｔ１１ センストランジスタ Ｔ１２ セレクトトランジスタ

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上の所定部分に形成されたト
    ンネル絶縁膜と、 このトンネル絶縁膜と接するようにその周りの前記基板
    上の所定部分に形成された第１ゲート絶縁膜と、 前記トンネル絶縁膜と第１ゲート絶縁膜上に形成され、
    層間絶縁膜を介してフローティングゲートとコントロー
    ルゲートが積層される構造のセンストランジスタと、 前記コントロールゲート上に形成された任意膜と、 この任意膜を含めたセンストランジスタの側壁に形成さ
    れたスペーサと、 このスペーサの周りの基板上に形成された第２ゲート絶
    縁膜と、 前記任意膜上の一側エッジ部とスペーサを含めた前記第
    ２ゲート絶縁膜上の所定部分に亙って形成されたセレク
    トゲートと、 このセレクトゲートと所定部分がオーバーラップされる
    ように前記トンネル絶縁膜下方の基板内部に形成された
    接合領域と、 前記センストランジスタとセレクトトランジスタとして
    作用する前記セレクトゲート両端の基板内部に形成され
    たソース領域及びドレイン領域とからなることを特徴と
    する非揮発性半導体素子。
  2. 【請求項２】 前記コントロールゲートは、ポリシリコ
    ンの単層構造或いはポリシリコン／Ｗ−シリサイドの多
    層構造を有することを特徴とする請求項１に記載の非揮
    発性半導体素子。
  3. 【請求項３】 前記セレクトゲートは、ポリシリコンの
    単層構造或いはポリシリコン／Ｗ−シリサイドの多層構
    造を有することを特徴とする請求項１に記載の非揮発性
    半導体素子。
  4. 【請求項４】 前記任意膜は、酸化膜であることを特徴
    とする請求項１に記載の非揮発性半導体素子。
  5. 【請求項５】 前記スペーサは、酸化膜又は窒化膜から
    なることを特徴とする請求項１に記載の非揮発性半導体
    素子。
  6. 【請求項６】 前記層間絶縁膜は、酸化膜の単層構造或
    いは酸化膜／窒化膜／酸化膜の多層構造を有することを
    特徴とする請求項１に記載の非揮発性半導体素子。
  7. 【請求項７】 フィールド酸化膜が形成された半導体基
    板の活性領域上に第１ゲート絶縁膜を形成する工程と、 前記第１ゲート絶縁膜所定部分下部の前記基板内に接合
    領域を形成する工程と、 前記接合領域が形成された部分の前記基板表面が露出さ
    れるように第１ゲート絶縁膜を選択食刻し、その表面露
    出部にトンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜を含めた前記第１ゲート絶縁膜上に
    第１導電性膜と層間絶縁膜を順次形成する工程と、 前記フィールド酸化膜の所定部分の表面が露出されるよ
    うに前記層間絶縁膜と第１導電性膜の所定部分を選択食
    刻する工程と、 前記フィールド酸化膜の表面露出部を含めた前記層間絶
    縁膜上に第２導電性膜を形成する工程と、 前記第２導電性膜上の所定部分に任意膜を形成する工程
    と、 前記任意膜をマスクとして前記第２導電性膜、層間絶縁
    膜、第１導電性膜、及び第１ゲート絶縁膜を順次食刻し
    て層間絶縁膜を介してその上下部にコントロールゲート
    とフローティングゲートが積層される構造のセンストラ
    ンジスタを形成する工程と、 前記任意膜を含めた前記センストランジスタの両側壁に
    スペーサを形成する工程と、 前記スペーサの周りの前記基板上に第２ゲート絶縁膜を
    形成する工程と、 前記任意膜上の一側エッジ部とスペーサを含めた第２ゲ
    ート絶縁膜上の所定部分に亙って第３導電性膜材質のセ
    レクトゲートを形成する工程と、 前記センストランジスタとセレクトトランジスタとして
    作用する前記セレクトゲート両端の基板内部にソース領
    域とドレイン領域を形成する工程とからなることを特徴
    とする非揮発性半導体素子の製造方法。
  8. 【請求項８】 前記第１ゲート絶縁膜は、250 〜350 Å
    厚さの酸化膜で形成することを特徴とする請求項７に記
    載の非揮発性半導体素子の製造方法。
  9. 【請求項９】 前記トンネル絶縁膜は、70〜100 Å厚さ
    の酸化膜で形成することを特徴とする請求項７に記載の
    非揮発性半導体素子の製造方法。
  10. 【請求項１０】 前記層間絶縁膜は、酸化膜の単層構造
    或いは酸化膜／窒化膜／酸化膜の多層構造で形成するこ
    とを特徴とする請求項７に記載の非揮発性半導体素子の
    製造方法。
  11. 【請求項１１】 前記第２及び第３導電性膜は、ポリシ
    リコンの単層構造或いはポリシリコン／Ｗ−シリサイド
    の多層構造で形成することを特徴とする請求項７に記載
    の非揮発性半導体素子の製造方法。
  12. 【請求項１２】 前記任意膜は、酸化膜で形成すること
    を特徴とする請求項７に記載の非揮発性半導体素子の製
    造方法。
  13. 【請求項１３】 前記任意膜を含めた前記センストラン
    ジスタの両側壁にスペーサを形成する工程は、前記任意
    膜とセンストランジスタを含めた前記基板全面に所定厚
    さの絶縁膜を形成する工程と、前記絶縁膜をエッチバッ
    クする工程とからなることを特徴とする請求項７に記載
    の非揮発性半導体素子の製造方法。
  14. 【請求項１４】 前記絶縁膜は、酸化膜或いは窒化膜で
    形成することを特徴とする請求項１３に記載の非揮発性
    半導体素子の製造方法。
  15. 【請求項１５】 前記第２ゲート絶縁膜は、酸化工程に
    より形成することを特徴とする請求項７に記載の非揮発
    性半導体素子の製造方法。
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