JP2007173834A - 単一ゲート構造を有するeeprom、該eepromの動作方法及び該eepromの製造方法 - Google Patents
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Abstract
【解決手段】互いに分離された第1活性領域、第2活性領域及び第3活性領域を有する半導体基板を備え、活性領域の上部を横切る共通の浮遊ゲートが提供され、浮遊ゲートの両側の第3活性領域にソース/ドレイン領域が形成され、第1活性領域に第1配線が接続し、第2活性領域に第2配線が接続し、ソース/ドレイン領域のうち一つに第3配線が接続するEEPROMである。
【選択図】図3
Description
3 読み取りウェル
4 深いウェル
5 消去ウェル
11 制御活性領域
11a 制御不純物領域
11w 制御ウェルコンタクト領域
13 読み取り活性領域
13d ドレイン領域
13w 読み取りウェルコンタクト領域
13s ソース領域
15 消去活性領域
15a 消去不純物領域
15w 消去ウェルコンタクト領域
30 浮遊ゲート
31 制御ゲート部
33 読み取りゲート部
35 消去ゲート部
51 第1配線
53d 第3配線
53s 第4配線
55 第2配線
Claims (59)
- 互いに分離された第1活性領域、第2活性領域及び第3活性領域を備える半導体基板と、
前記活性領域の上部を横切る共通の浮遊ゲートと、
前記浮遊ゲートの両側の前記第3活性領域に形成されたソース/ドレイン領域と、
前記第1活性領域に接続する第1配線と、
前記第2活性領域に接続する第2配線と、
前記ソース/ドレイン領域のうち一つに接続する第3配線と、を備えることを特徴とするEEPROM。 - 前記第1活性領域の半導体基板内に配置された第1ウェルと、
前記浮遊ゲートの両側の第1活性領域に形成された第1不純物領域と、をさらに備えることを特徴とする請求項1に記載のEEPROM。 - 前記第1配線は、前記第1ウェル及び前記第1不純物領域に共通的に接続することを特徴とする請求項2に記載のEEPROM。
- 前記第2活性領域の半導体基板内に配置された第2ウェルと、
前記浮遊ゲートの両側の第2活性領域に形成された第2不純物領域と、をさらに備えることを特徴とする請求項1に記載のEEPROM。 - 前記第2配線は、前記第2ウェル及び前記第2不純物領域に共通的に接続することを特徴とする請求項4に記載のEEPROM。
- 前記第1活性領域の半導体基板内に配置された第1ウェルと、
前記第2活性領域の半導体基板内に配置され、前記第1ウェルと同じ導電型を有する第2ウェルと、をさらに備えることを特徴とする請求項1に記載のEEPROM。 - 前記半導体基板は、P型基板であり、前記第1ウェル及び前記第2ウェルは、N−ウェルであることを特徴とする請求項6に記載のEEPROM。
- 前記第3活性領域の半導体基板内に配置され、前記ソース/ドレイン領域を取り囲む第3ウェルをさらに備えることを特徴とする請求項1に記載のEEPROM。
- 前記ソース/ドレイン領域のうち残りの一つ及び前記第3ウェルに共通的に接続する第4配線をさらに備えることを特徴とする請求項8に記載のEEPROM。
- 前記半導体基板は、P型基板であり、前記第3ウェルは、P−ウェルであることを特徴とする請求項8に記載のEEPROM。
- 前記第3ウェルを取り囲む深いN−ウェルをさらに備えることを特徴とする請求項10に記載のEEPROM。
- 前記浮遊ゲートと前記第1活性領域とが重畳する面積は、前記浮遊ゲートと前記第2活性領域とが重畳する面積及び前記浮遊ゲートと前記第3活性領域とが重畳する面積より大きいことを特徴とする請求項1に記載のEEPROM。
- 第1導電型を有する半導体基板と、
前記基板に互いに分離されて備えられた読み取り活性領域、制御活性領域及び消去活性領域と、
前記制御活性領域の基板内に配置された第2導電型を有する制御ウェルと、
前記消去活性領域の基板内に配置された第2導電型を有する消去ウェルと、
前記活性領域の上部を横切る共通の浮遊ゲートと、
前記浮遊ゲートの両側の前記読み取り活性領域に形成され、第2導電型を有するソース/ドレイン領域と、
前記浮遊ゲートの両側の前記制御活性領域に形成され、第1導電型を有する制御不純物領域と、
前記浮遊ゲートの両側の前記消去活性領域に形成され、第1導電型を有する消去不純物領域と、
前記制御ウェル及び前記制御不純物領域に共通的に接続するワードラインと、
前記消去ウェル及び前記消去不純物領域に共通的に接続する消去ラインと、を備えることを特徴とするEEPROM。 - 前記浮遊ゲートは、線形であることを特徴とする請求項13に記載のEEPROM。
- 前記ソース/ドレイン領域のうち一つに接続するビットラインをさらに備えることを特徴とする請求項13に記載のEEPROM。
- 前記読み取り活性領域の半導体基板内に配置されて前記ソース/ドレイン領域を取り囲み、第1導電型を有する読み取りウェルをさらに備え、
前記読み取りウェルの下部に配置されて前記読み取りウェルを取り囲み、第2導電型を有する深いウェルをさらに備えることを特徴とする請求項13に記載のEEPROM。 - 前記ソース/ドレイン領域のうち一つ及び前記読み取りウェルに共通的に接続するソースラインをさらに備えることを特徴とする請求項16に記載のEEPROM。
- 前記第1導電型は、P型であり、前記第2導電型は、N型であることを特徴とする請求項13に記載のEEPROM。
- ビットラインに連結されたドレイン領域、ソースラインに連結されたソース領域及び浮遊ゲートを備える読み取りトランジスタと、
一つの電極が前記浮遊ゲートを共有し、他の電極がワードラインに連結された制御MOSキャパシタと、
一つの電極が前記浮遊ゲートを共有し、他の電極が消去ラインに連結された消去MOSキャパシタと、を備えることを特徴とするEEPROM。 - 前記制御MOSキャパシタの他の電極は、半導体基板に備えられた制御活性領域であり、前記制御活性領域は、前記浮遊ゲートの両側の制御不純物領域及び前記浮遊ゲートの下部の制御ウェルを備え、
前記ワードラインは、前記制御ウェル及び前記制御不純物領域に共通的に接続することを特徴とする請求項19に記載のEEPROM。 - 前記消去MOSキャパシタの他の電極は、半導体基板に備えられた消去活性領域であり、前記消去活性領域は、前記浮遊ゲートの両側の消去不純物領域及び前記浮遊ゲートの下部の消去ウェルを備え、
前記消去ラインは、前記消去ウェル及び前記消去不純物領域に共通的に接続することを特徴とする請求項19に記載のEEPROM。 - 互いに分離された第1活性領域、第2活性領域及び第3活性領域を備える半導体基板と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記浮遊ゲートの両側の前記第3活性領域に形成されたソース/ドレイン領域と、を備えるEEPROMを提供し、
前記第1活性領域にプログラミング電圧を印加し、前記第2活性領域に接地電圧を印加することを特徴とするEEPROMのデータ書き込み方法。 - 前記プログラミング電圧は、前記第2活性領域の電子が前記浮遊ゲートにF−Nトンネリングできる程度の範囲を有することを特徴とする請求項22に記載のEEPROMのデータ書き込み方法。
- 前記EEPROMは、前記第1活性領域の半導体基板内に配置された第1ウェル及び前記浮遊ゲートの両側の第1活性領域に形成された第1不純物領域をさらに備え、
前記プログラミング電圧は、前記第1ウェル及び前記第1不純物領域に印加されることを特徴とする請求項22に記載のEEPROMのデータ書き込み方法。 - 前記EEPROMは、前記第2活性領域の半導体基板内に配置された第2ウェル及び前記浮遊ゲートの両側の第2活性領域に形成された第2不純物領域をさらに備え、
前記接地電圧は、前記第2ウェル及び前記第2不純物領域に印加されることを特徴とする請求項22に記載のEEPROMのデータ書き込み方法。 - 前記ソース/ドレイン領域をフローティングさせることを特徴とする請求項22に記載のEEPROMのデータ書き込み方法。
- 前記ソース/ドレイン領域に接地電圧を印加することを特徴とする請求項22に記載のEEPROMのデータ書き込み方法。
- 前記EEPROMは、前記第3活性領域の半導体基板内に配置され、前記ソース/ドレイン領域を取り囲む第3ウェルをさらに備え、
前記第3ウェルに接地電圧を印加することを特徴とする請求項27に記載のEEPROMのデータ書き込み方法。 - 互いに分離された第1活性領域、第2活性領域及び第3活性領域を備える半導体基板と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記浮遊ゲートの両側の前記第3活性領域に形成されたソース/ドレイン領域と、を備えるEEPROMを提供し、
前記第1活性領域に接地電圧を印加し、前記第2活性領域に消去電圧を印加することを特徴とするEEPROMのデータ消去方法。 - 前記消去電圧は、前記浮遊ゲートの電子が前記第2活性領域にF−Nトンネリングできる程度の範囲を有することを特徴とする請求項29に記載のEEPROMのデータ消去方法。
- 前記EEPROMは、前記第1活性領域の半導体基板内に配置された第1ウェル及び前記浮遊ゲートの両側の第1活性領域に形成された第1不純物領域をさらに備え、
前記接地電圧は、前記第1ウェル及び前記第1不純物領域に印加されることを特徴とする請求項29に記載のEEPROMのデータ消去方法。 - 前記EEPROMは、前記第2活性領域の半導体基板内に配置された第2ウェル及び前記浮遊ゲートの両側の第2活性領域に形成された第2不純物領域をさらに備え、
前記消去電圧は、前記第2ウェル及び前記第2不純物領域に印加されることを特徴とする請求項29に記載のEEPROMのデータ消去方法。 - 前記ソース/ドレイン領域に接地電圧を印加することを特徴とする請求項29に記載のEEPROMのデータ消去方法。
- 前記EEPROMは、前記第3活性領域の半導体基板内に配置され、前記ソース/ドレイン領域を取り囲む第3ウェルをさらに備え、
前記第3ウェルに接地電圧を印加することを特徴とする請求項33に記載のEEPROMのデータ消去方法。 - 互いに分離された第1活性領域、第2活性領域及び第3活性領域を備える半導体基板と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記浮遊ゲートの両側の前記第3活性領域に形成されたソース/ドレイン領域と、を備えるEEPROMを提供し、
前記第1活性領域に読み取り電圧を印加し、前記ドレイン領域に電源電圧を印加し、前記ソース領域に接地電圧を印加することを特徴とするEEPROMのデータ読み取り方法。 - 前記EEPROMは、前記第1活性領域の半導体基板内に配置された第1ウェル及び前記浮遊ゲートの両側の第1活性領域に形成された第1不純物領域をさらに備え、
前記読み取り電圧は、前記第1ウェル及び前記第1不純物領域に印加されることを特徴とする請求項35に記載のEEPROMのデータ読み取り方法。 - 前記第2活性領域に接地電圧を印加することを特徴とする請求項35に記載のEEPROMのデータ読み取り方法。
- 前記EEPROMは、前記第2活性領域の半導体基板内に配置された第2ウェル及び前記浮遊ゲートの両側の第2活性領域に形成された第2不純物領域をさらに備え、
前記第2活性領域に印加される接地電圧は、前記第2ウェル及び前記第2不純物領域に印加されることを特徴とする請求項37に記載のEEPROMのデータ読み取り方法。 - 前記EEPROMは、前記第3活性領域の半導体基板内に配置され、前記ソース/ドレイン領域を取り囲む第3ウェルをさらに備え、
前記第3ウェルに接地電圧を印加することを特徴とする請求項35に記載のEEPROMのデータ読み取り方法。 - 互いに分離された第1活性領域、第2活性領域及び第3活性領域を備える半導体基板と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記浮遊ゲートの両側の前記第3活性領域に形成されたソース/ドレイン領域と、を備えるEEPROMを提供し、
前記第1活性領域にプログラミング電圧を印加し、前記第2活性領域に接地電圧を印加してデータを書き込み、
前記第1活性領域に読み取り電圧を印加し、前記ドレイン領域に電源電圧を印加し、前記ソース領域に接地電圧を印加して前記書き込まれたデータを読み取り、
前記第1活性領域に接地電圧を印加し、前記第2活性領域に消去電圧を印加して前記書き込まれたデータを消去することを特徴とするEEPROMの動作方法。 - 前記プログラミング電圧は、前記第2活性領域の電子が前記浮遊ゲートにF−Nトンネリングできる程度の範囲を有し、
前記消去電圧は、前記浮遊ゲートの電子が前記第2活性領域にF−Nトンネリングできる程度の範囲を有することを特徴とする請求項40に記載のEEPROMの動作方法。 - 前記EEPROMは、前記第1活性領域の半導体基板内に配置された第1ウェル及び前記浮遊ゲートの両側の第1活性領域に形成された第1不純物領域をさらに備え、
前記データの書き込みにおいて、前記プログラミング電圧は、前記第1ウェル及び前記第1不純物領域に印加され、
前記データの読み取りにおいて、前記読み取り電圧は、前記第1ウェル及び前記第1不純物領域に印加され、
前記データの消去において、前記第1活性領域に印加される接地電圧は、前記第1ウェル及び前記第1不純物領域に印加されることを特徴とする請求項40に記載のEEPROMの動作方法。 - 前記EEPROMは、前記第2活性領域の半導体基板内に配置された第2ウェル及び前記浮遊ゲートの両側の第2活性領域に形成された第2不純物領域をさらに備え、
前記データの書き込みにおいて、前記第2活性領域に印加される接地電圧は、前記第2ウェル及び前記第2不純物領域に印加され、
前記データの読み取りにおいて、前記第2ウェル及び前記第2不純物領域に接地電圧を印加し、
前記データの消去において、前記消去電圧は、前記第2ウェル及び前記第2不純物領域に印加されることを特徴とする請求項40に記載のEEPROMの動作方法。 - 前記データの書き込み及び前記データの消去において、前記ソース/ドレイン領域に接地電圧を印加することを特徴とする請求項40に記載のEEPROMの動作方法。
- 前記EEPROMは、前記第3活性領域の半導体基板内に配置され、前記ソース/ドレイン領域を取り囲む第3ウェルをさらに備え、
前記データの書き込み、前記データの読み取り及び前記データの消去において、前記第3ウェルに接地電圧を印加することを特徴とする請求項44に記載のEEPROMの動作方法。 - ビットラインに連結されたドレイン領域、ソースラインに連結されたソース領域及び浮遊ゲートを備える読み取りトランジスタと、一つの電極が前記浮遊ゲートを共有し、他の電極がワードラインに連結された制御MOSキャパシタと、一つの電極が前記浮遊ゲートを共有し、他の電極が消去ラインに連結された消去MOSキャパシタと、を備えるEEPROMを提供し、
ワードラインにプログラミング電圧を印加し、前記消去ラインに接地電圧を印加することを特徴とするEEPROMのデータ書き込み方法。 - 前記ビットライン及び前記ソースラインをフローティングさせることを特徴とする請求項46に記載のEEPROMのデータ書き込み方法。
- 前記ビットライン及び前記ソースラインに接地電圧を印加することを特徴とする請求項46に記載のEEPROMのデータ書き込み方法。
- 前記制御MOSキャパシタの他の電極は、半導体基板に備えられた制御活性領域であり、前記制御活性領域は、前記浮遊ゲートの両側の制御不純物領域及び前記浮遊ゲートの下部の制御ウェルを備え、
前記ワードラインは、前記制御ウェル及び前記制御不純物領域に共通的に接続することを特徴とする請求項46に記載のEEPROMのデータ書き込み方法。 - 前記消去MOSキャパシタの他の電極は、半導体基板に備えられた消去活性領域であり、前記消去活性領域は、前記浮遊ゲートの両側の消去不純物領域及び前記浮遊ゲートの下部の消去ウェルを備え、
前記消去ラインは、前記消去ウェル及び前記消去不純物領域に共通的に接続することを特徴とする請求項46に記載のEEPROMのデータ書き込み方法。 - ビットラインに連結されたドレイン領域、ソースラインに連結されたソース領域及び浮遊ゲートを備える読み取りトランジスタと、一つの電極が前記浮遊ゲートを共有し、他の電極がワードラインに連結された制御MOSキャパシタと、一つの電極が前記浮遊ゲートを共有し、他の電極が消去ラインに連結された消去MOSキャパシタと、を備えるEEPROMを提供し、
ワードラインに接地電圧を印加し、前記消去ラインに消去電圧を印加することを特徴とするEEPROMのデータ消去方法。 - 前記ビットライン及び前記ソースラインに接地電圧を印加することを特徴とする請求項51に記載のEEPROMのデータ消去方法。
- 前記制御MOSキャパシタの他の電極は、半導体基板に備えられた制御活性領域であり、前記制御活性領域は、前記浮遊ゲートの両側の制御不純物領域及び前記浮遊ゲートの下部の制御ウェルを備え、
前記ワードラインは、前記制御ウェル及び前記制御不純物領域に共通的に接続することを特徴とする請求項51に記載のEEPROMのデータ消去方法。 - 前記消去MOSキャパシタの他の電極は、半導体基板に備えられた消去活性領域であり、前記消去活性領域は、前記浮遊ゲートの両側の消去不純物領域及び前記浮遊ゲートの下部の消去ウェルを備え、
前記消去ラインは、前記消去ウェル及び前記消去不純物領域に共通的に接続することを特徴とする請求項51に記載のEEPROMのデータ消去方法。 - 半導体基板内に素子分離膜を形成して、互いに分離された第1活性領域、第2活性領域及び第3活性領域を限定し、
前記活性領域の上部を横切る共通の浮遊ゲートを形成し、
前記浮遊ゲートの両側の前記第3活性領域にソース/ドレイン領域を形成し、
前記第1活性領域に接続する第1配線を形成し、
前記第2活性領域に接続する第2配線を形成し、
前記ソース/ドレイン領域のうち一つに接続する第3配線を形成することを特徴とするEEPROMの製造方法。 - 前記浮遊ゲートを形成する前に、
前記第1活性領域の半導体基板内に第1ウェルを形成し、前記第2活性領域の半導体基板内に第2ウェルを形成し、
前記配線を形成する前に、前記浮遊ゲートの両側の第1活性領域に第1不純物領域を形成し、前記浮遊ゲートの両側の第2活性領域に第2不純物領域を形成することを特徴とする請求項55に記載のEEPROMの製造方法。 - 前記第2配線は、前記第2ウェル及び前記第2不純物領域に共通的に接続するように形成し、
前記第3配線は、前記第3ウェル及び前記第3不純物領域に共通的に接続するように形成することを特徴とする請求項56に記載のEEPROMの製造方法。 - 前記第2ウェル及び前記第3ウェルは、同じ導電型を有することを特徴とする請求項56に記載のEEPROMの製造方法。
- 前記浮遊ゲートを形成する前に、
前記第3活性領域の半導体基板内に第3ウェルを形成することを特徴とする請求項56に記載のEEPROMの製造方法。
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