JP2007173834A - 単一ゲート構造を有するeeprom、該eepromの動作方法及び該eepromの製造方法 - Google Patents

単一ゲート構造を有するeeprom、該eepromの動作方法及び該eepromの製造方法 Download PDF

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Abstract

【課題】単一ゲート構造を有するEEPROM、該EEPROMの動作方法及び該EEPROMの製造方法を提供する。
【解決手段】互いに分離された第1活性領域、第2活性領域及び第3活性領域を有する半導体基板を備え、活性領域の上部を横切る共通の浮遊ゲートが提供され、浮遊ゲートの両側の第3活性領域にソース/ドレイン領域が形成され、第1活性領域に第1配線が接続し、第2活性領域に第2配線が接続し、ソース/ドレイン領域のうち一つに第3配線が接続するEEPROMである。
【選択図】図3

Description

本発明は、半導体メモリ素子及び該半導体メモリ素子の動作方法に係り、特に単一ゲート構造を有するEEPROM、該EEPROMの動作方法及び該EEPROMの製造方法に関する。
データを保存する半導体メモリ素子は、揮発性メモリ素子と不揮発性メモリ素子とに大別されうる。前記揮発性メモリ素子は、電源供給が遮断される場合に保存されたデータをなくす一方、前記不揮発性メモリ素子は、電源供給が遮断されても保存されたデータを維持する。
前記不揮発性メモリ素子の一つであって、データを電気的に書き込み/消去できるEEPROM(Electrically Erasable Programmable Read−Only Memory)がある。前記EEPROMは、その単位セルとして積層ゲート構造のセルを採択することが一般的である。前記積層ゲート構造は、浮遊ゲートと、前記浮遊ゲート上に形成された制御ゲートとを備える。したがって、前記積層ゲート構造を具現するためには、浮遊ゲートの形成工程及び制御ゲートの形成工程が必要である。
一方、最近、論理素子、メモリ素子などが一つのチップに具現されるSoC(System on Chip)が先端デジタル時代の核心部品技術として注目されている。前記SoCは、あらゆる部品機能を一つのチップに集積させたものであって、それぞれの機能を行う複数個の半導体チップを別途に製造することに比べて低コストであり、小型化が可能であるという長所がある。
前記SoCが論理素子及びメモリ素子としてのEEPROMを備える場合、これを具現するためには、前記論理素子と前記EEPROMとを同じ工程を使用して製造せねばならない。しかし、前記論理素子の場合、単一ゲート構造のトランジスタを使用する一方、前記EEPROMの場合、前述したように積層ゲート構造のトランジスタを使用する。したがって、前記論理素子と前記EEPROMとを備えるSoCの製造工程は、非常に複雑になりうる。
これを解決するために、単一ゲート構造のEEPROMが研究されている。かかる単一ゲート構造のEEPROMを適用すれば、論理素子の製造に使われる一般的なCMOS工程を使用してSoCを具現できる。
図1A及び図1Bは、従来技術による単一ゲート構造のEEPROMのデータ書き込み方法及びデータ消去方法をそれぞれ示す図面である。
図1Aに示すように、P型の半導体基板100が提供される。前記基板100内に、N型ソース/ドレイン領域117及びNウェルコンタクト領域115が形成される。また、前記基板100内にNウェル110が形成され、前記Nウェル110内にP型ソース/ドレイン領域113が形成される。前記基板100上にNゲート127とPゲート123とが形成される。このとき、前記Nゲート127と前記Pゲート123とは、一つの浮遊ゲートの一部分である。
かかるEEPROM素子にデータを書き込む方法は、次の通りである。
まず、Nウェルコンタクト領域115、前記P型ソース/ドレイン領域113に正の高電圧であるプログラミング電圧Vを印加する。これにより、前記Nウェル110にプログラミング電圧が印加され、前記Nウェル110に印加されたプログラミング電圧は、前記Pゲート123、すなわち浮遊ゲートに容量結合される。一方、前記N型ソース/ドレイン領域117及び前記半導体基板100を接地させる。その結果、前記Nゲート127と前記半導体基板100との間に高電界が形成される。したがって、前記半導体基板100の電子は、前記Nゲート127、すなわち浮遊ゲートにF−N(Fowler−Nordheim)トンネリングされて前記浮遊ゲートに保存される。
以下、図1Bを参照して、前記EEPROMのデータ消去方法を説明する。
まず、Nウェルコンタクト領域115、前記P型ソース/ドレイン領域113を接地させる。これにより、前記Nウェル110に接地電圧が印加され、前記Nウェル110に印加された接地電圧は、前記Pゲート123、すなわち浮遊ゲートに容量結合される。一方、前記N型ソース/ドレイン領域117に正の高電圧である消去電圧Vを印加し、前記半導体基板100を接地させる。その結果、前記N型ソース/ドレイン領域117と前記Nゲート127との間に高電界が形成される。したがって、前記Nゲート127、すなわち浮遊ゲートの電子は、前記N型ソース/ドレイン領域117にF−Nトンネリングされて、前記浮遊ゲートに保存された電荷は除去される。
かかるデータの消去過程で、前記N型ソース/ドレイン領域117に印加された高電圧は、前記N型ソース/ドレイン領域117と前記半導体基板100との間の接合を破壊しうる。さらに、前記単一ゲートのEEPROMは、論理素子を製造するための一般的なCMOS工程を適用して形成されるので、前記N型ソース/ドレイン領域117と前記半導体基板100との間の接合破壊電圧は、10V以下に過ぎない。したがって、単一ゲートのEEPROMに備えられた接合は、前記データの消去過程で印加された高電圧により容易に破壊しうる。
本発明が解決しようとする課題は、接合破壊などの不良が抑制された単一ゲート構造を有するEEPROM、該EEPROMの動作方法及び該EEPROMの製造方法を提供することである。
前記課題を解決するために、本発明の一側面は、EEPROMを提供する。前記EEPROMは、互いに分離された第1活性領域、第2活性領域及び第3活性領域を有する半導体基板を備える。前記活性領域の上部を横切る共通の浮遊ゲートが提供される。前記浮遊ゲートの両側の前記第3活性領域にソース/ドレイン領域が形成される。前記第1活性領域に第1配線が接続し、前記第2活性領域に第2配線が接続し、前記ソース/ドレイン領域のうち一つに第3配線が接続する。
前記第1活性領域の半導体基板内に第1ウェルが配置され、前記浮遊ゲートの両側の第1活性領域に第1不純物領域が形成されうる。さらに、前記第1配線は、前記第1ウェル及び前記第1不純物領域に共通的に接続することが望ましい。
前記第2活性領域の半導体基板内に第2ウェルが配置され、前記浮遊ゲートの両側の第2活性領域に第2不純物領域が形成されうる。さらに、前記第2配線は、前記第2ウェル及び前記第2不純物領域に共通的に接続することが望ましい。
前記課題を解決するために、本発明の一側面は、他のEEPROMを提供する。前記EEPROMは、第1導電型を有する半導体基板を備える。前記基板は、互いに分離された読み取り活性領域、制御活性領域及び消去活性領域を備える。前記制御活性領域の基板内に第2導電型を有する制御ウェルが配置される。前記消去活性領域の基板内に第2導電型を有する消去ウェルが配置される。前記活性領域の上部を横切る共通の浮遊ゲートが提供される。前記浮遊ゲートの両側の前記読み取り活性領域に第2導電型を有するソース/ドレイン領域が形成され、前記浮遊ゲートの両側の前記制御活性領域に第1導電型を有する制御不純物領域が形成され、前記浮遊ゲートの両側の前記消去活性領域に第1導電型を有する消去不純物領域が形成される。前記制御ウェル及び前記制御不純物領域にワードラインが共通的に接続し、前記消去ウェル及び前記消去不純物領域に消去ラインが共通的に接続する。
前記浮遊ゲートは、線形であることが望ましい。
前記課題を解決するために、本発明の一側面は、さらに他のEEPROMを提供する。前記EEPROMは、ビットラインに連結されたドレイン領域、ソースラインに連結されたソース領域及び浮遊ゲートを備える読み取りトランジスタと、一つの電極が前記浮遊ゲートを共有し、他の電極がワードラインに連結された制御MOSキャパシタと、一つの電極が前記浮遊ゲートを共有し、他の電極が消去ラインに連結された消去MOSキャパシタと、を備える。
前記課題を解決するために、本発明の他の側面は、EEPROMのデータ書き込み方法を提供する。まず、互いに分離された第1活性領域、第2活性領域及び第3活性領域を備える半導体基板と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記浮遊ゲートの両側の前記第3活性領域に形成されたソース/ドレイン領域と、を備えるEEPROMを提供する。前記第1活性領域にプログラミング電圧を印加し、前記第2活性領域に接地電圧を印加することによって、データを書き込む。このとき、前記プログラミング電圧は、前記第2活性領域の電子が前記浮遊ゲートにF−Nトンネリングできる程度の範囲を有することが望ましい。
前記EEPROMは、前記第1活性領域の半導体基板内に配置された第1ウェル及び前記浮遊ゲートの両側の第1活性領域に形成された第1不純物領域をさらに備え、前記プログラミング電圧は、前記第1ウェル及び前記第1不純物領域に印加されることが望ましい。
また、前記EEPROMは、前記第2活性領域の半導体基板内に配置された第2ウェル及び前記浮遊ゲートの両側の第2活性領域に形成された第2不純物領域をさらに備え、前記接地電圧は、前記第2ウェル及び前記第2不純物領域に印加されることが望ましい。
前記課題を解決するために、本発明のさらに他の側面は、EEPROMのデータ消去方法を提供する。まず、互いに分離された第1活性領域、第2活性領域及び第3活性領域を備える半導体基板と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記浮遊ゲートの両側の前記第3活性領域に形成されたソース/ドレイン領域と、を備えるEEPROMを提供する。前記第1活性領域に接地電圧を印加し、前記第2活性領域に消去電圧を印加することによって、データを消去する。このとき、前記消去電圧は、前記浮遊ゲートの電子が前記第2活性領域にF−Nトンネリングできる程度の範囲を有することが望ましい。
前記EEPROMは、前記第1活性領域の半導体基板内に配置された第1ウェル及び前記浮遊ゲートの両側の第1活性領域に形成された第1不純物領域をさらに備え、前記接地電圧は、前記第1ウェル及び前記第1不純物領域に印加されることが望ましい。
また、前記EEPROMは、前記第2活性領域の半導体基板内に配置された第2ウェル及び前記浮遊ゲートの両側の第2活性領域に形成された第2不純物領域をさらに備え、前記消去電圧は、前記第2ウェル及び前記第2不純物領域に印加されることが望ましい。
前記課題を解決するために、本発明のさらに他の側面は、EEPROMのデータ読み取り方法を提供する。まず、互いに分離された第1活性領域、第2活性領域及び第3活性領域を備える半導体基板と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記浮遊ゲートの両側の前記第3活性領域に形成されたソース/ドレイン領域と、を備えるEEPROMを提供する。前記第1活性領域に読み取り電圧を印加し、前記ドレイン領域に電源電圧を印加し、前記ソース領域に接地電圧を印加することによって、データを読み取る。
前記EEPROMは、前記第1活性領域の半導体基板内に配置された第1ウェル及び前記浮遊ゲートの両側の第1活性領域に形成された第1不純物領域をさらに備え、前記読み取り電圧は、前記第1ウェル及び前記第1不純物領域に印加されることが望ましい。
前記課題を解決するために、本発明のさらに他の側面は、EEPROMの動作方法を提供する。まず、互いに分離された第1活性領域、第2活性領域及び第3活性領域を備える半導体基板と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記浮遊ゲートの両側の前記第3活性領域に形成されたソース/ドレイン領域と、を備えるEEPROMを提供する。前記第1活性領域にプログラミング電圧を印加し、前記第2活性領域に接地電圧を印加して、データを書き込む。前記第1活性領域に読み取り電圧を印加し、前記ドレイン領域に電源電圧を印加し、前記ソース領域に接地電圧を印加して、前記書き込まれたデータを読み取る。前記第1活性領域に接地電圧を印加し、前記第2活性領域に消去電圧を印加して、前記書き込まれたデータを消去する。
前記EEPROMは、前記第1活性領域の半導体基板内に配置された第1ウェル及び前記浮遊ゲートの両側の第1活性領域に形成された第1不純物領域をさらに備え、前記データの書き込みにおいて、前記プログラミング電圧は、前記第1ウェル及び前記第1不純物領域に印加され、前記データの読み取りにおいて、前記読み取り電圧は、前記第1ウェル及び前記第1不純物領域に印加され、前記データの消去において、前記第1活性領域に印加される接地電圧は、前記第1ウェル及び前記第1不純物領域に印加されることが望ましい。
また、前記EEPROMは、前記第2活性領域の半導体基板内に配置された第2ウェル及び前記浮遊ゲートの両側の第2活性領域に形成された第2不純物領域をさらに備え、前記データの書き込みにおいて、前記第2活性領域に印加される接地電圧は、前記第2ウェル及び前記第2不純物領域に印加され、前記データの読み取りにおいて、前記第2ウェル及び前記第2不純物領域に接地電圧を印加し、前記データの消去において、前記消去電圧は、前記第2ウェル及び前記第2不純物領域に印加されることが望ましい。
前記課題を解決するために、本発明のさらに他の側面は、EEPROMの他のデータ書き込み方法を提供する。まず、ビットラインに連結されたドレイン領域、ソースラインに連結されたソース領域及び浮遊ゲートを備える読み取りトランジスタと、一つの電極が前記浮遊ゲートを共有し、他の電極がワードラインに連結された制御MOSキャパシタと、一つの電極が前記浮遊ゲートを共有し、他の電極が消去ラインに連結された消去MOSキャパシタと、を備えるEEPROMを提供する。前記ワードラインにプログラミング電圧を印加し、前記消去ラインに接地電圧を印加することによって、データを書き込む。
前記課題を解決するために、本発明のさらに他の側面は、EEPROMの他のデータ消去方法を提供する。まず、ビットラインに連結されたドレイン領域、ソースラインに連結されたソース領域及び浮遊ゲートを備える読み取りトランジスタと、一つの電極が前記浮遊ゲートを共有し、他の電極がワードラインに連結された制御MOSキャパシタと、一つの電極が前記浮遊ゲートを共有し、他の電極が消去ラインに連結された消去MOSキャパシタと、を備えるEEPROMを提供する。前記ワードラインに接地電圧を印加し、前記消去ラインに消去電圧を印加することによって、データを消去する。
前記課題を解決するために、本発明のさらに他の側面は、EEPROMの製造方法を提供する。まず、半導体基板内に素子分離膜を形成して、互いに分離された第1活性領域、第2活性領域及び第3活性領域を限定する。前記活性領域の上部を横切る共通の浮遊ゲートを形成する。前記浮遊ゲートの両側の前記第3活性領域にソース/ドレイン領域を形成する。前記第1活性領域に接続する第1配線を形成し、前記第2活性領域に接続する第2配線を形成し、前記ソース/ドレイン領域のうち一つに接続する第3配線を形成する。
本発明によれば、読み取り活性領域と消去活性領域とを分離して形成し、データの書き込み及び消去を前記消去活性領域と消去ゲート部との間の電子トンネリングにより行うことによって、読み取りトランジスタの劣化を防止できる。これと共に、データの書き込み及び消去過程で、EEPROMに含まれたあらゆる接合の接合破壊を防止できる。その結果、EEPROM素子の信頼性を確保できる。
以下、添付した図面を参照して、本発明の望ましい実施形態を詳細に説明する。明細書の全体にわたって、同じ参照番号は同じ構成要素を表す。
図2は、本発明の一実施形態によるEEPROMの単位セルを示す等価回路図である。
図2に示すように、読み取りトランジスタT、制御MOSキャパシタC及び消去MOSキャパシタCが提供される。前記読み取りトランジスタTのドレイン領域は、ビットラインB/Lに連結され、前記読み取りトランジスタTのソース領域は、ソースラインS/Lに連結される。また、前記読み取りトランジスタTのゲートは、前記制御MOSキャパシタCの一つの電極及び前記消去MOSキャパシタCの一つの電極と連結される。詳しくは、前記読み取りトランジスタTのゲート、前記制御MOSキャパシタCの一つの電極及び前記消去MOSキャパシタCの一つの電極は、互いに連結された一つの浮遊ゲートFGを共有する。一方、前記制御MOSキャパシタCの他の電極は、ワードラインW/Lに連結され、前記消去MOSキャパシタCの他の電極は、消去ラインE/Lに連結される。
図3は、本発明の一実施形態によるEEPROMの単位セルを示すレイアウト図であり、図4は、図3のI−I’、II−II’及びIII−III’線の断面図である。
図3及び図4に示すように、半導体基板10は、素子分離膜10aにより互いに分離されて限定された第1活性領域、第2活性領域及び第3活性領域を備える。前記第1活性領域は、制御活性領域11であり、前記第2活性領域は、消去活性領域15であり、前記第3活性領域は、読み取り活性領域13でありうる。前記活性領域は、前記消去活性領域15、前記読み取り活性領域13及び前記制御活性領域11の順序に配置されうるが、これに限定されるものではない。
前記活性領域11,13,15上に、前記活性領域11,13,15の上部を横切る共通の浮遊ゲート30が配置される。前記浮遊ゲート30は、線形でありうる。これにより、単位セルの面積を縮めうる。前記浮遊ゲート30は、N型ゲートであり、詳しくは、N型不純物がドーピングされたポリシリコン層でありうる。
前記浮遊ゲート30は、前記制御活性領域11と重畳される制御ゲート部31、前記読み取り活性領域13と重畳される読み取りゲート部33、及び前記消去活性領域15と重畳される消去ゲート部35を備える。また、前記浮遊ゲート30と前記制御活性領域11とが重畳する面積は、前記浮遊ゲート30と前記消去活性領域15とが重畳する面積、及び前記浮遊ゲート30と前記読み取り活性領域13とが重畳する面積より大きいことが望ましい。これにより、前記制御活性領域11と前記浮遊ゲート30との間の容量結合を容易にする。
前記制御活性領域11の半導体基板内に第1ウェル、すなわち制御ウェル1が配置される。さらに、前記浮遊ゲート30、すなわち前記制御ゲート部31の両側の制御活性領域11に一対の第1不純物領域、すなわち一対の制御不純物領域11aが提供される。前記制御不純物領域11aは、前記制御ウェル1と異なる導電型を有する。また、前記制御活性領域11に前記浮遊ゲート30と離隔され、前記制御不純物領域11aのうち一つに隣接する制御ウェルコンタクト領域11wが提供される。前記制御ウェルコンタクト領域11wは、前記制御ウェル1と同じ導電型を有するが、不純物の濃度が高い領域である。本発明の他の実施形態において、前記制御不純物領域11aは省略しうる。
前記消去活性領域15の半導体基板内に第2ウェル、すなわち消去ウェル5が配置される。さらに、前記浮遊ゲート30、すなわち前記消去ゲート部35の両側の消去活性領域15に一対の第2不純物領域、すなわち一対の消去不純物領域15aが提供される。前記消去不純物領域15aは、前記消去ウェル5と異なる導電型を有する。また、前記消去活性領域15に前記浮遊ゲート30と離隔され、前記消去不純物領域15aのうち一つに隣接する消去ウェルコンタクト領域15wが提供される。前記消去ウェルコンタクト領域15wは、前記消去ウェル5と同じ導電型を有するが、不純物の濃度が高い領域である。本発明の他の実施形態において、前記消去不純物領域15aは省略しうる。
望ましくは、前記制御ウェル1と前記消去ウェル5とは、同じ導電型を有する。具体的に、前記半導体基板10が第1導電型、すなわちP型の基板である場合、前記制御ウェル1と前記消去ウェル5とは、第2導電型、すなわちN型を有するN−ウェルでありうる。この場合、前記制御不純物領域11a及び前記消去不純物領域15aは、P型の不純物領域である。
前記読み取り活性領域13の半導体基板内に第3ウェル、すなわち読み取りウェル3が配置される。また、前記浮遊ゲート30、すなわち前記読み取りゲート部33の両側の読み取り活性領域13に前記読み取りウェル3と異なる導電型を有するソース領域13s及びドレイン領域13dが提供される。その結果、前記読み取りウェル3は、前記ソース/ドレイン領域13s,13dを取り囲む。また、前記読み取り活性領域13に前記浮遊ゲート30と離隔され、前記ソース領域13sに隣接する読み取りウェルコンタクト領域13wが提供される。前記読み取りウェルコンタクト領域13wは、前記読み取りウェル3と同じ導電型を有するが、不純物の濃度が高い領域である。
さらに、前記読み取り活性領域13の半導体基板内に、前記読み取りウェル3を取り囲み、前記読み取りウェル3と異なる導電型を有する第4ウェル、すなわち深いウェル4が提供される。前記読み取りウェル3及び前記深いウェル4は、前記半導体基板10に印加されうるバックバイアスにより前記ソース/ドレイン領域13s,13dが影響されることを防止する。前記深いウェル4は、延びて前記制御ウェル1を取り囲むように形成されうる。具体的に、前記半導体基板10がP型基板である場合、前記読み取りウェル3は、P−ウェルであり、前記深いウェル4は、深いN−ウェル4でありうる。この場合、前記ソース/ドレイン領域13s,13dは、N型の不純物領域である。一方、本発明の他の実施形態において、前記読み取りウェル3及び前記深いウェル4は省略しうる。
前記浮遊ゲート30と前記活性領域11,13,15との間にゲート絶縁膜20が介在される。前記ゲート絶縁膜20の厚さは、約150Åでありうる。
前記浮遊ゲート、すなわち前記制御ゲート部31、前記制御活性領域11及びそれらの間に介在された前記ゲート絶縁膜20は、制御MOSキャパシタCを形成し、前記浮遊ゲート、すなわち前記消去ゲート部35、前記消去活性領域15及びそれらの間に介在された前記ゲート絶縁膜20は、消去MOSキャパシタCを形成する。詳しく説明すれば、前記制御MOSキャパシタCの一つの電極は、前記制御ゲート部31であり、他の電極は、前記制御活性領域11である。前述したように、前記制御活性領域11は、前記制御ゲート部31の両側の制御不純物領域11a及び前記制御ゲート部31の下部の制御ウェル1を備える。また、前記消去MOSキャパシタCの一つの電極は、前記消去ゲート部35であり、他の電極は、前記消去活性領域15である。前述したように、前記消去活性領域15は、前記消去ゲート部35の両側の消去不純物領域15a及び前記消去ゲート部35の下部の消去ウェル5を備える。一方、前記読み取りゲート部33、前記ソース/ドレイン領域13s,13d及び前記ゲート絶縁膜20は、読み取りトランジスタTを形成する。
前記浮遊ゲート30及び前記活性領域11,13,15上に、前記浮遊ゲート30及び前記活性領域11,13,15を覆う層間絶縁膜40が位置しうる。
前記層間絶縁膜40上に互いに離隔された第1配線51、第2配線55、第3配線53d及び第4配線53sが位置しうる。前記第1配線51は、前記層間絶縁膜40を貫通して前記制御活性領域11に接続する。詳しくは、前記第1配線51は、制御ウェル1、すなわち前記制御ウェルコンタクト領域11w及び前記制御不純物領域11aに共通的に接続する。前記第2配線55は、前記層間絶縁膜40を貫通して前記消去活性領域15に接続する。詳しくは、前記第2配線55は、消去ウェル5、すなわち前記消去ウェルコンタクト領域15w及び前記消去不純物領域15aに共通的に接続する。また、第3配線53dは、前記層間絶縁膜40を貫通して前記ドレイン領域13dに接続し、前記第4配線53sは、前記層間絶縁膜40を貫通して前記読み取りウェルコンタクト領域13w及び前記ソース領域13sに共通的に接続する。具体的に、前記第1配線51は、ワードライン(図2のW/L)であり、前記第2配線55は、消去ライン(図2のE/L)であり、前記第3配線53dは、ビットライン(図2のB/L)であり、前記第4配線は、ソースライン(図2のS/L)でありうる。
以下、図4を再び参照して、本発明の一実施形態によるEEPROMの製造方法を説明する。
図4に示すように、半導体基板10内に素子分離膜10aを形成する。前記素子分離膜10aは、通常のSTI(Shallow Trench Isolation)法を使用して形成できる。前記素子分離膜10aにより互いに分離された第1活性領域、第2活性領域及び第3活性領域が限定される。前記第1活性領域は、制御活性領域(図3の11)であり、前記第2活性領域は、消去活性領域(図3の15)であり、前記第3活性領域は、読み取り活性領域(図3の13)でありうる。前記半導体基板10は、P型基板でありうる。
次いで、前記制御活性領域(図3の11)を備える半導体基板の一部及び前記消去活性領域(図3の15)を備える半導体基板の一部を露出させるフォトレジストパターン(図示せず)を形成し、前記フォトレジストパターンをマスクとして前記半導体基板10に不純物、例えばN型不純物を低濃度で注入する。その結果、前記制御活性領域(図3の11)の半導体基板内に第1ウェル、すなわち制御ウェル1が形成され、前記消去活性領域(図3の15)の半導体基板内に第2ウェル、すなわち消去ウェル5が形成される。これと異なり、前記制御ウェル1及び前記消去ウェル5は、異なるフォトリソグラフィ工程を使用して形成されることも可能である。
次いで、前記読み取り活性領域(図3の13)を備える半導体基板の一部を露出させるフォトレジストパターン(図示せず)を形成し、前記フォトレジストパターンをマスクとして前記半導体基板10に不純物、例えばP型不純物を低濃度で注入する。その結果、前記読み取り活性領域(図3の13)の半導体基板内に第3ウェル、すなわち読み取りウェル3が形成される。
次いで、前記制御活性領域(図3の11)及び前記読み取り活性領域(図3の13)を備える半導体基板の一部を露出させるフォトレジストパターン(図示せず)を形成し、前記フォトレジストパターンをマスクとして前記露出された半導体基板10に不純物、例えばN型不純物を低濃度で注入するが、前記読み取りウェル3及び前記制御ウェル1を形成するための不純物の注入時のエネルギーよりさらに高いエネルギーで不純物を注入する。その結果、前記制御活性領域(図3の11)及び前記読み取り活性領域(図3の13)の半導体基板内に第4ウェル、すなわち深いウェル4が形成される。
前記制御ウェル1の形成工程、前記消去ウェル5の形成工程、前記読み取りウェル3の形成工程及び前記深いウェル4の形成工程の順序は、これに限定されない。また、本発明の他の実施形態においては、前記読み取りウェル3の形成工程及び前記深いウェル4の形成工程は省略しうる。
前記ウェル1,3,4,5が形成された半導体基板上にゲート絶縁膜20を形成する。しかし、前記ゲート絶縁膜20は、前記ウェル1,3,4,5を形成する前に形成されることも可能である。前記ゲート絶縁膜20は、熱酸化膜または蒸着酸化膜でありうる。
前記ゲート絶縁膜20上にゲート導電膜を積層し、前記ゲート導電膜をパターニングして前記活性領域(図3の11,13,15)の上部を横切る浮遊ゲート30を形成する。前記浮遊ゲート30は、線形でありうる。また、前記浮遊ゲート30は、N型不純物がドーピングされたポリシリコン層でありうる。前記浮遊ゲート30は、前記制御活性領域11と重畳される制御ゲート部31、前記読み取り活性領域13と重畳される読み取りゲート部33及び前記消去活性領域15と重畳される消去ゲート部35を備える。
次いで、前記制御ゲート部31に隣接する制御活性領域(図3の11)、前記読み取りゲート部33と離隔された読み取り活性領域(図3の13)及び前記消去ゲート部35に隣接する消去活性領域(図3の15)を露出させるフォトレジストパターン(図示せず)を形成し、前記フォトレジストパターンをマスクとして前記露出された活性領域(図3の11,13,15)に不純物、例えばP型不純物を高濃度で注入する。その結果、前記制御ゲート部31の両側の制御活性領域(図3の11)に一対の第1不純物領域、すなわち一対の制御不純物領域11aが形成され、前記消去ゲート部35の両側の消去活性領域15に一対の第2不純物領域、すなわち一対の消去不純物領域15aが形成され、前記読み取り活性領域13に前記読み取りゲート部33と離隔された読み取りウェルコンタクト領域13wが形成される。本発明の他の実施形態においては、前記制御不純物領域11a、消去不純物領域15a、読み取りウェルコンタクト領域13wは、異なるフォトリソグラフィ工程を使用して形成されうる。
次いで、前記制御ゲート部31と離隔され、前記制御不純物領域11aのうち一つに隣接する制御活性領域(図3の11)、前記読み取りゲート部33に隣接する読み取り活性領域(図3の13)及び前記消去ゲート部35と離隔され、前記消去不純物領域15aのうち一つに隣接する消去活性領域(図3の15)を露出させるフォトレジストパターン(図示せず)を形成し、前記フォトレジストパターンをマスクとして前記露出された活性領域(図3の11,13,15)に不純物、例えばN型不純物を高濃度で注入する。その結果、前記制御活性領域11に制御ウェルコンタクト領域11wが形成され、前記読み取りゲート部33の両側の読み取り活性領域13にソース領域13s及びドレイン領域13dが形成され、前記消去活性領域15に消去ウェルコンタクト領域15wが形成される。本発明の他の実施形態において、前記制御ウェルコンタクト領域11w、前記ソース/ドレイン領域13s,13d及び前記消去ウェルコンタクト領域15wは、異なるフォトリソグラフィ工程を使用して形成されうる。
次いで、前記浮遊ゲート30及び前記活性領域(図3の11,13,15)上に、前記浮遊ゲート30及び前記活性領域(図3の11,13,15)を覆う層間絶縁膜40を形成する。
前記層間絶縁膜40内に、前記制御活性領域11、詳しくは前記制御不純物領域11a及び制御ウェルコンタクト領域11w、前記消去活性領域15、詳しくは前記消去不純物領域15a及び前記消去ウェルコンタクト領域15w、前記ドレイン領域13d、前記ソース領域13s及び前記読み取りウェルコンタクト領域13wを露出させるコンタクトホールを形成する。
次いで、前記コンタクトホールが形成された基板上に配線導電膜を積層し、前記配線導電膜をパターニングして第1配線、第2配線、第3配線及び第4配線を形成する。前記第1配線はワードライン51であり、前記第2配線は消去ライン55であり、前記第3配線はビットライン53dであり、前記第4配線はソースライン53sでありうる。前記ワードライン51は、前記制御活性領域(図3の11)、詳しくは前記制御不純物領域11a及び制御ウェルコンタクト領域11wに共通的に接続し、前記消去ライン55は、前記消去活性領域(図3の15)、詳しくは前記消去不純物領域15a及び前記消去ウェルコンタクト領域15wに共通的に接続する。また、前記ビットライン53dは、前記ドレイン領域13dに接続し、前記ソースライン53sは、前記ソース領域13s及び前記読み取りウェルコンタクト領域13wに共通的に接続する。
以下、図5Aないし図5Cを参照して、本発明の一実施形態によるEEPROMの動作方法を説明する。
まず、図5Aを参照して、データ書き込み方法を説明する。
ワードライン51を通じて制御活性領域(図3の11)に正の高電圧であるプログラミング電圧Vを印加し、消去ライン55を通じて消去活性領域(図3の15)に接地電圧を印加し、基板10は接地させる。詳しくは、前記プログラミング電圧Vは、制御ウェルコンタクト領域11wを通じて制御ウェル1に印加され、制御不純物領域11aが形成された場合、前記制御不純物領域11aにも印加される。また、前記接地電圧は、消去ウェルコンタクト領域15wを通じて消去ウェル5に印加され、消去不純物領域15aが形成された場合、前記消去不純物領域15aにも印加される。一方、深いウェル4が前記制御ウェル1を取り囲むように形成された場合、前記深いウェル4にも前記プログラミング電圧Vが印加される。
このとき、浮遊ゲート(図3の30)、すなわち制御ゲート部31が前記制御活性領域(図3の11)と重畳する面積は、前記浮遊ゲート(図3の30)、すなわち消去ゲート部35が前記消去活性領域(図3の15)と重畳する面積に比べて大きいので、前記制御活性領域(図3の11)に印加されたプログラミング電圧Vは、前記浮遊ゲート(図3の30)に容量結合されうる。その結果、前記消去ゲート部35と前記消去活性領域(図3の15)との間に高電界が形成される。したがって、前記消去ウェル5の電子は、前記消去ゲート部35にF−Nトンネリングされて前記浮遊ゲートに保存されうる。このとき、前記プログラミング電圧Vは、前記消去活性領域(図3の15)の電子を前記消去ゲート部35にF−Nトンネリングさせる程度の範囲を有する。具体的に、前記プログラミング電圧Vは、約15Vでありうる。一方、前記制御不純物領域11aは、前記容量結合を容易にする役割を行う。
さらに、前記ビットライン53d及び前記ソースライン53sをフローティングさせうる。これにより、ソース/ドレイン領域13s,13d及び読み取りウェル3はフローティングされる。前記ソース/ドレイン領域13s,13d及び前記読み取りウェル3をフローティングさせる場合、データの書き込みは、前記消去ゲート部35と前記消去ウェル5との間の電子のF−Nトンネリングにより行われるので、読み取りトランジスタTのゲート絶縁膜20を通じた電子のトンネリングを必要としない。したがって、読み取りトランジスタTの劣化を低下させる。
これと異なり、前記ビットライン53d及び前記ソースライン53sに接地電圧が印加されることもある。この場合、読み取りウェルコンタクト領域13wを通じて前記読み取りウェル3に接地電圧が印加され、その結果、前記浮遊ゲート30、すなわち前記読み取りゲート部33と前記読み取りウェル3との間に高電界が形成される。したがって、前記読み取りウェル3の電子が前記読み取りゲート部33にF−Nトンネリングされて前記浮遊ゲート30に保存されることも可能である。
かかるデータ書き込み方法において、前記制御ウェル1及び前記制御不純物領域11aにプログラミング電圧Vが共通的に印加されることによって、前記制御ウェル1と前記制御不純物領域11aとの間の接合破壊が防止され、前記消去ウェル5及び前記消去不純物領域15aに接地電圧が共通的に印加されることによって、前記消去ウェル5と前記消去不純物領域15aとの間の接合破壊が防止される。また、前記読み取りウェル3及び前記ソース/ドレイン領域13s,13dに接地電圧が共通的に印加されることによって、前記読み取りウェル3と前記ソース/ドレイン領域13s,13dとの間の接合破壊が防止される。一方、前記深いウェル4と前記読み取りウェル3との間及び前記深いウェル4と前記基板10との間に逆バイアスがかかりうるが、前記ウェル3,4は、前記不純物領域11a,13s,13d,15aに比べて低い不純物濃度を有するので、前記深いウェル4と前記読み取りウェル3との間及び前記深いウェル4と前記基板10との間の接合の破壊電圧は、前記プログラミング電圧Vより高い。したがって、前述したデータ書き込み過程で接合破壊は発生しない。
次いで、図5Bを参照して、データ読み取り方法を説明する。
ワードライン51を通じて制御活性領域(図3の11)に読み取り電圧Vを印加し、ビットライン53dを通じてドレイン領域13dに電源電圧Vddを印加し、ソースライン53sを通じてソース領域13s及び読み取りウェル3に接地電圧を印加し、基板10は接地させる。詳しくは、前記読み取り電圧Vは、制御ウェルコンタクト領域11wを通じて制御ウェル1に印加され、制御不純物領域11aが形成された場合、前記制御不純物領域11aにも印加される。一方、深いウェル4が前記制御ウェル1を取り囲むように形成された場合、前記深いウェル4にも前記読み取り電圧Vが印加される。具体的に、前記読み取り電圧Vは約5Vであり、前記電源電圧Vddは約3Vでありうる。
このとき、前記制御活性領域(図3の11)に印加された読み取り電圧Vは、前記浮遊ゲート(図3の30)に容量結合される。したがって、前記浮遊ゲート30に電子が保存されていない場合、前記浮遊ゲート30に容量結合された電圧は、前記読み取りゲート部33の下部の読み取り活性領域13にチャンネルを形成させ、これにより、前記読み取りトランジスタTはオンになる。一方、前記浮遊ゲート30に電子が保存されていた場合、前記読み取りゲート部33の下部の読み取り活性領域13にチャンネルが形成されていないので、前記読み取りトランジスタTはオフになる。このとき、前記ビットライン53dを通じて前記読み取りトランジスタTのオン/オフ状態を感知することによって、読み取り動作が完了する。
さらに、消去ライン55を通じて消去活性領域(図3の15)に接地電圧を印加する。詳しくは、前記消去活性領域(図3の15)に印加される接地電圧は、消去ウェルコンタクト領域15wを通じて消去ウェル5に印加され、消去不純物領域15aが形成された場合、前記消去不純物領域15aにも印加される。
次いで、図5Cを参照して、データ消去方法を説明する。
ワードライン51を通じて制御活性領域(図3の11)に接地電圧を印加し、消去ライン55を通じて消去活性領域(図3の15)に正の高電圧である消去電圧Vを印加し、基板10は接地させる。詳しくは、前記制御活性領域(図3の11)に印加された接地電圧は、制御ウェルコンタクト領域11wを通じて制御ウェル1に印加され、制御不純物領域11aが形成された場合、前記制御不純物領域11aにも印加される。また、前記消去電圧Vは、消去ウェルコンタクト領域15wを通じて消去ウェル5に印加され、消去不純物領域15aが形成された場合、前記消去不純物領域15aにも印加される。一方、深いウェル4が前記制御ウェル1を取り囲むように形成された場合、前記深いウェル4にも接地電圧が印加される。
前記制御活性領域(図3の11)に印加された接地電圧は、前記浮遊ゲート(図3の30)に容量結合される。その結果、前記消去ゲート部35と前記消去活性領域(図3の15)との間に高電界が形成される。したがって、前記消去ゲート部35の電子は、前記消去ウェル5にF−Nトンネリングされて前記浮遊ゲートに保存された電荷は除去される。このとき、前記消去電圧Vは、前記消去ゲート部35の電子を前記消去ウェル5にF−Nトンネリングさせる程度の範囲を有する。具体的に、前記消去電圧Vは、約15Vでありうる。
一方、前記ビットライン53d及び前記ソースライン53sにも接地電圧が印加されうる。これにより、前記ソース/ドレイン領域13s,13d及び読み取りウェル3に接地電圧が印加されうる。
かかるデータ消去方法において、前記制御ウェル1及び前記制御不純物領域11aに接地電圧が共通的に印加されることによって、前記制御ウェル1と前記制御不純物領域11aとの間の接合破壊が防止され、前記消去ウェル5及び前記消去不純物領域15aに消去電圧Vが共通的に印加されることによって、前記消去ウェル5と前記消去不純物領域15aとの間の接合破壊が防止される。また、前記読み取りウェル3及び前記ソース/ドレイン領域13s,13dに接地電圧が共通的に印加されることによって、前記読み取りウェル3と前記ソース/ドレイン領域13s,13dとの間の接合破壊が防止される。一方、前記消去ウェル5と前記基板10との間に逆バイアスがかかりうるが、前記消去ウェル5は、前記消去不純物領域15aに比べて低い不純物濃度を有するので、前記消去ウェル5と前記基板10との間の接合の破壊電圧は、前記消去電圧Vより高い。したがって、前述したデータ消去過程で接合破壊は発生しない。
また、前述したデータの消去は、前記消去ゲート部35と前記消去ウェル5との間の電子のF−Nトンネリングにより行われるので、読み取りトランジスタTのゲート絶縁膜20を通じた電子のトンネリングを必要としない。したがって、読み取りトランジスタTの劣化を低下させる。
以上、本発明の望ましい実施形態を参照して説明したが、該技術分野の熟練された当業者は、特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更可能であるということを理解できるであろう。
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
従来技術による単一ゲート構造のEEPROMのデータ書き込み方法を示す図面である。 従来技術による単一ゲート構造のEEPROMのデータ消去方法を示す図面である。 本発明の一実施形態によるEEPROMの単位セルを示す等価回路図である。 本発明の一実施形態によるEEPROMの単位セルを示すレイアウト図である。 図3のI−I’、II−II’及びIII−III’線の断面図である。 本発明の一実施形態によるEEPROMのデータ書き込み方法を説明するための図面である。 本発明の一実施形態によるEEPROMのデータ読み取り方法を説明するための図面である。 本発明の一実施形態によるEEPROMのデータ消去方法を説明するための図面である。
符号の説明
1 制御ウェル
3 読み取りウェル
4 深いウェル
5 消去ウェル
11 制御活性領域
11a 制御不純物領域
11w 制御ウェルコンタクト領域
13 読み取り活性領域
13d ドレイン領域
13w 読み取りウェルコンタクト領域
13s ソース領域
15 消去活性領域
15a 消去不純物領域
15w 消去ウェルコンタクト領域
30 浮遊ゲート
31 制御ゲート部
33 読み取りゲート部
35 消去ゲート部
51 第1配線
53d 第3配線
53s 第4配線
55 第2配線

Claims (59)

  1. 互いに分離された第1活性領域、第2活性領域及び第3活性領域を備える半導体基板と、
    前記活性領域の上部を横切る共通の浮遊ゲートと、
    前記浮遊ゲートの両側の前記第3活性領域に形成されたソース/ドレイン領域と、
    前記第1活性領域に接続する第1配線と、
    前記第2活性領域に接続する第2配線と、
    前記ソース/ドレイン領域のうち一つに接続する第3配線と、を備えることを特徴とするEEPROM。
  2. 前記第1活性領域の半導体基板内に配置された第1ウェルと、
    前記浮遊ゲートの両側の第1活性領域に形成された第1不純物領域と、をさらに備えることを特徴とする請求項1に記載のEEPROM。
  3. 前記第1配線は、前記第1ウェル及び前記第1不純物領域に共通的に接続することを特徴とする請求項2に記載のEEPROM。
  4. 前記第2活性領域の半導体基板内に配置された第2ウェルと、
    前記浮遊ゲートの両側の第2活性領域に形成された第2不純物領域と、をさらに備えることを特徴とする請求項1に記載のEEPROM。
  5. 前記第2配線は、前記第2ウェル及び前記第2不純物領域に共通的に接続することを特徴とする請求項4に記載のEEPROM。
  6. 前記第1活性領域の半導体基板内に配置された第1ウェルと、
    前記第2活性領域の半導体基板内に配置され、前記第1ウェルと同じ導電型を有する第2ウェルと、をさらに備えることを特徴とする請求項1に記載のEEPROM。
  7. 前記半導体基板は、P型基板であり、前記第1ウェル及び前記第2ウェルは、N−ウェルであることを特徴とする請求項6に記載のEEPROM。
  8. 前記第3活性領域の半導体基板内に配置され、前記ソース/ドレイン領域を取り囲む第3ウェルをさらに備えることを特徴とする請求項1に記載のEEPROM。
  9. 前記ソース/ドレイン領域のうち残りの一つ及び前記第3ウェルに共通的に接続する第4配線をさらに備えることを特徴とする請求項8に記載のEEPROM。
  10. 前記半導体基板は、P型基板であり、前記第3ウェルは、P−ウェルであることを特徴とする請求項8に記載のEEPROM。
  11. 前記第3ウェルを取り囲む深いN−ウェルをさらに備えることを特徴とする請求項10に記載のEEPROM。
  12. 前記浮遊ゲートと前記第1活性領域とが重畳する面積は、前記浮遊ゲートと前記第2活性領域とが重畳する面積及び前記浮遊ゲートと前記第3活性領域とが重畳する面積より大きいことを特徴とする請求項1に記載のEEPROM。
  13. 第1導電型を有する半導体基板と、
    前記基板に互いに分離されて備えられた読み取り活性領域、制御活性領域及び消去活性領域と、
    前記制御活性領域の基板内に配置された第2導電型を有する制御ウェルと、
    前記消去活性領域の基板内に配置された第2導電型を有する消去ウェルと、
    前記活性領域の上部を横切る共通の浮遊ゲートと、
    前記浮遊ゲートの両側の前記読み取り活性領域に形成され、第2導電型を有するソース/ドレイン領域と、
    前記浮遊ゲートの両側の前記制御活性領域に形成され、第1導電型を有する制御不純物領域と、
    前記浮遊ゲートの両側の前記消去活性領域に形成され、第1導電型を有する消去不純物領域と、
    前記制御ウェル及び前記制御不純物領域に共通的に接続するワードラインと、
    前記消去ウェル及び前記消去不純物領域に共通的に接続する消去ラインと、を備えることを特徴とするEEPROM。
  14. 前記浮遊ゲートは、線形であることを特徴とする請求項13に記載のEEPROM。
  15. 前記ソース/ドレイン領域のうち一つに接続するビットラインをさらに備えることを特徴とする請求項13に記載のEEPROM。
  16. 前記読み取り活性領域の半導体基板内に配置されて前記ソース/ドレイン領域を取り囲み、第1導電型を有する読み取りウェルをさらに備え、
    前記読み取りウェルの下部に配置されて前記読み取りウェルを取り囲み、第2導電型を有する深いウェルをさらに備えることを特徴とする請求項13に記載のEEPROM。
  17. 前記ソース/ドレイン領域のうち一つ及び前記読み取りウェルに共通的に接続するソースラインをさらに備えることを特徴とする請求項16に記載のEEPROM。
  18. 前記第1導電型は、P型であり、前記第2導電型は、N型であることを特徴とする請求項13に記載のEEPROM。
  19. ビットラインに連結されたドレイン領域、ソースラインに連結されたソース領域及び浮遊ゲートを備える読み取りトランジスタと、
    一つの電極が前記浮遊ゲートを共有し、他の電極がワードラインに連結された制御MOSキャパシタと、
    一つの電極が前記浮遊ゲートを共有し、他の電極が消去ラインに連結された消去MOSキャパシタと、を備えることを特徴とするEEPROM。
  20. 前記制御MOSキャパシタの他の電極は、半導体基板に備えられた制御活性領域であり、前記制御活性領域は、前記浮遊ゲートの両側の制御不純物領域及び前記浮遊ゲートの下部の制御ウェルを備え、
    前記ワードラインは、前記制御ウェル及び前記制御不純物領域に共通的に接続することを特徴とする請求項19に記載のEEPROM。
  21. 前記消去MOSキャパシタの他の電極は、半導体基板に備えられた消去活性領域であり、前記消去活性領域は、前記浮遊ゲートの両側の消去不純物領域及び前記浮遊ゲートの下部の消去ウェルを備え、
    前記消去ラインは、前記消去ウェル及び前記消去不純物領域に共通的に接続することを特徴とする請求項19に記載のEEPROM。
  22. 互いに分離された第1活性領域、第2活性領域及び第3活性領域を備える半導体基板と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記浮遊ゲートの両側の前記第3活性領域に形成されたソース/ドレイン領域と、を備えるEEPROMを提供し、
    前記第1活性領域にプログラミング電圧を印加し、前記第2活性領域に接地電圧を印加することを特徴とするEEPROMのデータ書き込み方法。
  23. 前記プログラミング電圧は、前記第2活性領域の電子が前記浮遊ゲートにF−Nトンネリングできる程度の範囲を有することを特徴とする請求項22に記載のEEPROMのデータ書き込み方法。
  24. 前記EEPROMは、前記第1活性領域の半導体基板内に配置された第1ウェル及び前記浮遊ゲートの両側の第1活性領域に形成された第1不純物領域をさらに備え、
    前記プログラミング電圧は、前記第1ウェル及び前記第1不純物領域に印加されることを特徴とする請求項22に記載のEEPROMのデータ書き込み方法。
  25. 前記EEPROMは、前記第2活性領域の半導体基板内に配置された第2ウェル及び前記浮遊ゲートの両側の第2活性領域に形成された第2不純物領域をさらに備え、
    前記接地電圧は、前記第2ウェル及び前記第2不純物領域に印加されることを特徴とする請求項22に記載のEEPROMのデータ書き込み方法。
  26. 前記ソース/ドレイン領域をフローティングさせることを特徴とする請求項22に記載のEEPROMのデータ書き込み方法。
  27. 前記ソース/ドレイン領域に接地電圧を印加することを特徴とする請求項22に記載のEEPROMのデータ書き込み方法。
  28. 前記EEPROMは、前記第3活性領域の半導体基板内に配置され、前記ソース/ドレイン領域を取り囲む第3ウェルをさらに備え、
    前記第3ウェルに接地電圧を印加することを特徴とする請求項27に記載のEEPROMのデータ書き込み方法。
  29. 互いに分離された第1活性領域、第2活性領域及び第3活性領域を備える半導体基板と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記浮遊ゲートの両側の前記第3活性領域に形成されたソース/ドレイン領域と、を備えるEEPROMを提供し、
    前記第1活性領域に接地電圧を印加し、前記第2活性領域に消去電圧を印加することを特徴とするEEPROMのデータ消去方法。
  30. 前記消去電圧は、前記浮遊ゲートの電子が前記第2活性領域にF−Nトンネリングできる程度の範囲を有することを特徴とする請求項29に記載のEEPROMのデータ消去方法。
  31. 前記EEPROMは、前記第1活性領域の半導体基板内に配置された第1ウェル及び前記浮遊ゲートの両側の第1活性領域に形成された第1不純物領域をさらに備え、
    前記接地電圧は、前記第1ウェル及び前記第1不純物領域に印加されることを特徴とする請求項29に記載のEEPROMのデータ消去方法。
  32. 前記EEPROMは、前記第2活性領域の半導体基板内に配置された第2ウェル及び前記浮遊ゲートの両側の第2活性領域に形成された第2不純物領域をさらに備え、
    前記消去電圧は、前記第2ウェル及び前記第2不純物領域に印加されることを特徴とする請求項29に記載のEEPROMのデータ消去方法。
  33. 前記ソース/ドレイン領域に接地電圧を印加することを特徴とする請求項29に記載のEEPROMのデータ消去方法。
  34. 前記EEPROMは、前記第3活性領域の半導体基板内に配置され、前記ソース/ドレイン領域を取り囲む第3ウェルをさらに備え、
    前記第3ウェルに接地電圧を印加することを特徴とする請求項33に記載のEEPROMのデータ消去方法。
  35. 互いに分離された第1活性領域、第2活性領域及び第3活性領域を備える半導体基板と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記浮遊ゲートの両側の前記第3活性領域に形成されたソース/ドレイン領域と、を備えるEEPROMを提供し、
    前記第1活性領域に読み取り電圧を印加し、前記ドレイン領域に電源電圧を印加し、前記ソース領域に接地電圧を印加することを特徴とするEEPROMのデータ読み取り方法。
  36. 前記EEPROMは、前記第1活性領域の半導体基板内に配置された第1ウェル及び前記浮遊ゲートの両側の第1活性領域に形成された第1不純物領域をさらに備え、
    前記読み取り電圧は、前記第1ウェル及び前記第1不純物領域に印加されることを特徴とする請求項35に記載のEEPROMのデータ読み取り方法。
  37. 前記第2活性領域に接地電圧を印加することを特徴とする請求項35に記載のEEPROMのデータ読み取り方法。
  38. 前記EEPROMは、前記第2活性領域の半導体基板内に配置された第2ウェル及び前記浮遊ゲートの両側の第2活性領域に形成された第2不純物領域をさらに備え、
    前記第2活性領域に印加される接地電圧は、前記第2ウェル及び前記第2不純物領域に印加されることを特徴とする請求項37に記載のEEPROMのデータ読み取り方法。
  39. 前記EEPROMは、前記第3活性領域の半導体基板内に配置され、前記ソース/ドレイン領域を取り囲む第3ウェルをさらに備え、
    前記第3ウェルに接地電圧を印加することを特徴とする請求項35に記載のEEPROMのデータ読み取り方法。
  40. 互いに分離された第1活性領域、第2活性領域及び第3活性領域を備える半導体基板と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記浮遊ゲートの両側の前記第3活性領域に形成されたソース/ドレイン領域と、を備えるEEPROMを提供し、
    前記第1活性領域にプログラミング電圧を印加し、前記第2活性領域に接地電圧を印加してデータを書き込み、
    前記第1活性領域に読み取り電圧を印加し、前記ドレイン領域に電源電圧を印加し、前記ソース領域に接地電圧を印加して前記書き込まれたデータを読み取り、
    前記第1活性領域に接地電圧を印加し、前記第2活性領域に消去電圧を印加して前記書き込まれたデータを消去することを特徴とするEEPROMの動作方法。
  41. 前記プログラミング電圧は、前記第2活性領域の電子が前記浮遊ゲートにF−Nトンネリングできる程度の範囲を有し、
    前記消去電圧は、前記浮遊ゲートの電子が前記第2活性領域にF−Nトンネリングできる程度の範囲を有することを特徴とする請求項40に記載のEEPROMの動作方法。
  42. 前記EEPROMは、前記第1活性領域の半導体基板内に配置された第1ウェル及び前記浮遊ゲートの両側の第1活性領域に形成された第1不純物領域をさらに備え、
    前記データの書き込みにおいて、前記プログラミング電圧は、前記第1ウェル及び前記第1不純物領域に印加され、
    前記データの読み取りにおいて、前記読み取り電圧は、前記第1ウェル及び前記第1不純物領域に印加され、
    前記データの消去において、前記第1活性領域に印加される接地電圧は、前記第1ウェル及び前記第1不純物領域に印加されることを特徴とする請求項40に記載のEEPROMの動作方法。
  43. 前記EEPROMは、前記第2活性領域の半導体基板内に配置された第2ウェル及び前記浮遊ゲートの両側の第2活性領域に形成された第2不純物領域をさらに備え、
    前記データの書き込みにおいて、前記第2活性領域に印加される接地電圧は、前記第2ウェル及び前記第2不純物領域に印加され、
    前記データの読み取りにおいて、前記第2ウェル及び前記第2不純物領域に接地電圧を印加し、
    前記データの消去において、前記消去電圧は、前記第2ウェル及び前記第2不純物領域に印加されることを特徴とする請求項40に記載のEEPROMの動作方法。
  44. 前記データの書き込み及び前記データの消去において、前記ソース/ドレイン領域に接地電圧を印加することを特徴とする請求項40に記載のEEPROMの動作方法。
  45. 前記EEPROMは、前記第3活性領域の半導体基板内に配置され、前記ソース/ドレイン領域を取り囲む第3ウェルをさらに備え、
    前記データの書き込み、前記データの読み取り及び前記データの消去において、前記第3ウェルに接地電圧を印加することを特徴とする請求項44に記載のEEPROMの動作方法。
  46. ビットラインに連結されたドレイン領域、ソースラインに連結されたソース領域及び浮遊ゲートを備える読み取りトランジスタと、一つの電極が前記浮遊ゲートを共有し、他の電極がワードラインに連結された制御MOSキャパシタと、一つの電極が前記浮遊ゲートを共有し、他の電極が消去ラインに連結された消去MOSキャパシタと、を備えるEEPROMを提供し、
    ワードラインにプログラミング電圧を印加し、前記消去ラインに接地電圧を印加することを特徴とするEEPROMのデータ書き込み方法。
  47. 前記ビットライン及び前記ソースラインをフローティングさせることを特徴とする請求項46に記載のEEPROMのデータ書き込み方法。
  48. 前記ビットライン及び前記ソースラインに接地電圧を印加することを特徴とする請求項46に記載のEEPROMのデータ書き込み方法。
  49. 前記制御MOSキャパシタの他の電極は、半導体基板に備えられた制御活性領域であり、前記制御活性領域は、前記浮遊ゲートの両側の制御不純物領域及び前記浮遊ゲートの下部の制御ウェルを備え、
    前記ワードラインは、前記制御ウェル及び前記制御不純物領域に共通的に接続することを特徴とする請求項46に記載のEEPROMのデータ書き込み方法。
  50. 前記消去MOSキャパシタの他の電極は、半導体基板に備えられた消去活性領域であり、前記消去活性領域は、前記浮遊ゲートの両側の消去不純物領域及び前記浮遊ゲートの下部の消去ウェルを備え、
    前記消去ラインは、前記消去ウェル及び前記消去不純物領域に共通的に接続することを特徴とする請求項46に記載のEEPROMのデータ書き込み方法。
  51. ビットラインに連結されたドレイン領域、ソースラインに連結されたソース領域及び浮遊ゲートを備える読み取りトランジスタと、一つの電極が前記浮遊ゲートを共有し、他の電極がワードラインに連結された制御MOSキャパシタと、一つの電極が前記浮遊ゲートを共有し、他の電極が消去ラインに連結された消去MOSキャパシタと、を備えるEEPROMを提供し、
    ワードラインに接地電圧を印加し、前記消去ラインに消去電圧を印加することを特徴とするEEPROMのデータ消去方法。
  52. 前記ビットライン及び前記ソースラインに接地電圧を印加することを特徴とする請求項51に記載のEEPROMのデータ消去方法。
  53. 前記制御MOSキャパシタの他の電極は、半導体基板に備えられた制御活性領域であり、前記制御活性領域は、前記浮遊ゲートの両側の制御不純物領域及び前記浮遊ゲートの下部の制御ウェルを備え、
    前記ワードラインは、前記制御ウェル及び前記制御不純物領域に共通的に接続することを特徴とする請求項51に記載のEEPROMのデータ消去方法。
  54. 前記消去MOSキャパシタの他の電極は、半導体基板に備えられた消去活性領域であり、前記消去活性領域は、前記浮遊ゲートの両側の消去不純物領域及び前記浮遊ゲートの下部の消去ウェルを備え、
    前記消去ラインは、前記消去ウェル及び前記消去不純物領域に共通的に接続することを特徴とする請求項51に記載のEEPROMのデータ消去方法。
  55. 半導体基板内に素子分離膜を形成して、互いに分離された第1活性領域、第2活性領域及び第3活性領域を限定し、
    前記活性領域の上部を横切る共通の浮遊ゲートを形成し、
    前記浮遊ゲートの両側の前記第3活性領域にソース/ドレイン領域を形成し、
    前記第1活性領域に接続する第1配線を形成し、
    前記第2活性領域に接続する第2配線を形成し、
    前記ソース/ドレイン領域のうち一つに接続する第3配線を形成することを特徴とするEEPROMの製造方法。
  56. 前記浮遊ゲートを形成する前に、
    前記第1活性領域の半導体基板内に第1ウェルを形成し、前記第2活性領域の半導体基板内に第2ウェルを形成し、
    前記配線を形成する前に、前記浮遊ゲートの両側の第1活性領域に第1不純物領域を形成し、前記浮遊ゲートの両側の第2活性領域に第2不純物領域を形成することを特徴とする請求項55に記載のEEPROMの製造方法。
  57. 前記第2配線は、前記第2ウェル及び前記第2不純物領域に共通的に接続するように形成し、
    前記第3配線は、前記第3ウェル及び前記第3不純物領域に共通的に接続するように形成することを特徴とする請求項56に記載のEEPROMの製造方法。
  58. 前記第2ウェル及び前記第3ウェルは、同じ導電型を有することを特徴とする請求項56に記載のEEPROMの製造方法。
  59. 前記浮遊ゲートを形成する前に、
    前記第3活性領域の半導体基板内に第3ウェルを形成することを特徴とする請求項56に記載のEEPROMの製造方法。
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