JP2001085660A - 固体撮像装置及びその制御方法 - Google Patents
固体撮像装置及びその制御方法Info
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- 238000000034 method Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000009792 diffusion process Methods 0.000 claims abstract description 18
- 230000001678 irradiating effect Effects 0.000 claims abstract description 4
- 238000003384 imaging method Methods 0.000 claims description 55
- 238000006243 chemical reaction Methods 0.000 claims description 18
- 239000011159 matrix material Substances 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 14
- 230000003321 amplification Effects 0.000 claims description 7
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 230000005641 tunneling Effects 0.000 claims description 5
- 238000007599 discharging Methods 0.000 claims description 3
- 238000007667 floating Methods 0.000 abstract description 25
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 230000006386 memory function Effects 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 35
- 230000007423 decrease Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 230000005684 electric field Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 102100033040 Carbonic anhydrase 12 Human genes 0.000 description 1
- 102100033007 Carbonic anhydrase 14 Human genes 0.000 description 1
- 101100234002 Drosophila melanogaster Shal gene Proteins 0.000 description 1
- 101000867855 Homo sapiens Carbonic anhydrase 12 Proteins 0.000 description 1
- 101000867862 Homo sapiens Carbonic anhydrase 14 Proteins 0.000 description 1
- 235000015076 Shorea robusta Nutrition 0.000 description 1
- 244000166071 Shorea robusta Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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-
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- Multimedia (AREA)
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Abstract
(57)【要約】
【課題】 単位画素面積及び消費電流が小さく、構造が
簡単で且つ複雑な製造工程も必要としないメモリ機能付
きの固体撮像装置を提供する。 【解決手段】 画素ユニット１は、シリコン基板１０の
ｐ型ウェル１２に形成された、浮遊ゲート１４と制御ゲ
ート１６を持つ不揮発性メモリトランジスタＭＴと、こ
のメモリトランジスタＭＴと拡散層１７を共有して各メ
モリトランジスタＭＴの両側に形成された選択ゲートト
ランジスタＳＴ１，ＳＴ２とから構成される。メモリト
ランジスタＭＴは、基板の浮遊ゲート１４直下の領域を
光電変換領域ＰＤとする。このメモリトランジスタＭＴ
に、制御ゲート１６に正の書き込み電圧を印加した状態
で光照射することにより、光電変換領域ＰＤに生成され
た電荷が浮遊ゲート１４に注入保持されて、画素情報を
しきい値電圧として記憶する。
簡単で且つ複雑な製造工程も必要としないメモリ機能付
きの固体撮像装置を提供する。 【解決手段】 画素ユニット１は、シリコン基板１０の
ｐ型ウェル１２に形成された、浮遊ゲート１４と制御ゲ
ート１６を持つ不揮発性メモリトランジスタＭＴと、こ
のメモリトランジスタＭＴと拡散層１７を共有して各メ
モリトランジスタＭＴの両側に形成された選択ゲートト
ランジスタＳＴ１，ＳＴ２とから構成される。メモリト
ランジスタＭＴは、基板の浮遊ゲート１４直下の領域を
光電変換領域ＰＤとする。このメモリトランジスタＭＴ
に、制御ゲート１６に正の書き込み電圧を印加した状態
で光照射することにより、光電変換領域ＰＤに生成され
た電荷が浮遊ゲート１４に注入保持されて、画素情報を
しきい値電圧として記憶する。
Description
【０００１】
【発明の属する技術分野】この発明は、固体撮像装置に
係り、特に撮像した画像情報を不揮発に記憶するメモリ
機能を持つ固体撮像装置に関する。
係り、特に撮像した画像情報を不揮発に記憶するメモリ
機能を持つ固体撮像装置に関する。
【０００２】
【従来の技術】固体撮像装置として従来より、ＣＣＤ撮
像装置やＭＯＳ型撮像装置が知られている。ＣＣＤ撮像
装置は、フォトダイオード等の受光部で光電変換された
画素情報をＣＣＤにより電荷信号の状態で転送して読み
出す。ＭＯＳ型撮像装置では、受光部で光電変換された
画素情報をＭＯＳトランジスタにより直接出力信号線に
読み出す。
像装置やＭＯＳ型撮像装置が知られている。ＣＣＤ撮像
装置は、フォトダイオード等の受光部で光電変換された
画素情報をＣＣＤにより電荷信号の状態で転送して読み
出す。ＭＯＳ型撮像装置では、受光部で光電変換された
画素情報をＭＯＳトランジスタにより直接出力信号線に
読み出す。
【０００３】これらの固体撮像装置において、撮像した
画素情報を不揮発に記憶するメモリ機能を備えたもの
が、以下に例示するように従来より提案されている。 （１）ＣＣＤ撮像装置の受光部と垂直ＣＣＤ転送部の間
に不揮発性メモリトランジスタを設ける構造（特開平８
−３４０１００号公報）。 （２）不揮発性メモリトランジスタのドレインに接続さ
れる抵抗素子を光導電材料により形成して、光量に応じ
てドレイン印加電圧を変化させることにより、浮遊ゲー
トに光量に応じた電荷を注入する構造（特開平２−２３
７０７７号公報）。 （３）紫外線消去型の不揮発性メモリトランジスタの制
御ゲートに光通路を設けて、この光通路を通してチャネ
ル領域に照射される光量に応じて、浮遊ゲートに注入さ
れる電荷量を制御するようにした構造（特公平１−２６
１９３号公報）。
画素情報を不揮発に記憶するメモリ機能を備えたもの
が、以下に例示するように従来より提案されている。 （１）ＣＣＤ撮像装置の受光部と垂直ＣＣＤ転送部の間
に不揮発性メモリトランジスタを設ける構造（特開平８
−３４０１００号公報）。 （２）不揮発性メモリトランジスタのドレインに接続さ
れる抵抗素子を光導電材料により形成して、光量に応じ
てドレイン印加電圧を変化させることにより、浮遊ゲー
トに光量に応じた電荷を注入する構造（特開平２−２３
７０７７号公報）。 （３）紫外線消去型の不揮発性メモリトランジスタの制
御ゲートに光通路を設けて、この光通路を通してチャネ
ル領域に照射される光量に応じて、浮遊ゲートに注入さ
れる電荷量を制御するようにした構造（特公平１−２６
１９３号公報）。
【０００４】
【発明が解決しようとする課題】（１）の構造は、通常
のフレーム転送或いはインターライン転送型のＣＤＤ撮
像装置の受光部とＣＣＤ転送部の間に不揮発性メモリト
ランジスタを配置するので、単位画素面積が大きくな
り、撮像素子チップ面積も大きいものとなる。（２）の
構造は、光導電膜抵抗素子を用いるため、やはり単位画
素面積が大きくなり、また通常の撮像装置或いは不揮発
性メモリの製造工程にはない特殊な製造工程が必要であ
り、製造工程が複雑になる。（３）の構造は、制御ゲー
トに光通路を設けるという特殊構造であり、製造が容易
ではない。また書き込み方式にはホットエレクトロン注
入を利用しており、ホットエレクトロン注入を制御ゲー
トに開けた光通路からの光照射量により制御することは
実際上難しく、実用的ではない。
のフレーム転送或いはインターライン転送型のＣＤＤ撮
像装置の受光部とＣＣＤ転送部の間に不揮発性メモリト
ランジスタを配置するので、単位画素面積が大きくな
り、撮像素子チップ面積も大きいものとなる。（２）の
構造は、光導電膜抵抗素子を用いるため、やはり単位画
素面積が大きくなり、また通常の撮像装置或いは不揮発
性メモリの製造工程にはない特殊な製造工程が必要であ
り、製造工程が複雑になる。（３）の構造は、制御ゲー
トに光通路を設けるという特殊構造であり、製造が容易
ではない。また書き込み方式にはホットエレクトロン注
入を利用しており、ホットエレクトロン注入を制御ゲー
トに開けた光通路からの光照射量により制御することは
実際上難しく、実用的ではない。
【０００５】この発明は、単位画素面積及び消費電流が
小さく、構造が簡単で且つ複雑な製造工程も必要としな
いメモリ機能付きの固体撮像装置とその制御方法を提供
することを目的としている。
小さく、構造が簡単で且つ複雑な製造工程も必要としな
いメモリ機能付きの固体撮像装置とその制御方法を提供
することを目的としている。
【０００６】
【課題を解決するための手段】この発明に係る固体撮像
装置は、半導体基板と、この半導体基板に形成された、
電荷蓄積層と制御ゲートを持つ不揮発性メモリトランジ
スタと、この不揮発性メモリトランジスタと拡散層を共
有して前記各不揮発性メモリトランジスタの両側に形成
された選択ゲートトランジスタとを有し、前記不揮発性
メモリトランジスタは、前記半導体基板の前記電荷蓄積
層直下を光電変換領域として、光照射により前記光電変
換領域に生成された電荷が前記電荷蓄積層に注入保持さ
れて、画素情報をしきい値電圧として記憶することを特
徴とする。
装置は、半導体基板と、この半導体基板に形成された、
電荷蓄積層と制御ゲートを持つ不揮発性メモリトランジ
スタと、この不揮発性メモリトランジスタと拡散層を共
有して前記各不揮発性メモリトランジスタの両側に形成
された選択ゲートトランジスタとを有し、前記不揮発性
メモリトランジスタは、前記半導体基板の前記電荷蓄積
層直下を光電変換領域として、光照射により前記光電変
換領域に生成された電荷が前記電荷蓄積層に注入保持さ
れて、画素情報をしきい値電圧として記憶することを特
徴とする。
【０００７】この発明における固体撮像装置は、具体的
には、選択ゲートトランジスタをオフにし且つ、不揮発
性メモリトランジスタの制御ゲートに書き込み用電圧を
印加した状態で光照射することにより、光電変換領域で
生成された電荷をＦＮトンネリングにより電荷蓄積層に
注入する撮像モードと、選択ゲートトランジスタをオン
にし且つ、制御ゲートに読み出し用電圧を印加して不揮
発性メモリトランジスタの導通状態を検出することによ
り画素情報を読み出す読み出しモードと、を有するもの
とする。
には、選択ゲートトランジスタをオフにし且つ、不揮発
性メモリトランジスタの制御ゲートに書き込み用電圧を
印加した状態で光照射することにより、光電変換領域で
生成された電荷をＦＮトンネリングにより電荷蓄積層に
注入する撮像モードと、選択ゲートトランジスタをオン
にし且つ、制御ゲートに読み出し用電圧を印加して不揮
発性メモリトランジスタの導通状態を検出することによ
り画素情報を読み出す読み出しモードと、を有するもの
とする。
【０００８】この発明によると、従来のように受光部と
別に不揮発性メモリトランジスタを設ける構造と異な
り、不揮発性メモリトランジスタの電荷蓄積層直下の基
板領域を光電変換領域とすることにより、メモリ機能付
き撮像画素ユニットを小さい面積に形成することが可能
になる。不揮発性メモリとの両側に配置される選択ゲー
トトランジスタは、撮像時にはオフに保たれて、光電変
換領域に対するポテンシャルバリアを形成し、効率的な
光電変換を可能とする。また選択ゲートトランジスタ
は、不揮発性メモリトランジスタにしきい値の状態で保
持された画素情報を読み出す際のスイッチ素子として機
能する。従って、画素情報読み出しにＣＣＤを用いない
から、ＣＣＤを用いる従来の方式に比べて消費電流が小
さいものとなる。更に、この発明における画素ユニット
はＥＥＰＲＯＭメモリセルと同様の構造であって、格別
複雑な構造を用いることなく、簡単な製造工程で実現す
るができる。
別に不揮発性メモリトランジスタを設ける構造と異な
り、不揮発性メモリトランジスタの電荷蓄積層直下の基
板領域を光電変換領域とすることにより、メモリ機能付
き撮像画素ユニットを小さい面積に形成することが可能
になる。不揮発性メモリとの両側に配置される選択ゲー
トトランジスタは、撮像時にはオフに保たれて、光電変
換領域に対するポテンシャルバリアを形成し、効率的な
光電変換を可能とする。また選択ゲートトランジスタ
は、不揮発性メモリトランジスタにしきい値の状態で保
持された画素情報を読み出す際のスイッチ素子として機
能する。従って、画素情報読み出しにＣＣＤを用いない
から、ＣＣＤを用いる従来の方式に比べて消費電流が小
さいものとなる。更に、この発明における画素ユニット
はＥＥＰＲＯＭメモリセルと同様の構造であって、格別
複雑な構造を用いることなく、簡単な製造工程で実現す
るができる。
【０００９】この発明において好ましくは、半導体基板
に、不揮発性メモリトランジスタとその両側に配置され
た前記選択ゲートトランジスタとを１画素ユニットとし
て、複数の画素ユニットがマトリクス配列される。この
場合更に好ましくは、（１）画素ユニットがマトリクス
配列された半導体基板上に、各不揮発性メモリトランジ
スタの領域に対応した開口を持つ遮光膜が形成される。
（２）画素ユニットがマトリクス配列された半導体基板
上に、上方からの光を各不揮発性メモリトランジスタの
領域に集光させるマイクロレンズが形成される。画素ユ
ニットがマトリクス配列された半導体基板上に、各画素
ユニットに対応してカラーフィルタが形成される。
に、不揮発性メモリトランジスタとその両側に配置され
た前記選択ゲートトランジスタとを１画素ユニットとし
て、複数の画素ユニットがマトリクス配列される。この
場合更に好ましくは、（１）画素ユニットがマトリクス
配列された半導体基板上に、各不揮発性メモリトランジ
スタの領域に対応した開口を持つ遮光膜が形成される。
（２）画素ユニットがマトリクス配列された半導体基板
上に、上方からの光を各不揮発性メモリトランジスタの
領域に集光させるマイクロレンズが形成される。画素ユ
ニットがマトリクス配列された半導体基板上に、各画素
ユニットに対応してカラーフィルタが形成される。
【００１０】更に、マトリクス配列された画素ユニット
の画素情報を例えば１ラインずつ効率的に読み出すため
には、行方向に並ぶ画素ユニットの不揮発性メモリトラ
ンジスタの制御ゲートに共通接続された駆動線と、列方
向に並ぶ画素ユニットの一方の選択ゲートトランジスタ
の不揮発性メモリトランジスタと反対側の拡散層に共通
接続された信号出力線と、画素ユニットの他方の選択ゲ
ートトランジスタの不揮発性メモリトランジスタと反対
側の拡散層に共通接続された共通ソース線とを備える。
の画素情報を例えば１ラインずつ効率的に読み出すため
には、行方向に並ぶ画素ユニットの不揮発性メモリトラ
ンジスタの制御ゲートに共通接続された駆動線と、列方
向に並ぶ画素ユニットの一方の選択ゲートトランジスタ
の不揮発性メモリトランジスタと反対側の拡散層に共通
接続された信号出力線と、画素ユニットの他方の選択ゲ
ートトランジスタの不揮発性メモリトランジスタと反対
側の拡散層に共通接続された共通ソース線とを備える。
【００１１】具体的な画素情報読み出しのためのセンス
アンプ回路としては、（ａ）通常の不揮発性メモリにお
いて用いられているような電流増幅型のセンスアンプ回
路を信号出力線に接続するか、或いは（ｂ）共通ソース
線側からバイアスを与えて、ソースフォロア型の出力と
して、信号出力線に電圧増幅型のセンスアンプ回路を接
続する。
アンプ回路としては、（ａ）通常の不揮発性メモリにお
いて用いられているような電流増幅型のセンスアンプ回
路を信号出力線に接続するか、或いは（ｂ）共通ソース
線側からバイアスを与えて、ソースフォロア型の出力と
して、信号出力線に電圧増幅型のセンスアンプ回路を接
続する。
【００１２】画素ユニットがマトリクス配列されたこの
発明の固体撮像装置における撮像のための好ましい制御
方法は、不揮発メモリトランジスタの電荷蓄積層の電荷
を電気的に放出させる消去ステップと、選択ゲートトラ
ンジスタをオフにし且つ、不揮発性メモリトランジスタ
の制御ゲートに書き込み用電圧を印加した状態で不揮発
性メモリトランジスタ領域に光照射することより、光電
変換領域で生成された電荷を前記電荷蓄積層に注入させ
る撮像ステップと、選択ゲートトランジスタをオンにし
た状態で不揮発性メモリトランジスタの制御ゲートに読
み出し電圧を印加することにより、画素情報を読み出す
読み出しステップと、を有する。
発明の固体撮像装置における撮像のための好ましい制御
方法は、不揮発メモリトランジスタの電荷蓄積層の電荷
を電気的に放出させる消去ステップと、選択ゲートトラ
ンジスタをオフにし且つ、不揮発性メモリトランジスタ
の制御ゲートに書き込み用電圧を印加した状態で不揮発
性メモリトランジスタ領域に光照射することより、光電
変換領域で生成された電荷を前記電荷蓄積層に注入させ
る撮像ステップと、選択ゲートトランジスタをオンにし
た状態で不揮発性メモリトランジスタの制御ゲートに読
み出し電圧を印加することにより、画素情報を読み出す
読み出しステップと、を有する。
【００１３】また、アナログ情報である画素情報の不揮
発性メモリトランジスタの特性のばらつきの影響を除く
ためには、上述の基本的な制御ステップに加えて、その
消去ステップと撮像ステップの間に、選択ゲートトラン
ジスタをオフにし且つ、不揮発性メモリトランジスタの
制御ゲートに第１の書き込み用電圧を印加して、チャネ
ル領域に形成される反転層の電荷を前記電荷蓄積層に注
入する予備書き込みステップと、選択ゲートトランジス
タをオンにした状態で不揮発性メモリトランジスタの制
御ゲートに読み出し電圧を印加することにより、予備書
き込みステップで得られたダミー画素情報を読み出して
記憶する予備読み出しステップと、この予備読み出しス
テップで記憶されたダミー画素情報に基づいて不揮発性
メモリトランジスタのチャネル領域を予備充電するステ
ップと、を備える。
発性メモリトランジスタの特性のばらつきの影響を除く
ためには、上述の基本的な制御ステップに加えて、その
消去ステップと撮像ステップの間に、選択ゲートトラン
ジスタをオフにし且つ、不揮発性メモリトランジスタの
制御ゲートに第１の書き込み用電圧を印加して、チャネ
ル領域に形成される反転層の電荷を前記電荷蓄積層に注
入する予備書き込みステップと、選択ゲートトランジス
タをオンにした状態で不揮発性メモリトランジスタの制
御ゲートに読み出し電圧を印加することにより、予備書
き込みステップで得られたダミー画素情報を読み出して
記憶する予備読み出しステップと、この予備読み出しス
テップで記憶されたダミー画素情報に基づいて不揮発性
メモリトランジスタのチャネル領域を予備充電するステ
ップと、を備える。
【００１４】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の実施の形
態による固体撮像装置の一つの画素ユニット１の構成を
示している。画素ユニット１は、不揮発性メモリトラン
ジスタ（以下、単にメモリトランジスタという）ＭＴ
と、これらの両側に配置された二つの選択ゲートトラン
ジスタＳＴ１，ＳＴ２とから構成されている。これらの
メモリトランジスタＭＴ、選択ゲートトランジスタＳＴ
１，ＳＴ２は、ｐ型シリコン基板１０に形成されたｎ型
ウェル１１内のｐ型ウェル１２に形成されている。
の実施の形態を説明する。図１は、この発明の実施の形
態による固体撮像装置の一つの画素ユニット１の構成を
示している。画素ユニット１は、不揮発性メモリトラン
ジスタ（以下、単にメモリトランジスタという）ＭＴ
と、これらの両側に配置された二つの選択ゲートトラン
ジスタＳＴ１，ＳＴ２とから構成されている。これらの
メモリトランジスタＭＴ、選択ゲートトランジスタＳＴ
１，ＳＴ２は、ｐ型シリコン基板１０に形成されたｎ型
ウェル１１内のｐ型ウェル１２に形成されている。
【００１５】メモリトランジスタＭＴは、ｐ型ウェル１
２上に１０ｎｍ程度のトンネル絶縁膜１３を介して形成
された電荷蓄積層としての浮遊ゲート１４と、この上に
層間絶縁膜１５を介して形成された制御ゲート１６を有
する積層ゲート構造のＮＭＯＳトランジスタである。浮
遊ゲート１４及び制御ゲート１６は共に多結晶シリコン
又は金属シリサイドにより形成される。制御ゲート１６
に自己整合されて、ソース、ドレイン拡散層であるｎ-
型拡散層１７が形成されている。メモリトランジスタＭ
Ｔの制御ゲート１６は、撮像、記憶及び読み出しの制御
を行う駆動線である制御ゲート線ＣＧに接続される。
２上に１０ｎｍ程度のトンネル絶縁膜１３を介して形成
された電荷蓄積層としての浮遊ゲート１４と、この上に
層間絶縁膜１５を介して形成された制御ゲート１６を有
する積層ゲート構造のＮＭＯＳトランジスタである。浮
遊ゲート１４及び制御ゲート１６は共に多結晶シリコン
又は金属シリサイドにより形成される。制御ゲート１６
に自己整合されて、ソース、ドレイン拡散層であるｎ-
型拡散層１７が形成されている。メモリトランジスタＭ
Ｔの制御ゲート１６は、撮像、記憶及び読み出しの制御
を行う駆動線である制御ゲート線ＣＧに接続される。
【００１６】選択ゲートトランジスタＳＴ１，ＳＴ２は
それぞれ、メモリトランジスタＭＴと拡散層１７を共有
したＮＭＯＳトランジスタである。これら選択ゲートト
ランジスタＳＴ１，ＳＴ２のゲート絶縁膜１３ａはメモ
リトランジスタＭＴのトンネル絶縁膜１３に比べて厚
い。ゲート電極１６ａは、メモリトランジスタＭＴの制
御ゲート１６と同時に形成される。図では、ゲート電極
１６ａを一層のみで示しているが、実際の製造工程では
メモリトランジスタＭＴと同様の積層ゲート構造とし
て、二層のゲートを短絡してを用いるようにする。一方
の選択ゲートトランジスタＳＴ１のメモリトランジスタ
ＭＴと反対側のｎ-型拡散層１８はドレイン端子Ｄとな
り、これは画素ユニット１がマトリクス配列されたとき
に信号出力線に接続される。他方の選択ゲートトランジ
スタＳＴ２のメモリトランジスタＭＴと反対側のｎ-型
拡散層１８はソース端子Ｓとなり、これは画素ユニット
１がマトリクス配列されたときに共通ソース線に接続さ
れる。選択ゲートトランジスタＳＴ１，ＳＴ１のゲート
端子はそれぞれ、選択ゲート線ＳＧＤ，ＳＧＳに接続さ
れる。
それぞれ、メモリトランジスタＭＴと拡散層１７を共有
したＮＭＯＳトランジスタである。これら選択ゲートト
ランジスタＳＴ１，ＳＴ２のゲート絶縁膜１３ａはメモ
リトランジスタＭＴのトンネル絶縁膜１３に比べて厚
い。ゲート電極１６ａは、メモリトランジスタＭＴの制
御ゲート１６と同時に形成される。図では、ゲート電極
１６ａを一層のみで示しているが、実際の製造工程では
メモリトランジスタＭＴと同様の積層ゲート構造とし
て、二層のゲートを短絡してを用いるようにする。一方
の選択ゲートトランジスタＳＴ１のメモリトランジスタ
ＭＴと反対側のｎ-型拡散層１８はドレイン端子Ｄとな
り、これは画素ユニット１がマトリクス配列されたとき
に信号出力線に接続される。他方の選択ゲートトランジ
スタＳＴ２のメモリトランジスタＭＴと反対側のｎ-型
拡散層１８はソース端子Ｓとなり、これは画素ユニット
１がマトリクス配列されたときに共通ソース線に接続さ
れる。選択ゲートトランジスタＳＴ１，ＳＴ１のゲート
端子はそれぞれ、選択ゲート線ＳＧＤ，ＳＧＳに接続さ
れる。
【００１７】この実施の形態において、メモリトランジ
スタＭＴは、撮像された画素情報をしきい値の状態で不
揮発に記憶するものであると同時に、その浮遊ゲート１
４の直下のｐ型ウェル１２の波線で囲んだ領域が光電変
換領域ＰＤとなっている。即ち、メモリトランジスタＭ
Ｔの上方からの光は光電変換領域ＰＤに入る。この光電
変換領域ＰＤで生成される電子が、メモリトランジスタ
ＭＴの浮遊ゲート１４にＦＮトンネリングにより注入さ
れる。
スタＭＴは、撮像された画素情報をしきい値の状態で不
揮発に記憶するものであると同時に、その浮遊ゲート１
４の直下のｐ型ウェル１２の波線で囲んだ領域が光電変
換領域ＰＤとなっている。即ち、メモリトランジスタＭ
Ｔの上方からの光は光電変換領域ＰＤに入る。この光電
変換領域ＰＤで生成される電子が、メモリトランジスタ
ＭＴの浮遊ゲート１４にＦＮトンネリングにより注入さ
れる。
【００１８】なお、図１では、画素ユニット１内のソー
ス、ドレイン拡散層をすべてｎ-型層としている。これ
らのうち、メモリトランジスタＭＴのソース、ドレイン
拡散層１７については、ｎ-型層であることが必要であ
る。何故なら、高濃度のｎ+型層とすると、後に動作説
明するように、撮像時光電変換領域ＰＤを空乏化したと
きに、この空乏化領域にｎ+型層から直ちに電子が注入
されてしまうためである。一方、選択ゲートトランジス
タＳＴ１，ＳＴ２のメモリトランジスタＭＴと反対側の
ソース、ドレイン拡散層１８については、光電変換動作
に関係しないから、高濃度のｎ+型層とすることができ
る。
ス、ドレイン拡散層をすべてｎ-型層としている。これ
らのうち、メモリトランジスタＭＴのソース、ドレイン
拡散層１７については、ｎ-型層であることが必要であ
る。何故なら、高濃度のｎ+型層とすると、後に動作説
明するように、撮像時光電変換領域ＰＤを空乏化したと
きに、この空乏化領域にｎ+型層から直ちに電子が注入
されてしまうためである。一方、選択ゲートトランジス
タＳＴ１，ＳＴ２のメモリトランジスタＭＴと反対側の
ソース、ドレイン拡散層１８については、光電変換動作
に関係しないから、高濃度のｎ+型層とすることができ
る。
【００１９】図２は、この実施の形態での画素ユニット
１の撮像動作原理を説明するための基板電位関係を示し
ている。図２（ａ）は、画素ユニット１にバイアスを印
加しない状態である。この実施の形態の画素ユニット１
では、撮像時、選択ゲートトランジスタＳＴ１，ＳＴ２
はオフ状態（ＳＧＤ＝ＳＧＳ＝０Ｖ）に保ち、ｐ型ウェ
ル１２を０Ｖとして、まずメモりトランジスタＭＴの制
御ゲート１６に正の高電圧である書き込み電圧Ｖｐｐ
（例えば２０Ｖ）を印加する。これにより、図２（ｂ）
に示すように、メモリトランジスタＭＴの直下の光電変
換領域ＰＤの基板電位が上昇する。
１の撮像動作原理を説明するための基板電位関係を示し
ている。図２（ａ）は、画素ユニット１にバイアスを印
加しない状態である。この実施の形態の画素ユニット１
では、撮像時、選択ゲートトランジスタＳＴ１，ＳＴ２
はオフ状態（ＳＧＤ＝ＳＧＳ＝０Ｖ）に保ち、ｐ型ウェ
ル１２を０Ｖとして、まずメモりトランジスタＭＴの制
御ゲート１６に正の高電圧である書き込み電圧Ｖｐｐ
（例えば２０Ｖ）を印加する。これにより、図２（ｂ）
に示すように、メモリトランジスタＭＴの直下の光電変
換領域ＰＤの基板電位が上昇する。
【００２０】このバイアス状態を保ったまま、次にメモ
リトランジスタＭＴの領域に光照射する。これにより、
光電変換領域ＰＤで電子が生成されると、図２（ｃ）に
示すようにその部分の基板電位が低下する。この基板電
位低下により、メモリトランジスタＭＴのトンネル絶縁
膜１３には大きな電界がかかり、チャネル領域にたまっ
た電子がＦＮトンネリングにより浮遊ゲート１４に注入
される。これが画素ユニット１での撮像動作の原理であ
る。基板で生成される電子量は光量に応じて多くなり、
これに応じて浮遊ゲート１４に注入される電子量も多く
なる。即ち、メモリトランジスタＭＴには、光量に応じ
て異なるしきい値電圧として画素情報が撮像と同時に不
揮発に記憶されることになる。
リトランジスタＭＴの領域に光照射する。これにより、
光電変換領域ＰＤで電子が生成されると、図２（ｃ）に
示すようにその部分の基板電位が低下する。この基板電
位低下により、メモリトランジスタＭＴのトンネル絶縁
膜１３には大きな電界がかかり、チャネル領域にたまっ
た電子がＦＮトンネリングにより浮遊ゲート１４に注入
される。これが画素ユニット１での撮像動作の原理であ
る。基板で生成される電子量は光量に応じて多くなり、
これに応じて浮遊ゲート１４に注入される電子量も多く
なる。即ち、メモリトランジスタＭＴには、光量に応じ
て異なるしきい値電圧として画素情報が撮像と同時に不
揮発に記憶されることになる。
【００２１】以上の撮像、記憶の動作をより具体的に説
明する。制御ゲート１６に上述のように書き込み電圧Ｖ
ｐｐを印加したとき、浮遊ゲート１５の電位ＶＦＧは、
制御ゲート１６と浮遊ゲート１５の間の容量Ｃ１と、浮
遊ゲート１４と基板間容量Ｃ２の容量比で決まり、ＶＦ
Ｇ＝Ｖｐｐ・Ｃ２／（Ｃ１＋Ｃ２）となる。Ｃ２／（Ｃ
１＋Ｃ２）＝０．６程度とすると、浮遊ゲート１４の電
位は、ＶＦＧ＝１２Ｖ＋αとなる。αは、消去状態（浮
遊ゲート１４に電子が注入されていない状態）での浮遊
ゲートから見たしきい値シフト分であり、約２〜３Ｖで
ある。従って浮遊ゲート１４の電位は約１４Ｖとなる。
明する。制御ゲート１６に上述のように書き込み電圧Ｖ
ｐｐを印加したとき、浮遊ゲート１５の電位ＶＦＧは、
制御ゲート１６と浮遊ゲート１５の間の容量Ｃ１と、浮
遊ゲート１４と基板間容量Ｃ２の容量比で決まり、ＶＦ
Ｇ＝Ｖｐｐ・Ｃ２／（Ｃ１＋Ｃ２）となる。Ｃ２／（Ｃ
１＋Ｃ２）＝０．６程度とすると、浮遊ゲート１４の電
位は、ＶＦＧ＝１２Ｖ＋αとなる。αは、消去状態（浮
遊ゲート１４に電子が注入されていない状態）での浮遊
ゲートから見たしきい値シフト分であり、約２〜３Ｖで
ある。従って浮遊ゲート１４の電位は約１４Ｖとなる。
【００２２】一方、このときのｐ型ウェル１２の表面電
位は、表面不純物濃度が低いほど、またトンネル絶縁膜
１３の膜厚が薄いほど高くなる。トンネル絶縁膜１３の
膜厚を１０ｎｍ、ｐ型ウェル１２の表面濃度を１Ｅ１６
／ｃｍ3程度とすると、ｐ型ウェル１２の表面電位は、
約１３．５Ｖとなり、ほぼ浮遊ゲート１４に近い電位に
なる。図３（ａ）は、この状態でのメモリトランジスタ
ＭＴの制御ゲート１６からｐ型ウェル１２までの電位関
係をバンド図で示している。上述した容量結合により、
トンネル絶縁膜１３にかかる電界は小さい状態で、ｐ型
ウェル１２の表面電位が上昇して、ｐ型ウェル１２の表
面は空乏化した状態になる。但しこの状態は、長くは続
かず、数秒或いは数分保持されると、少数キャリアであ
る電子が励起されてｐ型ウェル１２の表面に蓄積され、
表面電位は低下してくる。
位は、表面不純物濃度が低いほど、またトンネル絶縁膜
１３の膜厚が薄いほど高くなる。トンネル絶縁膜１３の
膜厚を１０ｎｍ、ｐ型ウェル１２の表面濃度を１Ｅ１６
／ｃｍ3程度とすると、ｐ型ウェル１２の表面電位は、
約１３．５Ｖとなり、ほぼ浮遊ゲート１４に近い電位に
なる。図３（ａ）は、この状態でのメモリトランジスタ
ＭＴの制御ゲート１６からｐ型ウェル１２までの電位関
係をバンド図で示している。上述した容量結合により、
トンネル絶縁膜１３にかかる電界は小さい状態で、ｐ型
ウェル１２の表面電位が上昇して、ｐ型ウェル１２の表
面は空乏化した状態になる。但しこの状態は、長くは続
かず、数秒或いは数分保持されると、少数キャリアであ
る電子が励起されてｐ型ウェル１２の表面に蓄積され、
表面電位は低下してくる。
【００２３】この実施の形態では、この様なｐ型ウェル
での自然過程のキャリア励起を待たず、制御ゲートに書
き込み電圧Ｖｐｐを印加した状態でメモリトランジスタ
ＭＴの領域に光を照射する。そうすると、ｐ型ウェル１
２では電子が励起され、表面電位が低下する。この表面
電位低下は、照射光量に応じて大きくなる。このｐ型ウ
ェル１２の表面電位の低下により、図３（ｂ）に示すよ
うに電位関係が変化し、例えば表面電位が０．７Ｖ程度
に低下すると、トンネル絶縁膜１３には１３．３Ｖ程度
の電圧がかかることになる。これにより、ｐ型ウェル１
２の表面反転層の電子はＦＮトンネリングにより浮遊ゲ
ート１４に注入される。トンネル電流は電界に指数関数
的に比例して流れるため、表面電位の小さな動きを指数
関数的に増幅することが可能である。
での自然過程のキャリア励起を待たず、制御ゲートに書
き込み電圧Ｖｐｐを印加した状態でメモリトランジスタ
ＭＴの領域に光を照射する。そうすると、ｐ型ウェル１
２では電子が励起され、表面電位が低下する。この表面
電位低下は、照射光量に応じて大きくなる。このｐ型ウ
ェル１２の表面電位の低下により、図３（ｂ）に示すよ
うに電位関係が変化し、例えば表面電位が０．７Ｖ程度
に低下すると、トンネル絶縁膜１３には１３．３Ｖ程度
の電圧がかかることになる。これにより、ｐ型ウェル１
２の表面反転層の電子はＦＮトンネリングにより浮遊ゲ
ート１４に注入される。トンネル電流は電界に指数関数
的に比例して流れるため、表面電位の小さな動きを指数
関数的に増幅することが可能である。
【００２４】図４は、この実施の形態の画素ユニット１
による書き込み特性、即ちある一定量の光を照射した場
合の、書き込み時間に対するメモリトランジスタＭＴの
しきい値の変化を示す。図４のＡは光を照射しない場合
であり、１００ｍｓｅｃまでしきい値は変化していな
い。図４のＢは弱い光が照射された場合であり、1ｍｓ
ｅｃからしきい値が上昇をはじめ、表面電位が最低の値
になるまで直線的にしきい値が上昇する。Ｃはさらに強
い光が照射された場合を示しており、１００μｓｅｃか
らしきい値が上昇をはじめ、１ｍｓｅｃでは表面電位が
ほぼ０．７Ｖまで低下する場合のしきい値の変化を表し
ている。表面電位がほぼ０．７Ｖまで低下すると、しき
い値の上昇のスピードは低下し上昇曲線の傾きが緩やか
になる。Ｄは非常に強い光が照射された場合で、瞬時に
表面電位は０．７Ｖに低下する。そのためしきい値は急
峻に立ち上がり、その後緩やかな一定の傾きで上昇して
行く。
による書き込み特性、即ちある一定量の光を照射した場
合の、書き込み時間に対するメモリトランジスタＭＴの
しきい値の変化を示す。図４のＡは光を照射しない場合
であり、１００ｍｓｅｃまでしきい値は変化していな
い。図４のＢは弱い光が照射された場合であり、1ｍｓ
ｅｃからしきい値が上昇をはじめ、表面電位が最低の値
になるまで直線的にしきい値が上昇する。Ｃはさらに強
い光が照射された場合を示しており、１００μｓｅｃか
らしきい値が上昇をはじめ、１ｍｓｅｃでは表面電位が
ほぼ０．７Ｖまで低下する場合のしきい値の変化を表し
ている。表面電位がほぼ０．７Ｖまで低下すると、しき
い値の上昇のスピードは低下し上昇曲線の傾きが緩やか
になる。Ｄは非常に強い光が照射された場合で、瞬時に
表面電位は０．７Ｖに低下する。そのためしきい値は急
峻に立ち上がり、その後緩やかな一定の傾きで上昇して
行く。
【００２５】以上のようにこの実施の形態では、光の強
さにより表面電位が低下するスピードが異なることを利
用し、メモリトランジスタのしきい値電圧を光の強さに
比例して制御することで不揮発性の撮像素子を実現して
いる。例えば制御ゲート１６に書き込み電圧Ｖｐｐを印
加して１ｍｓｅｃ後にＶｐｐを０Ｖに戻した場合、強い
光が照射されたメモリトランジスタＭＴのしきい値は低
い値になっており、弱い光が照射されたメモリトランジ
スタＭＴのしきい値は高い値になっている。この記憶情
報はデバイスの電源をオフにしたあとでも保持される。
具体的には例えば、書き込み動作後にメモリトランジス
タのしきい値が−１Ｖから３Ｖの間にくるように、書き
込み電圧Ｖｐｐと、書き込み電圧Ｖｐｐの印加時間を調
整する。
さにより表面電位が低下するスピードが異なることを利
用し、メモリトランジスタのしきい値電圧を光の強さに
比例して制御することで不揮発性の撮像素子を実現して
いる。例えば制御ゲート１６に書き込み電圧Ｖｐｐを印
加して１ｍｓｅｃ後にＶｐｐを０Ｖに戻した場合、強い
光が照射されたメモリトランジスタＭＴのしきい値は低
い値になっており、弱い光が照射されたメモリトランジ
スタＭＴのしきい値は高い値になっている。この記憶情
報はデバイスの電源をオフにしたあとでも保持される。
具体的には例えば、書き込み動作後にメモリトランジス
タのしきい値が−１Ｖから３Ｖの間にくるように、書き
込み電圧Ｖｐｐと、書き込み電圧Ｖｐｐの印加時間を調
整する。
【００２６】記憶された画素情報を読み出す方法は、２
つの選択ゲートトランジスタＳＴ１，ＳＴ２とメモリト
ランジスタＭＴのゲートに正の電圧を印加し、メモリト
ランジスタＭＴに流れる電流をモニタする方法と、ソー
スから所定の電圧を供給しドレインに現れる電圧をモニ
タするソースフォロアタイプの読み出し方法と２種類あ
る。いずれの場合もメモリトランジスタＭＴの制御ゲー
トに与える読み出し電圧はメモリトランジスタＭＴの最
大しきい値電圧以上に設定する必要がある。例えば上記
のように、メモリトランジスタＭＴのしきい値が−１Ｖ
から３Ｖに設定される場合、制御ゲート１６に与える読
み出し電圧は３Ｖに設定する。このときメモリトランジ
スタＭＴに流れる電流はそのしきい値電圧に比例する。
またソースフォロアタイプの場合、制御ゲート１６に３
Ｖ、共通ソースに４Ｖの電圧を供給すると、ドレイン部
には３Ｖ−Ｖｔｈ（Ｖｔｈ；メモリトランジスタＭＴの
しきい値）の電圧が現われる。後者のソースフォロアタ
イプの方がより正確にメモリトランジスタＭＴの画素情
報を読み出すことができる。
つの選択ゲートトランジスタＳＴ１，ＳＴ２とメモリト
ランジスタＭＴのゲートに正の電圧を印加し、メモリト
ランジスタＭＴに流れる電流をモニタする方法と、ソー
スから所定の電圧を供給しドレインに現れる電圧をモニ
タするソースフォロアタイプの読み出し方法と２種類あ
る。いずれの場合もメモリトランジスタＭＴの制御ゲー
トに与える読み出し電圧はメモリトランジスタＭＴの最
大しきい値電圧以上に設定する必要がある。例えば上記
のように、メモリトランジスタＭＴのしきい値が−１Ｖ
から３Ｖに設定される場合、制御ゲート１６に与える読
み出し電圧は３Ｖに設定する。このときメモリトランジ
スタＭＴに流れる電流はそのしきい値電圧に比例する。
またソースフォロアタイプの場合、制御ゲート１６に３
Ｖ、共通ソースに４Ｖの電圧を供給すると、ドレイン部
には３Ｖ−Ｖｔｈ（Ｖｔｈ；メモリトランジスタＭＴの
しきい値）の電圧が現われる。後者のソースフォロアタ
イプの方がより正確にメモリトランジスタＭＴの画素情
報を読み出すことができる。
【００２７】撮像された画素情報は不揮発に記憶される
から、次の撮像動作のためには画素情報を消去すること
が必要である。この消去動作も電気的に行われる。消去
動作では、制御ゲート１６を０Ｖとして、ｐ型ウェル１
２及びｎ型ウェル１１に書き込み電圧と同程度の正の消
去電圧を印加する。このとき選択ゲートトランジスタＳ
Ｔ１，ＳＴ２はオフに保つ。これによりメモリトランジ
スタＭＴの浮遊ゲート１４の電子は基板に放出され、画
素情報が消去される。
から、次の撮像動作のためには画素情報を消去すること
が必要である。この消去動作も電気的に行われる。消去
動作では、制御ゲート１６を０Ｖとして、ｐ型ウェル１
２及びｎ型ウェル１１に書き込み電圧と同程度の正の消
去電圧を印加する。このとき選択ゲートトランジスタＳ
Ｔ１，ＳＴ２はオフに保つ。これによりメモリトランジ
スタＭＴの浮遊ゲート１４の電子は基板に放出され、画
素情報が消去される。
【００２８】二次元イメージセンサを構成する場合に
は、画素ユニット１が基板上にマトリクス配列される。
その画素アレイのレイアウト例を図５に示す。図６及び
図７はそれぞれ、図５のＡ−Ａ’，Ｂ−Ｂ’断面図であ
る。シリコン基板１０のｐ型ウェル１２は、画素アレイ
に共通に形成される。このｐ型ウェル１２には、図示の
ように素子分離絶縁膜２１が形成されて素子形成領域が
区画される。素子分離絶縁膜２１は例えば、基板に溝を
加工してシリコン酸化膜等を埋め込むＳＴＩ（Ｓｈａｌ
ｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術によ
り形成される。
は、画素ユニット１が基板上にマトリクス配列される。
その画素アレイのレイアウト例を図５に示す。図６及び
図７はそれぞれ、図５のＡ−Ａ’，Ｂ−Ｂ’断面図であ
る。シリコン基板１０のｐ型ウェル１２は、画素アレイ
に共通に形成される。このｐ型ウェル１２には、図示の
ように素子分離絶縁膜２１が形成されて素子形成領域が
区画される。素子分離絶縁膜２１は例えば、基板に溝を
加工してシリコン酸化膜等を埋め込むＳＴＩ（Ｓｈａｌ
ｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術によ
り形成される。
【００２９】この様に素子分離された基板に、メモリト
ランジスタＭＴと二つの選択ゲートトランジスタＳＴ
１，ＳＴ２からなる画素ユニット１がマトリクス配列さ
れる。図５では、一つの画素ユニット１の範囲を一点鎖
線で示している。行方向に並ぶ画素ユニット１のメモリ
トランジスタＭＴの制御ゲート１６は連続的にパターン
形成されて、これが制御ゲート線ＣＧとなる。選択ゲー
トトランジスタＳＴ１，ＳＴ２のゲート電極１６ａも同
様に行方向に連続するようにパターン形成されて選択ゲ
ート線ＳＧＤ，ＳＧＳとなる。
ランジスタＭＴと二つの選択ゲートトランジスタＳＴ
１，ＳＴ２からなる画素ユニット１がマトリクス配列さ
れる。図５では、一つの画素ユニット１の範囲を一点鎖
線で示している。行方向に並ぶ画素ユニット１のメモリ
トランジスタＭＴの制御ゲート１６は連続的にパターン
形成されて、これが制御ゲート線ＣＧとなる。選択ゲー
トトランジスタＳＴ１，ＳＴ２のゲート電極１６ａも同
様に行方向に連続するようにパターン形成されて選択ゲ
ート線ＳＧＤ，ＳＧＳとなる。
【００３０】前述のように，撮像時には、選択ゲートト
ランジスタＳＴ１，ＳＴ２をオフにした状態で制御ゲー
ト１６に高電圧の書き込み電圧Ｖｐｐが印加され、メモ
リトランジスタＭＴの基板表面電位が１０数Ｖまで上昇
する。このとき、選択ゲートトランジスタＳＴ１，ＳＴ
２のチャネル領域で表面ブレークダウンが生じることが
ないようにするためには、選択ゲートトランジスタＳＴ
１，ＳＴ２のゲート酸化膜１３ａはメモリトランジスタ
ＭＴのトンネル絶縁膜１３より厚くすることが必要であ
る。また、同じ条件下で選択ゲートトランジスタＳＴ
１，ＳＴ２がパンチスルーを起こさないことが必要であ
る。そのためには、選択ゲートトランジスタＳＴ１，Ｓ
Ｔ２のチャネル長をメモリトランジスタＭＴのそれより
大きくすることが好ましい。
ランジスタＳＴ１，ＳＴ２をオフにした状態で制御ゲー
ト１６に高電圧の書き込み電圧Ｖｐｐが印加され、メモ
リトランジスタＭＴの基板表面電位が１０数Ｖまで上昇
する。このとき、選択ゲートトランジスタＳＴ１，ＳＴ
２のチャネル領域で表面ブレークダウンが生じることが
ないようにするためには、選択ゲートトランジスタＳＴ
１，ＳＴ２のゲート酸化膜１３ａはメモリトランジスタ
ＭＴのトンネル絶縁膜１３より厚くすることが必要であ
る。また、同じ条件下で選択ゲートトランジスタＳＴ
１，ＳＴ２がパンチスルーを起こさないことが必要であ
る。そのためには、選択ゲートトランジスタＳＴ１，Ｓ
Ｔ２のチャネル長をメモリトランジスタＭＴのそれより
大きくすることが好ましい。
【００３１】画素ユニット１が配列形成された基板には
層間絶縁膜２２を介してＡｌ膜等の金属膜をパターン形
成した信号出力線（ＤＬ）２３が配設される。信号出力
線２３は、画素ユニット１の選択ゲートトランジスタＳ
Ｔ１のメモリトランジスタＭＴと反対側のドレイン拡散
層１８にコンタクトさせて、列方向にならぶ画素ユニッ
ト１に対して連続的に配設される。但し信号出力線２３
は、画素ユニット１に対する光照射を妨げないように、
図５に示したように素子分離絶縁膜２１の領域上に配設
される。画素ユニット１のもう一方の選択ゲートトラン
ジスタＳＴ２のメモリトランジスタＭＴと反対側のソー
ス側拡散層１８は、図の場合行方向に連続的に形成さ
れ、これには全画素ユニット１に共通の共通ソース線Ｓ
Ｌが接続される。
層間絶縁膜２２を介してＡｌ膜等の金属膜をパターン形
成した信号出力線（ＤＬ）２３が配設される。信号出力
線２３は、画素ユニット１の選択ゲートトランジスタＳ
Ｔ１のメモリトランジスタＭＴと反対側のドレイン拡散
層１８にコンタクトさせて、列方向にならぶ画素ユニッ
ト１に対して連続的に配設される。但し信号出力線２３
は、画素ユニット１に対する光照射を妨げないように、
図５に示したように素子分離絶縁膜２１の領域上に配設
される。画素ユニット１のもう一方の選択ゲートトラン
ジスタＳＴ２のメモリトランジスタＭＴと反対側のソー
ス側拡散層１８は、図の場合行方向に連続的に形成さ
れ、これには全画素ユニット１に共通の共通ソース線Ｓ
Ｌが接続される。
【００３２】信号出力線２３が形成された基板上には更
に、層間絶縁膜２４を介して、遮光膜２５が形成されて
いる。遮光膜２５は、画素ユニット１以外の領域への無
用な光入射を防ぐためのもので、図５に破線で示したよ
うに画素ユニット１の領域に光入射窓となる開口２６を
持つようにパターン形成される。カラー画像撮像のため
には、遮光膜２５が形成された基板上には更に層間絶縁
膜２７を介してカラーフィルタ２８が形成される。カラ
ーフィルタ２８が形成された面には更に、上方からの光
を画素ユニット１の領域に集光するために、オンウェハ
マイクロレンズ２９が形成される。
に、層間絶縁膜２４を介して、遮光膜２５が形成されて
いる。遮光膜２５は、画素ユニット１以外の領域への無
用な光入射を防ぐためのもので、図５に破線で示したよ
うに画素ユニット１の領域に光入射窓となる開口２６を
持つようにパターン形成される。カラー画像撮像のため
には、遮光膜２５が形成された基板上には更に層間絶縁
膜２７を介してカラーフィルタ２８が形成される。カラ
ーフィルタ２８が形成された面には更に、上方からの光
を画素ユニット１の領域に集光するために、オンウェハ
マイクロレンズ２９が形成される。
【００３３】図８は、以上のように構成される二次元イ
メージセンサの等価回路を示している。各画素ユニット
１の制御ゲート線ＣＧ及び選択ゲート線ＳＧＤ、ＳＧＳ
の端部には、撮像及び読み出し時にこれらに必要な駆動
電圧を供給するＣＧドライバ３１が配置される。信号出
力線ＤＬにはセンスアンプ回路３２が接続される。共通
ソース線ＳＬには、ＳＬドライバ３３が接続される。各
ＣＧドライバ３１には、昇圧回路を含む駆動電圧発生回
路（図示しない）から、共通制御ゲート線ＧＣＧ、共通
選択ゲート線ＧＳＧＤ、ＧＳＧＳを介して、制御ゲート
線ＣＧ、選択ゲート線ＳＧＤ、ＳＧＳに与えられる駆動
電圧が共通に供給される。ＣＧドライバ３１は、クロッ
クＣＬＫにより制御されて順次活性化されるようにシフ
トレジスタ機能を内蔵する。これによりマトリクス配列
された画素ユニット１が１行ずつ順次選択される線順次
走査の駆動がなされる。
メージセンサの等価回路を示している。各画素ユニット
１の制御ゲート線ＣＧ及び選択ゲート線ＳＧＤ、ＳＧＳ
の端部には、撮像及び読み出し時にこれらに必要な駆動
電圧を供給するＣＧドライバ３１が配置される。信号出
力線ＤＬにはセンスアンプ回路３２が接続される。共通
ソース線ＳＬには、ＳＬドライバ３３が接続される。各
ＣＧドライバ３１には、昇圧回路を含む駆動電圧発生回
路（図示しない）から、共通制御ゲート線ＧＣＧ、共通
選択ゲート線ＧＳＧＤ、ＧＳＧＳを介して、制御ゲート
線ＣＧ、選択ゲート線ＳＧＤ、ＳＧＳに与えられる駆動
電圧が共通に供給される。ＣＧドライバ３１は、クロッ
クＣＬＫにより制御されて順次活性化されるようにシフ
トレジスタ機能を内蔵する。これによりマトリクス配列
された画素ユニット１が１行ずつ順次選択される線順次
走査の駆動がなされる。
【００３４】但し、撮像及び消去の動作は、全画素ユニ
ットで同時に行われることが好ましい。そのためには、
すべてのＣＧドライバ３１が同時に活性化される全選択
機能を持たせる。即ち、撮像時は、全ＣＧドライバ３１
が、制御ゲートＣＧに対して書き込み電圧Ｖｐｐを供給
し、選択ゲート線ＳＧＤ，ＳＧＳに０Ｖを供給する。こ
れにより画素アレイでの全面撮像、書き込みが行われ、
１フレームの画像データが記憶される。この１フレーム
の画像データの読み出しは、例えばＣＧドライバ３１に
よる線順次走査により、１行ずつ行われる。消去時は、
全ＣＧドライバ３１が、制御ゲートＣＧ、選択ゲート線
ＳＧＤ，ＳＧＳに０Ｖを供給し、図示しない駆動回路か
ら画素アレイに共通のｐ型ウェル１２及びｎ型ウェル１
１に消去電圧を印加する。これにより、画素アレイの全
面消去ができる。
ットで同時に行われることが好ましい。そのためには、
すべてのＣＧドライバ３１が同時に活性化される全選択
機能を持たせる。即ち、撮像時は、全ＣＧドライバ３１
が、制御ゲートＣＧに対して書き込み電圧Ｖｐｐを供給
し、選択ゲート線ＳＧＤ，ＳＧＳに０Ｖを供給する。こ
れにより画素アレイでの全面撮像、書き込みが行われ、
１フレームの画像データが記憶される。この１フレーム
の画像データの読み出しは、例えばＣＧドライバ３１に
よる線順次走査により、１行ずつ行われる。消去時は、
全ＣＧドライバ３１が、制御ゲートＣＧ、選択ゲート線
ＳＧＤ，ＳＧＳに０Ｖを供給し、図示しない駆動回路か
ら画素アレイに共通のｐ型ウェル１２及びｎ型ウェル１
１に消去電圧を印加する。これにより、画素アレイの全
面消去ができる。
【００３５】センスアンプ回路３２は、図９（ａ）に示
す電流増幅型と図９（ｂ）に示す電圧増幅型のいずれか
が用いられる。図９（ａ）の電流増幅型センスアンプ
は、信号出力線ＤＬをクランプ用ＮＭＯＳトランジスタ
９２を介して電流源負荷９１を接続することにより構成
される。このセンスアンプ形式を用いる場合、ＳＬドラ
イバ３３により共通ソース線ＳＬは０Ｖとして読み出し
を行う。ソース信号出力線ＤＬは画素ユニット１の画素
情報に応じて電流引き込み量が異なり、これに応じてレ
ベルが異なるアナログ出力Ｖｏｕｔが得られる。
す電流増幅型と図９（ｂ）に示す電圧増幅型のいずれか
が用いられる。図９（ａ）の電流増幅型センスアンプ
は、信号出力線ＤＬをクランプ用ＮＭＯＳトランジスタ
９２を介して電流源負荷９１を接続することにより構成
される。このセンスアンプ形式を用いる場合、ＳＬドラ
イバ３３により共通ソース線ＳＬは０Ｖとして読み出し
を行う。ソース信号出力線ＤＬは画素ユニット１の画素
情報に応じて電流引き込み量が異なり、これに応じてレ
ベルが異なるアナログ出力Ｖｏｕｔが得られる。
【００３６】図９（ｂ）のセンスアンプは、信号出力線
ＤＬの出力電圧と基準電圧ＶＲＥＦとを比較する差動増
幅器９３である。このセンスアンプ形式を用いる場合に
は、ＳＬドライバ３３により共通ソース線ＳＬに電源Ｖ
ｃｃを与える。これにより、信号出力線ＤＬには、画素
ユニットのメモリトランジスタＭＴによるソースフォロ
ア出力電圧が得られる。この出力電圧を増幅することに
より、各画素のアナログ出力Ｖｏｕｔが得られる。
ＤＬの出力電圧と基準電圧ＶＲＥＦとを比較する差動増
幅器９３である。このセンスアンプ形式を用いる場合に
は、ＳＬドライバ３３により共通ソース線ＳＬに電源Ｖ
ｃｃを与える。これにより、信号出力線ＤＬには、画素
ユニットのメモリトランジスタＭＴによるソースフォロ
ア出力電圧が得られる。この出力電圧を増幅することに
より、各画素のアナログ出力Ｖｏｕｔが得られる。
【００３７】ＣＧドライバ３１により線順次走査の読み
出しを行った場合、図８のように信号出力線ＤＬにそれ
ぞれセンスアンプ回路３２を設けた場合には、これらの
センスアンプ回路３２に１ライン分の画素データが並列
に得られる。この並列画素データを更にシリアル画素デ
ータに変換して出力したい場合には、図１０に示すよう
にセンスアンプ回路３１の出力にシフトレジスタ１０１
を設ければよい。このシフトレジスタ１０１によりパラ
レル／シリアル変換を行うことにより、１ラインずつの
画像データを順次シリアルデータに変換して、１フレー
ムの画像データを出力することが可能になる。
出しを行った場合、図８のように信号出力線ＤＬにそれ
ぞれセンスアンプ回路３２を設けた場合には、これらの
センスアンプ回路３２に１ライン分の画素データが並列
に得られる。この並列画素データを更にシリアル画素デ
ータに変換して出力したい場合には、図１０に示すよう
にセンスアンプ回路３１の出力にシフトレジスタ１０１
を設ければよい。このシフトレジスタ１０１によりパラ
レル／シリアル変換を行うことにより、１ラインずつの
画像データを順次シリアルデータに変換して、１フレー
ムの画像データを出力することが可能になる。
【００３８】画素情報をシリアルに出力する方法とし
て、図１１に示すように、複数本の信号出力線ＤＬに対
して一つのセンスアンプ回路３１を配置し、複数本の信
号出力線ＤＬの一つを選択信号ＣＳＬにより駆動される
セレクトゲート１１１により選択するように構成するこ
ともできる。例えば、全信号出力線Ｄｌに対して一つの
センスアンプ回路３２を用意して、選択信号ＣＳＬによ
り順次信号出力線ＤＬを選択することにより、１ライン
の画像データをシリアルデータとして出力することがで
きる。或いはまた、信号出力線ＤＬを複数本ずつ一つの
センスアンプ回路３２に接続する方式で複数のセンスア
ンプ回路を設けるようにしてもよい。
て、図１１に示すように、複数本の信号出力線ＤＬに対
して一つのセンスアンプ回路３１を配置し、複数本の信
号出力線ＤＬの一つを選択信号ＣＳＬにより駆動される
セレクトゲート１１１により選択するように構成するこ
ともできる。例えば、全信号出力線Ｄｌに対して一つの
センスアンプ回路３２を用意して、選択信号ＣＳＬによ
り順次信号出力線ＤＬを選択することにより、１ライン
の画像データをシリアルデータとして出力することがで
きる。或いはまた、信号出力線ＤＬを複数本ずつ一つの
センスアンプ回路３２に接続する方式で複数のセンスア
ンプ回路を設けるようにしてもよい。
【００３９】この実施の形態によると、ＥＥＰＲＯＭフ
ラッシュメモリで使用されるような小さな面積でひとつ
の画素ユニットを構成できるため、非常に高い解像度の
撮像素子を実現することができる。例えば、０．４μｍ
ルールのプロセスを用いた場合、ひとつの撮像画素ユニ
ットを２．５μｍ2で実現できる。これは、現在実用化
されているＭＯＳ型イメージセンサの１画素面積３０μ
ｍ2程度と比較して非常に小さい。また消費電流は、書
き込み、消去時に必要な高電圧を得るための昇圧回路で
の消費電流が支配的となり、現在実用化されているフラ
ッシュメモリと同程度の約２０ｍＡとなる。このため消
費電力は約６６ｍＷで、現在実用化されているＭＯＳ型
イメージセンサと同程度になり、ＣＣＤ型イメージセン
サに比較して非常に小さな消費電力で不揮発性の撮像素
子を実現できる。また光照射による電荷の増減をトンネ
ル電流に置き換えて記憶するため、電荷の量の変化に対
して指数関数的にトンネル電流が変化する。このため入
射光に対して感度がよいという特徴もある。
ラッシュメモリで使用されるような小さな面積でひとつ
の画素ユニットを構成できるため、非常に高い解像度の
撮像素子を実現することができる。例えば、０．４μｍ
ルールのプロセスを用いた場合、ひとつの撮像画素ユニ
ットを２．５μｍ2で実現できる。これは、現在実用化
されているＭＯＳ型イメージセンサの１画素面積３０μ
ｍ2程度と比較して非常に小さい。また消費電流は、書
き込み、消去時に必要な高電圧を得るための昇圧回路で
の消費電流が支配的となり、現在実用化されているフラ
ッシュメモリと同程度の約２０ｍＡとなる。このため消
費電力は約６６ｍＷで、現在実用化されているＭＯＳ型
イメージセンサと同程度になり、ＣＣＤ型イメージセン
サに比較して非常に小さな消費電力で不揮発性の撮像素
子を実現できる。また光照射による電荷の増減をトンネ
ル電流に置き換えて記憶するため、電荷の量の変化に対
して指数関数的にトンネル電流が変化する。このため入
射光に対して感度がよいという特徴もある。
【００４０】この実施の形態において、画素情報を消去
してから次の撮像書き込み動作に入るまでの時間が長い
場合、消去状態のメモリトランジスタＭＴのチャンネル
表面には熱的に不要な電子が発生してチャンネル電位を
変化させる。このためその後の書き込み時に制御ゲート
に一定の電圧を印加しても、チャンネルの表面電位は同
じにならない場合がある。このため書き込み動作に入る
前に、選択ゲートトランジスタを導通状態とし、信号出
力線ＤＬに正の小さな電圧を印加する事でこの熱的に発
生した不要な電子を信号出力線ＤＬ側に逃がしてやる事
ができる。こうする事で書き込み動作を安定化すること
ができる。
してから次の撮像書き込み動作に入るまでの時間が長い
場合、消去状態のメモリトランジスタＭＴのチャンネル
表面には熱的に不要な電子が発生してチャンネル電位を
変化させる。このためその後の書き込み時に制御ゲート
に一定の電圧を印加しても、チャンネルの表面電位は同
じにならない場合がある。このため書き込み動作に入る
前に、選択ゲートトランジスタを導通状態とし、信号出
力線ＤＬに正の小さな電圧を印加する事でこの熱的に発
生した不要な電子を信号出力線ＤＬ側に逃がしてやる事
ができる。こうする事で書き込み動作を安定化すること
ができる。
【００４１】図１２は、他の実施の形態による撮像書き
込みの方法である。上記実施の形態において、各メモリ
トランジスタＭｔの書きこみ特性は、メモリトランジス
タ毎にばらつく。これはメモリトランジスタＭＴのトン
ネル酸化膜が均一に製造することが困難であり、酸化膜
厚及び酸化膜質がばらつくことによる。このため同じ電
界がトンネル酸化膜に印加されても、しきい値の上昇が
大きいメモリトランジスタと小さいメモリトランジスタ
が存在する。このメモリトランジスタのしきい値のばら
つきは、読出し時に画像データの明るさのむらとなって
現れるため、できるだけ小さくすることが好ましい。
込みの方法である。上記実施の形態において、各メモリ
トランジスタＭｔの書きこみ特性は、メモリトランジス
タ毎にばらつく。これはメモリトランジスタＭＴのトン
ネル酸化膜が均一に製造することが困難であり、酸化膜
厚及び酸化膜質がばらつくことによる。このため同じ電
界がトンネル酸化膜に印加されても、しきい値の上昇が
大きいメモリトランジスタと小さいメモリトランジスタ
が存在する。このメモリトランジスタのしきい値のばら
つきは、読出し時に画像データの明るさのむらとなって
現れるため、できるだけ小さくすることが好ましい。
【００４２】この実施の形態では、上の素子特性のばら
つきの影響を除くために、予備的にダミー書き込みを行
うようにする。撮像素子構造は先の実施の形態と同じで
あるとする。最初に、弱い書き込み条件でダミーで書き
込みを行う（Ｓ１）。この弱い書きこみ動作は信号出力
線ＤＬ及びソース側選択ゲート線ＳＧＳを０Ｖに、ドレ
イン側選択ゲート線ＳＧＤを電源電圧Ｖｃｃに、制御ゲ
ート線ＣＧを予備書き込みのための書き込み電位Ｖｐｐ
１に設定して実行される。このとき、選択ゲート線ＳＧ
ＤがＶｃｃのため、ドレイン側の選択ゲートトランジス
タＳＴ１は十分オンする。従って、信号出力線ＤＬから
電子が供給され、メモリトランジスタＭＴのチャネル領
域に反転層が形成されて基板表面電位は最も下がった状
態となる。この結果、浮遊ゲートと基板間のトンネル絶
縁膜に大きな電界が生じる。この電界は、メモリトラン
ジスタＭＴのしきい値が所定の時間内に１Ｖ近辺になる
よう設定される。
つきの影響を除くために、予備的にダミー書き込みを行
うようにする。撮像素子構造は先の実施の形態と同じで
あるとする。最初に、弱い書き込み条件でダミーで書き
込みを行う（Ｓ１）。この弱い書きこみ動作は信号出力
線ＤＬ及びソース側選択ゲート線ＳＧＳを０Ｖに、ドレ
イン側選択ゲート線ＳＧＤを電源電圧Ｖｃｃに、制御ゲ
ート線ＣＧを予備書き込みのための書き込み電位Ｖｐｐ
１に設定して実行される。このとき、選択ゲート線ＳＧ
ＤがＶｃｃのため、ドレイン側の選択ゲートトランジス
タＳＴ１は十分オンする。従って、信号出力線ＤＬから
電子が供給され、メモリトランジスタＭＴのチャネル領
域に反転層が形成されて基板表面電位は最も下がった状
態となる。この結果、浮遊ゲートと基板間のトンネル絶
縁膜に大きな電界が生じる。この電界は、メモリトラン
ジスタＭＴのしきい値が所定の時間内に１Ｖ近辺になる
よう設定される。
【００４３】この弱い書きこみ動作が終了した後、先の
実施の形態での読出し動作と同様に各画素ユニットのデ
ータ（即ちダミー画像情報）を読み出す（Ｓ２）。この
とき、図１３に示すように、センスアンプ回路３２で読
み出した画素情報の電位は、一旦記憶回路１３１に書き
込んで保持する（Ｓ３）。この電位記憶回路１３１とし
ては、センスアンプ回路３２の出力電圧であるアナログ
信号を一旦デジタル信号に変換して記憶する技術、或い
はキャパシタに蓄積される電荷の形で記憶する技術が用
いられる。
実施の形態での読出し動作と同様に各画素ユニットのデ
ータ（即ちダミー画像情報）を読み出す（Ｓ２）。この
とき、図１３に示すように、センスアンプ回路３２で読
み出した画素情報の電位は、一旦記憶回路１３１に書き
込んで保持する（Ｓ３）。この電位記憶回路１３１とし
ては、センスアンプ回路３２の出力電圧であるアナログ
信号を一旦デジタル信号に変換して記憶する技術、或い
はキャパシタに蓄積される電荷の形で記憶する技術が用
いられる。
【００４４】次に、記憶回路１３１に記憶されたダミー
画像情報に基づき、電位供給回路１３２から信号出力線
ＤＬに所定の電圧を与える。この電位供給回路１３２
は、電位記憶回路１３１に記憶されているメモリトラン
ジスタのしきい値が高い場合には高い電圧を、逆に電位
記憶回路１３１に記憶されているメモリトランジスタの
しきい値が低い場合には低い電圧を供給するものとす
る。信号出力線ＤＬの電位が確定した後、選択ゲート線
ＳＧＤと制御ゲート線ＣＧに、書き込み用電圧Ｖｐｐよ
り低く、電源Ｖｃｃより高い中間のパス電圧Ｖｐａｓｓ
を印加する。こうすることにより、メモリトランジスタ
ＭＴのチャンネル部に信号出力線ＤＬからメモリトラン
ジスタＭＴのしきい値に対応した正の電位を転送して、
チャネルを予備充電することができる（Ｓ５）。即ち、
浮遊ゲート下の基板表面の初期電位をメモリトランジス
タＭＴのしきい値に対応して変化させることができる。
言い換えれば、書きこみ速度の速いメモリトランジスタ
ＭＴを持つ画素ユニットでは、そのメモリトランジスタ
ＭＴの基板表面の初期電位は高く設定される。逆に書き
こみ速度の遅いメモリトランジスタＭＴを持つ画素ユニ
ットでは、その基板表面の初期電位は低く設定される。
画像情報に基づき、電位供給回路１３２から信号出力線
ＤＬに所定の電圧を与える。この電位供給回路１３２
は、電位記憶回路１３１に記憶されているメモリトラン
ジスタのしきい値が高い場合には高い電圧を、逆に電位
記憶回路１３１に記憶されているメモリトランジスタの
しきい値が低い場合には低い電圧を供給するものとす
る。信号出力線ＤＬの電位が確定した後、選択ゲート線
ＳＧＤと制御ゲート線ＣＧに、書き込み用電圧Ｖｐｐよ
り低く、電源Ｖｃｃより高い中間のパス電圧Ｖｐａｓｓ
を印加する。こうすることにより、メモリトランジスタ
ＭＴのチャンネル部に信号出力線ＤＬからメモリトラン
ジスタＭＴのしきい値に対応した正の電位を転送して、
チャネルを予備充電することができる（Ｓ５）。即ち、
浮遊ゲート下の基板表面の初期電位をメモリトランジス
タＭＴのしきい値に対応して変化させることができる。
言い換えれば、書きこみ速度の速いメモリトランジスタ
ＭＴを持つ画素ユニットでは、そのメモリトランジスタ
ＭＴの基板表面の初期電位は高く設定される。逆に書き
こみ速度の遅いメモリトランジスタＭＴを持つ画素ユニ
ットでは、その基板表面の初期電位は低く設定される。
【００４５】その後、通常の撮像書き込みを行う（Ｓ
６）。即ち、選択ゲート線ＳＧＤのＶｐａｓｓ電位を０
Ｖに下げ、制御ゲート線ＣＧには、弱い書き込み時の書
き込み電圧Ｖｐｐ１より高い書き込み電圧Ｖｐｐ２を与
え、メモリトランジスタＭＴの基板表面電位を上昇させ
る。この状態で光照射する。書きこみ速度の速いメモリ
トランジスタＭＴでは、基板表面はより高い電位から低
下するため、しきい値は上昇しにくくなる。反対に書き
こみ速度の遅いメモリトランジスタＭＴの基板表面はよ
り低い電位から低下するためしきい値は上昇しやすくな
る。この結果、メモリトランジスタＭＴのばらつきの影
響を低減した画素情報書き込みが行われる。その後、通
常の読出しを行う（Ｓ７）。
６）。即ち、選択ゲート線ＳＧＤのＶｐａｓｓ電位を０
Ｖに下げ、制御ゲート線ＣＧには、弱い書き込み時の書
き込み電圧Ｖｐｐ１より高い書き込み電圧Ｖｐｐ２を与
え、メモリトランジスタＭＴの基板表面電位を上昇させ
る。この状態で光照射する。書きこみ速度の速いメモリ
トランジスタＭＴでは、基板表面はより高い電位から低
下するため、しきい値は上昇しにくくなる。反対に書き
こみ速度の遅いメモリトランジスタＭＴの基板表面はよ
り低い電位から低下するためしきい値は上昇しやすくな
る。この結果、メモリトランジスタＭＴのばらつきの影
響を低減した画素情報書き込みが行われる。その後、通
常の読出しを行う（Ｓ７）。
【００４６】このようにこの実施の形態を用いれば、各
メモリトランジスタの書きこみ特性のばらつきを減少さ
せることができ、読出し時に画像データの明るさのむら
を減少させることが可能となる。
メモリトランジスタの書きこみ特性のばらつきを減少さ
せることができ、読出し時に画像データの明るさのむら
を減少させることが可能となる。
【００４７】この発明は上記実施の形態に限られない。
例えば上記実施の形態では、メモリトランジスタとし
て、浮遊ゲートと制御ゲートを持つ積層ゲート構造を用
いたが、トンネル酸化膜とシリコン窒化膜を積層したゲ
ート絶縁膜構造を持ち、その上に制御ゲートが形成され
たＭＮＯＳ型のメモリトランジスタを用いることができ
る。この場合、ゲート絶縁膜中のトラップ準位が電荷蓄
積層となる。また上記実施の形態では、具体的な適用例
として二次元イメージセンサを説明したが、一次元のラ
インセンサにも同様にこの発明を適用することが可能で
ある。
例えば上記実施の形態では、メモリトランジスタとし
て、浮遊ゲートと制御ゲートを持つ積層ゲート構造を用
いたが、トンネル酸化膜とシリコン窒化膜を積層したゲ
ート絶縁膜構造を持ち、その上に制御ゲートが形成され
たＭＮＯＳ型のメモリトランジスタを用いることができ
る。この場合、ゲート絶縁膜中のトラップ準位が電荷蓄
積層となる。また上記実施の形態では、具体的な適用例
として二次元イメージセンサを説明したが、一次元のラ
インセンサにも同様にこの発明を適用することが可能で
ある。
【００４８】
【発明の効果】以上述べたようにこの発明によれば、不
揮発性メモリトランジスタの電荷蓄積層直下の基板領域
を光電変換領域として、小さい面積でメモリ機能付き撮
像画素ユニットを構成した撮像装置が得られる。またこ
の発明は、画素情報読み出しにＣＣＤを用いないから、
消費電流も小さいものとすることができる。
揮発性メモリトランジスタの電荷蓄積層直下の基板領域
を光電変換領域として、小さい面積でメモリ機能付き撮
像画素ユニットを構成した撮像装置が得られる。またこ
の発明は、画素情報読み出しにＣＣＤを用いないから、
消費電流も小さいものとすることができる。
【図１】この発明の実施の形態による画素ユニットの断
面構成を示す図である。
面構成を示す図である。
【図２】同実施の形態の画素ユニットの撮像原理を説明
するための図である。
するための図である。
【図３】同画素ユニットの撮像原理をメモリトランジス
タ部の電位関係を用いて説明するための図である。
タ部の電位関係を用いて説明するための図である。
【図４】同画素ユニットの書き込み特性を示す図であ
る。
る。
【図５】同実施の形態を二次元イメージセンサに適用し
た例のレイアウトを示す図である。
た例のレイアウトを示す図である。
【図６】図５のＡ−Ａ’断面図である。
【図７】図５のＢ−Ｂ’断面図である。
【図８】同イメージセンサの等価回路図である。
【図９】同イメージセンサに用いられるセンスアンプ回
路の例を示す図である。
路の例を示す図である。
【図１０】複数のセンスアンプ回路出力をシリアル転送
して出力する回路構成例である。
して出力する回路構成例である。
【図１１】一つのセンスアンプ回路に複数の信号出力線
を順次選択して転送する回路構成例である。
を順次選択して転送する回路構成例である。
【図１２】ダミー書き込みを行う実施の形態の撮像制御
の動作フローを示す図である。
の動作フローを示す図である。
【図１３】同実施の形態でのダミー画素データを一時記
憶する回路構成を示す図である。
憶する回路構成を示す図である。
１…画素ユニット、ＭＴ…メモリトランジスタ、ＳＴ
１，ＳＴ２…選択ゲートトランジスタ、１０…ｐ型シリ
コン基板、１１…ｎ型ウェル、１２…ｐ型ウェル、１３
…トンネル絶縁膜、１４…浮遊ゲート、１５…層間絶縁
膜、１６…制御ゲート、ＣＧ…制御ゲート線、ＳＧＤ，
ＳＧＳ…選択ゲート線、１７，１８…ｎ-型拡散層、２
３（ＤＬ）…信号出力線、２２，２４，２７…層間絶縁
膜、２５…遮光膜、２８…カラーフィルタ、２９…マイ
クロレンズ、３２…制御ゲート線ドライバ、３２…セン
スアンプ回路、３３…共通ソース線ドライバ。
１，ＳＴ２…選択ゲートトランジスタ、１０…ｐ型シリ
コン基板、１１…ｎ型ウェル、１２…ｐ型ウェル、１３
…トンネル絶縁膜、１４…浮遊ゲート、１５…層間絶縁
膜、１６…制御ゲート、ＣＧ…制御ゲート線、ＳＧＤ，
ＳＧＳ…選択ゲート線、１７，１８…ｎ-型拡散層、２
３（ＤＬ）…信号出力線、２２，２４，２７…層間絶縁
膜、２５…遮光膜、２８…カラーフィルタ、２９…マイ
クロレンズ、３２…制御ゲート線ドライバ、３２…セン
スアンプ回路、３３…共通ソース線ドライバ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/335 Ｆターム(参考） 4M118 AA04 AA10 AB01 BA14 CA12 DB13 DD02 DD10 DD20 FA06 FA27 FA28 FA39 GB03 GB07 GC07 GD04 GD07 5C024 AA01 CA14 EA04 EA08 FA01 GA31 HA24 5F001 AA04 AA08 AA26 AA70 AB07 AB08 AC02 AC50 AD13 AD18 AD61 AD62 AE02 AE08 AF06 AH10 5F083 EP02 EP23 EP42 EP47 ER03 ER09 ER19 ER21 JA32 JA35 NA01
Claims (11)
- 【請求項１】 半導体基板と、 この半導体基板に形成された、電荷蓄積層と制御ゲート
を持つ不揮発性メモリトランジスタと、 この不揮発性メモリトランジスタと拡散層を共有して前
記各不揮発性メモリトランジスタの両側に形成された選
択ゲートトランジスタとを有し、 前記不揮発性メモリトランジスタは、前記半導体基板の
前記電荷蓄積層直下を光電変換領域として、光照射によ
り前記光電変換領域に生成された電荷が前記電荷蓄積層
に注入保持されて、画素情報をしきい値電圧として記憶
することを特徴とする固体撮像装置。 - 【請求項２】 前記選択ゲートトランジスタをオフにし
且つ、前記不揮発性メモリトランジスタの制御ゲートに
書き込み用電圧を印加した状態で光照射することによ
り、前記光電変換領域で生成された電荷をＦＮトンネリ
ングにより前記電荷蓄積層に注入する撮像モードと、 前記選択ゲートトランジスタをオンにし且つ、前記制御
ゲートに読み出し用電圧を印加して前記不揮発性メモリ
トランジスタの導通状態を検出することにより画素情報
を読み出す読み出しモードと、を有することを特徴とす
る請求項１記載の固体撮像装置。 - 【請求項３】 前記半導体基板に、前記不揮発性メモリ
トランジスタとその両側に配置された前記選択ゲートト
ランジスタとを１画素ユニットとして、複数の画素ユニ
ットがマトリクス配列されていることを特徴とする請求
項１記載の固体撮像装置。 - 【請求項４】 前記画素ユニットがマトリクス配列され
た半導体基板上に、各不揮発性メモリトランジスタの領
域に対応した開口を持つ遮光膜が形成されていることを
特徴とする請求項３記載の固体撮像装置。 - 【請求項５】 前記画素ユニットがマトリクス配列され
た半導体基板上に、上方からの光を各不揮発性メモリト
ランジスタの領域に集光させるマイクロレンズが形成さ
れていることを特徴とする請求項３記載の固体撮像装
置。 - 【請求項６】 前記画素ユニットがマトリクス配列され
た半導体基板上に、各画素ユニットに対応してカラーフ
ィルタが形成されていることを特徴とする請求項３記載
の固体撮像装置。 - 【請求項７】 行方向に並ぶ画素ユニットの不揮発性メ
モリトランジスタの制御ゲートに共通接続された駆動線
と、 列方向に並ぶ画素ユニットの一方の選択ゲートトランジ
スタの前記不揮発性メモリトランジスタと反対側の拡散
層に共通接続された信号出力線と、 前記画素ユニットの他方の選択ゲートトランジスタの前
記不揮発性メモリトランジスタと反対側の拡散層に共通
接続された共通ソース線と、を有することを特徴とする
請求項３記載の固体撮像装置。 - 【請求項８】 前記信号出力線に電流増幅型のセンスア
ンプ回路が接続されていることを特徴とする請求項７記
載の固体撮像装置。 - 【請求項９】 前記信号出力線に電圧増幅型のセンスア
ンプ回路が接続されていることを特徴とする請求項７記
載の固体撮像装置。 - 【請求項１０】 請求項３乃至９のいずれかに記載の固
体撮像装置の制御方法であって、 前記不揮発メモリトランジスタの電荷蓄積層の電荷を電
気的に放出させる消去ステップと、 前記選択ゲートトランジスタをオフにし且つ、前記不揮
発性メモリトランジスタの制御ゲートに書き込み用電圧
を印加した状態で前記不揮発性メモリトランジスタ領域
に光照射することより、光電変換領域で生成された電荷
を前記電荷蓄積層に注入させる撮像ステップと、 前記選択ゲートトランジスタをオンにした状態で前記不
揮発性メモリトランジスタの制御ゲートに読み出し電圧
を印加することにより、画素情報を読み出す読み出しス
テップと、を有することを特徴とする固体撮像装置の制
御方法。 - 【請求項１１】 請求項３乃至９のいずれかに記載の固
体撮像装置の制御方法であって、 前記不揮発性メモリトランジスタの電荷蓄積層の電荷を
電気的に放出させる消去ステップと、 前記選択ゲートトランジスタをオフにし且つ、前記不揮
発性メモリトランジスタの制御ゲートに第１の書き込み
用電圧を印加して、チャネル領域に形成される反転層の
電荷を前記電荷蓄積層に注入する予備書き込みステップ
と、 前記選択ゲートトランジスタをオンにした状態で前記不
揮発性メモリトランジスタの制御ゲートに読み出し電圧
を印加することにより、前記予備書き込みステップで得
られたダミー画素情報を読み出して記憶する予備読み出
しステップと前記予備読み出しステップで記憶されたダ
ミー画素情報に基づいて前記不揮発性メモリトランジス
タのチャネル領域を予備充電するステップと、 前記選択ゲートトランジスタをオフにし且つ、前記不揮
発性メモリトランジスタの制御ゲートに第２の書き込み
用電圧を印加した状態で前記不揮発性メモリトランジス
タの領域に光照射することより、光電変換領域で生成さ
れた電荷を前記電荷蓄積層に注入させる撮像ステップ
と、 前記選択ゲートトランジスタをオンにした状態で前記不
揮発性メモリトランジスタの制御ゲートに読み出し電圧
を印加することにより、画素情報を読み出す読み出しス
テップと、を有することを特徴とする固体撮像装置の制
御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25805499A JP2001085660A (ja) | 1999-09-10 | 1999-09-10 | 固体撮像装置及びその制御方法 |
| US09/653,190 US6784933B1 (en) | 1999-09-10 | 2000-08-31 | Solid-state imaging device and method for controlling same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25805499A JP2001085660A (ja) | 1999-09-10 | 1999-09-10 | 固体撮像装置及びその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085660A true JP2001085660A (ja) | 2001-03-30 |
Family
ID=17314907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25805499A Pending JP2001085660A (ja) | 1999-09-10 | 1999-09-10 | 固体撮像装置及びその制御方法 |
Country Status (2)
| Country | Link |
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| US (1) | US6784933B1 (ja) |
| JP (1) | JP2001085660A (ja) |
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| Publication number | Publication date |
|---|---|
| US6784933B1 (en) | 2004-08-31 |
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