JP6398021B1 - 固体撮像装置及びカメラシステム - Google Patents

固体撮像装置及びカメラシステム Download PDF

Info

Publication number
JP6398021B1
JP6398021B1 JP2018001487A JP2018001487A JP6398021B1 JP 6398021 B1 JP6398021 B1 JP 6398021B1 JP 2018001487 A JP2018001487 A JP 2018001487A JP 2018001487 A JP2018001487 A JP 2018001487A JP 6398021 B1 JP6398021 B1 JP 6398021B1
Authority
JP
Japan
Prior art keywords
transistor
memory
signal
photodiode
state imaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018001487A
Other languages
English (en)
Other versions
JP2019121968A (ja
Inventor
章二 宿利
章二 宿利
柳沢　一正
一正 柳沢
竹田　敏文
敏文 竹田
奥山　幸祐
幸祐 奥山
谷口　泰弘
泰弘 谷口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Floadia Corp
Original Assignee
Floadia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Floadia Corp filed Critical Floadia Corp
Priority to JP2018001487A priority Critical patent/JP6398021B1/ja
Application granted granted Critical
Publication of JP6398021B1 publication Critical patent/JP6398021B1/ja
Priority to KR1020207011042A priority patent/KR102412999B1/ko
Priority to US16/760,935 priority patent/US11282878B2/en
Priority to CN201880085554.2A priority patent/CN111602388B/zh
Priority to PCT/JP2018/047953 priority patent/WO2019138894A1/ja
Priority to TW108100028A priority patent/TWI765133B/zh
Publication of JP2019121968A publication Critical patent/JP2019121968A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/42—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by switching between different modes of operation using different resolutions or aspect ratios, e.g. switching between interlaced and non-interlaced mode
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Ceramic Engineering (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】記録媒体を用いることなく静止画像を記録できる固体撮像装置及びカメラシステムを提供することを目的とする。
【解決手段】イメージセンサの画素Ｐには、フォトダイオード３５、転送トランジスタ３６、リセットトランジスタ３７、増幅トランジスタ３８とともに、選択トランジスタの機能を有する記憶素子３９が設けられている。記憶素子３９は、ドレイン側選択トランジスタＤＳＴ、ソース側選択トランジスタＳＳＴとともにメモリトランジスタＭＴが一体的な構造で形成されている。メモリトランジスタＭＴは、書き込み電圧がゲート電圧としてメモリゲート電極４１に印加されることにより、フォトダイオード３５の受光量に応じた量の電荷を電荷蓄積層４２に蓄積する。
【選択図】図３

Description

本発明は、固体撮像装置及びカメラシステムに関する。
イメージセンサ（固体撮像装置）により撮像された画像を記録するカメラシステムは、防犯カメラやドライブレコーダ等にも利用されている。カメラシステムは、被写体光を電気的な画像信号に変換するイメージセンサ、画像信号にγ補正や色補正等の処理を行う信号処理回路、画像信号を記録するメモリカードなどの記録媒体等で構成されている。
イメージセンサとしては、ＣＭＯＳ型が多く用いられている。ＣＭＯＳ型のイメージセンサの各画素は、一般的には入射光を電荷に変換するフォトダイオード、電荷を電位に変換するフローティングディフュージョン、フォトダイオードの電荷をフローティングディフュージョンに転送する転送トランジスタ、フローティングディフュージョンをリセットするリセットトランジスタ、信号電圧を出力する読み出し期間にオンにされる選択トランジスタ等で構成される（例えば、非特許文献１を参照）。
Wan, G.; Xiangli Li; Agranov, G.; Levoy, M.; Horowitz, M.; , "CMOS Image Sensors With Multi-Bucket Pixels for Computational Photography," IEEE Journal of Solid-State Circuits vol.47, no.4, pp.1031-1042, April 2012
ところで、例えば、証明力の担保等の観点から、記録される画像に対して編集や書き換え、あるいは画像の消去がされないようにすることが望まれることがある。しかしながら、上記のように、これまでのカメラシステムでは、ユーザがアクセスすることを前提に、メモリカードや光学ディスク等の記録媒体に画像を記録しており、画像の編集や書き換え、画像の消去が容易であった。
本発明は、上記事情を鑑みてなされたものであり、記録媒体を用いることなく静止画像を記録できる固体撮像装置及びカメラシステムを提供することを目的とする。
本発明の固体撮像装置は、複数の画素が配列された画素アレイを備える固体撮像装置において、前記画素は、フォトダイオードと、フローティングディフュージョンと、前記フォトダイオードと前記フローティングディフュージョンとの間に接続された転送トランジスタと、前記フローティングディフュージョンがゲートに接続された増幅トランジスタと、信号出力線と前記増幅トランジスタとの間に接続された不揮発性記憶部とを備え、前記不揮発性記憶部は、前記増幅トランジスタと前記信号出力線との間で、前記増幅トランジスタと直列に接続された、メモリゲート電極及び電荷蓄積層を含むメモリトランジスタと、前記増幅トランジスタと前記信号出力線との間で、前記メモリトランジスタと直列に接続された第１選択トランジスタとを有するものである。
本発明のカメラシステムは、上記固体撮像装置と、前記固体撮像装置による撮像中のトリガ信号に応答して、前記メモリゲート電極に書き込み電圧を印加する制御部とを備えるものである。
本発明の固体撮像装置は、画素のフォトダイオードの受光量に応じた画像信号を出力する通常モードと、前記フォトダイオードの受光量に応じたアナログ量を記憶情報として不揮発性記憶部に不揮発的に記憶する保存モードと、前記保存モードで前記不揮発性記憶部に記憶された前記記憶情報を複数ビットのデジタルな画像信号に変換して出力する読み出しモードとを有するものである。
本発明の固体撮像装置は、フォトダイオードを有する複数の画素と、前記画素からの画像信号が入力されるＡ／Ｄ変換回路と、前記フォトダイオードと前記Ａ／Ｄ変換回路との間に接続され、前記フォトダイオードの受光量に応じた記憶情報を記憶するメモリトランジスタとを備えるものである。
本発明によれば、固体撮像装置の各画素内に不揮発性記憶部が設けられ、その不揮発性記憶部のメモリトランジスタに対するゲート電圧として書き込み電圧を印加することによって静止画像が記録されて画素内に静止画像のピクセルが保持されるので、メモリカードや光学ディスク等の記録媒体を用いることなく静止画像を記録することができる。
また、本発明によれば、保存モードでは、画素のフォトダイオードの受光量に応じたアナログ量を記憶情報として不揮発性記憶部に記憶するので、デジタルデータとして記憶する構成に比べて回路構成を小さくすることができる。
また、本発明によれば、フォトダイオードとＡ／Ｄ変換回路との間にメモリトランジスタを接続し、メモリトランジスタにフォトダイオードの受光量に応じた記憶情報を記憶するので、少ないメモリトランジスタで画像を記憶することができる。
本発明を実施したカメラシステムの構成を示すブロック図である。 イメージセンサと駆動部の構成を示すブロック図である。 画素の構成を示す回路図である。 記憶素子の構成を示す断面図である。 活性領域、ゲート配線、コンタクトの配置を示す概略図である。 第１メタル層及び第２メタル層のメタル配線とスルーホールの配置を示す概略図である。 通常モードの読み出し期間における各信号の変化を示すタイミングチャートである。 通常モードから保存モードに移行する判断処理を示すフローチャートである。 保存モードの読み出し期間における各信号の変化を示すタイミングチャートである。 読み出しモードにおける各信号の変化を示すタイミングチャートである。 不揮発性記憶部を３個の独立したトランジスタで構成した例を示す回路図である。
図１において、カメラシステム１０は、例えば自動車に搭載されてドライブレコーダとして用いられるものであり、固体撮像装置としてのイメージセンサ１１を備えている。このカメラシステム１０は、通常モードと、保存モードと、読み出しモードとを有している。通常モードは、これまでのドライブレコーダ等と同様に、イメージセンサ１１を用いて動画を撮像し、その動画を記録媒体としてのメモリカード１２に記録する動作モードである。このカメラシステム１０では、例えば、その電源がオンになると自動的に通常モードになる。
保存モードは、通常モード中のトリガ信号に応答して通常モードから移行し、その直後に撮影した１フレーム分の静止画像（被写体画像）をイメージセンサ１１内に不揮発的に保存する動作モードである。読み出しモードは、保存モードでイメージセンサ１１内に保持された静止画像をイメージセンサ１１から外部に読み出す動作モードである。例えば、操作部１３の操作で読み出しモードになり、イメージセンサ１１に保持された静止画像が読み出されて静止画像がメモリカード１２に書き込まれる。
制御部１４は、各種の操作ボタン等からなる操作部１３からの操作信号に基づいて、カメラシステム１０の各部を制御する。イメージセンサ１１は、撮影レンズ１５の背後に配されており、この撮影レンズ１５を透過した被写体光がイメージセンサ１１の受光面に入射する。イメージセンサ１１は、ＣＭＯＳ型のものが用いられている。撮影レンズ１５には、図示を省略しているが、ピントを調節するためのフォーカス機構やイメージセンサ１１への入射光量を調節するための絞り機構等が設けられている。
イメージセンサ１１は、その受光面に複数の画素Ｐ（図２参照）が設けられている。このイメージセンサ１１は、制御部１４の制御下で動作する駆動部１６からの各種駆動信号により駆動され、各画素Ｐで被写体光を光電変換して電気的な画像信号を出力する。したがって、制御部１４は、駆動部１６を介して、後述する書き込み電圧や読み出し電圧を含む各種信号を各画素Ｐに与える。イメージセンサ１１は、通常モード下では、連続的に駆動されて動画を撮像する。イメージセンサ１１からの画像信号は、信号処理部１７に送られる。また、イメージセンサ１１は、被写体の静止画像を不揮発的に保持する機能を有している。
信号処理部１７は、イメージセンサ１１からの画像信号に対するγ補正、ホワイトバランス補正等の処理や、順次入力される画像信号から動画データを生成する処理等を施す。この信号処理部１７で生成された動画データは、メモリカード１２に書き込まれる。通常モードでは、メモリカード１２への記録は、後述するように所定の閾値以上の加速度が検知されるまで継続される。これにより、衝突等のイベントが発生するまでの動画がメモリカード１２に記録される。また、信号処理部１７は、読み出しモードでは、イメージセンサ１１から読み出した静止画像をメモリカード１２に書き込む。
メモリカード１２は、着脱自在とされており、カメラシステム１０から取り外してＰＣ等に装着して、それに記録された動画、静止画を液晶モニタ等に表示することができる。なお、動画と静止画像とを異なるメモリカード１２に記録してもよい。また、動画、静止画像をメモリカード以外の記録媒体や装置に出力してもよい。
カメラシステム１０には、イベント検出部としての加速度センサ１８が設けられている。加速度センサ１８は、カメラシステム１０にかかる加速度を検出して、その加速度に応じた検出信号を出力する。検出信号は、加速度センサ１８から制御部１４に送られる。制御部１４は、通常モード下において検出信号に基づいて所定の閾値以上の大きさの加速度を検出したときに、動作モードを保存モードにする。上記閾値は、例えば自動車が一定の速度以上で壁や他の自動車に衝突したときや、他の自動車に衝突されたときの加速度を基準に設定されている。これにより、制御部１４は、カメラシステム１０を搭載した自動車が一定の速度以上で壁や他の自動車に衝突したことや、他の自動車に衝突されたことをイベントとして検出し、イベントの検出に応答して、そのイベントの発生時の静止画像をイメージセンサ１１に保持する。
この例では、閾値以上の大きさの加速度を示す検出信号が、所定のイベントを検出したトリガ信号になる。なお、検出するイベントは上記のものに限定されず、イベント検出部としては、検出するイベントに応じたセンサ等を用いればよい。
補正処理部１９は、読み出しモードでイメージセンサ１１から読み出した静止画像の補正を行う。この補正は、補正データに基づいて、リセットノイズや画素Ｐ内の増幅トランジスタ３８（図３参照）の閾値電圧のバラツキに起因したノイズ等を低減する。補正データは、例えば、個々のイメージセンサ１１について所定のテスト撮影を複数回行った結果に基づいて作成されており、ＲＯＭ１９ａに書き込まれている。補正の際に、補正処理部１９は、ＲＯＭ１９ａから補正データを読み出す。
図２に示すように、イメージセンサ１１は、複数の画素Ｐが行列状に配列された画素アレイ２２、垂直走査回路２３、読み出し回路２４、Ａ／Ｄ変換回路２５、水平走査回路２６を有している。画素アレイ２２は、イメージセンサ１１の受光面に設けられている。画素Ｐは、行ごとに垂直走査回路２３に接続され、また列ごとに信号出力線としての垂直信号線２８に接続されている。各垂直信号線２８は、読み出し回路２４にそれぞれ接続されており、それぞれ対応する列内の画素Ｐのうち垂直走査回路２３で選択される画素Ｐからの１画素分の画像信号を読み出し回路２４に出力する。
イメージセンサ１１に接続された駆動部１６は、タイミングジェネレータ３１と、リードライト回路３２とを有しており、制御部１４からのクロック（ＣＬＫ）と動作制御信号（ＣＴＲＬ）とに基づいて動作する。タイミングジェネレータ３１は、各種タイミング信号を垂直走査回路２３、読み出し回路２４、Ａ／Ｄ変換回路２５、水平走査回路２６に送る。リードライト回路３２は、各画素Ｐのそれぞれに、ゲート電圧ＭＧとソース側選択ゲート信号ＳＧとを供給する。ゲート電圧ＭＧ、ソース側選択ゲート信号ＳＧについては、後述する。
垂直走査回路２３は、通常モード及び読み出しモードでは、所定の周期で垂直方向（図中上下方向）に選択する行を順番にずらし、選択した行の各画素Ｐに動作モードに応じたタイミング信号を送る。また、保存モードでは、垂直走査回路２３は、各行の画素Ｐを同時に選択して、選択した各画素Ｐを同時に動作させる。
読み出し回路２４には、定電流源としての負荷トランジスタ３３（図３参照）や、ＣＤＳ回路３４（図３参照）等が画素Ｐの列ごとに設けられている。Ａ／Ｄ変換回路２５は、画素Ｐの列ごとに設けたＡ／Ｄ変換器で構成されており、読み出し回路２４で処理された画像信号をデジタル変換する。水平走査回路２６は、例えばシフトレジスタ等で構成されており、１行ごとにＡ／Ｄ変換回路２５からの各画像信号をラッチして１行分の画像信号を出力する。画素アレイ２２の行数分の画像信号の出力により、１フレーム分の画像信号が出力される。
図３に示すように、画素Ｐは、入射光を光電変換するフォトダイオード３５、転送トランジスタ３６、リセットトランジスタ３７、増幅トランジスタ３８、フローティングディフュージョンＦＤ、及び不揮発性記憶部としての記憶素子３９を有する。この画素Ｐの構成は、これまでの選択トランジスタに代えて記憶素子３９を用いている他は、いわゆる４トランジスタ方式と称される回路構成と同じである。
フォトダイオード３５には、撮影レンズ１５を通った光が入射する。このフォトダイオード３５は、露光期間中に、入射光をその光量に応じた量の電荷を生成して蓄積する。転送トランジスタ３６は、そのソースがフォトダイオード３５に、ドレインがフローティングディフュージョンＦＤに接続されている。フォトダイオード３５とフローティングディフュージョンＦＤとの間に接続された転送トランジスタ３６は、露光期間に続く読み出し期間において、フォトダイオード３５に蓄積された電荷のフローティングディフュージョンＦＤへの転送を制御する。転送トランジスタ３６は、そのゲートに垂直走査回路２３からの転送信号ＴＸが入力され、この転送信号ＴＸによりオン、オフが制御される。転送トランジスタ３６がオンになると、フォトダイオード３５の電荷がフローティングディフュージョンＦＤに転送される。フローティングディフュージョンＦＤは、周知のように電荷を、その量に応じた電位に変換する。
リセットトランジスタ３７は、フローティングディフュージョンＦＤの電位をリセットする。リセットトランジスタ３７は、そのドレインに電源線ＶＤＬ（図６参照）が接続されて電源電圧ＶＤＤ（例えば、１．２Ｖ）が与えられ、ソースがフローティングディフュージョンＦＤに接続されている。このリセットトランジスタ３７は、そのゲートに垂直走査回路２３からのリセット信号ＲＳＴが入力され、リセット信号ＲＳＴによりオン／オフが制御される。リセットトランジスタ３７がオンになると、フローティングディフュージョンＦＤの電荷が電源線ＶＤＬに掃き出され、その電位が電源線ＶＤＬの電位（＝ＶＤＤ）と等しくされて、フローティングディフュージョンＦＤの電位がリセットされる。なお、転送トランジスタ３６をオンとしつつリセットトランジスタ３７をオンとすることにより、画素Ｐにおける露光時間（電荷蓄積時間）を調節することができる。また、リセットトランジスタ３７は、読み出しモード時には、増幅トランジスタ３８のゲートを一定の電位にするためにオンにされる。
フローティングディフュージョンＦＤは、増幅トランジスタ３８のゲートに接続されている。このフローティングディフュージョンＦＤによって、フォトダイオード３５の電荷の量が電位に変換され、その電位が増幅トランジスタ３８のゲートに印加される。増幅トランジスタ３８は、そのドレインが電源線ＶＤＬに接続されて電源電圧ＶＤＤが与えられ、ソースが記憶素子３９の一端に接続されている。この増幅トランジスタ３８は、記憶素子３９、垂直信号線２８を介して前述の負荷トランジスタ３３と接続されている。この増幅トランジスタ３８は、負荷トランジスタ３３とともにソースフォロワを構成しており、ソースフォロワの入力トランジスタとなっている。増幅トランジスタ３８は、負荷トランジスタ３３と協働してフローティングディフュージョンＦＤの電位をその電位に応じた画像信号の信号電圧に変換して垂直信号線２８に出力する。
記憶素子３９は、詳細な構造は後述するが、ドレイン側選択トランジスタＤＳＴと、メモリトランジスタＭＴと、ソース側選択トランジスタＳＳＴとを直列に接続した構造を有するものである。この記憶素子３９は、一端が増幅トランジスタ３８のソースに、他端が垂直信号線２８にそれぞれ接続されている。なお、記憶素子３９は、この例のようにメモリトランジスタＭＴと各選択トランジスタＤＳＴ，ＳＳＴとが一体に形成されたものに限定されず、後述するように、不揮発性メモリトランジスタと、この不揮発性メモリトランジスタとは各選択トランジスタとが別に形成され、各選択トランジスタが不揮発性メモリトランジスタのドレイン、ソースにそれぞれに接続された構成であってもよい。
ドレイン側選択トランジスタＤＳＴは、垂直走査回路２３からの行選択信号ＲＳにより、またソース側選択トランジスタＳＳＴは、リードライト回路３２からのソース側選択ゲート信号ＳＧによりオン／オフがそれぞれ制御される。メモリトランジスタＭＴは、メモリゲート電極４１と、電荷蓄積層４２とを有しており、メモリゲート電極４１に与えられるリードライト回路３２からのゲート電圧ＭＧにより、その動作が制御される。
通常モードでは、記憶素子３９は、導通状態にされることにより、増幅トランジスタ３８と垂直信号線２８とを接続する。これにより、記憶素子３９は、フローティングディフュージョンＦＤの電位に応じた画像信号をＣＤＳ３４に出力する。また、保存モードでは、記憶素子３９は、フォトダイオード３５の受光量に応じたフローティングディフュージョンＦＤの電位に対応した電荷を電荷蓄積層４２に蓄積する。このようにアナログ量であるフォトダイオード３５の受光量を、メモリトランジスタＭＴの電荷蓄積層４２の電荷の量として保持することにより、静止画像をイメージセンサ１１に記憶するので、例えば受光量をデジタル変換した複数ビットのデジタルデータとして記憶する構成に比べて、格段に回路構成が小さくまた簡単な回路構成となり、また省スペース化に有利である。さらに、読み出しモードでは、記憶素子３９は、電荷蓄積層４２に蓄積された電荷の量に応じたレベルの画像信号を垂直信号線２８に出力する。垂直信号線２８に出力された画像信号は、Ａ／Ｄ変換回路２５により複数ビットのデジタルデータに変換される。
上記のように記憶素子３９を増幅トランジスタ３８と垂直信号線２８とを接続する配線上に設けているので、記憶素子３９に記憶する静止画像の信号を供給するための信号線を増設する必要がない。
読み出し回路２４には、前述の負荷トランジスタ３３、ＣＤＳ回路３４とともに、トランジスタ４４が列ごとに設けられている。ＣＤＳ回路３４は、垂直信号線２８に接続されている。ＣＤＳ回路３４には、タイミングジェネレータ３１からのサンプリング信号ＳＨＲ、ＳＨＳが順次に入力される。これにより、ＣＤＳ回路３４は、フローティングディフュージョンＦＤのリセット後の画像信号の信号電圧と、フォトダイオード３５からの電荷の転送後の信号電圧とをサンプリングし、それらの差分を、ノイズを除去した画像信号として出力する。ＣＤＳ回路３４からの画像信号がＡ／Ｄ変換回路２５に送られる。
トランジスタ４４は、読み出しモード時に擬似的な信号電圧を発生させる。トランジスタ４４は、そのドレインが電源線ＶＤＬに接続され、ソースに垂直信号線２８が接続されている。トランジスタ４４は、読み出しモードにおいて、サンプリング信号ＳＨＲに同期したタイミングで所定のゲート電圧Ｖｒが印加されることで、負荷トランジスタ３３と協働して、垂直信号線２８に擬似的な信号電圧を出力する。これにより、サンプリング信号ＳＨＲに同期したタイミングで、電荷蓄積層４２に蓄積された電荷に影響されない信号電圧を得る。なお、トランジスタ４４は、他の期間ではオフとされる。
次に、記憶素子３９の断面構成について説明する。図４に示すように、記憶素子３９は、半導体基板５０に形成されたＰウェル領域ＰＷ上に形成されている。それぞれＮ型ＭＯＳＦＥＴであるメモリトランジスタＭＴと、ドレイン側選択トランジスタＤＳＴ、ソース側選択トランジスタＳＳＴとがＰウェル領域ＰＷ上に設けられている。
記憶素子３９のドレイン５１とソース５２とは、Ｐウェル領域ＰＷの表面に、いずれもｎ型半導体領域として所定の間隔をあけて形成されている。Ｐウェル領域ＰＷ上には、ドレイン５１とソース５２との間にメモリゲート構造体５３が配置され、このメモリゲート構造体５３とドレイン５１との間にドレイン側選択ゲート構造体５４が、メモリゲート構造体５３とソース５２との間にソース側選択ゲート構造体５５がそれぞれ配置されている。メモリゲート構造体５３とドレイン側選択ゲート構造体５４との間、及びメモリゲート構造体５３とソース側選択ゲート構造体５５との間には、絶縁材で形成された側壁スペーサ５６がそれぞれ配置されている。
この例においては、ソース側選択トランジスタＳＳＴが第１選択トランジスタ、ドレイン側選択トランジスタＤＳＴが第２選択トランジスタである。また、ソース側選択ゲート構造体５５が第１ゲート構造体であり、ドレイン側選択ゲート構造体５４が第２ゲート構造体である。
メモリゲート構造体５３は、Ｐウェル領域ＰＷ側から順番に、下部メモリゲート絶縁膜５３ａ、電荷蓄積層４２、上部メモリゲート絶縁膜５３ｂ、及びメモリゲート電極４１が積層されており、メモリゲート電極４１にゲート電圧ＭＧが与えられる。電荷蓄積層４２は、例えば窒化シリコン（Ｓｉ３Ｎ４）や、酸窒化シリコン（ＳｉＯＮ）、アルミナ（Ａｌ２Ｏ３）等で形成されている。
ドレイン側選択ゲート構造体５４は、Ｐウェル領域ＰＷ側から順番にドレイン側選択ゲート絶縁膜５４ａとドレイン側選択ゲート電極５４ｂとが積層されており、ドレイン側選択ゲート電極５４ｂに行選択信号ＲＳが入力される。ソース側選択ゲート構造体５５は、Ｐウェル領域ＰＷ側から順番に、ソース側選択ゲート絶縁膜５５ａとソース側選択ゲート電極５５ｂとが積層されており、ソース側選択ゲート電極５５ｂにソース側選択ゲート信号ＳＧが入力される。Ｐウェル領域ＰＷは、グランドされており、その電位は０Ｖである。
ドレイン５１には、増幅トランジスタ３８のソースが接続され、ソース５２には、垂直信号線２８が接続されている。なお、ドレイン５１は、記憶素子３９のドレインであると同時にドレイン側選択トランジスタＤＳＴのドレインであり、ソース５２は、記憶素子３９のソースであると同時にソース側選択トランジスタＳＳＴのソースでもある。また、ドレイン側選択トランジスタＤＳＴとメモリトランジスタＭＴとの間、ソース側選択トランジスタＳＳＴとメモリトランジスタＭＴとの間のＰウェル領域ＰＷの各部分には、各トランジスタＤＳＴ、ＭＴ、ＳＳＴのソースないしドレインとなる領域は形成されていない。
次に、図５、図６を参照して画素Ｐの平面レイアウトを説明する。なお、以下に説明する平面レイアウトは一例であり、これに限定するものではない。図５は、各トランジスタのドレイン、ソース及びチャネル領域が形成される活性領域、ゲート配線、及び活性領域上又はゲート配線上に設けられたコンタクトの配置を示している。また、図６は、コンタクトとともに、コンタクトの上層の第１メタル層、第１メタル層よりも上層の第２メタル層の各メタル配線と第１メタル層と第２メタル層とを接続するスルーホールの配置を示している。
図５に示すように、半導体基板５０の表面に、素子分離膜によって活性領域６１が画定されている。活性領域６１は、幅広な長方形状の幅広部６２と、幅広部６２との間に所定の間隔が設けられ、幅広部６２よりも幅が狭く幅広部６２の１辺に沿って延びた幅狭部６３と、これら幅広部６２と幅狭部６３とをそれらの端部で接続した連結部６４とを有している。幅狭部６３は、幅広部６２よりも列方向に長い。幅広部６２は、Ｎ型領域が形成されており、フォトダイオード３５となっている。なお、幅広部６２と幅狭部６３とが並ぶ方向が行方向であり、幅狭部６３が延びる方向（行方向に直交する方向）が列方向である。
幅狭部６３を行方向に横断するように、転送トランジスタ３６、リセットトランジスタ３７、増幅トランジスタ３８の各ゲート電極となるゲート配線６５ａ〜６５ｃが連結部６４側から順番に設けられている。ゲート配線６５ａとゲート配線６５ｂとの間の幅狭部６３の部分がフローティングディフュージョンＦＤになる。
また、メモリゲート線ＭＧＬ、ドレイン側選択ゲート線ＤＧＬ、ソース側選択ゲート線ＳＧＬは、いずれも行方向に延在しており、幅狭部６３の一端側を行方向に横断するように配置されている。これらは連結部６４側からドレイン側選択ゲート線ＤＧＬ、メモリゲート線ＭＧＬ、ソース側選択ゲート線ＳＧＬの順番で配置されている。メモリゲート線ＭＧＬにはゲート電圧ＭＧが、ドレイン側選択ゲート線ＤＧＬには行選択信号ＲＳが、ソース側選択ゲート線ＳＧＬには、ソース側選択ゲート信号ＳＧがそれぞれ供給される。メモリゲート線ＭＧＬ、ドレイン側選択ゲート線ＤＧＬ、ソース側選択ゲート線ＳＧＬは、幅狭部６３上の部分が記憶素子３９におけるメモリトランジスタＭＴのメモリゲート電極４１、ドレイン側選択トランジスタＤＳＴのドレイン側選択ゲート電極５４ｂ、ソース側選択トランジスタＳＳＴのソース側選択ゲート電極５５ｂとなる。メモリゲート線ＭＧＬは、行内の各画素Ｐに対して共通であるが、さらに各行のメモリゲート線ＭＧＬを電気的に接続、すなわち画素アレイ２２の各画素Ｐのメモリゲート電極４１を電気的に接続してもよい。
この例では、メモリゲート線ＭＧＬが第１層ポリシリコン層で形成され、ドレイン側選択ゲート線ＤＧＬ、ソース側選択ゲート線ＳＧＬ、及びゲート配線６５ａ〜６５ｃが第２層ポリシリコン層で形成される。メモリゲート線ＭＧＬ、ドレイン側選択ゲート線ＤＧＬ、ソース側選択ゲート線ＳＧＬ、ゲート配線６５ａ〜６５ｃを同層のポリシリコン層やメタル層で形成してもよい。
記憶素子３９が形成される位置、すなわち上記のように幅狭部６３上のソース側選択ゲート線ＳＧＬ、メモリゲート線ＭＧＬ、ドレイン側選択ゲート線ＤＧＬを設けた位置は、これまでの４トランジスタ方式の画素のレイアウトにおいて、その選択トランジスタが配される位置である。したがって、少ないレイアウトの変更で記憶素子３９をイメージセンサ１１に組み込んで静止画像を保持させることができる。また、記憶素子３９は、これまでの選択トランジスタとして機能するドレイン側選択トランジスタＤＳＴと、フォトダイオード３５の受光量に応じた電荷の量、すなわち静止画像のピクセルを記憶するメモリトランジスタＭＴとが一体構造で形成されているため省スペースである。
フローティングディフュージョンＦＤとなる幅狭部６３の部分、ゲート配線６５ｂとゲート配線６５ｃとの間の幅狭部６３の部分、幅狭部６３の連結部６４と反対側の一端、各ゲート配線６５ａ〜６５ｃの端部には、コンタクトＣ１〜Ｃ６がそれぞれ設けられている。
図６において、第１メタル層には、メタル配線であるリセット信号線ＲＳＴＬ、転送信号線ＴＸＬ、メタル配線Ｍ１１〜Ｍ１３が設けられている。第２メタル層には、メタル配線である電源線ＶＤＬ、垂直信号線２８が設けられている。リセット信号線ＲＳＴＬと転送信号線ＴＸＬは、行方向に延在しており、電源線ＶＤＬ、垂直信号線２８は、列方向に延在している。転送信号線ＴＸＬは、活性領域６１の連結部６４側の端部の上に配置されており、リセット信号線ＲＳＴＬは、幅広部６２の連結部６４と反対の端部側に近接した幅広部６２の外側に配置されている。電源線ＶＤＬは、幅広部６２と幅狭部６３との間の上に配置され、垂直信号線２８は、行方向に電源線ＶＤＬとの間に幅狭部６３を挟む位置に配置されている。
転送信号線ＴＸＬは、コンタクトＣ４を介してゲート配線６５ａに接続されており、転送信号線ＴＸＬを介して転送トランジスタ３６に転送信号ＴＸが与えられる。リセット信号線ＲＳＴＬは、分岐部ＲＳＴＬａが一体に設けられている。この分岐部ＲＳＴＬａは、幅広部６２に向って延び、一端が行方向に曲がったＬ字形状であり、その一端がコンタクトＣ５に接続されている。これにより、ゲート配線６５ｂがリセット信号線ＲＳＴＬに接続されて、リセットトランジスタ３７にリセット信号ＲＳＴが与えられる。
メタル配線Ｍ１１は、行方向に長い長方形であり、その一端側に接続されたコンタクトＣ２を介して、幅狭部６３の増幅トランジスタ３８のドレインとなる部分に接続され、他端側に接続されたスルーホールＴ１を介して電源線ＶＤＬに接続されている。メタル配線Ｍ１２は、幅狭部６３に沿って長い長方形状の両端のそれぞれが行方向に折れ曲がった形状をしており、その一端に接続されたコンタクトＣ１を介してフローティングディフュージョンＦＤに接続され、他端に接続されたコンタクトＣ６を介して増幅トランジスタ３８のゲートとなるゲート配線６５ｃに接続されている。メタル配線Ｍ１３は、行方向に長い長方形であり、その一端に接続されたコンタクトＣ３を介して、記憶素子３９のソース５２となる幅狭部６３に接続され、他端に接続されたスルーホールＴ２を介して、垂直信号線２８に接続されている。
次に上記構成の作用について説明する。カメラシステム１０は、例えば、その製造時にイレース動作によって、各メモリトランジスタＭＴの電荷蓄積層４２が初期化される。イレース動作では、各画素Ｐにおいて、ソース側選択ゲート信号ＳＧ及び行選択信号ＲＳをそれぞれＬレベル（０Ｖ）にして、ソース側選択トランジスタＳＳＴとドレイン側選択トランジスタＤＳＴをそれぞれオフにした状態で、ゲート電圧ＭＧとして消去電圧（例えば、−１２Ｖ）をメモリゲート電極４１に与える。これにより、メモリゲート電極４１と、０ＶのＰウェル領域ＰＷとの電位差により、量子トンネル効果により、電荷蓄積層４２からＰウェル領域ＰＷに向けて電荷が引き抜かれ、電荷蓄積層４２が初期化される。
カメラシステム１０は、電源をオンにすると通常モードで作動して撮像を開始する。通常モードでは、リードライト回路３２によって、各画素ＰのメモリトランジスタＭＴに対するゲート電圧ＭＧとして通常電圧（例えば電源電圧ＶＤＤ）が印加されるとともに、各画素Ｐのソース側選択トランジスタＳＳＴに対するソース側選択ゲート信号ＳＧがＨレベル（例えば電源電圧ＶＤＤ）にされる。また、これまでのカメラシステムと同様に、露光期間と読み出し期間が行ごとにずらされ、露光期間中に画素Ｐではフォトダイオード３５に入射する光を電荷に変換して蓄積し、読み出し期間中に蓄積された電荷を画像信号に変換して出力する。
任意の行の１つの画素Ｐでは、当該行が選択される前、すなわち注目する画素Ｐの行の露光期間中に、垂直走査回路２３が転送信号ＴＸ及びリセット信号ＲＳＴをそれぞれＬレベルにすることで、転送トランジスタ３６及びリセットトランジスタ３７がオフとなり、フォトダイオード３５が入射する光を電荷に変換して蓄積する。このときに、露光期間中に転送トランジスタ３６及びリセットトランジスタ３７をオンからオフに転じるタイミングによって、入射する光を電荷に変換して蓄積する時間が調節される。
露光期間に続く読み出し期間になると、図７に示すように、垂直走査回路２３が上記画素Ｐを含む行に対する行選択信号ＲＳをＨレベルにする。ゲート電圧ＭＧが通常電圧、ソース側選択ゲート信号ＳＧと行選択信号ＲＳがそれぞれＨレベルになるので、記憶素子３９のドレイン側選択トランジスタＤＳＴ、メモリトランジスタＭＴ、ソース側選択トランジスタＳＳＴがそれぞれオンになり、増幅トランジスタ３８のソースと垂直信号線２８が接続された状態になる。
この後、垂直走査回路２３によりリセット信号ＲＳＴがＨレベルにされる。これにより、リセットトランジスタ３７がオンになり、フローティングディフュージョンＦＤがリセットされる。リセット信号ＲＳＴがＬレベルに転じて、リセットトランジスタ３７がオフになった後、タイミングジェネレータ３１からのサンプリング信号ＳＨＲがＣＤＳ回路３４に入力される。垂直信号線２８には、フローティングディフュージョンＦＤの電位に応じた信号電圧が出力されているから、ＣＤＳ回路３４によって、リセットされたフローティングディフュージョンＦＤの電位に応じた信号電圧が第１サンプリング電圧としてサンプリングされる。
第１サンプリング電圧のサンプリング後、垂直走査回路２３が転送信号ＴＸをＨレベルにする。これにより、転送トランジスタ３６がオンになって、フォトダイオード３５に蓄積されている電荷がフローティングディフュージョンＦＤに転送される。転送信号ＴＸがＬレベルに転じて、転送トランジスタ３６がオフになった後、タイミングジェネレータ３１からのサンプリング信号ＳＨＳがＣＤＳ回路３４に入力される。このときには、フローティングディフュージョンＦＤの電位は、フォトダイオード３５に蓄積されていた電荷の量に応じたものになるから、ＣＤＳ回路３４によって、フォトダイオード３５に蓄積されていた電荷の量、すなわち入射光量に応じた信号電圧が第２サンプリング電圧としてサンプリングされる。
ＣＤＳ回路３４は、第１サンプリング電圧と第２サンプリング電圧との差を、ノイズを除去した１画素分の画像信号として出力する。各列の画素Ｐにおいて、同様の動作が行われることによって、読み出し回路２４から１行分の画像信号が同時にＡ／Ｄ変換回路２５に出力される。各画像信号は、Ａ／Ｄ変換回路２５によってそれぞれデジタル化され、水平走査回路２６に送られ、水平走査回路２６から１画素分の画像信号を時系列に並べた１行分の画像信号が出力される。行選択信号ＲＳによって行が順次に選択され、選択された行の１行分の画像信号が順次に出力される。
イメージセンサ１１から出力される画像信号は、信号処理部１７で処理され、動画の画像データとされてメモリカード１２に順次記録される。このようにして、メモリカード１２に記憶された動画は、メモリカード１２をＰＣ等に装着することにより再生することができる。
上記通常モードでの動作中には、図８に示すように、制御部１４は、加速度センサ１８からの検出信号を参照することにより、カメラシステム１０にかかる加速度を監視している。加速度が閾値を超えていない場合には、通常モードでの動作を継続させる。
一方、加速度が閾値を超えた場合には、制御部１４は、駆動部１６に保存モードで動作させるための動作制御信号ＣＴＲＬを送る。この動作制御信号ＣＴＲＬの入力により、それまでの通常モードでの撮像、動画の記録が停止され、保存モードに移行する。
保存モードに移行すると、垂直走査回路２３は、露光期間及び読み出し期間において各画素Ｐを同時に動作させる。露光期間における画素Ｐの動作は通常モードの場合と同様であり、各画素Ｐのフォトダイオード３５により入射光量に応じた電荷が蓄積される。なお、リードライト回路３２は、各画素ＰのメモリトランジスタＭＴに対してゲート電圧ＭＧとして通常電圧を印加し、また各画素Ｐのソース側選択トランジスタＳＳＴに対するソース側選択ゲート信号ＳＧのＨレベルにしている。
図９に示すように、読み出し期間になると、垂直走査回路２３は、各行に対する行選択信号ＲＳをＨレベルにする。これにより、各行の各画素Ｐのドレイン側選択トランジスタＤＳＴがオンになり、メモリトランジスタＭＴに増幅トランジスタ３８が接続された状態になる。また、この読み出し期間についても、通常モードの場合と同様に、各画素Ｐでは、リセットトランジスタ３７、転送トランジスタ３６が順番にオン、オフされる。これによりフローティングディフュージョンＦＤがリセットされた後に、フォトダイオード３５が露光期間中に蓄積した電荷がフローティングディフュージョンＦＤに転送される。なお、保存モードでは、ＣＤＳ回路３４によるサンプリングした電圧を利用しないので、サンプリング信号ＳＨＲ、ＳＨＳを発生させなくてもよい。
フォトダイオード３５の電荷がフローティングディフュージョンＦＤに転送された後に、リードライト回路３２は、サンプリング信号ＳＨＳと同じタイミングで、ソース側選択ゲート信号ＳＧをＬレベルにする。これにより、ソース側選択トランジスタＳＳＴがオフになって、メモリトランジスタＭＴが垂直信号線２８から切り離される。そして、ソース側選択トランジスタＳＳＴがオフとなっている間に、リードライト回路３２は、ゲート電圧ＭＧを書き込み電圧にする。書き込み電圧は、通常電圧よりも高い電圧であり、例えば９Ｖである。
メモリゲート電極４１に書き込み電圧が印加され、量子トンネル効果で電荷蓄積層４２に電荷が蓄積される。ここで、ソース側選択トランジスタＳＳＴがオフであり、ドレイン側選択トランジスタＤＳＴがオンになっているから、メモリゲート電極４１に書き込み電圧が印加されることでメモリゲート構造体５３の直下のＰウェル領域ＰＷの電位は、ドレイン５１と等電位になる。ドレイン５１の電位は、増幅トランジスタ３８のソースの電位（出力電位）と同じであり、増幅トランジスタ３８のソースの電位は、フローティングディフュージョンＦＤの電位によって決まる。そして、フローティングディフュージョンＦＤの電位は、フォトダイオード３５から転送された電荷の量、すなわちフォトダイオード３５の受光量で決まる。したがって、ドレイン５１の電位は、フォトダイオード３５の受光量に対応したものとなる。書き込み電圧が一定であるから、メモリゲート電極４１とメモリゲート構造体５３の直下のＰウェル領域ＰＷとの電位差（以下、プログラム電圧という）は、フォトダイオード３５の受光量に対応した大きさになる。電荷蓄積層４２に量子トンネル効果で蓄積される電荷の量は、プログラム電圧によって変化するので、電荷蓄積層４２には、フォトダイオード３５の受光量に対応する量の電荷が蓄積される。この電荷蓄積層４２の電荷の蓄積によって、メモリトランジスタＭＴの閾値電圧（ゲート閾値電圧）が変化し、その変化量は蓄積される電荷量に対応したものとなる。
上記のようにして、各画素Ｐにおいて、フォトダイオード３５の電荷をフローティングディフュージョンＦＤに転送した後に、書き込み電圧をメモリゲート電極４１に印加することによって、フォトダイオード３５の受光量が電荷蓄積層４２に電荷の量として蓄積される。電荷蓄積層４２に蓄積された電荷は、カメラシステム１０の電源がオフになっても消去されることなく保持される。したがって、例えばカメラシステム１０を搭載した自動車が一定の速度以上で壁や他の自動車に衝突した瞬間の画像として静止画像が不揮発的にイメージセンサ１１に記憶される。保存モードでは、各画素Ｐを同時に動作させて、静止画像を記録しているので、イメージセンサ１１に記憶されている静止画像の各ピクセルは相互で時間的なずれがない。
メモリトランジスタＭＴは、例えば書き込み電圧を９Ｖ、ドレイン側選択トランジスタＤＳＴのゲート電圧（行選択信号ＲＳのＨレベル）を１．２Ｖ、ドレイン５１の電位を０Ｖとした場合で、書き込み電圧を印加する印加時間が１００μｓｅｃとしたときに、電荷蓄積層４２を初期化した状態を基準にして、１．２Ｖよりも大きい閾値電圧の変化量（Ｖｔｈウインドウ）を確保することができる。また、印加時間を１ｍｓとすれば、１．７Ｖよりも大きい閾値電圧の変化量を得ることができる。このように、書き込み電圧の印加時間が短くても、大きな閾値電圧の変化量を得ることができ、静止画像のピクセルの階調の分解能を高くすることができる。また、書き込みは量子トンネル効果を利用しているので、メモリトランジスタＭＴに書き込み電圧を印加することにより流れる電流は、例えば１画素当たり１ｐＡ未満であり、イメージセンサ１１の画素数が５００万個であっても、書き込み時に流れる書き込み電流は５μＡ以下であるため、各画素Ｐに対して同時に書き込み電圧を印加しても特に支障はない。
上記のように電荷蓄積層４２に蓄積された電荷の量は、外部からの操作で変化させることができないから、イメージセンサ１１に記憶されている静止画像を外部からの操作で書き換えたり消去したりすることは困難である。また、一度保存モードに移行した後には、再度保存モードに移行することを禁止したり、所定の解除操作をしない限り再度保存モードに移行しないようにしたりしておけば、イメージセンサ１１に記憶されている静止画像が上書きされて消去されることを防止できる。
なお、電荷を電荷蓄積層４２に蓄積する際に、ソース側選択トランジスタＳＳＴをオフとするのは、メモリトランジスタＭＴを垂直信号線２８から切り離して、垂直信号線２８に接続された他の回路の電位に影響されることなく、電荷蓄積層４２に電荷を蓄積するためである。また、書き込み電圧の印加によって電荷蓄積層４２に電荷を蓄積する前に、イレース動作を行って各記憶素子３９の電荷蓄積層４２の初期化を行ってもよい。
イメージセンサ１１に記憶されている静止画像を取り出す場合には、操作部１３を操作して読み出しを指示する。この読み出しの指示により、制御部１４は、読み出しモードでカメラシステム１０の各部を動作させる。
読み出しモードになると、垂直走査回路２３が各行に対する行選択信号ＲＳを順次にＨレベルにすることにより、タイミングをずらして各行が選択される。図１０に示すように、垂直走査回路２３が行選択信号ＲＳをＨレベルにすると、それに対応する行の各画素Ｐでは、記憶素子３９のドレイン側選択トランジスタＤＳＴがオンになる。ドレイン側選択トランジスタＤＳＴがオンになるが、読み出しモードの初期では、ゲート電圧ＭＧが０Ｖ、ソース側ゲート信号がＬレベルになっているので、増幅トランジスタ３８のソースと垂直信号線２８は切り離された状態である。
この後、リセット信号ＲＳＴがＨレベルにされ、リセットトランジスタ３７がオンになってフローティングディフュージョンＦＤがリセットされる。サンプリング信号ＳＨＲがＣＤＳ回路３４に入力されるタイミングで、トランジスタ４４のゲートに所定のゲート電圧Ｖｒが与えられる。これにより、ゲート電圧Ｖｒに応じた擬似的な信号電圧が垂直信号線２８に出力され、この擬似的な信号電圧がＣＤＳ回路３４に第１サンプリング電圧としてサンプリングされる。このようにして、電荷蓄積層４２に蓄積されている電荷の量にかかわらず、一定な擬似的な信号電圧が第１サンプリング電圧とされる。
第１サンプリング電圧のサンプリング後、リードライト回路３２によって、ソース側選択ゲート信号ＳＧがＨレベルにされる。これにより、先にオンとなっているドレイン側選択トランジスタＤＳＴとともにソース側選択トランジスタＳＳＴがオンの状態になる。またゲート電圧ＭＧが読み出し電圧にされる。ここで、読み出し電圧は、電荷蓄積層４２に電荷が蓄積されている状態で想定される閾値電圧の最大値よりも高い電圧とされる。この例では、読み出し電圧を電源電圧ＶＤＤとしている。また、メモリトランジスタＭＴは、その電荷蓄積層４２に電荷が蓄積されている電荷の量によって閾値電圧が変わっている。そして、電荷蓄積層４２には保存モードで電荷が蓄積されており、その電荷の量はフォトダイオード３５の受光量に応じた量であるから、保存モード時のフォトダイオード３５の受光量に対応した閾値電圧になっている。また、増幅トランジスタ３８のゲートには、リセットされたフローティングディフュージョンＦＤの一定な電位が与えられている。この結果、電荷蓄積層４２に蓄積されている電荷の量に応じた信号電圧が垂直信号線２８に出力される。すなわち、信号電圧は、電荷蓄積層４２に蓄積されている電荷の量が多くなるほど低くなる。
なお、この読み出しモードでは、転送信号ＴＸがＨレベルにされないので、フローティングディフュージョンＦＤは、リセットトランジスタ３７のオン、オフでリセットされた電位に保たれる。
上記のように、ソース側選択ゲート信号ＳＧがＨレベルに、またゲート電圧ＭＧが読み出し電圧にされた後、サンプリング信号ＳＨＳがＣＤＳ回路３４に入力される。これにより、電荷蓄積層４２に蓄積されている電荷の量によって決まる信号電圧が第２サンプリング電圧としてＣＤＳ回路３４によってサンプリングされる。ＣＤＳ回路３４は、第１サンプリング電圧と第２サンプリング電圧との差を１画素分の画像信号として出力する。このようにして、保存モード時のフォトダイオード３５の受光量に対応した１画素分の画像信号が出力される。
各列の各画素Ｐにおいて、同様の動作が行われることによって、読み出し回路２４から１行分の画像信号が同時にＡ／Ｄ変換回路２５に出力され、各画像信号がＡ／Ｄ変換回路２５によってそれぞれデジタル化される。そして、水平走査回路２６から１画素分の画像信号を時系列に並べた１行分の画像信号が出力される。行選択信号ＲＳによって行が順次に選択され、選択された行の１行分の画像信号が順次に出力される。このようにして、各行の画像信号が出力されて、信号処理部１７を経てメモリカード１２に１フレームの静止画像として記録される。
メモリカード１２に静止画像が記録された後、補正処理部１９は、メモリカード１２に記録されている静止画像の各ピクセルのそれぞれをＲＯＭ１９ａから読み出した対応する補正データに基づいて補正する。これにより、静止画像のノイズを低減する。
メモリカード１２に記録された静止画像は、メモリカード１２をＰＣ等に装着することによりモニタに表示することで見ることができる。モニタには、閾値以上の加速度が検出されたときに撮影された静止画像が表示される。
上記の例では、ソース側選択トランジスタＳＳＴをオンとする場合、そのゲート電圧として電源電圧ＶＤＤ（＞０Ｖ）を印加しているが、ゲート電圧が０Ｖのときにオンになるように、ソース側選択トランジスタＳＳＴの閾値電圧を０Ｖよりも小さくしてもよい。また、メモリトランジスタＭＴについても同様であり、電荷蓄積層４２を初期化した状態で閾値電圧を０Ｖよりも小さくし、通常電圧として０Ｖを印加するようにしてもよい。また、イメージセンサ１１に記録されている静止画像を読み出す際に、メモリトランジスタＭＴに読み出し電圧を印加しているときの信号電圧そのものを画素Ｐの画像信号としてもよい。この場合には、トランジスタ４４を省略し、ＣＤＳ回路３４は、メモリトランジスタＭＴに読み出し電圧を印加しているときの信号電圧をＡ／Ｄ変換回路２５に出力する。
上記実施形態では、メモリトランジスタ、第１選択トランジスタ及び第２選択トランジスタが一体になった記憶素子を用いているが、それぞれ独立した素子としてもよい。例えば、図１１に示す例では、それぞれ独立した素子であるメモリトランジスタ７０、第１選択トランジスタ７１及び第２選択トランジスタ７２により不揮発性記憶部７３が構成されている。メモリトランジスタ７０は、メモリゲート電極７０ａと電荷蓄積層７０ｂとを有しており、保存モードでは、メモリゲート電極７０ａに書き込み電圧が印加されることにより、そのドレインの電位、すなわちフォトダイオード３５の受光量に応じた量の電荷を蓄積する。これらのメモリトランジスタ７０、第１選択トランジスタ７１及び第２選択トランジスタ７２の動作は、上記メモリトランジスタＭＴ、ソース側選択トランジスタＳＳＴ及びドレイン側選択トランジスタＤＳＴとほぼ同じである。
選択された行（画素）からの画像信号のみを垂直信号線２８に出力する点からは、第１選択トランジスタ７１及び第２選択トランジスタ７２のいずれか一方があればよい。また、書き込み電圧の印加の際、すなわち電荷蓄積層７０ｂに電荷を蓄積する際に、画素と垂直信号線２８とを切り離す点からは第１選択トランジスタ７１があればよい。したがって、垂直信号線２８に複数の画素Ｐが接続されている構成では、第２選択トランジスタ７２を省略した構成とすることができる。この場合、第１選択トランジスタ７１は、通常モードの読み出し期間、及び取り出しモードでオンにするとともに、保存モード下では書き込み電圧の印加の際にオフにすればよい。
なお、上記のメモリトランジスタＭＴ、メモリトランジスタ７０は、ゲート構造体がシリコン基板側からシリコン酸化膜（トンネル絶縁膜）、シリコン窒化膜等からなる電荷蓄積層、シリコン酸化膜等のブロック絶縁膜、金属のゲート電極を積層した構造のいわゆるＭＯＮＯＳ（Metal-Oxide-Nitride- Oxide-Silicon）型であってもよい。このＭＯＮＯＳ型は、ゲート電極を高濃度ドープしたポリシリコンで形成したＳＯＮＯＳ（Silicon-Oxide-Nitride- Oxide-Silicon）型を含む。このように、電荷蓄積層としては、窒化膜（シリコン窒化膜）を用いることが望ましい。窒化膜は、電荷を離散的に蓄積でき、トンネル絶縁膜に局所的な欠陥があったとしても空間的に均一に電荷を蓄積できるためである。この性質により同じ条件で電荷蓄積層に電荷を蓄積させた際のメモリトランジスタ間の閾値電圧の差が小さく、閾値電圧の再現性も安定しているため、画素情報を正確に記憶できる。また、メモリトランジスタ７０、メモリトランジスタＭＴは、電荷蓄積層として多結晶シリコンなどの導電膜で形成したフローティングゲートを用いたフローティングゲート型であってもよい。上記ＭＯＮＯＳ型は、メモリトランジスタ間の閾値電圧の差を容易に小さくでき、また上記閾値電圧の再現性を容易に確保できるため好ましい構造である。
以上のように、カメラシステム１０のイメージセンサ１１は、その各画素Ｐ内に設けた記憶素子のメモリトランジスタＭＴ、メモリトランジスタ７０に対するゲート電圧として書き込み電圧を印加することによって静止画像が記録されて、各画素Ｐ内に静止画像のピクセルが保持されるので、メモリカードや光学ディスク等の記録媒体を用いることなく静止画像が記録される。そして、このようにイメージセンサ１１に静止画像が記録されるので、外部からの操作で静止画像を書き換えたり消去したりすることは困難である。また、各画素Ｐを同時に動作させて、静止画像を記録しているので、イメージセンサ１１に記憶されている静止画像の各ピクセルは相互で時間的なずれがなく、また非常に短い時間で静止画像が記録される。さらに、静止画像の各ピクセルは、アナログ量であるフォトダイオード３５の受光量を、電荷蓄積層４２、７０ｂにアナログ量である電荷の量としてイメージセンサ１１に記録するので、格段に回路構成が小さく、簡単な回路構成であり、また省スペース化に有利である。
上記の各例では、フォトダイオードの受光量に応じた電荷の量、すなわちアナログ量を画素内に設けたメモリトランジスタに保存しており、デジタルデータとして記憶する構成に比べて記憶素子（メモリトランジスタ）の個数が低減される。このような観点からは、メモリトランジスタをフォトダイオードとＡ／Ｄ変換回路との間の任意の位置に設けることができる。
１０ カメラシステム
１１ イメージセンサ
１４ 制御部
２８ 垂直信号線
３５ フォトダイオード
３６ 転送トランジスタ
３７ リセットトランジスタ
３８ 増幅トランジスタ
３９ 記憶素子
５１ ドレイン
５２ ソース
５３ メモリゲート構造体
５４ ドレイン側選択ゲート構造体
５５ ソース側選択ゲート構造体
ＭＴ メモリトランジスタ
ＤＳＴ ドレイン側選択トランジスタ
ＳＳＴ ソース側選択トランジスタ
Ｐ 画素
ＰＷ Ｐウェル領域
７０ メモリトランジスタ
７１ 第１選択トランジスタ
７２ 第２選択トランジスタ
７３ 不揮発性記憶部

Claims (13)

  1. 複数の画素が配列された画素アレイを備える固体撮像装置において、
    前記画素は、
    フォトダイオードと、
    フローティングディフュージョンと、
    前記フォトダイオードと前記フローティングディフュージョンとの間に接続された転送トランジスタと、
    前記フローティングディフュージョンがゲートに接続された増幅トランジスタと、
    信号出力線と前記増幅トランジスタとの間に接続された不揮発性記憶部とを備え、
    前記不揮発性記憶部は、
    前記増幅トランジスタと前記信号出力線との間で、前記増幅トランジスタと直列に接続された、メモリゲート電極及び電荷蓄積層を含むメモリトランジスタと、
    前記増幅トランジスタと前記信号出力線との間で、前記メモリトランジスタと直列に接続された第１選択トランジスタと
    を有することを特徴とする固体撮像装置。
  2. 前記不揮発性記憶部は、前記メモリトランジスタと前記増幅トランジスタとの間に、前記メモリトランジスタと直列に接続された第２選択トランジスタをさらに有することを特徴とする請求項１に記載の固体撮像装置。
  3. 前記不揮発性記憶部は、
    Ｐウェル領域の表面に形成されたドレイン及びソースと、
    前記電荷蓄積層及び前記メモリゲート電極を含み、前記ドレインと前記ソースとの間の前記Ｐウェル領域の表面に配置されて前記メモリトランジスタを形成するメモリゲート構造体と、
    前記メモリゲート構造体と前記ソースとの間の前記Ｐウェル領域の表面に配置されて前記第１選択トランジスタを形成する第１ゲート構造体と、
    前記メモリゲート構造体と前記ドレインとの間の前記Ｐウェル領域の表面に配置されて前記第２選択トランジスタを形成する第２ゲート構造体と、
    から構成されることを特徴とする請求項２に記載の固体撮像装置。
  4. 前記画素は、電源線と前記フローティングディフュージョンとの間に接続されたリセットトランジスタをさらに有することを特徴とする請求項１ないし３のいずれか１項に記載の固体撮像装置。
  5. 前記第１選択トランジスタと前記第２選択トランジスタは、前記信号出力線に画像信号を出力しないときには少なくともいずれか一方がオフになることを特徴とする請求項２または３に記載の固体撮像装置。
  6. 前記電荷蓄積層は、前記メモリゲート電極への書き込み電圧の印加によって前記増幅トランジスタの出力電位に応じた量の電荷を蓄積し、
    前記メモリトランジスタは、前記電荷蓄積層に電荷蓄積が無い状態で前記メモリゲート電極への通常電圧の印加によりオンし、前記電荷蓄積層に蓄積される電荷の量に応じて閾値電圧が変化する
    ことを特徴とする請求項１ないし５のいずれか１項に記載の固体撮像装置。
  7. 通常モードと、保存モードと、読み出しモードとを有し、
    前記通常モードでは、前記フォトダイオードの受光量に応じた前記フローティングディフュージョンの電位に対応する画像信号を前記信号出力線に出力し、
    前記保存モードでは、前記フォトダイオードの受光量に応じた前記フローティングディフュージョンの電位に対応した量の電荷を前記電荷蓄積層に蓄積し、静止画像を記憶し、
    前記読み出しモードでは、前記電荷蓄積層に蓄積された前記電荷の量に対応した画像信号を前記信号出力線に出力する
    ことを特徴とする請求項１ないし６のいずれか１項に記載の固体撮像装置。
  8. 前記信号出力線は、それぞれ複数の前記画素が接続されており、
    前記第１選択トランジスタは、前記メモリトランジスタと前記信号出力線との間に接続され、前記信号出力線に画像信号を出力するときにオンし、前記メモリトランジスタに書き込み電圧を印加する際にオフする
    ことを特徴とする請求項１ないし７のいずれか１項に記載の固体撮像装置。
  9. 請求項１ないし８のいずれか１項に記載の固体撮像装置と、
    前記固体撮像装置による撮像中のトリガ信号に応答して、前記メモリゲート電極に書き込み電圧を印加する制御部と
    を備えることを特徴とするカメラシステム。
  10. 加速度に応じた検出信号を出力する加速度センサを有し、
    前記制御部は、所定の閾値以上の加速度を示す前記検出信号をトリガ信号とすることを特徴とする請求項９に記載のカメラシステム。
  11. 画素のフォトダイオードの受光量に応じた画像信号を出力する通常モードと、
    前記フォトダイオードの受光量に応じたアナログ量を記憶情報として不揮発性記憶部に不揮発的に記憶する保存モードと、
    前記保存モードで前記不揮発性記憶部に記憶された前記記憶情報を複数ビットのデジタルな画像信号に変換して出力する読み出しモードと
    を有し、
    再度の前記保存モードへの移行が禁止される、または、解除操作によって再度の前記保存モードへの移行が許容されることを特徴とする固体撮像装置。
  12. フォトダイオードを有する複数の画素と、
    前記画素からの画像信号が入力されるＡ／Ｄ変換回路と、
    前記フォトダイオードと前記Ａ／Ｄ変換回路との間に接続され、トリガ信号に応答して前記フォトダイオードの受光量に応じた記憶情報を記憶するメモリトランジスタと、
    所定のイベントを検出して前記トリガ信号を発生するイベント検出部と、
    を備えることを特徴とするカメラシステム。
  13. 前記イベント検出部は、加速度センサであることを特徴とする請求項１２に記載のカメラシステム。
JP2018001487A 2018-01-09 2018-01-09 固体撮像装置及びカメラシステム Active JP6398021B1 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2018001487A JP6398021B1 (ja) 2018-01-09 2018-01-09 固体撮像装置及びカメラシステム
KR1020207011042A KR102412999B1 (ko) 2018-01-09 2018-12-26 고체 촬상 장치 및 카메라 시스템
US16/760,935 US11282878B2 (en) 2018-01-09 2018-12-26 Solid-state imaging device and camera system
CN201880085554.2A CN111602388B (zh) 2018-01-09 2018-12-26 固体摄像装置及照相机系统
PCT/JP2018/047953 WO2019138894A1 (ja) 2018-01-09 2018-12-26 固体撮像装置及びカメラシステム
TW108100028A TWI765133B (zh) 2018-01-09 2019-01-02 固體攝像裝置及相機系統

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018001487A JP6398021B1 (ja) 2018-01-09 2018-01-09 固体撮像装置及びカメラシステム

Publications (2)

Publication Number Publication Date
JP6398021B1 true JP6398021B1 (ja) 2018-09-26
JP2019121968A JP2019121968A (ja) 2019-07-22

Family

ID=63668473

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018001487A Active JP6398021B1 (ja) 2018-01-09 2018-01-09 固体撮像装置及びカメラシステム

Country Status (6)

Country Link
US (1) US11282878B2 (ja)
JP (1) JP6398021B1 (ja)
KR (1) KR102412999B1 (ja)
CN (1) CN111602388B (ja)
TW (1) TWI765133B (ja)
WO (1) WO2019138894A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7076972B2 (ja) * 2017-09-29 2022-05-30 キヤノン株式会社 撮像素子及び撮像装置
US11626445B2 (en) * 2018-08-23 2023-04-11 Raytheon Company Per-pixel detector bias control
US11561132B2 (en) 2020-06-04 2023-01-24 Raytheon Company Per-pixel detector bias control
US11430828B2 (en) * 2020-12-17 2022-08-30 Omnivision Technologies, Inc. Event driven pixel for spatial information extraction
CN117038686B (zh) * 2023-07-28 2024-04-16 中山大学 一种像素结构、光电二极管和cmos图像传感器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010226375A (ja) * 2009-03-23 2010-10-07 Fujifilm Corp 撮像装置及び固体撮像素子の駆動方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085660A (ja) * 1999-09-10 2001-03-30 Toshiba Corp 固体撮像装置及びその制御方法
JP2003087657A (ja) * 2001-06-28 2003-03-20 Victor Co Of Japan Ltd 固体撮像装置
JP4467448B2 (ja) 2005-02-24 2010-05-26 三洋電機株式会社 移動体用記録装置
JP5016941B2 (ja) * 2007-02-08 2012-09-05 株式会社東芝 固体撮像装置
US9420210B2 (en) * 2008-06-10 2016-08-16 Tohoku University Solid-state image sensor for capturing high-speed phenomena and drive method for the same
JP2010056512A (ja) * 2008-08-01 2010-03-11 Genusion Inc 固体撮像素子、その動作方法、その製造方法及びデジタルカメラ
JP2010212417A (ja) * 2009-03-10 2010-09-24 Fujifilm Corp 固体撮像素子、撮像装置、固体撮像素子の駆動方法
CN102387316B (zh) * 2010-08-31 2014-11-05 比亚迪股份有限公司 一种高动态范围的像素单元及图像传感器
WO2012147302A1 (ja) * 2011-04-28 2012-11-01 パナソニック株式会社 固体撮像装置及びそれを用いたカメラシステム
JP2014033007A (ja) * 2012-08-01 2014-02-20 Toshiba Corp 半導体集積回路
JP2014053374A (ja) * 2012-09-05 2014-03-20 Toshiba Corp 半導体集積回路
KR101377063B1 (ko) * 2013-09-26 2014-03-26 (주)실리콘화일 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로
US11114423B2 (en) * 2015-12-01 2021-09-07 Sharp Kabushiki Kaisha Image-forming element
JP2020053782A (ja) * 2018-09-26 2020-04-02 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および、撮像装置
JP2020107932A (ja) * 2018-12-26 2020-07-09 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および撮像装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010226375A (ja) * 2009-03-23 2010-10-07 Fujifilm Corp 撮像装置及び固体撮像素子の駆動方法

Also Published As

Publication number Publication date
KR20200106881A (ko) 2020-09-15
CN111602388B (zh) 2023-04-18
WO2019138894A1 (ja) 2019-07-18
KR102412999B1 (ko) 2022-06-23
TW201931845A (zh) 2019-08-01
US11282878B2 (en) 2022-03-22
TWI765133B (zh) 2022-05-21
US20210183925A1 (en) 2021-06-17
JP2019121968A (ja) 2019-07-22
CN111602388A (zh) 2020-08-28

Similar Documents

Publication Publication Date Title
JP6398021B1 (ja) 固体撮像装置及びカメラシステム
US9749557B2 (en) Solid-state image pickup device in which charges overflowing a memory during a charge transfer period are directed to a floating diffusion and method of driving same
US7733401B2 (en) Image capturing apparatus
US8890982B2 (en) Solid-state imaging device and driving method as well as electronic apparatus
US8184188B2 (en) Methods and apparatus for high dynamic operation of a pixel cell
JP3911788B2 (ja) 固体撮像素子およびその駆動方法
US8183604B2 (en) Solid state image pickup device inducing an amplifying MOS transistor having particular conductivity type semiconductor layers, and camera using the same device
WO2008069015A1 (ja) 固体撮像装置、固体撮像装置の駆動方法および撮像装置
US7352399B2 (en) Solid-state imaging device driving method
US20100238310A1 (en) Imaging apparatus and drive method of solid-state imaging device
JP4758318B2 (ja) 固体撮像装置
JP2010028434A (ja) 固体撮像装置
JP2010050146A (ja) 固体撮像素子、撮像装置、及び撮像方法
JP5068223B2 (ja) 固体撮像装置およびその制御方法、電子情報機器
JP2011061523A (ja) Ｍｏｓ型イメージセンサ、ｍｏｓ型イメージセンサの駆動方法、撮像装置、撮像方法
JPH09181986A (ja) 固体撮像素子
JP2008042675A (ja) 光電変換装置及び撮像装置
JP4587161B2 (ja) 撮像装置
JPH1028240A (ja) 増幅型固体撮像素子、その固定パターンノイズ補正方法、並びに、補正値書き込み方法
JPH1093868A (ja) 固体撮像素子及びその駆動方法
JPH11313255A (ja) 固体撮像素子およびその駆動方法
US20110019054A1 (en) Solid-state image sensor, imaging system, and method of driving solid-state image sensor
JP2011061018A (ja) Ｍｏｓ型イメージセンサ及び撮像装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180124

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20180124

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20180130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180410

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20180607

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180802

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180821

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180903

R150 Certificate of patent or registration of utility model

Ref document number: 6398021

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250