JP2020053782A - 固体撮像素子、および、撮像装置 - Google Patents

固体撮像素子、および、撮像装置 Download PDF

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Abstract

【課題】画素毎に差動入力回路を設けた固体撮像素子において、消費電力を低減する。【解決手段】比較結果出力回路３１０において、固体撮像素子（受光チップ２０１）は、電流源回路３２７と、一対の差動トランジスタ２２７、２２８とデジタル信号生成部３８０とを備える。この固体撮像素子において電流源回路３２７は、所定のイネーブル信号が入力された場合には所定の定電流を供給する。一対の差動トランジスタ２２７と２２８は、画素回路により生成されたアナログ信号と所定の参照信号との差分を増幅した差動増幅信号を前記定電流を用いて生成する。デジタル信号生成部３８０は、差動増幅信号からデジタル信号を生成する。【選択図】図７

Description

本技術は、固体撮像素子、および、撮像装置に関する。詳しくは、差動入力回路を用いてアナログ信号をデジタル信号に変換する固体撮像素子、および、撮像装置に関する。
従来より、固体撮像素子などにおいては、構造が単純であるため、アナログ信号とランプ信号との比較結果が反転したときのカウンタ値をデジタル信号として保持するアナログデジタル変換回路が広く用いられている。例えば、アナログ信号およびランプ信号を比較する差動入力回路と、その差動入力回路の出力が反転した際のカウンタ値をデジタル信号として保持するデータ記憶部とを画素毎に配置した固体撮像素子が提案されている（例えば、特許文献１参照。）。
国際公開第２０１６／１３６４４８号公報
上述の従来技術では、アナログ信号をデジタル信号に変換する回路を画素毎に配置することにより、全画素で同時にＡＤ（Analog to Digital）変換を行う。このため、上述の固体撮像素子では、カラムごとにＡＤＣ（Analog to Digital Converter）を配置して行単位でＡＤ変換を行う場合と比較して、高速に画像データを読み出す。しかしながら、この従来技術では、全画素のうち一部を間引いて読み出す際に、間引く画素の差動入力回路にはアナログ信号が入力されないが、差動入力回路には一般に定電流源が配置され、入力が無い期間においても、その定電流が流れてしまう。そのため、消費電力を十分に低減することができなくなってしまう。差動入力回路への電源電圧の供給を停止すれば、定電流を遮断することができるが、電源電圧を再投入してから安定するまでに時間がかかるため、電源電圧の供給停止は望ましくない。
本技術はこのような状況に鑑みて生み出されたものであり、画素毎に差動入力回路を設けた固体撮像素子において、消費電力を低減することを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定のイネーブル信号に従って所定の定電流を供給する電流源回路と、画素回路により生成されたアナログ信号と所定の参照信号との差分を増幅した差動増幅信号を上記定電流を用いて生成する一対の差動トランジスタと、上記差動増幅信号からデジタル信号を生成するデジタル信号生成部とを具備する固体撮像素子、および、その制御方法である。これにより、イネーブル信号に従って一対の差動トランジスタに定電流が供給されるという作用をもたらす。
また、この第１の側面において、上記電流源回路は、上記定電流を供給する電流源と、上記イネーブル信号に従って上記電流源と上記一対の差動トランジスタに共通に接続されたコモンノードとの間の経路を開閉するスイッチング素子とを備えてもよい。これにより、イネーブル信号に従って、コモンノードと電流源との間の経路が開閉されるという作用をもたらす。
また、この第１の側面において、上記画素回路は、所定の受光チップに配置され、上記電流源回路は、所定の回路チップに配置される構成であってもよい。これにより、受光チップの回路規模が削減されるという作用をもたらす。
また、この第１の側面において、上記画素回路と上記電流源回路の一部とは、所定の受光チップに配置され、上記電流源回路の残りは、所定の回路チップに配置される構成であってもよい。これにより、回路チップの回路規模が削減されるという作用をもたらす。
また、この第１の側面において、上記電流源回路は、所定のバイアス電圧に応じた電流を上記定電流として供給する電流源と、上記イネーブル信号に従って上記バイアス電圧を上記電流源に供給するバイアス電圧供給回路とを備えてもよい。これにより、バイアス電圧の供給または停止により、定電流が供給または遮断されるという作用をもたらす。
また、この第１の側面において、上記画素回路は、所定の受光チップに配置され、上記電流源回路は、所定の回路チップに配置される構成であってもよい。これにより、受光チップの回路規模が削減されるという作用をもたらす。
また、この第１の側面において、上記画素回路と上記電流源回路の一部とは、所定の受光チップに配置され、上記電流源回路の残りは、所定の回路チップに配置される構成であってもよい。これにより、回路チップの回路規模が削減されるという作用をもたらす。
また、この第１の側面において、上記画素回路は、光電変換により電荷を生成する光電変換素子と、上記電荷を蓄積して上記電荷の量に応じた電圧の信号を上記アナログ信号として生成する浮遊拡散層と、転送が指示されると上記電荷を上記光電変換素子から上記浮遊拡散層へ転送する転送トランジスタとを備えてもよい。これにより、光電変換により転送された電荷の量に応じたアナログ信号が生成されるという作用をもたらす。
また、この第１の側面において、上記画素回路は、排出が指示されると上記光電変換素子から上記電荷を排出する排出トランジスタをさらに備えてもよい。これにより、光電変換素子から電荷が排出されるという作用をもたらす。
また、この第１の側面において、上記画素回路がそれぞれに設けられた複数の画素を二次元格子状に配列した画素領域をさらに具備し、上記画素領域内の隣接する一対の画素の一方は、上記一対の画素のそれぞれの上記浮遊拡散層を接続する接続トランジスタをさらに備えてもよい。これにより、アナログ信号が加算平均されるという作用をもたらす。
また、この第１の側面において、上記画素回路がそれぞれに設けられた複数の画素を二次元格子状に配列した画素領域をさらに具備し、上記電流源回路は、上記画素の行のうち有効にする行を示す行イネーブル信号と上記画素の列のうち有効にする列を示す列イネーブル信号とから上記イネーブル信号を生成する論理ゲートを含むものであってもよい。これにより、画素毎に有効または無効に設定されるという作用をもたらす。
また、この第１の側面において、前記画素回路がそれぞれに設けられた複数の画素を設けた画素ブロックを配列した画素領域をさらに具備し、前記複数の画素は、浮遊拡散層を共有し、前記画素回路は、光電変換により電荷を生成する光電変換素子と、転送が指示されると前記電荷を前記光電変換素子から前記浮遊拡散層へ転送する転送トランジスタと
を備えてもよい。これにより、浮遊拡散層を共有した複数の画素によりアナログ信号が順に生成されるという作用をもたらす。
また、この第１の側面において、上記画素回路がそれぞれに設けられた複数の画素を含む画素ブロックを配列した画素領域をさらに具備し、上記電流源回路は、上記画素ブロックの行のうち有効にする行を示す行イネーブル信号と上記画素ブロックの列のうち有効にする列を示す列イネーブル信号とから上記イネーブル信号を生成する論理ゲートを含み、上記画素ブロック内の上記複数の画素は、上記論理ゲートを共有してもよい。これにより、画素ブロックごとに有効または無効に設定されるという作用をもたらす。
また、この第１の側面において、上記電流源回路は、上記デジタル信号が生成されたときに上記定電流を遮断してもよい。これにより、消費電力がさらに削減されるという作用をもたらす。
また、本技術の第２の側面は、所定のイネーブル信号に従って所定の定電流を供給する電流源回路と、画素回路により生成されたアナログ信号と所定の参照信号との差分を増幅した差動増幅信号を上記定電流を用いて生成する一対の差動トランジスタと、上記差動増幅信号からデジタル信号を生成するデジタル信号生成部と、上記デジタル信号を処理するロジック回路とを具備する撮像装置である。これにより、イネーブル信号に従って一対の差動トランジスタに定電流が供給され、デジタル信号が生成されるという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における受光チップの一構成例を示すブロック図である。 本技術の第１の実施の形態における回路チップの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるクラスタの一構成例を示すブロック図である。 本技術の第１の実施の形態における画素とクラスタ内の回路との接続関係の一例を示す斜視図である。 本技術の第１の実施の形態における画素および比較結果出力回路の一構成例を示す回路図である。 本技術の第１の実施の形態における画素内の素子のレイアウトを示す平面図である。 本技術の第１の実施の形態における画素内の端子の配置の一例を示す図である。 本技術の第１の実施の形態におけるイネーブル信号の利用方法を説明するための図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の第１の変形例における画素回路の一構成例を示す回路図である。 本技術の第１の実施の形態の第２の変形例における画素回路の一構成例を示す回路図である。 本技術の第１の実施の形態の第３の変形例における画素の一構成例を示す回路図である。 本技術の第１の実施の形態の第４の変形例におけるクラスタの一構成例を示すブロック図である。 本技術の第１の実施の形態の第４の変形例におけるＮＯＲ（否定論理積）ゲートを配置した比較結果出力回路の一構成例を示す回路図である。 本技術の第１の実施の形態の第４の変形例におけるＮＯＲ（否定論理積）ゲートを配置していない比較結果出力回路の一構成例を示す回路図である。 本技術の第１の実施の形態の第５の変形例における比較結果出力回路の一構成例を示す回路図である。 本技術の第１の実施の形態の第６の変形例における画素および比較結果出力回路の一構成例を示す回路図である。 本技術の第２の実施の形態における比較結果出力回路の一構成例を示す回路図である。 本技術の第２の実施の形態の変形例における画素および比較結果出力回路の一構成例を示す回路図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（イネーブル信号に従って定電流を供給または遮断する例）
２．第２の実施の形態（イネーブル信号に従ってバイアス電圧の印加または停止により定電流を供給または遮断する例）
３．移動体への応用例
＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、垂直同期信号ＶＳＹＮＣに同期して、光電変換により画像データを生成するものである。ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。
ＤＳＰ回路１２０は、固体撮像素子２００からの画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをバス１５０を介してフレームメモリ１６０などに出力する。
表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された受光チップ２０１とを備える。これらの基板は、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ−Ｃｕ接合やバンプ、ＴＣＩ（ThruChip Interface）などの誘導結合通信技術により接続することもできる。
図３は、本技術の第１の実施の形態における受光チップ２０１の一構成例を示す平面図である。この受光チップ２０１には、画素領域２１０と、Ｖドライバ２３１および２３２と、Ｈドライバ２３３と、ＤＡＣ（Digital to Analog Converter）２３４とが配置される。また、画素領域２１０には、複数の画素ブロック２１１が二次元格子状に配列される。それぞれの画素ブロック２１１には、複数の画素２２０が配列される。例えば、画素ブロック２１１には、２行×４列の８個の画素２２０が配列される。なお、画素ブロック２１１内の画素数は８個に限定されない。
画素２２０は、光電変換によりアナログ信号を生成するものである。また、この画素２２０内の差動対のトランジスタと、後述する回路チップ２０２内のカレントミラー回路とを接続した回路は、アナログ信号とＤＡＣ２３４からの参照信号との差分を増幅する差動増幅器として動作する。
Ｖドライバ２３１および２３２は、読み出す対象の行の画素２２０を駆動し、差動増幅信号を出力させるものである。例えば、Ｖドライバ２３１は、奇数行を駆動し、Ｖドライバ２３２は、偶数行を駆動する。また、Ｈドライバ２３３は、列単位で画素２２０を駆動する。なお、Ｖドライバ２３１および２３２のそれぞれが駆動する行を必ずしも偶数行、奇数行などに分ける必要は無い。例えば、セトリングを速くする目的で、Ｖドライバ２３１および２３２が同じ行を駆動することもできる。
ＤＡＣ２３４は、ＤＡ（Digital to Analog）変換により、スロープ状に変化するアナログのランプ信号を参照信号として生成するものである。このＤＡＣ２３４は、生成した参照信号を画素領域２１０内の全画素に供給する。
図４は、本技術の第１の実施の形態における回路チップ２０２の一構成例を示すブロック図である。この回路チップ２０２には、ＡＤ変換回路領域２５０と、Ｖドライバ２６１および２６２と、Ｈドライバ２６３と、ロジック回路２６４とが配置される。ＡＤ変換回路領域２５０には、複数のクラスタ３００が二次元格子状に配列される。クラスタ３００は、画素ブロック２１１ごとに設けられ、画素ブロック２１１の個数をＮ（Ｎは、整数）個とすると、クラスタ３００もＮ個設けられる。画素ブロック２１１とクラスタ３００とは、１対１で接続される。
クラスタ３００は、対応する画素ブロック２１１からのアナログの差動増幅信号を画素毎にデジタル信号に変換し、ロジック回路２６４に画素データとして供給するものである。
Ｖドライバ２６１および２６２は、クラスタ３００内の回路を駆動してデジタル信号を生成させるものである。例えば、Ｖドライバ２６１は、奇数行に対応する回路を駆動し、Ｖドライバ２６２は、偶数行に対応する回路を駆動する。あるいは、Ｖドライバ２６１および２６２は、同じ行の回路を駆動する。また、Ｈドライバ２６３は、生成されたデジタル信号をクラスタ３００からロジック回路２６４へ画素データとして転送させるものである。
ロジック回路２６４は、転送された画素データに対して画素毎にＣＤＳ（Correlated Double Sampling）処理などの各種の信号処理を行うものである。このロジック回路２６４は、処理後の画素データからなる画像データをＤＳＰ回路１２０に供給する。
［クラスタの構成例］
図５は、本技術の第１の実施の形態におけるクラスタ３００の一構成例を示すブロック図である。クラスタ３００には、画素ブロック２１１内の画素毎に、比較結果出力回路３１０およびデータ記憶部３６０が配置される。画素ブロック２１１内の画素数が８個である場合には、比較結果出力回路３１０およびデータ記憶部３６０は、それぞれ８個ずつ配置される。また、ＡＤ変換回路領域２５０において、クラスタ３００の列ごとに、時刻コード転送部３７０が配置される。クラスタ３００の列数がＭ（Ｍは、整数）である場合、時刻コード転送部３７０もＭ個配置される。ある列のクラスタ３００の個数をＬ（Ｌは、整数）個とすると、それらのＬ個のクラスタ３００は、その列に対応する１つの時刻コード転送部３７０を共有する。
また、８個の比較結果出力回路３１０のそれぞれは、クラスタ３００に対応する画素ブロック２１１内の８個の画素２２０と１対１に接続される。例えば、画素２２０がベイヤー配列で配列される場合、画素ブロック２１１内の２行×４列のうち、左側の２行×２列にＲ（Red）、Ｇｂ(Green)、Ｂ(Blue)およびＧｒ(Green)の画素が配列される。また、右側の２行×２列にも同様にＲ、Ｇｂ、ＢおよびＧｒ画素が配列される。この配列において、左側のＲ、Ｇｂ、ＢおよびＧｒ画素は、左側の４個の比較結果出力回路３１０に接続され、右側のＲ、Ｇｂ、ＢおよびＧｒ画素は、右側の４個の比較結果出力回路３１０に接続される。
時刻コード転送部３７０は、時刻コードを生成するカウンタ（不図示）からクラスタ３００へ時刻コードを転送し、クラスタ３００からロジック回路２６４に時刻コードを転送するものである。この時刻コードは、参照信号がスロープ状に変化する期間内の時刻を示す。
比較結果出力回路３１０は、対応する画素２２０からの差動増幅信号に対して、電圧変換や増幅処理を行うものである。この比較結果出力回路３１０は、処理後の信号を、アナログ信号および参照信号の比較結果としてデータ記憶部３６０に出力する。
データ記憶部３６０は、比較結果が反転したタイミングにおいて時刻コードを画素データとして保持するものである。そして、データ記憶部３６０は、保持した時刻コード（すなわち、画素データ）を時刻コード転送部３７０を介してロジック回路２６４に出力する。これにより、アナログの差動増幅信号は、デジタルの画素データに変換される。
図６は、本技術の第１の実施の形態における画素２２０とクラスタ３００内の回路との接続関係の一例を示す斜視図である。
画素ブロック２１１内のｍ（ｍは、整数）行、ｎ（ｎは、整数）列の画素２２０の座標を（ｍ、ｎ）とする。左側の座標（０、０）、（０、１）、（１、０）および（１、１）にＧｂ画素、Ｂ画素、Ｒ画素およびＧｒ画素が配置される。また、右側の座標（０、２）、（０、３）、（１、２）および（１、３）にもＧｂ画素、Ｂ画素、Ｒ画素およびＧｒ画素が配置される。このような配列は、ベイヤー配列と呼ばれる。なお、ベイヤー配列以外の配列により画素を配列することもできる。例えば、Ｒ、Ｇ、ＢおよびＷ（White）画素を配列することもできる。
左側のＲ、Ｇｂ、ＢおよびＧｒ画素は、左側の４個の比較結果出力回路３１０に接続され、右側のＲ、Ｇｂ、ＢおよびＧｒ画素は、右側の４個の比較結果出力回路３１０に接続される。なお、同図において、「ＡＤ」は、比較結果出力回路３１０を示し、「ＭＥＭ」は、データ記憶部３６０を示す。
［画素および比較結果出力回路の構成例］
図７は、本技術の第１の実施の形態における画素２２０および比較結果出力回路３１０の一構成例を示す回路図である。
受光チップ２０１には、画素２２０が配置され、その画素２２０内には、画素回路２２１と、差動トランジスタ２２７および２２８とが配置される。
画素回路２２１は、光電変換によりアナログ信号を生成するものである。この画素回路２２１は、例えば、リセットトランジスタ２２２、浮遊拡散層２２３、転送トランジスタ２２４、フォトダイオード２２５および排出トランジスタ２２６を備える。リセットトランジスタ２２２、転送トランジスタ２２４、フォトダイオード２２５および排出トランジスタ２２６として、例えば、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。
フォトダイオード２２５は、光電変換により電荷を生成するものである。排出トランジスタ２２６は、ドライバ（Ｖドライバ２３１など）からの駆動信号ＯＦＧにより排出が指示されるとフォトダイオード２２５から電荷を排出するものである。
転送トランジスタ２２４は、ドライバからの転送信号ＴＸにより転送が指示されると、露光終了時にフォトダイオード２２５から浮遊拡散層２２３へ電荷を転送するものである。
浮遊拡散層２２３は、転送された電荷を蓄積して蓄積した電荷量に応じた電圧のアナログ信号ＳＩＧを生成するものである。
リセットトランジスタ２２２は、ドライバからのリセット信号ＡＺにより初期化が指示されると、浮遊拡散層２２３を初期化するものである。
差動トランジスタ２２７および２２８は、アナログ信号ＳＩＧと参照信号ＲＭＰとの差分を定電流を用いて増幅し、差動増幅信号ＤＩＦとして出力するものである。これらの差動トランジスタ２２７および２２８として、例えば、Ｎ型のＭＯＳトランジスタが用いられる。差動トランジスタ２２７および２２８のそれぞれのソースは、コモンノードを介して回路チップ２０２内の回路に共通に接続される。また、差動トランジスタ２２８のゲートは、浮遊拡散層２２３に接続され、差動トランジスタ２２７のゲートは、ＤＡＣ２３４に接続される。
また、比較結果出力回路３１０には、Ｐ型トランジスタ３２１、３２２および３２３と、Ｎ型トランジスタ３２４と、電流源トランジスタ３２５と、ＮＯＲゲート３２６と、デジタル信号生成部３８０とが配置される。デジタル信号生成部３８０には、電圧変換回路３３０と、正帰還回路３４０と、インバータ３５１および３５２と、データ記憶部３６０とが配置される。Ｐ型トランジスタ３２１、Ｐ型トランジスタ３２２、Ｐ型トランジスタ３２３、Ｎ型トランジスタ３２４および電流源トランジスタ３２５として、例えば、ＭＯＳトランジスタが用いられる。
Ｐ型トランジスタ３２１、３２２および３２３は、電源電圧ＨＶの端子に並列に接続される。また、Ｐ型トランジスタ３２１のゲートは、自身のドレインとＰ型トランジスタ３２２のゲートとに接続される。また、Ｐ型トランジスタ３２１のドレインは、信号線３２９−１を介して差動トランジスタ２２７のドレインに接続され、Ｐ型トランジスタ３２２のドレインは、信号線３２９−２を介して差動トランジスタ２２８のドレインに接続される。また、Ｐ型トランジスタ３２３のゲートは、Ｐ型トランジスタ３２２のドレインに接続され、ドレインは電圧変換回路３３０に接続される。
Ｐ型トランジスタ３２１、３２２および３２３からなる回路は、上述の接続構成により、カレントミラー回路として機能する。このカレントミラー回路から、電圧変換回路３３０へ差動増幅信号ＤＩＦが出力される。
また、Ｎ型トランジスタ３２４のドレインは、信号線３２９−３を介して差動トランジスタ２２７および２２８のコモンノードに接続され、ソースは、電流源トランジスタ３２５のドレインに接続される。
ＮＯＲゲート３２６は、行イネーブル信号ＸＶＢＩＡＳＥＮ＿ｉと、列イネーブル信号ＸＨＢＩＡＳＥＮ＿ｊとの否定論理積をＮ型トランジスタ３２４のゲートへ出力するものである。ここで、行イネーブル信号ＸＶＢＩＡＳＥＮ＿ｉは、ｉ（ｉは整数）行を有効にするか否かを指示するイネーブル信号であり、Ｖドライバ２６１などのドライバにより生成される。列イネーブル信号ＸＨＢＩＡＳＥＮ＿ｊは、ｊ（ｊは整数）行を有効にするか否かを指示するイネーブル信号であり、Ｈドライバ２６３などのドライバにより生成される。また、ドライバは、行や列を有効にする際に、対応するイネーブル信号に「０」を設定し、無効にする際にそのイネーブル信号に「１」を設定する。また、行イネーブル信号ＸＶＢＩＡＳＥＮ＿ｉは、ｉ行の画素に接続された比較結果出力回路３１０に入力され、列イネーブル信号ＸＨＢＩＡＳＥＮ＿ｊは、ｊ行の画素に接続された比較結果出力回路３１０に入力される。
ＮＯＲゲート３２６は、行イネーブル信号ＸＶＢＩＡＳＥＮ＿ｉおよび列イネーブル信号ＸＨＢＩＡＳＥＮ＿ｊが両方とも有効を示す場合に、Ｎ型トランジスタ３２４を閉状態に制御し、いずれかが無効である場合にＮ型トランジスタ３２４を開状態に制御する。なお、ＮＯＲゲート３２６は、特許請求の範囲に記載の論理ゲートの一例である。
電流源トランジスタ３２５のゲートには、所定のバイアス電圧Ｖｂｉａｓが印加され、ソースは接地される。
上述の接続構成により、電流源トランジスタ３２５は、バイアス電圧Ｖｂｉａｓに応じた定電流を供給する電流源として機能する。また、Ｎ型トランジスタ３２４は、イネーブル信号に従って、差動トランジスタ２２７および２２８のコモンノードと、電流源トランジスタ３２５との間の経路を開閉する。なお、電流源トランジスタ３２５は、特許請求の範囲に記載の電流源の一例である。また、Ｎ型トランジスタ３２４は、特許請求の範囲に記載のスイッチング素子の一例である。
Ｖドライバ２６１などのドライバは、全画素の一部を間引いて読み出す際に、間引く画素に対応する行または列を対応するイネーブル信号により無効に設定する。無効に設定された画素の差動入力回路３２０は、定電流の流れないスタンバイ状態となる。これにより、イネーブル信号に関わらず、定電流を流す構成と比較して、差動入力回路３２０の消費電力を削減することができる。定電流を遮断する方法としては、電源電圧ＨＶの供給停止も考えられるが、電源の再投入から電圧が安定するまでに時間を要するため、好ましくない。
また、Ｎ型トランジスタ３２４、電流源トランジスタ３２５およびＮＯＲゲート３２６からなる回路は、イネーブル信号に従って定電流を供給する電流源回路３２７として機能する。
電圧変換回路３３０は、差動入力回路３２０からの差動増幅信号ＤＩＦの電圧を変換するものである。この電圧変換回路３３０は、Ｎ型トランジスタ３３１を備える。Ｎ型トランジスタ３３１として、例えば、ＭＯＳトランジスタが用いられる。このＮ型トランジスタ３３１は、差動入力回路３２０と正帰還回路３４０との間に挿入され、そのゲートには、電源電圧ＨＶより低い電源電圧ＬＶが印加される。
正帰還回路３４０は、出力の一部を入力（差動増幅信号）に加算して正帰還信号ＰＦＢとして出力するものである。この正帰還回路３４０は、Ｐ型トランジスタ３４１および３４２と、Ｎ型トランジスタ３４３と、ＮＯＲゲート３４４とを備える。Ｐ型トランジスタ３４１、Ｐ型トランジスタ３４２およびＮ型トランジスタ３４３として、例えば、ＭＯＳトランジスタが用いられる。
Ｐ型トランジスタ３４１、Ｐ型トランジスタ３４２およびＮ型トランジスタ３４３は、電源電圧ＬＶの端子と接地端子との間において直列に接続される。Ｐ型トランジスタ３４１のゲートには、Ｖドライバ２６１などのドライバからの駆動信号ＩＮＩ２が入力され、Ｎ型トランジスタ３４３には、Ｖドライバ２６１などのドライバからの駆動信号ＩＮＩ１が入力される。
ＮＯＲゲート３４４の２つの入力端子の一方は、Ｐ型トランジスタ３４２およびＮ型トランジスタ３４３の接続端子に接続され、他方には、Ｖドライバ２６１などのドライバからの駆動信号ＦＯＲＣＥＶＣＯが入力される。ＮＯＲゲート３４４は、入力信号の否定論理積を正帰還信号ＰＦＢとしてＰ型トランジスタ３４２のゲートとインバータ３５１とに出力するものである。
インバータ３５１は、正帰還信号ＰＦＢを反転して比較結果ＸＶＣＯとしてインバータ３５２およびデータ記憶部３６０に出力するものである。インバータ３５２は、比較結果ＸＶＣＯを反転して比較結果ＶＣＯとしてデータ記憶部３６０に出力するものである。
上述の電圧変換回路３３０、正帰還回路３４０およびデータ記憶部３６０からなる回路は、差動増幅信号ＤＩＦからデジタル信号を生成するデジタル信号生成部３８０として機能する。
なお、Ｎ型トランジスタ３２４および電流源トランジスタ３２５については、後述するように受光チップ２０１に配置することもできるが、同図に例示したように回路チップ２０２に配置することにより、受光チップ２０１の回路規模を削減することができる。
図８は、本技術の第１の実施の形態における画素２２０内の素子のレイアウトを示す平面図である。同図は、光軸に垂直な所定方向から見た画素２２０の平面図の一例である。
画素２２０には、リセットトランジスタ２２２、転送トランジスタ２２４、フォトダイオード２２５および排出トランジスタ２２６と、差動トランジスタ２２７および２２８とが配置される。フォトダイオード２２５の一辺に転送トランジスタ２２４および排出トランジスタ２２６が配置され、それらの周辺にリセットトランジスタ２２２、差動トランジスタ２２７および２２８が配置される。
図７に例示したようにＮ型トランジスタ３２４および電流源トランジスタ３２５を回路チップ２０２に配置したため、それらを受光チップ２０１内の画素２２０に配置する必要が無くなる。これにより、図８に例示するように、画素２２０のトランジスタ数を削減することができる。
図９は、本技術の第１の実施の形態における画素内の端子の配置の一例を示す図である。図７に例示したように、画素２２０は、信号線３２９−１、３２９−２および３２９−３を介して回路チップ２０２とＣｕ−Ｃｕ接続などにより電気的に接続される。このため、これらの信号線に対応する端子２１２、２１３および２１４が画素ごとに配置される。画素２２０の形状を正方形とし、その一辺の長さをＡとする。この場合に、端子２１２および２１３は、それらの中央の間隔が２Ａ／３となるように配置される。また、端子２１２および２１３のそれぞれの中央と、端子２１４の中央との間の間隔はＡ／２となるように配置される。
図１０は、本技術の第１の実施の形態におけるイネーブル信号の利用方法を説明するための図である。固体撮像素子２００は、画素領域２１０の一部の領域を読み出すクロップ処理を行うことができる。また、固体撮像素子２００は、行や列の単位で画素を間引く間引き処理を行うこともできる。前者のクロップ処理は、画角を狭くする際に用いられる。後者の間引き処理は、画像データ内の画素数を少なくするために用いられる。固体撮像素子２００内のＶドライバ２３１等のドライバは、クロップ処理や間引き処理において、読み出す画素のみを駆動し、残りの画素を駆動しない。また、ドライバは、クロップ処理や間引き処理において、読み出す画素に対応する行および列をイネーブル信号により有効にし、残りを無効にする。
例えば、ＡＤ変換回路領域２５０の左端をＸ１、右端をＸ６とし、上端をＹ１、下端をＹ６とする。ドライバが行イネーブル信号ＸＶＢＩＡＳＥＮ＿ｉにより、Ｙ１乃至Ｙ６の全行を有効にし、列イネーブル信号ＸＨＢＩＡＳＥＮ＿ｊによりＸ１乃至Ｘ６の全列を有効にした場合、フル画角の画像データが読み出される。
また、一点鎖線で囲まれた領域の左端をＸ２、右端をＸ５とし、上端をＹ２、下端をＹ５とする。ドライバが行イネーブル信号ＸＶＢＩＡＳＥＮ＿ｉおよび列イネーブル信号ＸＨＢＩＡＳＥＮ＿ｊにより、Ｙ２乃至Ｙ５の行とＸ２乃至Ｘ５の列とを有効にし、残りの行および列を無効にした場合を考える。この場合には、例えば、クロップ処理によりスーパー３５ミリメートル（ｍｍ）の画角の画像データが読み出される。
また、太い点線で囲まれた領域の左端をＸ３、右端をＸ４とし、上端をＹ３、下端をＹ４とする。ドライバが行イネーブル信号ＸＶＢＩＡＳＥＮ＿ｉおよび列イネーブル信号ＸＨＢＩＡＳＥＮ＿ｊにより、Ｙ３乃至Ｙ４の行とＸ３乃至Ｘ４の列とを有効にし、残りの行および列を無効にした場合を考える。この場合には、例えば、クロップ処理により４Ｋの画角の画像データが読み出される。なお、クロップ処理により読み出す画角は、スーパー３５ミリメートルや４Ｋの画角に限定されず、任意に設定することができる。
また、行や列を間引く場合、ドライバは、間引く行や列をイネーブル信号により無効に設定する。例えば、奇数行および奇数列を間引き、偶数行および偶数列を読み出す場合、ドライバは、偶数行および偶数列をイネーブル信号により有効に設定し、残りを無効にする。これにより、画像データの画素数（言い換えれば、解像度）を削減することができる。画素数の削減により、画像データの読出し速度が向上し、固体撮像素子２００の撮像時の消費電力が低下する。
［固体撮像素子の動作例］
図１１は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。
固体撮像素子２００は、クロップ処理により読み出す範囲をイネーブル信号により設定する（ステップＳ９０１）。そして、固体撮像素子２００は、その範囲内の全画素のアナログ信号をＡＤ変換し（ステップＳ９０２）、ＣＤＳ処理などの信号処理を行う（ステップＳ９０３）。ステップＳ９０３の後に、固体撮像素子２００は、撮像のための動作を終了する。複数の画像データを連続して撮像する際には、垂直同期信号に同期してステップＳ９０１乃至Ｓ９０３が繰り返し実行される。
このように、本技術の第１の実施の形態では、電流源回路３２７がイネーブル信号に従って差動トランジスタ２２７および２２８へ定電流を供給または遮断する。これにより、イネーブル信号に関わらずに常に定電流を供給する場合と比較して差動入力回路３２０の消費電力を削減することができる。
［第１の変形例］
上述の第１の実施の形態では、画素回路２２１ごとに３つのトランジスタを配置していたが、画素数の増大に伴って画素領域２１０の回路規模が増大してしまう。この第１の実施の形態の第１の変形例の画素回路２２１は、画素回路２２１のトランジスタ数を削減した点において第１の実施の形態と異なる。
図１２は、本技術の第１の実施の形態の第１の変形例における画素回路２２１の一構成例を示す回路図である。この第１の実施の形態の第１の変形例の画素回路２２１は、排出トランジスタ２２６が設けられていない点において第１の実施の形態と異なる。
第１の実施の形態の第１の変形例において、Ｖドライバ２３１等のドライバは、フォトダイオード２２５から電荷を排出させる際に、リセット信号ＡＺおよび転送信号ＴＸを同時に送信する。
このように、本技術の第１の実施の形態の第１の変形例では、画素回路２２１から排出トランジスタ２２６を削減したため、排出トランジスタ２２６を設ける第１の実施の形態と比較して、画素領域２１０の回路規模を削減することができる。
［第２の変形例］
上述の第１の実施の形態では、画素回路２２１ごとに３つのトランジスタを配置していたが、画素数の増大に伴って画素領域２１０の回路規模が増大してしまう。この第１の実施の形態の第２の変形例の画素領域２１０は、複数の画素２２０が浮遊拡散層２２３を共有する点において第１の実施の形態と異なる。
図１３は、本技術の第１の実施の形態の第２の変形例における画素ブロック２１１の一構成例を示す回路図である。この第１の実施の形態の第２の変形例の画素ブロック２１１は、複数（８個など）の画素回路２２１が、浮遊拡散層２２３を共有する点において第１の実施の形態と異なる。画素回路２２１のそれぞれには、転送トランジスタ２２４、フォトダイオード２２５および排出トランジスタ２２６が配置される。複数の画素回路２２１のそれぞれの転送トランジスタ２２４は、共有する浮遊拡散層２２３へ順に電荷を転送する。また、差動トランジスタ２２７および差動トランジスタ２２８およびリセットトランジスタ２２２も、複数の画素回路２２１により共有される。１つの画素回路２２１と、差動トランジスタ２２７および２２８と、リセットトランジスタ２２２および浮遊拡散層２２３とにより、１つの画素２２０が構成される。
なお、第２の変形例の固体撮像素子２００に、第１の変形例を適用することもできる。
このように、本技術の第１の実施の形態の第２の変形例によれば、複数の画素回路２２１が浮遊拡散層２２３を共有するため、浮遊拡散層２２３を共有しない第１の実施の形態と比較して、画素回路２２１の回路規模を削減することができる。
［第３の変形例］
上述の第１の実施の形態では、全画素のうち一部の画素データを間引いて読み出していたが、間引き処理により画像データの画素数が少なくなり、画質が低下するおそれがある。この第１の実施の形態の第３の変形例の固体撮像素子２００は、アナログ信号の加算平均により、画質の低下を抑制する点において第１の実施の形態と異なる。
図１４は、本技術の第１の実施の形態の第３の変形例における画素２２０の一構成例を示す回路図である。この第１の実施の形態の第３の変形例の画素２２０は、隣接する一対の画素２２０の一方に、接続トランジスタ２２９がさらに配置される点において第１の実施の形態と異なる。接続トランジスタ２２９として、例えば、Ｎ型のＭＯＳトランジスタが用いられる。
接続トランジスタ２２９は、ドライバからの駆動信号ＦＤＬＩＮＫに従って隣接する一対の画素２２０のそれぞれの浮遊拡散層２２３を接続するものである。駆動信号ＦＤＬＩＮＫは、例えば、間引き処理の際に供給される。浮遊拡散層２２３の接続により、一対の画素２２０のそれぞれの浮遊拡散層２２３の生成したアナログ信号が加算平均される。加算平均により、ノイズが低減され、間引き処理による画質の低下を抑制することができる。
なお、一対の画素２２０のアナログ信号を加算平均しているが、隣接する３つ以上の画素２２０のそれぞれの浮遊拡散層２２３を接続し、加算平均を行ってもよい。また、第３の変形例の固体撮像素子２００に、第１または第２の変形例を適用することもできる。
このように、本技術の第１の実施の形態の第３の変形例によれば、接続トランジスタ２２９が、隣接する一対の画素２２０のそれぞれの浮遊拡散層２２３を接続するため、それらの画素２２０のそれぞれのアナログ信号を加算平均することができる。これにより、間引き処理による画質の低下を抑制することができる。
［第４の変形例］
上述の第１の実施の形態では、ドライバは、行および列の単位でイネーブル信号を供給していたが、行数や列数が多くなるほど、イネーブル信号を伝送する信号線が増大してしまう。この第１の実施の形態の第４の変形例の固体撮像素子２００は、複数の画素（例えば、隣接する４画素）からなるブロック単位でイネーブル信号を供給する点において第１の実施の形態と異なる。
図１５は、本技術の第１の実施の形態の第４の変形例におけるクラスタ３００の一構成例を示すブロック図である。この第１の実施の形態の第４の変形例のクラスタ３００は、隣接する４画素ごとにイネーブル信号が供給される点において第１の実施の形態と異なる。
第１の実施の形態の第４の変形例の画素２２０は、例えば、隣接する４画素の色が同一となるように配列される。例えば、クラスタ３００の左側の２行×２列の４画素は、全てＲ、Ｇｂ、Ｂ、Ｇｒのいずれかの画素（Ｇｂ画素など）であり、右側の２行×２列の４画素は、左側と異なる同色の画素（Ｂ画素など）である。色の同じ４画素からなる画素ブロックを以下、「同色画素ブロック」と称する。
ドライバは、左側の４画素のいずれかに対応する比較結果出力回路３１０に行イネーブル信号ＸＶＢＩＡＳＥＮ＿ｉおよび列イネーブル信号ＸＨＢＩＡＳＥＮ＿ｊを供給する。また、ドライバは、画素ブロック２１１内の右側の４画素のいずれかに対応する比較結果出力回路３１０に行イネーブル信号ＸＶＢＩＡＳＥＮ＿ｉおよび列イネーブル信号ＸＨＢＩＡＳＥＮ＿ｊを供給する。ここで、行イネーブル信号ＸＶＢＩＡＳＥＮ＿ｉは、同色画素ブロックの行ごとに生成され、列イネーブル信号ＸＨＢＩＡＳＥＮ＿ｊは、同色画素ブロックの列ごとに生成される。
左側の４つの比較結果出力回路３１０のうちイネーブル信号が入力される回路には、ＮＯＲ（否定論理積）ゲート３２６が配置され、残りの３つにはＮＯＲゲート３２６が配置されない。そして、左側の４つの比較結果出力回路３１０は、１つのＮＯＲゲート３２６を共有する。ＮＯＲゲート３２６が配置されない比較結果出力回路３１０のそれぞれには、ＮＯＲゲート３２６が配置された比較結果出力回路３１０からの否定論理積信号ＮＯＲが入力される。右側の４つの比較結果出力回路３１０についても同様である。なお、隣接する４画素でＮＯＲゲート３２６を共有しているが、この構成に限定されない。例えば、互いに隣接していないが、近傍にある複数の画素がＮＯＲゲート３２６を共有することもできる。具体的には、ベイヤー配列においてＲ画素は、水平方向および垂直方向に沿ってＧ画素を挟んで１画素置きに配列され、その配列における近傍の４つのＲ画素などがＮＯＲゲート３２６を共有する。
図１６は、本技術の第１の実施の形態の第４の変形例におけるＮＯＲゲート３２６を配置した比較結果出力回路３１０の一構成例を示す回路図である。この第１の実施の形態の第４の変形例のＮＯＲゲート３２６は、否定論理積信号ＮＯＲを生成し、Ｎ型トランジスタ３２４と、隣接する３つの比較結果出力回路３１０とに供給する。
図１７は、本技術の第１の実施の形態の第４の変形例におけるＮＯＲゲート３２６を配置していない比較結果出力回路３１０の一構成例を示す回路図である。この第１の実施の形態の第４の変形例のＮ型トランジスタ３２４のゲートには、隣接する比較結果出力回路３１０からの否定論理積信号ＮＯＲが入力される。
図１５乃至図１７に例示した構成により、固体撮像素子２００は、同色画素ブロックごとに、そのブロック内の４画素を有効または無効に設定することができる。これにより、イネーブル信号を伝送する信号線の本数を第１の実施の形態と比較して削減することができる。
また、第４の変形例の固体撮像素子２００に、第１乃至第３の変形例のそれぞれを適用することもできる。
このように、本技術の第１の実施の形態の第４の変形例によれば、固体撮像素子２００は、イネーブル信号により、同色画素ブロックごとに有効または無効に設定することができる。これにより、イネーブル信号により画素毎に有効または無効にする第１の実施の形態と比較して、イネーブル信号を伝送する信号線の本数を削減することができる。
［第５の変形例］
上述の第１の実施の形態では、有効に設定した画素に対応する差動入力回路３２０はスタンバイ状態に制御されずに定電流が流れていたが、この構成では、撮像を行う期間が長くなるほど、消費電力が増大するおそれがある。この第１の実施の形態の第５の変形例の固体撮像素子２００は、ＡＤ変換終了後に差動入力回路３２０をスタンバイ状態に制御することにより消費電力をさらに低減した点において第１の実施の形態と異なる。
図１８は、本技術の第１の実施の形態の第５の変形例における比較結果出力回路３１０の一構成例を示す回路図である。この第１の実施の形態の第５の変形例の比較結果出力回路３１０において、インバータ３５１は、比較結果ＸＶＣＯを、さらにＮＯＲゲート３２６に供給する。また、ＮＯＲゲート３２６は、行イネーブル信号ＸＶＢＩＡＳＥＮ＿ｉ、列イネーブル信号ＸＨＢＩＡＳＥＮ＿ｊおよび比較結果ＸＶＣＯの否定論理積をＮ型トランジスタ３２４のゲートに出力する。
露光終了後に比較結果ＸＶＣＯがハイレベルからローレベルに反転したタイミングでＡＤ変換が終了する。このため、スタンバイ状態でない有効な画素であっても比較結果ＸＶＣＯが反転した（すなわち、デジタル信号が生成された）タイミングにおいて、定電流が遮断され、差動入力回路３２０はスタンバイ状態に移行する。これにより、消費電力をさらに低減することができる。
なお、第５の変形例の固体撮像素子２００に、第１乃至第４の変形例のそれぞれを適用することもできる。
このように、本技術の第１の実施の形態の第５の変形例によれば、ＮＯＲゲート３２６は、デジタル信号が生成されたタイミングにおいて定電流を遮断するため、デジタル信号生成後も定電流を供給する場合と比較して消費電力を低減することができる。
［第６の変形例］
上述の第１の実施の形態では、Ｎ型トランジスタ３２４および電流源トランジスタ３２５の両方を回路チップ２０２に配置していたが、この構成では、画素数が多くなるほど、回路チップ２０２の回路規模が増大するおそれがある。この第１の実施の形態の第６の変形例の固体撮像素子２００は、Ｎ型トランジスタ３２４および電流源トランジスタ３２５を受光チップ２０１に配置した点において第１の実施の形態と異なる。
図１９は、本技術の第１の実施の形態の第６の変形例における画素２２０および比較結果出力回路３１０の一構成例を示す回路図である。この第１の実施の形態の第５の変形例のＮ型トランジスタ３２４および電流源トランジスタ３２５は、受光チップ２０１に配置される点において第１の実施の形態と異なる。
なお、第６の変形例の固体撮像素子２００に、第１乃至第５の変形例のそれぞれを適用することもできる。
このように、本技術の第１の実施の形態の第６の変形例では、Ｎ型トランジスタ３２４および電流源トランジスタ３２５が受光チップ２０１に配置される。これにより、それらのトランジスタを回路チップ２０２に配置する場合と比較して回路チップ２０２の回路規模を削減することができる。
＜第２の実施の形態＞
上述の第１の実施の形態では、固体撮像素子２００は、電流源トランジスタ３２５と、差動トランジスタ２２７および２２８のコモンノードとの間にＮ型トランジスタ３２４を挿入していた。しかし、この構成では、Ｎ型トランジスタ３２４のオン抵抗により、コモンノードの電圧が変動するおそれがある。また、ＮＯＲゲート３２６からの信号の振幅が、コモンノードへ伝送するおそれがある。この第２の実施の形態の差動入力回路３２０は、電流源トランジスタ３２５へのバイアス電圧を供給または遮断する点において第１の実施の形態と異なる。
図２０は、本技術の第２の実施の形態における比較結果出力回路３１０の一構成例を示す回路図である。この第２の比較結果出力回路３１０は、Ｎ型トランジスタ３２４の代わりに、Ｎ型トランジスタ３５３および３５４と、インバータ３５５とを備える点において第１の実施の形態と異なる。
また、第２の実施の形態において電流源トランジスタ３２５は、差動トランジスタ２２７および２２８のコモンノードと接地端子との間に挿入される。Ｎ型トランジスタ３５３は、バイアス電圧Ｖｂｉａｓの端子と、電流源トランジスタ３２５のゲートとの間に挿入される。ＮＯＲゲート３２６は、イネーブル信号の否定論理積をＮ型トランジスタ３５３のゲートとインバータ３５５とに出力する。Ｎ型トランジスタ３５４は、電流源トランジスタ３２５のゲートと接地端子との間に挿入される。インバータ３５５は、ＮＯＲゲート３２６から出力された信号を反転し、Ｎ型トランジスタ３５４のゲートに供給する。
上述の接続構成により、Ｎ型トランジスタ３５３および３５４と、インバータ３５５とからなる回路は、イネーブル信号に従って、電流源トランジスタ３２５のゲートへのバイアス電圧Ｖｂｉａｓを供給または遮断する。なお、Ｎ型トランジスタ３５３および３５４と、インバータ３５５とからなる回路は、特許請求の範囲に記載のバイアス電圧供給回路の一例である。電流源トランジスタ３２５と、差動トランジスタ２２７および２２８のコモンノードとの間にＮ型トランジスタ３２４が配置されないため、Ｎ型トランジスタ３２４のオン抵抗により、コモンノードの電圧が変動することが無い。また、ＮＯＲゲート３２６からの信号の振幅が、コモンノードへ伝送することが抑制される。
なお、第２の実施の形態の固体撮像素子２００に、第１乃至第５の変形例のそれぞれを適用することもできる。
このように、本技術の第２の実施の形態では、電流源回路３２７がイネーブル信号に従って電流源トランジスタ３２５のゲートへのバイアス電圧Ｖｂｉａｓを供給または遮断する。これにより、電流源トランジスタ３２５と、差動トランジスタ２２７および２２８のコモンノードとの間のＮ型トランジスタ３２４を削減することができる。Ｎ型トランジスタ３２４の削減により、そのオン抵抗により、コモンノードの電圧が変動することが無くなり、ＮＯＲゲート３２６からの信号の振幅がコモンノードへ伝送することが抑制される。
［変形例］
上述の第２の実施の形態では、Ｎ型トランジスタ３２４および電流源トランジスタ３２５の両方を回路チップ２０２に配置していたが、この構成では、画素数が多くなるほど、回路チップ２０２の回路規模が増大するおそれがある。この第２の実施の形態の変形例の固体撮像素子２００は、Ｎ型トランジスタ３２４および電流源トランジスタ３２５を受光チップ２０１に配置した点において第２の実施の形態と異なる。
図２１は、本技術の第２の実施の形態の変形例における画素２２０および比較結果出力回路３１０の一構成例を示す回路図である。この第２の実施の形態の変形例のＮ型トランジスタ３２４および電流源トランジスタ３２５は、受光チップ２０１に配置される点において第２の実施の形態と異なる。
このように、本技術の第２の実施の形態の変形例では、Ｎ型トランジスタ３２４および電流源トランジスタ３２５が受光チップ２０１に配置される。これにより、それらのトランジスタを回路チップ２０２に配置する場合と比較して回路チップ２０２の回路規模を削減することができる。
＜３．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図２２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図２３は、撮像部１２０３１の設置位置の例を示す図である。
図２３では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図２３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、撮像部１２０３１の消費電力をさらに低減することが可能になる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）所定のイネーブル信号に従って所定の定電流を供給する電流源回路と、
画素回路により生成されたアナログ信号と所定の参照信号との差分を増幅した差動増幅信号を前記定電流を用いて生成する一対の差動トランジスタと、
前記差動増幅信号からデジタル信号を生成するデジタル信号生成部と
を具備する固体撮像素子。
（２）前記電流源回路は、
前記定電流を供給する電流源と、
前記イネーブル信号に従って前記電流源と前記一対の差動トランジスタに共通に接続されたコモンノードとの間の経路を開閉するスイッチング素子と
を備える前記（１）記載の固体撮像素子。
（３）前記画素回路は、所定の受光チップに配置され、
前記電流源回路は、所定の回路チップに配置される
前記（２）記載の固体撮像素子。
（４）前記画素回路と前記電流源回路の一部とは、所定の受光チップに配置され、
前記電流源回路の残りは、所定の回路チップに配置される
前記（２）記載の固体撮像素子。
（５）前記電流源回路は、
所定のバイアス電圧に応じた電流を前記定電流として供給する電流源と、
前記イネーブル信号に従って前記バイアス電圧を前記電流源に供給するバイアス電圧供給回路と
を備える前記（１）記載の固体撮像素子。
（６）前記画素回路は、所定の受光チップに配置され、
前記電流源回路は、所定の回路チップに配置される
前記（５）記載の固体撮像素子。
（７）前記画素回路と前記電流源回路の一部とは、所定の受光チップに配置され、
前記電流源回路の残りは、所定の回路チップに配置される
前記（５）記載の固体撮像素子。
（８）前記画素回路は、
光電変換により電荷を生成する光電変換素子と、
前記電荷を蓄積して前記電荷の量に応じた電圧の信号を前記アナログ信号として生成する浮遊拡散層と、
転送が指示されると前記電荷を前記光電変換素子から前記浮遊拡散層へ転送する転送トランジスタと
を備える前記（１）から（７）のいずれかに記載の固体撮像素子。
（９）前記画素回路は、排出が指示されると前記光電変換素子から前記電荷を排出する排出トランジスタをさらに備える前記（８）記載の固体撮像素子。
（１０）前記画素回路がそれぞれに設けられた複数の画素を二次元格子状に配列した画素領域をさらに具備し、
前記画素領域内の隣接する一対の画素の一方は、前記一対の画素のそれぞれの前記浮遊拡散層を接続する接続トランジスタをさらに備える前記（８）または（９）に記載の固体撮像素子。
（１１）前記画素回路がそれぞれに設けられた複数の画素を設けた画素ブロックを配列した画素領域をさらに具備し、
前記複数の画素は、浮遊拡散層を共有し、
前記画素回路は、
光電変換により電荷を生成する光電変換素子と、
転送が指示されると前記電荷を前記光電変換素子から前記浮遊拡散層へ転送する転送トランジスタと
を備える前記（１）に記載の固体撮像素子。
（１２）前記画素回路がそれぞれに設けられた複数の画素を二次元格子状に配列した画素領域をさらに具備し、
前記電流源回路は、前記画素の行のうち有効にする行を示す行イネーブル信号と前記画素の列のうち有効にする列を示す列イネーブル信号とから前記イネーブル信号を生成する論理ゲートを含む
前記（１）から（１１）のいずれかに記載の固体撮像素子。
（１３）前記画素回路がそれぞれに設けられた複数の画素を含む画素ブロックを配列した画素領域をさらに具備し、
前記電流源回路は、前記画素ブロックの行のうち有効にする行を示す行イネーブル信号と前記画素ブロックの列のうち有効にする列を示す列イネーブル信号とから前記イネーブル信号を生成する論理ゲートを含み、
前記画素ブロック内の前記複数の画素は、前記論理ゲートを共有する
前記（１）から（１２）のいずれかに記載の固体撮像素子。
（１４）前記電流源回路は、前記デジタル信号が生成されたときに前記定電流を遮断する
前記（１）から（１３）のいずれかに記載の固体撮像素子。
（１５）所定のイネーブル信号に従って所定の定電流を供給する電流源回路と、
画素回路により生成されたアナログ信号と所定の参照信号との差分を増幅した差動増幅信号を前記定電流を用いて生成する一対の差動トランジスタと、
前記差動増幅信号からデジタル信号を生成するデジタル信号生成部と、
前記デジタル信号を処理するロジック回路と
を具備する撮像装置。
１００ 撮像装置
１１０ 光学部
１２０ ＤＳＰ回路
１３０ 表示部
１４０ 操作部
１５０ バス
１６０ フレームメモリ
１７０ 記憶部
１８０ 電源部
２００ 固体撮像素子
２０１ 受光チップ
２０２ 回路チップ
２１０ 画素領域
２１１ 画素ブロック
２２０ 画素
２２１ 画素回路
２２２ リセットトランジスタ
２２３ 浮遊拡散層
２２４ 転送トランジスタ
２２５ フォトダイオード
２２６ 排出トランジスタ
２２７、２２８ 差動トランジスタ
２２９ 接続トランジスタ
２３１、２３２ Ｖドライバ
２３３ Ｈドライバ
２３４ ＤＡＣ
２５０ ＡＤ変換回路領域
２６１、２６２ Ｖドライバ
２６３ Ｈドライバ
２６４ ロジック回路
３００ クラスタ
３１０ 比較結果出力回路
３２０ 差動入力回路
３２１、３２２、３２３、３４１、３４２ Ｐ型トランジスタ
３２４、３３１、３４３、３５３、３５４ Ｎ型トランジスタ
３２５ 電流源トランジスタ
３２６、３４４ ＮＯＲ（否定論理積）ゲート
３２７ 電流源回路
３３０ 電圧変換回路
３４０ 正帰還回路
３５１、３５２、３５５ インバータ
３６０ データ記憶部
３７０ 時刻コード転送部
３８０ デジタル信号生成部
１２０３１ 撮像部

Claims (15)

  1. 所定のイネーブル信号に従って所定の定電流を供給する電流源回路と、
    画素回路により生成されたアナログ信号と所定の参照信号との差分を増幅した差動増幅信号を前記定電流を用いて生成する一対の差動トランジスタと、
    前記差動増幅信号からデジタル信号を生成するデジタル信号生成部と
    を具備する固体撮像素子。
  2. 前記電流源回路は、
    前記定電流を供給する電流源と、
    前記イネーブル信号に従って前記電流源と前記一対の差動トランジスタに共通に接続されたコモンノードとの間の経路を開閉するスイッチング素子と
    を備える請求項１記載の固体撮像素子。
  3. 前記画素回路は、所定の受光チップに配置され、
    前記電流源回路は、所定の回路チップに配置される
    請求項２記載の固体撮像素子。
  4. 前記画素回路と前記電流源回路の一部とは、所定の受光チップに配置され、
    前記電流源回路の残りは、所定の回路チップに配置される
    請求項２記載の固体撮像素子。
  5. 前記電流源回路は、
    所定のバイアス電圧に応じた電流を前記定電流として供給する電流源と、
    前記イネーブル信号に従って前記バイアス電圧を前記電流源に供給するバイアス電圧供給回路と
    を備える請求項１記載の固体撮像素子。
  6. 前記画素回路は、所定の受光チップに配置され、
    前記電流源回路は、所定の回路チップに配置される
    請求項５記載の固体撮像素子。
  7. 前記画素回路と前記電流源回路の一部とは、所定の受光チップに配置され、
    前記電流源回路の残りは、所定の回路チップに配置される
    請求項５記載の固体撮像素子。
  8. 前記画素回路は、
    光電変換により電荷を生成する光電変換素子と、
    前記電荷を蓄積して前記電荷の量に応じた電圧の信号を前記アナログ信号として生成する浮遊拡散層と、
    転送が指示されると前記電荷を前記光電変換素子から前記浮遊拡散層へ転送する転送トランジスタと
    を備える請求項１記載の固体撮像素子。
  9. 前記画素回路は、排出が指示されると前記光電変換素子から前記電荷を排出する排出トランジスタをさらに備える請求項８記載の固体撮像素子。
  10. 前記画素回路がそれぞれに設けられた複数の画素を二次元格子状に配列した画素領域をさらに具備し、
    前記画素領域内の隣接する一対の画素の一方は、前記一対の画素のそれぞれの前記浮遊拡散層を接続する接続トランジスタをさらに備える請求項８記載の固体撮像素子。
  11. 前記画素回路がそれぞれに設けられた複数の画素を設けた画素ブロックを配列した画素領域をさらに具備し、
    前記複数の画素は、浮遊拡散層を共有し、
    前記画素回路は、
    光電変換により電荷を生成する光電変換素子と、
    転送が指示されると前記電荷を前記光電変換素子から前記浮遊拡散層へ転送する転送トランジスタと
    を備える請求項１記載の固体撮像素子。
  12. 前記画素回路がそれぞれに設けられた複数の画素を二次元格子状に配列した画素領域をさらに具備し、
    前記電流源回路は、前記画素の行のうち有効にする行を示す行イネーブル信号と前記画素の列のうち有効にする列を示す列イネーブル信号とから前記イネーブル信号を生成する論理ゲートを含む
    請求項１記載の固体撮像素子。
  13. 前記画素回路がそれぞれに設けられた複数の画素を含む画素ブロックを配列した画素領域をさらに具備し、
    前記電流源回路は、前記画素ブロックの行のうち有効にする行を示す行イネーブル信号と前記画素ブロックの列のうち有効にする列を示す列イネーブル信号とから前記イネーブル信号を生成する論理ゲートを含み、
    前記画素ブロック内の前記複数の画素は、前記論理ゲートを共有する
    請求項１記載の固体撮像素子。
  14. 前記電流源回路は、前記デジタル信号が生成されたときに前記定電流を遮断する
    請求項１記載の固体撮像素子。
  15. 所定のイネーブル信号に従って所定の定電流を供給する電流源回路と、
    画素回路により生成されたアナログ信号と所定の参照信号との差分を増幅した差動増幅信号を前記定電流を用いて生成する一対の差動トランジスタと、
    前記差動増幅信号からデジタル信号を生成するデジタル信号生成部と、
    前記デジタル信号を処理するロジック回路と
    を具備する撮像装置。
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