WO2022270109A1 - 撮像装置及び電子機器 - Google Patents

Abstract

［課題］画素を間引く場合には消費電力を削減する。 ［解決手段］撮像装置は、互いに交差する第１方向及び第２方向に配置され、それぞれが光電変換を行う複数の画素を有する画素アレイ部と、画素アレイ部内の２以上の画素を含む画素領域ごとに設けられ、対応する画素領域内の各画素で光電変換された電荷に対応する画素データを生成する、第１方向に沿って配置される複数のクラスタと、複数のクラスタで生成された画素データを第１方向に転送するクラスタ間転送部と、を備える。複数のクラスタのそれぞれは、クラスタ内の一部の画素を間引く場合に、複数のクラスタ内転送部のうち、間引かれる画素に対応するクラスタ内転送部を利用して、クラスタ間転送部に転送される画素データを並び替える転送制御部と、を備える。

Description

撮像装置及び電子機器

　本開示は、撮像装置及び電子機器に関する。

　光電変換を行う画素ごとにアナログ－デジタル変換器（以下、ＡＤ変換器）を設ける画素ＡＤ方式の撮像装置が提案されている（特許文献１参照）。

　画素ＡＤ方式は、各画素が並行してＡＤ変換を行うため、カラム単位でＡＤ変換を行うカラムＡＤ方式に比べて、撮像速度を高速化できる。その一方で、ＡＤ変換器の数がカラムＡＤ方式よりも多くなるため、消費電力が増大する。

　一方、撮像装置を内蔵したカメラでは、ライブビューモードを搭載したものが普及している。ライブビューモードが選択されると、カメラに設置されたモニタや電子ビューファインダに撮影前の被写体画像を表示させて、光学ファインダと同様に、撮影構図の設定や焦点調節が行えるようになる。

　ライブビューモード選択時にモニタ等に表示される被写体画像は、撮影画像ほどの高解像は要求されないため、解像度を落とした被写体画像を表示することで、消費電力の削減を図っている。

特開２０２０－１６７４４１号公報

　このように、最近のカメラでは、低解像度の被写体画像を表示させるライブビューモードと、高解像度の撮影画像を表示させる通常解像度モードを自動又は手動で切替可能にしている。

　従来の画素ＡＤ方式の撮像装置を備えたカメラでは、ライブビューモード選択時には、撮像装置から出力された全画素分の画素データをフレームメモリに記憶した後に、画素の間引き処理を行って表示する。このため、撮像装置の動作はライブビューモードと通常解像度モードで変わらないことから、撮像装置の消費電力を削減することはできない。すなわち、撮像装置は、ライブビューモード選択時には無駄に電力を消費していた。

　そこで、本開示では、画素を間引く場合には消費電力を削減可能な撮像装置及び電子機器を提供するものである。

　上記の課題を解決するために、本開示によれば、互いに交差する第１方向及び第２方向に配置され、それぞれが光電変換を行う複数の画素を有する画素アレイ部と、
　前記画素アレイ部内の２以上の画素を含む画素領域ごとに設けられ、対応する画素領域内の各画素で光電変換された電荷に対応する画素データを生成する、前記第１方向に沿って配置される複数のクラスタと、
　前記複数のクラスタで生成された画素データを前記第１方向に転送するクラスタ間転送部と、を備え、
　前記複数のクラスタのそれぞれは、
　対応する画素領域内の各画素で光電変換された電荷をアナログ－デジタル変換する複数のＡＤ変換器と、
　前記複数のＡＤ変換器の出力信号に応じた画素データを記憶する複数の記憶部と、
　前記複数の記憶部に記憶された複数の前記画素データを前記クラスタ間転送部に転送する複数のクラスタ内転送部と、
　前記クラスタ内の一部の画素を間引く場合に、前記複数のクラスタ内転送部のうち、間引かれる画素に対応するクラスタ内転送部を利用して、前記クラスタ間転送部に転送される前記画素データを並び替える転送制御部と、を備える、撮像装置が提供される。

　前記転送制御部は、間引かれる画素に対応する前記クラスタ内転送部を利用して、間引かれない画素の並ぶ順に沿って対応する前記画素データを前記クラスタ間転送部に転送してもよい。

　前記転送制御部は、前記第２方向に配置される複数の画素の並び順に沿って、間引かれる画素に対応する前記クラスタ内転送部内で前記画素データを並び替えてもよい。

　前記複数のクラスタ内転送部のそれぞれは、前記第２方向に沿って縦続接続された複数段のラッチ回路を有し、
　前記転送制御部は、前記クラスタ内の一部の画素を間引く場合に、間引かれない画素に対応する前記クラスタ内転送部から、前記第１方向に隣接する間引かれる画素に対応する前記クラスタ内転送部に前記画素データを転送し、転送された前記クラスタ内転送部内の前記画素データを順に前記クラスタ間転送部に転送してもよい。

　前記転送制御部は、前記クラスタ内の一部の画素を間引く場合に、前記第１方向に配置された間引かれる２つの画素に対応する２つの前記ラッチ回路を含むフリップフロップにて、前記間引かれない画素に対応する前記画素データを保持し、保持された画素データを、間引かれる画素に対応する前記複数段のラッチ回路を用いて前記クラスタ間転送部に順に転送してもよい。

　前記クラスタ内の前記複数のクラスタ内転送部は、前記第１方向に順に配置される第１ラッチ回路、第２ラッチ回路、及び第３ラッチ回路を有し、
　前記転送制御部は、前記第２ラッチ回路の入力ノードに前記第１ラッチ回路の出力ノードを接続するか、又は前段の前記第３ラッチ回路の出力ノードを接続するかを切り替える信号選択部を有し、
　前記転送制御部は、前記第２ラッチ回路の入力ノードに前記第１ラッチ回路の出力ノードを接続して、前記画素データを前記第１ラッチ回路から前記第２ラッチ回路に転送してラッチした後に、前記第２ラッチ回路の入力ノードに前段の前記第３ラッチ回路の出力ノードを接続して前記第２方向に前記画素データを転送してもよい。

　前記第１方向に順に配置される３つの前記クラスタ内転送部のそれぞれが有する、前記第２方向に縦続接続された前記複数段のラッチ回路は、段ごとに、前記第１ラッチ回路、前記第２ラッチ回路及び前記第３ラッチ回路を有してもよい。

　前記信号選択部の出力ノードと前記第２ラッチ回路の入力ノードとを接続するか否かを切り替える第１信号切替器と、
　前記第２ラッチ回路の出力ノードと前記第３ラッチ回路の入力ノードとを接続するか否かを切り替える第２信号切替器と、を備え、
　前記転送制御部は、前記第１信号切替器と前記第２信号切替器との少なくとも一方の切替制御により、前記第２ラッチ回路と前記第３ラッチ回路とを前記フリップフロップとして動作させてもよい。

　前記複数のクラスタ内転送部は、前記複数の記憶部に記憶された複数の前記画素データを前記クラスタ間転送部に転送するとともに、前記クラスタ間転送部を介して転送されてきた時刻コード情報を前記複数の記憶部に転送してもよい。

　前記クラスタ間転送部は、前記複数のクラスタ内転送部を介して転送された複数の前記画素データを差動で転送する差動信号線を有してもよい。

　前記転送制御部は、前記クラスタが対応する画素領域内の各画素を間引かずに前記画素データを前記クラスタ間転送部に転送する第１モードと、対応する画素領域内の一部の画素を間引いて前記画素データを前記クラスタ間転送部に転送する第２モードとを排他的に選択してもよい。

　前記クラスタ間転送部は、前記第１モード時に前記複数のクラスタ内転送部を介して転送された前記複数の画素データを転送する第１信号線と、前記第２モード時に前記複数のクラスタ内転送部を介して転送された前記複数の画素データを転送する第２信号線と、を有してもよい。

　前記第１信号線は、前記複数の画素データに加えて、時刻コード情報を転送してもよい。

　前記第２モードは、ライブビューを行うときに選択されるモードであってもよい。

　前記転送制御部は、前記クラスタ内の一部の画素を間引く場合に、間引かれる画素に対応する前記クラスタ内転送部を利用して、間引かれない画素に対応する前記画素データを前記第１方向に転送してもよい。

　前記第１方向に配置される前記複数のクラスタ内転送部のそれぞれに接続される複数の信号切替器を備え、
　前記転送制御部は、間引かれない画素に対応する前記画素データを、並び替え先の前記信号切替器を介して、対応する前記クラスタ内転送部に入力して前記第１方向に転送してもよい。

　前記転送制御部は、前記第２方向に並ぶ、間引かれない各画素に対応する前記画素データを、それぞれ異なる前記クラスタ内の対応する前記信号切替器を介して、対応する前記クラスタ内転送部に入力して前記第１方向に転送してもよい。

　前記複数のクラスタのそれぞれを個別に選択する複数のクラスタ選択信号のうち、対応するクラスタ選択信号が所定の論理のときに、対応するクラスタ内の前記画素データを差動信号に変換する複数の差動生成部を備え、
　前記クラスタ間転送部は、対応する前記クラスタ選択信号が前記所定の論理のときに、対応する前記差動信号を前記第１方向に転送してもよい。

　前記複数のクラスタ及び前記クラスタ間転送部は、前記第２方向に複数個ずつ配置され、
　複数の前記クラスタ間転送部のそれぞれに対応する前記クラスタ選択信号を前記所定の論理にするか否かを個別に設定することで、前記複数のクラスタ間転送部は、前記クラスタ単位で設定可能な任意の画素領域に対応する前記画素データを前記第１方向に転送してもよい。

　本開示によれば、光電変換された電荷に応じた画素データを出力する撮像装置と、
　前記画素データに対する信号処理を行う信号処理部と、を備え、
　前記撮像装置は、
　互いに交差する第１方向及び第２方向に配置され、それぞれが光電変換を行う複数の画素を有する画素アレイ部と、
　前記画素アレイ部内の２以上の画素を含む画素領域ごとに設けられ、対応する画素領域内の各画素で光電変換された電荷に対応する画素データを生成する、前記第１方向に沿って配置される複数のクラスタと、
　前記複数のクラスタで生成された画素データを前記第１方向に転送するクラスタ間転送部と、を備え、
　前記複数のクラスタのそれぞれは、
　対応する画素領域内の各画素で光電変換された電荷をアナログ－デジタル変換する複数のＡＤ変換器と、
　前記複数のＡＤ変換器の出力信号に応じた画素データを記憶する複数の記憶部と、
　前記複数の記憶部に記憶された複数の前記画素データを前記クラスタ間転送部に転送する複数のクラスタ内転送部と、
　前記クラスタ内の一部の画素を間引く場合に、前記複数のクラスタ内転送部のうち、間引かれる画素に対応するクラスタ内転送部を利用して、前記クラスタ間転送部に転送される前記画素データを並び替える転送制御部と、を有する、電子機器が提供される。

本技術の実施の形態における撮像装置の一構成例を示すブロック図。 本技術の実施の形態における撮像装置のチップ構造の一例を示す図。 本技術の実施の形態におけるクラスタの一例を示す図。 本技術の実施の形態における回路チップのフロアプランの一例を示す図。 本技術の実施の形態におけるリピータの一例を示す図。 本技術の実施の形態におけるＡＤ変換回路の構成例を示す図。 本技術の実施の形態におけるＡＤ変換回路の回路構成例を示す図。 本開示に係る撮像装置の動作タイミング図。 ライブビューモード選択時における一般的な画素データの転送順序を模式的に示す図。 第１の実施形態による画素データの転送順序を模式的に示す図。 第１の実施形態に係るクラスタの内部構成を示すブロック図。 クラスタ内のクラスタ内転送部とクラスタ間転送部の内部構成を示す回路図。 図１１Ｂの追加された回路部分の一部を拡大した回路図。 図１２の回路を太線枠で示した図。 ライブビューモード選択時におけるリピータ内のｎ番目のクラスタとｎ＋１番目のクラスタ内の各画素データの転送タイミングを示す図。 クラスタの内部に差動変換部を設けた回路図。 ライブビューモード選択時に第２の実施形態に係る画素データの並び替えを説明する図。 第２の実施形態に係るクラスタ内転送部の周辺の回路図。 第３の実施形態に係るリピータの回路図。 一比較例に係るクラスタ間転送部のブロック図。 ＲＯＩの画素データだけを転送することを模式的に示す図。 車両制御システムの概略的な構成の一例を示すブロック図。 車外情報検出部及び撮像部の設置位置の一例を示す説明図。

　以下、図面を参照して、撮像装置及び電子機器の実施形態について説明する。以下では、撮像装置及び電子機器の主要な構成部分を中心に説明するが、撮像装置及び電子機器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

　［撮像装置の構成例］
　図１は本技術の実施の形態における撮像装置８０の一構成例を示すブロック図である。

　この撮像装置８０は、被写体を撮像するための装置であり、固体撮像素子８２およびＤＳＰ（Digital Signal Processing）回路８３、表示部８４、操作部８５、記憶部８７および電源部８８を備える。これらは、バス８９によって相互に接続される。撮像装置８０としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。

　固体撮像素子８２は、光電変換により画素データを生成するものである。固体撮像素子８２の全面には光学系８１が設けられ、被写体からの光を集光して固体撮像素子８２に導く。固体撮像素子８２は、生成した画素データを後段のＤＳＰ回路８３に供給する。

　ＤＳＰ回路８３は、固体撮像素子８２からの画素データに対して所定の信号処理を実行するものである。表示部８４は、画素データを表示するものである。表示部８４としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部８５は、ユーザの操作に従って操作信号を生成するものである。記憶部８７は、画素データなどの様々なデータを記憶するものである。電源部８８は、固体撮像素子８２、ＤＳＰ回路８３や表示部８４などに電源を供給するものである。

　［チップ構造］
　図２は本技術の実施の形態における撮像装置８０のチップ構造の一例を示す図である。

　ここでは、撮像装置８０のチップ構造として、同図におけるａに示すように、画素チップ１０および回路チップ２０の階層構造を想定する。

　画素チップ１０は、同図におけるｂに示すように、主として、２次元状に配置された複数の画素からなる画素アレイ部１１を備えるチップである。画素アレイ部１１の周辺には、画素を駆動するための水平駆動回路や垂直駆動回路などが適宜設けられる。

　回路チップ２０は、同図におけるｃに示すように、主として、２次元状に配置された複数のＡＤ（Analog-to-Digital）変換回路からなるＡＤ変換回路領域２１を備えるチップである。ＡＤ変換回路領域２１の周辺には、ＡＤ変換回路を駆動するための駆動回路やロジック回路などが適宜設けられる。

　これら画素チップ１０および回路チップ２０は、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプ、ＴＣＩ（ThruChip Interface）などの誘導結合通信技術により接続することもできる。

　［クラスタ］
　図３は本技術の実施の形態におけるクラスタの一例を示す図である。

　上述のように、撮像装置８０は、画素チップ１０および回路チップ２０の階層構造を備える。ここで、画素チップ１０の２次元状に配置された画素アレイ部１１において所定数の画素行を垂直方向に切り出したものを想定し、それらに対応するＡＤ変換回路領域２１の回路群をリピータ３０とする。この例では、幅４画素の画素行に対応する回路群をリピータ３０として示している。

　そして、リピータ３０を所定の行毎に区切ったものをクラスタ３１とする。この例では、幅４画素の８行分の画素１２に対応する回路群をクラスタ３１として示している。すなわち、ＡＤ変換回路領域２１の回路群は、複数のクラスタ３１を２次元状に配置したものとして構成される。

　また、クラスタ３１は、１つの画素に対して階調数分の回路が設けられる。すなわち、階調を表すために必要なビット数に対応する回路を備える。また、一部の画素の故障に備え、冗長に回路を設けてもよい。

　［フロアプラン］
　図４は本技術の実施の形態における回路チップ２０のフロアプランの一例を示す図である。

　上述のように回路チップ２０の中央部には、ＡＤ変換回路領域２１が設けられる。このＡＤ変換回路領域２１は、複数のクラスタ３１を２次元状に配置したものとして構成される。クラスタ３１は、ＡＤ変換回路２００と、記憶回路３００と、時刻コード転送部４００とを備える。これらの詳細については後述する。

　ＡＤ変換回路領域２１の周辺には、垂直駆動回路２０７、ＰＬＬ（Phase Locked Loop）２０８、ＤＡＣ（Digital-to-Analog Converter）２０９、時刻コード発生回路５１０、および、画素データ処理回路５２０などが適宜配置される。

　垂直駆動回路２０７は、ＡＤ変換回路領域２１の各回路の垂直方向の駆動を行う回路である。ＰＬＬ２０８は、クロック信号を生成するための位相同期回路である。ＤＡＣ２０９は、アナログの画素信号をデジタルの信号にＡＤ変換する際に使用されるランプ信号ＲＭＰを生成する回路である。ランプ信号ＲＭＰは、時間経過に応じてレベル（電圧）が単調減少するスロープ信号であり、参照信号（基準電圧信号）とも呼ばれる。

　時刻コード発生回路５１０は、各画素１２が、アナログの画素信号をデジタルの信号にＡＤ変換する際に使用される時刻コードを生成し、対応する時刻コード転送部４００に供給するものである。同図では記載を省略しているが、時刻コード発生回路５１０は、時刻コード転送部４００に対応して１つずつ設けられる。ただし、複数の時刻コード転送部４００によって１つの時刻コード発生回路５１０を共有するように構成してもよい。本明細書では、時刻コード転送部４００を、クラスタ間転送部４００と呼ぶことがある。

　画素データ処理回路５２０は、デジタルの画素データに対して、黒レベルを補正する黒レベル補正処理や、相関２重サンプリング（ＣＤＳ：Correlated Double Sampling）処理などの所定のデジタル信号処理を必要に応じて行うものである。

　［リピータ］
　図５は本技術の実施の形態におけるリピータ３０の一例を示す図である。

　上述のように、リピータ３０は、所定数の画素行に対応するＡＤ変換回路領域２１の回路群であり、列方向に並ぶ複数のクラスタ３１から構成される。リピータ３０は、列方向に並ぶ複数のＡＤ変換回路２００と、ＡＤ変換回路２００の各々に対応する複数の記憶回路３００と、時刻コード転送部４００とを備える。また、時刻コード転送部４００は、書込み転送回路４１０と、読出し転送回路４２０とを備える。

　ＡＤ変換回路２００は、画素１２からのアナログの画素信号をデジタルの画素データにＡＤ変換する回路である。

　記憶回路３００は、書込み転送回路４１０から供給された時刻コード、および、ＡＤ変換されたデジタルの画素データを記憶する回路である。

　書込み転送回路４１０は、時刻コード発生回路５１０からの時刻コードをシフトレジスタにより転送して、各クラスタ３１の記憶回路３００に供給するものである。

　読出し転送回路４２０は、各クラスタ３１の記憶回路３００から出力されたデジタルの画素データをシフトレジスタにより転送して、画素データ処理回路５２０に出力するものである。なお、読出し転送回路４２０は、特許請求の範囲に記載の転送部の一例である。
　図５では、書き込み転送回路４１０と読み出し転送回路４２０を別個に設けているが、書き込み転送回路４１０と読み出し転送回路４２０を一つに統合することも可能である。また、後述するように、ライブビューモード選択時の画素データを転送する転送回路を別個に設けてもよい。

　［ＡＤ変換回路］
　図６は本技術の実施の形態におけるＡＤ変換回路２００の構成例を示す図である。

　ＡＤ変換回路２００は、画素回路１００からのアナログの画素信号ＳＩＧとＤＡＣ２０９からのランプ信号ＲＭＰとを比較して、その比較結果ＶＣＯを出力する比較回路２９９を備える。比較回路２９９は、比較器２１９と、遅延素子２３９と、演算素子２５９とを備える。

　比較器２１９は、アナログの画素信号ＳＩＧとランプ信号ＲＭＰとを比較する回路である。遅延素子２３９は、比較器２１９の出力を遅延させて比較器２１９および演算素子２５９に供給する回路である。演算素子２５９は、比較器２１９の出力と遅延素子２３９の出力とに基づいて演算を行う回路である。これらを実現する具体的回路構成については後述する。

　記憶回路３００は、クラスタ内転送部３１０と、読出しのための記憶素子３２０とを備える。クラスタ内転送部３１０は、比較回路２９９による比較結果ＶＣＯが反転したタイミングにおいて、書込み転送回路４１０から供給された時刻コードを画素データとして保持するラッチ回路である。記憶素子３２０は、クラスタ内転送部３１０に保持された画素データを記憶して、読出し制御に従って読出し転送回路４２０に出力するものである。また、記憶素子３２０から読み出された画素データは、クラスタ内転送部３１０を介して読み出し転送回路４２０に送られる。

　図７は本技術の実施の形態におけるＡＤ変換回路２００の回路構成例を示す図である。

　ＡＤ変換回路２００は、差動入力回路２１０と、電圧変換回路２２０と、遅延素子２３９等とを備える。差動入力回路２１０には、画素回路１００からのアナログの画素信号ＳＩＧと、ＤＡＣ２０９からのランプ信号ＲＭＰとが入力される。

　画素回路１００は、光電変換によりアナログ信号を生成するものである。この画素回路１００は、例えば、リセットトランジスタ１１５、浮遊拡散層１１４、転送トランジスタ１１３、フォトダイオード１１１および排出トランジスタ１１２を備える。リセットトランジスタ１１５、転送トランジスタ１１３、フォトダイオード１１１および排出トランジスタ１１２として、例えば、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。

　フォトダイオード１１１は、光電変換により電荷を生成するものである。排出トランジスタ１１２は、ドライバからの駆動信号ＯＦＧにより排出が指示されるとフォトダイオード１１１から電荷を排出するものである。

　転送トランジスタ１１３は、ドライバからの転送信号ＴＸにより転送が指示されると、露光終了時にフォトダイオード１１１から浮遊拡散層１１４へ電荷を転送するものである。

　浮遊拡散層１１４は、転送された電荷を蓄積して蓄積した電荷量に応じた電圧のアナログ画素信号ＳＩＧを生成するものである。

　リセットトランジスタ１１５は、ドライバからのリセット信号ＡＺにより初期化が指示されると、浮遊拡散層１１４を初期化するものである。

　差動入力回路２１０は、差動トランジスタ２１１および２１２と、電流源トランジスタ２１３と、Ｐ型トランジスタ２１５および２１４とを備える。

　差動トランジスタ２１１および２１２は、アナログ画素信号ＳＩＧとランプ信号ＲＭＰとの差分を、定電流を用いて増幅し、差動増幅信号ＤＩＦとして出力するものである。これらの差動トランジスタ２１１および２１２として、例えば、Ｎ型のＭＯＳトランジスタが用いられる。差動トランジスタ２１１および２１２のそれぞれのソースは、コモンノードを介して回路チップ２０内の回路に共通に接続される。また、差動トランジスタ２１１のゲートは、浮遊拡散層２２３に接続され、差動トランジスタ２１２のゲートは、ＤＡＣ２０９に接続される。

　Ｐ型トランジスタ２１４および２１５は、電源電圧ＨＶの端子に並列に接続される。また、Ｐ型トランジスタ２１５のゲートは、自身のドレインとＰ型トランジスタ２１４のゲートとに接続される。また、Ｐ型トランジスタ２１５のドレインは、差動トランジスタ２１２のドレインに接続され、Ｐ型トランジスタ２１４のドレインは、差動トランジスタ２１１のドレインに接続される。また、Ｐ型トランジスタ２１６のゲートは、Ｐ型トランジスタ２１４のドレインに接続され、ドレインは電圧変換回路２２０に接続される。Ｐ型トランジスタ２１４、２１５および２１６からなる回路は、上述の接続構成により、カレントミラー回路として機能する。このカレントミラー回路から、電圧変換回路２２０に差動増幅信号ＤＩＦが出力される。

　電流源トランジスタ２１３のゲートには、所定のバイアス電圧Ｖｂｉａｓが印加され、ソースは接地される。この電流源トランジスタ２１３は、バイアス電圧Ｖｂｉａｓに応じた定電流を供給する電流源として機能する。

　電圧変換回路２２０は、差動入力回路２１０からの差動増幅信号ＤＩＦの電圧を変換するものである。この電圧変換回路２２０は、Ｎ型トランジスタ２２１を備える。Ｎ型トランジスタ２２１として、例えば、ＭＯＳトランジスタが用いられる。このＮ型トランジスタ２２１は、差動入力回路２１０と後段の正帰還回路との間に挿入され、そのゲートには、電源電圧ＨＶより低い電源電圧ＬＶが印加される。

　正帰還回路は、ＮＯＲゲート２３４の前段のノードの反転遷移を加速させるための正帰還信号ＰＦＢを出力するものである。この正帰還回路は、Ｐ型トランジスタ２３１および２３２と、Ｎ型トランジスタ２３３と、ＮＯＲゲート２３４とを備える。Ｐ型トランジスタ２３１、Ｐ型トランジスタ２３２およびＮ型トランジスタ２３３として、例えば、ＭＯＳトランジスタが用いられる。

　Ｐ型トランジスタ２３１、Ｐ型トランジスタ２３２およびＮ型トランジスタ２３３は、電源電圧ＬＶの端子と接地端子との間において直列に接続される。Ｐ型トランジスタ２３１のゲートには、ドライバからの駆動信号ＩＮＩ２が入力され、Ｎ型トランジスタ２３３には、ドライバからの駆動信号ＩＮＩ１が入力される。

　ＮＯＲゲート２３４の２つの入力端子の一方は、Ｐ型トランジスタ２３２およびＮ型トランジスタ２３３の接続端子に接続され、他方には、ドライバからの駆動信号ＦＯＲＣＥＶＣＯが入力される。この駆動信号ＦＯＲＣＥＶＣＯは、アナログの画素信号ＳＩＧとランプ信号ＲＭＰとの比較の結果、反転が生じなかった場合に、強制的に反転させるための信号である。ＮＯＲゲート２３４の出力は、遅延素子２３９を介してインバータ２４１に出力される。

　インバータ２４１は、遅延素子２３９の出力を反転して比較結果ＸＶＣＯとしてインバータ２４２および記憶回路３００に出力するものである。インバータ２４２は、比較結果ＸＶＣＯを反転して比較結果ＶＣＯとして記憶回路３００に出力するものである。

　なお、この例においては、画素回路１００と差動トランジスタ２１１および２１２とが画素チップ１０に配置され、それ以外の回路が回路チップ２０に配置されることを想定している。

　図８は本開示に係る撮像装置８０の動作タイミング図である。図８は、１フレーム期間における撮像装置８０の撮像動作のタイミングを示している。図８には、ＯＦＧ信号、ＲＳＴ信号、ＴＸ信号、ＩＮＩ信号、ＦＯＲＣＥ信号、ＲＭＰ信号、電流Ｉcm 、時刻コードＤＡＴＡ、時刻コードのラッチデータＬａｔｃｈ、比較結果信号ＶＣＯ、書き込み制御信号ＷＥＮ、ワード選択信号ＷＯＲＤ［１２７：０］と、読み出し制御信号ＲＥＮのタイミング波形が図示されている。

　ＯＦＧ信号は、１フレームの開始前（時刻ｔ１）に所定期間（時刻ｔ１～ｔ２）だけハイレベルに遷移する。ＯＦＧ信号がハイレベルに遷移すると、図７に示す排出トランジスタ１１２がオンして、フォトダイオード１１１で光電変換された電荷が排出される。

　時刻ｔ３にＲＳＴ信号がハイレベルに遷移し、図７のリセットトランジスタ１１５がオンして、浮遊拡散層１１４が初期化される。時刻ｔ４にＩＮＩ信号がハイレベルに遷移するとともに、ＦＯＲＣＥ信号がローレベルに遷移し、図７のインバータ２４１から出力されるＶＣＯ信号がハイレベルに遷移する。

　時刻ｔ５にＷＥＮ信号がハイレベルに遷移すると、書き込み転送回路４１０で転送された時刻コードが記憶素子３２０に入力される。

　差動入力回路２１０内の差動トランジスタ２１２のゲートに入力されるランプ信号ＲＭＰは、時刻ｔ５以降、電圧レベルが時間に応じて線形に変化する。この状態では、差動トランジスタ２１１のゲートに入力される画素信号ＳＩＧはリセットレベルであり、電圧レベルは不変である。時刻ｔ６で、ランプ信号ＲＭＰの電圧レベルが画素信号ＳＩＧの電圧レベルと交差すると、ＶＣＯ信号がローレベルに遷移する。

　記憶素子３２０は、ＶＣＯ信号がローレベルに遷移したタイミングｔ６で、時刻コードをラッチ（記憶）する。時刻ｔ７で、ＦＯＲＣＥ信号はハイレベル、ＷＥＮ信号はローレベルに遷移する。

　時刻ｔ８～ｔ９の間に、記憶素子３２０に記憶されたデータがワード選択信号ＷＯＲＤ［１２７：０］に応じて読み出されて、読み出し転送回路４２０にて転送される。

　時刻ｔ２～ｔ９の期間内は、リセットレベルを検出するＰ相期間である。時刻ｔ２～ｔ１０の期間は、フォトダイオード１１１の露光期間（光電変換期間）であり、この期間内に光電変換で得られた電荷は、浮遊拡散層１１４に保持される。時刻ｔ１１以降に、画素信号レベルを検出するＤ相期間が開始される。

　時刻ｔ１１にＩＮＩ信号がハイレベルに遷移すると、ＶＣＯ信号が再度ハイレベルに遷移する。その後、時刻ｔ１２にＷＥＮ信号がハイレベルに遷移すると、書き込み転送回路４１０で転送された時刻コードが記憶素子３２０に入力される。

　差動入力回路２１０内の差動トランジスタ２１２のゲートに入力されるランプ信号ＲＭＰは、時刻ｔ１２以降、電圧レベルが時間に応じて線形に変化する。差動トランジスタ２１１のゲートに入力される画素信号ＳＩＧは浮遊拡散層１１４の蓄積電荷に応じた電圧レベルである。時刻ｔ１３でランプ信号ＲＭＰの電圧レベルが画素信号ＳＩＧの電圧レベルと交差すると、ＶＣＯ信号がローレベルに遷移する。

　記憶素子３２０は、ＶＣＯ信号がローレベルに遷移したタイミングｔ１３で、時刻コードをラッチ（記憶）する。時刻ｔ１４で、ＦＯＲＣＥ信号はハイレベルに遷移する。

　時刻ｔ１５～ｔ１６の間に、記憶素子３２０に記憶されたデータがワード選択信号ＷＯＲＤ［１２７：０］に応じて読み出されて、読み出し転送回路４２０にて転送される。

　本開示に係る撮像装置８０は、少なくとも２つの動作モードを備えており、モードによって、画素アレイ部１１内の撮像を行う画素数を切り替える。以下では、本開示に係る撮像装置８０が通常解像度モードとライブビューモードを備える例を示す。通常解像度モードでは、画素アレイ部１１内のすべての画素を用いて光電変換を行って撮像画像を生成する。ライブビューモードでは、画素アレイ部１１内の画素を間引いて光電変換を行い、低解像度の撮像画像を生成する。以下では、ライブビューモード選択時の撮像装置８０の特徴的な構成及び動作を主に説明する。なお、本明細書では、高解像度の撮像画像を生成するモードを通常解像度モードと呼び、低解像度の撮像画像を生成するモードをライブビューモードと呼ぶが、各モードの具体的名称は問わない。

　（第１の実施形態）
　図９はライブビューモード選択時におけるクラスタ内転送部３１０からクラスタ間転送部（時刻コード転送部）４００への一般的な画素データの転送順序を模式的に示す図である。図９は３つのクラスタ３１（以下、クラスタｎ、クラスタｎ＋１、クラスタｎ＋２と呼ぶことがある）内の各画素データを転送する順序を図示している。図９の矢印線は、時間軸である。図９は、横８画素×縦６画素からなるクラスタ３１内の各画素データをライブビューモード選択時に転送する順序を示している。

　クラスタ内転送部３１０から転送される画素データは、より正確には、対応する記憶素子３２０に記憶された時刻コードである。図５に示したように、リピータ３０内には、複数のクラスタ３１が設けられており、各クラスタ３１は並行して画素データをクラスタ間転送部４００に転送する。

　ライブビューモード選択時には、クラスタ３１内の縦方向６行のうち、例えば、最下位行の画素行と、上から３番目の画素行の各画素データが転送され、残りの画素行は間引かれる。本明細書では、ライブビューモード選択時に転送される画素行の各画素を間引かれない画素と呼び、転送されない画素行の各画素を間引かれる画素と呼ぶことがある。

　図９では、クラスタ３１内の画素のうち、間引かれる画素を白抜きにし、間引かれない画素に斜線を付している。例えば、最下位行の画素行の場合、対応するクラスタ内転送部３１０は、左端、右から４番目、左から２番目、右から３番目、等のように、飛び飛びに画素データ（時刻コード）の転送を行う。８回の転送でクラスタ３１内の１行分の画素行の転送が完了し、次に、クラスタ３１内の上から３番目の画素行に対応するクラスタ内転送部３１０が、同様にして、その画素行の各画素データを飛び飛びに転送する。

　図９に示すように、ライブビューモード選択時には、クラスタ３１内の２つの画素行しか画素データの転送が行われず、クラスタ３１内の残りの４つの画素行は有効に活用されていない。しかも、転送対象の画素行の画素データは、画素の並び（ラスタ）順とは異なり、飛び飛びに転送される。このため、画素データの転送先で、画素データをいったん外部メモリに保持し、外部メモリに２画素行分の画素データが保持された後に、画素の並び順（ラスタ順）に画素データを転送し直す必要がある。

　このように、図９に示す順序で画素データを転送すると、外部メモリが必要となり、消費電力が増える上に、画素データの転送にも時間がかかる。これに対して、第１の実施形態では、間引かれる画素行に対応するクラスタ内転送部３１０を利用して、間引かれない画素行の画素データの並び替えを行ってから画素の並び順に転送するため、外部メモリが不要で、かつ画素データの転送を迅速に行うことができる。

　図１０は第１の実施形態による画素データの転送順序を模式的に示す図である。図１０では、転送順に１から１６まで番号を付している。例えば、クラスタ内転送部３１０内の最下位行の各画素は、その上の２つの画素の方向に転送されて、いったん保持された後、右端の画素から順に、右側のクラスタ間転送部４００に転送される。同様に、クラスタ３１内の上から３番目の行の各画素は、その上の２つの画素の方向に転送されて、いったん保持された後、右端の画素から順に、左端の下から２番目の画素に転送され、最下位行の各画素と同様の手順で、１画素ずつ右側に転送される。

　このように、第１の実施形態では、ライブビューモード選択時には、クラスタ３１内のすべてのクラスタ内転送部３１０を利用して、転送対象の画素データを画素の並び順にクラスタ間転送部４００に転送する。

　図９に示したように、ライブビューモード選択時の一般的な画素データの転送順序は、画素の並び順ではなく、飛び飛びであるため、外部メモリで画素データを並び直す必要があるが、第１の実施形態に係るクラスタ内転送部３１０では、間引かれる画素行のクラスタ内転送部３１０を利用して画素データを並べ直してから画素の並び順に転送するため、外部メモリが不要となり、かつ画素データの転送を迅速に行うことができる。

　図１１Ａは第１の実施形態に係るクラスタ３１の内部構成を示すブロック図、図１１Ｂはクラスタ３１内のクラスタ内転送部３１０とクラスタ間転送部４００の内部構成を示す回路図である。図１１Ａに示すように、クラスタ内転送部３１０は、画素行ごとに設けられている。例えば、各クラスタ３１がｎ（ｎは２以上の整数）個の画素行を有する場合は、各クラスタ３１にはｎ個のクラスタ内転送部３１０が設けられる。図１１Ａ及び図１１Ｂは、８画素×６画素のクラスタ３１が有する６個のクラスタ内転送部３１０を示している。

　図１１Ｂに示すように、各クラスタ内転送部３１０は、複数のラッチ回路３１１を有する。図１１Ｂの例では、各クラスタ内転送部３１０が行方向に８個のラッチ回路３１１を有する例を示している。各ラッチ回路３１１は、対応する記憶素子３２０から読み出された画素データを保持する。

　図１１Ｂの太線で示す回路部分は、図１１Ｂに示す６個のクラスタ内転送部３１０の基本構成に新たに追加される回路構成である。追加される回路部分は、ライブビューモード選択時に、間引かれる画素行のクラスタ内転送部３１０を利用して、画素データの並び替えを行うための回路である。なお、通常解像度モード選択時には、追加された回路部分は機能しないように回路の切替が行われる。

　本明細書では、図１１Ｂの複数のクラスタ内転送部３１０の並ぶ方向を第１方向と呼び、各クラスタ内転送部３１０内の複数のラッチ回路３１１が並ぶ方向（行方向）を第２方向と呼ぶ。

　図１２は図１１Ｂの追加された回路部分の一部を拡大した回路図である。図１２は、例えば、クラスタ３１の最下位行の左下隅の画素と、その上の２つの画素に対応する３つのラッチ回路３１１を示している。図１２の回路部分は、図１３に太枠で示す回路部分の一部の回路図である。以下では、図１２に示す３つのラッチ回路３１１を、下から上に向かって、第１ラッチ回路３１１－１、第２ラッチ回路３１１－２、第３ラッチ回路３１１－３と呼ぶ。第１ラッチ回路３１１－１は、間引かれない画素行のクラスタ内転送部３１０に含まれる。第２ラッチ回路３１１－２は、間引かれる画素行のクラスタ内転送部３１０に含まれる。第３ラッチ回路３１１－３は、第２ラッチ回路３１１－２が含まれるクラスタ内転送部３１０とは別の間引かれる画素行のクラスタ内転送部３１０に含まれる。

　図１１Ｂに示す６個のクラスタ内転送部３１０に追加される回路部分は、信号選択部３１２、第１信号切替器３１３、及び第２信号切替器３１４を有する。また、図１１Ｂに示すように、クラスタ３１の内部には、信号選択部３１２、第１信号切替器３１３、及び第２信号切替器３１４を制御するための転送制御部３１５が設けられる。さらに、第２ラッチ回路３１１－２内には、第２信号切替器３１４に接続される信号切替器３１４ａが設けられている。第２信号切替器３１４と信号切替器３１４ａのどちらか一方は、クロック信号ＣＬＫが第１論理のときに信号通過状態となり、クロック信号ＣＬＫが第２論理のときに信号遮断状態となる。以下では、第２信号切替器３１４は常に信号通過状態に設定され、信号切替器３１４ａはクロック信号ＣＬＫがハイレベルのときに信号通過状態となり、ローレベルのときに信号遮断状態となる例を説明する。

　図１１Ａに示すクラスタ３１内の転送制御部３１５は、クラスタ３１内の一部の画素を間引く場合、すなわちライブビューモード選択時に、複数のクラスタ内転送部３１０のうち、間引かれる画素に対応するクラスタ内転送部３１０を利用して、クラスタ間転送部４００に転送されるデジタル信号を並び替える制御を行う。より具体的には、転送制御部３１５は、間引かれる画素に対応するクラスタ内転送部３１０を利用して、間引かれない画素の並ぶ順に沿って対応する画素データをクラスタ間転送部４００に転送する制御を行う。すなわち、転送制御部３１５は、第２方向に配置される複数の画素の並び順に沿って、間引かれる画素に対応するクラスタ内転送部３１０内で画素データを並び替える。

　図１２に示すように、信号選択部３１２は、第１ラッチ回路３１１－１の出力ノードと第２ラッチ回路３１１－２の入力ノードの間に配置されている。信号選択部３１２は、第２ラッチ回路３１１－２の入力ノードに第１ラッチ回路３１１－１の出力ノードを接続するか、又は前段の第３ラッチ回路３１１－３の出力ノードを接続するか否かを選択するセレクタである。図１２では、セレクタの出力ノードにインバータを接続しているが、このインバータは論理を合わせるためであり、必須の構成部品ではない。

　転送制御部３１５は、信号選択部３１２を制御することにより、第２ラッチ回路３１１－２の入力ノードに第１ラッチ回路３１１－１の出力ノードを接続して画素データを第２ラッチ回路３１１－２でラッチした後に、第２ラッチ回路３１１－２の入力ノードに第３ラッチ回路３１１－３の出力ノードを接続して第２方向に画素データを転送する。

　第１信号切替器３１３は、信号選択部３１２（正確にはインバータ）の出力ノードと第２ラッチ回路３１１－２の入力ノードとを接続するか否かを切り替える。第２信号切替器３１４は、第２ラッチ回路３１１－２の出力ノードと第３ラッチ回路３１１－３の入力ノードとを接続するか否かを切り替える。

　転送制御部３１５は、第１信号切替器３１３と信号切替器３１４ａを相反するように切り替える。例えば、クロック信号がハイレベルのときに第１信号切替器３１３を信号遮断状態に設定するとともに、信号切替器３１４ａを信号通過状態に設定する。また、クロック信号がローレベルのときに第１信号切替器３１３を信号通過状態に設定するとともに、信号切替器３１４ａを信号遮断状態に設定する。これにより、第２ラッチ回路３１１－２と第３ラッチ回路３１１－３をフリップフロップとして機能させることができる。

　ライブビューモード選択時には、第１ラッチ回路３１１－１でラッチされた画素データは、第２ラッチ回路３１１－２と第３ラッチ回路３１１－３にて保持されて、第３ラッチ回路３１１－３の出力ノードから出力される。図１２では、第３ラッチ回路３１１－３の出力ノードにインバータ３２１を接続しているが、このインバータ３２１は論理を合わせるためのものであり、必須の構成部品ではない。

　図１２では、転送対象の１画素分の転送を行う第１～第３ラッチ回路３１１－１～３１１－３を示しているが、図１１Ｂに示すように、転送対象の画素行の各画素がそれぞれ第１～第３ラッチ回路３１１－１～３１１－３を有する。右端の画素に対応する第３ラッチ回路３１１－３から順に画素データが出力される。この第３ラッチ回路３１１－３から出力された画素データがクラスタ間転送部４００に転送される。左端の第３ラッチ回路３１１－３から出力された画素データは、右隣の第２ラッチ回路３１１－２内の信号選択部３１２に入力される。これにより、転送対象の画素行の左端から右端まで、各段の第２ラッチ回路３１１－２と第３ラッチ回路３１１－３を介して、順繰りに画素データが転送される。

　図１１Ｂに示すように、ライブビューモード選択時には、下から３番目のクラスタ内転送部３１０の最終段のラッチ回路３１１である第３ラッチ回路３１１－３から画素データが出力されて、クラスタ間転送部４００に転送される。

　通常解像度モード選択時には、各クラスタ３１内の６個のクラスタ間転送部４００の出力ノードは共通に接続されて、クラスタ間転送部４００に転送される。一方、ライブビューモード選択時には、下から３番目のクラスタ内転送部３１０の出力ノードがクラスタ間転送部４００に転送される。

　クラスタ間転送部４００は、図１１に示すように、ライブビューモード選択時に画素データを転送する第１転送回路４０１と、通常解像度モード選択時に画素データを転送する第２転送回路４０２とを有する。

　第１転送回路４０１は、セレクタ４０３とフリップフロップ４０４が接続される信号線を有する。クラスタ内転送部３１０から出力された画素データは、セレクタ４０３に入力される。このセレクタ４０３は、ライブビューモード選択時に、下から３番目のクラスタ内転送部３１０の最終段の第３ラッチ回路３１１－３から出力された画素データと他のクラスタ３１から転送された画素データとの一方を選択する。セレクタ４０３で選択された画素データは、フリップフロップ４０４でクロック信号に同期化された後に、次段のクラスタ３１に転送される。

　第２転送回路４０２は、時刻コード発生回路５１０で発生された時刻コードを記憶素子３２０に保持する書き込み動作と、記憶素子３２０から読み出した画素データを転送する読み出し動作とを行うためのフリップフロップ４０５と、双方向切替バッファ４０６と、インバータ４０７とを有する。第２転送回路４０２は、図５の書き込み転送回路４１０と読み出し転送回路４２０に該当する。

　このように、ライブビューモード選択時には、リピータ３０内の複数のクラスタ３１のそれぞれごとに設けられる６個のクラスタ内転送部３１０のうち、間引かれない画素行に対応するクラスタ内転送部３１０から、間引かれる画素行に対応するクラスタ内転送部３１０に、間引かれない画素行の各画素データをいったん転送して転送順序の並び替えを行い、その後に、間引かれる画素行に対応するクラスタ内転送部３１０を用いて、画素の並び順（ラスタ順）に画素データの転送を行う。

　図１４はライブビューモード選択時におけるリピータ３０内のｎ番目のクラスタ３１とｎ＋１番目のクラスタ３１内の各画素データの転送タイミングを示す図である。図１４には、クラスタ選択信号ＣＬＳＳＥＬ＜ｎ＋１＞、ＣＬＳＳＥＬ＜ｎ＞と、クラスタ内転送部３１０における複数のラッチ回路３１１のクロックＣＬＫと、画素データの転送順序とを示している。

　図１４の例では、時刻ｔ１～ｔ２の期間内に、クラスタ選択信号ＣＬＳＳＥＬ＜ｎ＋１＞がハイレベルになり、ｎ＋１番目のクラスタ３１内の２つの画素行の各画素データが画素の並び順（ラスタ順）に転送され、時刻ｔ３～ｔ４の期間内に、クラスタ選択信号ＣＬＳＳＥＬ＜ｎ＞がハイレベルになり、ｎ番目のクラスタ３１内の２つの画素行の画素データが画素の並び順に転送される。

　図１１Ｂでは、クラスタ内転送部３１０から画素の並び順に転送されてきた画素データを、クラスタ間転送部４００が単一の信号線で転送する例を示したが、図１５に示すように、差動信号線で転送してもよい。図１５はクラスタ３１の内部に差動変換部３３０が設けられている。差動変換部３３０は、差動信号線の一方ＢＵＳと接地ノードの間にカスコード接続されるトランジスタＱ１、Ｑ２と、差動信号線の他方ＢＵＳＸと接地ノードの間にカスコード接続されるトランジスタＱ３，Ｑ４と、インバータ３３１とを有する。

　クラスタ内転送部３１０の出力信号は、トランジスタＱ２のゲートに入力される。クラスタ内転送部３１０の出力信号をインバータ３３１で反転した信号は、トランジスタＱ４のゲートに入力される。トランジスタＱ１とＱ３の両ゲートには、クラスタ選択信号ＡＨＳＥＬが入力される。

　クラスタ選択信号ＡＨＳＥＬは、対応するクラスタ３１が選択されるときにハイレベルになる。クラスタ選択信号ＡＨＳＥＬがハイレベルになると、トランジスタＱ１とＱ３がともにオンし、クラスタ内転送部３１０の出力信号の差動信号がトランジスタＱ１とＱ３の両ドレインから差動信号線に転送される。

　クラスタ内転送部３１０の出力信号を差動信号にすることで、ノイズ耐性が高くなり、従来のように、クラスタ間転送部４００にシフトレジスタを設けて、クロック信号で同期化する必要がなくなる。よって、クラスタ間転送部４００の内部構成を簡略化でき、消費電力も削減できる。

　図１５のように、クラスタ内転送部３１０の出力信号を差動信号にして、クラスタ間転送部４００で転送することで、クラスタ間転送部４００内にシフトレジスタを設けなくて済むため、画素アレイ部１１内の任意の画素領域の画素データだけをクラスタ間転送部４００で転送することが可能となる。これについては、別の実施形態で詳細に説明する。

　このように、第１の実施形態では、ライブビューモード選択時に、間引かれない画素行の各画素データを、間引かれる画素行のラッチ回路３１１にいったん転送して保持し、画素の並び（ラスタ）順に、間引かれる画素行のクラスタ内転送部３１０を介して、各画素データをクラスタ間転送部４００に転送する。これにより、クラスタ内転送部３１０から画素データを転送した後に外部メモリで画素データの並び替えを行う必要がなくなり、外部メモリが不要となって、消費電力を削減できる。

　（第２の実施形態）
　第１の実施形態では、間引かれる画素行に対応するクラスタ内転送部３１０を用いて、画素の並び（ラスタ）順に画素データを転送する例を示したが、以下に説明する第２の実施形態では、リピータ３０内の複数のクラスタ３１の並び順に画素データを転送するものである。

　図１６はライブビューモード選択時に第２の実施形態に係るクラスタ内転送部３１０が行う画素データの並び替えを説明する図である。図１６は、横８画素×縦６画素のクラスタ３１が第１方向（縦方向）に８個並んでいる例を示している。これら８個のクラスタ３１（図１６ではクラスタ１～８と表記）でリピータ３０が構成されている。

　図１６は、一番下のクラスタ３１内の最下行の画素行の各画素を、別々のクラスタ３１内の下から２番目の画素行の左端の画素のラッチ回路３１１に転送してラッチする例を示している。転送先のクラスタ内転送部３１０は、間引かれる画素行に対応しており、このクラスタ内転送部３１０に画素データを転送しても、実用上の支障は生じない。

　これにより、リピータ３０内の一つのクラスタ３１内の１画素行の全画素データが、８個のクラスタ３１内の下から２番目の画素行の左端の画素に対応するラッチ回路３１１に転送されて保持される。その後、８個のクラスタ３１内の８個のラッチ回路３１１で保持されている画素データが、図１６の矢印線に示すように、複数のクラスタ３１が並ぶ方向（第１方向）に順に転送される。

　図１７は第２の実施形態に係るクラスタ内転送部３１０の周辺の回路図である。図１７のクラスタ内転送部３１０の基本構成は、図１１Ｂのクラスタ内転送部３１０と同じであり、複数（例えば６個）のクラスタ内転送部３１０が設けられている。図１７は、６個のクラスタ内転送部３１０に太線で示す回路部分を追加した構成を示している。この回路部分が第２の実施形態における特徴部分である。

　図１７の太線で示す回路部分は、複数のクラスタ内転送部３１０に接続される複数の信号切替器３１６と、双方向切替バッファ３１７と、差動変換部３１８とを備えている。

　複数の信号切替器３１６のそれぞれの一端側は、対応するクラスタ内転送部３１０の入力ノードに接続されている。これらの複数の信号切替器３１６の他端側は、共通に接続されて、双方向切替バッファ３１７の一端に接続されている。双方向切替バッファ３１７の他端は、インバータ３１９の入力ノードに接続されている。

　差動変換部３１８は、図１５の差動変換部３１８と同様の回路構成を有する。すなわち、差動変換部３１８は、差動信号線の一方ＢＵＳと接地ノードの間にカスコード接続されるトランジスタＱ５、Ｑ６と、差動信号線の他方ＢＵＳＸと接地ノードの間にカスコード接続されるトランジスタＱ７，Ｑ８と、インバータ３１９とを有する。

　双方向切替バッファ３１７の他端は、トランジスタＱ６のゲートに入力される。双方向切替バッファ３１７の他端側信号をインバータ３１９で反転した信号は、トランジスタＱ８のゲートに入力される。トランジスタＱ５とＱ７の両ゲートには、クラスタ選択信号ＡＨＳＥＬが入力される。

　クラスタ選択信号ＡＨＳＥＬは、対応するクラスタ３１が選択されるときにハイレベルになる。クラスタ選択信号ＡＨＳＥＬがハイレベルになると、トランジスタＱ５とＱ７がともにオンし、クラスタ内転送部３１０の出力信号の差動信号がトランジスタＱ５とＱ７の両ドレインから差動信号線に転送される。

　例えば、ライブビューモード選択時に、図１７の最下行のクラスタ内転送部３１０の各ラッチ回路３１１が保持している画素データをクラスタ間転送部４００に転送する場合、このクラスタ内転送部３１０内の左端のラッチ回路３１１が保持している画素データを、２つの信号切替器３１６を介して、一つ上のクラスタ内転送部３１０の左端のラッチ回路３１１に転送する。

　同様に、最下行のクラスタ内転送部３１０の左から２番目のラッチ回路３１１が保持している画素データを、信号切替器３１６、双方向切替バッファ３１７、及び差動変換部３１８を介して、隣接するクラスタ３１に転送し、転送されたクラスタ３１内の差動変換部３１８、双方向切替バッファ３１７、及び信号切替器３１６を介して、下から２番目のクラスタ内転送部３１０の左端のラッチ回路３１１に転送する。以下同様に、最下行のクラスタ内転送部３１０の左から３番目のラッチ回路３１１から右端のラッチ回路３１１までが保持している各画素データを、信号切替器３１６、双方向切替バッファ３１７、及び差動変換部３１８を介して、それぞれ異なるクラスタ３１に転送し、各クラスタ３１内の差動変換部３１８、双方向切替バッファ３１７、及び信号切替器３１６を介して、下から２番目のクラスタ内転送部３１０の左端のラッチ回路３１１に転送する。その後、８個のクラスタ３１内の下から２番目のクラスタ内転送部３１０の左端のラッチ回路３１１が保持している画素データを、信号切替器３１６、双方向切替バッファ３１７、及び差動変換部３１８を介して、差動信号線を介して順に転送する。

　クラスタ間転送部４００は、ライブビューモード選択時に画素データを転送する差動信号線の他に、信号線に接続された第２転送回路４０２を有する。この信号線にはフリップフロップ４０５と双方向切替バッファ４０６とが接続されており、時刻コード発生回路５１０で発生された時刻コードを転送して、各クラスタ３１内の記憶素子３２０に保持するとともに、各記憶素子３２０から読み出された画素データ（時刻コード）を順に転送する。すなわち、信号線、フリップフロップ４０５、及び双方向切替バッファ４０６は、図５の書き込み転送回路４１０と読み出し転送回路４２０に対応する。

　このように、第２の実施形態では、ライブビューモード選択時に、間引かれない画素行のクラスタ内転送部３１０が保持している各画素データを、別々のクラスタ３１の間引かれる画素行のクラスタ内転送部３１０内の同一のラッチ回路３１１に転送し、その後に、複数のクラスタ３１の配置方向である第１方向に沿って延びる差動信号線を介して順に転送することができる。

　（第３の実施形態）
　第３の実施形態は、画素アレイ部１１内の任意の画素領域の画素データだけをクラスタ間転送部４００を介して転送するものである。第３の実施形態は、第１の実施形態又は第２の実施形態と組み合わせて実施することが可能である。

　図１８は第３の実施形態に係るリピータ３０の回路図である。図１８のリピータ３０は、図５又は図１１Ｂのリピータ３０の構成に加えて、差動変換部３４０を備えている。図１８の差動変換部３４０は、図１５や図１７の差動変換部３３０、３１８と同様の回路構成を有する。図１８の差動変換部３４０は、差動信号線の一方ＢＵＳと接地ノードの間にカスコード接続されるトランジスタＱ９、Ｑ１０と、差動信号線の他方ＢＵＳＸと接地ノードの間にカスコード接続されるトランジスタＱ１１、Ｑ１２と、インバータ３４１とを有する。

　クラスタ３１内の複数（例えば６個）のクラスタ内転送部３１０の出力信号は共通に接続されて、トランジスタＱ１０のゲートに入力される。各クラスタ内転送部３１０の出力信号をインバータ３４１で反転した信号は、トランジスタＱ１２のゲートに入力される。トランジスタＱ９とＱ１１の両ゲートには、クラスタ選択信号ＡＨＳＥＬが入力される。

　クラスタ選択信号ＡＨＳＥＬは、対応するクラスタ３１が選択されるときにハイレベルになる。クラスタ選択信号ＡＨＳＥＬがハイレベルになると、トランジスタＱ９とＱ１１がともにオンし、クラスタ内転送部３１０の出力信号の差動信号がトランジスタＱ９とＱ１１の両ドレインから差動信号線に転送される。

　第３の実施形態では、各クラスタ内転送部３１０から転送された画素データを差動変換部３４０で差動信号に変換してから、クラスタ間転送部４００内の差動信号線で転送することで、ノイズ耐性を向上できる。

　図１９は一比較例に係るクラスタ間転送部４００のブロック図である。図１９のクラスタ間転送部４００は、転送方向に沿って配置されたシフトレジスタ４０８を有する。シフトレジスタ４０８内の各ラッチ回路３１１は、画素データを順次転送する。図１９の右側には、各クラスタ内転送部３１０の転送タイミングを表すパルスが図示されている。図１９の場合、各クラスタ３１に対応してラッチ回路３１１が設けられるため、一部のクラスタ３１の画素データだけを転送しようとしても、全クラスタ３１分の転送を行わなければならず、一部のクラスタ３１の画素データだけを迅速に転送することができず、消費電力も大きくなる。

　これに対して、図１８のクラスタ間転送部４００は、差動信号線で転送する画素データを任意に選択でき、選択された画素データだけを差動信号線で迅速に転送することができる。よって、図１８のクラスタ間転送部４００を用いることで、画素アレイ部１１内の注目領域（ＲＯＩ：Region of Interest）の画素データだけを迅速かつ効率よく転送でき、消費電力の削減も図れる。

　図２０はＲＯＩの画素データだけを転送することを模式的に示す図である。図２０は、複数のクラスタ３１内の一部のクラスタ３１（太線枠）から出力された画素データのみを差動信号線で転送する例を示している。図２０では、差動信号線の一端側に信号増幅を行うアンプ４０９を接続しているが、アンプ４０９は必ずしも必須の構成部品ではない。

　図２０の右側には、画素データの転送タイミングに合わせて出力されるパルスが図示されている。全画素を読み出す場合には、図１９に示すように、各クラスタ内転送部３１０の転送タイミングに合わせてパルスが出力される。これに対して、図２０のように、一部の画素領域だけを読み出す場合には、読み出したい画素領域に対応するクラスタ３１の読み出しタイミングでのみ、パルスが出力される。

　このように、第３の実施形態では、クラスタ内転送部３１０から出力された画素データを、クラスタ間転送部４００で差動信号に変換して、差動信号線で転送するため、クラスタ間転送部４００にシフトレジスタを設ける必要がなくなる。これにより、画素アレイ部１１内の任意の画素領域の画素データだけを迅速に転送することができ、転送効率を向上できるとともに、消費電力を削減できる。

　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

　図２１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。

　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。

　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

　図２２は、撮像部１２０３１の設置位置の例を示す図である。

　図２２では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。

　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

　なお、図２２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１等に適用され得る。具体的には、本開示の撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、より鮮明な撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。

　なお、本技術は以下のような構成を取ることができる。
　（１）互いに交差する第１方向及び第２方向に配置され、それぞれが光電変換を行う複数の画素を有する画素アレイ部と、
　前記画素アレイ部内の２以上の画素を含む画素領域ごとに設けられ、対応する画素領域内の各画素で光電変換された電荷に対応する画素データを生成する、前記第１方向に沿って配置される複数のクラスタと、
　前記複数のクラスタで生成された画素データを前記第１方向に転送するクラスタ間転送部と、を備え、
　前記複数のクラスタのそれぞれは、
　対応する画素領域内の各画素で光電変換された電荷をアナログ－デジタル変換する複数のＡＤ変換器と、
　前記複数のＡＤ変換器の出力信号に応じた画素データを記憶する複数の記憶部と、
　前記複数の記憶部に記憶された複数の前記画素データを前記クラスタ間転送部に転送する複数のクラスタ内転送部と、
　前記クラスタ内の一部の画素を間引く場合に、前記複数のクラスタ内転送部のうち、間引かれる画素に対応するクラスタ内転送部を利用して、前記クラスタ間転送部に転送される前記画素データを並び替える転送制御部と、を備える、撮像装置。
　（２）前記転送制御部は、間引かれる画素に対応する前記クラスタ内転送部を利用して、間引かれない画素の並ぶ順に沿って対応する前記画素データを前記クラスタ間転送部に転送する、（１）に記載の撮像装置。
　（３）前記転送制御部は、前記第２方向に配置される複数の画素の並び順に沿って、間引かれる画素に対応する前記クラスタ内転送部内で前記画素データを並び替える、（１）又は（２）に記載の撮像装置。
　（４）前記複数のクラスタ内転送部のそれぞれは、前記第２方向に沿って縦続接続された複数段のラッチ回路を有し、
　前記転送制御部は、前記クラスタ内の一部の画素を間引く場合に、間引かれない画素に対応する前記クラスタ内転送部から、前記第１方向に隣接する間引かれる画素に対応する前記クラスタ内転送部に前記画素データを転送し、転送された前記クラスタ内転送部内の前記画素データを順に前記クラスタ間転送部に転送する、（１）乃至（３）のいずれか一項に記載の撮像装置。
　（５）前記転送制御部は、前記クラスタ内の一部の画素を間引く場合に、前記第１方向に配置された間引かれる２つの画素に対応する２つの前記ラッチ回路を含むフリップフロップにて、前記間引かれない画素に対応する前記画素データを保持し、保持された画素データを、間引かれる画素に対応する前記複数段のラッチ回路を用いて前記クラスタ間転送部に順に転送する、（４）に記載の撮像装置。
　（６）前記クラスタ内の前記複数のクラスタ内転送部は、前記第１方向に順に配置される第１ラッチ回路、第２ラッチ回路、及び第３ラッチ回路を有し、
　前記転送制御部は、前記第２ラッチ回路の入力ノードに前記第１ラッチ回路の出力ノードを接続するか、又は前段の前記第３ラッチ回路の出力ノードを接続するかを切り替える信号選択部を有し、
　前記転送制御部は、前記第２ラッチ回路の入力ノードに前記第１ラッチ回路の出力ノードを接続して、前記画素データを前記第１ラッチ回路から前記第２ラッチ回路に転送してラッチした後に、前記第２ラッチ回路の入力ノードに前段の前記第３ラッチ回路の出力ノードを接続して前記第２方向に前記画素データを転送する、（５）に記載の撮像装置。
　（７）前記第１方向に順に配置される３つの前記クラスタ内転送部のそれぞれが有する、前記第２方向に縦続接続された前記複数段のラッチ回路は、段ごとに、前記第１ラッチ回路、前記第２ラッチ回路及び前記第３ラッチ回路を有する、（６）に記載の撮像装置。
　（８）前記信号選択部の出力ノードと前記第２ラッチ回路の入力ノードとを接続するか否かを切り替える第１信号切替器と、
　前記第２ラッチ回路の出力ノードと前記第３ラッチ回路の入力ノードとを接続するか否かを切り替える第２信号切替器と、を備え、
　前記転送制御部は、前記第１信号切替器と前記第２信号切替器との少なくとも一方の切替制御により、前記第２ラッチ回路と前記第３ラッチ回路とを前記フリップフロップとして動作させる、（６）又は（７）に記載の撮像装置。
　（９）前記複数のクラスタ内転送部は、前記複数の記憶部に記憶された複数の前記画素データを前記クラスタ間転送部に転送するとともに、前記クラスタ間転送部を介して転送されてきた時刻コード情報を前記複数の記憶部に転送する、（１）乃至（８）のいずれか一項に記載の撮像装置。
　（１０）前記クラスタ間転送部は、前記複数のクラスタ内転送部を介して転送された複数の前記画素データを差動で転送する差動信号線を有する、（１）乃至（９）のいずれか一項に記載の撮像装置。
　（１１）前記転送制御部は、前記クラスタが対応する画素領域内の各画素を間引かずに前記画素データを前記クラスタ間転送部に転送する第１モードと、対応する画素領域内の一部の画素を間引いて前記画素データを前記クラスタ間転送部に転送する第２モードとを排他的に選択する、（１）乃至（１０）のいずれか一項に記載の撮像装置。
　（１２）前記クラスタ間転送部は、前記第１モード時に前記複数のクラスタ内転送部を介して転送された前記複数の画素データを転送する第１信号線と、前記第２モード時に前記複数のクラスタ内転送部を介して転送された前記複数の画素データを転送する第２信号線と、を有する、（１１）に記載の撮像装置。
　（１３）前記第１信号線は、前記複数の画素データに加えて、時刻コード情報を転送する、（１２）に記載の撮像装置。
　（１４）前記第２モードは、ライブビューを行うときに選択されるモードである、（１１）乃至（１３）のいずれか一項に記載の撮像装置。
　（１５）前記転送制御部は、前記クラスタ内の一部の画素を間引く場合に、間引かれる画素に対応する前記クラスタ内転送部を利用して、間引かれない画素に対応する前記画素データを前記第１方向に転送する、（１）に記載の撮像装置。
　（１６）前記第１方向に配置される前記複数のクラスタ内転送部のそれぞれに接続される複数の信号切替器を備え、
　前記転送制御部は、間引かれない画素に対応する前記画素データを、並び替え先の前記信号切替器を介して、対応する前記クラスタ内転送部に入力して前記第１方向に転送する、（１５）に記載の撮像装置。
　（１７）前記転送制御部は、前記第２方向に並ぶ、間引かれない各画素に対応する前記画素データを、それぞれ異なる前記クラスタ内の対応する前記信号切替器を介して、対応する前記クラスタ内転送部に入力して前記第１方向に転送する、（１６）に記載の撮像装置。
　（１８）前記複数のクラスタのそれぞれを個別に選択する複数のクラスタ選択信号のうち、対応するクラスタ選択信号が所定の論理のときに、対応するクラスタ内の前記画素データを差動信号に変換する複数の差動生成部を備え、
　前記クラスタ間転送部は、対応する前記クラスタ選択信号が前記所定の論理のときに、対応する前記差動信号を前記第１方向に転送する、（１）に記載の撮像装置。
　（１９）前記複数のクラスタ及び前記クラスタ間転送部は、前記第２方向に複数個ずつ配置され、
　複数の前記クラスタ間転送部のそれぞれに対応する前記クラスタ選択信号を前記所定の論理にするか否かを個別に設定することで、前記複数のクラスタ間転送部は、前記クラスタ単位で設定可能な任意の画素領域に対応する前記画素データを前記第１方向に転送する、（１８）に記載の撮像装置。
　（２０）光電変換された電荷に応じた画素データを出力する撮像装置と、
　前記画素データに対する信号処理を行う信号処理部と、を備え、
　前記撮像装置は、
　互いに交差する第１方向及び第２方向に配置され、それぞれが光電変換を行う複数の画素を有する画素アレイ部と、
　前記画素アレイ部内の２以上の画素を含む画素領域ごとに設けられ、対応する画素領域内の各画素で光電変換された電荷に対応する画素データを生成する、前記第１方向に沿って配置される複数のクラスタと、
　前記複数のクラスタで生成された画素データを前記第１方向に転送するクラスタ間転送部と、を備え、
　前記複数のクラスタのそれぞれは、
　対応する画素領域内の各画素で光電変換された電荷をアナログ－デジタル変換する複数のＡＤ変換器と、
　前記複数のＡＤ変換器の出力信号に応じた画素データを記憶する複数の記憶部と、
　前記複数の記憶部に記憶された複数の前記画素データを前記クラスタ間転送部に転送する複数のクラスタ内転送部と、
　前記クラスタ内の一部の画素を間引く場合に、前記複数のクラスタ内転送部のうち、間引かれる画素に対応するクラスタ内転送部を利用して、前記クラスタ間転送部に転送される前記画素データを並び替える転送制御部と、を有する、電子機器。

　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

　１　撮像装置、１０　画素チップ、１１　画素アレイ部、１２　画素、２０　回路チップ、２１　ＡＤ変換回路領域、３０　リピータ、３１　クラスタ、８０　撮像装置、８１　光学系、８２　固体撮像素子、８３　ＤＳＰ回路、８４　表示部、８５　操作部、８７　記憶部、８８　電源部、８９　バス、１００　画素回路、１１１　フォトダイオード、１１２　排出トランジスタ、１１３　転送トランジスタ、１１４　浮遊拡散層、１１５　リセットトランジスタ、２００　ＡＤ変換回路、２０７　垂直駆動回路、２１０　差動入力回路、２１１　差動トランジスタ、２１２　差動トランジスタ、２１３　電流源トランジスタ、２１４　Ｐ型トランジスタ、２１５　Ｐ型トランジスタ、２１６　Ｐ型トランジスタ、２１９　比較器、２２０　電圧変換回路、２２１　Ｎ型トランジスタ、２２３　浮遊拡散層、２３１　Ｐ型トランジスタ、２３２　Ｐ型トランジスタ、２３３　Ｎ型トランジスタ、２３４　ＮＯＲゲート、２３９　遅延素子、２４１　インバータ、２４２　インバータ、２５９　演算素子、２９９　比較回路、３００　記憶回路、３１０　クラスタ内転送部、３１１　ラッチ回路、３１１－１　第３ラッチ回路、３１１－１　第１ラッチ回路、３１１－２　第３ラッチ回路、３１１－２　第２ラッチ回路、３１１－３　第３ラッチ回路、３１２　信号選択部、３１３　第１信号切替器、３１４　第２信号切替器、３１４ａ　信号切替器、３１５　転送制御部、３１６　信号切替器、３１７　双方向切替バッファ、３１８　差動変換部、３１９　インバータ、３２０　記憶素子、３２１　インバータ、３３０　差動変換部、３３１　インバータ、３４０　差動変換部、３４１　インバータ、４００　時刻コード転送部、４００　クラスタ間転送部（時刻コード転送部）、４００　クラスタ間転送部、４０１　第１転送回路、４０２　第２転送回路、４０３　セレクタ、４０４　フリップフロップ、４０５　フリップフロップ、４０６　双方向切替バッファ、４０７　インバータ、４０８　シフトレジスタ、４０９　アンプ、４１０　転送回路、４２０　転送回路、５１０　時刻コード発生回路、５２０　画素データ処理回路

Claims (20)

1. 　互いに交差する第１方向及び第２方向に配置され、それぞれが光電変換を行う複数の画素を有する画素アレイ部と、
   　前記画素アレイ部内の２以上の画素を含む画素領域ごとに設けられ、対応する画素領域内の各画素で光電変換された電荷に対応する画素データを生成する、前記第１方向に沿って配置される複数のクラスタと、
   　前記複数のクラスタで生成された画素データを前記第１方向に転送するクラスタ間転送部と、を備え、
   　前記複数のクラスタのそれぞれは、
   　対応する画素領域内の各画素で光電変換された電荷をアナログ－デジタル変換する複数のＡＤ変換器と、
   　前記複数のＡＤ変換器の出力信号に応じた画素データを記憶する複数の記憶部と、
   　前記複数の記憶部に記憶された複数の前記画素データを前記クラスタ間転送部に転送する複数のクラスタ内転送部と、
   　前記クラスタ内の一部の画素を間引く場合に、前記複数のクラスタ内転送部のうち、間引かれる画素に対応するクラスタ内転送部を利用して、前記クラスタ間転送部に転送される前記画素データを並び替える転送制御部と、を備える、撮像装置。
2. 　前記転送制御部は、間引かれる画素に対応する前記クラスタ内転送部を利用して、間引かれない画素の並ぶ順に沿って対応する前記画素データを前記クラスタ間転送部に転送する、請求項１に記載の撮像装置。
3. 　前記転送制御部は、前記第２方向に配置される複数の画素の並び順に沿って、間引かれる画素に対応する前記クラスタ内転送部内で前記画素データを並び替える、請求項１に記載の撮像装置。
4. 　前記複数のクラスタ内転送部のそれぞれは、前記第２方向に沿って縦続接続された複数段のラッチ回路を有し、
   　前記転送制御部は、前記クラスタ内の一部の画素を間引く場合に、間引かれない画素に対応する前記クラスタ内転送部から、前記第１方向に隣接する間引かれる画素に対応する前記クラスタ内転送部に前記画素データを転送し、転送された前記クラスタ内転送部内の前記画素データを順に前記クラスタ間転送部に転送する、請求項１に記載の撮像装置。
5. 　前記転送制御部は、前記クラスタ内の一部の画素を間引く場合に、前記第１方向に配置された間引かれる２つの画素に対応する２つの前記ラッチ回路を含むフリップフロップにて、前記間引かれない画素に対応する前記画素データを保持し、保持された画素データを、間引かれる画素に対応する前記複数段のラッチ回路を用いて前記クラスタ間転送部に順に転送する、請求項４に記載の撮像装置。
6. 　前記クラスタ内の前記複数のクラスタ内転送部は、前記第１方向に順に配置される第１ラッチ回路、第２ラッチ回路、及び第３ラッチ回路を有し、
   　前記転送制御部は、前記第２ラッチ回路の入力ノードに前記第１ラッチ回路の出力ノードを接続するか、又は前段の前記第３ラッチ回路の出力ノードを接続するかを切り替える信号選択部を有し、
   　前記転送制御部は、前記第２ラッチ回路の入力ノードに前記第１ラッチ回路の出力ノードを接続して、前記画素データを前記第１ラッチ回路から前記第２ラッチ回路に転送してラッチした後に、前記第２ラッチ回路の入力ノードに前段の前記第３ラッチ回路の出力ノードを接続して前記第２方向に前記画素データを転送する、請求項５に記載の撮像装置。
7. 　前記第１方向に順に配置される３つの前記クラスタ内転送部のそれぞれが有する、前記第２方向に縦続接続された前記複数段のラッチ回路は、段ごとに、前記第１ラッチ回路、前記第２ラッチ回路及び前記第３ラッチ回路を有する、請求項６に記載の撮像装置。
8. 　前記信号選択部の出力ノードと前記第２ラッチ回路の入力ノードとを接続するか否かを切り替える第１信号切替器と、
   　前記第２ラッチ回路の出力ノードと前記第３ラッチ回路の入力ノードとを接続するか否かを切り替える第２信号切替器と、を備え、
   　前記転送制御部は、前記第１信号切替器と前記第２信号切替器との少なくとも一方の切替制御により、前記第２ラッチ回路と前記第３ラッチ回路とを前記フリップフロップとして動作させる、請求項６に記載の撮像装置。
9. 　前記複数のクラスタ内転送部は、前記複数の記憶部に記憶された複数の前記画素データを前記クラスタ間転送部に転送するとともに、前記クラスタ間転送部を介して転送されてきた時刻コード情報を前記複数の記憶部に転送する、請求項１に記載の撮像装置。
10. 　前記クラスタ間転送部は、前記複数のクラスタ内転送部を介して転送された複数の前記画素データを差動で転送する差動信号線を有する、請求項１に記載の撮像装置。
11. 　前記転送制御部は、前記クラスタが対応する画素領域内の各画素を間引かずに前記画素データを前記クラスタ間転送部に転送する第１モードと、対応する画素領域内の一部の画素を間引いて前記画素データを前記クラスタ間転送部に転送する第２モードとを排他的に選択する、請求項１に記載の撮像装置。
12. 　前記クラスタ間転送部は、前記第１モード時に前記複数のクラスタ内転送部を介して転送された前記複数の画素データを転送する第１信号線と、前記第２モード時に前記複数のクラスタ内転送部を介して転送された前記複数の画素データを転送する第２信号線と、を有する、請求項１１に記載の撮像装置。
13. 　前記第１信号線は、前記複数の画素データに加えて、時刻コード情報を転送する、請求項１２に記載の撮像装置。
14. 　前記第２モードは、ライブビューを行うときに選択されるモードである、請求項１１に記載の撮像装置。
15. 　前記転送制御部は、前記クラスタ内の一部の画素を間引く場合に、間引かれる画素に対応する前記クラスタ内転送部を利用して、間引かれない画素に対応する前記画素データを前記第１方向に転送する、請求項１に記載の撮像装置。
16. 　前記第１方向に配置される前記複数のクラスタ内転送部のそれぞれに接続される複数の信号切替器を備え、
    　前記転送制御部は、間引かれない画素に対応する前記画素データを、並び替え先の前記信号切替器を介して、対応する前記クラスタ内転送部に入力して前記第１方向に転送する、請求項１５に記載の撮像装置。
17. 　前記転送制御部は、前記第２方向に並ぶ、間引かれない各画素に対応する前記画素データを、それぞれ異なる前記クラスタ内の対応する前記信号切替器を介して、対応する前記クラスタ内転送部に入力して前記第１方向に転送する、請求項１６に記載の撮像装置。
18. 　前記複数のクラスタのそれぞれを個別に選択する複数のクラスタ選択信号のうち、対応するクラスタ選択信号が所定の論理のときに、対応するクラスタ内の前記画素データを差動信号に変換する複数の差動生成部を備え、
    　前記クラスタ間転送部は、対応する前記クラスタ選択信号が前記所定の論理のときに、対応する前記差動信号を前記第１方向に転送する、請求項１に記載の撮像装置。
19. 　前記複数のクラスタ及び前記クラスタ間転送部は、前記第２方向に複数個ずつ配置され、
    　複数の前記クラスタ間転送部のそれぞれに対応する前記クラスタ選択信号を前記所定の論理にするか否かを個別に設定することで、前記複数のクラスタ間転送部は、前記クラスタ単位で設定可能な任意の画素領域に対応する前記画素データを前記第１方向に転送する、請求項１８に記載の撮像装置。
20. 　光電変換された電荷に応じた画素データを出力する撮像装置と、
    　前記画素データに対する信号処理を行う信号処理部と、を備え、
    　前記撮像装置は、
    　互いに交差する第１方向及び第２方向に配置され、それぞれが光電変換を行う複数の画素を有する画素アレイ部と、
    　前記画素アレイ部内の２以上の画素を含む画素領域ごとに設けられ、対応する画素領域内の各画素で光電変換された電荷に対応する画素データを生成する、前記第１方向に沿って配置される複数のクラスタと、
    　前記複数のクラスタで生成された画素データを前記第１方向に転送するクラスタ間転送部と、を備え、
    　前記複数のクラスタのそれぞれは、
    　対応する画素領域内の各画素で光電変換された電荷をアナログ－デジタル変換する複数のＡＤ変換器と、
    　前記複数のＡＤ変換器の出力信号に応じた画素データを記憶する複数の記憶部と、
    　前記複数の記憶部に記憶された複数の前記画素データを前記クラスタ間転送部に転送する複数のクラスタ内転送部と、
    　前記クラスタ内の一部の画素を間引く場合に、前記複数のクラスタ内転送部のうち、間引かれる画素に対応するクラスタ内転送部を利用して、前記クラスタ間転送部に転送される前記画素データを並び替える転送制御部と、を有する、電子機器。

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