WO2022172714A1 - 固体撮像素子 - Google Patents

Abstract

［課題］幅広いダイナミックレンジの画素信号を短時間でＡＤ変換することができる固体撮像素子を提供する。 ［解決手段］本開示による固体撮像装置は、入射光を画素信号に光電変換する光電変換素子を含む画素部と、画素部からの画素信号をデジタル信号へ変換するＡＤ変換部と、画素部とＡＤ変換部との間に設けられ、画素信号を保持する第１保持回路と、画素部とＡＤ変換部との間に設けられ、画素信号を保持する第２保持回路と、第１および第２保持回路のいずれかをＡＤ変換部に接続可能であり、第１または第２保持回路に保持された画素信号をＡＤ変換部へ選択的に伝達する選択回路とを備える。

Description

固体撮像素子

　本開示は、固体撮像素子に関する。

　アナログの画素信号と線形変化する参照信号とをコンパレータにより比較し、参照信号が画素信号を横切るまでの時間をカウントすることにより、画素信号をＡＤ(Analogue-to-Digital)変換するＣＭＯＳ(Complementary　Metal　Oxide　Semiconductor)イメージセンサ（以下、ＣＩＳとも呼ぶ）がある。ＣＩＳのＡＤ変換器は、コンパレータのダイナミックレンジを広げるために、画素の感度や変換効率を変更して、複数回、画素電荷をＡＤ変換する場合がある。

特開２０１７－１７５３４５号公報

　しかし、ＡＤ変換は、浮遊拡散層の電圧が安定してから実行させるセトリング期間を必要とするため、同一画素の感度や変換効率を変更しつつ、複数回ＡＤ変換を実行することは、長い時間がかかっていた。

　そこで、幅広いダイナミックレンジの画素信号を短時間でＡＤ変換することができる固体撮像素子を提供する。

　本開示の一側面の固体撮像装置は、入射光を画素信号に光電変換する光電変換素子を含む画素部と、画素部からの画素信号をデジタル信号へ変換するＡＤ変換部と、画素部とＡＤ変換部との間に設けられ、画素信号を保持する第１保持回路と、画素部とＡＤ変換部との間に設けられ、画素信号を保持する第２保持回路と、第１および第２保持回路のいずれかをＡＤ変換部に接続可能であり、第１または第２保持回路に保持された画素信号をＡＤ変換部へ選択的に伝達する選択回路とを備える。

　画素部とＡＤ変換部との間に設けられ、画素信号をそのまま伝達するバイパス信号線をさらに備え、選択回路は、第１保持回路、第２保持回路およびバイパス信号線のいずれかをＡＤ変換部に接続可能であり、第１保持回路に保持された画素信号、第２保持回路に保持された画素信号、または、バイパス信号線を伝達する画素信号をＡＤ変換部へ選択的に伝達する。

　第１保持回路は、一端が画素部に接続され画素信号を蓄積可能な第１キャパシタと、ゲートが第１キャパシタの他端に接続され、ドレインが電流源および選択回路に接続された第１トランジスタとを備え、第２保持回路は、一端が画素部に接続され画素信号を蓄積可能な第２キャパシタと、ゲートが第２キャパシタの他端に接続され、ドレインが電流源および選択回路に接続された第２トランジスタとを備える。

　第１保持回路は、第１キャパシタと画素部との間に設けられた第１スイッチと、

　第１トランジスタのドレインと第１キャパシタの一端との間に接続された第２スイッチと、第１トランジスタのドレインと第１キャパシタの他端との間に接続された第３スイッチとを備え、第２保持回路は、第２キャパシタと画素部との間に設けられた第４スイッチと、第２トランジスタのドレインと第２キャパシタの一端との間に接続された第５スイッチと、第２トランジスタのドレインと第２キャパシタの他端との間に接続された第６スイッチとを備える。

　画素部から画素信号を第１キャパシタにサンプリングするときに、第１および第３スイッチが導通状態になり、第２スイッチは非導通状態であり、第１キャパシタが画素信号を保持するときに、第１および第３スイッチが非導通状態になり、第２スイッチが導通状態になり、画素部から画素信号を第２キャパシタにサンプリングするときに、第４および第６スイッチが導通状態になり、第５スイッチは非導通状態であり、第２キャパシタが画素信号を保持するときに、第４および第６スイッチが非導通状態になり、第５スイッチが導通状態になる。

　第１および第２保持回路は、互いに異なるタイミングで画素信号をサンプリングする。

　第１保持回路が画素信号のうち第１画素信号を保持し、選択回路が第１保持回路からの該第１画素信号をＡＤ変換部へ出力している期間に、第２保持回路は、画素信号のうち第２画素信号をサンプリングし、第２保持回路が第２画素信号を保持し、選択回路が第２保持回路からの該第２画素信号をＡＤ変換部へ出力している期間に、第１保持回路は、画素信号のうち他の画素信号をサンプリングする。

　第１保持回路は、一端が画素部に接続され、他端が基準電圧源に接続され、画素信号を蓄積可能な第１キャパシタと、ゲートが第１キャパシタの一端に接続され、ソースが電流源および選択回路に接続された第１トランジスタとを備え、第２保持回路は、一端が画素部に接続され、他端が基準電圧源に接続され、画素信号を蓄積可能な第２キャパシタと、ゲートが第２キャパシタの一端に接続され、ソースが電流源および選択回路に接続された第２トランジスタとを備える。

　第１保持回路は、第１キャパシタの一端と画素部との間に設けられた第１スイッチを備え、第２保持回路は、第２キャパシタ一端と画素部との間に設けられた第２スイッチを備える。

　画素部から画素信号を第１キャパシタにサンプリングするときに、第１スイッチが導通状態になり、第１キャパシタが画素信号を保持するときに、第１スイッチが非導通状態になり、画素部から画素信号を第２キャパシタにサンプリングするときに、第２スイッチが導通状態になり、第２キャパシタが画素信号を保持するときに、第２スイッチが非導通状態になる。

　第１および第２キャパシタは、互いに異なるタイミングで画素信号をサンプリングする。

　第１保持回路が画素信号のうち第１画素信号を保持し、選択回路が第１保持回路からの該第１画素信号をＡＤ変換部へ出力している期間に、第２保持回路は、画素信号のうち第２画素信号をサンプリングし、第２保持回路が第２画素信号を保持し、選択回路が第２保持回路からの該第２画素信号をＡＤ変換部へ出力している期間に、第１保持回路は、画素信号のうち他の画素信号をサンプリングする。

　画素部と第１および第２保持回路との間に接続され画素信号を伝達する第１信号線に接続された負性容量回路をさらに備え、　負性容量回路は、　第１信号線に入力端子が接続されたアンプと、　アンプの入力端子と出力端子との間に接続されたキャパシタとを備える。

　画素部の各画素は、互いに受光面積が異なる第１および第２光電変換素子を含む。

　画素部の各画素は、光電変換素子からの電荷を蓄積する第１および第２浮遊拡散層と、第１浮遊拡散層の電位に基づいた画素信号を出力する増幅トランジスタと、第１浮遊拡散層と第２浮遊拡散層との間に設けられた第７スイッチとを備え、第７スイッチを非導通状態にしたときに、増幅トランジスタは、第１浮遊拡散層の電位に基づく画素信号を出力し、第７スイッチを導通状態にしたときに、増幅トランジスタは、第１および第２浮遊拡散層を結合した領域の電位に基づいた画素信号を出力する。

　第１保持回路は、電源と第１トランジスタのドレインとの間に直列に接続された第３トランジスタおよび第８スイッチとをさらに備え、第２保持回路は、電源と第２トランジスタのドレインとの間に直列に接続された第４トランジスタおよび第９スイッチとをさらに備えている。

　第３トランジスタおよび第８スイッチは、電流源に対して並列に接続されており、第４トランジスタおよび第９スイッチは、電流源に対して並列に接続されている。

　第３および第４トランジスタのゲートに所定の第１電圧を印加する電圧生成回路をさらに備え、第８スイッチが導通状態のときに、第３トランジスタは、第１トランジスタのドレインを第１電圧に応じたクランプ電圧に設定し、第９スイッチが導通状態のときに、第４トランジスタは、第２トランジスタのドレインをクランプ電圧に設定する。

　ＡＤ変換部において比較される１保持回路で保持された画素信号と参照信号とを等しくするオートゼロ動作において、第８スイッチが導通状態となり、ＡＤ変換部において比較される２保持回路で保持された画素信号と参照信号とを等しくするオートゼロ動作において、第９スイッチが導通状態となる。

第１実施形態による固体撮像素子の構成例を示すブロック図。 画素部の半導体チップと処理回路の半導体チップとを積層した固体撮像素子の例を示す概念図。 画素アレイ部に配置される単位画素の構成例を示す回路図。 水平同期信号、駆動信号のタイミングチャート。 水平同期信号、駆動信号のタイミングチャート。 第１実施形態による画素、ＳＨ部およびコンパレータの構成例を示す回路図。 ＡＤ変換動作におけるＳＨ部の動作例を示すタイミング図。 変形例１によるＡＤ変換動作におけるＳＨ部の動作例を示すタイミング図。 変形例２によるＡＤ変換動作におけるＳＨ部の動作例を示すタイミング図。 第２実施形態による画素、ＳＨ部およびコンパレータの構成例示す回路図。 第３実施形態による画素、ＳＨ部およびコンパレータの構成例示す回路図。 第４実施形態によるＳＨ部の構成例を示す回路図。 第５実施形態によるＳＨ部の構成例を示す回路図。 第６実施形態によるＳＨ部の構成例を示す回路図。 本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図。 撮像部の設置位置の例を示す図。 第７実施形態による固体撮像装置の構成例を示すブロック図。 第７実施形態によるＳＨ部の構成例を示す回路図。 第７実施形態による第１保持回路およびコンパレータのリセット信号の検出動作の一例を示すタイミング図。 出力電圧の電圧と参照信号との関係を示すタイミング図。 第８実施形態による画素、ＳＨ部およびコンパレータの構成例を示す回路図。 第８実施形態による第１および第２保持回路およびコンパレータのリセット信号およびデータ信号の検出動作の一例を示すタイミング図。 出力電圧と参照信号との関係を示すタイミング図。 第９実施形態による画素、ＳＨ部およびコンパレータの構成例を示す回路図。 第１０実施形態による画素、ＳＨ部およびコンパレータの構成例を示す回路図。 第１１実施形態によるＳＨ部の構成例を示す回路図。

　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
　図１は、第１実施形態による固体撮像装置１００の構成例を示すブロック図である。固体撮像装置１００は、画素部１０１と、タイミング制御回路１０２と、垂直走査回路１０３と、ＤＡＣ（デジタル－アナログ変換装置）１０４と、ＳＨ（サンプル・ホールド）部１２５と、ＡＤＣ（アナログ－デジタル変換装置）群１０５と、水平転送走査回路１０６と、アンプ回路１０７と、信号処理回路１０８とを備える。

　画素部１０１には、入射光をその光量に応じた電荷量（画素信号）に光電変換する光電変換素子を含む単位画素（以下、単に画素とも称する）が行列状に配置されている。単位画素の具体的な回路構成については、図２を参照して後述する。また、画素部１０１には、行列状の画素配列に対して、行毎に画素駆動線１０９が図の左右方向（画素行の画素配列方向／水平方向）に沿って配線され、列毎に垂直信号線１１０が図の上下方向（画素列の画素配列方向／垂直方向）に沿って配線されている。画素駆動線１０９の一端は、垂直走査回路１０３の各行に対応した出力端に接続されている。なお、図１では、画素駆動線１０９を画素行毎に１本ずつ示しているが、各画素行に画素駆動線１０９を２本以上設けてもよい。

　タイミング制御回路１０２は、各種のタイミング信号を生成するタイミングジェネレータ（不図示）を備えている。タイミング制御回路１０２は、外部から与えられる制御信号等に基づいて、タイミングジェネレータで生成された各種のタイミング信号を基に垂直走査回路１０３、ＤＡＣ１０４、ＡＤＣ群１０５、及び、水平転送走査回路１０６等の駆動制御を行う。

　垂直走査回路１０３は、シフトレジスタやアドレスデコーダなどによって構成されている。ここでは、具体的な構成については図示を省略するが、垂直走査回路１０３は、読出し走査系と掃出し走査系とを含んでいる。

　読出し走査系は、信号を読み出す単位画素について行単位で順に選択走査を行う。一方、掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行してその読出し行の単位画素の光電変換素子から不要な電荷を掃き出す（リセットする）掃出し走査を行う。この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に入射した光量に対応する。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。

　垂直走査回路１０３によって選択走査された画素行の各単位画素から出力される画素信号（アナログ信号）は、各列に対応する複数の垂直信号線１１０を介してＳＨ部１２５およびＡＤＣ群１０５に供給される。

　ＳＨ部１２５は、画素部１０１とＡＤＣ群１０５との間に設けられ、垂直信号線１１０を介して画素信号を受け取り、この画素信号を保持する。ＳＨ部１２５は、保持された画素信号を所望のタイミングでＡＤＣ群１０５のコンパレータ１２１へ出力する。

　参照信号生成部としてのＤＡＣ１０４は、線形変化するランプ波形の信号である参照信号ＲＡＭＰを生成し、ＡＤＣ群１０５に供給する。ＤＡＣ１０４は、参照信号線１１４を介して複数のコンパレータ１２１に共通に接続されており、同じ参照信号ＲＡＭＰを複数のコンパレータ１２１に供給する。参照信号線１１４は、参照信号ＲＡＭＰを複数のコンパレータ１２１に伝達する。

　ＡＤＣ群１０５は、複数のコンパレータ１２１、複数のカウンタ１２２、及び、複数のラッチ回路１２３を備える。ＡＤＣ群１０５は、画素部１０１からの画素信号（アナログ信号）をデジタル信号へ変換する。

　コンパレータ１２１、カウンタ１２２、及び、ラッチ回路１２３は、それぞれ画素部１０１の画素列に対応して設けられ、ＡＤＣを構成する。

　コンパレータ１２１は、各画素から出力される画素信号と参照信号ＲＡＭＰを、容量を介して加算した信号の電圧と、所定の基準電圧とを比較し、比較結果を示す出力信号をカウンタ１２２に供給する。

　カウンタ１２２は、コンパレータ１２１の出力信号に基づいて、画素信号と参照信号ＲＡＭＰとの電圧の大小関係が反転するまでの時間をカウントする。これにより、アナログの画素信号をカウント値により表されるデジタルの画素信号に変換する。カウンタ１２２は、カウント値をラッチ回路１２３に供給する。　

　ラッチ回路１２３は、カウンタ１２２から供給されるカウント値を保持する。また、ラッチ回路１２３は、信号レベルの画素信号に対応するデータ信号カウント値と、リセットレベルの画素信号に対応するリセット信号のカウント値との差分をとることにより、ＣＤＳ（Correlated　Double　Sampling：相関二重サンプリング）を行う。　

　水平転送走査回路１０６は、シフトレジスタやアドレスデコーダなどによって構成され、ＡＤＣ群１０５の画素列に対応した回路部分を順番に選択走査する。この水平転送走査回路１０６による選択走査により、ラッチ回路１２３に保持されているデジタルの画素信号が、水平転送線１１１を介して、順番にアンプ回路１０７に転送される。　

　アンプ回路１０７は、ラッチ回路１２３から供給されるデジタルの画素信号を増幅し、信号処理回路１０８に供給する。　

　信号処理回路１０８は、アンプ回路１０７から供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理回路１０８は、縦線欠陥、点欠陥の補正、又は、信号のクランプを行ったり、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などデジタル信号処理を行ったりする。信号処理回路１０８は、生成した画像データを後段の装置に出力する。

　尚、図１に示す固体撮像装置１００は、全体として１つの半導体チップとして構成してもよく、あるいは、複数の半導体チップで構成してもよい。固体撮像装置１００を複数の半導体チップとして構成する場合、画素部１０１およびそれ以外の処理回路をそれぞれ別々の半導体チップ５１１、５１２として形成し、半導体チップ５１１と半導体チップ５１２とを積層してもよい。

　例えば、図２は、画素部１０１の半導体チップ５１１と処理回路の半導体チップ５１２とを積層した固体撮像装置１００の例を示す概念図である。図２に示されるように、固体撮像装置１００は、積層される２枚の半導体チップ５１１および５１２で構成されている。尚、半導体チップの積層数は、３層以上であってもよい。

　半導体チップ５１１は、半導体基板上に形成された画素部１０１を備える。半導体チップ５１２は、他の半導体基板上に形成されたＡＤＣ群１０５、ロジック回路５１６および周辺回路５１７を備える。ロジック回路５１６は、タイミング制御回路１０２、垂直走査回路１０３、ＤＡＣ１０４、水平転送走査回路１０６等を含む。周辺回路５１７は、処理回路１０８等を含む。

　半導体チップ５１１の画素部１０１の各画素と半導体チップ５１２の処理回路（１０５、５１６、５１７）の素子は、例えば、ビア領域５１３、５１４に設けられたＴＳＶ（Through　Silicon　Via）のような貫通電極等を用いて電気的に接続してもよい。ＡＤＣ群１０５は、ＴＳＶを介して画素部１０１と信号の送受信を行うことができる。また、半導体チップ５１１の配線と半導体チップ５１２の配線とを接触させるように、両方の半導体チップを貼り合わせてもよい（Ｃｕ－Ｃｕ接合）。さらに、図示しないが、画素部１０１と処理回路（１０５、５１６、５１７）の一部とを１つの半導体チップ５１１として構成し、その他の構成を他の半導体チップ５１２として構成してもよい。

（単位画素ＰＸの回路構成）

　図３は、画素アレイ部１１に配置される単位画素ＰＸの構成例を示す回路図である。

　単位画素ＰＸは、第１光電変換部ＰＤ１１ａ、第２光電変換部ＰＤ１１ｂ、第１～第４転送ゲート部Ｔ１２ａ～Ｔ１２ｄ、リセットゲート部Ｔ１３、電荷蓄積部Ｃ１４、第１ＦＤ（フローティングディフュージョン）部ＦＤ１５ａ、第２ＦＤ（フローティングディフュージョン）部ＦＤ１５ｂ、増幅トランジスタＴ１６、及び、選択トランジスタＴ１７を含むように構成される。

　また、単位画素ＰＸに対して、図１の画素駆動線１０９として、複数の駆動線が、例えば画素行毎に配線される。そして、図１の垂直走査回路１０３から複数の駆動線を介して、各種の駆動信号ＴＧＬ、ＦＣＧ、ＦＤＧ、ＴＧＳ、ＲＳＴ、ＳＥＬが供給される。これらの駆動信号は、単位画素ＰＸの各トランジスタがＮＭＯＳトランジスタなので、高レベル（例えば、電源電圧ＶＤＤ）の状態がアクティブ状態となり、低レベルの状態（例えば、負電位）が非アクティブ状態となるパルス信号である。

　第１光電変換部ＰＤ１１ａは、例えば、ＰＮ接合のフォトダイオードからなる。第１光電変換部ＰＤ１１ａは、受光した光量に応じた電荷を生成し、蓄積する。

　第２光電変換部ＰＤ１１ｂは、第１光電変換部ＰＤ１１ａと同様に、例えば、ＰＮ接合のフォトダイオードからなる。第２光電変換部ＰＤ１１ｂは、受光した光量に応じた電荷を生成し、蓄積する。

　第１光電変換部ＰＤ１１ａと第２光電変換部ＰＤ１１ｂを比較すると、第１光電変換部ＰＤ１１ａの方が第２光電変換部ＰＤ１１ｂよりも受光面の面積が広く、感度が高い。

　第１転送ゲート部Ｔ１２ａは、第１光電変換部ＰＤ１１ａと第１ＦＤ部ＦＤ１５ａとの間に接続されている。第１転送ゲート部Ｔ１２ａのゲート電極には、駆動信号ＴＧＬが印加される。駆動信号ＴＧＬがアクティブ状態になると、第１転送ゲート部Ｔ１２ａが導通状態になり、第１光電変換部ＰＤ１１ａに蓄積されている電荷が、第１転送ゲート部Ｔ１２ａを介して第１ＦＤ部ＦＤ１５ａに転送される。

　第２転送ゲート部Ｔ１２ｂは、電荷蓄積部１０４と第２ＦＤ部ＦＤ１５ｂとの間に接続されている。第２転送ゲート部Ｔ１２ｂのゲート電極には、駆動信号ＦＣＧが印加される。駆動信号ＦＣＧがアクティブ状態になると、第２転送ゲート部Ｔ１２ｂが導通状態になり、電荷蓄積部１０４と第２ＦＤ部ＦＤ１５ｂのポテンシャルが結合する。

　第３転送ゲート部Ｔ１２ｃは、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂとの間に接続されている。第３転送ゲート部Ｔ１２ｃのゲート電極には、駆動信号ＦＤＧが印加される。駆動信号ＦＤＧがアクティブ状態になると、第３転送ゲート部Ｔ１２ｃが導通状態になり、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂとのポテンシャルが結合する。

　第４転送ゲート部Ｔ１２ｄは、第２光電変換部ＰＤ１１ｂと電荷蓄積部Ｃ１４との間に接続されている。第４転送ゲート部Ｔ１２ｄのゲート電極には、駆動信号ＴＧＳが印加される。駆動信号ＴＧＳがアクティブ状態になると、第４転送ゲート部Ｔ１２ｄが導通状態になり、第２光電変換部ＰＤ１１ｂに蓄積されている電荷が、第４転送ゲート部Ｔ１２ｄを介して、電荷蓄積部Ｃ１４に転送される。

　また、第４転送ゲート部Ｔ１２ｄのゲート電極の下部は、ポテンシャルが若干深くなっており、第２光電変換部ＰＤ１１ｂの飽和電荷量を超え、第２光電変換部ＰＤ１１ｂから溢れた電荷を電荷蓄積部Ｃ１４に転送するオーバーフローパスが形成されている。なお、以下、第４転送ゲート部Ｔ１２ｄのゲート電極の下部に形成されているオーバーフローパスを、単に第４転送ゲート部Ｔ１２ｄのオーバーフローパスと称する。

　リセットゲート部Ｔ１３は、電源電圧ＶＤＤを供給する電源（以下、電源のことをＶＤＤとも呼ぶ場合がある）と第２ＦＤ部ＦＤ１５ｂとの間に接続されている。リセットゲート部Ｔ１３のゲート電極には、駆動信号ＲＳＴが印加される。駆動信号ＲＳＴがアクティブ状態になると、リセットゲート部Ｔ１３が導通状態になる。これにより、例えば、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂのポテンシャルが結合した領域、又は、電荷蓄積部Ｃ１４、第１ＦＤ部ＦＤ１５ａ、及び、第２ＦＤ部ＦＤ１５ｂのポテンシャルが結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。

　電荷蓄積部Ｃ１４は、例えば、キャパシタからなり、電荷蓄積部Ｃ１４の対向電極は、電源ＶＤＤの間に接続されている。電荷蓄積部Ｃ１４は、第２光電変換部ＰＤ１１ｂから転送される電荷を蓄積する。

　第１ＦＤ部ＦＤ１５ａ及び第２ＦＤ部ＦＤ１５ｂは、第１または第２光電変換部ＰＤ１１ａ、ＰＤ１１ｂの電荷を電圧信号に電荷電圧変換して出力する。第１ＦＤ部ＦＤ１５ａおよび第２ＦＤ部ＦＤ１５ｂの電気的な結合または切断によって、画素ＰＸのＦＤ部全体の容量を切り替えることができる。画素ＰＸのＦＤ部の容量の切り替えによって、画素ＰＸは、複数の電荷電圧変換効率で画素信号を出力することがができる。

　増幅トランジスタＴ１６は、ゲート電極が第１ＦＤ部ＦＤ１５ａに接続され、ドレイン電極が電源ＶＤＤに接続されており、第１ＦＤ部ＦＤ１５ａに保持されている電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタＴ１６は、ソース電極が選択トランジスタＴ１７を介して垂直信号線１１０に接続されることにより、当該垂直信号線１１０の一端に接続される定電流源ＣＳ１８とソースフォロワ回路を構成する。

　選択トランジスタＴ１７は、増幅トランジスタＴ１６のソース電極と垂直信号線１１０との間に接続されている。選択トランジスタＴ１７のゲート電極には、駆動信号ＳＥＬが印加される。駆動信号ＳＥＬがアクティブ状態になると、選択トランジスタＴ１７が導通状態になり、単位画素ＰＸが選択状態となる。これにより、増幅トランジスタＴ１６から出力される画素信号が、選択トランジスタＴ１７を介して、垂直信号線１１０に出力される。

　なお、以下、各駆動信号がアクティブ状態になることを、各駆動信号がオンするともいい、各駆動信号が非アクティブ状態になることを、各駆動信号がオフするともいう。また、以下、各ゲート部又は各トランジスタが導通状態になることを、各ゲート部又は各トランジスタがオンするともいい、各ゲート部又は各トランジスタが非導通状態になることを、各ゲート部又は各トランジスタがオフするともいう。

（単位画素ＰＸの動作）

（単位画素ＰＸの露光開始時の動作例）
　まず、図４のタイミングチャートを参照して、単位画素ＰＸの露光開始時の動作例について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、所定の走査順で行われる。なお、図４には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＲＳＴ、ＦＤＧ、ＴＧＬ、ＴＧＳ、ＦＣＧのタイミングチャートが示されている。

　まず、時刻ｔ１において、水平同期信号ＸＨＳが入力され、単位画素ＰＸの露光処理が開始する。

　次に、時刻ｔ２において、駆動信号ＲＳＴ、ＦＤＧがオンし、リセットゲート部Ｔ１３、第３転送ゲート部Ｔ１２ｃがオンする。これにより、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂのポテンシャルが結合され、結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。

　次に、時刻ｔ３において、駆動信号ＴＧＬがオンし、第１転送ゲート部Ｔ１２ａがオンする。これにより、第１光電変換部ＰＤ１１ａに蓄積されている電荷が、第１転送ゲート部Ｔ１２ａを介して、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂのポテンシャルが結合した領域に転送され、第１光電変換部ＰＤ１１ａがリセットされる。

　次に、時刻ｔ４において、駆動信号ＴＧＬがオフし、第１転送ゲート部Ｔ１２ａがオフする。これにより、第１光電変換部ＰＤ１１ａへの電荷の蓄積が開始され、露光期間が開始する。

　次に、時刻ｔ５において、駆動信号ＴＧＳ、ＦＣＧがオンし、第４転送ゲート部Ｔ１２ｄ、第２転送ゲート部Ｔ１２ｂがオンする。これにより、電荷蓄積部Ｃ１４、第１ＦＤ部ＦＤ１５ａ、及び、第２ＦＤ部ＦＤ１５ｂのポテンシャルが結合する。また、第２光電変換部ＰＤ１１ｂに蓄積されている電荷が、第４転送ゲート部Ｔ１２ｄを介して結合した領域に転送され、第２光電変換部ＰＤ１１ｂ及び電荷蓄積部Ｃ１４がリセットされる。

　次に、時刻ｔ６において、駆動信号ＴＧＳがオフし、第４転送ゲート部Ｔ１２ｄがオフする。これにより、第２光電変換部ＰＤ１１ｂへの電荷の蓄積が開始される。

　次に、時刻ｔ７において、駆動信号ＦＣＧがオフし、第２転送ゲート部Ｔ１２ｂがオフする。これにより、電荷蓄積部Ｃ１４が、第２光電変換部ＰＤ１１ｂから溢れ、第４転送ゲート部Ｔ１２ｄのオーバーフローパスを介して転送されてくる電荷の蓄積を開始する。

　次に、時刻ｔ８において、駆動信号ＲＳＴ、ＦＤＧがオフし、リセットゲート部Ｔ１３、第３転送ゲート部Ｔ１２ｃがオフする。

　そして、時刻ｔ９において、水平同期信号ＸＨＳが入力される。

（単位画素ＰＸの読み出し時の動作例）
　次に、図５のタイミングチャートを参照して、単位画素ＰＸの画素信号の読み出し時の動作例について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、図４の処理が行われてから所定の時間後に所定の走査順で行われる。なお、図５には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＲＳＴ、ＦＤＧ、ＴＧＬ、ＴＧＳ、ＦＣＧのタイミングチャートが示されている。

　まず、時刻ｔ２１において、水平同期信号ＸＨＳが入力され、単位画素ＰＸの読み出し期間が開始する。

　次に、時刻ｔ２２において、駆動信号ＳＥＬ、ＲＳＴ、ＦＤＧがオンし、選択トランジスタＴ１７、リセットゲート部Ｔ１３、第３転送ゲート部Ｔ１２ｃがオンする。これにより、単位画素ＰＸが選択状態になる。また、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂのポテンシャルが結合され、結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。

　次に、時刻ｔ２３において、駆動信号ＲＳＴがオフし、リセットゲート部Ｔ１３がオフする。

　次に、時刻ｔ２３と時刻ｔ２４の間の時刻ｔａにおいて、結合された第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂの電位に基づく信号ＮＨ２が、増幅トランジスタＴ１６及び選択トランジスタＴ１７を介して垂直信号線１１０に出力される。信号ＮＨ２は、図３の第１光電変換部ＰＤ１１ａ、ＦＤ部ＦＤ１５ａおよびＦＤ１５ｂのリセット状態を、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂの結合領域を用いて検出した信号となる。

　なお、以下、信号ＮＨ２のことを、高感度リセット信号ＮＨ２とも称する。

　次に、時刻ｔ２４において、駆動信号ＦＤＧがオフし、第３転送ゲート部Ｔ１２ｃがオフする。これにより、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂのポテンシャルの結合が解消される。

　次に、時刻ｔ２４と時刻ｔ２５の間の時刻ｔｂにおいて、第１ＦＤ部ＦＤ１５ａの電位に基づく信号ＮＨ１が、増幅トランジスタＴ１６及び選択トランジスタＴ１７を介して垂直信号線１１０に出力される。信号ＮＨ１は、図３の第１光電変換部ＰＤ１１ａおよび第１ＦＤ部ＦＤ１５ａのリセット状態を、第１ＦＤ部ＦＤ１５ａを用いて検出した信号となる。

　なお、以下、信号ＮＨ１のことを、高感度リセット信号ＮＨ１とも称する。

　次に、時刻ｔ２５において、駆動信号ＴＧＬがオンし、第１転送ゲート部Ｔ１２ａがオンする。これにより、露光期間中に第１光電変換部ＰＤ１１ａで生成され、蓄積された電荷が、第１転送ゲート部Ｔ１２ａを介して第１ＦＤ部ＦＤ１５ａに転送される。

　この時刻ｔ２５において、画素信号の読み出しが開始され、露光期間が終了する。

　次に、時刻ｔ２６において、駆動信号ＴＧＬがオフし、第１転送ゲート部Ｔ１２ａがオフする。これにより、第１光電変換部ＰＤ１１ａから第１ＦＤ部ＦＤ１５ａへの電荷の転送が停止する。

　次に、時刻ｔ２６と時刻ｔ２７の間の時刻ｔｃにおいて、第１ＦＤ部ＦＤ１５ａの電位に基づく信号ＳＨ１が、増幅トランジスタＴ１６及び選択トランジスタＴ１７を介して垂直信号線１１０に出力される。信号ＳＨ１は、露光期間中に第１光電変換部ＰＤ１１ａで生成された電荷を第１ＦＤ部ＦＤ１５ａに蓄積し、そのときの第１ＦＤ部ＦＤ１５ａの電位に基づく信号である。

　なお、以下、信号ＳＨ１のことを、高感度データ信号ＳＨ１とも称する。

　次に、時刻ｔ２７において、駆動信号ＦＤＧ、ＴＧＬがオンし、第３転送ゲート部Ｔ１２ｃ、第１転送ゲート部Ｔ１２ａがオンする。これにより、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂのポテンシャルが結合し、時刻ｔ２５から時刻ｔ２６の間に転送しきれずに第１光電変換部ＰＤ１１ａに残っている電荷が、第１転送ゲート部Ｔ１２ａを介して、結合した領域に転送される。なお、高感度データ信号ＳＨ１の読み出し時には、取り扱う電荷量に対して電荷電圧変換する容量が小さいため、第１光電変換部ＰＤ１１ａに電荷が残っていても問題にはならない。第１光電変換部ＰＤ１１ａに残った電荷は、高感度データ信号ＳＨ２の読み出し時に電荷転送できればよく、第１光電変換部ＰＤ１１ａの電荷を毀損することはない。

　次に、時刻ｔ２８において、駆動信号ＴＧＬがオフし、第１転送ゲート部Ｔ１２ａがオフする。これにより、第１光電変換部ＰＤ１１ａから第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂのポテンシャルが結合した領域への電荷の転送が停止する。

　次に、時刻ｔ２８と時刻ｔ２９の間の時刻ｔｄにおいて、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂのポテンシャルを結合した領域の電位に基づく信号ＳＨ２が、増幅トランジスタＴ１６及び選択トランジスタＴ１７を介して垂直信号線１１０に出力される。信号ＳＨ２は、露光期間中に第１光電変換部ＰＤ１１ａで生成された電荷を第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂの結合領域に蓄積し、そのときの第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂの結合領域の電位に基づく信号である。従って、信号ＳＨ２の読み出し時に電荷電圧変換する容量は、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂを合わせた容量となり、時刻ｔｃにおける高感度データ信号ＳＨ１の読み出し時より大きくなる。

　なお、以下、信号ＳＨ２のことを、高感度データ信号ＳＨ２とも称する。

　次に、時刻ｔ２９において、駆動信号ＲＳＴがオンし、リセットゲート部Ｔ１３がオンする。これにより、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂのポテンシャルを結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。

　次に、時刻ｔ３０において、駆動信号ＳＥＬがオフし、選択トランジスタＴ１７がオフする。これにより、単位画素ＰＸが非選択状態になる。

　次に、時刻ｔ３１において、駆動信号ＲＳＴがオフし、リセットゲート部Ｔ１３がオフする。

　次に、時刻ｔ３２において、駆動信号ＳＥＬ、ＴＧＳ、ＦＣＧがオンし、選択トランジスタＴ１７、第４転送ゲート部Ｔ１２ｄ、第２転送ゲート部Ｔ１２ｂがオンする。これにより、単位画素ＰＸが選択状態になる。また、電荷蓄積部Ｃ１４、第１ＦＤ部ＦＤ１５ａ、及び、第２ＦＤ部ＦＤ１５ｂのポテンシャルが結合するとともに、第２光電変換部ＰＤ１１ｂに蓄積されている電荷が、結合した領域に転送される。これにより、露光期間中に第２光電変換部ＰＤ１１ｂ及び電荷蓄積部Ｃ１４に蓄積された電荷が、結合した領域に蓄積される。

　次に、時刻ｔ３３において、駆動信号ＴＧＳがオフし、第４転送ゲート部Ｔ１２ｄがオフする。これにより、第２光電変換部ＰＤ１１ｂからの電荷の転送が停止する。

　次に、時刻ｔ３３と時刻ｔ３４の間の時刻ｔｅにおいて、電荷蓄積部Ｃ１４、第１ＦＤ部ＦＤ１５ａ、及び、第２ＦＤ部ＦＤ１５ｂの結合領域の電位に基づく信号ＳＬが、増幅トランジスタＴ１６及び選択トランジスタＴ１７を介して垂直信号線１１０に出力される。信号ＳＬは、第２光電変換部ＰＤ１１ｂで生成され第２光電変換部ＰＤ１１ｂ及び電荷蓄積部Ｃ１４に蓄積された電荷を、電荷蓄積部Ｃ１４、第１ＦＤ部ＦＤ１５ａ、及び、第２ＦＤ部ＦＤ１５ｂの結合領域に蓄積したときの該結合領域の電位に基づく信号である。従って、信号ＳＬの読み出し時に電荷電圧変換する容量は、電荷蓄積部Ｃ１４、第１ＦＤ部ＦＤ１５ａ、及び、第２ＦＤ部ＦＤ１５ｂを合わせた容量となる。この容量は、時刻ｔｃにおける高感度データ信号ＳＨ１の読み出し時、及び、時刻ｔｄにおける高感度データ信号ＳＨ２の読み出し時より大きくなる。

　なお、以下、信号ＳＬのことを、低感度データ信号ＳＬとも称する。

　次に、時刻ｔ３４において、駆動信号ＲＳＴがオンし、リセットゲート部Ｔ１３がオンする。これにより、電荷蓄積部Ｃ１４、第１ＦＤ部ＦＤ１５ａ、及び、第２ＦＤ部ＦＤ１５ｂの結合領域がリセットされる。

　次に、時刻ｔ３５において、駆動信号ＳＥＬ、ＦＣＧがオフし、選択トランジスタＴ１７、第２転送ゲート部Ｔ１２ｂがオフする。これにより、単位画素ＰＸが非選択状態になる。また、電荷蓄積部Ｃ１４のポテンシャルが、第１ＦＤ部ＦＤ１５ａ及び第２ＦＤ部ＦＤ１５ｂのポテンシャルから切り離される。

　次に、時刻ｔ３６において、駆動信号ＲＳＴがオフし、リセットゲート部Ｔ１３がオフする。

　次に、時刻ｔ３７において、駆動信号ＳＥＬ、ＦＣＧがオンし、選択トランジスタＴ１７、第２転送ゲート部Ｔ１２ｂがオンする。これにより、単位画素ＰＸが選択状態になる。また、電荷蓄積部Ｃ１４のポテンシャルが、第１ＦＤ部ＦＤ１５ａ及び第２ＦＤ部ＦＤ１５ｂのポテンシャルと結合する。

　次に、時刻ｔ３７と時刻ｔ３８の間の時刻ｔｆにおいて、電荷蓄積部Ｃ１４、第１ＦＤ部ＦＤ１５ａ、及び、第２ＦＤ部ＦＤ１５ｂの結合領域の電位に基づく信号ＮＬが、増幅トランジスタＴ１６及び選択トランジスタＴ１７を介して垂直信号線１１０に出力される。この信号ＮＬは、電荷蓄積部Ｃ１４、第１ＦＤ部ＦＤ１５ａ、及び、第２ＦＤ部ＦＤ１５ｂの結合領域のリセット状態の電位に基づく信号となる。

　なお、以下、信号ＮＬのことを、低感度リセット信号ＮＬとも称する。

　次に、時刻ｔ３８において、駆動信号ＳＥＬ、ＦＤＧ、ＦＣＧがオフし、選択トランジスタＴ１７、第３転送ゲート部Ｔ１２ｃ、第２転送ゲート部Ｔ１２ｂがオフする。これにより、単位画素ＰＸが非選択状態になる。また、電荷蓄積部Ｃ１４、第１ＦＤ部ＦＤ１５ａ、及び、第２ＦＤ部ＦＤ１５ｂのポテンシャルの結合が解消される。

　次に、時刻ｔ３９において、水平同期信号ＸＨＳが入力され、単位画素ＰＸの画素信号の読み出し期間が終了する。

　ＡＤＣ群１０５は、このようなハイダイナミックレンジ（ＨＤＲ）を有する画素ＰＸからの画素信号をＡＤ変換する。この場合、ＡＤＣ群１０５は、１つの画素信号を読み出す際に、高感度リセット信号ＮＨ２、高感度リセット信号ＮＨ１、ＮＬ、高感度データ信号ＳＨ１、ＳＨ２、低感度データ信号ＳＬおよび低感度リセット信号ＮＬを順番にＡＣ変換する。

　このような各画素においてＨＤＲを実現しようとすると、画素の変換効率（ＦＤ部の容量）または光電変換部の感度（光電変換部の面積）を変更するごとに、リセット信号とデータ信号とをＡＤ変換する必要がある。１回のＡＤ変換は、主に、ＦＤ部の電位を安定させるまでの期間（セトリング期間）と、画素信号をＡＤ変換する期間（変換期間）とを含む。よって、複数回のＡＤ変換を実行する場合、セトリング期間とＡＤ変換期間は、ＡＤ変換ごとに交互に繰り返される。従って、ＨＤＲの画素では、ＡＤＣ群１０５のＡＤ変換回数が増えて、読み出し時間が長くなり、フレームレートが低下する。

　そこで、本技術では、複数のＳＨ部１２５が画素部１０１とＡＤＣ群１０５との間に設けられており、複数の信号のセトリング期間とＡＤ変換期間とを同時並行して実行する。以下、ＳＨ部１２５のより詳細な構成および動作を説明する。

（ＳＨ部１２５の構成）
　図６は、第１実施形態による画素ＰＸ、ＳＨ部１２５およびコンパレータ１２１の構成例を示す回路図である。画素ＰＸは、上述の通りである。尚、図６では、画素部１０１のうち選択された１つの画素ＰＸを示している。また、ＳＨ部１２５およびコンパレータ１２１は、１カラムの垂直信号線１１０に対応した構成を示している。

　ＳＨ部１２５は、第１保持回路ＳＨＣ１と、第２保持回路ＳＨＣ２と、バイパス信号線ＢＰと、マルチプレクサＭＵＸとを備えている。ＳＨ部１２５の入力は、垂直信号線１１０を介して画素ＰＸに接続されており、その出力は、ＡＤＣ群１０５内のコンパレータ１２１の入力に接続されている。

（第１保持回路ＳＨＣ１の構成および機能）
　第１保持回路ＳＨＣ１は、画素部１０１とコンパレータ１２１との間に設けられ、画素信号をサンプリングし、保持するように構成されている。第１保持回路ＳＨＣ１は、キャパシタＣｐ１と、トランジスタＴｒ１と、スイッチＳｗ１～Ｓｗ３と、定電流源Ｃｓ１とを備えている。

　第１キャパシタとしてのキャパシタＣｐ１の一端は、スイッチＳｗ１を介して画素ＰＸに接続され、画素信号を蓄積することができる。キャパシタＣｐ１の他端は、トランジスタＴｒ１のゲートに接続されている。

　第１トランジスタとしてのトランジスタＴｒ１のゲート(ノードＮｇ１)はキャパシタＣｐ１の他端に接続されている。トランジスタＴｒ１のドレイン（ノードＮｓｈｃ１）は定電流源Ｃｓ１およびマルチプレクサＭＵＸに接続され、そのソースはグランド（基準電圧源）ＧＮＤに接続されている。定電流源Ｃｓ１は、電源ＶＤＤとノードＮｓｈｃ１との間に接続されトランジスタＴｒ１のドレインに定電流を流す。トランジスタＴｒ１はゲート（ノードＮｇ１）の電位に依存した電流をドレイン－ソース間に流す。これにより、トランジスタＴｒ１のドレイン（ノードＮｓｈｃ１）は、トランジスタＴｒ１のゲート(ノードＮｇ１)の電位に応じた電位となる。ノードＮｓｈｃ１はマルチプレクサＭＵＸに接続され、ノードＮｓｈｃ１の電圧は、第１保持回路ＳＨＣ１の出力信号ＯＵＴｓｈｃ１として出力される。

　スイッチＳｗ１は、キャパシタＣｐ１と画素ＰＸとの間に接続されている。スイッチＳｗ２は、トランジスタＴｒ１のドレイン（ノードＮｓｈｃ１）とキャパシタＣｐ１の一端との間に接続されている。スイッチＳｗ３は、トランジスタＴｒ１のドレイン（ノードＮｓｈｃ１）とキャパシタＣｐ１の他端との間に接続されている。

　第１保持回路ＳＨＣ１が画素ＰＸから画素信号をキャパシタＣｐ１にサンプリングするときに、スイッチＳｗ１、Ｓｗ３がオン（導通状態）になる。このとき、スイッチＳｗ２はオフ（非導通状態）となっている。これにより、画素信号は、キャパシタＣｐ１の一端に伝達され、それに伴い、トランジスタＴｒ１のゲートの反対側のキャパシタノードが画素信号に応じた電位に設定される。一方、キャパシタＣｐ１が画素信号を保持するときには、スイッチＳｗ１、Ｓｗ３がオフになり、スイッチＳｗ２がオンになる。これにより、キャパシタＣｐ１に蓄積された画素信号が保持される。このとき、トランジスタＴｒ１が画素信号に応じた導通状態（アナログ状態）となり、トランジスタＴｒ１のドレイン（ノードＮｓｈｃ１）が、画素信号に応じた電位に維持される。よって、第１保持回路ＳＨＣ１は、ノードＮｓｈｃ１から画素信号に応じた出力信号ＯＵＴｓｈｃ１をマルチプレクサＭＵＸへ出力する。

（第２保持回路ＳＨＣ２の構成および機能）
　第２保持回路ＳＨＣ２は、第１保持回路ＳＨＣ１と同様に、画素部１０１とコンパレータ１２１との間に設けられ、画素信号をサンプリングし、保持するように構成されている。第２保持回路ＳＨＣ２は、キャパシタＣｐ２と、トランジスタＴｒ２と、スイッチＳｗ４～Ｓｗ６と、定電流源Ｃｓ２とを備えている。第２保持回路ＳＨＣ２は、第１保持回路ＳＨＣ１と同じ画素ＰＸから互いに異なるタイミングで画素信号をサンプリングする。従って、第１および第２保持回路ＳＨＣ１、ＳＨＣ２は、同一画素ＰＸから感度または変換効率の異なる複数の画素信号をサンプリングし保持することができる。

　第２キャパシタとしてのキャパシタＣｐ２の一端は、スイッチＳｗ４を介して画素ＰＸに接続され、画素信号を蓄積することができる。キャパシタＣｐ２の他端は、トランジスタＴｒ２のゲートに接続されている。

　第２トランジスタとしてのトランジスタＴｒ２のゲート(ノードＮｇ２)はキャパシタＣｐ２の他端に接続されている。トランジスタＴｒ２のドレイン（ノードＮｓｈｃ２）は定電流源Ｃｓ２およびマルチプレクサＭＵＸに接続され、そのソースはグランド（基準電圧源）ＧＮＤに接続されている。定電流源Ｃｓ２は、電源ＶＤＤとノードＮｓｈｃ２との間に接続されトランジスタＴｒ２のドレインに定電流を流す。トランジスタＴｒ２はゲート（ノードＮｇ２）の電位に依存した電流をドレイン－ソース間に流す。これにより、トランジスタＴｒ２のドレイン（ノードＮｓｈｃ２）は、トランジスタＴｒ２のゲート(ノードＮｇ２)の電位に応じた電位となる。ノードＮｓｈｃ２はマルチプレクサＭＵＸに接続され、ノードＮｓｈｃ２の電圧は、第２保持回路ＳＨＣ２の出力信号ＯＵＴｓｈｃ２として出力される。

　スイッチＳｗ４は、キャパシタＣｐ２と画素ＰＸとの間に接続されている。スイッチＳｗ５は、トランジスタＴｒ２のドレイン（ノードＮｓｈｃ２）とキャパシタＣｐ２の一端との間に接続されている。スイッチＳｗ６は、トランジスタＴｒ２のドレイン（ノードＮｓｈｃ２）とキャパシタＣｐ２の他端との間に接続されている。

　第２保持回路ＳＨＣ２が画素ＰＸから画素信号をキャパシタＣｐ２にサンプリングするときに、スイッチＳｗ４、Ｓｗ６がオンになる。このとき、スイッチＳｗ５はオフとなっている。これにより、画素信号は、キャパシタＣｐ２の一端に伝達され、それに伴い、トランジスタＴｒ２のゲートの反対側のキャパシタノードが画素信号に応じた電位に設定される。一方、キャパシタＣｐ２が画素信号を保持するときには、スイッチＳｗ４、Ｓｗ６がオフになり、スイッチＳｗ５がオンになる。これにより、キャパシタＣｐ２に蓄積された画素信号が保持される。このとき、トランジスタＴｒ２のゲート(ノードＮｇ２)が画素信号に応じた導通状態（アナログ状態）となり、トランジスタＴｒ２のドレイン（ノードＮｓｈｃ２）が、画素信号に応じた電位に維持される。よって、第２保持回路ＳＨＣ２は、ノードＮｓｈｃ２から画素信号に応じた出力信号ＯＵＴｓｈｃ２をマルチプレクサＭＵＸへ出力する。

　このように、第１および第２保持回路ＳＨＣ１、ＳＨＣ２は、それぞれアクティブ素子として構成されている。これにより、第１および第２保持回路ＳＨＣ１、ＳＨＣ２は、グランドＧＮＤや電源ＶＤＤの電圧の変動に強く、かつ、トランジスタＴｒ１，Ｔｒ２の特性ばらつきをキャンセルすることができる。

（バイパス信号線ＢＰの構成および機能）
　バイパス信号線ＢＰは、画素ＰＸとＡＤＣ群１０５のコンパレータ１２１との間に設けられ、画素ＰＸからの画素信号を、マルチプレクサＭＵＸを介してそのまま伝達する。バイパス信号線ＢＰは、キャパシタ等で画素信号を保持せずに、マルチプレクサＭＵＸを介して出力信号ＯＵＴｂｐを直接出力する。よって、キャパシタＣｐ１、Ｃｐ２およびトランジスタＴｒ１、Ｔｒ２を起因とするノイズが画素信号に乗らない。つまり、バイパス信号線ＢＰは、保持回路ＳＨＣ１、ＳＨＣ２によって加わる信号劣化成分を許容できない場合に、例えば高変換効率で暗信号付近のノイズをできるだけ小さくしたい場合に利用することができる。

（マルチプレクサＭＵＸ）
　マルチプレクサＭＵＸは、第１および第２保持回路ＳＨＣ１、ＳＨＣ２、バイパス信号線ＢＰと、コンパレータ１２１との間に接続されている。選択回路としてのマルチプレクサＭＵＸは、第１保持回路ＳＨＣ１、第２保持回路ＳＨＣ２およびバイパス信号線ＢＰのいずれかをＡＤＣ群１０５のコンパレータ１２１に選択的に接続可能である。これにより、マルチプレクサＭＵＸは、第１保持回路ＳＨＣ１に保持された画素信号ＯＵＴｓｈｃ１、第２保持回路ＳＨＣ２に保持された画素信号ＯＵＴｓｈｃ２、または、バイパス信号線ＢＰを伝達する画素信号ＯＵＴｂｐをコンパレータ１２１へ選択的に伝達することができる。マルチプレクサＭＵＸは、選択信号ＳＥＬ２に基づいて、コンパレータ１２１に接続する保持回路ＳＨＣ１、ＳＨＣ２またはバイパス信号線ＢＰを選択する。選択信号ＳＥＬ２は、垂直走査回路１０３から受け取る。選択信号ＳＥＬ２は、画素ＰＸの制御信号ＴＧＬ、ＴＧＳ、ＦＤＧ、ＦＣＧ、ＳＥＬに応じて、保持回路ＳＨＣ１、ＳＨＣ２またはバイパス信号線ＢＰのいずれかを選択するように設定すればよい。マルチプレクサＭＵＸは、上記動作を実行可能な任意のスイッチ回路で構成されればよい。

（コンパレータ１２１の構成および機能）
　コンパレータ１２１は、入力比較回路１２１ａと、出力回路１２１ｂとを備える。

　入力比較回路１２１ａは、ｐ型トランジスタＴｐ１、Ｔｐ２と、ｎ型トランジスタＴｎ１～Ｔｎ３と、キャパシタＣｖｓｌ、Ｃｒｅｆと、ＡＺスイッチＳｗＡＺとを備えている。

　キャパシタＣｖｓｌ、Ｃｒｅｆの一端は、それぞれＳＨ部１２５の出力および参照信号線１１４に接続されている。キャパシタＣｖｓｌ、Ｃｒｅｆの他端は、トランジスタＴｐ１のゲートに共通に接続されている。

　トランジスタＴｎ１、Ｔｐ１、Ｔｎ２は、電源ＶＤＤとグランドＧＮＤとの間にこの順番で直列に接続されている。

　トランジスタＴｎ１のドレインは電源ＶＤＤに接続され、そのソースはトランジスタＴｐ１のソースに接続されている。トランジスタＴｎ１は、ＬＤＯ（Low　Dropout）リニアレギュレータとして機能する。

　トランジスタＴｐ１のゲートは、上述の通り、キャパシタＣｖｓｌ、Ｃｒｅｆの他端に共通に接続されている。トランジスタＴｐ１のソースは、トランジスタＴｎ１のソースに接続されており、トランジスタＴｐ１のドレインは、トランジスタＴｎ２のドレインおよびトランジスタＴｐ２のゲートに接続されている。トランジスタＴｐ１は、ＳＨ部１２５のマルチプレクサＭＵＸからの出力信号（ＯＵＴｂｐ、ＯＵＴｓｈｃ１、ＯＵＴｓｈｃ２のいずれか）とＤＡＣ１０４からの参照信号ＲＡＭＰとの加算信号が閾値電圧を超えるときに、導通状態から非導通状態となり、トランジスタＴｐ２のゲートの電圧レベルをハイレベルからロウレベルへ反転させる。即ち、トランジスタＴｐ１ａは、マルチプレクサＭＵＸからの出力信号のレベルを増幅して検出するアンプとして機能する。

　トランジスタＴｐ２のゲートは、トランジスタＴｐ１のドレインに接続されている。トランジスタＴｐ２のソースは、トランジスタＴｐ１のソースと共通にトランジスタＴｎ１のソースに接続されている。トランジスタＴｐ２のドレインは、トランジスタＴｎ２のドレインに接続されている。トランジスタＴｐ２は、トランジスタＴｐ１が導通状態から非導通状態となると、逆に非導通状態から導通状態になり、トランジスタＴｐ２のドレイン電圧をロウレベルからハイレベルに反転させる。

　トランジスタＴｎ２は、トランジスタＴｐ１のドレインとグランドＧＮＤとの間に接続されており、トランジスタＴｐ１に定電流を流すための定電流源として機能する。トランジスタＴｎ３は、トランジスタＴｐ２のドレインとグランドＧＮＤとの間に接続されており、トランジスタＴｐ２に定電流を流すための定電流源として機能する。

　ＡＺスイッチＳｗＡＺは、トランジスタＴｐ１のゲートとトランジスタＴｐ２のゲートとの間に接続されており、ＳＨ部１２５の出力信号の検出前にトランジスタＴｐ１のゲートとドレインとの間の電位を等しくしてオートゼロ動作を行う。

　出力回路１２１ｂは、ｐ型トランジスタＴｐ３、Ｔｐ４およびｎ型トランジスタＴｎ４、Ｔｎ５を備えている。トランジスタＴｐ３は、電源ＶＤＤとコンパレータ１２１の出力端子ＯＵＴ１２１との間に接続されている。トランジスタＴｎ５は、トランジスタＴｎ４のソースとグランドＧＮＤとの間に接続されている。トランジスタＴｐ３、Ｔｎ５のゲートは共通に接続されている。トランジスタＴｐ３，Ｔｎ５はカウント期間以外での出力ＯＵＴ１２１をハイレベルに固定する役割を持つ。トランジスタＴｐ４、Ｔｎ４は、電源ＶＤＤとトランジスタＴｎ５のドレインとの間に直列に接続されている。トランジスタＴｐ４とトランジスタＴｎ４との間のノードが出力端子ＯＵＴ１２１となっている。トランジスタＴｐ４、Ｔｎ４のゲートは、入力比較回路１２１ａの出力（トランジスタＴｐ２のドレイン）に共通に接続されている。トランジスタＴｐ４，Ｔｎ４は、インバータ回路として機能する。

　トランジスタＴｐ２のドレイン電圧がロウレベルからハイレベルに反転すると、コンパレータ１２１の出力端子ＯＵＴ１２１は、トランジスタＴｐ４、Ｔｎ４によって逆にハイレベルからロウレベルへ反転する。出力端子ＯＵＴ１２１の電圧レベルの反転は、カウンタ１２２の動作を停止するために用いられる。これにより、ＡＤ変換が可能となる。

（負性容量回路３１０の構成）
　負性容量回路３１０は、ｎ型トランジスタＴｎ６～Ｔｎ８と、キャパシタＣ３１０と、定電流源Ｃｓ３１０とを備えている。トランジスタＴｎ８のゲートは、垂直信号線１１０に接続されている。トランジスタＴｎ８のドレインは、電源ＶＤＤに接続され、そのソースは定電流源Ｃｓ３１０に接続されている。これにより、トランジスタＴｎ８と定電流源Ｃｓ３１０はソースフォロワとして機能し、そのゲインは「１」よりも小さい。

　キャパシタＣ３１０の一端は、トランジスタＴｎ６を介してトランジスタＴｎ８のゲートに接続されている。キャパシタＣ３１０の他端は、トランジスタＴｎ８のソースに接続される。これにより、トランジスタＴｎ６のソースには垂直信号線１１０をトランジスタＴｎ６のゲインで割った同極性信号が見えることになり、トランジスタＴｎ８のソース側には垂直信号線１１０の変動分にソースフォロワのゲインを掛けた信号が見えることになる。これにより、キャパシタＣ３１０の両端にはトランジスタＴｎ６のソース側に対して相対的に大きな同極性ゲインがトランジスタＴｎ８のソース側に印加されているように見える。その結果、３１０は、負性容量回路として動作する。

　トランジスタＴｎ７は、キャパシタＣ３１０の一端とグランドＧＮＤとの間に接続されている。トランジスタＴｎ６は、キャパシタＣ３１０の一端と垂直信号線１１０との間に接続されている。トランジスタＴｎ７は、垂直信号線１１０の定電流源として機能する。

　垂直信号線１１０には、寄生容量が発生する。垂直信号線１１０の寄生容量に＋Ｖｓの電圧が印加されるものとする。

　この場合、負性容量回路３１０において、ソースフォロワとして機能するトランジスタＴｎ８と定電流源Ｃｓ３１０のゲインを「０．９」として、トランジスタＴｎ６のソースからドレインへのゲインを「１０」すると、キャパシタＣ３１０の垂直信号線１１０側の端子には０．１×Ｖｓが印加され、その逆側の端子には０．９×Ｖｓが印加される。このため、垂直信号線１１０と逆側の電位（０．９×Ｖｓ）を基準とすると、キャパシタＣ３１０には、－０．８×Ｖｓの電圧が印加される。これにより、垂直信号線１１０の寄生容量に＋Ｖｓが印加され、キャパシタＣ３１０に－０．８×Ｖｓが印加されるため、垂直信号線１１０の配線容量は、負性容量回路３１０が無い場合と比較して低下する。

　なお、本開示では、ソースフォロワとして機能するトランジスタＴｎ８と定電流源Ｃｓ３１０を用いているが、垂直信号線１１０の寄生容量の影響を十分に低減できれば、非反転増幅できるその他の構成を用いても良い。

（ＳＨ部１２５の動作）
　図７は、ＡＤ変換動作におけるＳＨ部１２５の動作例を示すタイミング図である。図７では、図５の画素ＰＸの読出し動作に対応したＳＨ部１２５の動作を示している。尚、図７の上段には、読み出される信号（ＮＨ２、ＮＨ１、ＳＨ１、ＳＨ２、ＳＬ、ＮＬ）に対応する垂直信号線１１０の電圧ＶＳＬおよび参照信号ＲＡＭＰが示されている。図７のＳＨＣ１、ＳＨＣ２は、それぞれ第１および第２保持回路ＳＨＣ１、ＳＨＣ２の状態を示す。

　選択信号ＳＥＬ＿ＢＰ、ＳＥＬ＿ＳＨＣ１、ＳＥＬ＿ＳＨＣ２は、選択信号ＳＥＬ２としてマルチプレクサＭＵＸに入力される信号である。選択信号ＳＥＬ＿ＢＰ、ＳＥＬ＿ＳＨＣ１、ＳＥＬ＿ＳＨＣ２は、バイパス信号線ＢＰ、第１および第２保持回路ＳＨＣ１、ＳＨＣ２のいずれかを選択するための制御信号であり、複数が同時に活性化される（立ち上がる）ことはない。

　選択信号ＳＥＬ＿ＢＰは、バイパス信号線ＢＰを選択する信号である。選択信号ＳＥＬ＿ＢＰが立ち上がることによって、マルチプレクサＭＵＸはバイパス信号線ＢＰに伝達されている画素信号をコンパレータ１２１へ出力する。選択信号ＳＥＬ＿ＳＨＣ１は、第１保持回路ＳＨＣ１を選択する信号である。選択信号ＳＥＬ＿ＳＨＣ１が立ち上がることによって、マルチプレクサＭＵＸは第１保持回路ＳＨＣ１に伝達されている画素信号をコンパレータ１２１へ出力する。選択信号ＳＥＬ＿ＳＨＣ２が立ち上がることによって、マルチプレクサＭＵＸは第２保持回路ＳＨＣ２に伝達されている画素信号をコンパレータ１２１へ出力する。

　画素ＰＸ、ＳＨ部１２５およびコンパレータ１２１は、画素信号として、高感度リセット信号ＮＨ２、高感度リセット信号ＮＨ１、高感度データ信号ＳＨ１、高感度データ信号ＳＨ２、低感度データ信号ＳＬ、低感度リセット信号ＮＬの順に読出す。

　まず、時刻ｔ２１において、水平同期信号ＸＨＳが入力され、単位画素ＰＸの読出し期間が開始する。このとき、図５を参照して説明した通り、結合した第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂの電位に基づく高感度リセット信号ＮＨ２が画素ＰＸから読み出される。

　ｔ２１～ｔ２４において、第１保持回路ＳＨＣ１のスイッチＳｗ１、Ｓｗ３がオンになり、スイッチＳｗ２がオフになる。これにより、第１保持回路ＳＨＣ１は、高感度リセット信号ＮＨ２をサンプリングする。このとき、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂの電位が安定するまで、第１保持回路ＳＨＣ１はサンプリングの状態を維持する。以下、画素トランジスタを動作させてからＦＤの電位が安定するまでの期間をセトリング期間ともいう。

　尚、ｔ２１において、以前の読出し期間における第２保持回路ＳＨＣ２からの画素信号がマルチプレクサＭＵＸから出力され、ＡＤ変換されている。従って、ｔ２１～ｔ２４において、選択信号ＳＥＬ＿ＳＨＣ２がハイレベルに立ち上がっている。

　次に、時刻ｔ２４において、図３の第３転送ゲート部Ｔ１２ｃがオフになり、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂとが電気的に切断される。第１ＦＤ部ＦＤ１５ａの電位に基づく高感度リセット信号ＮＨ１が画素ＰＸから読み出される。

　このとき、選択信号ＳＥＬ＿ＳＨＣ２は立ち下り、選択信号ＳＥＬ＿ＢＰが立ち上がる。これにより、ｔ２４～ｔ２５において、バイパス信号線ＢＰがコンパレータ１２１に選択的に接続される。高感度リセット信号ＮＨ１が、バイパス信号線ＢＰを介してコンパレータ１２１へ伝達される。高感度リセット信号ＮＨ１は、ＡＤＣ群１０５においてＡＤ変換される。

　一方、第１保持回路ＳＨＣ１のスイッチＳｗ１、Ｓｗ３がオフになり、スイッチＳｗ２がオンになる。これにより、第１保持回路ＳＨＣ１は、サンプリングした高感度リセット信号ＮＨ２を保持する。

　次に、時刻ｔ２５において、露光期間中に第１光電変換部ＰＤ１１ａで生成され蓄積された電荷が第１ＦＤ部ＦＤ１５ａに転送される。高感度データ信号ＳＨ１は、第１光電変換部ＰＤ１１ａで生成された電荷が蓄積された状態における第１ＦＤ部ＦＤ１５ａの電位に基づく画素信号となる。第１ＦＤ部ＦＤ１５ａの電位に基づく高感度データ信号ＳＨ１が画素ＰＸから読み出される。よって、図７に示すように、垂直信号線１１０の電圧ＶＳＬは、入射光の光量に応じた電圧となる。

　このとき、ｔ２５～ｔ２７においても、バイパス信号線ＢＰがコンパレータ１２１に選択的に接続されている。高感度データ信号ＳＨ１が、バイパス信号線ＢＰを介してコンパレータ１２１へ伝達される。高感度データ信号ＳＨ１は、ＡＤＣ群１０５においてＡＤ変換される。尚、第１保持回路ＳＨＣ１は、高感度リセット信号ＮＨ２を保持したままである。

　次に、時刻ｔ２７において、図３の第３転送ゲートＴ１２ｃが再度オンになり、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂとが接続される。これにより、露光期間中に第１光電変換部ＰＤ１１ａで生成され蓄積された電荷が第１ＦＤ部ＦＤ１５ａおよび第２ＦＤ部ＦＤ１５ｂの結合容量に蓄積されることになる。よって、高感度データ信号ＳＨ２は、第１光電変換部ＰＤ１１ａで生成された電荷を第１ＦＤ部ＦＤ１５ａおよび第２ＦＤ部ＦＤ１５ｂの結合容量に蓄積したときの該結合容量の電位に基づく画素信号となる。即ち、高感度データ信号ＳＨ２が画素ＰＸから読み出される。

　このとき、第２保持回路ＳＨＣ２のスイッチＳｗ４、Ｓｗ６がオンになり、スイッチＳｗ５がオフになる。これにより、第２保持回路ＳＨＣ２は、高感度データ信号ＳＨ２をサンプリングする。このとき、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂの電位が安定するまでのセトリング期間の間、第２保持回路ＳＨＣ２はサンプリングの状態を維持する。

　一方、ｔ２７において、選択信号ＳＥＬ＿ＢＰは立ち下り、選択信号ＳＥＬ＿ＳＨＣ１が立ち上がる。これにより、マルチプレクサＭＵＸは、バイパス信号線ＢＰをコンパレータ１２１から切断し、第１保持回路ＳＨＣ１をコンパレータ１２１に選択的に接続する。第１保持回路ＳＨＣ１がコンパレータ１２１に接続されることにより、第１保持回路ＳＨＣ１に保持されている高感度リセット信号ＮＨ２が、マルチプレクサＭＵＸを介してコンパレータ１２１へ伝達される。これにより、高感度リセット信号ＮＨ２は、ＡＤＣ群１０５においてＡＤ変換される。

　次に、図５のｔ２９を参照して説明したように、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂの電位が電源電圧ＶＤＤにリセットされる。

　次に、時刻ｔ３２において、図３の第３転送ゲート部Ｔ１２ｃはオンのまま、第４転送ゲート部Ｔ１２ｄ、第２転送ゲート部Ｔ１２ｂがさらにオンになる。これにより、露光期間中に第２光電変換部ＰＤ１１ｂで生成された電荷が、電荷蓄積部Ｃ１４、第１ＦＤ部ＦＤ１５ａおよび第２ＦＤ部ＦＤ１５ｂの結合容量に蓄積される。よって、低感度データ信号ＳＬは、第２光電変換部ＰＤ１１ｂで生成された電荷を電荷蓄積部Ｃ１４、第１ＦＤ部ＦＤ１５ａおよび第２ＦＤ部ＦＤ１５ｂの結合容量に蓄積したときに該結合容量の電位に基づく画素信号となる。即ち、低感度データ信号ＳＬが画素ＰＸから読み出される。

　このとき、第１保持回路ＳＨＣ１のスイッチＳｗ１、Ｓｗ３がオンになり、スイッチＳｗ２がオフになる。これにより、第１保持回路ＳＨＣ１は、低感度データ信号ＳＬをサンプリングする。また、電荷蓄積部Ｃ１４、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂの電位が安定するまでのセトリング期間の間（ｔ３２～ｔ３７）、第１保持回路ＳＨＣ１はサンプリングの状態を維持する。

　一方、第２保持回路ＳＨＣ２のスイッチＳｗ４、Ｓｗ６がオフになり、スイッチＳｗ５がオンになる。これにより、第２保持回路ＳＨＣ２は、ｔ２７～ｔ３２でサンプリングした高感度データ信号ＳＨ２をｔ３２～ｔ３７において保持する。

　さらに、ｔ３２において、選択信号ＳＥＬ＿ＳＨＣ１は立ち下り、選択信号ＳＥＬ＿ＳＨＣ２が立ち上がる。これにより、マルチプレクサＭＵＸは、第１保持回路ＳＨ１をコンパレータ１２１から切断し、第２保持回路ＳＨＣ２をコンパレータ１２１に選択的に接続する。第２保持回路ＳＨＣ２がコンパレータ１２１に接続されることにより、第２保持回路ＳＨＣ２に保持されている高感度データ信号ＳＨ２が、マルチプレクサＭＵＸを介してコンパレータ１２１へ伝達される。これにより、高感度データ信号ＳＨ２は、ＡＤＣ群１０５においてＡＤ変換される。

　次に、図５のｔ３４を参照して説明したように、電荷蓄積部Ｃ１４、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂの電位が電源電圧ＶＤＤにリセットされる。

　次に、時刻ｔ３７において、図３の第３転送ゲート部Ｔ１２ｃはオン、第４転送ゲート部Ｔ１２ｄはオフのまま、第２転送ゲート部Ｔ１２ｂがオンになる。これにより、電荷蓄積部Ｃ１４、第１ＦＤ部ＦＤ１５ａおよび第２ＦＤ部ＦＤ１５ｂの結合容量のリセット状態の電位に基づく低感度リセット信号ＮＬが画素ＰＸから読み出される。

　このとき、第２保持回路ＳＨＣ２のスイッチＳｗ４、Ｓｗ６がオンになり、スイッチＳｗ５がオフになる。これにより、第２保持回路ＳＨＣ２は、低感度リセット信号ＮＬをサンプリングする。

　一方、第１保持回路ＳＨＣ１のスイッチＳｗ１、Ｓｗ３がオフになり、スイッチＳｗ２がオンになる。これにより、第１保持回路ＳＨＣ１は、ｔ３２～ｔ３７でサンプリングした低感度データ信号ＳＬをｔ３７～ｔ３９において保持する。

　ｔ３７において、選択信号ＳＥＬ＿ＳＨＣ２は立ち下り、選択信号ＳＥＬ＿ＳＨＣ１が立ち上がる。これにより、マルチプレクサＭＵＸは、第２保持回路ＳＨ２をコンパレータ１２１から切断し、第１保持回路ＳＨＣ１をコンパレータ１２１に選択的に接続する。第１保持回路ＳＨＣ１がコンパレータ１２１に接続されることにより、第１保持回路ＳＨＣ１に保持されている低感度データ信号ＳＬが、マルチプレクサＭＵＸを介してコンパレータ１２１へ伝達される。これにより、低感度データ信号ＳＬは、ＡＤＣ群１０５においてＡＤ変換される。

　次に、図５のｔ３９を参照して説明したように、電荷蓄積部Ｃ１４、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂの電位が電源電圧ＶＤＤにリセットされる。

　時刻ｔ３９において、水平同期信号ＸＨＳが入力され、単位画素ＰＸの画素信号の読み出し期間が終了する。

　尚、ｔ３７～ｔ３９において、第２保持回路ＳＨＣ２がサンプリングした低感度リセット信号ＮＬは、次の単位画素の読み出し期間においてＡＤ変換される。例えば、図７のｔ２１～ｔ２４に示す破線枠が次の単位画素の読み出し期間とすると、次の単位画素の読み出し期間において、第２保持回路ＳＨＣ２のスイッチＳｗ４、Ｓｗ６がオフになり、スイッチＳｗ５がオンになる。これにより、第２保持回路ＳＨＣ２は、直前にサンプリングした低感度リセット信号ＮＬを保持する。このとき、第２保持回路ＳＨＣ２がコンパレータ１２１に接続され、第２保持回路ＳＨＣ２に保持されている低感度リセット信号ＮＬがマルチプレクサＭＵＸを介してコンパレータ１２１へ伝達される。これにより、低感度リセット信号ＮＬは、ＡＤＣ群１０５においてＡＤ変換される。

　その後、同様のサイクル（１水平期間）を繰り返すことによって、ＡＤＣ群１０５は、画素部１０１からの画素信号をＡＤ変換することができる。

　以上のように、本開示による固体撮像装置１００は、画素部１０１とＡＤＣ群１０５との間にＳＨ部１２５を備えている。ＳＨ部１２５は、バイパス信号線ＢＰと、第１保持回路ＳＨＣ１と、第２保持回路ＳＨＣ２と、マルチプレクサＭＵＸとを備える。マルチプレクサＭＵＸは、バイパス信号線ＢＰ、第１保持回路ＳＨＣ１および第２保持回路ＳＨＣ２から出力される画素信号のいずれかを選択的にＡＤＣ群１０５に出力する。

　図７に示すように、マルチプレクサＭＵＸが第１保持回路ＳＨＣ１で保持された第１画素信号をＡＤＣ群１０５へ出力している期間に、その裏で、第２保持回路ＳＨＣ２は、他の第２画素信号をサンプリングし、第２画素信号をセトリングさせる。逆に、マルチプレクサＭＵＸが第２保持回路ＳＨＣ２で保持された第２画素信号をＡＤＣ群１０５へ出力している期間に、その裏で、第１保持回路ＳＨＣ１は、他の第１画素信号をサンプリングし、第１画素信号をセトリングさせる。このように、第１および第２保持回路ＳＨＣ１、ＳＨＣ２が画素信号のサンプリング（およびセトリング）と保持（および出力）とを交互に繰り返す。これにより、第１および第２保持回路ＳＨＣ１、ＳＨＣ２の一方が画素信号を保持（および出力）している期間に併行して他の画素信号をサンプリング（およびセトリング）することができる。

　もし、ＳＨ部１２５が設けられていない場合、複数の画素信号は、順番に直列的に処理される。例えば、第１画素信号は、セトリング期間の経過後、ＡＤ変更される。第１画素信号のＡＤ変換後、次の第２画素信号も、セトリング期間の経過後、ＡＤ変更される。第２画素信号のＡＤ変換後、次の第３画素信号も、セトリング期間の経過後、ＡＤ変更される。このように、複数の画素信号は、セトリング期間とＡＤ変換期間とを順番に直列的に繰り返してＡＤ変換される。このため、１つの画素ＰＸからの複数の画素信号をＡＤ変換するのに、長い時間がかかってしまう。特に、セトリング期間は、ＡＤ変換期間よりも長い場合が多いため、各画素ＰＸにおいて複数の画素信号をＡＤ変換する場合には、フレームレートが長期化してしまう。

　これに対し、本開示では、第１および第２保持回路ＳＨＣ１、ＳＨＣ２の一方が画素信号を保持（および出力）している期間の裏で、他方が併行して他の画素信号をサンプリング（およびセトリング）することができる。これにより、複数の画素信号のＡＤ変換処理を同時並行して実行することができ、フレームレートを短縮することができる。

　また、本開示では、第１および第２保持回路ＳＨＣ１、ＳＨＣ２の他に、バイパス信号線ＢＰが設けられている。これにより、第１および第２保持回路ＳＨＣ１、ＳＨＣ２のノイズが画素信号に混入すると好ましくない場合には、マルチプレクサＭＵＸは、バイパス信号線ＢＰを選択し、バイパス信号線ＢＰを介して画素信号をＡＤＣ群１０５へ直接伝達すればよい。これにより、固体撮像装置１００は、第１および第２保持回路ＳＨＣ１、ＳＨＣ２のノイズの影響を受けることなく、ノイズに敏感で、高変換効率が用いられる場合のリセット信号およびデータ信号をそれぞれＡＤ変換することができる。

　尚、フレームレートを短縮するためには、ＳＨ部１２５は、第１および第２保持回路ＳＨＣ１、ＳＨＣ２を備えればよく、バイパス信号線ＢＰは必須ではない。しかし、ノイズ抑制効果を得るために、バイパス信号線ＢＰは設けられていることが好ましい。

　また、本開示では、垂直信号線１１０に負性容量回路３１０が接続されている。これにより、垂直信号線１１０の寄生容量をキャンセルすることができ、垂直信号線１１０の電位のセトリング期間を短くすることができる。

　また、本開示によるコンパレータ１２１は、１つずつ画素信号を順番にＡＤ変換可能な構成であればよく、複数の画素信号を同時にＡＤ変換可能な特殊かつ複雑な構成を有する必要がない。即ち、本開示によれば、ＨＤＲの画素ＰＸを用いているが、ＳＨ部１２５を備えることによって、ＡＤＣ群１０５の回路規模を小さくすることができる。

(変形例１)
　図８は、変形例１によるＡＤ変換動作におけるＳＨ部１２５の動作例を示すタイミング図である。本変形例では、時刻ｔ３９の後、時短高感度リセット信号ＮＨ２ＤＯＬおよび時短高感度データ信号ＳＨ２ＤＯＬが読み出されている。時短高感度リセット信号ＮＨ２ＤＯＬおよび時短高感度データ信号ＳＨ２ＤＯＬは、それぞれ画素ＰＸの露光時間を短縮した高感度リセット信号および高感度データ信号である。露光時間を短縮することによって、第１光電変換部ＰＤ１１ａの飽和を抑制し、ダイナミックレンジをさらに広げることができる。

　ｔ２１～ｔ３９の動作は、第１実施形態のそれと同じでよい。

　その後、図３の第１ＦＤ部ＦＤ１５ａおよび第２ＦＤ部ＦＤ１５ｂの結合容量をリセットする。時刻ｔ３９において、図３の画素ＰＸを高感度リセット信号ＮＨ２の読み出しと同じ状態にする。結合した第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂの電位に基づく時短高感度リセット信号ＮＨ２ＤＯＬが画素ＰＸから読み出される。

　ｔ３９～ｔ４０において、第１保持回路ＳＨＣ１のスイッチＳｗ１、Ｓｗ３がオンになり、スイッチＳｗ２がオフになる。これにより、第１保持回路ＳＨＣ１は、時短高感度リセット信号ＮＨ２ＤＯＬをサンプリングする。このとき、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂの電位が安定するまで、第１保持回路ＳＨＣ１はサンプリングの状態を維持する。

　一方、第２保持回路ＳＨＣ２のスイッチＳｗ４、Ｓｗ６がオフになり、スイッチＳｗ５がオンになる。これにより、第２保持回路ＳＨＣ２は、ｔ３７～ｔ３９でサンプリングした低感度リセット信号ＮＬを保持する。

　このとき、選択信号ＳＥＬ＿ＳＨＣ１は立ち下り、選択信号ＳＥＬ＿ＳＨＣ２が立ち上がる。これにより、マルチプレクサＭＵＸは、第１保持回路ＳＨＣ１をコンパレータ１２１から切断し、第２保持回路ＳＨＣ２をコンパレータ１２１に選択的に接続する。第２保持回路ＳＨＣ２がコンパレータ１２１に接続されることにより、第２保持回路ＳＨＣ２に保持されている低感度リセット信号ＮＬが、マルチプレクサＭＵＸを介してコンパレータ１２１へ伝達される。これにより、低感度リセット信号ＮＬは、ＡＤＣ群１０５においてＡＤ変換される。

　次に、時刻ｔ４０において、図３の画素ＰＸを高感度データ信号ＳＨ２の読み出しと同じ状態にする。これにより、露光期間中に第１光電変換部ＰＤ１１ａで生成され蓄積された電荷が第１ＦＤ部ＦＤ１５ａおよび第２ＦＤ部ＦＤ１５ｂの結合容量に蓄積される。この露光期間は、高感度データ信号ＳＨ２の露光期間よりも短い。それとともに、第１ＦＤ部ＦＤ１５ａおよび第２ＦＤ部ＦＤ１５ｂの電位に基づく時短高感度データ信号ＳＨ２ＤＯＬが画素ＰＸから読み出される。

　このとき、第２保持回路ＳＨＣ２のスイッチＳｗ４、Ｓｗ６がオンになり、スイッチＳｗ５がオフになる。これにより、第２保持回路ＳＨＣ２は、時短高感度データ信号ＳＨ２ＤＯＬをサンプリングする。このとき、第１ＦＤ部ＦＤ１５ａと第２ＦＤ部ＦＤ１５ｂの電位が安定するまでのセトリング期間の間、第２保持回路ＳＨＣ２はサンプリングの状態を維持する。

　一方、ｔ４０において、選択信号ＳＥＬ＿ＳＨＣ２は立ち下り、選択信号ＳＥＬ＿ＳＨＣ１が立ち上がる。これにより、マルチプレクサＭＵＸは、第２保持回路ＳＨＣ２をコンパレータ１２１から切断し、第１保持回路ＳＨＣ１をコンパレータ１２１に選択的に接続する。第１保持回路ＳＨＣ１がコンパレータ１２１に接続されることにより、第１保持回路ＳＨＣ１に保持されている時短高感度リセット信号ＮＨ２ＤＯＬが、マルチプレクサＭＵＸを介してコンパレータ１２１へ伝達される。これにより、時短高感度リセット信号ＮＨ２ＤＯＬは、ＡＤＣ群１０５においてＡＤ変換される。

　尚、ｔ４０～ｔ４１において、第２保持回路ＳＨＣ２がサンプリングした時短高感度データ信号ＳＨ２ＤＯＬは、次の単位画素の読み出し期間においてＡＤ変換される。例えば、図８のｔ２１～ｔ２４に示すように、次の単位画素の読み出し期間において、第２保持回路ＳＨＣ２のスイッチＳｗ４、Ｓｗ６がオフになり、スイッチＳｗ５がオンになる。これにより、第２保持回路ＳＨＣ２は、直前にサンプリングした時短高感度データ信号ＳＨ２ＤＯＬを保持する。このとき、第２保持回路ＳＨＣ２がコンパレータ１２１に接続され、第２保持回路ＳＨＣ２に保持されている時短高感度データ信号ＳＨ２ＤＯＬが、マルチプレクサＭＵＸを介してコンパレータ１２１へ伝達される。これにより、時短高感度データ信号ＳＨ２ＤＯＬは、ＡＤＣ群１０５においてＡＤ変換される。

　以上のように、画素ＰＸの感度、変換効率だけでなく、露光時間を変更した複数の画素信号をＡＤ変換することによって、さらに画素ＰＸのダイナミックレンジを広げることができる。

　本変形例の構成およびその他の動作は、第１実施形態と同じでよい。従って、本変形例は、第１実施形態と同様の効果を得ることができる。

(変形例２)
　図９は、変形例２によるＡＤ変換動作におけるＳＨ部１２５の動作例を示すタイミング図である。変形例２では、バイパス信号線ＢＰが省略されており、第１および第２保持回路ＳＨＣ１、ＳＨＣ２が相補に動作し、交互に画素信号をサンプリングおよび保持を繰り返し実行している。即ち、第１および第２保持回路ＳＨＣ１、ＳＨＣ２の一方が画素信号を保持（および出力）している期間の裏で併行して、他方が他の画素信号をサンプリング（およびセトリング）することができる。これにより、複数の画素信号のＡＤ変換処理を同時並行して実行することができ、フレームレートを短縮することができる。

　変形例２の構成およびその他の動作は、第１実施形態と同様である。これにより、変形例２も第１実施形態と同様の効果を得ることができる。また、変形例２は、変形例１と組み合わせてもよい。

（第２実施形態）
　図１０は、第２実施形態による画素ＰＸ、ＳＨ部１２５およびコンパレータ１２１の構成例示す回路図である。第２実施形態では、コンパレータ１２１の構成が第１実施形態のそれと異なる。第２実施形態のその他の構成は、第１実施形態と同様でよい。

　第２実施形態において、入力比較回路１２１ａは、ｐ型トランジスタＴｐ２、Ｔｐ１１、Ｔｐ１２と、ｎ型トランジスタＴｎ３、Ｔｎ１１、Ｔｎ１２と、キャパシタＣｖｓｌ、Ｃｒｅｆと、ＡＺスイッチＳｗＡＺ１、ＳｗＡＺ２と、定電流源Ｃｓ１２１ａとを備えている。

　キャパシタＣｖｓｌ、Ｃｒｅｆの一端は、それぞれＳＨ部１２５の出力および参照信号線１１４に接続されている。キャパシタＣｖｓｌ、Ｃｒｅｆの他端は、それぞれトランジスタＴｎ１１，Ｔｎ１２のゲートに接続されている。

　トランジスタＴｎ１１、Ｔｎ１２、Ｔｐ１１、Ｔｐ１２および定電流源Ｃｓ１２１ａは、差動回路を構成し、ＳＨ部１２５からの画素信号（ＯＵＴｂｐ、ＯＵＴｓｈｃ１、ＯＵＴｓｈｃ２）と参照信号ＲＡＭＰとの電圧差を出力する。トランジスタＴｐ１１、Ｔｐ１２は、カレントミラー回路を構成しており、トランジスタＴｎ１１、Ｔｎ１２に所定のミラー比に対応する電流をそれぞれに流す。トランジスタＴｎ１１、Ｔｎ１２は、それぞれ画素信号および参照信号をゲートで受けて、その電圧差をノードＮ１２１ａから出力する。定電流源Ｃｓ１２１ａは、トランジスタＴｎ１１，Ｔｎ１２に流れる全体の電流を所定値に維持する。

　ＡＺスイッチＳｗＡＺ１は、トランジスタＴｎ１１のゲートとドレインとの間に接続されており、ＳＨ部１２５の出力信号の検出前にトランジスタＴｎ１１のゲートとドレインとの間の電位を等しくしてオートゼロ動作を行う。

　ＡＺスイッチＳｗＡＺ２は、トランジスタＴｎ１２のゲートとドレインとの間に接続されており、ＳＨ部１２５の出力信号の検出前にトランジスタＴｎ１２のゲートとドレインとの間の電位を等しくしてオートゼロ動作を行う。

　トランジスタＴｐ２は、ノードＮ１２１ａから電圧差をゲートで受け、電圧差を増幅して出力回路１２１ｂへ出力するアンプとして機能する。トランジスタＴｎ３は、トランジスタＴｐ２に流す電流を決定する定電流源として機能する。キャパシタＣ１２１ａは、電源ＶＤＤとノードＮ１２１ａとの間に接続され、コンパレータ１２１の動作帯域を小さくしてノイズを抑制する。

　出力回路１２１ｂは、ｐ型トランジスタＴｐ４およびｎ型トランジスタＴｎ４を備えている。トランジスタＴｐ４、Ｔｎ４は、インバータ回路として機能し、入力比較回路１２１ａからの出力電圧レベルを反転して、コンパレータ１２１の出力端子ＯＵＴ１２１から出力する。このように、コンパレータ１２１の構成には、一般的な差動増幅回路が用いられてもよい。

　第２実施形態のその他の構成および動作は、第１実施形態と同様でよい。従って、第２実施形態は、第１実施形態と同様の効果を得ることができる。

（第３実施形態）
　図１１は、第３実施形態による画素ＰＸ、ＳＨ部１２５およびコンパレータ１２１の構成例示す回路図である。第３実施形態では、コンパレータ１２１の構成が第１実施形態のそれと異なる。第３実施形態のその他の構成は、第１実施形態と同様でよい。

　コンパレータ１２１ａは、ｐ型トランジスタＴｐ２、Ｔｐ１１、Ｔｐ１２と、ｎ型トランジスタＴｎ３、Ｔｎ１１、Ｔｎ１２と、キャパシタＣｖｓｌ、Ｃｒｅｆ、Ｃ１ａと、ＡＺスイッチＳｗＡＺ１、ＳｗＡＺ２と、定電流源Ｃｓ１２１ａとを備えている。

　キャパシタＣｖｓｌ、Ｃｒｅｆの一端は、それぞれＳＨ部１２５の出力および参照信号線１１４に接続されている。キャパシタＣｖｓｌ、Ｃｒｅｆの他端は、トランジスタＴｐ１１のゲートに共通に接続されている。トランジスタＴｐ１１は、画素信号ＶＳＬと参照信号ＲＡＭＰとの加算信号の電圧レベルが基準電圧を超えるときに、導通状態と非導通状態との間で切り替わる。

　トランジスタＴｎ１１、Ｔｎ１２、Ｔｐ１１、Ｔｐ１２および定電流源Ｃｓ１２１ａは、差動回路を構成する。トランジスタＴｐ１１が導通状態と非導通状態との間で切り替わったときに、トランジスタＴｐ１２は、トランジスタＴｐ１１と同様に所定電流を流すので、トランジスタＴｐ１２とトランジスタＴｎ１２との間のノードＮ１２１ａの電圧レベルを反転させる。即ち、コンパレータ１２１ａは、画素信号と参照信号との加算信号の電圧レベルが基準電圧を超えるときに、ノードＮ１２１ａの電圧レベルを反転させる。トランジスタＴｎ１１、Ｔｎ１２は、カレントミラー回路を構成しており、トランジスタＴｐ１１、Ｔｐ１２に所定のミラー比に対応する電流をそれぞれに流す。定電流源Ｃｓ１２１ａは、トランジスタＴｐ１１，Ｔｐ１２に流れる全体の電流を所定値に維持する。

　キャパシタＣ１ａは、トランジスタＴｐ１２のゲートと所定の電圧源との間に接続されており、トランジスタＴｐ１２のゲート電圧をオートゼロ電位に設定する。

　ＡＺスイッチＳｗＡＺ１は、トランジスタＴｐ１１のゲートとドレインとの間に接続されており、ＳＨ部１２５の出力信号の検出前にトランジスタＴｐ１１のゲートとドレインとの間の電位を等しくしてオートゼロ動作を行う。

　ＡＺスイッチＳｗＡＺ２は、トランジスタＴｐ１２のゲートとドレインとの間に接続されており、ＳＨ部１２５の出力信号の検出前にトランジスタＴｐ１２のゲートとドレインとの間の電位を等しくしてオートゼロ動作を行う。

　トランジスタＴｎ３は、ノードＮ１２１ａの電位をゲートで受け、その電圧レベルを増幅して出力回路１２１ｂへ出力するアンプとして機能する。トランジスタＴｐ２は、トランジスタＴｎ３に流す電流を決定する定電流源として機能する。

　出力回路１２１ｂは、ｐ型トランジスタＴｐ３～Ｔｐ５およびｎ型トランジスタＴｎ４～Ｔｎ６を備えている。トランジスタＴｐ４、Ｔｎ４は、インバータ回路として機能し、トランジスタＴｐ５、Ｔｎ６も、インバータ回路として機能する。トランジスタＴｐ３、Ｔｎ５のゲートは共通に接続されており、カウント時にはロウレベルとなっているが、非カウント時には出力端子ＯＵＴ１２１をハイレベルに固定する。これにより、出力回路１２１ｂは、入力比較回路１２１ａからの出力信号を２つのインバータ回路で２回反転させて出力する。

　入力比較回路１２１ａの出力の電圧レベルが反転すると、コンパレータ１２１の出力端子ＯＵＴ１２１の電圧レベルは、トランジスタＴｐ４、Ｔｎ４およびトランジスタＴｐ５、Ｔｎ６を介して反転する。出力端子ＯＵＴ１２１の反転は、カウンタ１２２の動作を停止するために用いられる。これにより、ＡＤ変換が可能となる。

　第３実施形態のその他の構成および動作は、第１実施形態と同様でよい。従って、第３実施形態は、第１実施形態と同様の効果を得ることができる。

（第４実施形態）
　図１２は、第４実施形態によるＳＨ部１２５の構成例を示す回路図である。第４実施形態では、ＳＨ部１２５の構成が他の実施形態と異なる。第４実施形態のＳＨ部１２５以外の構成は、他の実施形態と同様でよい。従って、図１２には、ＳＨ部１２５の構成のみを表示し、他の構成についての図示は省略されている。
（第１保持回路ＳＨＣ１の構成および機能）
　第１保持回路ＳＨＣ１は、キャパシタＣｐ１と、トランジスタＴｒ１と、スイッチＳｗ１と、定電流源Ｃｓ１とを備えている。

　キャパシタＣｐ１の一端は、スイッチＳｗ１を介して画素ＰＸに接続され、画素信号を蓄積することができる。また、キャパシタＣｐ１の該一端は、トランジスタＴｒ１のゲートに接続されている。キャパシタＣｐ１の他端は、グランドＧＮＤに接続されている。

　トランジスタＴｒ１のゲートはキャパシタＣｐ１の一端に接続されている。トランジスタＴｒ１のドレインは電源ＶＤＤに接続され、そのソース（ノードＮｓｈｃ１）は定電流源Ｃｓ１およびマルチプレクサＭＵＸに接続されている。定電流源Ｃｓ１は、トランジスタＴｒ１のソース（ノードＮｓｈｃ１）とグランドＧＮＤとの間に接続されトランジスタＴｒ１に定電流を流す。トランジスタＴｒ１はゲート（ノードＮｇ１）の電位に依存した電流をドレイン－ソース間に流す。これにより、トランジスタＴｒ１のソース（ノードＮｓｈｃ１）は、トランジスタＴｒ１のゲート(ノードＮｇ１)の電位に応じた電位となる。ノードＮｓｈｃ１はマルチプレクサＭＵＸに接続され、ノードＮｓｈｃ１の電圧は、第１保持回路ＳＨＣ１の出力信号ＯＵＴｓｈｃ１として出力される。トランジスタＴｒ１は、ソースフォロワ回路として機能する。

　スイッチＳｗ１は、キャパシタＣｐ１の一端（ノードＮｇ１）と画素ＰＸとの間に接続されている。第１保持回路ＳＨＣ１が画素ＰＸから画素信号をキャパシタＣｐ１にサンプリングするときに、スイッチＳｗ１がオンになる。これにより、画素信号は、キャパシタＣｐ１に蓄積され、それに伴い、トランジスタＴｒ１のゲート(ノードＮｇ１)が画素信号に応じた電位に設定される。一方、キャパシタＣｐ１が画素信号を保持するときには、スイッチＳｗ１がオフになる。これにより、画素信号がキャパシタＣｐ１に蓄積、保持される。このとき、トランジスタＴｒ１が画素信号に応じた導通状態となり、トランジスタＴｒ１のドレイン（ノードＮｓｈｃ１）が、画素信号に応じた電位に維持される。よって、第１保持回路ＳＨＣ１は、ノードＮｓｈｃ１から画素信号に応じた出力信号ＯＵＴｓｈｃ１をマルチプレクサＭＵＸへ出力する。

（第２保持回路ＳＨＣ２の構成および機能）
　第２保持回路ＳＨＣ２の構成は、第１保持回路ＳＨＣ１の構成と同じでよい。第４実施形態の上記第１保持回路ＳＨＣ１の説明に対して、キャパシタＣｐ１をキャパシタＣｐ２と、トランジスタＴｒ１をトランジスタＴｒ２と、スイッチＳｗ１をスイッチＳｗ２と、定電流源Ｃｓ１を定電流源Ｃｓ２と、ノードＮｇ１をノードＮｇ２と、ノードＮｓｈｃ１をノードＮｓｈｃ２と読み替えればよい。

　第２保持回路ＳＨＣ２が画素ＰＸから画素信号をキャパシタＣｐ２にサンプリングするときに、スイッチＳｗ２がオンになる。これにより、画素信号は、キャパシタＣｐ２に蓄積され、それに伴い、トランジスタＴｒ２のゲート(ノードＮｇ２)が画素信号に応じた電位に設定される。一方、キャパシタＣｐ２が画素信号を保持するときには、スイッチＳｗ２がオフになる。これにより、画素信号がキャパシタＣｐ２に蓄積、保持される。このとき、トランジスタＴｒ２が画素信号に応じた導通状態となり、トランジスタＴｒ２のドレイン（ノードＮｓｈｃ２）が、画素信号に応じた電位に維持される。よって、第２保持回路ＳＨＣ２は、ノードＮｓｈｃ２から画素信号に応じた出力信号ＯＵＴｓｈｃ２をマルチプレクサＭＵＸへ出力する。キャパシタＣｐ１、Ｃｐ２は、互いに異なるタイミングで画素信号をサンプリングし保持する。

　このように、第１および第２保持回路ＳＨＣ１、ＳＨＣ２は、パッシブ素子で構成されていても本開示の動作を実行することができる。これにより、ＳＨ部１２５の回路規模およびレイアウト面積を小さくすることができる。

（第５実施形態）
　図１３は、第５実施形態によるＳＨ部１２５の構成例を示す回路図である。第５実施形態では、ＳＨ部１２５の構成が他の実施形態と異なる。第５実施形態のＳＨ部１２５以外の構成は、他の実施形態と同様でよい。従って、図１３には、ＳＨ部１２５の構成のみを表示し、他の構成についての図示は省略されている。

（第１保持回路ＳＨＣ１の構成および機能）
　第１保持回路ＳＨＣ１は、キャパシタＣｐ１と、スイッチＳｗ１とを備えている。キャパシタＣｐ１の一端は、スイッチＳｗ１を介して画素ＰＸに接続され、画素信号を蓄積することができる。また、キャパシタＣｐ１の該一端は、ノードＮｓｈｃ１としてマルチプレクサＭＵＸに接続されている。キャパシタＣｐ１の他端は、グランドＧＮＤに接続されている。

　スイッチＳｗ１は、ノードＮｓｈｃ１と画素ＰＸとの間に接続されている。第１保持回路ＳＨＣ１が画素ＰＸから画素信号をキャパシタＣｐ１にサンプリングするときに、スイッチＳｗ１がオンになる。これにより、画素信号は、キャパシタＣｐ１に蓄積され、それに伴い、ノードＮｓｈｃ１が画素信号の電位に設定される。一方、キャパシタＣｐ１が画素信号を保持するときには、スイッチＳｗ１がオフになる。これにより、画素信号がキャパシタＣｐ１に蓄積、保持される。このとき、ノードＮｓｈｃ１が画素信号に応じた電位に維持される。よって、第１保持回路ＳＨＣ１は、ノードＮｓｈｃ１から画素信号に応じた出力信号ＯＵＴｓｈｃ１をマルチプレクサＭＵＸへ出力する。

（第２保持回路ＳＨＣ２の構成および機能）
　第２保持回路ＳＨＣ２の構成は、第１保持回路ＳＨＣ１の構成と同じでよい。第５実施形態の上記第１保持回路ＳＨＣ１の説明に対して、キャパシタＣｐ１をキャパシタＣｐ２と、スイッチＳｗ１をスイッチＳｗ２と、ノードＮｓｈｃ１をノードＮｓｈｃ２と読み替えればよい。

　第２保持回路ＳＨＣ２が画素ＰＸから画素信号をキャパシタＣｐ２にサンプリングするときに、スイッチＳｗ２がオンになる。これにより、画素信号は、キャパシタＣｐ２に蓄積され、それに伴い、ノードＮｓｈｃ２が画素信号の電位に設定される。一方、キャパシタＣｐ２が画素信号を保持するときには、スイッチＳｗ２がオフになる。これにより、画素信号がキャパシタＣｐ２に蓄積、保持される。このとき、ノードＮｓｈｃ２が画素信号に応じた電位に維持される。よって、第２保持回路ＳＨＣ２は、ノードＮｓｈｃ２から画素信号に応じた出力信号ＯＵＴｓｈｃ２をマルチプレクサＭＵＸへ出力する。

　このように、第１および第２保持回路ＳＨＣ１、ＳＨＣ２は、パッシブ素子で構成され、ソースフォロワ回路を省略してもよい。これにより、ＳＨ部１２５の回路規模およびレイアウト面積をさらに小さくすることができる。

（第６実施形態）
　図１４は、第６実施形態による画素ＰＸの構成例を示す回路図である。第６実施形態では、画素ＰＸの構成が他の実施形態と異なる。第６実施形態の画素ＰＸ以外の構成は、他の実施形態と同様でよい。従って、図１４には、画素ＰＸの構成のみを表示し、他の構成についての図示は省略されている。

　第６実施形態において、各画素ＰＸは、１つの光電変換部ＰＤをのみ備えており、感度は一定である。しかし、画素ＰＸは、キャパシタＣｐｘを備え、フローティングディフュージョンＦＤの容量を変更することができる。これにより、画素ＰＸは、画素信号の変換効率を変更することができる。また、画素ＰＸの露光時間を変更することもできる。

　従って、第６実施形態の画素ＰＸでは、図８の低感度データ信号ＳＬおよび低感度リセット信号ＮＬは得られない。しかし、その他の高感度リセット信号ＮＨ１、ＮＨ２、高感度データ信号ＳＨ１、ＳＨ２、時短高感度リセット信号ＮＨ２ＤＯＬおよび時短高感度データ信号ＳＨ２ＤＯＬを得ることはできる。これにより、第６実施形態の画素ＰＸでもダイナミックレンジを広げることができる。

　（移動体への応用例）
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

　図１５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。

　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced　Driver　Assistance　System）の機能実現を目的とした協調制御を行うことができる。

　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

　図１６は、撮像部１２０３１の設置位置の例を示す図である。

　図１６では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。

　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

　なお、図１６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、本明細書に説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。

　一般に、車載向けのＣＩＳは、例えば、太陽光から星明りまで１２０ｄＢ以上のダイナミックレンジを必要とする。この場合、各画素ＰＸに複数のフォトダイオードを設けたり、画素信号の変換効率を変更したり、露光時間を変更することによって、画素ＰＸのダイナミックレンジを広げる。しかし、ＨＤＲの画素信号を得るためには、１つの画素ＰＸから複数の画素信号をＡＤ変換する必要がある。上記実施形態による固体撮像装置１００を撮像部１２０３１等に適用することによって、このようなＨＤＲの画素ＰＸからの画素信号を短いフレームレートで読み出すことができる。

（第７実施形態）
　図１７は、第７実施形態による固体撮像装置１００の構成例を示すブロック図である。第７実施形態の固体撮像装置１００は、クランプ電圧生成回路４００をさらに備えている。クランプ電圧生成回路４００は、複数のカラムのＳＨ部１２５に対して共通に設けられており、所定の第１電圧ＶｇＣＬ（図１８参照）を複数のＳＨ部１２５に印加する。

　図１８は、第７実施形態によるＳＨ部１２５の構成例を示す回路図である。尚、図１８では、ＳＨ部１２５の第１保持回路ＳＨＣ１の内部構成を示し、第２保持回路ＳＨＣ２およびマルチプレクサＭＵＸの構成については図示を省略している。第２保持回路ＳＨＣ２の内部構成は、第１保持回路ＳＨＣ１の内部構成と同様でよい。

　第７実施形態による第１保持回路ＳＨＣ１は、クランプトランジスタＴｎＣＬと、クランプスイッチＳｗＣＬとをさらに備えている。第７実施形態による第１保持回路ＳＨＣ１のその他の構成は、第１実施形態の第１保持回路ＳＨＣ１の構成と同様でよい。

　クランプトランジスタＴｎＣＬおよびクランプスイッチＳｗＣＬは、電源ＶＤＤとノードＮｓｈｃ１との間に直列に接続され、定電流源Ｃｓ１に対して並列に接続されている。クランプトランジスタＴｎＣＬは、例えば、ｎ型トランジスタである。クランプトランジスタＴｎＣＬのドレインは、クランプスイッチＳｗＣＬを介して電源ＶＤＤに接続されている。クランプトランジスタＴｎＣＬのソースは、ノードＮｓｈｃ１に接続されている。クランプトランジスタＴｎＣＬのゲートは、図１７のクランプ電圧生成回路４００に接続されており、所定の第１電圧ＶｇＣＬをクランプ電圧生成回路４００から受ける。

　クランプスイッチＳｗＣＬは、タイミング制御回路１０２からのクランプイネーブル信号ＣＬ＿ｅｎによってオン／オフ制御される。クランプスイッチＳｗＣＬがオン状態になると、クランプトランジスタＴｎＣＬが電源ＶＤＤとノードＮｓｈｃ１との間に接続される。これにより、クランプトランジスタＴｎＣＬがソースフォロワ回路を構成し、ノードＮｓｈｃ１の電圧が第１電圧ＶｇＣＬに応じたクランプ電圧Ｖｃｌａｍｐに設定（クランプ）される。例えば、クランプトランジスタＴｎＣＬの閾値電圧をＶｔＣＬとすると、ノードＮｓｈｃ１のクランプ電圧Ｖｃｌａｍｐは、ＶｇＣＬ－ＶｔＣＬに設定（クランプ）される。

　クランプトランジスタＴｎＣＬを設ける理由は以下の通りである。

　太陽などの高輝度光が画素ＰＸに入射した場合、図３の第１転送ゲート部Ｔ１２ａが非導通状態であっても、第１光電変換部ＰＤ１１ａに電荷が大量に発生し、第１ＦＤ部ＦＤ１５ａが電荷でオーバーフローする。この場合、垂直信号線１１０の画素信号ＶＳＬは、最小値あるいは最大値の一方に振り切れた状態となり、リセット信号およびデータ信号が等しくなるため、画像が黒化してしまう。

　このような、画像の黒化を抑制するために、高輝度光入射時にはコンパレータ１２１のオートゼロ期間において、画素信号ＶＳＬを所定のクランプ電圧Ｖｃｌａｍｐにクランプしておく。クランプ電圧Ｖｃｌａｍｐは、リセット信号と高輝度光によって振り切れた状態の画素信号ＶＳＬとの間の電圧である。また、クランプ電圧Ｖｃｌａｍｐは、リセット信号を検出するときの参照信号ＲＡＭＰが高輝度光によって振り切れた状態の画素信号ＶＳＬを横切らないように予め設定されている。これにより、高輝度光入射時にはオートゼロ期間において参照信号ＲＡＭＰがクランプ電圧Ｖｃｌａｍｐにほぼ等しくなるようにクランプされる。その後、通常通り、リセット信号およびデータ信号を検出する。このとき、画素信号ＶＳＬが最小値（または最大値）に振り切れた状態となっている場合、参照信号ＲＡＭＰは、画素信号ＶＳＬを横切らず、検出できない。このようにリセット信号が検出不可である場合に、信号処理回路１０８は、太陽などの高輝度光が画素ＰＸに入射していると判断し、画像を白色等に設定する（フルコード化する）。これにより、太陽などの高輝度光が画像において黒化することを抑制できる。尚、本実施形態では、高輝度光が入射したときに、画素信号ＶＳＬが最小値に振り切れるものとして説明する。

　第７実施形態では、第１保持回路ＳＨＣ１が画素信号ＶＳＬをサンプリングし保持した後、コンパレータ１２１がオートゼロ動作を実行する。オートゼロ動作において参照信号ＲＡＭＰを所定電圧にクランプするために、クランプトランジスタＴｎＣＬおよびクランプスイッチＳｗＣＬが、第１保持回路ＳＨＣ１の出力とコンパレータ１２１の入力との間のノードＮｓｈｃ１に設けられている。これにより、クランプトランジスタＴｎＣＬおよびクランプスイッチＳｗＣＬは、第１保持回路ＳＨＣ１の出力信号ＯＵＴｓｈｃ１をクランプ電圧Ｖｃｌａｍｐ（Ｖｃｌａｍｐ＝ＶｇＣＬ－ＶｔＣＬ）にクランプすることができる。従って、第１保持回路ＳＨＣ１でサンプリングされた画素信号が高輝度光によって振り切れていても、クランプトランジスタＴｎＣＬおよびクランプスイッチＳｗＣＬは、出力信号ＯＵＴｓｈｃ１をクランプ電圧Ｖｃｌａｍｐにクランプすることによって、参照信号ＲＡＭＰは、画素信号ＶＳＬを横切らない。これにより、信号処理回路１０８は、太陽などの高輝度光が画素ＰＸに入射していると判断することができ、高輝度光が画像において黒化することを抑制できる。

　図１９は、第７実施形態による第１保持回路ＳＨＣ１およびコンパレータ１２１のリセット信号の検出動作の一例を示すタイミング図である。

　まず、ｔ１において、信号Ｓａｍｐｌｅおよび信号ＡＺ＿ｓｈを立ち上げて、スイッチＳｗ１、Ｓｗ３がオンになる。信号ＣＬはロウレベルのままであり、スイッチＳｗ２はオフ状態のままである。これにより、第１保持回路ＳＨＣ１は、画素信号ＶＳＬをサンプリングする。ｔ１～ｔ２がサンプリング期間となる。

　高輝度光によってＦＤ部の電荷がオーバーフローしている場合、画素信号ＶＳＬは、例えば、最小値の電圧Ｖｌｉｍ＿Ｌに振り切れている。このとき、出力信号ＯＵＴｓｈｃ１およびノードＮｇの電圧も電圧Ｖｌｉｍ＿Ｌになる。

　ｔ２において、信号Ｓａｍｐｌｅおよび信号ＡＺ＿ｓｈを立ち下げることによって、スイッチＳｗ１、Ｓｗ３がオフになり、サンプリング期間が終了する。

　ｔ３において、信号ＣＬを立ち上げてスイッチＳｗ２がオンになる。これにより、ノードＮｓｈｃ１およびＮｇの出力電圧ＯＵＴｓｈｃ１が電圧Ｖｌｉｍ＿Ｌに保持される。

　ｔ４において、コンパレータ１２１のオートゼロ動作が実行される。信号ＡＺ＿ｃｍが立ち上がり、コンパレータ１２１のスイッチＳｗＡＺがオンになる。ほぼ同時に、クランプイネーブル信号ＣＬ＿ｅｎが立ち上がり、クランプスイッチＳｗＣＬがオンになる。これにより、出力電圧ＯＵＴｓｈｃ１は、クランプ電圧Ｖｃｌａｍｐ（Ｖｃｌａｍｐ＝ＶｇＣＬ－ＶｔＣＬ）に設定される。コンパレータ１２１のオートゼロ動作において、出力電圧ＯＵＴｓｈｃ１を所定のクランプ電圧Ｖｃｌａｍｐに設定することによって、リセット電圧Ｖｒｓｔをクランプ電圧Ｖｃｌａｍｐだけ嵩上げする。これにより、参照信号ＲＡＭＰ全体の電圧も嵩上げする。これにより、参照信号ＲＡＭＰが、高輝度光によって最小値の電圧Ｖｌｉｍ＿Ｌまで低下した出力電圧ＯＵＴｓｈｃ１を横切らないようにすることができる。

　例えば、図２０は、出力電圧ＯＵＴｓｈｃ１の電圧と参照信号ＲＡＭＰ１、ＲＡＭＰ２との関係を示すタイミング図である。参照信号ＲＡＭＰ１は、クランプ電圧Ｖｃｌａｍｐが無い（Ｖｃｌａｍｐ＝０）場合の参照信号を示す。参照信号ＲＡＭＰ２は、クランプ電圧Ｖｃｌａｍｐがある（Ｖｃｌａｍｐが０でない）場合の参照信号を示す。

　ｔ４～ｔ５のオートゼロ動作において、参照信号ＲＡＭＰ１は、クランプ電圧Ｖｃｌａｍｐでクランプされていない（Ｖｃｌａｍｐ＝０）ので、電圧Ｖｌｉｍ＿Ｌのレベルに設定される。このため、リセット信号Ｓｐの検出開始ｔ６から参照信号ＲＡＭＰ１が出力信号ＯＵＴｓｈｃ１に交差する時点ｔ６＿１までの時間ｔ６～ｔ６＿１は、データ信号Ｓｄ１の検出開始ｔ６＿２から参照信号ＲＡＭＰ１が出力信号ＯＵＴｓｈｃ１に交差する時点ｔ６＿３までの時間ｔ６＿２～ｔ６＿３とほぼ等しくなる。即ち、リセット信号Ｓｐとデータ信号Ｓｄがほぼ等しくなる。これでは、ＣＤＳ処理によって、画像が黒化してしまう。

　一方、参照信号ＲＡＭＰ２は、クランプ電圧Ｖｃｌａｍｐがある（Ｖｃｌａｍｐは０でない）場合の参照信号を示す。

　この場合、ｔ４～ｔ５のオートゼロ動作において、参照信号ＲＡＭＰ２は、所定のクランプ電圧Ｖｃｌａｍｐ（Ｖｃｌａｍｐは０でない）でクランプされ、電圧Ｖｌｉｍ＿Ｌ＋Ｖｃｌａｍｐのレベルに設定される。このため、リセット信号Ｓｐの検出期間ｔ６～ｔ６＿２において、参照信号ＲＡＭＰ２は、出力信号ＯＵＴｓｈｃ１に交差しない。即ち、リセット信号Ｓｐは検出されない。信号処理回路１０８は、リセット信号Ｓｐが検出されないことを条件に、その画素信号をフルコード化する。これにより、高輝度光による画像の黒化を抑制することができる。尚、データ信号Ｓｄ２は、検出開始ｔ６＿２から参照信号ＲＡＭＰ２が出力信号ＯＵＴｓｈｃ１に交差する時点ｔ６＿４までの時間ｔ６＿３～ｔ６＿４として検出されるが、このデータ信号Ｓｄ２は、画素信号のフルコード化の条件に用いても、用いなくてもよい。

　これにより、信号処理回路１０８は、高輝度光が画素ＰＸに入射していると判断することができ、高輝度光が画像において黒化することを抑制できる。即ち、第７実施形態によれば、ＳＨ部１２５が設けられていても、高輝度光による画像の黒化を抑制することができる。

　尚、第７実施形態では、参照信号ＲＡＭＰは下り傾斜であるが、上り傾斜であってもよい。また、リセット信号Ｓｐおよびデータ信号Ｓｄの検出の順番は逆であってもよい。

（第８実施形態）
　図２１は、第８実施形態による画素ＰＸ、ＳＨ部１２５およびコンパレータ１２１の構成例を示す回路図である。第８実施形態は、第７実施形態によるＳＨ部１２５を、第１実施形態の第１および第２保持回路ＳＨＣ１、ＳＨＣ２にそれぞれ適用した実施形態である。第１および第２保持回路ＳＨＣ１、ＳＨＣ２は、それぞれ第７実施形態の第１保持回路ＳＨＣ１と同様の構成を有する。コンパレータ１２１は、第１実施形態のコンパレータ１２１と同じ構成を有する。便宜的に、第１保持回路ＳＨＣ１のクランプスイッチＳｗＣＬおよびクランプトランジスタＴｎＣＬを、それぞれクランプスイッチＳｗＣＬ１およびクランプトランジスタＴｎＣＬ１と呼ぶ。第２保持回路ＳＨＣ２のクランプスイッチＳｗＣＬおよびクランプトランジスタＴｎＣＬを、それぞれクランプスイッチＳｗＣＬ２およびクランプトランジスタＴｎＣＬ２と呼ぶ。

　第１保持回路ＳＨＣ１は、電源ＶＤＤとトランジスタＴｒ１のドレインとの間に直列に接続されたクランプトランジスタＴｎＣＬ１およびクランプスイッチＳｗＣＬ１とをさらに備えている。クランプトランジスタＴｎＣＬ１およびクランプスイッチＳｗＣＬ１は、定電流源Ｃｓ１に対して並列に接続されている。第２保持回路ＳＨＣ２は、電源ＶＤＤとトランジスタＴｒ２のドレインとの間に直列に接続されたクランプトランジスタＴｎＣＬ２およびクランプスイッチＳｗＣＬ２とをさらに備えている。クランプトランジスタＴｎＣＬ２およびクランプスイッチＳｗＣＬ２は、定電流源Ｃｓ２に対して並列に接続されている。

　また、第８実施形態による第１および第２保持回路ＳＨＣ１、ＳＨＣ２は、上述の通り互いに動作タイミングにおいて異なるものの、基本的に、それぞれ第７実施形態の第１保持回路ＳＨＣ１と同様に動作する。第８実施形態によるコンパレータ１２１の動作は、第１実施形態のコンパレータ１２１の動作と同様でよい。よって、第８実施形態によれば、第１および第７実施形態の効果を得ることができる。

　図２２は、第８実施形態による第１および第２保持回路ＳＨＣ１、ＳＨＣ２およびコンパレータ１２１のリセット信号Ｓｐおよびデータ信号Ｓｄの検出動作の一例を示すタイミング図である。尚、本実施形態では、参照信号ＲＡＭＰが上り傾斜を有する。また、図２２の上部には、第１保持回路ＳＨＣ１の各信号Ｓｗ１～Ｓｗ３、ＳｗＣＬ１が示されており、下部には、第２保持回路ＳＨＣ２の各信号Ｓｗ４～Ｓｗ６、ＳｗＣＬ２が示されている。

　まず、ｔ１１において、スイッチＳｗ１、Ｓｗ３がオンになる。スイッチＳｗ２はオフ状態のままである。これにより、第１保持回路ＳＨＣ１は、画素信号ＶＳＬのサンプリングを開始する。

　高輝度光によってＦＤ部の電荷がオーバーフローしている場合、画素信号ＶＳＬは、例えば、最小値の電圧Ｖｌｉｍ＿Ｌに振り切れている。このとき、出力信号ＯＵＴｓｈｃ１およびノードＮｇ１の電圧も電圧Ｖｌｉｍ＿Ｌになる。

　ｔ１２において、スイッチＳｗ１、Ｓｗ３がオフになり、画素信号ＶＳＬのサンプリング期間が終了する。

　ｔ１３において、第２保持回路ＳＨＣ２のスイッチＳｗ４、Ｓｗ６がオンになる。スイッチＳｗ５はオフ状態のままである。これにより、第２保持回路ＳＨＣ２が画素信号ＶＳＬのサンプリングを開始する。

　ｔ１４において、第１保持回路ＳＨＣ１のスイッチＳｗ２がオンになり、第１保持回路ＳＨＣ１は、出力信号ＯＵＴｓｈｃ１を保持する。このとき、出力信号ＯＵＴｓｈｃ１は、電圧Ｖｌｉｍ＿Ｌで保持される。また、選択信号ＳＥＬ＿ＳＨＣ１を選択的に活性化し、マルチプレクサＭＵＸは、第１保持回路ＳＨＣ１の出力信号ＯＵＴｓｈｃ１をコンパレータ１２１へ出力する。

　ｔ１５において、クランプスイッチＳｗＣＬ１およびオートゼロスイッチＳｗＡＺがオンになる。これにより、コンパレータ１２１のオートゼロ動作が実行されるとともに、トランジスタＴｎＣＬ１は、トランジスタＴｒ１のドレインを第１電圧ＶｇＣＬに応じたクランプ電圧Ｖｃｌａｍｐに設定する。これにより、第１保持回路ＳＨＣ１の出力信号ＯＵＴｓｈｃ１が、クランプ電圧Ｖｃｌａｍｐによってクランプされる。出力信号ＯＵＴｓｈｃ１が電圧（Ｖｌｉｍ＿Ｌ＋Ｖｃｌａｍｐ）にクランプされた状態で、コンパレータ１２１のオートゼロ動作が実行される。本実施形態のオートゼロ動作については、後で説明する。

　ｔ１６において、クランプスイッチＳｗＣＬ１およびオートゼロスイッチＳｗＡＺがオフになる。これにより、コンパレータ１２１のオートゼロ動作およびクランプ動作が終了する。従って、出力信号ＯＵＴｓｈｃ１は、電圧Ｖｌｉｍ＿Ｌに戻っている。

　ｔ１６～ｔ１７において、第１保持回路ＳＨＣ１は、出力信号ＯＵＴｓｈｃ１を電圧Ｖｌｉｍ＿Ｌに保持し、コンパレータ１２１が電圧Ｖｌｉｍ＿Ｌをリセット信号Ｓｐとして検出しようとする。しかし、ｔ１５～ｔ１６のオートゼロ動作において、出力信号ＯＵＴｓｈｃ１がクランプ電圧Ｖｃｌａｍｐに設定されている。従って、図２３を参照して後述するように、高輝度光によって振り切れた電圧Ｖｌｉｍ＿Ｌとクランプされた参照信号ＲＡＭＰとは交差せず、リセット信号Ｓｐは検出されない。信号処理回路１０８は、リセット信号Ｓｐが検出されたかったことに基づいて高輝度光が入射されていると判断する。

　ｔ１７において、スイッチＳｗ２をオフにして、第１保持回路ＳＨＣ１による出力信号ＯＵＴｓｈｃ１の保持状態を解除するとともに、スイッチＳｗ４をオフにして、第２保持回路ＳＨＣ２のサンプリング期間が終了する。

　ｔ１８において、第２保持回路ＳＨＣ２のスイッチＳｗ５がオンになり、第２保持回路ＳＨＣ２は、出力信号ＯＵＴｓｈｃ２を保持する。このとき、出力信号ＯＵＴｓｈｃ２は、電圧Ｖｌｉｍ＿Ｌで保持される。また、選択信号ＳＥＬ＿ＳＨＣ２を選択的に活性化し、マルチプレクサＭＵＸは、第２保持回路ＳＨＣ１の出力信号ＯＵＴｓｈｃ２をコンパレータ１２１へ出力する。

　ｔ１８～ｔ１９において、第２保持回路ＳＨＣ２は、出力信号ＯＵＴｓｈｃ２を電圧Ｖｌｉｍ＿Ｌに保持し、コンパレータ１２１が電圧Ｖｌｉｍ＿Ｌをデータ信号Ｓｄとして検出する。

　図２３は、出力電圧ＯＵＴｓｈｃ１と、ゲート信号ＧＡＴＥ１、ＧＡＴＥ２との関係を示すタイミング図である。ゲート信号ＧＡＴＥ１は、クランプ電圧Ｖｃｌａｍｐを印加していない（Ｖｃｌａｍｐ＝０）場合の　トランジスタＴｐ１のゲート信号（コンパレータ入力：比較基準信号）を示す。ゲート信号ＧＡＴＥ２は、クランプ電圧Ｖｃｌａｍｐを印加した（Ｖｃｌａｍｐが０でない）場合のトランジスタＴｐ１のゲート信号（コンパレータ入力：比較基準信号）を示す。従って、ゲート信号ＧＡＴＥ１、ＧＡＴＥ２は、参照信号ＲＡＭＰと容量Ｃｖｓｌへの入力信号との容量加算信号である。尚、本実施形態において、参照信号ＲＡＭＰは、上り傾斜を有し、ゲート信号ＧＡＴＥ１、ＧＡＴＥ２も同様に上り傾斜を有する。

　ｔ１４～ｔ１５のオートゼロ動作において、ゲート信号ＧＡＴＥ１は、クランプ電圧Ｖｃｌａｍｐでクランプされていない（Ｖｃｌａｍｐ＝０）ので、電圧Ｖｌｉｍ＿Ｌのレベルに設定される。このため、リセット信号Ｓｐの検出開始ｔ１６＿１からゲート信号ＧＡＴＥ１が出力信号ＯＵＴｓｈｃ１に交差する反転基準点ｔ１６＿２までの時間ｔ１６＿１～ｔ１６＿２は、データ信号Ｓｄ１の検出開始ｔ１８からゲート信号ＧＡＴＥ１が出力信号ＯＵＴｓｈｃ１に交差する時点ｔ１８＿１までの時間ｔ１８～ｔ１８＿１とほぼ等しくなる。即ち、リセット信号Ｓｐとデータ信号Ｓｄがほぼ等しくなる。これでは、ＣＤＳ処理によって、画像が黒化してしまう。

　一方、ゲート信号ＧＡＴＥ２は、クランプ電圧Ｖｃｌａｍｐがある（Ｖｃｌａｍｐは０でない）場合のトランジスタＴｐ１のゲート信号を示す。

　この場合、ｔ１４～ｔ１５のオートゼロ動作において、ゲート信号ＧＡＴＥ２は、所定のクランプ電圧Ｖｃｌａｍｐ（Ｖｃｌａｍｐは０でない）でクランプされ、電圧Ｖｌｉｍ＿Ｌ－Ｖｃｌａｍｐのレベルに設定される。このため、リセット信号Ｓｐの検出期間ｔ１６＿１～ｔ１７において、ゲート信号ＧＡＴＥ２は、出力信号ＯＵＴｓｈｃ１に交差しない。即ち、リセット信号Ｓｐは検出されない。信号処理回路１０８は、リセット信号Ｓｐが検出されないことを条件に、その画素信号をフルコード化する。これにより、高輝度光による画像の黒化を抑制することができる。尚、データ信号Ｓｄ２は、検出開始ｔ１８からゲート信号ＧＡＴＥ２が出力信号ＯＵＴｓｈｃ１に交差する時点ｔ１８＿２までの時間ｔ１８～ｔ１８＿２として検出されるが、このデータ信号Ｓｄ２は、画素信号のフルコード化の条件に用いても、用いなくてもよい。

　これにより、信号処理回路１０８は、高輝度光が画素ＰＸに入射していると判断することができ、高輝度光が画像において黒化することを抑制できる。即ち、第８実施形態によれば、第１保持回路ＳＨＣ１がリセット信号Ｓｐを保持し、第２保持回路ＳＨＣ２がデータ信号Ｓｄを保持する場合であっても、高輝度光による画像の黒化を抑制することができる。

　尚、第８実施形態では、リセット信号Ｓｐおよびデータ信号Ｓｄの検出の順番は逆であってもよい。この場合、オートゼロ動作において、第２保持回路ＳＨＣ２のクランプスイッチＳｗＣＬ２がオンのときに、クランプトランジスタＴｎＣＬ２が、トランジスタＴｒ２のドレインをクランプ電圧Ｖｃｌａｍｐに設定する場合もある。この場合、クランプトランジスタＴｎＣＬ２からの出力信号ＯＵＴｓｈｃ２の検出時に、参照信号ＲＡＭＰがクランプされる。

　第８実施形態は、高感度リセット信号ＮＨ２、高感度リセット信号ＮＨ１、高感度データ信号ＳＨ１、高感度データ信号ＳＨ２、低感度データ信号ＳＬ、低感度リセット信号ＮＬのそれぞれの読出しに適用することができる。従って、第８実施形態は、これらの信号の高輝度光による画像の黒化を抑制することができる。

（第９実施形態）
　図２４は、第９実施形態による画素ＰＸ、ＳＨ部１２５およびコンパレータ１２１の構成例を示す回路図である。第９実施形態は、第７実施形態によるＳＨ部１２５を、第２実施形態に適用した実施形態である。第１および第２保持回路ＳＨＣ１、ＳＨＣ２は、それぞれ第７実施形態の第１保持回路ＳＨＣ１と同じ構成を有する。コンパレータ１２１は、第２実施形態のコンパレータ１２１と同じ構成を有する。

　第９実施形態による第１および第２保持回路ＳＨＣ１、ＳＨＣ２の動作は、互いに動作タイミングにおいて異なるものの、基本的に、それぞれ第７実施形態の第１保持回路ＳＨＣ１と同様に動作する。第９実施形態によるコンパレータ１２１の動作は、第２実施形態のコンパレータ１２１の動作と同様である。よって、第９実施形態によれば、第２および第７実施形態の効果を得ることができる。

（第１０実施形態）
　図２５は、第１０実施形態による画素ＰＸ、ＳＨ部１２５およびコンパレータ１２１の構成例を示す回路図である。第１０実施形態は、第７実施形態によるＳＨ部１２５を、第３実施形態に適用した実施形態である。第１および第２保持回路ＳＨＣ１、ＳＨＣ２は、それぞれ第７実施形態の第１保持回路ＳＨＣ１と同じ構成を有する。コンパレータ１２１は、第３実施形態のコンパレータ１２１と同じ構成を有する。

　第１０実施形態による第１および第２保持回路ＳＨＣ１、ＳＨＣ２の動作は、互いに動作タイミングにおいて異なるものの、基本的に、それぞれ第７実施形態の第１保持回路ＳＨＣ１の動作と同様である。第１０実施形態によるコンパレータ１２１の動作は、第３実施形態のコンパレータ１２１の動作と同様でよい。よって、第１０実施形態によれば、第３および第７実施形態の効果を得ることができる。
（第１１実施形態）
　図２６は、第１１実施形態によるＳＨ部１２５の構成例を示す回路図である。第１１実施形態は、第７実施形態によるＳＨ部１２５を、第４実施形態に適用した実施形態である。

　第１１実施形態によるＳＨ部１２５の動作は、基本的に、それぞれ第７実施形態のＳＨ部１２５の動作と同様である。よって、第１１実施形態によれば、第４および第７実施形態の効果を得ることができる。

　なお、本技術は、以下のような構成をとることができる。
　（１）
　入射光を画素信号に光電変換する光電変換素子を含む画素部と、
　前記画素部からの画素信号をデジタル信号へ変換するＡＤ変換部と、
　前記画素部と前記ＡＤ変換部との間に設けられ、前記画素信号を保持する第１保持回路と、
　前記画素部と前記ＡＤ変換部との間に設けられ、前記画素信号を保持する第２保持回路と、
　前記第１および第２保持回路のいずれかを前記ＡＤ変換部に接続可能であり、前記第１または第２保持回路に保持された前記画素信号を前記ＡＤ変換部へ選択的に伝達する選択回路とを備える固体撮像装置。
　（２）
　前記画素部と前記ＡＤ変換部との間に設けられ、前記画素信号をそのまま伝達するバイパス信号線をさらに備え、
　前記選択回路は、前記第１保持回路、前記第２保持回路および前記バイパス信号線のいずれかを前記ＡＤ変換部に接続可能であり、前記第１保持回路に保持された前記画素信号、前記第２保持回路に保持された前記画素信号、または、前記バイパス信号線を伝達する前記画素信号を前記ＡＤ変換部へ選択的に伝達する、（１）に記載の固体撮像装置。
　（３）
　前記第１保持回路は、
　一端が前記画素部に接続され前記画素信号を蓄積可能な第１キャパシタと、
　ゲートが前記第１キャパシタの他端に接続され、ドレインが電流源および前記選択回路に接続された第１トランジスタとを備え、
　前記第２保持回路は、
　一端が前記画素部に接続され前記画素信号を蓄積可能な第２キャパシタと、
　ゲートが前記第２キャパシタの他端に接続され、ドレインが電流源および前記選択回路に接続された第２トランジスタとを備える、（１）または（２）に記載の固体撮像装置。
　（４）
　前記第１保持回路は、
　前記第１キャパシタと前記画素部との間に設けられた第１スイッチと、
　前記第１トランジスタのドレインと前記第１キャパシタの前記一端との間に接続された第２スイッチと、
　前記第１トランジスタのドレインと前記第１キャパシタの前記他端との間に接続された第３スイッチとを備え、
　前記第２保持回路は、
　前記第２キャパシタと前記画素部との間に設けられた第４スイッチと、
　前記第２トランジスタのドレインと前記第２キャパシタの前記一端との間に接続された第５スイッチと、
　前記第２トランジスタのドレインと前記第２キャパシタの前記他端との間に接続された第６スイッチとを備える、（３）に記載の固体撮像装置。
　（５）
　前記画素部から前記画素信号を前記第１キャパシタにサンプリングするときに、前記第１および第３スイッチが導通状態になり、前記第２スイッチは非導通状態であり、
　前記前記第１キャパシタが前記画素信号を保持するときに、前記第１および第３スイッチが非導通状態になり、前記第２スイッチが導通状態になり、
　前記画素部から前記画素信号を前記第２キャパシタにサンプリングするときに、前記第４および第６スイッチが導通状態になり、前記第５スイッチは非導通状態であり、
　前記前記第２キャパシタが前記画素信号を保持するときに、前記第４および第６スイッチが非導通状態になり、前記第５スイッチが導通状態になる、（４）に記載の固体撮像装置。
　（６）
　前記第１および第２保持回路は、互いに異なるタイミングで前記画素信号をサンプリングする、（５）に記載の固体撮像装置。
　（７）
　前記第１保持回路が前記画素信号のうち第１画素信号を保持し、前記選択回路が前記第１保持回路からの該第１画素信号を前記ＡＤ変換部へ出力している期間に、前記第２保持回路は、前記画素信号のうち第２画素信号をサンプリングし、
　前記第２保持回路が前記第２画素信号を保持し、前記選択回路が前記第２保持回路からの該第２画素信号を前記ＡＤ変換部へ出力している期間に、前記第１保持回路は、前記画素信号のうち他の画素信号をサンプリングする、（５）または（６）に記載の固体撮像装置。
　（８）
　前記第１保持回路は、
　一端が前記画素部に接続され、他端が基準電圧源に接続され、前記画素信号を蓄積可能な第１キャパシタと、
　ゲートが前記第１キャパシタの前記一端に接続され、ソースが電流源および前記選択回路に接続された第１トランジスタとを備え、
　前記第２保持回路は、
　一端が前記画素部に接続され、他端が基準電圧源に接続され、前記画素信号を蓄積可能な第２キャパシタと、
　ゲートが前記第２キャパシタの前記一端に接続され、ソースが電流源および前記選択回路に接続された第２トランジスタとを備える、（１）または（２）に記載の固体撮像装置。
　（９）
　前記第１保持回路は、前記第１キャパシタの前記一端と前記画素部との間に設けられた第１スイッチを備え、
　前記第２保持回路は、前記第２キャパシタ前記一端と前記画素部との間に設けられた第２スイッチを備える、（８）に記載の固体撮像装置。
　（１０）
　前記画素部から前記画素信号を前記第１キャパシタにサンプリングするときに、前記第１スイッチが導通状態になり、
　前記前記第１キャパシタが前記画素信号を保持するときに、前記第１スイッチが非導通状態になり、
　前記画素部から前記画素信号を前記第２キャパシタにサンプリングするときに、前記第２スイッチが導通状態になり、
　前記前記第２キャパシタが前記画素信号を保持するときに、前記第２スイッチが非導通状態になる、（９）に記載の固体撮像装置。
　（１１）
　前記第１および第２キャパシタは、互いに異なるタイミングで前記画素信号をサンプリングする、（１０）に記載の固体撮像装置。
　（１２）
　前記第１保持回路が前記画素信号のうち第１画素信号を保持し、前記選択回路が前記第１保持回路からの該第１画素信号を前記ＡＤ変換部へ出力している期間に、前記第２保持回路は、前記画素信号のうち第２画素信号をサンプリングし、
　前記第２保持回路が前記第２画素信号を保持し、前記選択回路が前記第２保持回路からの該第２画素信号を前記ＡＤ変換部へ出力している期間に、前記第１保持回路は、前記画素信号のうち他の画素信号をサンプリングする、（１０）または（１１）に記載の固体撮像装置。
　（１３）
　前記画素部と前記第１および第２保持回路との間に接続され前記画素信号を伝達する第１信号線に接続された負性容量回路をさらに備え、
　前記負性容量回路は、
　前記第１信号線に入力端子が接続されたアンプと、
　前記アンプの前記入力端子と出力端子との間に接続されたキャパシタとを備える、（１）から（１２）のいずれか一項に記載の固体撮像装置。
　（１４）
　前記画素部の各画素は、互いに受光面積が異なる第１および第２光電変換素子を含む、（１）から（１３）のいずれか一項に記載の固体撮像装置。
　（１５）
　前記画素部の各画素は、
　前記光電変換素子からの電荷を蓄積する第１および第２浮遊拡散層と、
　前記第１浮遊拡散層の電位に基づいた前記画素信号を出力する増幅トランジスタと、
　前記第１浮遊拡散層と前記第２浮遊拡散層との間に設けられた第７スイッチとを備え、
　前記第７スイッチを非導通状態にしたときに、前記増幅トランジスタは、前記第１浮遊拡散層の電位に基づく前記画素信号を出力し、
　前記第７スイッチを導通状態にしたときに、前記増幅トランジスタは、前記第１および第２浮遊拡散層を結合した領域の電位に基づいた前記画素信号を出力する、（１）から（１４）のいずれか一項に記載の固体撮像装置。
　（１６）
　前記第１保持回路は、
　電源と前記第１トランジスタのドレインとの間に直列に接続された第３トランジスタおよび第８スイッチとをさらに備え、
　前記第２保持回路は、
　前記電源と前記第２トランジスタのドレインとの間に直列に接続された第４トランジスタおよび第９スイッチとをさらに備えている、（３）から（７）のいずれか一項に記載の固体撮像装置。
　（１７）
　前記第３トランジスタおよび前記第８スイッチは、前記電流源に対して並列に接続されており、
　前記第４トランジスタおよび前記第９スイッチは、前記電流源に対して並列に接続されている、（１６）に記載の固体撮像装置。
　（１８）
　前記第３および第４トランジスタのゲートに所定の第１電圧を印加する電圧生成回路をさらに備え、
　前記第８スイッチが導通状態のときに、前記第３トランジスタは、前記第１トランジスタのドレインを前記第１電圧に応じたクランプ電圧に設定し、
　前記第９スイッチが導通状態のときに、前記第４トランジスタは、前記第２トランジスタのドレインを前記クランプ電圧に設定する、（１６）または（１７）に記載の固体撮像装置。
　（１９）
　前記ＡＤ変換部において比較される前記１保持回路で保持された前記画素信号と参照信号とを等しくするオートゼロ動作において、前記第８スイッチが導通状態となり、
　前記ＡＤ変換部において比較される前記２保持回路で保持された前記画素信号と前記参照信号とを等しくするオートゼロ動作において、前記第９スイッチが導通状態となる、（１６）から（１８）のいずれか一項に記載の固体撮像装置。

　尚、本開示は、上述した実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。

ＰＸ　画素、１２５　ＳＨ部、１２１　コンパレータ、ＳＨＣ１　第１保持回路、ＳＨＣ２　第２保持回路、ＢＰ　バイパス信号線、ＭＵＸ　マルチプレクサ、Ｃｐ１，Ｃｐ２　キャパシタ、Ｔｒ１，Ｔｒ２　トランジスタ、Ｓｗ１～Ｓｗ６　スイッチ、Ｃｓ１，Ｃｓ２　定電流源

Claims (19)

1. 　入射光を画素信号に光電変換する光電変換素子を含む画素部と、
   　前記画素部からの画素信号をデジタル信号へ変換するＡＤ変換部と、
   　前記画素部と前記ＡＤ変換部との間に設けられ、前記画素信号を保持する第１保持回路と、
   　前記画素部と前記ＡＤ変換部との間に設けられ、前記画素信号を保持する第２保持回路と、
   　前記第１および第２保持回路のいずれかを前記ＡＤ変換部に接続可能であり、前記第１または第２保持回路に保持された前記画素信号を前記ＡＤ変換部へ選択的に伝達する選択回路とを備える固体撮像装置。
2. 　前記画素部と前記ＡＤ変換部との間に設けられ、前記画素信号をそのまま伝達するバイパス信号線をさらに備え、
   　前記選択回路は、前記第１保持回路、前記第２保持回路および前記バイパス信号線のいずれかを前記ＡＤ変換部に接続可能であり、前記第１保持回路に保持された前記画素信号、前記第２保持回路に保持された前記画素信号、または、前記バイパス信号線を伝達する前記画素信号を前記ＡＤ変換部へ選択的に伝達する、請求項１に記載の固体撮像装置。
3. 　前記第１保持回路は、
   　一端が前記画素部に接続され前記画素信号を蓄積可能な第１キャパシタと、
   　ゲートが前記第１キャパシタの他端に接続され、ドレインが電流源および前記選択回路に接続された第１トランジスタとを備え、
   　前記第２保持回路は、
   　一端が前記画素部に接続され前記画素信号を蓄積可能な第２キャパシタと、
   　ゲートが前記第２キャパシタの他端に接続され、ドレインが電流源および前記選択回路に接続された第２トランジスタとを備える、請求項１に記載の固体撮像装置。
4. 　前記第１保持回路は、
   　前記第１キャパシタと前記画素部との間に設けられた第１スイッチと、
   　前記第１トランジスタのドレインと前記第１キャパシタの前記一端との間に接続された第２スイッチと、
   　前記第１トランジスタのドレインと前記第１キャパシタの前記他端との間に接続された第３スイッチとを備え、
   　前記第２保持回路は、
   　前記第２キャパシタと前記画素部との間に設けられた第４スイッチと、
   　前記第２トランジスタのドレインと前記第２キャパシタの前記一端との間に接続された第５スイッチと、
   　前記第２トランジスタのドレインと前記第２キャパシタの前記他端との間に接続された第６スイッチとを備える、請求項３に記載の固体撮像装置。
5. 　前記画素部から前記画素信号を前記第１キャパシタにサンプリングするときに、前記第１および第３スイッチが導通状態になり、前記第２スイッチは非導通状態であり、
   　前記前記第１キャパシタが前記画素信号を保持するときに、前記第１および第３スイッチが非導通状態になり、前記第２スイッチが導通状態になり、
   　前記画素部から前記画素信号を前記第２キャパシタにサンプリングするときに、前記第４および第６スイッチが導通状態になり、前記第５スイッチは非導通状態であり、
   　前記前記第２キャパシタが前記画素信号を保持するときに、前記第４および第６スイッチが非導通状態になり、前記第５スイッチが導通状態になる、請求項４に記載の固体撮像装置。
6. 　前記第１および第２保持回路は、互いに異なるタイミングで前記画素信号をサンプリングする、請求項５に記載の固体撮像装置。
7. 　前記第１保持回路が前記画素信号のうち第１画素信号を保持し、前記選択回路が前記第１保持回路からの該第１画素信号を前記ＡＤ変換部へ出力している期間に、前記第２保持回路は、前記画素信号のうち第２画素信号をサンプリングし、
   　前記第２保持回路が前記第２画素信号を保持し、前記選択回路が前記第２保持回路からの該第２画素信号を前記ＡＤ変換部へ出力している期間に、前記第１保持回路は、前記画素信号のうち他の画素信号をサンプリングする、請求項５に記載の固体撮像装置。
8. 　前記第１保持回路は、
   　一端が前記画素部に接続され、他端が基準電圧源に接続され、前記画素信号を蓄積可能な第１キャパシタと、
   　ゲートが前記第１キャパシタの前記一端に接続され、ソースが電流源および前記選択回路に接続された第１トランジスタとを備え、
   　前記第２保持回路は、
   　一端が前記画素部に接続され、他端が基準電圧源に接続され、前記画素信号を蓄積可能な第２キャパシタと、
   　ゲートが前記第２キャパシタの前記一端に接続され、ソースが電流源および前記選択回路に接続された第２トランジスタとを備える、請求項１に記載の固体撮像装置。
9. 　前記第１保持回路は、前記第１キャパシタの前記一端と前記画素部との間に設けられた第１スイッチを備え、
   　前記第２保持回路は、前記第２キャパシタの前記一端と前記画素部との間に設けられた第２スイッチを備える、請求項８に記載の固体撮像装置。
10. 　前記画素部から前記画素信号を前記第１キャパシタにサンプリングするときに、前記第１スイッチが導通状態になり、
    　前記前記第１キャパシタが前記画素信号を保持するときに、前記第１スイッチが非導通状態になり、
    　前記画素部から前記画素信号を前記第２キャパシタにサンプリングするときに、前記第２スイッチが導通状態になり、
    　前記前記第２キャパシタが前記画素信号を保持するときに、前記第２スイッチが非導通状態になる、請求項９に記載の固体撮像装置。
11. 　前記第１および第２キャパシタは、互いに異なるタイミングで前記画素信号をサンプリングする、請求項１０に記載の固体撮像装置。
12. 　前記第１保持回路が前記画素信号のうち第１画素信号を保持し、前記選択回路が前記第１保持回路からの該第１画素信号を前記ＡＤ変換部へ出力している期間に、前記第２保持回路は、前記画素信号のうち第２画素信号をサンプリングし、
    　前記第２保持回路が前記第２画素信号を保持し、前記選択回路が前記第２保持回路からの該第２画素信号を前記ＡＤ変換部へ出力している期間に、前記第１保持回路は、前記画素信号のうち他の画素信号をサンプリングする、請求項１０に記載の固体撮像装置。
13. 　前記画素部と前記第１および第２保持回路との間に接続され前記画素信号を伝達する第１信号線に接続された負性容量回路をさらに備え、
    　前記負性容量回路は、
    　前記第１信号線に入力端子が接続されたアンプと、
    　前記アンプの前記入力端子と出力端子との間に接続されたキャパシタとを備える、請求項１に記載の固体撮像装置。
14. 　前記画素部の各画素は、互いに受光面積が異なる第１および第２光電変換素子を含む、請求項１に記載の固体撮像装置。
15. 　前記画素部の各画素は、
    　前記光電変換素子からの電荷を蓄積する第１および第２浮遊拡散層と、
    　前記第１浮遊拡散層の電位に基づいた前記画素信号を出力する増幅トランジスタと、
    　前記第１浮遊拡散層と前記第２浮遊拡散層との間に設けられた第７スイッチとを備え、
    　前記第７スイッチを非導通状態にしたときに、前記増幅トランジスタは、前記第１浮遊拡散層の電位に基づく前記画素信号を出力し、
    　前記第７スイッチを導通状態にしたときに、前記増幅トランジスタは、前記第１および第２浮遊拡散層を結合した領域の電位に基づいた前記画素信号を出力する、請求項１に記載の固体撮像装置。
16. 　前記第１保持回路は、
    　電源と前記第１トランジスタのドレインとの間に直列に接続された第３トランジスタおよび第８スイッチとをさらに備え、
    　前記第２保持回路は、
    　前記電源と前記第２トランジスタのドレインとの間に直列に接続された第４トランジスタおよび第９スイッチとをさらに備えている、請求項３に記載の固体撮像装置。
17. 　前記第３トランジスタおよび前記第８スイッチは、前記電流源に対して並列に接続されており、
    　前記第４トランジスタおよび前記第９スイッチは、前記電流源に対して並列に接続されている、請求項１６に記載の固体撮像装置。
18. 　前記第３および第４トランジスタのゲートに所定の第１電圧を印加する電圧生成回路をさらに備え、
    　前記第８スイッチが導通状態のときに、前記第３トランジスタは、前記第１トランジスタのドレインを前記第１電圧に応じたクランプ電圧に設定し、あるいは、
    　前記第９スイッチが導通状態のときに、前記第４トランジスタは、前記第２トランジスタのドレインを前記クランプ電圧に設定する、請求項１６に記載の固体撮像装置。
19. 　前記ＡＤ変換部において比較される前記１保持回路で保持された前記画素信号と比較基準信号とを等しくするオートゼロ動作において、前記第８スイッチが導通状態となり、
    　前記ＡＤ変換部において比較される前記２保持回路で保持された前記画素信号と前記比較基準信号とを等しくするオートゼロ動作において、前記第９スイッチが導通状態となる、請求項１６に記載の固体撮像装置。
    
    　

Images