WO2021251041A1 - 固体撮像素子 - Google Patents

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知憲 山下
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • This disclosure relates to a solid-state image sensor.
  • CMOS Complementary Metal
  • AD Analogue-to-Digital
  • Oxide Semiconductor There is an image sensor.
  • the dynamic range of the comparator is relatively narrow, and it is difficult to perform AD conversion of irradiation light with a wide illuminance.
  • the solid-state imaging device on one aspect of the present disclosure includes a pixel portion including a plurality of pixels, a pixel signal line for transmitting the pixel signal of the pixel, a reference signal line for transmitting a reference signal to be compared with the pixel signal, and a pixel signal.
  • a first comparator that outputs a first output signal corresponding to the pixel signal based on the voltage difference between the pixel signal and the reference signal, and a second output signal corresponding to the pixel signal based on the voltage difference between the pixel signal and the reference signal.
  • a first capacitive section provided between the pixel signal line or reference signal line and the first comparator and set to the first gain, a pixel signal line or reference signal line, and a second comparator.
  • a second capacitance section provided between the above and set to the second gain is provided.
  • the first capacitance unit includes a first input capacitance element provided between the reference signal line and the first comparator, and a second input capacitance element provided between the pixel signal line and the first comparator.
  • the second capacitance unit includes a third input capacitance element provided between the reference signal line and the second comparator, and a fourth input capacitance element provided between the pixel signal line and the second comparator. It may be included.
  • the capacitance ratio between the first input capacitance element and the second input capacitance element may be different from the capacitance ratio between the third input capacitance element and the fourth input capacitance element.
  • the capacities of the first and third input capacitance elements are substantially the same, and the capacities of the second and fourth input capacitance elements may be different from each other.
  • the gain of the first capacitance section is determined by the capacitance ratio of the first input capacitance element and the second input capacitance element, and the gain of the second capacitance section is the capacitance ratio of the third input capacitance element and the fourth input capacitance element. May be determined by.
  • the first comparator includes a first transistor in which the gate is commonly connected to the other ends of the first and second input capacitive elements, and the second comparator has a gate common to the other ends of the third and fourth input capacitance elements. It may include a second transistor connected to.
  • the first comparator further includes a first constant current source connected to one end of the first transistor, outputs a first output signal from between the first transistor and the first constant current source, and the second comparator is a second comparator.
  • a second constant current source connected to one end of the two transistors may be further included, and a second output signal may be output from between the second transistor and the second constant current source.
  • the first comparator is connected to a first constant current source connected to one end of the first transistor, a third transistor having one end connected to the first constant current source, and the other ends of the first and third transistors.
  • the first output signal is output from between the third transistor and the first mirror circuit
  • the second comparator is a second constant current source connected to one end of the second transistor.
  • the second output signal may be output from between.
  • the first comparator includes a first transistor having a gate connected to a first input capacitive element and one end connected to a second input capacitive element, and a second comparator has a gate connected to a third input capacitive element and one end. May include a second transistor connected to the fourth input capacitive element.
  • the first and third input capacitance elements are commonly connected to the reference signal line, and even if one end of each of the first and second transistors receives a pixel signal via the second and fourth input capacitance elements, respectively. good.
  • a reference signal generation unit that supplies the same reference signal to the first and third input capacitance elements may be further provided.
  • a signal processing circuit that selects either the first or second output signal according to the illuminance of the irradiation light to the pixel portion and outputs it as image data may be further provided.
  • a control unit that changes the exposure time of the pixel unit according to the illuminance of the irradiation light to the pixel unit may be further provided.
  • a control unit that controls the inclination of the reference signal according to the illuminance of the irradiation light to the pixel unit may be further provided.
  • a control unit that controls the first or second gain according to the illuminance of the irradiation light to the pixel unit may be further provided.
  • a signal processing circuit for acquiring the illuminance of the irradiation light to the pixel unit and a control unit for setting the first or second gain according to the illuminance are further provided, and the pixel unit has the set first or second gain.
  • the image may be executed to generate a pixel signal, and the signal processing circuit may convert the pixel signal to generate image data.
  • the first comparator includes a first transistor having a gate connected to the other end of the first input capacitive element and a third transistor having a gate connected to the other end of the second input capacitive element, and the second comparator is a gate. May include a second transistor connected to the other end of the third input capacitive element and a fourth transistor whose gate is connected to the other end of the fourth input capacitive element.
  • the block diagram which shows the structural example of the solid-state image sensor according to 1st Embodiment The conceptual diagram which shows the example of the solid-state image sensor which laminated the semiconductor chip of a pixel part and the semiconductor chip of a processing circuit.
  • the circuit diagram which shows the structural example of the pixel provided in the pixel part.
  • the block diagram which shows an example of the structure of a pixel part and an ADC group.
  • the figure which shows an example of the internal structure of a capacitance part and a comparator.
  • the timing diagram which shows an example of the operation of the solid-state image pickup device by 1st Embodiment.
  • the figure which shows the structural example of the solid-state image sensor according to 2nd Embodiment The figure which shows the structural example of the solid-state image sensor by the modification of 2nd Embodiment.
  • the figure which shows the structural example of the solid-state image sensor according to 3rd Embodiment The timing diagram which shows an example of the operation of the solid-state image sensor according to 3rd Embodiment.
  • the figure which shows the structural example of the solid-state image sensor according to 4th Embodiment The figure which shows the structural example of the solid-state image sensor according to the modification 1 of 1st Embodiment.
  • the timing diagram which shows the operation example of the solid-state image sensor according to the modification 3. A table showing the combination of the reference signal and the input capacitance gain according to the modification 3.
  • FIG. 1 is a block diagram showing a configuration example of the solid-state image sensor 100 according to the first embodiment.
  • the solid-state image sensor 100 includes a pixel unit 101, a timing control circuit 102, a vertical scanning circuit 103, a DAC (digital-to-analog conversion device) 104, an ADC (analog-digital conversion device) group 105, and a horizontal transfer scanning circuit. It includes 106, an amplifier circuit 107, and a signal processing circuit 108.
  • unit pixels (hereinafter, also simply referred to as pixels) including a photoelectric conversion element that photoelectrically converts incident light into a charge amount corresponding to the light amount are arranged in a matrix.
  • a pixel drive line 109 is wired for each row along the left-right direction (pixel array direction / horizontal direction of the pixel row) with respect to the matrix-shaped pixel array, and is vertical for each column.
  • the signal line 110 is wired along the vertical direction (pixel arrangement direction / vertical direction of the pixel array) in the figure.
  • One end of the pixel drive line 109 is connected to the output end corresponding to each line of the vertical scanning circuit 103. Although one pixel drive line 109 is shown for each pixel row in FIG. 1, two or more pixel drive lines 109 may be provided for each pixel row.
  • the timing control circuit 102 includes a timing generator (not shown) that generates various timing signals.
  • the timing control circuit 102 includes a vertical scanning circuit 103, a DAC 104, an ADC group 105, a horizontal transfer scanning circuit 106, etc. based on various timing signals generated by a timing generator based on a control signal or the like given from the outside. Drive control is performed.
  • the vertical scanning circuit 103 is composed of a shift register, an address decoder, and the like. Although the specific configuration is not shown here, the vertical scanning circuit 103 includes a read scanning system and a sweep scanning system.
  • the read scanning system performs selective scanning in order for each line for each unit pixel that reads a signal.
  • the sweep scanning system charges unnecessary charges from the photoelectric conversion element of the unit pixel of the reading row, which precedes the reading scanning by the time of the shutter speed with respect to the reading row in which the reading scanning is performed by the reading scanning system.
  • Sweep (reset) Sweep scan is performed.
  • the so-called electronic shutter operation is performed by sweeping out (resetting) unnecessary charges by this sweeping scanning system.
  • the electronic shutter operation refers to an operation of discarding the optical charge of the photoelectric conversion element and starting a new exposure (starting the accumulation of the optical charge).
  • the signal read by the read operation by the read scanning system corresponds to the amount of light incidented after the read operation or the electronic shutter operation immediately before the read operation.
  • the period from the read timing by the immediately preceding read operation or the sweep timing by the electronic shutter operation to the read timing by the current read operation is the light charge accumulation time (exposure time) in the unit pixel.
  • the pixel signal VSL output from each unit pixel of the pixel row selected and scanned by the vertical scanning circuit 103 is supplied to the ADC group 105 via a plurality of vertical signal lines 110 corresponding to each column.
  • the DAC 104 as a reference signal generation unit generates a reference signal RAMP which is a signal of a lamp waveform that changes linearly, and supplies the reference signal RAMP to the ADC group 105.
  • the DAC 104 is commonly connected to the plurality of comparators 121 via the reference signal line 114, and supplies the same reference signal RAMP to the plurality of comparators 121.
  • the reference signal line 114 transmits the reference signal RAMP to the plurality of comparators 121.
  • the ADC group 105 includes a plurality of comparators 121, a plurality of counters 122, and a plurality of latch circuits 123. Although only one ADC group 105 is shown in FIG. 1, the ADC group 105 is divided into a plurality of ADC groups 105a and 105b as shown in FIG. 2 or FIG. The configurations of the ADC groups 105a and 105b will be described later.
  • the comparator 121, the counter 122, and the latch circuit 123 are provided corresponding to the pixel trains of the pixel unit 101, respectively, and form an ADC.
  • the comparator 121 compares the voltage of the signal obtained by adding the pixel signal VSL and the reference signal RAMP output from each pixel via the capacitance with a predetermined reference voltage, and supplies an output signal indicating the comparison result to the counter 122. do.
  • the counter 122 generates an analog pixel signal by counting the time until the signal obtained by adding the pixel signal VSL and the reference signal RAMP via the capacitance exceeds a predetermined reference voltage based on the output signal of the comparator 121. It is converted into a digital pixel signal represented by a count value. The counter 122 supplies the count value to the latch circuit 123.
  • the latch circuit 123 holds the count value supplied from the counter 122. Further, the latch circuit 123 takes a difference between the count value of the D phase corresponding to the pixel signal of the signal level and the count value of the P phase corresponding to the pixel signal of the reset level, thereby performing CDS (Correlated Double Sampling: correlation). Double sampling).
  • the horizontal transfer scanning circuit 106 is composed of a shift register, an address decoder, and the like, and sequentially selects and scans circuit portions corresponding to the pixel strings of the ADC group 105. By the selective scanning by the horizontal transfer scanning circuit 106, the digital pixel signals held in the latch circuit 123 are sequentially transferred to the amplifier circuit 107 via the horizontal transfer line 111.
  • the amplifier circuit 107 amplifies the digital pixel signal supplied from the latch circuit 123 and supplies it to the signal processing circuit 108.
  • the signal processing circuit 108 performs predetermined signal processing on the digital pixel signal supplied from the amplifier circuit 107 to generate two-dimensional image data. For example, the signal processing circuit 108 corrects vertical line defects and point defects, or clamps signals, and performs digital signal processing such as parallel-serial conversion, compression, coding, addition, averaging, and intermittent operation. Or something. The signal processing circuit 108 outputs the generated image data to a subsequent device.
  • the solid-state image sensor 100 shown in FIG. 1 may be configured as one semiconductor chip as a whole, or may be configured as a plurality of semiconductor chips.
  • the pixel unit 101 and other processing circuits may be formed as separate semiconductor chips 511 and 512, and the semiconductor chips 511 and the semiconductor chips 512 may be laminated. ..
  • FIG. 2 is a conceptual diagram showing an example of a solid-state image sensor 100 in which a semiconductor chip 511 of a pixel portion 101 and a semiconductor chip 512 of a processing circuit are laminated.
  • the solid-state image sensor 100 is composed of two semiconductor chips 511 and 512 that are laminated.
  • the number of stacked semiconductor chips may be three or more.
  • the semiconductor chip 511 includes a pixel portion 101 formed on a semiconductor substrate.
  • the semiconductor chip 512 includes ADC groups 105a and 105b formed on another semiconductor substrate, a logic circuit 516, and a peripheral circuit 517.
  • the ADC group 105 is divided into a plurality of portions (105a, 105b), and is set to have different gains, for example.
  • the logic circuit 516 includes a timing control circuit 102, a vertical scanning circuit 103, a DAC 104, a horizontal transfer scanning circuit 106, and the like.
  • the peripheral circuit 517 includes a processing circuit 108 and the like.
  • Each pixel of the pixel portion 101 of the semiconductor chip 511 and the element of the processing circuit (105a, 105b, 516, 517) of the semiconductor chip 512 are, for example, a TSV (Through Silicon Via) provided in the via regions 513 and 514. It may be electrically connected using a through electrode or the like.
  • the ADC groups 105a and 105b can transmit and receive signals to and from the pixel unit 101 via the TSV.
  • both semiconductor chips may be bonded together so that the wiring of the semiconductor chip 511 and the wiring of the semiconductor chip 512 are in contact with each other (Cu-Cu bonding).
  • the pixel unit 101 and a part of the processing circuit (105a, 105b, 516, 517) may be configured as one semiconductor chip 511, and the other configurations may be configured as another semiconductor chip 512. ..
  • FIG. 3 is a circuit diagram showing a configuration example of the pixel 150 provided in the pixel unit 101.
  • the pixel 150 includes, for example, a photodiode 151 as a photoelectric conversion element, and has four transistors, a transfer transistor 152, an amplification transistor 154, a selection transistor 155, and a reset transistor 156, as active elements for the photodiode 151.
  • the photodiode 151 photoelectrically converts the incident light into an electric charge (here, an electron) in an amount corresponding to the amount of the light.
  • the transfer transistor 152 is connected between the photodiode 151 and the FD (floating diffusion) 153.
  • the transfer transistor 152 transfers the electric charge stored in the photodiode 151 to the FD 153 when it is turned on by the drive signal TX supplied from the vertical scanning circuit 103.
  • the gate of the amplification transistor 154 is connected to the FD 153.
  • the amplification transistor 154 is connected to the vertical signal line 110 via the selection transistor 155, and constitutes a constant current source 157 outside the pixel unit 101 and a source follower.
  • the selection transistor 155 is turned on by the drive signal SEL supplied from the vertical scanning circuit 103, the amplification transistor 154 amplifies the potential of the FD 153 and outputs a pixel signal indicating a voltage corresponding to the potential to the vertical signal line 110. Then, the pixel signal output from each pixel 150 is supplied to each comparator 121 of the ADC group 105 via the vertical signal line 110.
  • the reset transistor 156 is connected between the power supply VDD and the FD153.
  • the reset transistor 156 is turned on by the drive signal RST supplied from the vertical scanning circuit 103, the potential of the FD 153 is reset to the potential of the power supply VDD.
  • FIG. 4 is a block diagram showing an example of the configuration of the pixel unit 101 and the ADC groups 105a and 105b.
  • Each pixel row of the plurality of pixels 150 included in the pixel unit 101 is connected to both the ADC groups 105a and 105b via the vertical signal line 110, respectively.
  • the vertical signal line 110 is provided for each pixel row composed of a plurality of pixels 150, and the same pixel signal VSL is transmitted from the selected pixel 150 in the pixel row.
  • FIG. 4 displays only one pixel 150 with respect to the vertical signal line 110, but the vertical signal line 110 is shared by a plurality of pixels 150 in the pixel array as shown in FIG. There is.
  • the ADC group 105a includes a plurality of capacitance units 120a and a plurality of comparators 121a provided corresponding to each of the pixel rows.
  • the capacitance unit 120a is connected to the vertical signal line 110, and transmits the pixel signal VSL from the pixel 150 to the comparator 121a. At this time, the capacitance of the capacitance unit 120a can be changed in order to set the input capacitance gain of the pixel signal VSL.
  • the comparator 121a receives the pixel signal VSL via the capacitance unit 120a, and outputs the result of comparing the pixel signal VSL and the reference signal RAMP to the counter 122 in FIG.
  • the ADC group 105b includes a plurality of capacitance units 120b and a plurality of comparators 121b provided corresponding to each of the pixel rows.
  • the capacitance unit 120b is connected to the vertical signal line 110, and transmits the pixel signal VSL from the pixel 150 to the comparator 121b. At this time, the capacitance of the capacitance unit 120b can be changed in order to set the input capacitance gain of the pixel signal VSL.
  • the comparator 121b receives the pixel signal VSL via the capacitance unit 120b, and outputs the result of comparing the pixel signal VSL and the reference signal RAMP to the counter 122 in FIG.
  • the capacitance units 120a and 120b have different input capacitance gains from each other.
  • the capacitance section 120a has a relatively low input capacitance gain
  • the capacitance section 120b has a relatively high input capacitance gain.
  • the input capacitance gain is the transmission rate of the pixel signal VSL with respect to the reference signal RAMP.
  • the input capacitance gain is high, the transmissibility of the pixel signal VSL becomes large, and the solid-state image sensor 100 can accurately detect even low-illuminance irradiation light.
  • the input capacitance gain is low, the transmission rate of the pixel signal VSL becomes small, and the solid-state image sensor 100 can detect high-illuminance irradiation light in a short time.
  • the input capacitance gain can be controlled by changing the capacitance ratio between the capacitive element transmitting the pixel signal VSL and the capacitive element transmitting the reference signal RAMP.
  • the capacitance unit 120a is used to detect high-illuminance irradiation light by having a relatively low input capacitance gain.
  • the capacitance unit 120b is used to detect low illuminance irradiation light by having a relatively high input capacitance gain.
  • each pixel 150 is connected to a plurality of ADC groups 105a and 105b having different input capacitance gains, respectively, via the corresponding vertical signal lines 110.
  • FIG. 5 is a diagram showing an example of the internal configuration of the capacitance units 120a and 120b and the comparators 121a and 121b.
  • the capacitance unit 120a as the first capacitance unit is provided between the vertical signal line 110 or the reference signal line 114 and the comparator 121a, and is set to a low gain as the first gain.
  • the capacitance unit 120a includes an input capacitance element Crmpa and an input capacitance element Cvsla.
  • the input capacitance element Crmpa as the first input capacitance element is provided between the reference signal line 114 and the gate of the transistor Tp1a of the comparator 121a.
  • the input capacitance element Cvsla as the second input capacitance element is provided between the vertical signal line 110 and the comparator 121a.
  • one ends of the input capacitance elements Crmpa and Cvsla are connected to the vertical signal line 110 and the reference signal line 114, respectively.
  • the other ends of the input capacitance elements Crmpa and Cvsla are commonly connected to the gate of the transistor Tp1a.
  • the capacitance unit 120b as the second capacitance unit is provided between the vertical signal line 110 or the reference signal line 114 and the comparator 121b, and is set to a high gain as the second gain. The second gain is higher than the first gain.
  • the capacitance unit 120b includes an input capacitance element Crmpb and an input capacitance element Cvslb.
  • the input capacitance element Crmpb as the third input capacitance element is provided between the reference signal line 114 and the gate of the transistor Tp1b of the comparator 121b.
  • the input capacitance element Cvslb as the fourth input capacitance element is provided between the vertical signal line 110 and the comparator 121b.
  • one ends of the input capacitance elements Crmpb and Cvslb are connected to the vertical signal line 110 and the reference signal line 114, respectively.
  • the other ends of the input capacitance elements Crmpb and Cvslb are commonly connected to the gate of the transistor Tp1b.
  • the capacitance units 120a and 120b share the corresponding reference signal line 114 and also share the corresponding vertical signal line 110. Therefore, one end of the input capacitance elements Crmpa and Crmpb is commonly connected to the reference signal line 114. Both ends of the input capacitance elements Cvsla and Cvslb are commonly connected to the vertical signal line 110 via the vertical signal line 110.
  • the capacities of the input capacitance elements Crmpa and Crmpb are substantially equal to each other, but the capacities of the input capacitance elements Cvsla and Cvslb are different from each other. Therefore, the capacitance ratio between the input capacitance element Crmpa and the input capacitance element Cvsla (input capacitance gain Ga of the capacitance unit 120a) is the capacitance ratio between the input capacitance element Crmpb and the input capacitance element Cvslb (input capacitance gain Gb of the capacitance unit 120b). Is different.
  • the input capacitance gain Ga of the capacitance unit 120a is determined by the capacitance ratio of the input capacitance element Cvsla to the input capacitance element Crmpa (for example, Cvsla / Cvsla + Crmpa).
  • the input capacitance gain Gb of the capacitance unit 120b is determined by the capacitance ratio of the input capacitance element Crmpb to the input capacitance element Cvslb (for example, Cvslb / Cvslb + Crmpb).
  • the input capacitance gain Gb of the capacitance unit 120b is set to be larger than the input capacitance gain Ga of the capacitance unit 120a.
  • the input capacitance elements Crmpa, Crmpb, Cvsla, and Cvslb are variable capacitance elements.
  • the input capacitance elements Crmpa, Crmpb, Cvsla, and Cvslb are adjusted by changing the number of elements of the same capacitance connected in parallel or in series by trimming, a switch (not shown), or the like.
  • the trimming or switching of the input capacitance elements Crmpa, Crmpb, Cvsla, and Cvslb may be performed at the time of manufacture or shipment of the solid-state image sensor 100.
  • switching of the input capacitance elements Crmpa, Crmpb, Cvsla, and Cvslb may be executed by switching the switches SWc1 and SWc2 based on the illuminance of the irradiation light.
  • the comparator 121a as the first comparator is connected to the capacitance unit 120a, and is a single that outputs (amplifies) the output signal OUTa corresponding to the pixel signal VSL based on the voltage difference between the pixel signal VSL and the reference signal RAMP. It is a type amplifier.
  • the comparator 121a includes an n-type transistor Tn1a, a p-type transistor Tp1a, and an n-type transistor Tn2a.
  • the transistors Tn1a, Tp1a, and Tn2a are connected in series between the power supply Vdd and the ground GND in this order.
  • the drain of the transistor Tn1a is connected to the power supply Vdd, and its source is connected to the source of the transistor Tp1a.
  • the transistor Tn1a functions as an LDO (Low Dropout) linear regulator.
  • the gate of the transistor Tp1a as the first transistor is commonly connected to the other ends of the input capacitance elements Crmpa and Cvsla.
  • the source of the transistor Tp1a is connected to the source of the transistor Tn1a, and the drain of the transistor Tp1a is connected to the output terminal and the drain of the transistor Tn2a.
  • the transistor Tp1a changes from the conduction state to the non-conduction state and inverts the level of the output signal OUTa. That is, the transistor Tp1a functions as an amplifier that amplifies and detects the level of the pixel signal VSL.
  • the transistor Tn2a functions as a constant current source for passing a constant current through the transistor Tp1a.
  • the AZ switch SW1a is connected between the gate of the transistor Tp1a and the output terminal Touta, and performs auto-zero operation by equalizing the potential between the gate of the transistor Tp1a and the output terminal Touta before detecting the pixel signal VSL. ..
  • the comparator 121a outputs an output signal OUTa as a first output signal from the output unit between the transistor Tp1a and the transistor Tn2a.
  • the comparator 121b as the second comparator is connected to the capacitance unit 120b, and outputs an output signal OUT2 corresponding to the pixel signal VSL based on the voltage difference between the pixel signal VSL and the reference signal RAMP.
  • the comparator 121b includes an n-type transistor Tn1b, a p-type transistor Tp1b, and an n-type transistor Tn2b.
  • the transistors Tn1b, Tp1b, and Tn2b are connected in series between the power supply Vdd and the ground voltage GND in this order.
  • the drain of the transistor Tn1b is connected to the power supply Vdd, and its source is connected to the source of the transistor Tp1b.
  • the transistor Tn1b functions as an LDO linear regulator in the same manner as the transistor Tn1a.
  • the gate of the transistor Tp1b as the second transistor is commonly connected to the other ends of the input capacitance elements Crmpb and Cvslb.
  • the source of the transistor Tp1b is connected to the source of the transistor Tn1b, and the drain of the transistor Tp1b is connected to the output terminal and the drain of the transistor Tn2b.
  • the transistor Tp1b changes from the conduction state to the non-conduction state and inverts the level of the output signal OUTb. That is, the transistor Tp1b functions as an amplifier that amplifies and detects the level of the pixel signal VSL.
  • the transistor Tn2b functions as a constant current source for passing a constant current through the transistor Tp1b.
  • the AZ switch SW1b is connected between the gate of the transistor Tp1b and the output terminal Toutb, and performs auto-zero operation by equalizing the potential between the gate of the transistor Tp1a and the output terminal Toutb before detecting the pixel signal VSL. ..
  • the comparator 121b outputs an output signal OUTb as a second output signal from the output unit between the transistor Tp1b and the transistor Tn2b.
  • the current sources CS1a and CS1b are connected to the vertical signal line 110, and are configured to pass a constant current through the vertical signal line 110.
  • the configuration of the comparator 121b is the same as the configuration of the comparator 121a. That is, the transistors Tn1a and Tn1b have the same configuration as each other, the transistors Tp1a and Tp1b have the same configuration as each other, and the transistors Tn2a and Tn2b also have the same configuration as each other.
  • the gains Ga and Gb of the ADC groups 105a and 105b are almost determined by the difference between the capacitance ratio of the input capacitance element Cvsla to the input capacitance element Crmpa and the capacitance ratio of the input capacitance element Cvslb to the input capacitance element Crmpb.
  • the ADC group 105a outputs the comparison result between the pixel signal VSL and the reference signal RAMP as an output signal OUTa with a low gain.
  • the ADC group 105b outputs the comparison result between the pixel signal VSL and the reference signal RAMP as an output signal OUTb with a high gain.
  • the solid-state image sensor 100 can detect irradiation light having a wide dynamic range (HDR (High Dynamic Range)) from low illuminance to high illuminance.
  • HDR High Dynamic Range
  • FIG. 6 is a timing diagram showing an example of the operation of the solid-state image sensor 100 according to the first embodiment.
  • the horizontal axis shows time.
  • the vertical axis shows the drive signal of the AZ switches SW1a and SW1b, the pixel signal VSL, the reference signal RAMP, the gate voltage of the transistors Tp1a and Tp1b, and the voltage levels (signal levels) of the output signals OUTa and OUTb. It is assumed that the transistors Tn1a and Tn1b are always on during signal detection. Further, it is assumed that the transistors Tn2a and Tn2b have a constant current flowing through the transistors Tp1a and Tp1b.
  • the FD153 of the pixel 150 to be read is reset, and the pixel signal VSL is set to the reset level.
  • the reference signal RAMP is set to a predetermined reset level.
  • the drive signals of the AZ switches SW1a and SW1b are set to a high level, and the auto-zero operation of the comparators 121a and 121b is performed.
  • the AZ switch SW1a is turned on, the gate of the transistor Tp1a and the output unit Touta are connected, and the input / output of the comparator 121a is short-circuited.
  • the gate voltage of the transistor Tp1a and the voltage of the output signal OUTa converge to a voltage close to the middle between the high level and the low level of the output signal OUTa. This converged voltage becomes the reference voltage of the comparator 121a.
  • the AZ switch SW1b also performs an auto-zero operation with respect to the comparator 121b in the same manner as the AZ switch SW1a. That is, the AZ switch SW1b is turned on, the gate of the transistor Tp1b and the output unit Toub are connected, and the input / output of the comparator 121b is short-circuited. As a result, the gate voltage of the transistor Tp1b and the voltage of the output signal OUTb converge to a voltage close to the middle between the high level and the low level of the output signal OUTb. This converged voltage becomes the reference voltage of the comparator 121b.
  • the drive signals of the AZ switches SW1a and SW1b are set to the low level, the AZ switches SW1a and SW1b are turned off, and the auto-zero operation of the comparators 121a and 121b ends.
  • the voltage of the transistors Tp1a and Tp1b and the voltage of the output signals OUTa and OUTb are maintained as the reference voltage. Since the configurations of the comparators 121a and 121b are the same, the reference voltages of the comparators 121a and 121b are almost the same.
  • the voltage of the reference signal RAMP drops by a predetermined value from the reset level.
  • the gate voltage of the transistors Tp1a and Tp1b becomes lower than the reference voltage, and the output signals OUTa and OUTb become high levels.
  • the voltage level of the reference signal RAMP increases linearly. Along with this, the gate voltages of the transistors Tp1a and Tp1b also increase linearly. Further, the counter 122 in FIG. 1 starts counting.
  • the voltage of the reference signal RAMP is reset to the reset voltage.
  • the gate voltage of the transistors Tp1a and Tp1b returns to the reference voltage, and the output signals OUTa and OUTb become substantially equal to the reference voltage.
  • the transfer transistor 152 of the pixel 150 is turned on, and the charge accumulated in the photodiode 151 during the exposure period is transferred to the FD 153.
  • the pixel signal VSL becomes the signal level, and the gate voltage of the transistors Tp1a and Tp1b is lowered from the reference voltage by a value corresponding to the signal level.
  • the output signals OUTa and OUTb become high level.
  • the output signals OUTa and OUTb are held at values close to the reference voltage.
  • the voltage of the reference signal RAMP is lowered by a predetermined value from the reset level, as at time t4.
  • the gate voltage of the transistors Tp1a and Tp1b is further lowered from the signal level.
  • the voltage level of the reference signal RAMP increases linearly as at time t5. Along with this, the gate voltages of the transistors Tp1a and Tp1b also increase linearly. Further, the counter 122 starts counting.
  • the output signals OUTa and OUTb are inverted to the low level.
  • the level of the gate voltage of the transistors Tp1a and Tp1b does not decrease so much in the pixel signal VSL as shown in line L1.
  • the gate voltage of the transistors Tp1a and Tp1b exceeds the reference voltage, and the output signals OUTa and OUTb are inverted to the low level.
  • the gate voltage of the transistors Tp1a and Tp1b exceeds the reference voltage at t9-2, and the output signals OUTa and OUTb Flip to low level.
  • the gate voltage of the transistors Tp1a and Tp1b exceeds the reference voltage and the output signals OUTa and OUTb are low at a relatively late time t9-3. Invert to level.
  • the period from the start of the increase of the reference signal RAMP to the inversion of the output signals OUTa and OUTb differs depending on the illuminance of the irradiation light.
  • the count value of the counter 122 when the output signals OUTa and OUTb are inverted to the low level is held in the latch circuit 123 of FIG. 1 as the value of the pixel signal VSL of the D phase (signal level).
  • the latch circuit 123 latches both the output signals OUTa and OUTb.
  • the latch circuit 123 performs CDS by taking the difference between the D-phase pixel signal VSL and the P-phase pixel signal VSL read between time t5 and time t6. In this way, AD conversion of the pixel signal VSL is performed.
  • the AD conversion is performed in each of the ADC groups 105a and 105b, and is performed for the pixel signal VSL detected at different input capacitance gains.
  • the digital image data from the ADC group 105a and the digital image data from the ADC group 105b are transmitted to the signal processing circuit 108, respectively.
  • the digital image data from the ADC groups 105a and 105b also have values based on the illuminance of the irradiation light.
  • the signal processing circuit 108 selects or generates a pixel signal using either or both of the output signals OUTa and OUTb, and generates image data. At this time, the signal processing circuit 108 may select the output signals OUTa and OUTb according to the illuminance of the irradiation light.
  • the voltage of the reference signal RAMP is set to the reset voltage as in time t6.
  • the gate voltage of the transistors Tp1a and Tp1b returns to the reference voltage, and the output signal OUT1 becomes substantially equal to the reference voltage.
  • the same operation as the times t1 to t10 is repeated.
  • the ADC groups corresponding to each pixel row are divided into a plurality of ADC groups 105a and 105b having different gains from each other.
  • the gains of the ADC groups 105a and 105b are set by the input capacitance gains Ga and Gb of the capacitance units 120a and 120b, respectively.
  • the signal processing circuit 108 selects or generates a pixel signal using either or both of the output signals OUTa and OUTb generated by detecting the pixel signal with a plurality of gains, and generates image data. Can be done.
  • the signal processing circuit 108 may select the output signals OUTa and OUTb according to the illuminance (light intensity) of the irradiation light. For example, when the illuminance of the irradiation light is relatively strong, the signal processing circuit 108 selects the output signal OUTa detected by the ADC group 105a with a low gain and generates image data. When the illuminance of the irradiation light is relatively weak, the signal processing circuit 108 selects the output signal OUTb detected by the ADC group 105b with a high gain and generates image data.
  • the solid-state image sensor 100 can image with high sensitivity (fine gradation) even with low-illuminance irradiation light, and also with high-illuminance irradiation light without saturation in a short time (low power consumption). can do. That is, the solid-state image sensor 100 according to the present embodiment can take an image in a wide dynamic range (HDR) according to the illuminance of the irradiation light.
  • HDR wide dynamic range
  • the ADC group corresponding to each pixel row is divided into a plurality of ADC groups 105a and 105b and connected in parallel.
  • the ADC groups 105a and 105b are provided on both sides of the logic circuit 516 and the peripheral circuit 517, and are separated from each other. If a plurality of ADCs having different gains are adjacent to each other, the output signals from the plurality of ADCs may affect each other due to the proximity effect.
  • the ADC groups 105a and 105b according to the present embodiment are separated from each other, it is possible to suppress mutual influence even if they have different gains. This allows the solid-state image sensor 100 to generate accurate image data.
  • the gains of the ADC groups 105a and 105b are set by the capacitance ratio of the input capacitance elements Crmpa and Cvsla of the capacitance unit 120a and the capacitance ratio of the input capacitance elements Crmpb and Cvslb of the capacitance unit 120b, respectively.
  • the pixel signal VSL and the reference signal RAMP may be the same and common to the ADC groups 105a and 105b.
  • the DAC 104 is commonly provided for the ADC groups 105a and 105b, and the same reference signal RAMP may be supplied to the ADC groups 105a and 105b via the reference signal line 114. ..
  • the DAC 104 can be shared, so that the overall size of the solid-state image pickup device 100 can be kept small.
  • the DAC 104 may be provided corresponding to each of the plurality of ADC groups 105a and 105b.
  • the comparators 121a and 121b are composed of a single type amplifier. Therefore, as compared with the case of using a differential amplifier as in the second embodiment, the solid-state image pickup device 100 according to the first embodiment can reduce the current consumption by almost half and reduce the power consumption.
  • the input voltage of the comparators 121a and 121b is an addition signal of the pixel signal VSL and the reference signal RAMP.
  • the input voltage of the comparators 121a and 121b becomes the difference voltage between the pixel signal VSL and the reference signal RAMP, and the amplitude becomes small.
  • the voltage fluctuations of the comparators 121a and 121b can be reduced, and the voltage of the power supply Vdd can be lowered.
  • the power consumption of the solid-state image sensor 100 can be reduced.
  • FIG. 8A is a diagram showing a configuration example of the solid-state image sensor 100 according to the second embodiment.
  • the configurations of the comparators 121a and 121b are different from those in the first embodiment.
  • Other configurations including the capacitance units 120a and 120b may be the same as the corresponding configurations of the first embodiment.
  • the comparator 121a is a differential circuit connected to the capacitance unit 120a and outputs an output signal OUTa according to the pixel signal VSL based on the voltage difference between the pixel signal VSL and the reference signal RAMP.
  • the comparator 121a includes p-type transistors Tp2a to Tp4a, a current mirror circuit CMa, AZ switches SW2a and SW3a, and a capacitive element C1a.
  • the source of the transistor Tp2a is connected to the power supply Vdd, and its drain is commonly connected to the source of the transistors Tp3a and Tp4a.
  • the gate of the transistor Tp3a as the first transistor is commonly connected to the other ends of the input capacitance elements Crmpa and Cvsla.
  • the source of the transistor Tp3a is connected to the drain of the transistor Tp2a, and the drain of the transistor Tp3a is connected to the current mirror circuit CMa.
  • the gate of the transistor Tp4a as the third transistor is connected to the ground GND via the capacitive element C1a.
  • the source of the transistor Tp4a is connected to the drain of the transistor Tp2a in common with the source of the transistor Tp3a.
  • the drain of the transistor Tp4a is connected to the current mirror circuit CMa and the output unit Touta.
  • the current mirror circuit CMa as the first mirror circuit is connected between the drain of the transistors Tp3a and Tp4a and the ground GND, and is configured to pass a current substantially equal to the transistors Tp3a and Tp4a. More specifically, the current mirror circuit CMa includes an n-type transistor Tn3a connected between the transistor Tp3a and the ground GND, and an n-type transistor Tn4a connected between the transistor Tp4a and the ground GND. The gates of the transistors Tn3a and Tn4a are commonly connected to the drain of the transistor Tn3a.
  • the AZ switch SW2a is connected between the gate and drain of the transistor Tp3a, and performs auto-zero operation by equalizing the potential between the gate and drain of the transistor Tp3a before detecting the pixel signal VSL.
  • the AZ switch SW3a is connected between the gate and drain of the transistor Tp4a, and performs auto-zero operation by equalizing the potential between the gate and drain of the transistor Tp4a before detecting the pixel signal VSL.
  • the transistor Tp3a changes from a conductive state to a non-conducting state when the voltage level of the added signal of the pixel signal VSL and the reference signal RAMP exceeds the reference voltage.
  • the current mirror circuit CMa causes a current that is obtained by multiplying the current flowing through the transistor Tp3a by a predetermined mirror ratio to flow through the transistor Tp4a.
  • the transistor Tp4a generates a voltage level of the output signal OUTa according to the current flowing through the transistor Tp3a.
  • the transistor Tp4a flows a predetermined current in the same manner as the transistor Tn3a, so that the output signal OUTa is inverted from the low level to the high level. That is, the comparator 121a inverts the level of the output signal OUTa when the voltage level of the addition signal of the pixel signal VSL and the reference signal RAMP exceeds the reference voltage, as in the case of the first embodiment.
  • the comparator 121b is a differential circuit connected to the capacitance unit 120b and outputs an output signal OUTb according to the pixel signal VSL based on the voltage difference between the pixel signal VSL and the reference signal RAMP.
  • the comparator 121b includes p-type transistors Tp2b to Tp4b, a current mirror circuit CMb, AZ switches SW1b and SW2b, and a capacitive element C1b.
  • the source of the transistor Tp2b is connected to the power supply Vdd, and its drain is commonly connected to the source of the transistors Tp3b and Tp4b.
  • the gate of the transistor Tp3b as the second transistor is commonly connected to the other ends of the input capacitance elements Crmpb and Cvslb.
  • the source of the transistor Tp3b is connected to the drain of the transistor Tp2b, and the drain of the transistor Tp3b is connected to the current mirror circuit CMb.
  • the gate of the transistor Tp4b as the fourth transistor is connected to the ground GND via the capacitive element C1b.
  • the source of the transistor Tp4b is connected to the drain of the transistor Tp2b in common with the source of the transistor Tp3b.
  • the drain of the transistor Tp4b is connected to the current mirror circuit CMb and the output unit Toub.
  • the current mirror circuit CMb as the second mirror circuit is connected between the drain of the transistors Tp3b and Tp4b and the ground GND, and is configured to pass a current substantially equal to the transistors Tp3b and Tp4b. More specifically, the current mirror circuit CMb includes an n-type transistor Tn3b connected between the transistor Tp3b and the ground GND, and an n-type transistor Tn4b connected between the transistor Tp4b and the ground GND. The gates of the transistors Tn3b and Tn4b are commonly connected to the drain of the transistors Tn3b.
  • the AZ switch SW2b is connected between the gate and drain of the transistor Tp3b, and performs auto-zero operation by equalizing the potential between the gate and drain of the transistor Tp3b before detecting the pixel signal VSL.
  • the AZ switch SW3b is connected between the gate and drain of the transistor Tp4b, and performs auto-zero operation by equalizing the potential between the gate and drain of the transistor Tp4b before detecting the pixel signal VSL.
  • the transistor Tp3b changes from a conductive state to a non-conducting state when the voltage level of the added signal of the pixel signal VSL and the reference signal RAMP exceeds the reference voltage.
  • the current mirror circuit CMb causes a current obtained by multiplying the current flowing through the transistor Tp3b by a predetermined mirror ratio to flow through the transistor Tp4b.
  • the transistor Tp4b generates a voltage level of the output signal OUTb according to the current flowing through the transistor Tp3b.
  • the transistor Tp4b passes a predetermined current in the same manner as the transistor Tn3b, so that the output signal OUTb is inverted from the low level to the high level. That is, the comparator 121b inverts the level of the output signal OUTb when the voltage level of the addition signal of the pixel signal VSL and the reference signal RAMP exceeds the reference voltage, as in the case of the first embodiment.
  • FIG. 8B is a diagram showing a configuration example of the solid-state image sensor 100 according to the modified example of the second embodiment.
  • the comparators 121a and 121b function as a differential circuit between the pixel signal VSL and the reference signal RAMP.
  • the other end of the input capacitance element Cvsla is not connected to the gate of the transistor Tp3a, but is connected to the gate of the transistor Tp4a.
  • the other end of the input capacitance element Cvslb is not connected to the gate of the transistor Tp3b, but is connected to the gate of the transistor Tp4b.
  • the input capacitance elements Cgnda and Cgndb are connected between the gate of the transistors Tp3a and Tp3b and the ground GND, respectively.
  • the input capacitance elements Cgnda and Cgndb are variable capacitance elements.
  • a variable capacitance element similar to the input capacitance elements Crmpa and Crmp may be used.
  • the input capacitance element gains Ga and Gb are set by making the capacitances of the input capacitance elements Cgnda and Cgndb different from each other.
  • the comparator 121a amplifies the difference between the pixel signal VSL and the reference signal RAMP and outputs the output signal OUTa.
  • the comparator 121b amplifies the difference between the pixel signal VSL and the reference signal RAMP and outputs the output signal OUTb.
  • the input capacitance gain Ga of the capacitance unit 120a is determined by the capacitance ratio of the input capacitance elements Crmpa and Cgnda.
  • the input capacitance gain Gb of the capacitance unit 120b is determined by the capacitance ratio of the input capacitance elements Crmpb and Cgndb.
  • FIG. 8C is a diagram showing a configuration example of the solid-state image sensor 100 according to another modification of the second embodiment.
  • the input capacitance elements Cgnda and Cgndb are connected between the gate of the transistors Tp4a and Tp4b and the ground GND, respectively.
  • the input capacitance element gains Ga and Gb are set by making the capacitances of the input capacitance elements Cgnda and Cgndb different from each other.
  • the input capacitance gain Ga of the capacitance unit 120a is determined by the capacitance ratio of the input capacitance elements Cvsla and Cgnda.
  • the input capacitance gain Gb of the capacitance unit 120b is determined by the capacitance ratio of the input capacitance elements Cvslb and Cgndb.
  • Other configurations of this modification may be the same as the configuration of the modification of FIG. 8B.
  • the operation of this modification may be the same as the operation of the second embodiment. Therefore, this modification can also obtain the same effect as that of the second embodiment.
  • FIG. 9 is a diagram showing a configuration example of the solid-state image sensor 100 according to the third embodiment.
  • the configurations of the comparators 121a and 121b and the vertical signal line 110 are different from those in the first embodiment.
  • Other configurations including the capacitance units 120a and 120b may be the same as the corresponding configurations of the first embodiment.
  • the constant current source CS1a is connected to each vertical signal line 110.
  • the constant current source CS1a detects a pixel signal
  • a predetermined constant current is passed through the vertical signal line 110, and the pixel signal VSL is generated in the vertical signal line 110.
  • the comparator 121a includes an n-type transistor Tn5a, a p-type transistor Tp5a, a constant current source CS2a, and AZ switches SW4a and SW5a.
  • the gate of the transistor Tn5a is connected to the other end of the input capacitance element Cvsla.
  • the drain of the transistor Tn5a is connected to the power supply Vdd, and its source is connected to the source of the transistor Tp5a.
  • the transistor Tn5a generates a signal having a voltage level corresponding to the pixel signal VSL and transmits the signal to the source of the transistor Tp5a.
  • the gate of the transistor Tp5a as the first transistor is connected to the other end of the input capacitance element Crmpa.
  • the source of the transistor Tp5a is connected to the source of the transistor Tn5a, and its drain is connected to the constant current source CS2a and the output unit Touta.
  • the transistor Tp5a is in a conduction state based on the voltage difference Vgs between the source voltage and the gate voltage.
  • the voltage level of the reference signal RAMP is linearly decreased from a level higher than that of the pixel signal VSL.
  • the transistor Tp5a changes from the non-conducting state to the conducting state.
  • the constant current source CS2a passes a constant current through the transistors Tn5a and Tp5a. Therefore, when the transistor Tp5a is in the non-conducting state, the output signal OUTa is at the low level, and when the transistor Tp5a is in the conducting state, the output signal OUTa is at the high level.
  • the transistor Tp5a can generate an output signal OUTa in which the difference voltage between the pixel signal VSL and the reference signal RAMP is amplified.
  • the input capacitance elements Cgnda and Cgndb are connected between the gate of the transistors Tp5a and Tp5b and the ground GND, respectively.
  • the input capacitance elements Cgnda and Cgndb are variable capacitance elements.
  • a variable capacitance element similar to the input capacitance elements Crmpa and Crmp may be used.
  • the input capacitance element gains Ga and Gb are set by making the capacitances of the input capacitance elements Cgnda and Cgndb different from each other.
  • the AZ switch SW4a is connected between the gate and the drain of the transistor Tn5a, and performs an auto-zero operation by equalizing the potential between the gate and the drain of the transistor Tn5a before detecting the pixel signal VSL.
  • the AZ switch SW5a is connected between the gate and drain of the transistor Tp5a, and performs auto-zero operation by equalizing the potential between the gate and drain of the transistor Tp5a before detecting the pixel signal VSL.
  • the comparator 121b includes an n-type transistor Tn5b, a p-type transistor Tp5b, a constant current source CS2b, and AZ switches SW4b and SW5b.
  • the gate of the transistor Tn5b is connected to the other end of the input capacitance element Cvslb.
  • the drain of the transistor Tn5b is connected to the power supply Vdd, and its source is connected to the source of the transistor Tp5b.
  • the transistor Tn5b generates a signal having a voltage level corresponding to the pixel signal VSL and transmits the signal to the source of the transistor Tp5b.
  • the gate of the transistor Tp5b as the second transistor is connected to the other end of the input capacitance element Crmpb.
  • the source of the transistor Tp5b is connected to the source of the transistor Tn5b, and its drain is connected to the constant current source CS2b and the output unit Toub.
  • the transistor Tp5b is in a conduction state based on the voltage difference Vgs between the source voltage and the gate voltage.
  • the transistor Tp5b when the reference signal RAMP falls below the pixel signal VSL, the transistor Tp5b changes from the non-conducting state to the conducting state.
  • the constant current source CS2b passes a constant current through the transistors Tn5b and Tp5b. Therefore, when the transistor Tp5b is in the non-conducting state, the output signal OUTb is at the low level, and when the transistor Tp5b is in the conducting state, the output signal OUTb is at the high level. That is, when the reference signal RAMP falls below the pixel signal VSL, the output signal OUTb is inverted from the low level to the high level. In this way, the transistor Tp5b can generate an output signal OUTb in which the difference voltage between the pixel signal VSL and the reference signal RAMP is amplified.
  • the AZ switch SW4b is connected between the gate and drain of the transistor Tn5b, and performs auto-zero operation by equalizing the potential between the gate and drain of the transistor Tn5b before detecting the pixel signal VSL.
  • the AZ switch SW5b is connected between the gate and drain of the transistor Tp5b, and performs auto-zero operation by equalizing the potential between the gate and drain of the transistor Tp5b before detecting the pixel signal VSL.
  • FIG. 10 is a timing diagram showing an example of the operation of the solid-state image sensor 100 according to the third embodiment.
  • the reference signal RAMP is linearly reduced from a higher level than the pixel signal VSL. That is, the reference signal RAMP may be the one in which the polarity of the reference signal RAMP of the first embodiment is inverted. Therefore, the output signals OUTa and OUTb are inverted when the reference signal RAMP falls below the pixel signal VSL. Since the other operations of the third embodiment may be the same as the corresponding operations of the first embodiment, detailed description thereof will be omitted.
  • the operation of the AZ switches SW4a, SW4b, SW5a, and SW5b may be the same as those of the AZ switches SW1a and SW1b of the first embodiment.
  • the third embodiment has the capacitance units 120a and 102b like the first embodiment, and can obtain the same effect as the first embodiment.
  • FIG. 11 is a diagram showing a configuration example of the solid-state image sensor 100 according to the fourth embodiment.
  • the input capacitance elements Cvsla, Cvslb, the constant current source CS1a, the transistors Tn5a, Tn5b, the AZ switches SW4a, and SW4b are omitted, and the input capacitance elements Cgnda and Cgndb are added.
  • the gate of the transistor Tp5a is connected to one end of the input capacitance element Crmpa and receives the reference signal RAMP via the input capacitance element Crmpa.
  • the gate of the transistor Tp5a is connected to one end of the input capacitance element Cgnda, and is connected to the ground GND via the input capacitance element Cgnda.
  • the source of the transistor Tp5a is connected to the vertical signal line 110 and receives the pixel signal VSL.
  • the gate of the transistor Tp5b is connected to one end of the input capacitance element Crmpb and receives the reference signal RAMP via the input capacitance element Crmpb.
  • the gate of the transistor Tp5b is connected to one end of the input capacitance element Cgndb, and is connected to the ground GND via the input capacitance element Cgndb.
  • the source of the transistor Tp5b is connected to the vertical signal line 110 and receives the pixel signal VSL.
  • the transistors Tp5a and Tp5b receive the same reference signal RAMP at the gate via the input capacitance elements Crmpa and Crmpb. Further, the transistors Tp5a and Tp5b receive the same pixel signal VSL from the vertical signal line 110.
  • One end of the input capacitance elements Crmpa and Crmpb is commonly connected to the reference signal line 114, and the other end is connected to the gates of the transistors Tp5a and Tp5b, respectively.
  • Each source of the transistors Tp5a and Tp5b is commonly connected to the vertical signal line 110.
  • One end of the input capacitance elements Cgnda and Cgndb is connected to the gate of the transistors Tp5a and Tp5b, and the other end is connected to the ground GND.
  • the input capacitance elements Cgnda and Cgndb may be variable capacitance elements like the input capacitance elements Crmpa and Crmp.
  • the input capacitance element gains Ga and Gb are set by making the capacitances of the input capacitance elements Cgnda and Cgndb different from each other.
  • the input capacitance gain Ga is determined by the capacitance ratio of the input capacitance element Cgnda to the input capacitance element Crmpa (for example, Cgnda / Cgnda + Crmpa).
  • the input capacitance gain Gb is determined by the capacitance ratio of the input capacitance element Crmpb to the input capacitance element Cgndb (for example, Cgndb / Cgndb + Crmpb).
  • the current source through which the current flows through the vertical signal line 110 and the constant current through which the current flows through the comparators Tp5a and Tp5b are common to the constant current sources CS2a and CS2b. Therefore, the constant current sources CS2a and CS2b pass a constant current through the vertical signal line 110 and a constant current through the comparators Tp5a and Tp5b, respectively. As a result, the power consumption of the solid-state image sensor 100 according to the fourth embodiment is smaller than that of the third embodiment.
  • the pixel signal VSL is directly input to the transistor Tp5a without going through the transistor Tn5a in FIG.
  • the pixel signal VSL is directly input to the transistor Tp5b without going through the transistor Tn5b of FIG.
  • the layout area of the ADC group 105a and 105b in the fourth embodiment is smaller than that in the third embodiment.
  • FIG. 12 is a diagram showing a configuration example of the solid-state image sensor 100 according to the first modification of the first embodiment.
  • the two ADC groups 105a and 105b are connected in parallel to each pixel row.
  • three or more ADC groups 105a, 105b, 105c ... Are connected in parallel to each pixel row.
  • the ADC groups 105a, 105b, 105c ... Have different input capacitance gain capacitance units 120a, 120b, 120c ...
  • the solid-state image pickup device 100 may be provided with three or more ADC groups 105a, 105b, 105c, ... Corresponding to each pixel sequence. As a result, the dynamic range of the detectable irradiation light can be further increased.
  • FIG. 13 is a table showing the relationship between the exposure time of the solid-state image sensor 100 according to the second modification and the input capacitance gain.
  • the exposure time of the pixel unit 101 may be the same, but the exposure time may be changed according to the illuminance of the irradiation light.
  • the exposure time can be changed by the timing control circuit 102.
  • the solid-state image sensor 100 makes it possible to select the exposure time of the pixel unit 101 between a relatively long first exposure time and a relatively short second exposure time.
  • the ADC groups 105a and 105b detect the pixel signals VSL of the first and second exposure times at the input capacitance gains Ga and Gb, respectively.
  • the first image data is image data obtained by detecting the pixel signal VSL obtained in the relatively long first exposure time with a relatively low input capacitance gain Ga.
  • the second image data is image data obtained by detecting the pixel signal VSL obtained in a relatively short second exposure time with a relatively low input capacitance gain Ga.
  • the third image data is image data obtained by detecting the pixel signal VSL obtained in the relatively long first exposure time with a relatively high input capacitance gain Gb.
  • the fourth image data is image data obtained by detecting the pixel signal VSL obtained in a relatively short second exposure time with a relatively high input capacitance gain Gb.
  • the signal processing circuit 108 selects appropriate image data from these four image data, or synthesizes a plurality of image data among these four image data to generate one image data. For example, when the illuminance of the irradiation light is low (dark), the signal processing circuit 108 may select the third image data having a long exposure time and a high gain. For example, when the illuminance of the irradiation light is high (bright), the signal processing circuit 108 may select the second image data having a short exposure time and a low gain.
  • the dynamic range of the pixel signal that can be detected by the solid-state image sensor 100 is widened by the combination of the exposure time and the input capacitance gain.
  • FIG. 14 is a timing diagram showing an operation example of the solid-state image pickup device 100 according to the modification 3.
  • FIG. 15 is a table showing the combination of the reference signal and the input capacitance gain according to the modification 3.
  • the voltage level of the reference signal RAMP increases or decreases linearly with substantially the same slope, but the slope of the reference signal RAMP may be switched.
  • FIG. 14 shows the reference signal RAMP of t9 to t10 of FIG.
  • the reference signal RAMPa decreases linearly with a relatively small slope
  • the reference signal RAMPb decreases linearly with a relatively large slope.
  • the reference signals RAMPa and RAMPb are switched in the DAC 104. Irradiation light with low illuminance whose voltage level of the pixel signal VSL is higher than the threshold value is detected with high sensitivity by the reference signal RAMPa. On the other hand, high-intensity irradiation light whose voltage level of the pixel signal VSL is lower than the threshold value can be detected by the reference signal RAMPb in a relatively short time (low power consumption).
  • the reference signals RAMPa and RAMPb are combined with the input capacitance gains Ga and Gb according to the present embodiment. That is, the ADC groups 105a and 105b detect the pixel signal VSL with the input capacitance gains Ga and Gb by using the reference signal RAMPa or RAMPb.
  • the modified example 3 a total of four types of first to fourth image data can be obtained as in the second modified example. That is, the first image data is image data obtained by detecting the pixel signal VSL with a relatively low input capacitance gain Ga using the reference signal RAMPa.
  • the second image data is image data obtained by detecting the pixel signal VSL with a relatively low input capacitance gain Ga using the reference signal RAMPb.
  • the third image data is image data obtained by detecting the pixel signal VSL with a relatively high input capacitance gain Gb using the reference signal RAMPa. Further, the fourth image data is image data obtained by detecting the pixel signal VSL with a relatively high input capacitance gain Gb using the reference signal RAMPb.
  • the signal processing circuit 108 selects appropriate image data from these four image data, or synthesizes a plurality of image data among these four image data to generate one image data. For example, when the illuminance of the irradiation light is low (dark), the signal processing circuit 108 may select the third image data detected with a high gain Gb using the reference signal RAMPa having a small gradient. For example, when the illuminance of the irradiation light is high (bright), the signal processing circuit 108 may select the second image data detected with a low gain ga using the reference signal RAMPb having a large slope.
  • the dynamic range of the pixel signal that can be detected by the solid-state image sensor 100 is widened by the combination of the reference signal and the input capacitance gain.
  • Modifications 1 to 3 can be applied to any of the first to fifth embodiments. Further, the modified examples 1 to 3 may be combined with each other. For example, by combining the modifications 2 and 3, the dynamic range of the pixel signal that can be detected by the solid-state image sensor 100 can be further widened by the combination of the exposure time, the reference signal, and the input capacitance gain.
  • FIG. 16 is a block diagram showing a configuration example of the solid-state image sensor 100 according to the fifth embodiment.
  • FIG. 17 is a block diagram showing a configuration example of ADC groups 105a and 105b according to the fifth embodiment.
  • the solid-state image sensor 100 according to the fifth embodiment switches or controls the gains of the ADC groups 105a and 105b according to the illuminance of the irradiation light.
  • the solid-state image pickup device 100 further includes a control unit 130 and a register 140.
  • the signal processing circuit 108 detects the illuminance of the incident light emitted to the pixel unit 101 based on the pixel signal supplied from the amplifier circuit 107 before imaging.
  • the signal processing circuit 108 acquires the illuminance by using all or a part of the pixel signals of the pixel unit 101. Since the illuminance does not require the resolution as much as the image data, it is not necessary to perform CDS, and the slope of the reference signal RAMP may be steep. Therefore, the illuminance can be detected in a short time.
  • the signal processing circuit 108 may calculate illuminance data based on statistical values (eg, average, median, mode) of pixel signals from predetermined pixels. The statistics may be interpolated by any linear or non-linear operation.
  • the illuminance detection and calculation may be performed outside the solid-state image sensor 100.
  • the control unit 130 obtains illuminance data from the signal processing circuit 108 and changes the settings of the DAC 104 and / or the capacitance units 120a and 120b based on the setting data from the register 140. For example, when the illuminance is lower than the threshold value, the control unit 130 increases the capacitance of the input capacitance elements Cvsla and Cvslb of the capacitance units 120a and 120b to increase the input capacitance gain. When the illuminance is equal to or higher than the threshold value, the control unit 130 reduces the capacitance of the input capacitance elements Cvsla and Cvslb of the capacitance units 120a and 120b to reduce the input capacitance gain.
  • the control unit 130 and the register 140 may be provided inside or outside the solid-state image sensor 100.
  • FIG. 18 is a diagram showing an example of the configuration of the input capacitance elements Cvsla and Cvslb.
  • the input capacitance elements Cvsla and Cvslb are variable capacitance elements composed of a plurality of capacitance elements Ce connected in parallel via switches SWc1 and SWc2.
  • the SW control signal from the control unit 130 controls the switches SWc1 and SWc2 to be turned on or off to control the number of capacitive elements Ce connected in parallel. Thereby, the capacitance of the input capacitance elements Cvsla and Cvslb can be changed.
  • the number of switches SWc1 and SWc2 and the capacitance element Ce is not particularly limited. Further, the configuration of FIG. 18 may be applied to the input capacitance elements Crmpa and Crmpb.
  • the register 140 stores the threshold value of the illuminance in advance, and transmits the threshold value to the control unit 130 as setting data.
  • the register 140 may store a plurality of threshold values.
  • the control unit 130 can control the plurality of switches SWc1 and SWc2 in FIG. 18 and gradually control the capacities of the input capacitance elements Cvsla and Cvslb. For example, when the illuminance is below the first threshold, the control unit 130 turns on the switch SWc1, and when the illuminance is further below the second threshold ( ⁇ first threshold), the control unit 130 turns on the switch SWc2. You may turn it on further.
  • the pixel unit 101 After the control unit 130 sets the input capacitance gains of the capacitance units 120a and 120b, the pixel unit 101 performs imaging with the set input capacitance gain, and the signal processing circuit 108 converts the pixel signal and outputs image data. do.
  • FIG. 19 is a flow chart showing the operation of the solid-state image sensor 100 according to the fifth embodiment.
  • the solid-state image sensor 100 measures the illuminance of the irradiation light to the pixel unit 101 for each frame, and then performs imaging.
  • the vertical scanning circuit 103 first sets the read row of the pixel unit 101 (S100). Next, a pixel signal is output based on the irradiation light detected by the pixel row of the pixel unit 101 (S110). Next, the ADC groups 105a and 105b perform AD conversion of the pixel signal (S120). Next, the latch circuit 123 outputs the AD-converted illuminance data to the signal processing circuit 108 (S130). Steps S100 to S130 are executed up to the final line of the pixel unit 101 (NO in S140).
  • the signal processing circuit 108 acquires the illuminance data up to the last line of the pixel unit 101 (YES in S140), the signal processing circuit 108 generates the illuminance data for the entire frame (S150) and outputs the illuminance data to the control unit 130. (S160).
  • the control unit 130 determines the illuminance based on the setting data from the register 140, and sets and outputs the SW control signal or the DAC control signal according to the illuminance for each pixel line.
  • the input capacitance gains of the capacitance units 120a and 120b are controlled by the SW control signal.
  • the slope of the reference signal RAMP from the DAC 104 is controlled by the DAC control signal.
  • the solid-state image sensor 100 starts imaging the frame.
  • Steps S180 to S220 are the same as steps S100 to S140.
  • the signal processing circuit 108 generates image data of the entire frame (S230), and outputs the image data to the outside of the solid-state image sensor 100 (S240). Thereby, the image data can be generated with an appropriate input capacitance gain or reference signal RAMP depending on the illuminance of the irradiation light.
  • the solid-state image sensor 100 can image with the optimum gain for each frame.
  • the illuminance measurement does not necessarily have to be performed in each frame, and may be performed every several frames, for example.
  • the control unit 130 determines the input capacitance gains of the capacitance units 120a and 120b in the measurement mode for measuring the illuminance and the imaging mode for capturing an image. You may switch. For example, in the measurement mode, the pixel signal may be detected with low sensitivity and in a short time, so that the control unit 130 may reduce the input capacitance gain. Alternatively, in the measurement mode, the signal processing circuit 108 may select the output signal OUTa obtained using the low gain.
  • the control unit 130 may control the DAC 104 together with or instead of the switches SWc1 and SWc2.
  • the control unit 130 changes the inclination of the reference signal RAMP according to the DAC control signal.
  • the inclination of the reference signal RAMP can be changed according to the illuminance of the irradiation light, and the operation as in the above-mentioned modification 3 becomes possible.
  • the signal processing circuit 108 selects the output signals OUTa and OUTb.
  • the signal processing circuit 108 may select the output signals OUTa and OUTb according to the detected illuminance.
  • the technology related to this disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 20 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 has a driving force generator for generating a driving force of a vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, turn signals or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle outside information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle outside information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the solid-state image sensor 100 may be provided in the image pickup unit 12031.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the image pickup unit 12031 may be visible light or invisible light such as infrared light.
  • the solid-state image pickup device 100 according to the present disclosure may be the image pickup unit 12031, or may be provided separately from the image pickup unit 12031.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the state of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver has fallen asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the outside information detection unit 12030, and performs cooperative control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and image to an output device capable of visually or audibly notifying information to the passenger or the outside of the vehicle.
  • an output device an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified.
  • the display unit 12062 may include, for example, at least one of an onboard display and a head-up display.
  • FIG. 21 is a diagram showing an example of the installation position of the image pickup unit 12031.
  • the vehicle 12100 has an imaging unit 12101, 12102, 12103, 12104, 12105 as an imaging unit 12031.
  • the image pickup units 12101, 12102, 12103, 12104, 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100.
  • the image pickup unit 12101 provided in the front nose and the image pickup section 12105 provided in the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the image pickup units 12102 and 12103 provided in the side mirror mainly acquire images of the side of the vehicle 12100.
  • the image pickup unit 12104 provided in the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the images in front acquired by the image pickup units 12101 and 12105 are mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 21 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging range of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the image pickup units 12101 to 12104, a bird's-eye view image of the vehicle 12100 can be obtained.
  • At least one of the image pickup units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera including a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object in the image pickup range 12111 to 12114 based on the distance information obtained from the image pickup unit 12101 to 12104, and a temporal change of this distance (relative speed with respect to the vehicle 12100). By obtaining can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the image pickup units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the image pickup units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging unit 12101 to 12104.
  • pedestrian recognition is, for example, a procedure for extracting feature points in an image captured by an image pickup unit 12101 to 12104 as an infrared camera, and pattern matching processing is performed on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 determines the square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the technique according to the present disclosure can be applied to, for example, the vehicle exterior information detection unit 12030.
  • the above-mentioned image pickup unit 12031 can be mounted on the vehicle exterior information detection unit 12030.
  • the present technology can have the following configurations. (1) A pixel part containing multiple pixels and The pixel signal line that transmits the pixel signal of the pixel and A reference signal line that transmits a reference signal to be compared with the pixel signal, A first comparator that outputs a first output signal corresponding to the pixel signal based on the voltage difference between the pixel signal and the reference signal.
  • a second comparator that outputs a second output signal corresponding to the pixel signal based on the voltage difference between the pixel signal and the reference signal, and A first capacitance unit provided between the pixel signal line or the reference signal line and the first comparator and set to the first gain
  • a solid-state image pickup device including a second capacitance unit provided between the pixel signal line or the reference signal line and the second comparator and set to a second gain.
  • the first capacitance section is A first input capacitance element provided between the reference signal line and the first comparator, and A second input capacitance element provided between the pixel signal line and the first comparator is included.
  • the second capacitance section is A third input capacitance element provided between the reference signal line and the second comparator
  • the solid-state image pickup device according to (1) which includes a fourth input capacitance element provided between the pixel signal line and the second comparator.
  • (3) The solid-state image pickup device according to (2), wherein the capacitance ratio between the first input capacitance element and the second input capacitance element is different from the capacitance ratio between the third input capacitance element and the fourth input capacitance element.
  • the solid-state image pickup device according to (2) or (3) wherein the capacities of the first and third input capacitance elements are substantially the same, and the capacities of the second and fourth input capacitance elements are different from each other.
  • the gain of the first capacitance section is determined by the capacitance ratio of the first input capacitance element and the second input capacitance element.
  • One end of each of the first and third input capacitance elements is commonly connected to the reference signal line.
  • One end of each of the second and fourth input capacitance elements is commonly connected to the pixel signal line.
  • the first comparator includes a first transistor whose gate is commonly connected to the other ends of the first and second input capacitive elements.
  • the solid-state image pickup device according to any one of (2) to (5), wherein the second comparator includes a second transistor in which a gate is commonly connected to the other ends of the third and fourth input capacitance elements. .. (7)
  • the first comparator further includes a first constant current source connected to one end of the first transistor, and outputs the first output signal from between the first transistor and the first constant current source.
  • the second comparator further includes a second constant current source connected to one end of the second transistor, and outputs the second output signal from between the second transistor and the second constant current source.
  • the first comparator includes a first constant current source connected to one end of the first transistor, a third transistor having one end connected to the first constant current source, and the other ends of the first and third transistors. Further includes the first mirror circuit connected to the above, and outputs the first output signal from between the third transistor and the first mirror circuit.
  • the second comparator has a second constant current source connected to one end of the second transistor, a fourth transistor having one end connected to the second constant current source, and the other ends of the first and fourth transistors.
  • the solid-state imaging device according to (6) further including a second mirror circuit connected to the second mirror circuit, and outputting the second output signal from between the fourth transistor and the second mirror circuit.
  • the first comparator includes a first transistor having a gate connected to the first input capacitive element and one end connected to the second input capacitive element.
  • the first and third input capacitance elements are commonly connected to the reference signal line.
  • any one of (1) to (10) further comprising a signal processing circuit that selects either the first or second output signal and outputs it as image data according to the illuminance of the irradiation light to the pixel portion.
  • the solid-state image sensor according to the section.
  • the solid-state image pickup device according to any one of (1) to (12), further comprising a control unit that changes the exposure time of the pixel portion according to the illuminance of the irradiation light to the pixel portion.
  • the solid-state image pickup device according to any one of (1) to (14), further comprising a control unit that controls the first or second gain according to the illuminance of the irradiation light to the pixel unit.
  • a signal processing circuit (108) that acquires the illuminance of the irradiation light to the pixel portion, and Further, a control unit (130) for setting the first or second gain according to the illuminance is provided.
  • the pixel unit generates the pixel signal by performing imaging with the set first or second gain.
  • the solid-state image pickup device according to any one of (1) to (10), wherein the signal processing circuit converts the pixel signal to generate image data.
  • One end of each of the first and third input capacitance elements is commonly connected to the reference signal line.
  • the first comparator includes a first transistor having a gate connected to the other end of the first input capacitance element and a third transistor having a gate connected to the other end of the second input capacitance element.
  • the second comparator includes a second transistor having a gate connected to the other end of the third input capacitance element and a fourth transistor having a gate connected to the other end of the fourth input capacitance element (2).

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Abstract

［課題］幅広いダイナミックレンジを有するＡＤ変換器を備えた固体撮像素子を提供する。 ［解決手段］本開示による固体撮像素子は、複数の画素を含む画素部と、画素の画素信号を伝達する画素信号線と、画素信号と比較される参照信号を伝達する参照信号線と、画素信号と参照信号との電圧差に基づいて該画素信号に応じた第１出力信号を出力する第１コンパレータと、画素信号と参照信号との電圧差に基づいて該画素信号に応じた第２出力信号を出力する第２コンパレータと、画素信号線または参照信号線と第１コンパレータとの間に設けられ、第１ゲインに設定された第１容量部と、画素信号線または参照信号線と第２コンパレータとの間に設けられ、第２ゲインに設定された第２容量部と、を備える。

Description

固体撮像素子
　本開示は、固体撮像素子に関する。
　アナログの画素信号と線形変化する参照信号とをコンパレータにより比較し、参照信号が画素信号を横切るまでの時間をカウントすることにより、画素信号をＡＤ(Analogue-to-Digital)変換するＣＭＯＳ(Complementary　Metal　Oxide　Semiconductor)イメージセンサがある。
特開２０１８－１４８５４１号公報 特開２０１９－１６５３１３号公報
　しかし、従来のイメージセンサのＡＤ変換器では、コンパレータのダイナミックレンジが比較的狭く、幅広い照度の照射光をＡＤ変換することが困難であった。
　そこで、本開示による固体撮像素子は、幅広いダイナミックレンジを有するＡＤ変換器を備えた固体撮像素子を提供することを目的とする。
　本開示の一側面の固体撮像素子は、複数の画素を含む画素部と、画素の画素信号を伝達する画素信号線と、画素信号と比較される参照信号を伝達する参照信号線と、画素信号と参照信号との電圧差に基づいて該画素信号に応じた第１出力信号を出力する第１コンパレータと、画素信号と参照信号との電圧差に基づいて該画素信号に応じた第２出力信号を出力する第２コンパレータと、画素信号線または参照信号線と第１コンパレータとの間に設けられ、第１ゲインに設定された第１容量部と、画素信号線または参照信号線と第２コンパレータとの間に設けられ、第２ゲインに設定された第２容量部と、を備える。
　第１容量部は、参照信号線と第１コンパレータとの間に設けられた第１入力容量素子と、画素信号線と第１コンパレータとの間に設けられた第２入力容量素子と、を含み、第２容量部は、参照信号線と第２コンパレータとの間に設けられた第３入力容量素子と、画素信号線と第２コンパレータとの間に設けられた第４入力容量素子と、を含んでもよい。
　第１入力容量素子と第２入力容量素子との容量比は、第３入力容量素子と第４入力容量素子との容量比と異なってもよい。
　第１および第３入力容量素子の容量はほぼ等しく、第２および第４入力容量素子の容量が互いに異なってもよい。
　第１容量部のゲインは、第１入力容量素子と第２入力容量素子との容量比によって決定され、第２容量部のゲインは、第３入力容量素子と第４入力容量素子との容量比によって決定されてもよい。
　第１および第３入力容量素子のそれぞれの一端は、参照信号線に共通に接続されており、第２および第４入力容量素子のそれぞれの一端は、画素信号線に共通に接続されており、第１コンパレータは、ゲートが第１および第２入力容量素子の他端に共通に接続された第１トランジスタを含み、第２コンパレータは、ゲートが第３および第４入力容量素子の他端に共通に接続された第２トランジスタを含んでもよい。
　第１コンパレータは、第１トランジスタの一端に接続された第１定電流源をさらに含み、第１トランジスタと第１定電流源との間から第１出力信号を出力し、第２コンパレータは、第２トランジスタの一端に接続された第２定電流源をさらに含み、第２トランジスタと第２定電流源との間から第２出力信号を出力してもよい。
　第１コンパレータは、第１トランジスタの一端に接続された第１定電流源と、該第１定電流源に一端が接続された第３トランジスタと、第１および第３トランジスタの他端に接続された第１ミラー回路とをさらに含み、第３トランジスタと第１ミラー回路との間から第１出力信号を出力し、第２コンパレータは、第２トランジスタの一端に接続された第２定電流源と、該第２定電流源に一端が接続された第４トランジスタと、第１および第４トランジスタの他端に接続された第２ミラー回路とをさらに含み、第４トランジスタと第２ミラー回路との間から第２出力信号を出力してもよい。
　第１コンパレータは、ゲートが第１入力容量素子に接続され、一端が第２入力容量素子に接続された第１トランジスタを含み、第２コンパレータは、ゲートが第３入力容量素子に接続され、一端が第４入力容量素子に接続された第２トランジスタを含んでもよい。
　第１および第３入力容量素子は、参照信号線に共通に接続されており、第１および第２トランジスタの各一端は、それぞれ第２および第４入力容量素子を介して画素信号を受け取ってもよい。
　第１および第３入力容量素子に同一の参照信号を供給する参照信号生成部をさらに備えてもよい。
　画素部への照射光の照度に応じて第１または第２出力信号のいずれかを選択して画像データとして出力する信号処理回路をさらに備えてもよい。
　画素部への照射光の照度に応じて画素部の露光時間を変更する制御部をさらに備えてもよい。
　画素部への照射光の照度に応じて参照信号の傾きを制御する制御部をさらに備えてもよい。
　画素部への照射光の照度に応じて第１または第２ゲインを制御する制御部をさらに備えてもよい。
　画素部への照射光の照度を取得する信号処理回路と、該照度に応じて第１または第２ゲインを設定する制御部とをさらに備え、画素部は、設定された第１または第２ゲインで撮像を実行して画素信号を生成し、信号処理回路は、画素信号を変換して画像データを生成してもよい。
　第１および第３入力容量素子のそれぞれの一端は、参照信号線に共通に接続されており、第２および第４入力容量素子のそれぞれの一端は、画素信号線に共通に接続されており、第１コンパレータは、ゲートが第１入力容量素子の他端に接続された第１トランジスタと、ゲートが第２入力容量素子の他端に接続された第３トランジスタを含み、第２コンパレータは、ゲートが第３入力容量素子の他端に接続された第２トランジスタと、ゲートが第４入力容量素子の他端に接続された第４トランジスタを含んでもよい。
第１実施形態による固体撮像素子の構成例を示すブロック図。 画素部の半導体チップと処理回路の半導体チップとを積層した固体撮像素子の例を示す概念図。 画素部に設けられる画素の構成例を示す回路図。 画素部およびＡＤＣ群の構成の一例を示すブロック図。 容量部およびコンパレータの内部構成の一例を示す図。 第１実施形態による固体撮像素子の動作の一例を示すタイミング図。 画素部およびＡＤＣ群の構成の一例を示すブロック図。 第２実施形態による固体撮像素子の構成例を示す図。 第２実施形態の変形例による固体撮像素子の構成例を示す図。 第２実施形態の他の変形例による固体撮像素子の構成例を示す図。 第３実施形態による固体撮像素子の構成例を示す図。 第３実施形態による固体撮像素子の動作の一例を示すタイミング図。 第４実施形態による固体撮像素子の構成例を示す図。 第１実施形態の変形例１による固体撮像素子の構成例を示す図。 変形例２による固体撮像素子の露光時間と入力容量ゲインとの関係を示す表。 変形例３による固体撮像素子の動作例を示すタイミング図。 変形例３による参照信号と入力容量ゲインとの組み合わせを示す表。 第５実施形態による固体撮像素子の構成例を示すブロック図。 第５実施形態によるＡＤＣ群の構成例を示すブロック図。 入力容量素子の構成の一例を示す図。 第５実施形態による固体撮像素子の動作を示すフロー図。 本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図。 撮像部の設置位置の例を示す図。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
　図１は、第１実施形態による固体撮像素子１００の構成例を示すブロック図である。固体撮像素子１００は、画素部１０１と、タイミング制御回路１０２と、垂直走査回路１０３と、ＤＡＣ（デジタル－アナログ変換装置）１０４と、ＡＤＣ（アナログ－デジタル変換装置）群１０５と、水平転送走査回路１０６と、アンプ回路１０７と、信号処理回路１０８とを備える。
　画素部１０１には、入射光をその光量に応じた電荷量に光電変換する光電変換素子を含む単位画素（以下、単に画素とも称する）が行列状に配置されている。単位画素の具体的な回路構成については、図２を参照して後述する。また、画素部１０１には、行列状の画素配列に対して、行毎に画素駆動線１０９が図の左右方向（画素行の画素配列方向／水平方向）に沿って配線され、列毎に垂直信号線１１０が図の上下方向（画素列の画素配列方向／垂直方向）に沿って配線されている。画素駆動線１０９の一端は、垂直走査回路１０３の各行に対応した出力端に接続されている。なお、図１では、画素駆動線１０９を画素行毎に１本ずつ示しているが、各画素行に画素駆動線１０９を２本以上設けてもよい。
　タイミング制御回路１０２は、各種のタイミング信号を生成するタイミングジェネレータ（不図示）を備えている。タイミング制御回路１０２は、外部から与えられる制御信号等に基づいて、タイミングジェネレータで生成された各種のタイミング信号を基に垂直走査回路１０３、ＤＡＣ１０４、ＡＤＣ群１０５、及び、水平転送走査回路１０６等の駆動制御を行う。
　垂直走査回路１０３は、シフトレジスタやアドレスデコーダなどによって構成されている。ここでは、具体的な構成については図示を省略するが、垂直走査回路１０３は、読出し走査系と掃出し走査系とを含んでいる。
　読出し走査系は、信号を読み出す単位画素について行単位で順に選択走査を行う。一方、掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行してその読出し行の単位画素の光電変換素子から不要な電荷を掃き出す（リセットする）掃出し走査を行う。この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に入射した光量に対応する。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
　垂直走査回路１０３によって選択走査された画素行の各単位画素から出力される画素信号ＶＳＬは、各列に対応する複数の垂直信号線１１０を介してＡＤＣ群１０５に供給される。
　参照信号生成部としてのＤＡＣ１０４は、線形変化するランプ波形の信号である参照信号ＲＡＭＰを生成し、ＡＤＣ群１０５に供給する。ＤＡＣ１０４は、参照信号線１１４を介して複数のコンパレータ１２１に共通に接続されており、同じ参照信号ＲＡＭＰを複数のコンパレータ１２１に供給する。参照信号線１１４は、参照信号ＲＡＭＰを複数のコンパレータ１２１に伝達する。
　ＡＤＣ群１０５は、複数のコンパレータ１２１、複数のカウンタ１２２、及び、複数のラッチ回路１２３を備える。尚、図１では、ＡＤＣ群１０５を１つだけ示しているが、ＡＤＣ群１０５は、図２または図３に示すように、複数のＡＤＣ群１０５ａ、１０５ｂに分割されている。ＡＤＣ群１０５ａ、１０５ｂの構成については、後で説明する。
　コンパレータ１２１、カウンタ１２２、及び、ラッチ回路１２３は、それぞれ画素部１０１の画素列に対応して設けられ、ＡＤＣを構成する。
　コンパレータ１２１は、各画素から出力される画素信号ＶＳＬと参照信号ＲＡＭＰを、容量を介して加算した信号の電圧と、所定の基準電圧とを比較し、比較結果を示す出力信号をカウンタ１２２に供給する。
　カウンタ１２２は、コンパレータ１２１の出力信号に基づいて、画素信号ＶＳＬと参照信号ＲＡＭＰを、容量を介して加算した信号が所定の基準電圧を上回るまでの時間をカウントすることにより、アナログの画素信号をカウント値により表されるデジタルの画素信号に変換する。カウンタ１２２は、カウント値をラッチ回路１２３に供給する。
　ラッチ回路１２３は、カウンタ１２２から供給されるカウント値を保持する。また、ラッチ回路１２３は、信号レベルの画素信号に対応するＤ相のカウント値と、リセットレベルの画素信号に対応するＰ相のカウント値との差分をとることにより、ＣＤＳ（Correlated　Double　Sampling：相関二重サンプリング）を行う。
　水平転送走査回路１０６は、シフトレジスタやアドレスデコーダなどによって構成され、ＡＤＣ群１０５の画素列に対応した回路部分を順番に選択走査する。この水平転送走査回路１０６による選択走査により、ラッチ回路１２３に保持されているデジタルの画素信号が、水平転送線１１１を介して、順番にアンプ回路１０７に転送される。
　アンプ回路１０７は、ラッチ回路１２３から供給されるデジタルの画素信号を増幅し、信号処理回路１０８に供給する。
　信号処理回路１０８は、アンプ回路１０７から供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理回路１０８は、縦線欠陥、点欠陥の補正、又は、信号のクランプを行ったり、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などデジタル信号処理を行ったりする。信号処理回路１０８は、生成した画像データを後段の装置に出力する。
　尚、図１に示す固体撮像素子１００は、全体として１つの半導体チップとして構成してもよく、あるいは、複数の半導体チップで構成してもよい。固体撮像素子１００を複数の半導体チップとして構成する場合、画素部１０１およびそれ以外の処理回路をそれぞれ別々の半導体チップ５１１、５１２として形成し、半導体チップ５１１と半導体チップ５１２とを積層してもよい。
　例えば、図２は、画素部１０１の半導体チップ５１１と処理回路の半導体チップ５１２とを積層した固体撮像素子１００の例を示す概念図である。図２に示されるように、固体撮像素子１００は、積層される２枚の半導体チップ５１１および５１２で構成されている。尚、半導体チップの積層数は、３層以上であってもよい。
　半導体チップ５１１は、半導体基板上に形成された画素部１０１を備える。半導体チップ５１２は、他の半導体基板上に形成されたＡＤＣ群１０５ａ、１０５ｂ、ロジック回路５１６および周辺回路５１７を備える。ＡＤＣ群１０５は、複数の部分（１０５ａ、１０５ｂ）に分割されており、例えば、それぞれ異なるゲインを有するように設定される。ロジック回路５１６は、タイミング制御回路１０２、垂直走査回路１０３、ＤＡＣ１０４、水平転送走査回路１０６等を含む。周辺回路５１７は、処理回路１０８等を含む。
　半導体チップ５１１の画素部１０１の各画素と半導体チップ５１２の処理回路（１０５ａ、１０５ｂ、５１６、５１７）の素子は、例えば、ビア領域５１３、５１４に設けられたＴＳＶ（Through　Silicon　Via）のような貫通電極等を用いて電気的に接続してもよい。ＡＤＣ群１０５ａ、１０５ｂは、ＴＳＶを介して画素部１０１と信号の送受信を行うことができる。また、半導体チップ５１１の配線と半導体チップ５１２の配線とを接触させるように、両方の半導体チップを貼り合わせてもよい（Ｃｕ－Ｃｕ接合）。さらに、図示しないが、画素部１０１と処理回路（１０５ａ、１０５ｂ、５１６、５１７）の一部とを１つの半導体チップ５１１として構成し、その他の構成を他の半導体チップ５１２として構成してもよい。
　図３は、画素部１０１に設けられる画素１５０の構成例を示す回路図である。画素１５０は、光電変換素子としてたとえばフォトダイオード１５１を備え、フォトダイオード１５１に対して、転送トランジスタ１５２、増幅トランジスタ１５４、選択トランジスタ１５５、リセットトランジスタ１５６の４つのトランジスタを能動素子として備える。
　フォトダイオード１５１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
　転送トランジスタ１５２は、フォトダイオード１５１とＦＤ（フローティングディフュージョン）１５３との間に接続されている。転送トランジスタ１５２は、垂直走査回路１０３から供給される駆動信号ＴＸによりオン状態になったとき、フォトダイオード１５１に蓄積されている電荷をＦＤ１５３に転送する。
　ＦＤ１５３には、増幅トランジスタ１５４のゲートが接続されている。増幅トランジスタ１５４は、選択トランジスタ１５５を介して垂直信号線１１０に接続され、画素部１０１の外の定電流源１５７とソースフォロアを構成している。垂直走査回路１０３から供給される駆動信号ＳＥＬにより選択トランジスタ１５５がオンすると、増幅トランジスタ１５４は、ＦＤ１５３の電位を増幅し、その電位に応じた電圧を示す画素信号を垂直信号線１１０に出力する。そして、各画素１５０から出力された画素信号は、垂直信号線１１０を介して、ＡＤＣ群１０５の各コンパレータ１２１に供給される。
　リセットトランジスタ１５６は、電源ＶＤＤとＦＤ１５３との間に接続されている。リセットトランジスタ１５６が垂直走査回路１０３から供給される駆動信号ＲＳＴによりオンしたとき、ＦＤ１５３の電位が電源ＶＤＤの電位にリセットされる。
　図４は、画素部１０１およびＡＤＣ群１０５ａ、１０５ｂの構成の一例を示すブロック図である。画素部１０１に含まれる複数の画素１５０の各画素列は、垂直信号線１１０を介してそれぞれＡＤＣ群１０５ａ、１０５ｂの両方に接続されている。垂直信号線１１０は、複数の画素１５０からなる画素列ごとに設けられており、その画素列のうち選択された画素１５０から同一の画素信号ＶＳＬを伝達する。尚、図４は、垂直信号線１１０に対して１つの画素１５０のみを表示しているが、垂直信号線１１０は、図５に示すように、画素列内の複数の画素１５０に共有されている。
　ＡＤＣ群１０５ａは、画素列のそれぞれに対応して設けられた複数の容量部１２０ａおよび複数のコンパレータ１２１ａを備える。容量部１２０ａは、垂直信号線１１０に接続されており、画素１５０からの画素信号ＶＳＬをコンパレータ１２１ａに伝達する。このとき、容量部１２０ａの容量は、画素信号ＶＳＬの入力容量ゲインを設定するために変更可能となっている。コンパレータ１２１ａは、容量部１２０ａを介して画素信号ＶＳＬを受け取り、画素信号ＶＳＬと参照信号ＲＡＭＰとを比較した結果を図１のカウンタ１２２へ出力する。
　ＡＤＣ群１０５ｂは、画素列のそれぞれに対応して設けられた複数の容量部１２０ｂおよび複数のコンパレータ１２１ｂを備える。容量部１２０ｂは、垂直信号線１１０に接続されており、画素１５０からの画素信号ＶＳＬをコンパレータ１２１ｂに伝達する。このとき、容量部１２０ｂの容量は、画素信号ＶＳＬの入力容量ゲインを設定するために変更可能となっている。コンパレータ１２１ｂは、容量部１２０ｂを介して画素信号ＶＳＬを受け取り、画素信号ＶＳＬと参照信号ＲＡＭＰとを比較した結果を図１のカウンタ１２２へ出力する。
　容量部１２０ａ、１２０ｂは、互いに異なる入力容量ゲインを有する。例えば、容量部１２０ａは、比較的低い入力容量ゲインを有し、容量部１２０ｂは、比較的高い入力容量ゲインを有する。入力容量ゲインは、参照信号ＲＡＭＰに対する画素信号ＶＳＬの伝達率である。入力容量ゲインが高い場合、画素信号ＶＳＬの伝達率が大きくなり、固体撮像素子１００は低照度の照射光であっても、正確に検出することができる。入力容量ゲインが低い場合、画素信号ＶＳＬの伝達率が小さくなり、固体撮像素子１００は、高照度の照射光を短い時間で検出することができる。入力容量ゲインは、画素信号ＶＳＬを伝達する容量素子と参照信号ＲＡＭＰを伝達する容量素子との容量比を変更することによって制御され得る。
　容量部１２０ａは、比較的低い入力容量ゲインを有することによって、高照度の照射光を検出するために用いられる。容量部１２０ｂは、比較的高い入力容量ゲインを有することによって、低照度の照射光を検出するために用いられる。
　このように、各画素１５０は、対応する垂直信号線１１０を介して、互いに入力容量ゲインの異なる複数のＡＤＣ群１０５ａ、１０５ｂにそれぞれ接続されている。
　図５は、容量部１２０ａ、１２０ｂおよびコンパレータ１２１ａ、１２１ｂの内部構成の一例を示す図である。
　第１容量部としての容量部１２０ａは、垂直信号線１１０または参照信号線１１４とコンパレータ１２１ａとの間に設けられ、第１ゲインとしての低ゲインに設定されている。容量部１２０ａは、入力容量素子Ｃｒｍｐａと、入力容量素子Ｃｖｓｌａとを含む。第1入力容量素子としての入力容量素子Ｃｒｍｐａは、参照信号線１１４とコンパレータ１２１ａのトランジスタＴｐ１ａのゲートとの間に設けられている。第２入力容量素子としての入力容量素子Ｃｖｓｌａは、垂直信号線１１０とコンパレータ１２１ａとの間に設けられている。
　即ち、入力容量素子Ｃｒｍｐａ、Ｃｖｓｌａの一端は、それぞれ垂直信号線１１０および参照信号線１１４に接続されている。入力容量素子Ｃｒｍｐａ、Ｃｖｓｌａの他端は、トランジスタＴｐ１ａのゲートに共通に接続されている。
　第２容量部としての容量部１２０ｂは、垂直信号線１１０または参照信号線１１４とコンパレータ１２１ｂとの間に設けられ、第２ゲインとしての高ゲインに設定されている。第２ゲインは、第１ゲインよりも高い。容量部１２０ｂは、入力容量素子Ｃｒｍｐｂと、入力容量素子Ｃｖｓｌｂとを含む。第３入力容量素子としての入力容量素子Ｃｒｍｐｂは、参照信号線１１４とコンパレータ１２１ｂのトランジスタＴｐ１ｂのゲートとの間に設けられている。第４入力容量素子としての入力容量素子Ｃｖｓｌｂは、垂直信号線１１０とコンパレータ１２１ｂとの間に設けられている。
　即ち、入力容量素子Ｃｒｍｐｂ、Ｃｖｓｌｂの一端は、それぞれ垂直信号線１１０および参照信号線１１４に接続されている。入力容量素子Ｃｒｍｐｂ、Ｃｖｓｌｂの他端は、トランジスタＴｐ１ｂのゲートに共通に接続されている。
　さらに、容量部１２０ａ、１２０ｂは、対応する参照信号線１１４を共有しており、かつ、対応する垂直信号線１１０を共有している。従って、入力容量素子Ｃｒｍｐａ、Ｃｒｍｐｂの一端は、参照信号線１１４に共通に接続されている。入力容量素子Ｃｖｓｌａ、Ｃｖｓｌｂの一端は、ともに垂直信号線１１０を介して垂直信号線１１０に共通に接続されている。
　本実施形態において、入力容量素子Ｃｒｍｐａ、Ｃｒｍｐｂの容量は互いにほぼ等しいが、入力容量素子Ｃｖｓｌａ、Ｃｖｓｌｂの容量は互いに異なる。よって、入力容量素子Ｃｒｍｐａと入力容量素子Ｃｖｓｌａとの容量比（容量部１２０ａの入力容量ゲインＧａ）は、入力容量素子Ｃｒｍｐｂと入力容量素子Ｃｖｓｌｂとの容量比（容量部１２０ｂの入力容量ゲインＧｂ）と異なる。容量部１２０ａの入力容量ゲインＧａは、入力容量素子Ｃｒｍｐａに対する入力容量素子Ｃｖｓｌａの容量比（例えば、Ｃｖｓｌａ／Ｃｖｓｌａ＋Ｃｒｍｐａ）によって決定される。容量部１２０ｂの入力容量ゲインＧｂは、入力容量素子Ｃｒｍｐｂに対する入力容量素子Ｃｖｓｌｂとの容量比（例えば、Ｃｖｓｌｂ／Ｃｖｓｌｂ＋Ｃｒｍｐｂ）によって決定される。
　本実施形態では、例えば、入力容量素子Ｃｖｓｌｂは入力容量素子Ｃｖｓｌａよりも大きいので、容量部１２０ｂの入力容量ゲインＧｂは、容量部１２０ａの入力容量ゲインＧａよりも大きく設定されている。
　入力容量素子Ｃｒｍｐａ、Ｃｒｍｐｂ、Ｃｖｓｌａ、Ｃｖｓｌｂは、可変容量素子である。例えば、入力容量素子Ｃｒｍｐａ、Ｃｒｍｐｂ、Ｃｖｓｌａ、Ｃｖｓｌｂは、並列または直列に接続する同一容量の素子の個数をトリミングやスイッチ（図示せず）等で変更することによって調節される。入力容量素子Ｃｒｍｐａ、Ｃｒｍｐｂ、Ｃｖｓｌａ、Ｃｖｓｌｂのトリミングまたは切替えは、固体撮像素子１００の製造や出荷時に実行すればよい。あるいは、図１１を参照して説明するように、入力容量素子Ｃｒｍｐａ、Ｃｒｍｐｂ、Ｃｖｓｌａ、Ｃｖｓｌｂの切替えは、照射光の照度に基づいてスイッチＳＷｃ１、ＳＷｃ２を切り替えることによって実行されてもよい。
　第１コンパレータとしてのコンパレータ１２１ａは、容量部１２０ａに接続されており、画素信号ＶＳＬと参照信号ＲＡＭＰとの電圧差に基づいて（増幅して）画素信号ＶＳＬに応じた出力信号ＯＵＴａを出力するシングル型アンプである。
　コンパレータ１２１ａは、ｎ型トランジスタＴｎ１ａと、ｐ型トランジスタＴｐ１ａと、ｎ型トランジスタＴｎ２ａとを含む。トランジスタＴｎ１ａ、Ｔｐ１ａ、Ｔｎ２ａは、電源ＶｄｄとグランドＧＮＤとの間にこの順番で直列に接続されている。
　トランジスタＴｎ１ａのドレインは電源Ｖｄｄに接続され、そのソースはトランジスタＴｐ１ａのソースに接続されている。トランジスタＴｎ１ａは、ＬＤＯ（Low　Dropout）リニアレギュレータとして機能する。
　第１トランジスタとしてのトランジスタＴｐ１ａのゲートは、上述の通り、入力容量素子Ｃｒｍｐａ、Ｃｖｓｌａの他端に共通に接続されている。トランジスタＴｐ１ａのソースは、トランジスタＴｎ１ａのソースに接続されており、トランジスタＴｐ１ａのドレインは、出力端子およびトランジスタＴｎ２ａのドレインに接続されている。トランジスタＴｐ１ａは、容量部１２０ａからの画素信号ＶＳＬとＤＡＣ１０４からの参照信号ＲＡＭＰとの加算信号が基準電圧を超えるときに、導通状態から非導通状態となり、出力信号ＯＵＴａのレベルを反転させる。即ち、トランジスタＴｐ１ａは、画素信号ＶＳＬのレベルを増幅して検出するアンプとして機能する。
　トランジスタＴｎ２ａは、トランジスタＴｐ１ａに定電流を流すための定電流源として機能する。
　ＡＺスイッチＳＷ１ａは、トランジスタＴｐ１ａのゲートと出力端子Ｔｏｕｔａとの間に接続されており、画素信号ＶＳＬの検出前にトランジスタＴｐ１ａのゲートと出力端子Ｔｏｕｔａとの間の電位を等しくしてオートゼロ動作を行う。
　このような構成により、コンパレータ１２１ａは、トランジスタＴｐ１ａとトランジスタＴｎ２ａとの間の出力部から第１出力信号としての出力信号ＯＵＴａを出力する。
　第２コンパレータとしてのコンパレータ１２１ｂは、容量部１２０ｂに接続されており、画素信号ＶＳＬと参照信号ＲＡＭＰとの電圧差に基づいて画素信号ＶＳＬに応じた出力信号ＯＵＴ２を出力する。
　コンパレータ１２１ｂは、ｎ型トランジスタＴｎ１ｂと、ｐ型トランジスタＴｐ１ｂと、ｎ型トランジスタＴｎ２ｂとを含む。トランジスタＴｎ１ｂ、Ｔｐ１ｂ、Ｔｎ２ｂは、電源Ｖｄｄと接地電圧ＧＮＤとの間にこの順番で直列に接続されている。
　トランジスタＴｎ１ｂのドレインは電源Ｖｄｄに接続され、そのソースはトランジスタＴｐ１ｂのソースに接続されている。トランジスタＴｎ１ｂは、トランジスタＴｎ１ａと同様に、ＬＤＯリニアレギュレータとして機能する。
　第２トランジスタとしてのトランジスタＴｐ１ｂのゲートは、上述の通り、入力容量素子Ｃｒｍｐｂ、Ｃｖｓｌｂの他端に共通に接続されている。トランジスタＴｐ１ｂのソースは、トランジスタＴｎ１ｂのソースに接続されており、トランジスタＴｐ１ｂのドレインは、出力端子およびトランジスタＴｎ２ｂのドレインに接続されている。トランジスタＴｐ１ｂは、容量部１２０ｂからの画素信号ＶＳＬとＤＡＣ１０４からの参照信号ＲＡＭＰとの加算信号が基準電圧を超えるときに、導通状態から非導通状態となり、出力信号ＯＵＴｂのレベルを反転させる。即ち、トランジスタＴｐ１ｂは、画素信号ＶＳＬのレベルを増幅して検出するアンプとして機能する。
　トランジスタＴｎ２ｂは、トランジスタＴｐ１ｂに定電流を流すための定電流源として機能する。
　ＡＺスイッチＳＷ１ｂは、トランジスタＴｐ１ｂのゲートと出力端子Ｔｏｕｔｂとの間に接続されており、画素信号ＶＳＬの検出前にトランジスタＴｐ１ａのゲートと出力端子Ｔｏｕｔｂとの間の電位を等しくしてオートゼロ動作を行う。
　このような構成により、コンパレータ１２１ｂは、トランジスタＴｐ１ｂとトランジスタＴｎ２ｂとの間の出力部から第２出力信号としての出力信号ＯＵＴｂを出力する。
　尚、電流源ＣＳ１ａ、ＣＳ１ｂは、垂直信号線１１０に接続されており、垂直信号線１１０に定電流を流すように構成されている。
　コンパレータ１２１ｂの構成は、コンパレータ１２１ａの構成と同じである。即ち、トランジスタＴｎ１ａ、Ｔｎ１ｂは互いに同一構成であり、トランジスタＴｐ１ａ、Ｔｐ１ｂは互いに同一構成であり、トランジスタＴｎ２ａ、Ｔｎ２ｂも互いに同一構成である。これにより、ＡＤＣ群１０５ａ、１０５ｂのゲインＧａ、Ｇｂは、入力容量素子Ｃｒｍｐａに対する入力容量素子Ｃｖｓｌａの容量比および入力容量素子Ｃｒｍｐｂに対する入力容量素子Ｃｖｓｌｂとの容量比の相違によってほぼ決定される。従って、ＡＤＣ群１０５ａは、画素信号ＶＳＬと参照信号ＲＡＭＰとの比較結果を低ゲインで出力信号ＯＵＴａとして出力する。ＡＤＣ群１０５ｂは、画素信号ＶＳＬと参照信号ＲＡＭＰとの比較結果を高ゲインで出力信号ＯＵＴｂとして出力する。その結果、固体撮像素子１００は、低照度から高照度まで幅広いダイナミックレンジ（ＨＤＲ（High　Dynamic　Range））の照射光を検出することができる。また、コンパレータ１２１ａ、１２１ｂの構成を同じにすることによって、コンパレータ１２１ａ、１２１ｂは同一工程で同時に形成することができ、製造コストを低く抑えることができる。
　次に、本実施形態による固体撮像素子１００の動作について説明する。
　図６は、第１実施形態による固体撮像素子１００の動作の一例を示すタイミング図である。横軸は時間を示す。縦軸は、ＡＺスイッチＳＷ１ａ、ＳＷ１ｂの駆動信号、画素信号ＶＳＬ、参照信号ＲＡＭＰ、トランジスタＴｐ１ａ、Ｔｐ１ｂのゲート電圧、および、出力信号ＯＵＴａ、ＯＵＴｂの電圧レベル（信号レベル）を示している。尚、信号検出中において、トランジスタＴｎ１ａ、Ｔｎ１ｂは、常時オンしているものとする。また、トランジスタＴｎ２ａ、Ｔｎ２ｂは、トランジスタＴｐ１ａ、Ｔｐ１ｂに定電流を流しているものとする。
　時刻ｔ１において、読み出し対象となる画素１５０のＦＤ１５３がリセットされ、画素信号ＶＳＬがリセットレベルに設定される。このとき、参照信号ＲＡＭＰは、所定のリセットレベルに設定されている。
　時刻ｔ２において、ＡＺスイッチＳＷ１ａ、ＳＷ１ｂの駆動信号がハイレベルに設定され、コンパレータ１２１ａ、１２１ｂのオートゼロ動作が行われる。具体的には、ＡＺスイッチＳＷ１ａがオンし、トランジスタＴｐ１ａのゲートと出力部Ｔｏｕｔａとの間が接続され、コンパレータ１２１ａの入出力間が短絡される。これにより、トランジスタＴｐ１ａのゲート電圧及び出力信号ＯＵＴａの電圧が、出力信号ＯＵＴａのハイレベルとローレベルの中間に近い電圧に収束する。この収束した電圧がコンパレータ１２１ａの基準電圧となる。よって、この後、ＡＺスイッチＳＷ１ａがオフされると、トランジスタＴｐ１ａのゲート電圧（コンパレータ１２１ａの入力電圧）が基準電圧より上がると、出力信号ＯＵＴａの電圧が下がり、ローレベルとなる。一方、トランジスタＴｐ１ａのゲート電圧（コンパレータ１２１ａの入力電圧）が基準電圧より下がると、出力信号ＯＵＴａの電圧が上がり、ハイレベルとなる。
　ＡＺスイッチＳＷ１ｂもＡＺスイッチＳＷ１ａと同様にコンパレータ１２１ｂに対してオートゼロ動作を行う。即ち、ＡＺスイッチＳＷ１ｂがオンし、トランジスタＴｐ１ｂのゲートと出力部Ｔｏｕｔｂとの間が接続され、コンパレータ１２１ｂの入出力間が短絡される。これにより、トランジスタＴｐ１ｂのゲート電圧及び出力信号ＯＵＴｂの電圧が、出力信号ＯＵＴｂのハイレベルとローレベルの中間に近い電圧に収束する。この収束した電圧がコンパレータ１２１ｂの基準電圧となる。よって、この後、ＡＺスイッチＳＷ１ｂがオフされると、トランジスタＴｐ１ｂのゲート電圧（コンパレータ１２１ｂの入力電圧）が基準電圧より上がると、出力信号ＯＵＴｂの電圧が下がり、ローレベルとなる。一方、トランジスタＴｐ１ｂのゲート電圧（コンパレータ１２１ｂの入力電圧）が基準電圧より下がると、出力信号ＯＵＴｂの電圧が上がり、ハイレベルとなる。
　時刻ｔ３において、ＡＺスイッチＳＷ１ａ、ＳＷ１ｂの駆動信号がローレベルに設定され、ＡＺスイッチＳＷ１ａ、ＳＷ１ｂがオフし、コンパレータ１２１ａ、１２１ｂのオートゼロ動作が終了する。トランジスタＴｐ１ａ、Ｔｐ１ｂの電圧および出力信号ＯＵＴａ、ＯＵＴｂの電圧は、基準電圧のまま保持される。コンパレータ１２１ａ、１２１ｂの構成は同一であるので、コンパレータ１２１ａ、１２１ｂの基準電圧はほぼ同一となる。
　時刻ｔ４において、参照信号ＲＡＭＰの電圧が、リセットレベルから所定値だけ低下する。これにより、トランジスタＴｐ１ａ、Ｔｐ１ｂのゲート電圧が基準電圧より下がり、出力信号ＯＵＴａ、ＯＵＴｂがハイレベルとなる。
　時刻ｔ５において、参照信号ＲＡＭＰの電圧レベルが線形的に増加する。これに合わせて、トランジスタＴｐ１ａ、Ｔｐ１ｂのゲート電圧も線形的に増加する。また、図１のカウンタ１２２が、カウントを開始する。
　時点ｔ５－１において、トランジスタＴｐ１ａ、Ｔｐ１ｂのゲート電圧が基準電圧を上回ったときに、出力信号ＯＵＴａ、ＯＵＴｂの電圧がローレベルに反転する。出力信号ＯＵＴａ、ＯＵＴｂがローレベルに反転したときのカウンタ１２２のカウント値が、Ｐ相（リセットレベル）の画素信号ＶＳＬの値として図１のラッチ回路１２３に保持される。ラッチ回路１２３は、出力信号ＯＵＴａ、ＯＵＴｂの両方をラッチする。
　時刻ｔ６において、参照信号ＲＡＭＰの電圧がリセット電圧に再度設定される。これにより、トランジスタＴｐ１ａ、Ｔｐ１ｂのゲート電圧が基準電圧に戻り、出力信号ＯＵＴａ、ＯＵＴｂが基準電圧とほぼ等しくなる。
　時刻ｔ７において、画素１５０の転送トランジスタ１５２がオンされ、露光期間中にフォトダイオード１５１に蓄積された電荷がＦＤ１５３に転送される。これにより、画素信号ＶＳＬが信号レベルになり、トランジスタＴｐ１ａ、Ｔｐ１ｂのゲート電圧が信号レベルに対応する値だけ基準電圧から下がる。その結果、出力信号ＯＵＴａ、ＯＵＴｂがハイレベルとなる。ただし、画素信号ＶＳＬの信号レベルが小さい場合、出力信号ＯＵＴａ、ＯＵＴｂがほぼ基準電圧に近い値で保持される。
　時刻ｔ８において、時刻ｔ４と同様に、参照信号ＲＡＭＰの電圧が、リセットレベルから所定の値だけ下げられる。これにより、トランジスタＴｐ１ａ、Ｔｐ１ｂのゲート電圧が信号レベルからさらに低下する。
　時刻ｔ９において、時刻ｔ５と同様に、参照信号ＲＡＭＰの電圧レベルが線形的に増加する。これに合わせて、トランジスタＴｐ１ａ、Ｔｐ１ｂのゲート電圧も線形的に増加する。また、カウンタ１２２が、カウントを開始する。
　時刻ｔ９－１～ｔ９－３において、トランジスタＴｐ１ａ、Ｔｐ１ｂのゲート電圧が基準電圧を上回ったとき、出力信号ＯＵＴａ、ＯＵＴｂがローレベルに反転する。例えば、照射光の照度が弱く、画素信号ＶＳＬが小さい場合、ラインＬ１に示すように、トランジスタＴｐ１ａ、Ｔｐ１ｂのゲート電圧のレベルは画素信号ＶＳＬではあまり低下しない。この場合、比較的早い時刻ｔ９－１において、トランジスタＴｐ１ａ、Ｔｐ１ｂのゲート電圧が基準電圧を上回り、出力信号ＯＵＴａ、ＯＵＴｂがローレベルに反転する。照射光の照度が中程度であり、画素信号ＶＳＬが中程度である場合、ラインＬ２に示すように、ｔ９－２において、トランジスタＴｐ１ａ、Ｔｐ１ｂのゲート電圧が基準電圧を上回り、出力信号ＯＵＴａ、ＯＵＴｂがローレベルに反転する。照射光の照度が強く、画素信号ＶＳＬが高い場合、ラインＬ３に示すように、比較的遅い時刻ｔ９－３において、トランジスタＴｐ１ａ、Ｔｐ１ｂのゲート電圧が基準電圧を上回り、出力信号ＯＵＴａ、ＯＵＴｂがローレベルに反転する。このように、照射光の照度によって、参照信号ＲＡＭＰの増加の開始から出力信号ＯＵＴａ、ＯＵＴｂの反転までの期間が異なる。
　出力信号ＯＵＴａ、ＯＵＴｂがローレベルに反転したときのカウンタ１２２のカウント値は、Ｄ相（信号レベル）の画素信号ＶＳＬの値として図１のラッチ回路１２３に保持される。ラッチ回路１２３は、出力信号ＯＵＴａ、ＯＵＴｂの両方をラッチする。ラッチ回路１２３は、Ｄ相の画素信号ＶＳＬと、時刻ｔ５と時刻ｔ６の間に読み出されたＰ相の画素信号ＶＳＬとの差分をとることにより、ＣＤＳを行う。このようにして、画素信号ＶＳＬのＡＤ変換が行われる。ＡＤ変換は、ＡＤＣ群１０５ａ、１０５ｂのそれぞれにおいて実行され、互いに異なる入力容量ゲインで検出された画素信号ＶＳＬに対して実行される。ＡＤＣ群１０５ａからのデジタル画像データおよびＡＤＣ群１０５ｂからのデジタル画像データは、それぞれ信号処理回路１０８へ送信される。
　照射光の照度によって、参照信号ＲＡＭＰの増加の開始から出力信号ＯＵＴａ、ＯＵＴｂの反転までの期間が異なるので、ＡＤＣ群１０５ａ、１０５ｂからのデジタル画像データも照射光の照度に基づいた値となる。
　その後、信号処理回路１０８は、出力信号ＯＵＴａ、ＯＵＴｂのいずれかまたはその両方を用いて画素信号を選択または生成し、画像データを生成する。このとき、信号処理回路１０８は、照射光の照度に応じて、出力信号ＯＵＴａ、ＯＵＴｂを選択してもよい。
　時刻ｔ１０において、時刻ｔ６と同様に、参照信号ＲＡＭＰの電圧がリセット電圧に設定される。これにより、トランジスタＴｐ１ａ、Ｔｐ１ｂのゲート電圧が基準電圧に戻り、出力信号ＯＵＴ１が基準電圧にほぼ等しくなる。その後、時刻ｔ１１以降において、時刻ｔ１～ｔ１０と同様の動作が繰り返される。
　本実施形態によれば、固体撮像素子１００は、各画素列に対応するＡＤＣ群が互いにゲインの異なる複数のＡＤＣ群１０５ａ、１０５ｂに分割されている。ＡＤＣ群１０５ａ、１０５ｂのそれぞれのゲインは、容量部１２０ａ、１２０ｂの入力容量ゲインＧａ、Ｇｂによって設定される。これにより、信号処理回路１０８は、画素信号を複数のゲインで検出して生成された出力信号ＯＵＴａ、ＯＵＴｂのいずれかまたはその両方を用いて画素信号を選択または生成し、画像データを生成することができる。このとき、信号処理回路１０８は、照射光の照度（光強度）に応じて、出力信号ＯＵＴａ、ＯＵＴｂを選択してもよい。例えば、照射光の照度が比較的強い場合には、信号処理回路１０８は、ＡＤＣ群１０５ａによって低ゲインで検出された出力信号ＯＵＴａを選択して画像データを生成する。照射光の照度が比較的弱い場合には、信号処理回路１０８は、ＡＤＣ群１０５ｂによって高ゲインで検出された出力信号ＯＵＴｂを選択して画像データを生成する。これにより、固体撮像素子１００は、低照度の照射光でも高感度（細かい階調）で撮像することができ、かつ、高照度の照射光でも飽和することなく短時間（低消費電力）で撮像することができる。即ち、本実施形態による固体撮像素子１００は、照射光の照度に応じて幅広いダイナミックレンジ（ＨＤＲ）で撮像することができる。
　また、本実施形態による固体撮像素子１００は、図２に示すように、各画素列に対応するＡＤＣ群が複数のＡＤＣ群１０５ａ、１０５ｂに分割され、並列に接続されている。ＡＤＣ群１０５ａ、１０５ｂは、ロジック回路５１６および周辺回路５１７の両側に設けられており、互いに離間している。もし、ゲインの異なる複数のＡＤＣが隣接している場合、近接効果によって複数のＡＤＣからの出力信号が互いに影響し合うことがある。これに対し、本実施形態によるＡＤＣ群１０５ａ、１０５ｂは、互いに離間していることによって、異なるゲインを有していても、相互に影響し合うことを抑制することができる。これは、固体撮像素子１００が正確な画像データを生成することを可能にする。
　本実施形態によれば、ＡＤＣ群１０５ａ、１０５ｂのゲインは、容量部１２０ａの入力容量素子ＣｒｍｐａとＣｖｓｌａとの容量比、および、容量部１２０ｂの入力容量素子ＣｒｍｐｂとＣｖｓｌｂとの容量比によってそれぞれ設定されている。従って、画素信号ＶＳＬおよび参照信号ＲＡＭＰは、ＡＤＣ群１０５ａ、１０５ｂに対して同じでよく共通でよい。例えば、図７に示すように、ＤＡＣ１０４は、ＡＤＣ群１０５ａ、１０５ｂに対して共通に設けられており、参照信号線１１４を介して同一の参照信号ＲＡＭＰをＡＤＣ群１０５ａ、１０５ｂへ供給すればよい。複数のＡＤＣ群１０５ａ、１０５ｂを備えていても、ＤＡＣ１０４は共通化することができるので、固体撮像素子１００の全体の大きさを小さく抑えることができる。勿論、固体撮像素子１００の大きさを考慮する必要が無ければ、ＤＡＣ１０４は複数のＡＤＣ群１０５ａ、１０５ｂのそれぞれに対応して設けてもよい。
　また、本実施形態では、コンパレータ１２１ａ、１２１ｂは、シングル型アンプで構成されておいる。従って、第２実施形態のような差動型アンプを用いる場合と比較して、第１実施形態による固体撮像素子１００は、消費電流をほぼ半減することができ、消費電力を下げることができる。
　さらに、コンパレータ１２１ａ、１２１ｂの入力電圧は、画素信号ＶＳＬと参照信号ＲＡＭＰとの加算信号となる。画素信号ＶＳＬと参照信号ＲＡＭＰとが逆極性である場合、コンパレータ１２１ａ、１２１ｂの入力電圧は、画素信号ＶＳＬと参照信号ＲＡＭＰとの差分電圧となり、振幅が小さくなる。これにより、コンパレータ１２１ａ、１２１ｂの電圧変動を小さくすることができ、電源Ｖｄｄの電圧を下げることができる。その結果、固体撮像素子１００の消費電力を低減することができる。
（第２実施形態）
　図８Ａは、第２実施形態による固体撮像素子１００の構成例を示す図である。第２実施形態では、コンパレータ１２１ａ、１２１ｂの構成が、第１実施形態と異なる。容量部１２０ａ、１２０ｂを含む他の構成は、第１実施形態の対応する構成と同様でよい。
　コンパレータ１２１ａは、容量部１２０ａに接続されており、画素信号ＶＳＬと参照信号ＲＡＭＰとの電圧差に基づいて画素信号ＶＳＬに応じた出力信号ＯＵＴａを出力する差動回路である。
　コンパレータ１２１ａは、ｐ型トランジスタＴｐ２ａ～Ｔｐ４ａと、カレントミラー回路ＣＭａと、ＡＺスイッチＳＷ２ａ、ＳＷ３ａと、容量素子Ｃ１ａとを含む。
　トランジスタＴｐ２ａのソースは電源Ｖｄｄに接続され、そのドレインはトランジスタＴｐ３ａ、Ｔｐ４ａのソースに共通に接続されている。
　第１トランジスタとしてのトランジスタＴｐ３ａのゲートは、入力容量素子Ｃｒｍｐａ、Ｃｖｓｌａの他端に共通に接続されている。トランジスタＴｐ３ａのソースは、トランジスタＴｐ２ａのドレインに接続され、トランジスタＴｐ３ａのドレインは、カレントミラー回路ＣＭａに接続されている。
　第３トランジスタとしてのトランジスタＴｐ４ａのゲートは、容量素子Ｃ１ａを介してグランドＧＮＤに接続されている。トランジスタＴｐ４ａのソースは、トランジスタＴｐ３ａのソースと共通に、トランジスタＴｐ２ａのドレインに接続されている。トランジスタＴｐ４ａのドレインは、カレントミラー回路ＣＭａおよび出力部Ｔｏｕｔａに接続されている。
　第１ミラー回路としてのカレントミラー回路ＣＭａは、トランジスタＴｐ３ａ、Ｔｐ４ａのドレインとグランドＧＮＤとの間に接続されており、トランジスタＴｐ３ａ、Ｔｐ４ａにほぼ等しい電流を流すように構成されている。より詳細には、カレントミラー回路ＣＭａは、トランジスタＴｐ３ａとグランドＧＮＤとの間に接続されたｎ型トランジスタＴｎ３ａと、トランジスタＴｐ４ａとグランドＧＮＤとの間に接続されたｎ型トランジスタＴｎ４ａとを備える。トランジスタＴｎ３ａ、Ｔｎ４ａのゲートは、トランジスタＴｎ３ａのドレインに共通に接続されている。
　ＡＺスイッチＳＷ２ａは、トランジスタＴｐ３ａのゲートとドレインとの間に接続されており、画素信号ＶＳＬの検出前にトランジスタＴｐ３ａのゲートとドレインとの間の電位を等しくしてオートゼロ動作を行う。
　ＡＺスイッチＳＷ３ａは、トランジスタＴｐ４ａのゲートとドレインとの間に接続されており、画素信号ＶＳＬの検出前にトランジスタＴｐ４ａのゲートとドレインとの間の電位を等しくしてオートゼロ動作を行う。
　トランジスタＴｐ３ａは、画素信号ＶＳＬと参照信号ＲＡＭＰとの加算信号の電圧レベルが基準電圧を超えるときに、導通状態から非導通状態となる。カレントミラー回路ＣＭａは、トランジスタＴｐ３ａに流れる電流に所定のミラー比を乗じた電流をトランジスタＴｐ４ａへ流す。トランジスタＴｐ４ａは、トランジスタＴｐ３ａに流れる電流に応じて、出力信号ＯＵＴａの電圧レベルを生成する。トランジスタＴｐ３ａが導通状態から非導通状態となったときに、トランジスタＴｐ４ａは、トランジスタＴｎ３ａと同様に所定電流を流すので、出力信号ＯＵＴａをローレベルからハイレベルへ反転させる。即ち、コンパレータ１２１ａは、第１実施形態のそれと同様に、画素信号ＶＳＬと参照信号ＲＡＭＰとの加算信号の電圧レベルが基準電圧を超えるときに、出力信号ＯＵＴａのレベルを反転させる。
　コンパレータ１２１ｂは、容量部１２０ｂに接続されており、画素信号ＶＳＬと参照信号ＲＡＭＰとの電圧差に基づいて画素信号ＶＳＬに応じた出力信号ＯＵＴｂを出力する差動回路である。
　コンパレータ１２１ｂは、ｐ型トランジスタＴｐ２ｂ～Ｔｐ４ｂと、カレントミラー回路ＣＭｂと、ＡＺスイッチＳＷ１ｂ、ＳＷ２ｂと、容量素子Ｃ１ｂとを含む。
　トランジスタＴｐ２ｂのソースは電源Ｖｄｄに接続され、そのドレインはトランジスタＴｐ３ｂ、Ｔｐ４ｂのソースに共通に接続されている。
　第２トランジスタとしてのトランジスタＴｐ３ｂのゲートは、入力容量素子Ｃｒｍｐｂ、Ｃｖｓｌｂの他端に共通に接続されている。トランジスタＴｐ３ｂのソースは、トランジスタＴｐ２ｂのドレインに接続され、トランジスタＴｐ３ｂのドレインは、カレントミラー回路ＣＭｂに接続されている。
　第４トランジスタとしてのトランジスタＴｐ４ｂのゲートは、容量素子Ｃ１ｂを介してグランドＧＮＤに接続されている。トランジスタＴｐ４ｂのソースは、トランジスタＴｐ３ｂのソースと共通に、トランジスタＴｐ２ｂのドレインに接続されている。トランジスタＴｐ４ｂのドレインは、カレントミラー回路ＣＭｂおよび出力部Ｔｏｕｔｂに接続されている。
　第２ミラー回路としてのカレントミラー回路ＣＭｂは、トランジスタＴｐ３ｂ、Ｔｐ４ｂのドレインとグランドＧＮＤとの間に接続されており、トランジスタＴｐ３ｂ、Ｔｐ４ｂにほぼ等しい電流を流すように構成されている。より詳細には、カレントミラー回路ＣＭｂは、トランジスタＴｐ３ｂとグランドＧＮＤとの間に接続されたｎ型トランジスタＴｎ３ｂ、および、トランジスタＴｐ４ｂとグランドＧＮＤとの間に接続されたｎ型トランジスタＴｎ４ｂとを備える。トランジスタＴｎ３ｂ、Ｔｎ４ｂのゲートは、トランジスタＴｎ３ｂのドレインに共通に接続されている。
　ＡＺスイッチＳＷ２ｂは、トランジスタＴｐ３ｂのゲートとドレインとの間に接続されており、画素信号ＶＳＬの検出前にトランジスタＴｐ３ｂのゲートとドレインとの間の電位を等しくしてオートゼロ動作を行う。
　ＡＺスイッチＳＷ３ｂは、トランジスタＴｐ４ｂのゲートとドレインとの間に接続されており、画素信号ＶＳＬの検出前にトランジスタＴｐ４ｂのゲートとドレインとの間の電位を等しくしてオートゼロ動作を行う。
　トランジスタＴｐ３ｂは、画素信号ＶＳＬと参照信号ＲＡＭＰとの加算信号の電圧レベルが基準電圧を超えるときに、導通状態から非導通状態となる。カレントミラー回路ＣＭｂは、トランジスタＴｐ３ｂに流れる電流に所定のミラー比を乗じた電流をトランジスタＴｐ４ｂへ流す。トランジスタＴｐ４ｂは、トランジスタＴｐ３ｂに流れる電流に応じて、出力信号ＯＵＴｂの電圧レベルを生成する。これにより、トランジスタＴｐ３ｂが導通状態から非導通状態となったときに、トランジスタＴｐ４ｂはトランジスタＴｎ３ｂと同様に所定電流を流すので、出力信号ＯＵＴｂをローレベルからハイレベルへ反転させる。即ち、コンパレータ１２１ｂは、第１実施形態のそれと同様に、画素信号ＶＳＬと参照信号ＲＡＭＰとの加算信号の電圧レベルが基準電圧を超えるときに、出力信号ＯＵＴｂのレベルを反転させる。
　第２実施形態のその他の構成および動作は、第１実施形態の対応する構成および動作と同じでよい。従って、第２実施形態は、第１実施形態よりも消費電力が多くなるものの、それ以外の第１実施形態の効果を得ることができる。
（変形例）
　図８Ｂは、第２実施形態の変形例による固体撮像素子１００の構成例を示す図である。本変形例では、コンパレータ１２１ａ、１２１ｂが、画素信号ＶＳＬと参照信号ＲＡＭＰとの差動回路として機能する。入力容量素子Ｃｖｓｌａの他端は、トランジスタＴｐ３ａのゲートには接続されておらず、トランジスタＴｐ４ａのゲートに接続されている。入力容量素子Ｃｖｓｌｂの他端は、トランジスタＴｐ３ｂのゲートには接続されておらず、トランジスタＴｐ４ｂのゲートに接続されている。
　入力容量素子Ｃｇｎｄａ、Ｃｇｎｄｂは、トランジスタＴｐ３ａ、Ｔｐ３ｂのゲートとグランドＧＮＤとの間にそれぞれ接続されている。入力容量素子Ｃｇｎｄａ、Ｃｇｎｄｂは、可変容量素子である。入力容量素子Ｃｒｍｐａ、Ｃｒｍｐと同様の可変容量素子でよい。本変形例では、入力容量素子Ｃｇｎｄａ、Ｃｇｎｄｂの容量を互いに相違させことによって入力容量素子ゲインＧａ、Ｇｂがそれぞれ設定される。
　コンパレータ１２１ａは、画素信号ＶＳＬと参照信号ＲＡＭＰとの差を増幅して出力信号ＯＵＴａとして出力する。コンパレータ１２１ｂは、画素信号ＶＳＬと参照信号ＲＡＭＰとの差を増幅して出力信号ＯＵＴｂとして出力する。このとき、容量部１２０ａの入力容量ゲインＧａは、入力容量素子Ｃｒｍｐａ、Ｃｇｎｄａの容量比によって決定される。容量部１２０ｂの入力容量ゲインＧｂは、入力容量素子Ｃｒｍｐｂ、Ｃｇｎｄｂの容量比によって決定される。
　本変形例の動作は、第２実施形態の動作と同じでよい。従って、変形例は、第２実施形態と同様の効果を得ることができる。
（変形例）
　図８Ｃは、第２実施形態の他の変形例による固体撮像素子１００の構成例を示す図である。本変形例では、入力容量素子Ｃｇｎｄａ、Ｃｇｎｄｂは、トランジスタＴｐ４ａ、Ｔｐ４ｂのゲートとグランドＧＮＤとの間にそれぞれ接続されている。本変形例も、入力容量素子Ｃｇｎｄａ、Ｃｇｎｄｂの容量を互いに相違させことによって入力容量素子ゲインＧａ、Ｇｂがそれぞれ設定される。容量部１２０ａの入力容量ゲインＧａは、入力容量素子Ｃｖｓｌａ、Ｃｇｎｄａの容量比によって決定される。容量部１２０ｂの入力容量ゲインＧｂは、入力容量素子Ｃｖｓｌｂ、Ｃｇｎｄｂの容量比によって決定される。本変形例のその他の構成は、図８Ｂの変形例の構成と同様でよい。本変形例の動作は、第２実施形態の動作と同じでよい。従って、本変形例も、第２実施形態と同様の効果を得ることができる。
（第３実施形態）
　図９は、第３実施形態による固体撮像素子１００の構成例を示す図である。第３実施形態では、コンパレータ１２１ａ、１２１ｂおよび垂直信号線１１０の構成が、第１実施形態と異なる。容量部１２０ａ、１２０ｂを含む他の構成は、第１実施形態の対応する構成と同様でよい。
　第３実施形態では、各垂直信号線１１０に定電流源ＣＳ１ａが接続されている。定電流源ＣＳ１ａは、画素信号の検出の際に、垂直信号線１１０に所定の定電流を流し、垂直信号線１１０に画素信号ＶＳＬを生成する。
　コンパレータ１２１ａは、ｎ型トランジスタＴｎ５ａと、ｐ型トランジスタＴｐ５ａと、定電流源ＣＳ２ａと、ＡＺスイッチＳＷ４ａ、ＳＷ５ａとを含む。
　トランジスタＴｎ５ａのゲートは、入力容量素子Ｃｖｓｌａの他端に接続されている。トランジスタＴｎ５ａのドレインは電源Ｖｄｄに接続され、そのソースはトランジスタＴｐ５ａのソースに接続されている。トランジスタＴｎ５ａは、画素信号ＶＳＬに応じた電圧レベルの信号を生成し、トランジスタＴｐ５ａのソースに伝達する。
　第１トランジスタとしてのトランジスタＴｐ５ａのゲートは、入力容量素子Ｃｒｍｐａの他端に接続されている。トランジスタＴｐ５ａのソースは、トランジスタＴｎ５ａのソースに接続され、そのドレインは、定電流源ＣＳ２ａおよび出力部Ｔｏｕｔａに接続されている。トランジスタＴｐ５ａは、ソース電圧とゲート電圧との電圧差Ｖｇｓに基づいた導通状態となる。
　例えば、第３実施形態では、画素信号ＶＳＬの検出の際に、参照信号ＲＡＭＰの電圧レベルは、画素信号ＶＳＬよりも高いレベルから線形的に減少させる。これにより、参照信号ＲＡＭＰが画素信号ＶＳＬを下回ったときに、トランジスタＴｐ５ａは、非導通状態から導通状態になる。定電流源ＣＳ２ａは、トランジスタＴｎ５ａ、Ｔｐ５ａに定電流を流す。従って、トランジスタＴｐ５ａが非導通状態であるときには、出力信号ＯＵＴａはローレベルとなっており、トランジスタＴｐ５ａが導通状態であるときには、出力信号ＯＵＴａはハイレベルとなる。即ち、参照信号ＲＡＭＰが画素信号ＶＳＬを下回ったときに、出力信号ＯＵＴａがローレベルからハイレベルへ反転する。このように、第３実施形態では、トランジスタＴｐ５ａが、画素信号ＶＳＬと参照信号ＲＡＭＰとの差電圧を増幅した出力信号ＯＵＴａを生成することができる。
　入力容量素子Ｃｇｎｄａ、Ｃｇｎｄｂは、トランジスタＴｐ５ａ、Ｔｐ５ｂのゲートとグランドＧＮＤとの間にそれぞれ接続されている。入力容量素子Ｃｇｎｄａ、Ｃｇｎｄｂは、可変容量素子である。入力容量素子Ｃｒｍｐａ、Ｃｒｍｐと同様の可変容量素子でよい。第３実施形態では、入力容量素子Ｃｇｎｄａ、Ｃｇｎｄｂの容量を互いに相違させことによって入力容量素子ゲインＧａ、Ｇｂがそれぞれ設定される。
　ＡＺスイッチＳＷ４ａは、トランジスタＴｎ５ａのゲートとドレインとの間に接続されており、画素信号ＶＳＬの検出前にトランジスタＴｎ５ａのゲートとドレインとの間の電位を等しくしてオートゼロ動作を行う。
　ＡＺスイッチＳＷ５ａは、トランジスタＴｐ５ａのゲートとドレインとの間に接続されており、画素信号ＶＳＬの検出前にトランジスタＴｐ５ａのゲートとドレインとの間の電位を等しくしてオートゼロ動作を行う。
　コンパレータ１２１ｂは、ｎ型トランジスタＴｎ５ｂと、ｐ型トランジスタＴｐ５ｂと、定電流源ＣＳ２ｂと、ＡＺスイッチＳＷ４ｂ、ＳＷ５ｂとを含む。
　トランジスタＴｎ５ｂのゲートは、入力容量素子Ｃｖｓｌｂの他端に接続されている。トランジスタＴｎ５ｂのドレインは電源Ｖｄｄに接続され、そのソースはトランジスタＴｐ５ｂのソースに接続されている。トランジスタＴｎ５ｂは、画素信号ＶＳＬに応じた電圧レベルの信号を生成し、トランジスタＴｐ５ｂのソースに伝達する。
　第２トランジスタとしてのトランジスタＴｐ５ｂのゲートは、入力容量素子Ｃｒｍｐｂの他端に接続されている。トランジスタＴｐ５ｂのソースは、トランジスタＴｎ５ｂのソースに接続され、そのドレインは、定電流源ＣＳ２ｂおよび出力部Ｔｏｕｔｂに接続されている。トランジスタＴｐ５ｂは、ソース電圧とゲート電圧との電圧差Ｖｇｓに基づいた導通状態となる。
　例えば、参照信号ＲＡＭＰが画素信号ＶＳＬを下回ったときに、トランジスタＴｐ５ｂは、非導通状態から導通状態になる。定電流源ＣＳ２ｂは、トランジスタＴｎ５ｂ、Ｔｐ５ｂに定電流を流す。従って、トランジスタＴｐ５ｂが非導通状態であるときには、出力信号ＯＵＴｂはローレベルとなっており、トランジスタＴｐ５ｂが導通状態であるときには、出力信号ＯＵＴｂはハイレベルとなる。即ち、参照信号ＲＡＭＰが画素信号ＶＳＬを下回ったときに、出力信号ＯＵＴｂがローレベルからハイレベルへ反転する。このように、トランジスタＴｐ５ｂが、画素信号ＶＳＬと参照信号ＲＡＭＰとの差電圧を増幅した出力信号ＯＵＴｂを生成することができる。
　ＡＺスイッチＳＷ４ｂは、トランジスタＴｎ５ｂのゲートとドレインとの間に接続されており、画素信号ＶＳＬの検出前にトランジスタＴｎ５ｂのゲートとドレインとの間の電位を等しくしてオートゼロ動作を行う。
　ＡＺスイッチＳＷ５ｂは、トランジスタＴｐ５ｂのゲートとドレインとの間に接続されており、画素信号ＶＳＬの検出前にトランジスタＴｐ５ｂのゲートとドレインとの間の電位を等しくしてオートゼロ動作を行う。
　図１０は、第３実施形態による固体撮像素子１００の動作の一例を示すタイミング図である。第３実施形態では、参照信号ＲＡＭＰが画素信号ＶＳＬよりも高いレベルから線形的に減少する。即ち、参照信号ＲＡＭＰは、第１実施形態の参照信号ＲＡＭＰの極性を反転させたものでよい。従って、出力信号ＯＵＴａ、ＯＵＴｂは、参照信号ＲＡＭＰが画素信号ＶＳＬを下回ったときに反転する。第３実施形態のその他の動作は、第１実施形態の対応する動作と同様でよいので、その詳細な説明は省略する。尚、ＡＺスイッチＳＷ４ａ、ＳＷ４ｂ、ＳＷ５ａ、ＳＷ５ｂの動作は、第１実施形態のＡＺスイッチＳＷ１ａ、ＳＷ１ｂと同じでよい。
　第３実施形態は、第１実施形態と同様に容量部１２０ａ、１０２ｂを有し、第１実施形態と同様の効果を得ることができる。
（第４実施形態）
　図１１は、第４実施形態による固体撮像素子１００の構成例を示す図である。第４実施形態では、入力容量素子Ｃｖｓｌａ、Ｃｖｓｌｂ、定電流源ＣＳ１ａ、トランジスタＴｎ５ａ、Ｔｎ５ｂ、ＡＺスイッチＳＷ４ａ、ＳＷ４ｂが省略されており、入力容量素子Ｃｇｎｄａ、Ｃｇｎｄｂが追加されている点で第３実施形態と異なる。トランジスタＴｐ５ａのゲートは、入力容量素子Ｃｒｍｐａの一端に接続され、入力容量素子Ｃｒｍｐａを介して参照信号ＲＡＭＰを受け取る。また、トランジスタＴｐ５ａのゲートは、入力容量素子Ｃｇｎｄａの一端に接続され、入力容量素子Ｃｇｎｄａを介してグランドＧＮＤに接続されている。トランジスタＴｐ５ａのソースは、垂直信号線１１０に接続され、画素信号ＶＳＬを受け取る。トランジスタＴｐ５ｂのゲートは、入力容量素子Ｃｒｍｐｂの一端に接続され、入力容量素子Ｃｒｍｐｂを介して参照信号ＲＡＭＰを受け取る。また、トランジスタＴｐ５ｂのゲートは、入力容量素子Ｃｇｎｄｂの一端に接続され、入力容量素子Ｃｇｎｄｂを介してグランドＧＮＤに接続されている。トランジスタＴｐ５ｂのソースは、垂直信号線１１０に接続され、画素信号ＶＳＬを受け取る。トランジスタＴｐ５ａ、Ｔｐ５ｂは、入力容量素子Ｃｒｍｐａ、Ｃｒｍｐｂを介して同一参照信号ＲＡＭＰをゲートで受ける。また、トランジスタＴｐ５ａ、Ｔｐ５ｂは、垂直信号線１１０から同一の画素信号ＶＳＬを受ける。
　入力容量素子Ｃｒｍｐａ、Ｃｒｍｐｂの一端は、参照信号線１１４に共通に接続され、他端は、トランジスタＴｐ５ａ、Ｔｐ５ｂのゲートにそれぞれ接続されている。トランジスタＴｐ５ａ、Ｔｐ５ｂの各ソースは、垂直信号線１１０に共通に接続されている。入力容量素子Ｃｇｎｄａ、Ｃｇｎｄｂの一端は、トランジスタＴｐ５ａ、Ｔｐ５ｂのゲートに接続され、他端は、グランドＧＮＤに接続されている。
　入力容量素子Ｃｇｎｄａ、Ｃｇｎｄｂは、入力容量素子Ｃｒｍｐａ、Ｃｒｍｐと同様に可変容量素子でよい。第４実施形態では、入力容量素子Ｃｇｎｄａ、Ｃｇｎｄｂの容量を互いに相違させことによって入力容量素子ゲインＧａ、Ｇｂがそれぞれ設定される。例えば、入力容量ゲインＧａは、入力容量素子Ｃｒｍｐａに対する入力容量素子Ｃｇｎｄａの容量比（例えば、Ｃｇｎｄａ／Ｃｇｎｄａ＋Ｃｒｍｐａ）によって決定される。入力容量ゲインＧｂは、入力容量素子Ｃｒｍｐｂに対する入力容量素子Ｃｇｎｄｂとの容量比（例えば、Ｃｇｎｄｂ／Ｃｇｎｄｂ＋Ｃｒｍｐｂ）によって決定される。
　垂直信号線１１０に電流を流す電流源とコンパレータＴｐ５ａ、Ｔｐ５ｂに電流を流す定電流は、定電流源ＣＳ２ａ、ＣＳ２ｂに共通化されている。よって、定電流源ＣＳ２ａ、ＣＳ２ｂは、垂直信号線１１０に定電流を流すとともに、コンパレータＴｐ５ａ、Ｔｐ５ｂにそれぞれ定電流を流す。これにより、第４実施形態による固体撮像素子１００の消費電力は、第３実施形態のそれよりも小さくなる。
　さらに、画素信号ＶＳＬは、図９のトランジスタＴｎ５ａを介さずに、トランジスタＴｐ５ａに直接入力される。画素信号ＶＳＬは、図９のトランジスタＴｎ５ｂを介さずに、トランジスタＴｐ５ｂに直接入力される。このように、定電流源ＣＳ１ａ、トランジスタＴｎ５ａ、Ｔｎ５ｂ、ＡＺスイッチＳＷ４ａ、ＳＷ４ｂが省略されるので、第４実施形態は、第３実施形態よりもＡＤＣ群１０５ａ、１０５ｂのレイアウト面積が小さくなる。
　第４実施形態のその他の構成は、第３実施形態の対応する構成と同様でよい。また、第４実施形態の動作は、第３実施形態の動作と同様でよい。従って、第４実施形態は、第３実施形態と同様の効果も得ることができる。
（変形例１）
　図１２は、第１実施形態の変形例１による固体撮像素子１００の構成例を示す図である。第１実施形態では、２つのＡＤＣ群１０５ａ、１０５ｂが各画素列に対して並列に接続されている。これに対し、変形例１では、３つ以上のＡＤＣ群１０５ａ、１０５ｂ、１０５ｃ・・・が各画素列に対して並列に接続されている。ＡＤＣ群１０５ａ、１０５ｂ、１０５ｃ・・・は、それぞれ異なる入力容量ゲインの容量部１２０ａ、１２０ｂ、１２０ｃ・・・を有する。このように、固体撮像素子１００は、３つ以上のＡＤＣ群１０５ａ、１０５ｂ、１０５ｃ・・・を各画素列に対応して設けてもよい。これにより、検出可能な照射光のダイナミックレンジをさらに大きくすることができる。
（変形例２）
　図１３は、変形例２による固体撮像素子１００の露光時間と入力容量ゲインとの関係を示す表である。上記実施形態において、画素部１０１の露光時間は等しくてもよいが、照射光の照度に応じて露光時間を変更してもよい。露光時間は、タイミング制御回路１０２によって変更され得る。例えば、固体撮像素子１００は、画素部１０１の露光時間を、比較的長い第１露光時間と比較的短い第２露光時間とで選択可能にする。この場合、ＡＤＣ群１０５ａ、１０５ｂは、第１および第２露光時間のそれぞれの画素信号ＶＳＬを、入力容量ゲインＧａ、Ｇｂのそれぞれで検出する。従って、計４種類の第１～第４画像データが得られる。即ち、第１画像データは、比較的長い第１露光時間で得られた画素信号ＶＳＬを比較的低い入力容量ゲインＧａで検出した画像データである。第２画像データは、比較的短い第２露光時間で得られた画素信号ＶＳＬを比較的低い入力容量ゲインＧａで検出した画像データである。第３画像データは、比較的長い第１露光時間で得られた画素信号ＶＳＬを比較的高い入力容量ゲインＧｂで検出した画像データである。並びに、第４画像データは、比較的短い第２露光時間で得られた画素信号ＶＳＬを比較的高い入力容量ゲインＧｂで検出した画像データである。
　信号処理回路１０８は、これらの４つの画像データから適切な画像データを選択し、あるいは、これらの４つの画像データのうち複数の画像データを合成して１つの画像データを生成する。例えば、照射光の照度が低い（暗い）場合、信号処理回路１０８は、露光時間が長くかつゲインの高い第３画像データを選択すればよい。例えば、照射光の照度が高い（明るい）場合、信号処理回路１０８は、露光時間が短くかつゲインの低い第２画像データを選択すればよい。
　このように、変形例２では、露光時間と入力容量ゲインとの組み合わせによって、固体撮像素子１００で検出可能な画素信号のダイナミックレンジが広がる。
（変形例３）
　図１４は、変形例３による固体撮像素子１００の動作例を示すタイミング図である。図１５は、変形例３による参照信号と入力容量ゲインとの組み合わせを示す表である。
　上記実施形態において、参照信号ＲＡＭＰの電圧レベルは、ほぼ等しい傾きで線形的に増加または減少しているが、参照信号ＲＡＭＰの傾きは、切り替えてもよい。例えば、図１４は、図１０のｔ９～ｔ１０の参照信号ＲＡＭＰを示している。参照信号ＲＡＭＰａは、比較的小さい傾きで線形的に減少し、参照信号ＲＡＭＰｂは、比較的大きな傾きで線形的に減少する。
　参照信号ＲＡＭＰａ、ＲＡＭＰｂは、ＤＡＣ１０４において切り替える。画素信号ＶＳＬの電圧レベルが閾値より高い低照度の照射光は、参照信号ＲＡＭＰａによって高感度で検出する。一方、画素信号ＶＳＬの電圧レベルが閾値よりも低い高照度の照射光は、参照信号ＲＡＭＰｂによって比較的短時間（低消費電力）で検出され得る。
　図１５に示すように、変形例３では、本実施形態による入力容量ゲインＧａ、Ｇｂに、参照信号ＲＡＭＰａ、ＲＡＭＰｂを組み合わせている。即ち、ＡＤＣ群１０５ａ、１０５ｂは、参照信号ＲＡＭＰａまたはＲＡＭＰｂを用いて、画素信号ＶＳＬを入力容量ゲインＧａ、Ｇｂで検出する。これにより、変形例３は、第２変形例と同様に、計４種類の第１～第４画像データが得られる。即ち、第１画像データは、画素信号ＶＳＬを、参照信号ＲＡＭＰａを用いて比較的低い入力容量ゲインＧａで検出した画像データである。第２画像データは、画素信号ＶＳＬを、参照信号ＲＡＭＰｂを用いて比較的低い入力容量ゲインＧａで検出した画像データである。第３画像データは、画素信号ＶＳＬを、参照信号ＲＡＭＰａを用いて比較的高い入力容量ゲインＧｂで検出した画像データである。並びに、第４画像データは、画素信号ＶＳＬを、参照信号ＲＡＭＰｂを用いて比較的高い入力容量ゲインＧｂで検出した画像データである。
　信号処理回路１０８は、これらの４つの画像データから適切な画像データを選択し、あるいは、これらの４つの画像データのうち複数の画像データを合成して１つの画像データを生成する。例えば、照射光の照度が低い（暗い）場合、信号処理回路１０８は、傾きの小さな参照信号ＲＡＭＰａを用いて高ゲインＧｂで検出された第３画像データを選択すればよい。例えば、照射光の照度が高い（明るい）場合、信号処理回路１０８は、傾きの大きな参照信号ＲＡＭＰｂを用いて低ゲインｇａで検出された第２画像データを選択すればよい。
　このように、変形例３では、参照信号と入力容量ゲインとの組み合わせによって、固体撮像素子１００で検出可能な画素信号のダイナミックレンジが広がる。
　変形例１～３は、第１～第５実施形態のいずれにも適用可能である。また、変形例１～３を互いに組み合わせてもよい。例えば、変形例２、３を組み合わせることによって、露光時間、参照信号および入力容量ゲインの組み合わせによって、固体撮像素子１００で検出可能な画素信号のダイナミックレンジをさらに広けることができる。
（第５実施形態）
　図１６は、第５実施形態による固体撮像素子１００の構成例を示すブロック図である。図１７は、第５実施形態によるＡＤＣ群１０５ａ、１０５ｂの構成例を示すブロック図である。第５実施形態による固体撮像素子１００は、照射光の照度に応じて、ＡＤＣ群１０５ａ、１０５ｂのゲインの切替えまたは制御を行う。このために、固体撮像素子１００は、制御部１３０と、レジスタ１４０とをさらに備える。
　信号処理回路１０８は、撮像する前に、アンプ回路１０７から供給される画素信号に基づいて、画素部１０１に照射される入射光の照度を検出する。信号処理回路１０８は、画素部１０１の全部または一部の画素信号を用いて、照度を取得する。照度は、画像データほどの解像度を必要としないので、ＣＤＳを行う必要はなく、参照信号ＲＡＭＰの傾斜も急峻でよい。従って、照度は、短時間で検出可能である。信号処理回路１０８は、所定の画素からの画素信号の統計値（例えば、平均、中央値、最頻値）に基づいて照度データを計算してもよい。統計値は、任意の線形または非線形演算によって補間してもよい。尚、照度検出および演算は、固体撮像素子１００の外部で行ってもよい。
　制御部１３０は、信号処理回路１０８から照度データを得て、レジスタ１４０からの設定データに基づいてＤＡＣ１０４および／または容量部１２０ａ、１２０ｂの設定を変更する。例えば、照度が閾値より低い場合、制御部１３０は、容量部１２０ａ、１２０ｂの入力容量素子Ｃｖｓｌａ、Ｃｖｓｌｂの容量を大きくして、入力容量ゲインを上昇させる。照度が閾値以上の場合、制御部１３０は、容量部１２０ａ、１２０ｂの入力容量素子Ｃｖｓｌａ、Ｃｖｓｌｂの容量を小さくして、入力容量ゲインを低下させる。尚、制御部１３０およびレジスタ１４０は、固体撮像素子１００の内部または外部のいずれに設けられていてもよい。
　図１８は、入力容量素子Ｃｖｓｌａ、Ｃｖｓｌｂの構成の一例を示す図である。入力容量素子Ｃｖｓｌａ、Ｃｖｓｌｂは、スイッチＳＷｃ１、ＳＷｃ２を介して並列に接続された複数の容量素子Ｃｅで構成された可変容量素子である。制御部１３０からのＳＷ制御信号は、スイッチＳＷｃ１、ＳＷｃ２をオンまたはオフに制御して、並列接続される容量素子Ｃｅの個数を制御する。これにより、入力容量素子Ｃｖｓｌａ、Ｃｖｓｌｂの容量を変更することができる。尚、スイッチＳＷｃ１、ＳＷｃ２および容量素子Ｃｅの個数は特に限定されない。また、図１８の構成は、入力容量素子Ｃｒｍｐａ、Ｃｒｍｐｂに適用してもよい。
　図１７を再度参照する。レジスタ１４０は、照度の閾値を予め格納しており、その閾値を設定データとして制御部１３０へ送信する。レジスタ１４０は、複数の閾値を格納してもよい。これにより、制御部１３０は、図１８の複数のスイッチＳＷｃ１、ＳＷｃ２を制御し、入力容量素子Ｃｖｓｌａ、Ｃｖｓｌｂの容量を段階的に制御することができる。例えば、照度が第１閾値を下回った場合に、制御部１３０は、スイッチＳＷｃ１をオンし、照度が第２閾値（＜第１閾値）をさらに下回った場合に、制御部１３０は、スイッチＳＷｃ２をさらにオンしてもよい。
　制御部１３０が容量部１２０ａ、１２０ｂの入力容量ゲインを設定した後、画素部１０１は、設定された入力容量ゲインで撮像を実行し、信号処理回路１０８は画素信号を変換して画像データを出力する。
　図１９は、第５実施形態による固体撮像素子１００の動作を示すフロー図である。固体撮像素子１００は、フレーム毎に、画素部１０１への照射光の照度を計測し、その後、撮像を実行する。
　或るフレームの撮像において、まず、垂直走査回路１０３が画素部１０１の読出し行を設定する（Ｓ１００）。次に、画素部１０１の画素行が検出した照射光に基づき画素信号を出力する（Ｓ１１０）。次に、ＡＤＣ群１０５ａ、１０５ｂが画素信号をＡＤ変換する（Ｓ１２０）。次に、ラッチ回路１２３がＡＤ変換された照度データを信号処理回路１０８へ出力する（Ｓ１３０）。ステップＳ１００～Ｓ１３０は、画素部１０１の最終行まで実行される（Ｓ１４０のＮＯ）。
　信号処理回路１０８が画素部１０１の最終行まで照度データを取得すると（Ｓ１４０のＹＥＳ）、信号処理回路１０８は、そのフレーム全体の照度データを生成し（Ｓ１５０）、照度データを制御部１３０へ出力する（Ｓ１６０）。次に、制御部１３０がレジスタ１４０からの設定データに基づいて照度を判断し、照度に応じたＳＷ制御信号またはＤＡＣ制御信号を画素行毎に設定し出力する。容量部１２０ａ、１２０ｂの入力容量ゲインは、ＳＷ制御信号によって制御される。あるいは、ＤＡＣ１０４からの参照信号ＲＡＭＰの傾きは、ＤＡＣ制御信号によって制御される。
　次に、固体撮像素子１００は、そのフレームの撮像を開始する。
　ステップＳ１８０～Ｓ２２０は、ステップＳ１００～Ｓ１４０と同様である。
　次に、信号処理回路１０８は、そのフレーム全体の画像データを生成し（Ｓ２３０）、該画像データを固体撮像素子１００の外部へ出力する（Ｓ２４０）。これにより、画像データは、照射光の照度に応じた適切な入力容量ゲインまたは参照信号ＲＡＭＰで生成され得る。
　このように、フレーム毎に、照度測定および撮像を繰り返すことによって、固体撮像素子１００は、フレーム毎に最適なゲインで撮像することができる。尚、照度測定は、必ずしも各フレームで実行する必要はなく、例えば、数フレームごとに実行してもよい。
　画素部１０１を用いて照度の計測および撮像の両方を実行する場合、制御部１３０は、容量部１２０ａ、１２０ｂの入力容量ゲインを、照度を計測する計測モードと、画像を撮像する撮像モードとで切り替えてもよい。例えば、計測モードでは、低感度かつ短時間で画素信号を検出すればよいので、制御部１３０は、入力容量ゲインは低下させてもよい。あるいは、計測モードでは、信号処理回路１０８は、低ゲインを用いて得られた出力信号ＯＵＴａを選択してもよい。
　制御部１３０は、スイッチＳＷｃ１、ＳＷｃ２とともに、あるいは、それに代えてＤＡＣ１０４を制御してもよい。例えば、制御部１３０は、ＤＡＣ制御信号によって参照信号ＲＡＭＰの傾きを変更する。これにより、参照信号ＲＡＭＰの傾きは、照射光の照度に応じて変更することができ、上記変形例３のような動作が可能になる。
　また、第１～第４実施形態では、信号処理回路１０８が出力信号ＯＵＴａ、ＯＵＴｂの選択を行っている。この場合、信号処理回路１０８は、検出された照度に応じて出力信号ＯＵＴａ、ＯＵＴｂの選択を行ってもよい。
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。本開示による固体撮像素子１００は、撮像部１２０３１に備えられていてもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。本開示による固体撮像素子１００は、撮像部１２０３１であってもよく、あるいは、撮像部１２０３１とは別体として設けられていてもよい。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２１は、撮像部１２０３１の設置位置の例を示す図である。
　図２１では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術は、例えば、車外情報検出ユニット１２０３０に適用され得る。具体的には、車外情報検出ユニット１２０３０に、上述の撮像部１２０３１を実装することができる。撮像部１２０３１に、本開示に係る技術を適用することにより、幅広い明るさダイナミックレンジの環境において、正確な距離情報を得ることができ、車両１２１００の機能性および安全性を高めることができる。
　なお、本技術は、以下のような構成をとることができる。
　（１）
　複数の画素を含む画素部と、
　前記画素の画素信号を伝達する画素信号線と、
　前記画素信号と比較される参照信号を伝達する参照信号線と、
　前記画素信号と前記参照信号との電圧差に基づいて該画素信号に応じた第１出力信号を出力する第１コンパレータと、
　前記画素信号と前記参照信号との電圧差に基づいて該画素信号に応じた第２出力信号を出力する第２コンパレータと、
　前記画素信号線または前記参照信号線と前記第１コンパレータとの間に設けられ、第１ゲインに設定された第１容量部と、
　前記画素信号線または前記参照信号線と前記第２コンパレータとの間に設けられ、第２ゲインに設定された第２容量部と、を備える固体撮像素子。
（２）
　前記第１容量部は、
　前記参照信号線と前記第１コンパレータとの間に設けられた第１入力容量素子と、
　前記画素信号線と前記第１コンパレータとの間に設けられた第２入力容量素子と、を含み、
　前記第２容量部は、
　前記参照信号線と前記第２コンパレータとの間に設けられた第３入力容量素子と、
　前記画素信号線と前記第２コンパレータとの間に設けられた第４入力容量素子と、を含む（１）に記載の固体撮像素子。
（３）
　前記第１入力容量素子と前記第２入力容量素子との容量比は、前記第３入力容量素子と前記第４入力容量素子との容量比と異なる、（２）に記載の固体撮像素子。
（４）
　前記第１および第３入力容量素子の容量はほぼ等しく、前記第２および第４入力容量素子の容量が互いに異なる、（２）または（３）に記載の固体撮像素子。
（５）
　前記第１容量部のゲインは、前記第１入力容量素子と前記第２入力容量素子との容量比によって決定され、
　前記第２容量部のゲインは、前記第３入力容量素子と前記第４入力容量素子との容量比によって決定される、（３）または（４）に記載の固体撮像素子。
（６）
　前記第１および第３入力容量素子のそれぞれの一端は、前記参照信号線に共通に接続されており、
　前記第２および第４入力容量素子のそれぞれの一端は、前記画素信号線に共通に接続されており、
　前記第１コンパレータは、ゲートが前記第１および第２入力容量素子の他端に共通に接続された第１トランジスタを含み、
　前記第２コンパレータは、ゲートが前記第３および第４入力容量素子の他端に共通に接続された第２トランジスタを含む、（２）から（５）のいずれか一項に記載の固体撮像素子。
（７）
　前記第１コンパレータは、前記第１トランジスタの一端に接続された第１定電流源をさらに含み、前記第１トランジスタと前記第１定電流源との間から前記第１出力信号を出力し、
　前記第２コンパレータは、前記第２トランジスタの一端に接続された第２定電流源をさらに含み、前記第２トランジスタと前記第２定電流源との間から前記第２出力信号を出力する、（６）に記載の固体撮像素子。
（８）
　前記第１コンパレータは、前記第１トランジスタの一端に接続された第１定電流源と、該第１定電流源に一端が接続された第３トランジスタと、前記第１および第３トランジスタの他端に接続された第１ミラー回路とをさらに含み、前記第３トランジスタと前記第１ミラー回路との間から前記第１出力信号を出力し、
　前記第２コンパレータは、前記第２トランジスタの一端に接続された第２定電流源と、該第２定電流源に一端が接続された第４トランジスタと、前記第１および第４トランジスタの他端に接続された第２ミラー回路とをさらに含み、前記第４トランジスタと前記第２ミラー回路との間から前記第２出力信号を出力する、（６）に記載の固体撮像素子。
（９）
　前記第１コンパレータは、ゲートが前記第１入力容量素子に接続され、一端が前記第２入力容量素子に接続された第１トランジスタを含み、
　前記第２コンパレータは、ゲートが前記第３入力容量素子に接続され、一端が前記第４入力容量素子に接続された第２トランジスタを含む、（２）に記載の固体撮像素子。
（１０）
　前記第１および第３入力容量素子は、前記参照信号線に共通に接続されており、
　前記第１および第２トランジスタの各一端は、それぞれ前記第２および第４入力容量素子を介して画素信号を受け取る、（９）に記載の固体撮像素子。
（１１）
　前記第１および第３入力容量素子に同一の前記参照信号を供給する参照信号生成部をさらに備える、（２）から（１０）のいずれか一項に記載の固体撮像素子。
（１２）
　前記画素部への照射光の照度に応じて前記第１または第２出力信号のいずれかを選択して画像データとして出力する信号処理回路をさらに備える、（１）から（１０）のいずれか一項に記載の固体撮像素子。
（１３）
　前記画素部への照射光の照度に応じて前記画素部の露光時間を変更する制御部をさらに備える、（１）から（１２）のいずれか一項に記載の固体撮像素子。
（１４）
　前記画素部への照射光の照度に応じて前記参照信号の傾きを制御する制御部をさらに備える、（１）から（１３）のいずれか一項に記載の固体撮像素子。
（１５）
　前記画素部への照射光の照度に応じて前記第１または第２ゲインを制御する制御部をさらに備える、（１）から（１４）のいずれか一項に記載の固体撮像素子。
（１６）
　前記画素部への照射光の照度を取得する信号処理回路（１０８）と、
　該照度に応じて前記第１または前記第２ゲインを設定する制御部（１３０）とをさらに備え、
　前記画素部は、設定された前記第１または第２ゲインで撮像を実行して前記画素信号を生成し、
　前記信号処理回路は、前記画素信号を変換して画像データを生成する、（１）から（１０）のいずれか一項に記載の固体撮像素子。
（１７）
　前記第１および第３入力容量素子のそれぞれの一端は、前記参照信号線に共通に接続されており、
　前記第２および第４入力容量素子のそれぞれの一端は、前記画素信号線に共通に接続されており、
　前記第１コンパレータは、ゲートが前記第１入力容量素子の他端に接続された第１トランジスタと、ゲートが前記第２入力容量素子の他端に接続された第３トランジスタを含み、
　前記第２コンパレータは、ゲートが前記第３入力容量素子の他端に接続された第２トランジスタと、ゲートが前記第４入力容量素子の他端に接続された第４トランジスタを含む、（２）から（５）のいずれか一項に記載の固体撮像素子。
　本開示は、上述した実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
１０１　画素部、１５０　画素、１０５ａ、１０５ｂ　ＡＤＣ群、１１０　垂直信号線、１２０ａ，１２０ｂ　容量部、１２１ａ，１２１ｂ　コンパレータ、Ｃｒｍｐａ，Ｃｖｓｌａ，Ｃｒｍｐｂ，Ｃｖｓｌｂ　入力容量素子、Ｔｐ１ａ～Ｔｐ５ａ，Ｔｐ１ｂ～Ｔｐ５ｂ，Ｔｎ１ａ～Ｔｎ５ａ，Ｔｎ１ｂ～Ｔｎ５ｂ　トランジスタ

Claims (17)

  1. 　複数の画素を含む画素部と、
    　前記画素の画素信号を伝達する画素信号線と、
    　前記画素信号と比較される参照信号を伝達する参照信号線と、
    　前記画素信号と前記参照信号との電圧差に基づいて該画素信号に応じた第１出力信号を出力する第１コンパレータと、
    　前記画素信号と前記参照信号との電圧差に基づいて該画素信号に応じた第２出力信号を出力する第２コンパレータと、
    　前記画素信号線または前記参照信号線と前記第１コンパレータとの間に設けられ、第１ゲインに設定された第１容量部と、
    　前記画素信号線または前記参照信号線と前記第２コンパレータとの間に設けられ、第２ゲインに設定された第２容量部と、を備える固体撮像素子。
  2. 　前記第１容量部は、
    　前記参照信号線と前記第１コンパレータとの間に設けられた第１入力容量素子と、
    　前記画素信号線と前記第１コンパレータとの間に設けられた第２入力容量素子と、を含み、
    　前記第２容量部は、
    　前記参照信号線と前記第２コンパレータとの間に設けられた第３入力容量素子と、
    　前記画素信号線と前記第２コンパレータとの間に設けられた第４入力容量素子と、を含む請求項１に記載の固体撮像素子。
  3. 　前記第１入力容量素子と前記第２入力容量素子との容量比は、前記第３入力容量素子と前記第４入力容量素子との容量比と異なる、請求項２に記載の固体撮像素子。
  4. 　前記第１および第３入力容量素子の容量はほぼ等しく、前記第２および第４入力容量素子の容量が互いに異なる、請求項２に記載の固体撮像素子。
  5. 　前記第１容量部のゲインは、前記第１入力容量素子と前記第２入力容量素子との容量比によって決定され、
    　前記第２容量部のゲインは、前記第３入力容量素子と前記第４入力容量素子との容量比によって決定される、請求項３に記載の固体撮像素子。
  6. 　前記第１および第３入力容量素子のそれぞれの一端は、前記参照信号線に共通に接続されており、
    　前記第２および第４入力容量素子のそれぞれの一端は、前記画素信号線に共通に接続されており、
    　前記第１コンパレータは、ゲートが前記第１および第２入力容量素子の他端に共通に接続された第１トランジスタを含み、
    　前記第２コンパレータは、ゲートが前記第３および第４入力容量素子の他端に共通に接続された第２トランジスタを含む、請求項２に記載の固体撮像素子。
  7. 　前記第１コンパレータは、前記第１トランジスタの一端に接続された第１定電流源をさらに含み、前記第１トランジスタと前記第１定電流源との間から前記第１出力信号を出力し、
    　前記第２コンパレータは、前記第２トランジスタの一端に接続された第２定電流源をさらに含み、前記第２トランジスタと前記第２定電流源との間から前記第２出力信号を出力する、請求項６に記載の固体撮像素子。
  8. 　前記第１コンパレータは、前記第１トランジスタの一端に接続された第１定電流源と、該第１定電流源に一端が接続された第３トランジスタと、前記第１および第３トランジスタの他端に接続された第１ミラー回路とをさらに含み、前記第３トランジスタと前記第１ミラー回路との間から前記第１出力信号を出力し、
    　前記第２コンパレータは、前記第２トランジスタの一端に接続された第２定電流源と、該第２定電流源に一端が接続された第４トランジスタと、前記第１および第４トランジスタの他端に接続された第２ミラー回路とをさらに含み、前記第４トランジスタと前記第２ミラー回路との間から前記第２出力信号を出力する、請求項６に記載の固体撮像素子。
  9. 　前記第１コンパレータは、ゲートが前記第１および第２入力容量素子の一端に接続され、一端が前記画素信号線に接続された第１トランジスタを含み、
    　前記第２コンパレータは、ゲートが前記第３および第４入力容量素子の一端に接続され、一端が前記画素信号線に接続された第２トランジスタを含む、請求項２に記載の固体撮像素子。
  10. 　前記第１および第３入力容量素子の他端は、前記参照信号線に共通に接続されており、
    　前記第２および第４入力容量素子の他端は、接地されており、
    　前記第１および第２トランジスタの各一端は、それぞれ前記画素信号線から同一画素信号を受け取る、請求項９に記載の固体撮像素子。
  11. 　前記第１および第３入力容量素子に同一の前記参照信号を供給する参照信号生成部をさらに備える、請求項２に記載の固体撮像素子。
  12. 　前記画素部への照射光の照度に応じて前記第１または第２出力信号のいずれかを選択して画像データとして出力する信号処理回路をさらに備える、請求項１に記載の固体撮像素子。
  13. 　前記画素部への照射光の照度に応じて前記画素部の露光時間を変更する制御部をさらに備える、請求項１に記載の固体撮像素子。
  14. 　前記画素部への照射光の照度に応じて前記参照信号の傾きを制御する制御部をさらに備える、請求項１に記載の固体撮像素子。
  15. 　前記画素部への照射光の照度に応じて前記第１または第２ゲインを制御する制御部をさらに備える、請求項１に記載の固体撮像素子。
  16. 　前記画素部への照射光の照度を取得する信号処理回路と、
    　該照度に応じて前記第１または前記第２ゲインを設定する制御部とをさらに備え、
    　前記画素部は、設定された前記第１または第２ゲインで撮像を実行して前記画素信号を生成し、
    　前記信号処理回路は、前記画素信号を変換して画像データを生成する、請求項１に記載の固体撮像素子。
  17. 　前記第１および第３入力容量素子のそれぞれの一端は、前記参照信号線に共通に接続されており、
    　前記第２および第４入力容量素子のそれぞれの一端は、前記画素信号線に共通に接続されており、
    　前記第１コンパレータは、ゲートが前記第１入力容量素子の他端に接続された第１トランジスタと、ゲートが前記第２入力容量素子の他端に接続された第３トランジスタを含み、
    　前記第２コンパレータは、ゲートが前記第３入力容量素子の他端に接続された第２トランジスタと、ゲートが前記第４入力容量素子の他端に接続された第４トランジスタを含む、請求項２に記載の固体撮像素子。
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