WO2023026565A1 - 撮像装置及び電子機器 - Google Patents

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WO2023026565A1
WO2023026565A1 PCT/JP2022/015256 JP2022015256W WO2023026565A1 WO 2023026565 A1 WO2023026565 A1 WO 2023026565A1 JP 2022015256 W JP2022015256 W JP 2022015256W WO 2023026565 A1 WO2023026565 A1 WO 2023026565A1
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WO
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pixel signal
signal
pixel
photoelectric conversion
transistor
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Application number
PCT/JP2022/015256
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English (en)
French (fr)
Inventor
浩二 松浦
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • the present disclosure relates to imaging devices and electronic devices.
  • CMOS Complementary Metal
  • AD Analog-to-Digital converts the pixel signal by comparing the analog pixel signal with a linearly changing reference signal using a comparator and counting the time until the reference signal crosses the pixel signal.
  • Oxide Semiconductor image sensors hereinafter also referred to as CIS are known.
  • AD conversion is usually performed in units of pixel columns, and it is necessary to read out each pixel arranged in the row (line) direction within one horizontal line period. As described above, if the readout of each pixel is performed while switching between the sensitivity and the conversion efficiency, the readout takes time, so there is a problem that the frame rate cannot be increased. In addition, the pixel signal on the vertical signal line must be changed each time the sensitivity or conversion efficiency is switched, resulting in an increase in power consumption.
  • the present disclosure provides an imaging device and an electronic device capable of increasing the frame rate and reducing power consumption while widening the dynamic range during photoelectric conversion.
  • a first photoelectric conversion unit a first readout circuit that outputs a first pixel signal corresponding to the charge photoelectrically converted by the first photoelectric conversion unit to a first signal line; a second photoelectric conversion unit having a light receiving area smaller than that of the first photoelectric conversion unit; a second readout circuit that outputs a second pixel signal corresponding to the charge photoelectrically converted by the second photoelectric conversion unit to a second signal line; a pixel signal selector that selects the first pixel signal or the second pixel signal based on a result of comparing the second pixel signal with a reference signal; and an analog-to-digital converter that converts the pixel signal selected by the pixel signal selector into a digital pixel signal by comparing the pixel signal with a reference signal whose potential level changes according to time.
  • the first pixel signal and the second pixel signal output from each of the two or more pixels arranged in the second direction are output to the common first signal line and the common second signal line, respectively;
  • the analog-to-digital converter is arranged for each pixel column composed of two or more pixels arranged in the second direction; each of the plurality of pixels has the first photoelectric conversion unit, the first readout circuit, the second photoelectric conversion unit, and the second readout circuit;
  • the pixel signal selector may be provided for each pixel column arranged in the second direction.
  • the analog-to-digital converter is a comparator that compares the pixel signal selected by the pixel signal selector with the reference signal; a counter that performs a counting operation until the comparator detects a match between the pixel signal and the reference signal;
  • the digital pixel signal corresponding to the pixel signal selected by the pixel signal selector may be generated based on the count value of the counter.
  • the comparator compares the pixel signal selected by the pixel signal selector with the reference signal to determine whether or not the illuminance at the start of imaging is equal to or higher than a predetermined reference level,
  • the pixel signal selector selects the second pixel signal when the illuminance at the start of imaging is equal to or higher than the reference level, and selects the first pixel signal when the illuminance is less than the reference level.
  • the pixel signal selector compares the second pixel signal corresponding to the charge photoelectrically converted by the second photoelectric conversion unit and accumulated in the second floating diffusion region with the reference signal by the comparator. Based on this, the first pixel signal or the second pixel signal may be selected.
  • the comparator compares the second pixel signal according to the potential of the second floating diffusion region with the charge of the second floating diffusion region discharged and the reference signal when starting imaging.
  • a second comparison process for performing a first comparison process, and then comparing the second pixel signal corresponding to the charge photoelectrically converted by the second photoelectric conversion unit and accumulated in the second floating diffusion region with the reference signal. perform the comparison process,
  • the pixel signal selector may select the first pixel signal or the second pixel signal based on the result of the second comparison process.
  • the comparator determines whether or not the illuminance at the start of imaging is equal to or higher than the reference level by the second comparison process,
  • the pixel signal selector selects the second pixel signal when the illuminance is equal to or higher than the reference level, and selects the first pixel signal when the illuminance is less than the reference level. good.
  • the comparator When the illuminance is determined to be equal to or higher than the reference level in the second comparison process, the comparator performs the second photoelectric conversion according to the charge photoelectrically converted by the second photoelectric conversion unit and accumulated in the second floating diffusion region. performing a third comparison process for comparing the two pixel signals and the reference signal, and then performing the second pixel signal according to the potential of the second floating diffusion region in a state where the charge of the second floating diffusion region is discharged. and the reference signal.
  • the first readout circuit has a variable charge-voltage conversion efficiency
  • the comparator When the illuminance is determined to be less than the reference level in the second comparison process, the comparator performs the first voltage drop according to the potential of the first floating diffusion region in a state where the charge of the first floating diffusion region is discharged.
  • a fifth comparison process is performed to compare one pixel signal with the reference signal, and then the charge-potential conversion efficiency is made higher than that of the fifth comparison process to discharge the charges in the first floating diffusion region.
  • the comparator is a first differential transistor pair for comparing the pixel signal selected by the pixel signal selector and the reference signal when the second comparison processing determines that the illuminance is less than the reference level;
  • the pixel signal selected by the pixel signal selector is compared with the reference signal when performing the first comparison process and when the illuminance is determined to be equal to or higher than the reference level in the second comparison process. and a second differential transistor pair.
  • the first differential transistor pair has a first transistor and a second transistor; the second differential transistor pair has a third transistor and a fourth transistor;
  • the comparator is a first switch and a first capacitor connected in series between the gate of the first transistor and the output node of the pixel signal selector; a second switch and a second capacitor connected in series between the gate of the second transistor and the input node of the reference signal; a third switch and a third capacitor connected in series between the gate of the third transistor and the output node of the pixel signal selector; a fourth switch and a fourth capacitor connected in series between the gate of the fourth transistor and the input node of the reference signal; a fifth switch that switches whether to short-circuit the gate and drain of the first transistor; a sixth switch that switches whether to short-circuit the gate and drain of the second transistor; a seventh switch that switches whether to short-circuit the gate and drain of the third transistor; and an eighth switch for switching whether to short-circuit the gate and drain of the fourth transistor.
  • the comparator turns off the first switch, the second switch, the third switch, and the fourth switch and turns on the fifth switch and the sixth switch when starting imaging with each pixel.
  • the seventh switch and the eighth switch are once turned on and then turned off to accumulate the charge corresponding to the second pixel signal selected by the pixel signal selector in the third capacitor, and to the reference signal. A corresponding charge may be stored in the fourth capacitor.
  • first and second holding circuits for alternately holding the pixel signals selected by the pixel signal selector; and samples for alternately selecting and outputting the pixel signals held by the first and second holding circuits.
  • a sample and hold circuit having a hold selector;
  • the analog-to-digital converter may convert the output signal of the sample-and-hold circuit into the digital pixel signal.
  • the other of the first and second holding circuits outputs the pixel signal.
  • a pixel signal selected by a selector may be held.
  • the analog-to-digital converter is a comparator that compares the output signal of the sample and hold circuit with the reference signal; a counter that performs a counting operation until the comparator detects a match between the output signal and the reference signal;
  • the digital pixel signal corresponding to the pixel signal selected by the pixel signal selector may be generated based on the count value of the counter.
  • the comparator compares the output signal of the sample-and-hold circuit and the reference signal to determine whether or not the illuminance at the start of imaging is equal to or higher than a predetermined reference level,
  • the pixel signal selector selects the second pixel signal when the illuminance at the start of imaging is equal to or higher than the reference level, and selects the first pixel signal when the illuminance is less than the reference level.
  • the pixel signal selector compares the second pixel signal corresponding to the charge photoelectrically converted by the second photoelectric conversion unit and accumulated in the second floating diffusion region with the reference signal by the comparator. Based on this, the first pixel signal or the second pixel signal may be selected.
  • the first holding circuit holds the second pixel signal according to the potential of the second floating diffusion region in a state where the charge of the second floating diffusion region is discharged when imaging is started, and then inputting the held second pixel signal to the comparator,
  • the second holding circuit is synchronous with the timing when the first holding circuit inputs the second pixel signal to the comparator, and the second pixel signal is photoelectrically converted by the second photoelectric conversion section and is transferred to the second floating diffusion region.
  • the pixel signal selector selects the first pixel signal or the second pixel signal based on the result of comparing the second pixel signal output from the second holding circuit and the reference signal by the comparator. You may choose.
  • the sample-and-hold circuit is capable of outputting at least part of the pixel signal selected by the pixel signal selector without holding,
  • the sample-and-hold circuit inputs at least part of the pixel signal selected by the pixel signal selector to the comparator without holding it.
  • an imaging device that outputs a digital pixel signal corresponding to an imaged pixel signal;
  • a signal processing unit that performs signal processing based on the digital pixel signal
  • the imaging device is a first photoelectric conversion unit; a first readout circuit that outputs a first pixel signal corresponding to the charge photoelectrically converted by the first photoelectric conversion unit to a first signal line; a second photoelectric conversion unit having a light receiving area smaller than that of the first photoelectric conversion unit; a second readout circuit that outputs a second pixel signal corresponding to the charge photoelectrically converted by the second photoelectric conversion unit to a second signal line; a pixel signal selector that selects the first pixel signal or the second pixel signal based on a result of comparing the second pixel signal with a reference signal; and an analog-to-digital converter for converting a pixel signal selected by the pixel signal selector into a digital pixel signal by comparing the pixel signal with a reference signal whose potential level changes according to time.
  • FIG. 1 is a block diagram showing a schematic configuration of an imaging device according to a first embodiment of the present disclosure
  • FIG. FIG. 2 is a conceptual diagram showing an example of an imaging device in which a semiconductor chip of a pixel array section and a semiconductor chip of a processing circuit are stacked.
  • FIG. 2 is a circuit diagram showing the basic configuration of a high dynamic range pixel;
  • FIG. 4 is a timing chart at the start of exposure of pixels in FIG. 3 ;
  • FIG. FIG. 4 is a timing chart when reading pixel signals in FIG. 3 ;
  • FIG. 2 is a circuit diagram of main parts of the imaging device according to the first embodiment;
  • FIG. 4 is a diagram showing a charge discharging period of a first photoelectric conversion unit and a second photoelectric conversion unit and exposure start timing;
  • FIG. 4 is a diagram showing the relationship between illuminance and potential levels of vertical signal lines;
  • 4 is a timing chart of the imaging device according to the first embodiment;
  • FIG. FIG. 4 is a circuit diagram of a pixel PX according to a comparative example in which two circuit blocks share a reset transistor;
  • FIG. 11 is a timing diagram of FIG. 10;
  • FIG. 2 is a circuit diagram showing the configuration of the main parts of an imaging device according to a second embodiment;
  • FIG. 13 is a timing diagram of the imaging device of FIG. 12;
  • FIG. 14 is a timing diagram according to a variation of FIG. 13;
  • FIG. 2 is a cross-sectional view of a semiconductor chip incorporating the imaging device according to the first or second embodiment;
  • FIG. 2 is a plan layout diagram of the light incident surface side of the imaging device according to the first and second embodiments;
  • the plane layout figure by a modified example. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system;
  • FIG. 2 is an explanatory diagram showing an example of installation positions of an information detection unit outside the vehicle and an imaging unit;
  • an imaging device and an electronic device will be described below with reference to the drawings.
  • the main components of the imaging device and the electronic device will be mainly described below, the imaging device and the electronic device may have components and functions that are not illustrated or described. The following description does not exclude components or features not shown or described.
  • FIG. 1 is a block diagram showing a schematic configuration of an imaging device 100 according to the first embodiment of the present disclosure.
  • the imaging device 100 includes a pixel array section 101, a timing control circuit 102, a vertical scanning circuit 103, a DAC (digital-analog converter) 104, an ADC (analog-digital converter) group 105, and a horizontal transfer scanning circuit. 106 , an amplifier circuit 107 and a signal processing circuit 108 .
  • unit pixels including photoelectric conversion elements that photoelectrically convert incident light into a charge amount (pixel signal) corresponding to the amount of light are arranged in a matrix.
  • pixel drive lines 109 are wired for each row along the left-right direction of the drawing (the pixel array direction of the pixel row/horizontal direction) for the matrix-like pixel arrangement.
  • a vertical signal line VSL is laid along the vertical direction of the drawing (the pixel arrangement direction of the pixel column/vertical direction).
  • One end of the pixel driving line 109 is connected to an output terminal corresponding to each row of the vertical scanning circuit 103 .
  • one pixel driving line 109 is shown for each pixel row in FIG. 1, two or more pixel driving lines 109 may be provided for each pixel row.
  • the timing control circuit 102 has a timing generator (not shown) that generates various timing signals.
  • the timing control circuit 102 controls the vertical scanning circuit 103, the DAC 104, the ADC group 105, the horizontal transfer scanning circuit 106, etc. based on various timing signals generated by the timing generator based on externally supplied control signals and the like. Drive control.
  • the vertical scanning circuit 103 is composed of a shift register, an address decoder, and the like. Although the specific configuration is omitted here, the vertical scanning circuit 103 includes a readout scanning system and a sweeping scanning system.
  • the readout scanning system sequentially selects and scans the unit pixels from which signals are to be read out row by row.
  • the sweeping scanning system removes unnecessary charges from the photoelectric conversion elements of the unit pixels of the readout row ahead of the readout scanning by the shutter speed for the readout row scanned by the readout scanning system.
  • a sweeping scan to sweep out (reset) is performed.
  • a so-called electronic shutter operation is performed by sweeping out (resetting) unnecessary charges by this sweeping scanning system.
  • the electronic shutter operation refers to an operation of discarding the photocharges of the photoelectric conversion element and newly starting exposure (starting accumulation of photocharges).
  • a signal read out by a readout operation by the readout scanning system corresponds to the amount of incident light after the immediately preceding readout operation or the electronic shutter operation.
  • the period from the readout timing of the previous readout operation or the sweep timing of the electronic shutter operation to the readout timing of the current readout operation is the accumulation time (exposure time) of the photocharges in the unit pixel.
  • a pixel signal (analog signal) output from each unit pixel of a pixel row selectively scanned by the vertical scanning circuit 103 is supplied to the ADC group 105 via a plurality of vertical signal lines VSL corresponding to each column.
  • the DAC 104 generates a reference signal RAMP, which is a linearly varying ramp waveform signal, and supplies it to the ADC group 105 .
  • the DAC 104 is commonly connected to the plurality of comparators 121 via the reference signal line 114 and supplies the same reference signal RAMP to the plurality of comparators 121 .
  • the reference signal line 114 transmits the reference signal RAMP to the multiple comparators 121 .
  • the ADC group 105 includes multiple comparators 121 , multiple counters 122 , and multiple latch circuits 123 .
  • the ADC group 105 converts pixel signals (analog signals) from the pixel array unit 101 into digital signals.
  • the comparator 121, the counter 122, and the latch circuit 123 are provided corresponding to the pixel columns of the pixel array section 101, respectively, and constitute the ADC 105a.
  • the ADC 105a is provided for each pixel row in the column direction.
  • the comparator 121 compares the voltage of the signal obtained by adding the pixel signal output from each pixel and the reference signal RAMP via a capacitor with a predetermined reference voltage, and supplies an output signal indicating the comparison result to the counter 122 . .
  • the counter 122 counts the time until the voltage magnitude relationship between the pixel signal and the reference signal RAMP is inverted based on the output signal of the comparator 121 . This converts the analog pixel signal into a digital pixel signal represented by the count value.
  • the counter 122 supplies the count value to the latch circuit 123 .
  • the latch circuit 123 holds the count value supplied from the counter 122 . In addition, the latch circuit 123 obtains the difference between the data signal count value corresponding to the signal level pixel signal and the reset signal count value corresponding to the reset level pixel signal, thereby performing CDS (Correlated Double Sampling). multiple sampling).
  • CDS Correlated Double Sampling
  • the horizontal transfer scanning circuit 106 is composed of a shift register, an address decoder, etc., and sequentially selectively scans circuit portions corresponding to the pixel columns of the ADC group 105 . By selective scanning by the horizontal transfer scanning circuit 106 , the digital pixel signals held in the latch circuit 123 are sequentially transferred to the amplifier circuit 107 via the horizontal transfer line 111 .
  • the amplifier circuit 107 amplifies the digital pixel signal supplied from the latch circuit 123 and supplies it to the signal processing circuit 108 .
  • the signal processing circuit 108 performs predetermined signal processing on the digital pixel signals supplied from the amplifier circuit 107 to generate two-dimensional image data.
  • signal processing circuitry 108 may perform vertical line defect correction, point defect correction, signal clamping, and digital signal processing such as parallel-to-serial conversion, compression, encoding, summing, averaging, and intermittent operation. or
  • the signal processing circuit 108 outputs the generated image data to the subsequent device.
  • the imaging device 100 shown in FIG. 1 may be configured as one semiconductor chip as a whole, or may be configured with a plurality of semiconductor chips.
  • the pixel array section 101 and other processing circuits may be formed as separate semiconductor chips 511 and 512, respectively, and the semiconductor chips 511 and 512 may be stacked. .
  • FIG. 2 is a conceptual diagram showing an example of the imaging device 100 in which the semiconductor chip 511 of the pixel array section 101 and the semiconductor chip 512 of the processing circuit are stacked.
  • the imaging device 100 is composed of two stacked semiconductor chips 511 and 512 .
  • the number of stacked semiconductor chips may be three or more.
  • a semiconductor chip 511 includes a pixel array section 101 formed on a semiconductor substrate.
  • Semiconductor chip 512 includes ADC group 105, logic circuit 516 and peripheral circuit 517 formed on another semiconductor substrate.
  • the logic circuit 516 includes the timing control circuit 102, the vertical scanning circuit 103, the DAC 104, the horizontal transfer scanning circuit 106, and the like.
  • the peripheral circuit 517 includes the signal processing circuit 108 and the like.
  • Each pixel of the pixel array section 101 of the semiconductor chip 511 and elements of the processing circuits (105, 516, 517) of the semiconductor chip 512 are through-holes such as TSV (Through Silicon Via) provided in the via regions 513, 514, for example.
  • An electrode or the like may be used for electrical connection.
  • the ADC group 105 can transmit and receive signals to and from the pixel array unit 101 via the TSV.
  • both semiconductor chips may be bonded together so that the wiring of the semiconductor chip 511 and the wiring of the semiconductor chip 512 are in contact with each other (Cu--Cu bonding).
  • the pixel array section 101 and part of the processing circuits (105, 516, 517) may be configured as one semiconductor chip 511, and the other components may be configured as another semiconductor chip 512.
  • Each pixel in the pixel portion of FIG. 1 outputs a high dynamic range (hereinafter also referred to as HDR) pixel signal.
  • HDR high dynamic range
  • FIG. 3 is a circuit diagram showing the basic configuration of a high dynamic range pixel.
  • the pixel PX in FIG. 3 includes a first photoelectric conversion portion PD11a, a second photoelectric conversion portion PD11b, first to fourth transfer gate portions T12a to T12d, a reset transistor T13, a charge storage portion C14, a first floating diffusion region (floating diffusion ) FD15a, a second floating diffusion region FD15b, an amplification transistor T16, and a selection transistor T17.
  • a plurality of pixels PX in FIG. 3 are arranged in the row direction and the column direction, and the pixel drive line 109 in FIG. 1 is provided for each pixel row arranged in the row direction.
  • Various drive signals TGL, FCG, FDG, TGS, RST, and SEL are supplied from the vertical scanning circuit 103 of FIG. 1 through a plurality of drive lines.
  • the first photoelectric conversion unit PD11a is composed of, for example, a PN junction photodiode.
  • the first photoelectric conversion unit PD11a generates and accumulates charges according to the amount of received light.
  • the second photoelectric conversion unit PD11b is composed of, for example, a PN junction photodiode.
  • the second photoelectric conversion unit PD11b generates and accumulates charges according to the amount of received light.
  • the first photoelectric conversion unit PD11a Comparing the first photoelectric conversion unit PD11a and the second photoelectric conversion unit PD11b, the first photoelectric conversion unit PD11a has a larger light receiving surface area and higher sensitivity than the second photoelectric conversion unit PD11b.
  • the first transfer gate portion T12a is connected between the first photoelectric conversion portion PD11a and the first floating diffusion region FD15a.
  • a driving signal TGL is applied to the gate electrode of the first transfer gate portion T12a.
  • the driving signal TGL becomes active, the first transfer gate portion T12a becomes conductive, and the charges accumulated in the first photoelectric conversion portion PD11a are transferred to the first floating diffusion region FD15a via the first transfer gate portion T12a. transferred to
  • the second transfer gate portion T12b is connected between the charge storage portion 104 and the second floating diffusion region FD15b.
  • a drive signal FCG is applied to the gate electrode of the second transfer gate portion T12b.
  • the drive signal FCG becomes active, the second transfer gate portion T12b becomes conductive, and the potentials of the charge accumulation portion 104 and the second floating diffusion region FD15b are coupled.
  • the conversion efficiency switching transistor T12c is connected between the first floating diffusion region FD15a and the second floating diffusion region FD15b.
  • a driving signal FDG is applied to the gate electrode of the conversion efficiency switching transistor T12c.
  • the conversion efficiency switching transistor T12c becomes conductive, and the potentials of the first floating diffusion region FD15a and the second floating diffusion region FD15b are coupled.
  • the fourth transfer gate portion T12d is connected between the second photoelectric conversion portion PD11b and the charge storage portion C14.
  • a drive signal TGS is applied to the gate electrode of the fourth transfer gate portion T12d.
  • the fourth transfer gate portion T12d is brought into a conducting state, and the charges accumulated in the second photoelectric conversion portion PD11b are transferred to the charge accumulation portion C14 via the fourth transfer gate portion T12d. transferred.
  • the lower portion of the gate electrode of the fourth transfer gate portion T12d has a slightly deep potential, the amount of charge exceeds the saturation charge amount of the second photoelectric conversion portion PD11b, and the charge overflowing from the second photoelectric conversion portion PD11b is transferred to the charge storage portion.
  • An overflow path is provided that forwards to C14.
  • the overflow path formed under the gate electrode of the fourth transfer gate portion T12d is simply referred to as the overflow path of the fourth transfer gate portion T12d.
  • the reset transistor T13 is connected between a power supply that supplies a power supply voltage VDD (hereinafter the power supply may also be referred to as VDD) and the second floating diffusion region FD15b.
  • VDD power supply voltage
  • a drive signal RST is applied to the gate electrode of the reset transistor T13.
  • the reset transistor T13 becomes conductive.
  • a region where the potentials of the first floating diffusion region FD15a and the second floating diffusion region FD15b are coupled, or the potentials of the charge accumulation portion C14, the first floating diffusion region FD15a, and the second floating diffusion region FD15b The potential of the coupled region is reset to the level of power supply voltage VDD.
  • the charge storage unit C14 is composed of, for example, a capacitor, and the opposite electrode of the charge storage unit C14 is connected between the power supply VDD.
  • the charge accumulation unit C14 accumulates charges transferred from the second photoelectric conversion unit PD11b.
  • the first floating diffusion region FD15a and the second floating diffusion region FD15b convert the charge of the first or second photoelectric conversion unit PD11a or PD11b into a voltage signal and output the voltage signal.
  • the capacitance of the entire floating diffusion region of the pixel PX can be switched.
  • the pixel PX can output pixel signals with a plurality of charge-voltage conversion efficiencies.
  • the amplification transistor T16 has a gate electrode connected to the first floating diffusion region FD15a and a drain electrode connected to the power supply VDD. becomes the input part of That is, the amplifying transistor T16 forms a source follower circuit with the constant current source CS18 connected to one end of the vertical signal line VSL by connecting the source electrode to the vertical signal line VSL through the selection transistor T17.
  • the selection transistor T17 is connected between the source electrode of the amplification transistor T16 and the vertical signal line VSL.
  • a drive signal SEL is applied to the gate electrode of the selection transistor T17.
  • the selection transistor T17 becomes conductive, and the pixel PX in FIG. 3 becomes selected. Thereby, the pixel signal output from the amplification transistor T16 is output to the vertical signal line VSL via the selection transistor T17.
  • each drive signal being in an active state is also referred to as each drive signal being turned on, and each drive signal being in an inactive state is also referred to as being each drive signal being turned off.
  • turning on each gate or each transistor is also referred to as turning on each gate or each transistor, and turning off each gate or each transistor is referred to as turning each gate or each transistor into a non-conducting state. It is also said that the transistor is turned off.
  • FIG. 4 shows timing charts of the horizontal synchronizing signal XHS and the drive signals SEL, RST, FDG, TGL, TGS, and FCG.
  • the horizontal synchronizing signal XHS is input, and the exposure processing of the pixel PX in FIG. 3 is started.
  • the drive signals RST and FDG are turned on, and the reset transistor T13 and conversion efficiency switching transistor T12c are turned on.
  • the potentials of the first floating diffusion region FD15a and the second floating diffusion region FD15b are coupled, and the potential of the coupled region is reset to the level of the power supply voltage VDD.
  • the driving signal TGL is turned on, and the first transfer gate section T12a is turned on.
  • the charges accumulated in the first photoelectric conversion portion PD11a are transferred to the region where the potentials of the first floating diffusion region FD15a and the second floating diffusion region FD15b are coupled via the first transfer gate portion T12a,
  • the first photoelectric conversion unit PD11a is reset.
  • the drive signal TGL is turned off, and the first transfer gate section T12a is turned off.
  • charge accumulation in the first photoelectric conversion unit PD11a is started, and the exposure period starts.
  • the driving signals TGS and FCG are turned on, and the fourth transfer gate section T12d and the second transfer gate section T12b are turned on.
  • the potentials of the charge accumulation portion C14, the first floating diffusion region FD15a, and the second floating diffusion region FD15b are coupled.
  • the charge accumulated in the second photoelectric conversion unit PD11b is transferred to the coupled region via the fourth transfer gate unit T12d, and the second photoelectric conversion unit PD11b and the charge accumulation unit C14 are reset.
  • the driving signal FCG is turned off, and the second transfer gate section T12b is turned off.
  • the charge accumulating portion C14 overflows from the second photoelectric conversion portion PD11b and starts accumulating charges transferred via the overflow path of the fourth transfer gate portion T12d.
  • the horizontal synchronizing signal XHS is input.
  • FIG. 5 shows timing charts of the horizontal synchronizing signal XHS and the drive signals SEL, RST, FDG, TGL, TGS, and FCG.
  • the horizontal synchronizing signal XHS is input, and the readout period of the pixel PX in FIG. 3 starts.
  • the drive signals SEL, RST, and FDG are turned on, and the selection transistor T17, reset transistor T13, and conversion efficiency switching transistor T12c are turned on.
  • the pixel PX in FIG. 3 is brought into a selected state.
  • the potentials of the first floating diffusion region FD15a and the second floating diffusion region FD15b are coupled, and the potential of the coupled region is reset to the level of the power supply voltage VDD.
  • the signal NH2 based on the potentials of the first floating diffusion region FD15a and the second floating diffusion region FD15b coupled to each other is applied to the vertical potential through the amplification transistor T16 and the selection transistor T17. It is output to the signal line VSL.
  • the signal NH2 is a signal obtained by detecting the reset state of the first photoelectric conversion unit PD11a and the floating diffusion regions FD15a and FD15b in FIG. 3 using the coupling region of the first floating diffusion region FD15a and the second floating diffusion region FD15b.
  • the signal NH2 is hereinafter also referred to as a high-sensitivity reset signal NH2.
  • the driving signal FDG is turned off, and the conversion efficiency switching transistor T12c is turned off. This eliminates the potential coupling between the first floating diffusion region FD15a and the second floating diffusion region FD15b.
  • the signal NH1 based on the potential of the first floating diffusion region FD15a is output to the vertical signal line VSL via the amplification transistor T16 and the selection transistor T17.
  • the signal NH1 is a signal obtained by detecting the reset state of the first photoelectric conversion unit PD11a and the first floating diffusion region FD15a in FIG. 3 using the first floating diffusion region FD15a.
  • the signal NH1 is hereinafter also referred to as a high-sensitivity reset signal NH1.
  • the driving signal TGL is turned on, and the first transfer gate section T12a is turned on.
  • the driving signal TGL is turned on, and the first transfer gate section T12a is turned on.
  • charges generated and accumulated in the first photoelectric conversion portion PD11a during the exposure period are transferred to the first floating diffusion region FD15a via the first transfer gate portion T12a.
  • the drive signal TGL is turned off, and the first transfer gate section T12a is turned off. This stops the charge transfer from the first photoelectric conversion unit PD11a to the first floating diffusion region FD15a.
  • a signal SH1 based on the potential of the first floating diffusion region FD15a is output to the vertical signal line VSL via the amplification transistor T16 and the selection transistor T17.
  • the signal SH1 is a signal based on the electric potential of the first floating diffusion region FD15a when charges generated in the first photoelectric conversion unit PD11a during the exposure period are accumulated in the first floating diffusion region FD15a.
  • the signal SH1 is hereinafter also referred to as the high-sensitivity data signal SH1.
  • the driving signals FDG and TGL are turned on, and the conversion efficiency switching transistor T12c and the first transfer gate section T12a are turned on.
  • the potentials of the first floating diffusion region FD15a and the second floating diffusion region FD15b are coupled, and the charge remaining in the first photoelectric conversion unit PD11a after being transferred between time t25 and time t26 is transferred to the first transfer potential. It is transferred to the coupled region via the gate portion T12a.
  • the high-sensitivity data signal SH1 since the capacity for charge-to-voltage conversion is small with respect to the amount of charge to be handled, there is no problem even if the charge remains in the first photoelectric conversion unit PD11a.
  • the charge remaining in the first photoelectric conversion unit PD11a only needs to be transferred when the high-sensitivity data signal SH2 is read, and the charge in the first photoelectric conversion unit PD11a is not damaged.
  • the driving signal TGL is turned off, and the first transfer gate section T12a is turned off. This stops the transfer of charges from the first photoelectric conversion unit PD11a to the region where the potentials of the first floating diffusion region FD15a and the second floating diffusion region FD15b are coupled.
  • the signal SH2 based on the potential of the region where the potentials of the first floating diffusion region FD15a and the second floating diffusion region FD15b are coupled causes the amplification transistor T16 and the selection transistor T17 to is output to the vertical signal line VSL through the VSL.
  • the signal SH2 accumulates charges generated in the first photoelectric conversion unit PD11a during the exposure period in the coupling region between the first floating diffusion region FD15a and the second floating diffusion region FD15b, and the first floating diffusion region FD15a and This signal is based on the potential of the coupling region of the second floating diffusion region FD15b. Therefore, the capacity for charge-voltage conversion when reading the signal SH2 is the sum of the capacity of the first floating diffusion region FD15a and the second floating diffusion region FD15b, and is larger than when reading the high-sensitivity data signal SH1 at time tc.
  • the signal SH2 is hereinafter also referred to as a high-sensitivity data signal SH2.
  • the drive signal RST is turned on and the reset transistor T13 is turned on.
  • the potential of the region where the potentials of the first floating diffusion region FD15a and the potential of the second floating diffusion region FD15b are combined is reset to the level of the power supply voltage VDD.
  • the drive signal SEL is turned off and the selection transistor T17 is turned off.
  • the pixel PX in FIG. 3 is brought into a non-selected state.
  • the drive signals SEL, TGS, and FCG are turned on, and the select transistor T17, fourth transfer gate section T12d, and second transfer gate section T12b are turned on.
  • the pixel PX in FIG. 3 is brought into a selected state.
  • the potentials of the charge accumulation portion C14, the first floating diffusion region FD15a, and the second floating diffusion region FD15b are coupled, and the charges accumulated in the second photoelectric conversion portion PD11b are transferred to the coupled regions. .
  • the charges accumulated in the second photoelectric conversion portion PD11b and the charge accumulation portion C14 during the exposure period are accumulated in the coupled region.
  • the drive signal TGS is turned off, and the fourth transfer gate section T12d is turned off. This stops the transfer of charges from the second photoelectric conversion unit PD11b.
  • the signal SL based on the potential of the coupling region of the charge storage portion C14, the first floating diffusion region FD15a, and the second floating diffusion region FD15b is applied to the amplification transistor T16 and It is output to the vertical signal line VSL via the selection transistor T17.
  • the signal SL is generated by the second photoelectric conversion unit PD11b and stored in the second photoelectric conversion unit PD11b and the charge storage unit C14, and is transferred to the charge storage unit C14, the first floating diffusion region FD15a, and the second floating diffusion region.
  • the capacity for charge-voltage conversion when reading the signal SL is the sum of the capacity of the charge storage portion C14, the first floating diffusion region FD15a, and the second floating diffusion region FD15b.
  • This capacitance is larger than when the high-sensitivity data signal SH1 is read at time tc and when the high-sensitivity data signal SH2 is read at time td.
  • the signal SL is hereinafter also referred to as a low-sensitivity data signal SL.
  • the drive signal RST is turned on and the reset transistor T13 is turned on. This resets the coupling region of the charge storage portion C14, the first floating diffusion region FD15a, and the second floating diffusion region FD15b.
  • the driving signals SEL and FCG are turned off, and the selection transistor T17 and the second transfer gate section T12b are turned off.
  • the pixel PX in FIG. 3 is brought into a non-selected state.
  • the potential of the charge storage portion C14 is separated from the potentials of the first floating diffusion region FD15a and the second floating diffusion region FD15b.
  • the driving signals SEL and FCG are turned on, and the selection transistor T17 and the second transfer gate section T12b are turned on.
  • the pixel PX in FIG. 3 is brought into a selected state.
  • the potential of the charge storage portion C14 is coupled with the potentials of the first floating diffusion region FD15a and the second floating diffusion region FD15b.
  • the signal NL based on the potential of the coupling region of the charge storage portion C14, the first floating diffusion region FD15a, and the second floating diffusion region FD15b is applied to the amplification transistor T16 and It is output to the vertical signal line VSL via the selection transistor T17.
  • This signal NL is a signal based on the reset state potential of the coupling region of the charge storage portion C14, the first floating diffusion region FD15a, and the second floating diffusion region FD15b.
  • the signal NL is hereinafter also referred to as a low-sensitivity reset signal NL.
  • the drive signals SEL, FDG, and FCG are turned off, and the selection transistor T17, conversion efficiency switching transistor T12c, and second transfer gate section T12b are turned off.
  • the pixel PX in FIG. 3 is brought into a non-selected state. Also, the potential coupling of the charge accumulation portion C14, the first floating diffusion region FD15a, and the second floating diffusion region FD15b is eliminated.
  • the ADC group 105 AD-converts pixel signals from the high dynamic range pixels PX shown in FIG.
  • the high-sensitivity reset signal NH2 when the ADC group 105 reads one pixel signal, the high-sensitivity reset signal NH2, the high-sensitivity reset signals NH1 and NL, the high-sensitivity data signals SH1 and SH2, the low-sensitivity data signal SL, and the low-sensitivity reset signal NL are sequentially AD-converted.
  • These AD conversions must be performed within one horizontal line period, which may hinder the speeding up of the frame rate.
  • the potential of the vertical signal line that transmits the pixel signal changes frequently, it can be a factor of increased power consumption.
  • the imaging device 100 switches the sensitivity and the conversion efficiency between a plurality of ways, it does not hinder the speeding up of the frame rate, and the power consumption is reduced. It is characterized by not increasing.
  • FIG. 6 is a circuit diagram of main parts of the imaging device 100 according to the first embodiment. Although only one pixel is shown in FIG. 6, a plurality of pixels are actually arranged in the row direction and the column direction to form the pixel array section in FIG.
  • a VSL selector (pixel signal selector) 11, a VSL boost circuit 12, and an ADC 105a are arranged for each pixel column arranged in the column direction.
  • the ADC 105a has a comparator 121, a counter 122, a latch 13, and a plurality of signal selectors (first to fourth signal selectors) 14-17.
  • the latch 13 is provided separately from the latch circuit 123 of FIG. 1, as will be described later.
  • Each pixel PX includes a first photoelectric conversion portion PD11a, a second photoelectric conversion portion PD11b, first to fourth transfer gate portions T12a to T12d, reset transistors T13a and T13b, a charge storage portion C14, a first floating diffusion region FD15a, a first It has two floating diffusion regions FD15b, amplification transistors T16a and T16b, and selection transistors T17a and T17b.
  • the pixel PX in FIG. Compared to the pixel PX in FIG. 3, the pixel PX in FIG. , T17b.
  • One of the two vertical signal lines VSL_A and VSL_B transmits a first pixel signal corresponding to the charge photoelectrically converted by the first photoelectric conversion unit PD11a having a large light receiving area, while VSL_A has a small light receiving area.
  • a second pixel signal corresponding to the charge photoelectrically converted by the second photoelectric conversion unit PD11b is transmitted.
  • the gate of the amplification transistor T16a is connected to the first floating diffusion region FD15a, the source of the amplification transistor T16a is connected to the drain of the selection transistor T17a, and the source of the selection transistor T17a is connected to the vertical signal line VSL_B.
  • the gate of the amplification transistor T16b is connected to the second floating diffusion region FD15b, the source of the amplification transistor T16b is connected to the drain of the selection transistor T17b, and the source of the selection transistor T17b is connected to the vertical signal line VSL_A.
  • the VSL selector 11 selects one of the first pixel signal and the second pixel signal on the two vertical signal lines VSL_B and VSL_A and outputs it to the vertical signal line VSL.
  • the VSL selector 11 selects the first pixel signal or the second pixel signal based on the output signal of the latch 13 holding the output signal of the comparator 121 in the ADC 105a.
  • the VSL selector 11 selects the first pixel signal on the vertical signal line VSL_B when the output signal of the latch 13 is at high level, and selects the first pixel signal on the vertical signal line VSL_A when the output signal of the latch 13 is at low level. to select the second pixel signal.
  • the output signal of the latch 13 becomes high level when the illuminance at the start of imaging is less than the reference level, and the output signal of the latch 13 becomes low level when the illuminance at the start of imaging. is above the reference level.
  • AD conversion when the illuminance is equal to or higher than the reference level, AD conversion is performed multiple times with low sensitivity, and when the illuminance is less than the reference level, AD conversion is performed multiple times with high sensitivity while switching the charge-voltage conversion efficiency. do the conversion.
  • the amplification transistor T16a and the selection transistor T17a that output the first pixel signal to the vertical signal line VSL_B are referred to as the first readout circuit
  • the amplification transistor T16b that outputs the second pixel signal to the vertical signal line VSL_A and the selection transistor T17a are referred to as the first readout circuit.
  • the transistor T17b and the like are called a second readout circuit.
  • a pixel signal selected by the VSL selector 11 is input to the ADC 105a via the vertical signal line VSL.
  • a VSL boost circuit 12 is connected to the vertical signal line VSL. The VSL boost circuit 12 is provided to quickly stabilize the potential of the vertical signal line VSL.
  • the VSL boost circuit 12 includes n-type transistors Tn6 to Tn8, a capacitor C310, and a constant current source CS310.
  • a gate of the transistor Tn8 is connected to the vertical signal line VSL.
  • the drain of the transistor Tn8 is connected to the power supply VDD, and its source is connected to the constant current source CS310.
  • the transistor Tn8 and the constant current source CS310 function as a source follower with a gain smaller than "1".
  • One end of the capacitor C310 is connected to the gate of the transistor Tn8 via the transistor Tn6.
  • the other end of capacitor C310 is connected to the source of transistor Tn8.
  • a same-polarity signal obtained by dividing the pixel signal of the vertical signal line VSL by the gain of the transistor Tn6 can be seen at the source of the transistor Tn6, and the variation of the pixel signal of the vertical signal line VSL can be seen at the source of the transistor Tn8. is multiplied by the gain of the source follower.
  • the VSL boost circuit 12 operates as a negative capacitance circuit.
  • the transistor Tn7 is connected between one end of the capacitor C310 and the ground GND.
  • the transistor Tn6 is connected between one end of the capacitor C310 and the vertical signal line VSL.
  • the transistor Tn7 functions as a constant current source for the vertical signal line VSL.
  • a parasitic capacitance occurs in the vertical signal line VSL. It is assumed that a voltage of +Vs is applied to the parasitic capacitance of the vertical signal line VSL.
  • the negative capacitance circuit 310 if the gain of the transistor Tn8 functioning as a source follower and the constant current source CS310 is set to "0.9" and the gain from the source to the drain of the transistor Tn6 is set to "10", then the capacitance of the capacitor C310 is 0.1 ⁇ Vs is applied to the terminal on the vertical signal line VSL side, and 0.9 ⁇ Vs is applied to the terminal on the opposite side.
  • the potential of the vertical signal line VSL can be stabilized quickly, and the settling time can be shortened.
  • the transistor Tn8 and the constant current source Cs310 functioning as a source follower are used. good.
  • the comparator 121 in the ADC 105a includes a first differential transistor pair 18, a second differential transistor pair 19, first to eighth switches Sw11 to Sw18, first to fourth capacitors C11 to C14, and a current mirror circuit. 20 , a current source 21 , a capacitor C 15 and an output circuit 22 .
  • the first differential transistor pair 18 and 19 alternately compares the pixel signal selected by the VSL selector 11 with the reference signal when the illuminance is determined to be less than the reference level.
  • the reference signal is, for example, a ramp wave signal whose voltage level changes continuously with time, and is generated by the DAC 104 in FIG.
  • the pixel signal and the reference signal selected by the VSL selector 11 are alternately input to either one of the first differential transistor pair 18 and 19 to perform a comparison operation.
  • the second differential transistor pair 19 compares the pixel signal selected by the VSL selector 11 with the reference signal at the start of imaging and when it is determined that the illuminance at the start of imaging is equal to or higher than the reference level.
  • the first differential transistor pair 18 and 19 alternately perform a comparison operation between the pixel signal selected by the VSL selector 11 and the reference signal when the illuminance is determined to be less than the reference level.
  • the first differential transistor pair 18 has a first transistor T21 and a second transistor T22.
  • the second differential transistor pair 19 has a third transistor T23 and a fourth transistor T24.
  • the first to fourth transistors T21 to T24 are NMOS transistors.
  • a first switch Sw11 and a first capacitor C11 are connected in series between the gate of the first transistor T21 and the vertical signal line VSL.
  • a second switch Sw12 and a second capacitor C12 are connected in series between the gate of the second transistor T22 and the input node of the reference signal.
  • the input node of the reference signal is equivalent to the output node of DAC 104 in FIG.
  • a third switch Sw13 and a third capacitor C13 are connected in series between the gate of the third transistor T23 and the vertical signal line VSL.
  • a fourth switch Sw14 and a fourth capacitor C14 are connected in series between the gate of the fourth transistor T24 and the input node of the reference signal.
  • a fifth switch Sw15 is connected between the gate and drain of the first transistor T21 to switch whether or not to short-circuit the gate and drain of the first transistor T21.
  • a sixth switch Sw16 is connected between the gate and the drain of the second transistor T22 to switch whether to short-circuit the gate and the drain of the second transistor T22.
  • a seventh switch Sw17 is connected between the gate and drain of the third transistor T23 to switch whether or not to short-circuit the gate and drain of the third transistor T23.
  • An eighth switch Sw18 is connected between the gate and drain of the fourth transistor T24 to switch whether to short-circuit the gate and drain of the fourth transistor T24.
  • Signals sel1_A, sel1_B, sel2_A, sel2_B, AZ1_A, AZ1_B, AZ2_A, and AZ2_B input to the first to fourth signal selectors 14 to 17 are signals common to all columns.
  • the first signal selector 14 Based on the output signal of the latch 13, the first signal selector 14 generates a signal sel1 for switching the first switch Sw11 and the second switch Sw12 on or off.
  • the first signal selector 14 sets the signal sel1 to sel1_A when the output signal of the latch 13 is at low level.
  • sel1_A is a low level signal. Therefore, when the output signal of the latch 13 is at low level, both the first switch Sw11 and the second switch Sw12 are turned off.
  • the first signal selector 14 sets the signal sel1 to sel1_B when the output signal of the latch 13 is at high level.
  • sel1_B is a signal that alternately repeats a high level and a low level. Therefore, the first switch Sw11 and the second switch Sw12 are alternately turned on and off.
  • the second signal selector 15 generates a signal sel2 for switching ON/OFF of the third switch Sw13 and the fourth switch Sw14 based on the output signal of the latch 13.
  • the second signal selector 15 sets the signal sel2 to sel2_A when the output signal of the latch 13 is at low level.
  • sel2_A is a high level signal. Therefore, when the output signal of the latch 13 is low level, both the third switch Sw13 and the fourth switch Sw14 are turned on, one end of the third capacitor C13 is connected to the vertical signal line VSL, and one end of the fourth capacitor C14 is connected to the vertical signal line VSL. It is connected to the input node of the reference signal.
  • the second signal selector 15 sets the signal sel2 to sel2_B when the output signal of the latch 13 is at high level.
  • sel2_B is a signal that alternately repeats a high level and a low level. Therefore, the third switch Sw13 to the fourth switch Sw14 are alternately turned on and off.
  • the third signal selector 16 Based on the output signal of the latch 13, the third signal selector 16 generates a signal AZ1 for switching ON/OFF of the fifth switch Sw15 and the sixth switch Sw16.
  • the third signal selector 16 sets the signal AZ1 to AZ1_A when the output signal of the latch 13 is at low level.
  • AZ1_A is a low level signal. Therefore, when the output signal of the latch 13 is at low level, both the fifth switch Sw15 and the sixth switch Sw16 are turned off.
  • the third signal selector 16 sets the signal AZ1 to AZ1_B when the output signal of the latch 13 is at high level.
  • AZ1_B outputs a pulse signal once within one horizontal line period. While AZ1_B is outputting the pulse signal, the fifth switch Sw15 and the sixth switch Sw16 are turned on.
  • the fourth signal selector 17 generates a signal AZ2 for switching ON/OFF of the seventh switch Sw17 and the eighth switch Sw18 based on the output signal of the latch 13.
  • the fourth signal selector 17 sets the signal AZ2 to AZ2_A when the output signal of the latch 13 is at low level.
  • AZ2_A outputs a pulse signal twice in one horizontal line period. While AZ2_A is outputting the pulse signal, the seventh switch Sw17 and the eighth switch Sw18 are turned on.
  • the fourth signal selector 17 sets the signal AZ2 to AZ2_B when the output signal of the latch 13 is at high level.
  • AZ2_B outputs a pulse signal twice within one horizontal line period. While AZ2_B is outputting the pulse signal, the seventh switch Sw17 and the eighth switch Sw18 are turned on.
  • the output circuit 22 in the comparator 121 has seventh to tenth transistors T27 to T30, a switch Sw19, and a capacitor C16.
  • the seventh transistor T27 and the ninth transistor T29 are PMOS transistors, and the eighth transistor T28 and the tenth transistor T30 are NMOS transistors.
  • the seventh transistor T27 and the eighth transistor T28 are cascode-connected between the power supply node and the ground node.
  • the gate of the seventh transistor T27 is connected to the drains of the first and third transistors T21 and T23.
  • a capacitor C15 is connected between the gate of the seventh transistor T27 and the power supply node.
  • a switch Sw19 is connected between the drain and gate of the eighth transistor T28.
  • a capacitor C16 is connected between the gate of the eighth transistor T28 and the ground node.
  • the ninth transistor T29 and the tenth transistor T30 form an inverter, which inverts the logic of the connection node between the seventh transistor T27 and the eighth transistor T28 and outputs it.
  • the output signal of this inverter is input to the counter 122 and also to the latch 13 .
  • a latch 13 holds the output signal of the inverter at a predetermined timing.
  • the imaging apparatus 100 in FIG. 6 measures illuminance using the first photoelectric conversion unit PD11b at the start of imaging, and if the measured illuminance is, for example, a reference level or higher, AD conversion is performed multiple times at low sensitivity, If the measured illuminance is less than the reference level, AD conversion is performed multiple times while switching the charge-voltage conversion efficiency with high sensitivity.
  • the reference level may be, for example, the illuminance near the center of the illuminance variable range, or other illuminance.
  • the first photoelectric conversion unit PD11a with a small light receiving area is used to measure the illuminance at the start of imaging.
  • FIG. 7 is a diagram showing charge discharge periods and exposure start timings of the first photoelectric conversion unit PD11a and the second photoelectric conversion unit PD11b.
  • the first floating diffusion region FD15a which accumulates charges from the first photoelectric conversion unit PD11a having a large light-receiving area, discharges the charges during the period when the drive signal TGL is high (time t1 to t2), and then exposure is started. .
  • the second floating diffusion region FD15b which accumulates charges from the second photoelectric conversion unit PD11b having a small light receiving area, discharges the charges during the period when the drive signal TGS is high (time t3 to t4), and then exposure starts. be done.
  • the first photoelectric conversion unit PD11a starts exposure before the second photoelectric conversion unit PD11b, the first photoelectric conversion unit PD11a tends to saturate the photoelectrically converted electric charge, so there is a possibility that the illuminance cannot be measured accurately. .
  • FIG. 8 is a diagram showing the relationship between the illuminance and the potential level of the vertical signal line.
  • FIG. 8 shows high sensitivity and high conversion efficiency (hereinafter, sometimes referred to as SP1H), high sensitivity and low conversion efficiency (hereinafter, sometimes referred to as SP1L), and low sensitivity and no capacity (hereinafter, SP2H). (referred to as SP2L) and low sensitivity and capacity (hereinafter referred to as SP2L).
  • SP1H high sensitivity and low conversion efficiency
  • SP2H low sensitivity and no capacity
  • SP2L low sensitivity and capacity
  • SP2L low sensitivity and capacity
  • the use of the second photoelectric conversion unit PD11b with a small light-receiving area eliminates the risk of potential saturation and enables accurate determination of illuminance. Therefore, in the present embodiment, it is determined whether or not the illuminance is equal to or higher than a reference level using the second photoelectric conversion unit PD11b before starting imaging of each pixel PX. If the illuminance is equal to or higher than the reference level, the second photoelectric conversion unit PD11b is continuously used to perform AD conversion multiple times with low sensitivity. If the illuminance is less than the reference level, the first photoelectric conversion unit PD11a is used. A/D conversion is performed multiple times while switching the conversion efficiency with high sensitivity.
  • FIG. 9 is a timing chart of the imaging device 100 according to the first embodiment.
  • the illuminance is measured using the second photoelectric conversion unit PD11b at the start of imaging. (data acquisition period), SP2L (data acquisition period), and SP2L (reset period).
  • SP1L reset period
  • SP1H reset period
  • SP1L data acquisition period
  • SP1L data acquisition period
  • SP1L data acquisition period
  • SP1H reset period, data acquisition period
  • SP1L data acquisition period
  • the upper half of FIG. 9 shows the timing chart when the illuminance is determined to be high, and the lower half shows the timing chart when the illuminance is determined to be low.
  • SP2H data acquisition period
  • SP2L data acquisition period
  • SP2L reset period
  • SP2L SP2L
  • SP1L Reset period
  • SP1L Reset period
  • SP2H (reset period) is the first comparison process
  • SP2H data acquisition period
  • SP2L data acquisition period
  • SP2L reset period
  • SP1L reset period
  • SP1H reset period
  • SP1H data acquisition period
  • SP1L data acquisition period
  • the reset transistor T13 is turned on, and the charges in the second floating diffusion region FD15b are discharged to the power supply node.
  • the second photoelectric conversion unit PD12b starts photoelectric conversion, but since the transfer transistor T12d is not turned on until time t5, the second floating diffusion region FD15b holds the reset potential until time t5.
  • the VSL selector 11 is set to select the second pixel signal on the vertical signal line VSL_A.
  • the third switch Sw13 and the fourth switch Sw14 are turned on.
  • the seventh switch Sw17 and the eighth switch Sw18 are turned on, the gate and drain of the third transistor T23 are short-circuited, the gate and drain of the fourth transistor T24 are short-circuited, and the third capacitor An auto-zero operation is performed to discharge the charges accumulated in C13 and the fourth capacitor C14.
  • the second pixel signal corresponding to the potential of the second floating diffusion region FD15b crosses the reference signal.
  • the output signal of the comparator 121 transitions to low level.
  • the counter 122 counts the time until the output signal of the comparator 121 transitions to low level.
  • the count value of counter 122 represents the reset level of SP2H.
  • the transfer transistor T12d when the transfer transistor T12d is turned on at time t5, charges photoelectrically converted by the second photoelectric conversion unit PD11b are accumulated in the second floating diffusion region FD15b via the transfer transistor T12d. Therefore, the signal level of the second pixel signal on the vertical signal line VSL_A begins to fall.
  • the VSL selector 11 selects the second pixel signal, and the second pixel signal is input to the comparator 121 .
  • the output signal of the comparator 121 transitions to low level.
  • the latch 13 holds the output signal of the comparator 121 .
  • the output of the comparator 121 transitions to low level at time t6 when the second pixel signal is less than the reference signal, indicating high illuminance.
  • the illuminance can be determined depending on whether or not the second pixel signal corresponding to the charge photoelectrically converted by the second photoelectric conversion unit PD11b crosses the reference signal. If the second pixel signal crosses the reference signal, it is determined as high illumination, and if not, it is determined as low illumination.
  • the VSL selector 11 continues to select the vertical signal line VSL_B.
  • the first signal selector 14 selects sel1_A as the signal sel1
  • the second signal selector 15 selects sel2_A as the signal sel2
  • the third signal selector 16 selects AZ1_A as the signal sel3
  • the fourth signal selector 17 selects AZ1_A as the signal sel3.
  • Select AZ2_A as sel4.
  • the AD conversion operation during the SP2H data acquisition period is performed.
  • the output of comparator 121 transitions to a low level.
  • the count value of the counter 122 until the output of the comparator 121 transitions to low level represents the data (pixel signal) level of SP2H.
  • the driving signal RST2 is input to the gate of the reset transistor T13, turning on the reset transistor T13.
  • the charges accumulated in the second floating diffusion region FD15b are discharged to the power supply node.
  • the output signal of the comparator 121 transitions to low level, and the count value until the output signal of the comparator 121 transitions to low level counted by the counter 122 is SP2L. represents the reset level of
  • the operation shown in the timing chart in the lower half of FIG. 9 is performed.
  • the timing from time t1 to t7 in the timing diagram of the lower half of FIG. 9 is the same as that of the timing diagram of the upper half, and illuminance determination is performed using the second photoelectric conversion unit PD11b. After time t8, exposure processing using the first photoelectric conversion unit PD11b is performed.
  • the VSL selector 11 selects the vertical signal line VSL_B, and the second signal selector 15 selects the vertical signal line VSL_B as the signal sel2.
  • the third signal selector 16 selects AZ1_B as signal sel3
  • the fourth signal selector 17 selects AZ2_B as sel4.
  • a first pixel signal corresponding to the potential of the first floating diffusion region FD15a is selected by the VSL selector 11 and input to the comparator 121.
  • the output signal of the comparator 121 transitions to low level, and the count value until the output signal of the comparator 121 transitions to low level counted by the counter 122 is SP1L. Represents the reset level.
  • the signal FDG transitions to low level, and the charge-voltage conversion efficiency increases until time t12.
  • the transfer transistor T12a is turned on at time t11, the charges photoelectrically converted by the first photoelectric conversion unit PD11a are accumulated in the first floating diffusion region FD15a via the transfer transistor T12a, and the first pixel signal starts to decrease accordingly.
  • the output signal of the comparator 121 transitions to low level, and the count value until the output signal of the comparator 121 transitions to low level counted by the counter 122 is the data of SP1H. (Pixel signal) level.
  • the signal FDG transitions to high level, and the charge-voltage conversion efficiency is lowered after time t13.
  • the transfer transistor T12a is turned on, and charges photoelectrically converted by the first photoelectric conversion unit PD11a are accumulated in the first floating diffusion region FD15a via the transfer transistor T12a.
  • the output signal of the comparator 121 transitions to low level, and the count value until the output signal of the comparator 121 transitions to low level counted by the counter 122 is SP1L. It represents the data (pixel signal) level.
  • a circuit block including a transfer transistor T12a, a conversion efficiency switching transistor T12c, a reset transistor T13a, an amplification transistor T16a, a selection transistor T17a, and a vertical signal line VSL_B connected to the first photoelectric conversion unit PD11a in the pixel PX; 2
  • a circuit block composed of a transfer transistor T12d, a transfer transistor T12b, a reset transistor T13, an amplification transistor T16b, a selection transistor T17b, and a vertical signal line VSL_A connected to the photoelectric conversion unit PD11b is provided separately. are not sending or receiving
  • FIG. 10 is a circuit diagram of a pixel PX according to a comparative example in which the reset transistor T13a is shared between two circuit blocks.
  • FIG. 11 is a timing chart of FIG.
  • the illuminance is equal to or higher than the reference level
  • AD conversion processing using the second photoelectric conversion unit PD11b is performed, but as shown in FIG. 11, the signal FDG unrelated to the operation on the low sensitivity side is lowered to low level at time t7.
  • the illuminance is less than the reference level, it is necessary to turn on the reset transistor T13a shared by the two circuit blocks at time t7.
  • the transfer transistor T12c which is originally irrelevant, at time t7.
  • the second photoelectric conversion unit PD11b having a small light receiving area determines whether or not the illuminance is equal to or higher than the reference level.
  • Multiple low-sensitivity AD conversions SP2H data (pixel signal) level, SP2L data (pixel signal) level, SP2L reset level AD conversion) are performed in order, and if the illuminance is determined to be less than the reference level, , AD conversion (reset level of SP1L, AD conversion of data (pixel signal) level of SP1H and SP1L) are performed in order while switching high sensitivity and charge-voltage conversion efficiency.
  • the frame rate can be increased, and the signal on the vertical signal line does not need to be frequently switched, so power consumption can be reduced.
  • the ADC 105a also includes a comparator 121 having a first differential transistor pair 18 and a second differential transistor pair 19. Since the first differential transistor pair 18 and the second differential transistor pair 19 are switched and used for the comparison operation according to the determination result of the illuminance, the two types of comparison operations can be quickly switched without time loss. .
  • a sample-and-hold circuit is provided in the preceding stage of the ADC 105a, and a plurality of pixel signals with different sensitivities and conversion efficiencies are held in parallel, and the sample-and-hold circuit holds them according to the illuminance determination result. It switches pixel signals.
  • FIG. 12 is a circuit diagram showing the configuration of main parts of the imaging device 100 according to the second embodiment.
  • the imaging apparatus 100 of FIG. 12 includes a sample-and-hold circuit (SH) 125 between the vertical signal line VSL output from the VSL selector 11 and the ADC 105a.
  • a VSL boost circuit 12 is connected to the vertical signal line VSL. Since the internal configuration of the VSL boost circuit 12 is the same as the VSL boost circuit 12 of FIG. 6, detailed description is omitted.
  • the sample hold circuit 125 has a first holding circuit SHC1, a second holding circuit SHC2, a bypass signal line BP, and a multiplexer (sample hold selector) MUX.
  • the vertical signal line VSL output from the VSL selector 11 is connected to the input nodes of the first holding circuit SHC1 and the second holding circuit SHC2 and directly connected to the bypass signal line BP.
  • the first holding circuit SHC1 is configured to sample and hold the pixel signal selected by the VSL selector 11 .
  • the first holding circuit SHC1 includes a capacitor Cp1, a transistor Tr1, switches Sw1 to Sw3, and a constant current source Cs1.
  • One end of the capacitor Cp1 is connected to the vertical signal line VSL via the switch Sw1, and can accumulate pixel signals.
  • the other end of the capacitor Cp1 is connected to the gate of the transistor Tr1.
  • the gate of the transistor Tr1 is connected to the other end of the capacitor Cp1.
  • the drain of transistor Tr1 is connected to constant current source Cs1 and multiplexer MUX, and its source is connected to ground (reference voltage source) GND.
  • the constant current source Cs1 is connected between the power supply VDD and the drain of the transistor Tr1, and supplies a constant current to the drain of the transistor Tr1.
  • the transistor Tr1 causes a current depending on the potential of the gate to flow between the drain and the source.
  • the drain of the transistor Tr1 has a potential corresponding to the potential of the gate of the transistor Tr1.
  • the drain of the transistor Tr1 is connected to the multiplexer MUX, and the drain voltage of the transistor Tr1 is output as the output signal of the first holding circuit SHC1.
  • the switch Sw1 is connected between the capacitor Cp1 and the vertical signal line VSL.
  • the switch Sw2 is connected between the drain of the transistor Tr1 and one end of the capacitor Cp1.
  • the switch Sw3 is connected between the drain of the transistor Tr1 and the other end of the capacitor Cp1.
  • the switches Sw1 and Sw3 are turned on (conducting state). At this time, the switch Sw2 is off (non-conducting state). As a result, the pixel signal is transmitted to one end of the capacitor Cp1, and accordingly the capacitor node on the opposite side of the gate of the transistor Tr1 is set to a potential corresponding to the pixel signal.
  • the switches Sw1 and Sw3 are turned off and the switch Sw2 is turned on. Thereby, the pixel signal accumulated in the capacitor Cp1 is held.
  • the transistor Tr1 becomes conductive (analog state) according to the pixel signal, and the drain of the transistor Tr1 is maintained at the potential according to the pixel signal. Therefore, the first holding circuit SHC1 outputs an output signal corresponding to the pixel signal from the drain of the transistor Tr1 to the multiplexer MUX.
  • the second holding circuit SHC2 is provided between the pixel array section 101 and the comparator 121, and is configured to sample and hold pixel signals.
  • the second holding circuit SHC2 includes a capacitor Cp2, a transistor Tr2, switches Sw4 to Sw6, and a constant current source Cs2.
  • the second holding circuit SHC2 samples pixel signals from the same vertical signal line VSL as the first holding circuit SHC1 at different timings. Therefore, the first and second holding circuits SHC1 and SHC2 can sample and hold a plurality of pixel signals with different sensitivities or conversion efficiencies from the same pixel PX.
  • One end of the capacitor Cp2 is connected to the vertical signal line VSL via the switch Sw4, and can accumulate pixel signals.
  • the other end of the capacitor Cp2 is connected to the gate of the transistor Tr2.
  • the gate of transistor Tr2 is connected to the other end of capacitor Cp2.
  • the drain of transistor Tr2 is connected to constant current source Cs2 and multiplexer MUX, and its source is connected to ground (reference voltage source) GND.
  • the constant current source Cs2 is connected between the power supply VDD and the drain of the transistor Tr2, and supplies a constant current to the drain of the transistor Tr2.
  • the transistor Tr2 causes a current depending on the potential of the gate to flow between the drain and the source.
  • the drain of the transistor Tr2 has a potential corresponding to the potential of the gate of the transistor Tr2.
  • the drain of the transistor Tr2 is connected to the multiplexer MUX, and the drain voltage of the transistor Tr2 is output as the output signal of the second holding circuit SHC2.
  • the switch Sw4 is connected between the capacitor Cp2 and the vertical signal line VSL.
  • the switch Sw5 is connected between the drain of the transistor Tr2 and one end of the capacitor Cp2.
  • the switch Sw6 is connected between the drain of the transistor Tr2 and the other end of the capacitor Cp2.
  • the switches Sw4 and Sw6 are turned on. At this time, the switch Sw5 is off. As a result, the pixel signal is transmitted to one end of the capacitor Cp2, and accordingly the capacitor node on the opposite side of the gate of the transistor Tr2 is set to a potential corresponding to the pixel signal.
  • the switches Sw4 and Sw6 are turned off and the switch Sw5 is turned on. Thereby, the pixel signal accumulated in the capacitor Cp2 is held.
  • the gate of the transistor Tr2 becomes conductive (analog state) according to the pixel signal, and the drain of the transistor Tr2 is maintained at the potential according to the pixel signal. Therefore, the second holding circuit SHC2 outputs an output signal corresponding to the pixel signal to the multiplexer MUX.
  • the first and second holding circuits SHC1 and SHC2 are configured as active elements.
  • the first and second holding circuits SHC1 and SHC2 are resistant to variations in the voltage of the ground GND and the power supply VDD, and can cancel variations in the characteristics of the transistors Tr1 and Tr2.
  • the bypass signal line BP is provided between the vertical signal line VSL and the comparator 121 of the ADC group 105, and directly transmits the pixel signal selected by the VSL selector 11 via the multiplexer MUX.
  • the bypass signal line BP directly outputs the output signal OUTbp via the multiplexer MUX without holding the pixel signal with a capacitor or the like. Therefore, noise caused by the capacitors Cp1 and Cp2 and the transistors Tr1 and Tr2 is not superimposed on the pixel signal.
  • the bypass signal line BP can be used when the signal deterioration component added by the holding circuits SHC1 and SHC2 cannot be tolerated, for example, when it is desired to minimize noise near the dark signal with high conversion efficiency.
  • the multiplexer MUX is connected between the first and second holding circuits SHC1, SHC2, the bypass signal line BP, and the comparator 121.
  • FIG. The multiplexer MUX can selectively connect any one of the first holding circuit SHC1, the second holding circuit SHC2 and the bypass signal line BP to the comparator 121 of the ADC group 105.
  • FIG. As a result, the multiplexer MUX selectively transmits the pixel signal held in the first holding circuit SHC1, the pixel signal held in the second holding circuit SHC2, or the pixel signal transmitted through the bypass signal line BP to the comparator 121. can do.
  • the multiplexer MUX selects the holding circuits SHC1 and SHC2 connected to the comparator 121 or the bypass signal line BP based on the selection signal SEL2.
  • a selection signal SEL2 is received from the vertical scanning circuit 103 .
  • the selection signal SEL2 may be set to select either the holding circuits SHC1, SHC2 or the bypass signal line BP according to the control signals TGL, TGS, FDG, FCG, SEL of the pixel PX.
  • the multiplexer MUX may be composed of any switch circuit capable of executing the above operations.
  • the comparator 121 includes an input comparison circuit 121a and an output circuit 121b.
  • the input comparison circuit 121a includes p-type transistors Tp1 and Tp2, n-type transistors Tn1 to Tn3, capacitors Cvsl and Cref, and an AZ switch SwAZ.
  • One ends of the capacitors Cvsl and Cref are connected to the output of the sample hold circuit 125 and the reference signal line 114, respectively.
  • the other ends of the capacitors Cvsl and Cref are commonly connected to the gate of the transistor Tp1.
  • the transistors Tn1, Tp1, and Tn2 are connected in series between the power supply VDD and the ground GND in this order.
  • the drain of the transistor Tn1 is connected to the power supply VDD, and its source is connected to the source of the transistor Tp1.
  • the transistor Tn1 functions as an LDO (Low Dropout) linear regulator.
  • the gate of the transistor Tp1 is commonly connected to the other ends of the capacitors Cvsl and Cref, as described above.
  • the source of the transistor Tp1 is connected to the source of the transistor Tn1, and the drain of the transistor Tp1 is connected to the drain of the transistor Tn2 and the gate of the transistor Tp2.
  • the transistor Tp1 changes from a conducting state to a non-conducting state, and raises the voltage level of the gate of the transistor Tp2. Invert from high level to low level. That is, the transistor Tp1a functions as an amplifier that amplifies and detects the level of the output signal from the multiplexer MUX.
  • the gate of the transistor Tp2 is connected to the drain of the transistor Tp1.
  • the source of the transistor Tp2 is connected to the source of the transistor Tn1 in common with the source of the transistor Tp1.
  • the drain of transistor Tp2 is connected to the drain of transistor Tn2.
  • the transistor Tn2 is connected between the drain of the transistor Tp1 and the ground GND, and functions as a constant current source for supplying a constant current to the transistor Tp1.
  • the transistor Tn3 is connected between the drain of the transistor Tp2 and the ground GND, and functions as a constant current source for supplying a constant current to the transistor Tp2.
  • the AZ switch SwAZ is connected between the gate of the transistor Tp1 and the gate of the transistor Tp2, and equalizes the potential between the gate and the drain of the transistor Tp1 before the output signal of the sample-and-hold circuit 125 is detected for auto zero. take action.
  • the output circuit 121b includes p-type transistors Tp3, Tp4 and n-type transistors Tn4, Tn5.
  • the transistor Tp3 is connected between the power supply VDD and the output terminal OUT121 of the comparator 121 .
  • the transistor Tn5 is connected between the source of the transistor Tn4 and the ground GND. Gates of the transistors Tp3 and Tn5 are connected in common. Transistors Tp3 and Tn5 have the role of fixing the output OUT121 to a high level during periods other than the counting period.
  • the transistors Tp4 and Tn4 are connected in series between the power supply VDD and the drain of the transistor Tn5. A node between the transistor Tp4 and the transistor Tn4 serves as an output terminal OUT121.
  • the gates of the transistors Tp4 and Tn4 are commonly connected to the output of the input comparison circuit 121a (the drain of the transistor Tp2). Transistors Tp4 and Tn4 function as an inverter circuit.
  • the output terminal OUT of the comparator 121 is inverted from high level to low level by the transistors Tp4 and Tn4. Inversion of the voltage level of output terminal OUT121 is used to stop counter 122 from operating. This enables AD conversion.
  • FIG. 13 is a timing chart of the imaging device 100 of FIG. Similar to FIG. 7, the upper half of FIG. 13 shows the timing at high illuminance, and the lower half shows the timing at low illuminance.
  • the VSL selector 11 selects the second pixel signal on the vertical signal line VSL_A and outputs it to the vertical signal line VSL.
  • the switches Sw1 and Sw3 in the first holding circuit SHC1 are turned on, and the switch Sw2 is turned off.
  • the first holding circuit SHC1 samples the second pixel signal.
  • the second pixel signal sampled is the reset level of SP2H.
  • the first holding circuit SHC1 maintains the sampling state until the potential of the second floating diffusion region FD15b stabilizes.
  • the period during which the first holding circuit SHC1 maintains the sampling state is the settling period.
  • the switches Sw4 to Sw6 in the second holding circuit SHC2 are off. Therefore, the second holding circuit SHC2 does not perform the settling operation of the first pixel signal at time t1.
  • the switches Sw1 and Sw3 in the first holding circuit SHC1 are turned off, and the switch Sw2 is turned on.
  • the sampled second pixel signal is sent to the ADC 105a and AD-converted to generate reset level data of SP2H.
  • the switches Sw4 and Sw6 in the second holding circuit SHC2 are turned on, and the switch Sw5 is turned off. Thereby, the second holding circuit SHC2 samples the second pixel signal.
  • the second pixel signal to be sampled is the data (pixel signal) level of SP2H.
  • the switches Sw4 and Sw6 in the second holding circuit SHC2 are turned off, and the switch Sw5 is turned on.
  • the sampled second pixel signal is sent to the ADC 105a and AD-converted to generate SP2H data (pixel signal) level data.
  • the comparator 121 determines the illuminance based on the SP2H data (pixel signal) level.
  • the upper half of FIG. 13 shows the timing when the comparator 121 determines that the illuminance is high.
  • the VSL selector 11 continues to select the second pixel signal without changing the selection target.
  • the first holding circuit SHC1 turns on the switches Sw1 and Sw3 and turns off the switch Sw2.
  • the first holding circuit SHC1 samples the second pixel signal.
  • the sampled second pixel signal is the data (pixel signal) level of SP2L.
  • the second holding circuit SHC2 continues to turn on the switches Sw4 and Sw6 and turn off the switch Sw5 as at time t4.
  • the ADC 105a generates SP2H data (pixel signal) level data.
  • the first holding circuit SHC1 turns off the switches Sw1 and Sw3 and turns on the switch Sw2.
  • the second pixel signal sampled by the first holding circuit SHC1 is sent to the ADC 105a and AD-converted to generate SP2L data (pixel signal) level data.
  • the second holding circuit SHC2 turns on the switches Sw4 and Sw6 and turns off the switch Sw5.
  • the second holding circuit SHC2 samples the second pixel signal.
  • the second pixel signal sampled is the reset level of SP2L.
  • the first holding circuit SHC1 turns off the switches Sw1 to Sw3.
  • the second holding circuit SHC2 turns off the switches Sw4 and Sw6 and turns on the switch Sw5.
  • the second pixel signal sampled by the second holding circuit SHC2 is sent to the ADC 105a and AD-converted to generate reset level data of SP2L.
  • the first holding circuit SHC1 turns on the switches Sw1 and Sw3 and turns off the switch Sw2. Thereby, the first holding circuit SHC1 samples the first pixel signal.
  • the first pixel signal sampled is the reset level of SP1L.
  • the second holding circuit SHC2 turns off the switches Sw4 to Sw6 at time t5.
  • the first holding circuit SHC1 turns off the switches Sw1 and Sw3 and turns on the switch Sw2.
  • the first pixel signal sampled by the first holding circuit SHC1 is sent to the ADC 105a and AD-converted to generate reset level data of SP1L.
  • the second holding circuit SHC2 turns on the switches Sw4 and Sw6 and turns off the switch Sw5.
  • the second holding circuit SHC2 samples the first pixel signal.
  • the first pixel signal sampled is the reset level of SP1H.
  • the first holding circuit SHC1 turns on the switches Sw1 and Sw3 and turns off the switch Sw2. Thereby, the first holding circuit SHC1 samples the first pixel signal.
  • the first pixel signal to be sampled is the data (pixel signal) level of SP1H.
  • the second holding circuit SHC2 turns off the switches Sw4 and Sw6 and turns on the switch Sw5.
  • the second pixel signal sampled by the second holding circuit SHC2 is sent to the ADC 105a and AD-converted to generate reset level data of SP1H.
  • the first holding circuit SHC1 turns off the switches Sw1 and Sw3 and turns on the switch Sw2.
  • the first pixel signal sampled by the first holding circuit SHC1 is sent to the ADC 105a and AD-converted to generate data (pixel signal) level data of SP1H.
  • the second holding circuit SHC2 turns on the switches Sw4 and Sw6 and turns off the switch Sw5. Thereby, the second holding circuit SHC2 samples the first pixel signal.
  • the first pixel signal to be sampled is the data (pixel signal) level of SP1L.
  • the first holding circuit SHC1 turns off the switches Sw1 to Sw3.
  • the second holding circuit SHC2 turns off the switches Sw4 and Sw6 and turns on the switch Sw5.
  • the second pixel signal sampled by the second holding circuit SHC2 is sent to the ADC 105a and AD-converted to generate the data (pixel signal) level data of SP1L.
  • the sample-and-hold circuit 125 as shown in FIG. 12 holds the pixel signal and AD-converts the held pixel signal
  • the digital pixel data after the AD-conversion is free from the effects of noise and offset caused by capacitors and transistors. may receive. Therefore, at least part of the pixel signals may be sent to the ADC 105a without going through the sample-and-hold circuit 125.
  • FIG. 14 is a timing chart according to a modified example of FIG.
  • the upper half of FIG. 14 shows the timing when the illuminance is determined to be high, and the lower half shows the timing when the illuminance is determined to be low. Since the timing in the upper half of FIG. 14 is the same as that in the upper half of FIG. 13, the explanation is omitted.
  • the VSL selector 11 switches to select the first pixel signal and outputs the first pixel signal to the vertical signal line VSL.
  • the first holding circuit SHC1 turns on the switches Sw1 and Sw3 and turns off the switch Sw2 to sample the first pixel signal.
  • the first pixel signal sampled is the reset level of SP1L.
  • the second holding circuit SHC2 turns off the switches Sw4 to Sw6 during the time t5 to t10.
  • the first pixel signal generated within the pixel PX is directly sent to the ADC 105a via the VSL selector 11.
  • This first pixel signal corresponds to the reset level of SP1H. Since it takes time to stabilize the potential of the first floating diffusion region FD15a in the pixel PX, the first pixel signal is continuously sent to the ADC 105a during the period from time t6 to t7.
  • a period from time t6 to t7 is a settling period of the first pixel signal.
  • the ADC 105a AD-converts the first pixel signal to generate reset level data of SP1H.
  • the first pixel signal generated within the pixel PX is directly sent to the ADC 105a via the VSL selector 11.
  • This first pixel signal corresponds to the data (pixel signal) level of SP1H. Since it takes time to stabilize the potential of the first floating diffusion region FD15a in the pixel PX, the first pixel signal is continuously sent to the ADC 105a during the period from time t8 to t9.
  • a period from time t8 to t9 is a settling period of the first pixel signal.
  • the ADC 105a AD-converts the first pixel signal to generate data (pixel signal) level data of SP1H.
  • the first holding circuit SHC1 turns off the switches Sw1 and Sw3 and turns on the switch Sw2.
  • the first pixel signal sampled by the first holding circuit SHC1 at time t5 is sent to the ADC 105a and AD-converted to generate reset level data of SP1L.
  • the second holding circuit SHC2 turns on the switches Sw4 and Sw6 and turns off the switch Sw5.
  • the second holding circuit SHC2 samples the first pixel signal.
  • the first pixel signal to be sampled is the data (pixel signal) level of SP1L.
  • the first holding circuit SHC1 turns off the switches Sw1 to Sw3.
  • the second holding circuit SHC2 turns off the switches Sw4 and Sw6 and turns on the switch Sw5.
  • the second pixel signal sampled by the second holding circuit SHC2 is sent to the ADC 105a and AD-converted to generate the data (pixel signal) level data of SP1L.
  • the pixel signals are alternately sampled by the first holding circuit SHC1 and the second holding circuit SHC2 in the sample-and-hold circuit 125, and the first holding circuit SHC1 and the second holding circuit SHC2 are sampled. While one of these is settling the pixel signal, the other sends the settled pixel signal to the ADC 105a.
  • AD conversion can be performed without being rate-determined by the settling time of the pixel signal.
  • the imaging device 100 in FIG. As a result of processing, the frame rate can be increased. Moreover, since it is not necessary to frequently switch pixel signals on the vertical signal line VSL, power consumption can be reduced.
  • FIG. 15 is a cross-sectional view of a semiconductor chip 30 incorporating the imaging device 100 according to the first or second embodiment.
  • the semiconductor chip 30 of FIG. 15 is roughly divided into three semiconductor regions (hereinafter referred to as first to third semiconductor regions 31 to 33).
  • the first to third semiconductor regions 31 to 33 may be stacked in order, and each semiconductor region may be formed of a plurality of semiconductor layers.
  • a first photoelectric conversion unit PD11a with a large light receiving area and a second photoelectric conversion unit PD11b with a small light receiving area are arranged for each pixel PX.
  • a portion of the readout circuit may be arranged in the first semiconductor region 31 .
  • An on-chip lens 34 is arranged on the light incident surface side of the first photoelectric conversion unit PD11a and the second photoelectric conversion unit PD11b.
  • a light blocking layer 37 is arranged between the first photoelectric conversion unit PD11a and the second photoelectric conversion unit PD11b.
  • At least part of the readout circuit of each pixel PX (for example, an amplification transistor, a selection transistor, etc.) is arranged in the second semiconductor region 32 .
  • the ADC group 105 and the like are arranged in the third semiconductor region 33 .
  • the first semiconductor region 31 and the second semiconductor region 32 are laminated on the first substrate 35, for example.
  • the third semiconductor region 33 is formed on the second substrate 36, for example.
  • the first substrate 35 and the second substrate 36 are bonded by Cu--Cu connections 38, vias, bumps and the like.
  • FIG. 16 is a plan layout diagram of the light incident surface side of the imaging device 100 according to the first and second embodiments.
  • the first on-chip lens 151 is arranged on the rectangular first photoelectric conversion unit PD11a.
  • an inter-pixel light shielding portion 181 is arranged around the first photoelectric conversion portion PD11a.
  • the outer shape of the inter-pixel light shielding portion 181 is octagonal, and a gap is generated between the adjacent inter-pixel light shielding portions.
  • a rectangular second photoelectric conversion unit PD11b is arranged in this gap.
  • a second on-chip lens 152 is arranged on the second photoelectric conversion unit PD11b.
  • FIG. 16 is an example of a planar layout, and is not limited to this.
  • FIG. 17 is a plan layout diagram according to a modified example.
  • the shape of the inter-pixel light shielding portion is a shape close to a regular octagon, whereas in FIG. 17, the four corners of a square are cut to form an octagon.
  • the inter-pixel light-shielding portion of the second photoelectric conversion unit PD11b is not octagonal, but quadrangular.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 18 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a driving system control unit 12010, a body system control unit 12020, a vehicle exterior information detection unit 12030, a vehicle interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (Interface) 12053 are illustrated as the functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, etc. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, etc. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 19 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose, side mirrors, rear bumper, back door, and windshield of the vehicle 12100, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 19 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the traveling path of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 and the like among the configurations described above.
  • the imaging device 100 of the present disclosure can be applied to the imaging unit 12031 .
  • this technique can take the following structures. (1) a first photoelectric conversion unit; a first readout circuit that outputs a first pixel signal corresponding to the charge photoelectrically converted by the first photoelectric conversion unit to a first signal line; a second photoelectric conversion unit having a light receiving area smaller than that of the first photoelectric conversion unit; a second readout circuit that outputs a second pixel signal corresponding to the charge photoelectrically converted by the second photoelectric conversion unit to a second signal line; a pixel signal selector that selects the first pixel signal or the second pixel signal based on a result of comparing the second pixel signal with a reference signal; an analog-to-digital converter for converting a pixel signal selected by the pixel signal selector into a digital pixel signal by comparing the pixel signal with a reference signal whose potential level changes according to time.
  • the analog-to-digital converter a comparator that compares the pixel signal selected by the pixel signal selector with the reference signal; a counter that performs a counting operation until the comparator detects a match between the pixel signal and the reference signal;
  • the imaging device according to (1) or (2), wherein the digital pixel signal corresponding to the pixel signal selected by the pixel signal selector is generated based on the count value of the counter.
  • the comparator compares the pixel signal selected by the pixel signal selector with the reference signal to determine whether or not the illuminance at the start of imaging is equal to or higher than a predetermined reference level;
  • the pixel signal selector selects the second pixel signal when the illuminance at the start of imaging is equal to or higher than the reference level, and selects the first pixel signal when the illuminance is less than the reference level.
  • a first floating diffusion region for accumulating charges photoelectrically converted by the first photoelectric conversion unit; a second floating diffusion region for accumulating charges photoelectrically converted by the second photoelectric conversion unit;
  • the pixel signal selector compares the second pixel signal corresponding to the charge photoelectrically converted by the second photoelectric conversion unit and accumulated in the second floating diffusion region with the reference signal by the comparator.
  • the imaging device according to (4), wherein the first pixel signal or the second pixel signal is selected based on the above.
  • the comparator When starting imaging, the comparator outputs the second pixel signal and the reference signal according to the potential of the second floating diffusion region in a state where the charge of the second floating diffusion region is discharged.
  • the pixel signal selector selects the first pixel signal or the second pixel signal based on the result of the second comparison processing.
  • the comparator determines whether or not the illuminance at the start of imaging is equal to or higher than the reference level by the second comparison process;
  • the pixel signal selector selects the second pixel signal when the illuminance is equal to or greater than the reference level, and selects the first pixel signal when the illuminance is less than the reference level, ( 6)
  • the imaging device according to the above.
  • the comparator When the illuminance is determined to be equal to or higher than the reference level in the second comparison process, the comparator outputs a signal corresponding to the charge photoelectrically converted by the second photoelectric conversion unit and accumulated in the second floating diffusion region.
  • a third comparison process is performed to compare the second pixel signal and the reference signal, and then the third comparison process is performed according to the potential of the second floating diffusion region in a state where the charge of the second floating diffusion region is discharged.
  • the imaging device according to (7) which performs fourth comparison processing for comparing the two-pixel signal and the reference signal.
  • the first readout circuit is capable of varying charge-voltage conversion efficiency;
  • the comparator performs the first voltage drop according to the potential of the first floating diffusion region in a state where the charge of the first floating diffusion region is discharged.
  • a fifth comparison process is performed to compare one pixel signal with the reference signal, and then the charge-potential conversion efficiency is made higher than that of the fifth comparison process to discharge the charges in the first floating diffusion region.
  • the comparator a first differential transistor pair for comparing the pixel signal selected by the pixel signal selector and the reference signal when the second comparison processing determines that the illuminance is less than the reference level;
  • the pixel signal selected by the pixel signal selector is compared with the reference signal when performing the first comparison process and when the illuminance is determined to be equal to or higher than the reference level in the second comparison process. and a second differential transistor pair.
  • the first differential transistor pair includes a first transistor and a second transistor; the second differential transistor pair has a third transistor and a fourth transistor;
  • the comparator is a first switch and a first capacitor connected in series between the gate of the first transistor and the output node of the pixel signal selector; a second switch and a second capacitor connected in series between the gate of the second transistor and the input node of the reference signal; a third switch and a third capacitor connected in series between the gate of the third transistor and the output node of the pixel signal selector; a fourth switch and a fourth capacitor connected in series between the gate of the fourth transistor and the input node of the reference signal; a fifth switch that switches whether to short-circuit the gate and drain of the first transistor; a sixth switch that switches whether to short-circuit the gate and drain of the second transistor; a seventh switch that switches whether to short-circuit the gate and drain of the third transistor;
  • the comparator turns off the first switch, the second switch, the third switch, and the fourth switch, and turns off the fifth switch and the sixth switch when starting imaging with each pixel. While turning on, the seventh switch and the eighth switch are once turned on and then turned off to accumulate the charge corresponding to the second pixel signal selected by the pixel signal selector in the third capacitor, and The imaging device according to (11), wherein the fourth capacitor accumulates an electric charge corresponding to a reference signal. (13) first and second holding circuits for alternately holding the pixel signals selected by the pixel signal selector; and alternately selecting the pixel signals held by the first and second holding circuits.
  • a sample-and-hold selector that outputs a sample-and-hold circuit having a The imaging device according to (1) or (2), wherein the analog-digital converter converts the output signal of the sample-and-hold circuit into the digital pixel signal.
  • the analog-digital converter converts the output signal of the sample-and-hold circuit into the digital pixel signal.
  • the analog-to-digital converter is a comparator that compares the output signal of the sample and hold circuit with the reference signal; a counter that performs a counting operation until the comparator detects a match between the output signal and the reference signal;
  • the comparator compares the output signal of the sample-and-hold circuit with the reference signal to determine whether or not the illuminance at the start of imaging is equal to or higher than a predetermined reference level;
  • the pixel signal selector selects the second pixel signal when the illuminance at the start of imaging is equal to or higher than the reference level, and selects the first pixel signal when the illuminance is less than the reference level.
  • a first floating diffusion region for accumulating charges photoelectrically converted by the first photoelectric conversion unit; a second floating diffusion region for accumulating charges photoelectrically converted by the second photoelectric conversion unit;
  • the pixel signal selector compares the second pixel signal corresponding to the charge photoelectrically converted by the second photoelectric conversion unit and accumulated in the second floating diffusion region with the reference signal by the comparator.
  • the imaging device wherein the first pixel signal or the second pixel signal is selected based on.
  • the first holding circuit holds the second pixel signal according to the potential of the second floating diffusion region in a state where the charge of the second floating diffusion region is discharged.
  • the second holding circuit is synchronous with the timing when the first holding circuit inputs the second pixel signal to the comparator, and the second pixel signal is photoelectrically converted by the second photoelectric conversion section and is transferred to the second floating diffusion region. holding the second pixel signal corresponding to the accumulated charge, and then inputting the held second pixel signal to the comparator;
  • the pixel signal selector selects the first pixel signal or the second pixel signal based on the result of comparing the second pixel signal output from the second holding circuit and the reference signal by the comparator.
  • the sample-and-hold circuit can output at least part of the pixel signal selected by the pixel signal selector without holding it;
  • the comparator determines that the second pixel signal is less than the reference signal
  • the sample-and-hold circuit inputs at least part of the pixel signal selected by the pixel signal selector to the comparator without holding it.
  • an imaging device that outputs a digital pixel signal corresponding to an imaged pixel signal;
  • a signal processing unit that performs signal processing based on the digital pixel signal,
  • the imaging device is a first photoelectric conversion unit; a first readout circuit that outputs a first pixel signal corresponding to the charge photoelectrically converted by the first photoelectric conversion unit to a first signal line; a second photoelectric conversion unit having a light receiving area smaller than that of the first photoelectric conversion unit; a second readout circuit that outputs a second pixel signal corresponding to the charge photoelectrically converted by the second photoelectric conversion unit to a second signal line; a pixel signal selector that selects the first pixel signal or the second pixel signal based on a result of comparing the second pixel signal with a reference signal; an analog-to-digital converter for converting a pixel signal selected by the pixel signal selector into a digital pixel signal by comparing the pixel signal with a reference signal whose potential level changes according to time.

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Abstract

［課題］光電変換時のダイナミックレンジを広げつつ、フレームレートを高速化して、消費電力を低減する。 ［解決手段］撮像装置は、第１光電変換部と、前記第１光電変換部で光電変換された電荷に応じた第１画素信号を第１信号線に出力する第１読出し回路と、前記第１光電変換部よりも受光面積が小さい第２光電変換部と、前記第２光電変換部で光電変換された電荷に応じた第２画素信号を第２信号線に出力する第２読出し回路と、前記第２画素信号を参照信号と比較した結果に基づいて、前記第１画素信号又は前記第２画素信号を選択する画素信号選択器と、前記画素信号選択器で選択された画素信号を、電位レベルが時間に応じて変化する参照信号と比較することにより、デジタル画素信号に変換するアナログ－デジタル変換器と、を備える。

Description

撮像装置及び電子機器
　本開示は、撮像装置及び電子機器に関する。
　アナログの画素信号と線形変化する参照信号とをコンパレータにより比較し、参照信号が画素信号を横切るまでの時間をカウントすることにより、画素信号をＡＤ(Analogue-to-Digital)変換するＣＭＯＳ(Complementary　Metal　Oxide　Semiconductor)イメージセンサ（以下、ＣＩＳとも呼ぶ）が知られている。
　ＣＩＳには種々のタイプがあり、画素内に受光面積の異なる複数の光電変換素子を設けて、画素の感度や電荷－電圧変換効率を複数通りに切り替えてＡＤ変換することで、光電変換時のダイナミックレンジを広げたＣＩＳが提案されている（特許文献１参照）。
特開２０１７－１７５３４５号公報
　ＡＤ変換は通常、画素列単位で行われ、行（ライン）方向に配置された各画素の読み出しは１水平ライン期間内に行う必要がある。上述したように、各画素の読み出しを感度と変換効率を切替ながら行うと、読み出しに時間がかかるため、フレームレートを高速化できないという問題がある。また、感度や変換効率を切り替えるたびに垂直信号線上の画素信号を変更しなければならず、消費電力も増えてしまう。
　そこで、本開示では、光電変換時のダイナミックレンジを広げつつ、フレームレートの高速化と消費電力の低減が可能な撮像装置及び電子機器を提供するものである。
　上記の課題を解決するために、本開示によれば、第１光電変換部と、
　前記第１光電変換部で光電変換された電荷に応じた第１画素信号を第１信号線に出力する第１読出し回路と、
　前記第１光電変換部よりも受光面積が小さい第２光電変換部と、
　前記第２光電変換部で光電変換された電荷に応じた第２画素信号を第２信号線に出力する第２読出し回路と、
　前記第２画素信号を参照信号と比較した結果に基づいて、前記第１画素信号又は前記第２画素信号を選択する画素信号選択器と、
　前記画素信号選択器で選択された画素信号を、電位レベルが時間に応じて変化する参照信号と比較することにより、デジタル画素信号に変換するアナログ－デジタル変換器と、を備える、撮像装置が提供される。
　第１方向及び第２方向に配置される複数の画素を備え、
　前記第２方向に配置される２以上の画素のそれぞれから出力される前記第１画素信号及び前記第２画素信号は、共通の前記第１信号線及び共通前記第２信号線にそれぞれ出力され、
　前記アナログ－デジタル変換器は、前記第２方向に配置される２以上の画素からなる画素列ごとに配置され、
　前記複数の画素のそれぞれは、前記第１光電変換部、前記第１読出し回路、前記第２光電変換部、及び前記第２読出し回路を有し、
　前記画素信号選択器は、前記第２方向に配置される前記画素列ごとに設けられてもよい。
　前記アナログ－デジタル変換器は、
　前記画素信号選択器で選択された画素信号と前記参照信号とを比較するコンパレータと、
　前記コンパレータにて前記画素信号と前記参照信号との一致が検出されるまで、カウント動作を行うカウンタと、を有し、
　前記カウンタのカウント値に基づいて、前記画素信号選択器で選択された画素信号に応じた前記デジタル画素信号を生成してもよい。
　前記コンパレータは、前記画素信号選択器で選択された画素信号と前記参照信号との比較により、撮像開始時点の照度が所定の基準レベル以上か否かを判定し、
　前記画素信号選択器は、撮像開始時点の照度が前記基準レベル以上の場合には、前記第２画素信号を選択し、前記照度が前記基準レベル未満の場合には、前記第１画素信号を選択してもよい。
　前記第１光電変換部で光電変換された電荷を蓄積する第１浮遊拡散領域と、
　前記第２光電変換部で光電変換された電荷を蓄積する第２浮遊拡散領域と、を備え、
　前記画素信号選択器は、前記第２光電変換部で光電変換されて前記第２浮遊拡散領域に蓄積された電荷に応じた前記第２画素信号と前記参照信号とを前記コンパレータで比較した結果に基づいて、前記第１画素信号又は前記第２画素信号を選択してもよい。
　前記コンパレータは、撮像を開始する際には、前記第２浮遊拡散領域の電荷を排出した状態での前記第２浮遊拡散領域の電位に応じた前記第２画素信号と前記参照信号とを比較する第１比較処理を行い、次に、前記第２光電変換部で光電変換されて前記第２浮遊拡散領域に蓄積された電荷に応じた前記第２画素信号と前記参照信号とを比較する第２比較処理を行い、
　前記画素信号選択器は、前記第２比較処理の結果に基づいて、前記第１画素信号又は前記第２画素信号を選択してもよい。
　前記コンパレータは、前記第２比較処理により、撮像開始時点の照度が前記基準レベル以上か否かを判定し、
　前記画素信号選択器は、前記照度が前記基準レベル以上の場合には、前記第２画素信号を選択し、前記照度が前記基準レベル未満の場合には、前記第１画素信号を選択してもよい。
　前記コンパレータは、前記第２比較処理で前記照度が前記基準レベル以上と判定されると、前記第２光電変換部で光電変換されて前記第２浮遊拡散領域に蓄積された電荷に応じた前記第２画素信号と前記参照信号とを比較する第３比較処理を行い、次に前記第２浮遊拡散領域の電荷を排出した状態での前記第２浮遊拡散領域の電位に応じた前記第２画素信号と前記参照信号とを比較する第４比較処理を行ってもよい。
　前記第１読出し回路は、電荷－電圧変換効率を可変可能であり、
　前記コンパレータは、前記第２比較処理で前記照度が前記基準レベル未満と判定されると、前記第１浮遊拡散領域の電荷を排出した状態での前記第１浮遊拡散領域の電位に応じた前記第１画素信号を前記参照信号と比較する第５比較処理を行い、次に、前記第５比較処理よりも電荷－電位変換効率を高くして前記第１浮遊拡散領域の電荷を排出した状態での前記第１浮遊拡散領域の電位に応じた前記第１画素信号を前記参照信号と比較する第６比較処理を行い、次に、前記第６比較処理と同じ電荷－電位変換効率で前記第１光電変換部で光電変換された電荷に応じた前記第１画素信号を前記参照信号と比較する第７比較処理を行い、次に、前記第５比較処理と同じ電荷－電位変換効率で前記第１光電変換部で光電変換された電荷に応じた前記第１画素信号を前記参照信号と比較する第８比較処理を行ってもよい。
　前記コンパレータは、
　前記第２比較処理で前記照度が前記基準レベル未満と判定された場合に、前記画素信号選択器で選択された画素信号と前記参照信号とを比較する第１差動トランジスタ対と、
　前記第１比較処理を行う際と、前記第２比較処理で前記照度が前記基準レベル以上と判定された場合とに、前記画素信号選択器で選択された画素信号と前記参照信号とを比較する第２差動トランジスタ対と、を有してもよい。
　前記第１差動トランジスタ対は、第１トランジスタ及び第２トランジスタを有し、
　前記第２差動トランジスタ対は、第３トランジスタ及び第４トランジスタを有し、
　前記コンパレータは、
　前記第１トランジスタのゲートと前記画素信号選択器の出力ノードとの間に直列に接続される第１スイッチ及び第１キャパシタと、
　前記第２トランジスタのゲートと前記参照信号の入力ノードとの間に直列に接続される第２スイッチ及び第２キャパシタと、
　前記第３トランジスタのゲートと前記画素信号選択器の出力ノードとの間に直列に接続される第３スイッチ及び第３キャパシタと、
　前記第４トランジスタのゲートと前記参照信号の入力ノードとの間に直列に接続される第４スイッチ及び第４キャパシタと、
　前記第１トランジスタのゲートとドレインを短絡させるか否かを切り替える第５スイッチと、
　前記第２トランジスタのゲートとドレインを短絡させるか否かを切り替える第６スイッチと、
　前記第３トランジスタのゲートとドレインを短絡させるか否かを切り替える第７スイッチと、
　前記第４トランジスタのゲートとドレインを短絡させるか否かを切り替える第８スイッチと、を有してもよい。
　前記コンパレータは、各画素で撮像を開始する際に、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、及び前記第４スイッチをオフ、前記第５スイッチ及び前記第６スイッチをオンするとともに、前記第７スイッチ及び前記第８スイッチをいったんオンした後にオフして、前記画素信号選択器が選択した前記第２画素信号に応じた電荷を前記第３キャパシタに蓄積するとともに、前記参照信号に応じた電荷を前記第４キャパシタに蓄積してもよい。
　前記画素信号選択器で選択された画素信号を交互に保持する第１及び第２の保持回路と、前記第１及び第２の保持回路で保持された画素信号を交互に選択して出力するサンプルホールド選択器と、を有するサンプルホールド回路を備え、
　前記アナログ－デジタル変換器は、前記サンプルホールド回路の出力信号を前記デジタル画素信号に変換してもよい。
　前記第１及び第２の保持回路のうち一方が、保持していた画素信号を前記アナログ－デジタル変換器に入力する期間内に、前記第１及び第２の保持回路のうち他方は前記画素信号選択器で選択された画素信号を保持してもよい。
　前記アナログ－デジタル変換器は、
　前記サンプルホールド回路の出力信号と前記参照信号とを比較するコンパレータと、
　前記コンパレータにて前記出力信号と前記参照信号との一致が検出されるまで、カウント動作を行うカウンタと、を有し、
　前記カウンタのカウント値に基づいて、前記画素信号選択器で選択された画素信号に応じた前記デジタル画素信号を生成してもよい。
　前記コンパレータは、前記サンプルホールド回路の出力信号と前記参照信号との比較により、撮像開始時点の照度が所定の基準レベル以上か否かを判定し、
　前記画素信号選択器は、撮像開始時点の照度が前記基準レベル以上の場合には、前記第２画素信号を選択し、前記照度が前記基準レベル未満の場合には、前記第１画素信号を選択してもよい。
　前記第１光電変換部で光電変換された電荷を蓄積する第１浮遊拡散領域と、
　前記第２光電変換部で光電変換された電荷を蓄積する第２浮遊拡散領域と、を備え、
　前記画素信号選択器は、前記第２光電変換部で光電変換されて前記第２浮遊拡散領域に蓄積された電荷に応じた前記第２画素信号と前記参照信号とを前記コンパレータで比較した結果に基づいて、前記第１画素信号又は前記第２画素信号を選択してもよい。
　前記第１の保持回路は、撮像を開始する際に、前記第２浮遊拡散領域の電荷を排出した状態での前記第２浮遊拡散領域の電位に応じた前記第２画素信号を保持し、その後に前記保持された第２画素信号を前記コンパレータに入力し、
　前記第２の保持回路は、前記第１の保持回路が前記第２画素信号を前記コンパレータに入力するタイミングに同期して、前記第２光電変換部で光電変換されて前記第２浮遊拡散領域に蓄積された電荷に応じた前記第２画素信号を保持し、その後に前記保持された第２画素信号を前記コンパレータに入力し、
　前記画素信号選択器は、前記第２の保持回路から出力された前記第２画素信号と前記参照信号とを前記コンパレータで比較した結果に基づいて、前記第１画素信号又は前記第２画素信号を選択してもよい。
　前記サンプルホールド回路は、前記画素信号選択器で選択された画素信号の少なくとも一部を保持することなく出力することが可能であり、
　前記サンプルホールド回路は、前記コンパレータにて前記第２画素信号が前記参照信号未満と判定されると、前記画素信号選択器で選択された画素信号の少なくとも一部を保持することなく前記コンパレータに入力してもよい。
　本開示によれば、撮像された画素信号に応じたデジタル画素信号を出力する撮像装置と、
　前記デジタル画素信号に基づいて信号処理を行う信号処理部と、を備える電子機器であって、
　前記撮像装置は、
　第１光電変換部と、
　前記第１光電変換部で光電変換された電荷に応じた第１画素信号を第１信号線に出力する第１読出し回路と、
　前記第１光電変換部よりも受光面積が小さい第２光電変換部と、
　前記第２光電変換部で光電変換された電荷に応じた第２画素信号を第２信号線に出力する第２読出し回路と、
　前記第２画素信号を参照信号と比較した結果に基づいて、前記第１画素信号又は前記第２画素信号を選択する画素信号選択器と、
　前記画素信号選択器で選択された画素信号を、電位レベルが時間に応じて変化する参照信号と比較することにより、デジタル画素信号に変換するアナログ－デジタル変換器と、を有する、電子機器が提供される。
本開示の第１の実施形態による撮像装置の概略構成を示すブロック図。 画素アレイ部の半導体チップと処理回路の半導体チップとを積層した撮像装置の例を示す概念図。 ハイダイナミックレンジの画素の基本構成を示す回路図。 図３の画素の露光開始時のタイミングチャート。 図３の画素信号読出し時のタイミングチャート。 第１の実施形態による撮像装置の主要部の回路図。 第１光電変換部と第２光電変換部の電荷排出期間と露光開始タイミングを示す図。 照度と垂直信号線の電位レベルとの関係を示す図。 第１の実施形態による撮像装置のタイミング図。 リセットトランジスタを２つの回路ブロックで共通化した一比較例による画素ＰＸの回路図。 図１０のタイミング図。 第２の実施形態による撮像装置の主要部の構成を示す回路図。 図１２の撮像装置のタイミング図。 図１３の一変形例によるタイミング図。 第１又は第２の実施形態による撮像装置を内蔵する半導体チップの断面図。 第１及び第２の実施形態による撮像装置の光入射面側の平面レイアウト図。 一変形例による平面レイアウト図。 車両制御システムの概略的な構成の一例を示すブロック図。 車外情報検出部及び撮像部の設置位置の一例を示す説明図。
　以下、図面を参照して、撮像装置及び電子機器の実施形態について説明する。以下では、撮像装置及び電子機器の主要な構成部分を中心に説明するが、撮像装置及び電子機器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　（第１の実施形態）
　図１は本開示の第１の実施形態による撮像装置１００の概略構成を示すブロック図である。撮像装置１００は、画素アレイ部１０１と、タイミング制御回路１０２と、垂直走査回路１０３と、ＤＡＣ（デジタル－アナログ変換装置）１０４と、ＡＤＣ（アナログ－デジタル変換装置）群１０５と、水平転送走査回路１０６と、アンプ回路１０７と、信号処理回路１０８とを備える。
　画素アレイ部１０１には、入射光をその光量に応じた電荷量（画素信号）に光電変換する光電変換素子を含む単位画素（以下、単に画素とも称する）が行列状に配置されている。単位画素の具体的な回路構成については、図２を参照して後述する。また、画素アレイ部１０１には、行列状の画素配列に対して、行毎に画素駆動線１０９が図の左右方向（画素行の画素配列方向／水平方向）に沿って配線され、列毎に垂直信号線ＶＳＬが図の上下方向（画素列の画素配列方向／垂直方向）に沿って配線されている。画素駆動線１０９の一端は、垂直走査回路１０３の各行に対応した出力端に接続されている。なお、図１では、画素駆動線１０９を画素行毎に１本ずつ示しているが、各画素行に画素駆動線１０９を２本以上設けてもよい。
　タイミング制御回路１０２は、各種のタイミング信号を生成するタイミングジェネレータ（不図示）を備えている。タイミング制御回路１０２は、外部から与えられる制御信号等に基づいて、タイミングジェネレータで生成された各種のタイミング信号を基に垂直走査回路１０３、ＤＡＣ１０４、ＡＤＣ群１０５、及び、水平転送走査回路１０６等の駆動制御を行う。
　垂直走査回路１０３は、シフトレジスタやアドレスデコーダなどによって構成されている。ここでは、具体的な構成については図示を省略するが、垂直走査回路１０３は、読出し走査系と掃出し走査系とを含んでいる。
　読出し走査系は、信号を読み出す単位画素について行単位で順に選択走査を行う。一方、掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行してその読出し行の単位画素の光電変換素子から不要な電荷を掃き出す（リセットする）掃出し走査を行う。この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に入射した光量に対応する。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
　垂直走査回路１０３によって選択走査された画素行の各単位画素から出力される画素信号（アナログ信号）は、各列に対応する複数の垂直信号線ＶＳＬを介してＡＤＣ群１０５に供給される。
　ＤＡＣ１０４は、線形変化するランプ波形の信号である参照信号ＲＡＭＰを生成し、ＡＤＣ群１０５に供給する。ＤＡＣ１０４は、参照信号線１１４を介して複数のコンパレータ１２１に共通に接続されており、同じ参照信号ＲＡＭＰを複数のコンパレータ１２１に供給する。参照信号線１１４は、参照信号ＲＡＭＰを複数のコンパレータ１２１に伝達する。
　ＡＤＣ群１０５は、複数のコンパレータ１２１、複数のカウンタ１２２、及び、複数のラッチ回路１２３を備える。ＡＤＣ群１０５は、画素アレイ部１０１からの画素信号（アナログ信号）をデジタル信号へ変換する。
　コンパレータ１２１、カウンタ１２２、及び、ラッチ回路１２３は、それぞれ画素アレイ部１０１の画素列に対応して設けられ、ＡＤＣ１０５ａを構成する。ＡＤＣ１０５ａは、カラム方向の画素列ごとに設けられる。
　コンパレータ１２１は、各画素から出力される画素信号と参照信号ＲＡＭＰを、容量を介して加算した信号の電圧と、所定の基準電圧とを比較し、比較結果を示す出力信号をカウンタ１２２に供給する。
　カウンタ１２２は、コンパレータ１２１の出力信号に基づいて、画素信号と参照信号ＲＡＭＰとの電圧の大小関係が反転するまでの時間をカウントする。これにより、アナログの画素信号をカウント値により表されるデジタルの画素信号に変換する。カウンタ１２２は、カウント値をラッチ回路１２３に供給する。
　ラッチ回路１２３は、カウンタ１２２から供給されるカウント値を保持する。また、ラッチ回路１２３は、信号レベルの画素信号に対応するデータ信号カウント値と、リセットレベルの画素信号に対応するリセット信号のカウント値との差分をとることにより、ＣＤＳ（Correlated　Double　Sampling：相関二重サンプリング）を行う。
　水平転送走査回路１０６は、シフトレジスタやアドレスデコーダなどによって構成され、ＡＤＣ群１０５の画素列に対応した回路部分を順番に選択走査する。この水平転送走査回路１０６による選択走査により、ラッチ回路１２３に保持されているデジタルの画素信号が、水平転送線１１１を介して、順番にアンプ回路１０７に転送される。
　アンプ回路１０７は、ラッチ回路１２３から供給されるデジタルの画素信号を増幅し、信号処理回路１０８に供給する。
　信号処理回路１０８は、アンプ回路１０７から供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理回路１０８は、縦線欠陥、点欠陥の補正、又は、信号のクランプを行ったり、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などデジタル信号処理を行ったりする。信号処理回路１０８は、生成した画像データを後段の装置に出力する。
　尚、図１に示す撮像装置１００は、全体として１つの半導体チップとして構成してもよく、あるいは、複数の半導体チップで構成してもよい。撮像装置１００を複数の半導体チップとして構成する場合、画素アレイ部１０１およびそれ以外の処理回路をそれぞれ別々の半導体チップ５１１、５１２として形成し、半導体チップ５１１と半導体チップ５１２とを積層してもよい。
　例えば、図２は、画素アレイ部１０１の半導体チップ５１１と処理回路の半導体チップ５１２とを積層した撮像装置１００の例を示す概念図である。図２に示されるように、撮像装置１００は、積層される２枚の半導体チップ５１１および５１２で構成されている。尚、半導体チップの積層数は、３層以上であってもよい。
　半導体チップ５１１は、半導体基板上に形成された画素アレイ部１０１を備える。半導体チップ５１２は、他の半導体基板上に形成されたＡＤＣ群１０５、ロジック回路５１６および周辺回路５１７を備える。ロジック回路５１６は、タイミング制御回路１０２、垂直走査回路１０３、ＤＡＣ１０４、水平転送走査回路１０６等を含む。周辺回路５１７は、信号処理回路１０８等を含む。
　半導体チップ５１１の画素アレイ部１０１の各画素と半導体チップ５１２の処理回路（１０５、５１６、５１７）の素子は、例えば、ビア領域５１３、５１４に設けられたＴＳＶ（Through　Silicon　Via）のような貫通電極等を用いて電気的に接続してもよい。ＡＤＣ群１０５は、ＴＳＶを介して画素アレイ部１０１と信号の送受信を行うことができる。また、半導体チップ５１１の配線と半導体チップ５１２の配線とを接触させるように、両方の半導体チップを貼り合わせてもよい（Ｃｕ－Ｃｕ接合）。さらに、図示しないが、画素アレイ部１０１と処理回路（１０５、５１６、５１７）の一部とを１つの半導体チップ５１１として構成し、その他の構成を他の半導体チップ５１２として構成してもよい。
　図１の画素部内の各画素は、ハイダイナミックレンジ（以下、ＨＤＲとも呼ぶ）の画素信号を出力する。第１の実施形態による画素の具体的な構成を説明する前に、ハイダイナミックレンジの画素の基本構成について説明する。
　（ハイダイナミックレンジの画素の基本構成）
　図３はハイダイナミックレンジの画素の基本構成を示す回路図である。図３の画素ＰＸは、第１光電変換部ＰＤ１１ａ、第２光電変換部ＰＤ１１ｂ、第１～第４転送ゲート部Ｔ１２ａ～Ｔ１２ｄ、リセットトランジスタＴ１３、電荷蓄積部Ｃ１４、第１浮遊拡散領域（フローティングディフュージョン）ＦＤ１５ａ、第２浮遊拡散領域（フローティングディフュージョン）部ＦＤ１５ｂ、増幅トランジスタＴ１６、及び、選択トランジスタＴ１７を含むように構成される。
　また、図３の画素ＰＸは、行方向及び列方向に複数個ずつ配置されており、行方向に配置される画素行ごとに、図１の画素駆動線１０９が設けられている。図１の垂直走査回路１０３から複数の駆動線を介して、各種の駆動信号ＴＧＬ、ＦＣＧ、ＦＤＧ、ＴＧＳ、ＲＳＴ、ＳＥＬが供給される。
　第１光電変換部ＰＤ１１ａは、例えば、ＰＮ接合のフォトダイオードからなる。第１光電変換部ＰＤ１１ａは、受光した光量に応じた電荷を生成し、蓄積する。第２光電変換部ＰＤ１１ｂは、第１光電変換部ＰＤ１１ａと同様に、例えば、ＰＮ接合のフォトダイオードからなる。第２光電変換部ＰＤ１１ｂは、受光した光量に応じた電荷を生成し、蓄積する。
　第１光電変換部ＰＤ１１ａと第２光電変換部ＰＤ１１ｂを比較すると、第１光電変換部ＰＤ１１ａの方が第２光電変換部ＰＤ１１ｂよりも受光面の面積が広くて、感度が高い。
　第１転送ゲート部Ｔ１２ａは、第１光電変換部ＰＤ１１ａと第１浮遊拡散領域ＦＤ１５ａとの間に接続されている。第１転送ゲート部Ｔ１２ａのゲート電極には、駆動信号ＴＧＬが印加される。駆動信号ＴＧＬがアクティブ状態になると、第１転送ゲート部Ｔ１２ａが導通状態になり、第１光電変換部ＰＤ１１ａに蓄積されている電荷が、第１転送ゲート部Ｔ１２ａを介して第１浮遊拡散領域ＦＤ１５ａに転送される。
　第２転送ゲート部Ｔ１２ｂは、電荷蓄積部１０４と第２浮遊拡散領域ＦＤ１５ｂとの間に接続されている。第２転送ゲート部Ｔ１２ｂのゲート電極には、駆動信号ＦＣＧが印加される。駆動信号ＦＣＧがアクティブ状態になると、第２転送ゲート部Ｔ１２ｂが導通状態になり、電荷蓄積部１０４と第２浮遊拡散領域ＦＤ１５ｂのポテンシャルが結合する。
　変換効率切替トランジスタＴ１２ｃは、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂとの間に接続されている。変換効率切替トランジスタＴ１２ｃのゲート電極には、駆動信号ＦＤＧが印加される。駆動信号ＦＤＧがアクティブ状態になると、変換効率切替トランジスタＴ１２ｃが導通状態になり、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂとのポテンシャルが結合する。
　第４転送ゲート部Ｔ１２ｄは、第２光電変換部ＰＤ１１ｂと電荷蓄積部Ｃ１４との間に接続されている。第４転送ゲート部Ｔ１２ｄのゲート電極には、駆動信号ＴＧＳが印加される。駆動信号ＴＧＳがアクティブ状態になると、第４転送ゲート部Ｔ１２ｄが導通状態になり、第２光電変換部ＰＤ１１ｂに蓄積されている電荷が、第４転送ゲート部Ｔ１２ｄを介して、電荷蓄積部Ｃ１４に転送される。
　また、第４転送ゲート部Ｔ１２ｄのゲート電極の下部は、ポテンシャルが若干深くなっており、第２光電変換部ＰＤ１１ｂの飽和電荷量を超え、第２光電変換部ＰＤ１１ｂから溢れた電荷を電荷蓄積部Ｃ１４に転送するオーバーフローパスが形成されている。なお、以下、第４転送ゲート部Ｔ１２ｄのゲート電極の下部に形成されているオーバーフローパスを、単に第４転送ゲート部Ｔ１２ｄのオーバーフローパスと称する。
　リセットトランジスタＴ１３は、電源電圧ＶＤＤを供給する電源（以下、電源のことをＶＤＤとも呼ぶ場合がある）と第２浮遊拡散領域ＦＤ１５ｂとの間に接続されている。リセットトランジスタＴ１３のゲート電極には、駆動信号ＲＳＴが印加される。駆動信号ＲＳＴがアクティブ状態になると、リセットトランジスタＴ１３が導通状態になる。これにより、例えば、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂのポテンシャルが結合した領域、又は、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び、第２浮遊拡散領域ＦＤ１５ｂのポテンシャルが結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　電荷蓄積部Ｃ１４は、例えば、キャパシタからなり、電荷蓄積部Ｃ１４の対向電極は、電源ＶＤＤの間に接続されている。電荷蓄積部Ｃ１４は、第２光電変換部ＰＤ１１ｂから転送される電荷を蓄積する。
　第１浮遊拡散領域ＦＤ１５ａ及び第２浮遊拡散領域ＦＤ１５ｂは、第１または第２光電変換部ＰＤ１１ａ、ＰＤ１１ｂの電荷を電圧信号に電荷電圧変換して出力する。第１浮遊拡散領域ＦＤ１５ａおよび第２浮遊拡散領域ＦＤ１５ｂの電気的な結合または切断によって、画素ＰＸの浮遊拡散領域全体の容量を切り替えることができる。画素ＰＸの浮遊拡散領域の容量の切り替えによって、画素ＰＸは、複数の電荷電圧変換効率で画素信号を出力することができる。
　増幅トランジスタＴ１６は、ゲート電極が第１浮遊拡散領域ＦＤ１５ａに接続され、ドレイン電極が電源ＶＤＤに接続されており、第１浮遊拡散領域ＦＤ１５ａに保持されている電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタＴ１６は、ソース電極が選択トランジスタＴ１７を介して垂直信号線ＶＳＬに接続されることにより、当該垂直信号線ＶＳＬの一端に接続される定電流源ＣＳ１８とソースフォロワ回路を構成する。
　選択トランジスタＴ１７は、増幅トランジスタＴ１６のソース電極と垂直信号線ＶＳＬとの間に接続されている。選択トランジスタＴ１７のゲート電極には、駆動信号ＳＥＬが印加される。駆動信号ＳＥＬがアクティブ状態になると、選択トランジスタＴ１７が導通状態になり、図３の画素ＰＸが選択状態となる。これにより、増幅トランジスタＴ１６から出力される画素信号が、選択トランジスタＴ１７を介して、垂直信号線ＶＳＬに出力される。
　なお、以下、各駆動信号がアクティブ状態になることを、各駆動信号がオンするともいい、各駆動信号が非アクティブ状態になることを、各駆動信号がオフするともいう。また、以下、各ゲート部又は各トランジスタが導通状態になることを、各ゲート部又は各トランジスタがオンするともいい、各ゲート部又は各トランジスタが非導通状態になることを、各ゲート部又は各トランジスタがオフするともいう。
（図３の画素ＰＸの露光開始時の動作例）
　まず、図４のタイミングチャートを参照して、図３の画素ＰＸの露光開始時の動作例について説明する。この処理は、例えば、画素アレイ部１０１の画素行毎、又は、複数の画素行毎に、所定の走査順で行われる。なお、図４には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＲＳＴ、ＦＤＧ、ＴＧＬ、ＴＧＳ、ＦＣＧのタイミングチャートが示されている。
　まず、時刻ｔ１において、水平同期信号ＸＨＳが入力され、図３の画素ＰＸの露光処理が開始する。
　次に、時刻ｔ２において、駆動信号ＲＳＴ、ＦＤＧがオンし、リセットトランジスタＴ１３、変換効率切替トランジスタＴ１２ｃがオンする。これにより、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂのポテンシャルが結合され、結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、時刻ｔ３において、駆動信号ＴＧＬがオンし、第１転送ゲート部Ｔ１２ａがオンする。これにより、第１光電変換部ＰＤ１１ａに蓄積されている電荷が、第１転送ゲート部Ｔ１２ａを介して、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂのポテンシャルが結合した領域に転送され、第１光電変換部ＰＤ１１ａがリセットされる。
　次に、時刻ｔ４において、駆動信号ＴＧＬがオフし、第１転送ゲート部Ｔ１２ａがオフする。これにより、第１光電変換部ＰＤ１１ａへの電荷の蓄積が開始され、露光期間が開始する。
　次に、時刻ｔ５において、駆動信号ＴＧＳ、ＦＣＧがオンし、第４転送ゲート部Ｔ１２ｄ、第２転送ゲート部Ｔ１２ｂがオンする。これにより、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び、第２浮遊拡散領域ＦＤ１５ｂのポテンシャルが結合する。また、第２光電変換部ＰＤ１１ｂに蓄積されている電荷が、第４転送ゲート部Ｔ１２ｄを介して結合した領域に転送され、第２光電変換部ＰＤ１１ｂ及び電荷蓄積部Ｃ１４がリセットされる。
　次に、時刻ｔ６において、駆動信号ＴＧＳがオフし、第４転送ゲート部Ｔ１２ｄがオフする。これにより、第２光電変換部ＰＤ１１ｂへの電荷の蓄積が開始される。
　次に、時刻ｔ７において、駆動信号ＦＣＧがオフし、第２転送ゲート部Ｔ１２ｂがオフする。これにより、電荷蓄積部Ｃ１４が、第２光電変換部ＰＤ１１ｂから溢れ、第４転送ゲート部Ｔ１２ｄのオーバーフローパスを介して転送されてくる電荷の蓄積を開始する。
　次に、時刻ｔ８において、駆動信号ＲＳＴ、ＦＤＧがオフし、リセットトランジスタＴ１３、変換効率切替トランジスタＴ１２ｃがオフする。
　そして、時刻ｔ９において、水平同期信号ＸＨＳが入力される。
（図３の画素ＰＸの読み出し時の動作例）
　次に、図５のタイミングチャートを参照して、図３の画素ＰＸの画素信号の読み出し時の動作例について説明する。この処理は、例えば、画素アレイ部１０１の画素行毎、又は、複数の画素行毎に、図４の処理が行われてから所定の時間後に所定の走査順で行われる。なお、図５には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＲＳＴ、ＦＤＧ、ＴＧＬ、ＴＧＳ、ＦＣＧのタイミングチャートが示されている。
　まず、時刻ｔ２１において、水平同期信号ＸＨＳが入力され、図３の画素ＰＸの読み出し期間が開始する。
　次に、時刻ｔ２２において、駆動信号ＳＥＬ、ＲＳＴ、ＦＤＧがオンし、選択トランジスタＴ１７、リセットトランジスタＴ１３、変換効率切替トランジスタＴ１２ｃがオンする。これにより、図３の画素ＰＸが選択状態になる。また、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂのポテンシャルが結合され、結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、時刻ｔ２３において、駆動信号ＲＳＴがオフし、リセットトランジスタＴ１３がオフする。
　次に、時刻ｔ２３と時刻ｔ２４の間の時刻ｔａにおいて、結合された第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂの電位に基づく信号ＮＨ２が、増幅トランジスタＴ１６及び選択トランジスタＴ１７を介して垂直信号線ＶＳＬに出力される。信号ＮＨ２は、図３の第１光電変換部ＰＤ１１ａ、浮遊拡散領域ＦＤ１５ａおよびＦＤ１５ｂのリセット状態を、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂの結合領域を用いて検出した信号となる。
　なお、以下、信号ＮＨ２のことを、高感度リセット信号ＮＨ２とも称する。
　次に、時刻ｔ２４において、駆動信号ＦＤＧがオフし、変換効率切替トランジスタＴ１２ｃがオフする。これにより、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂのポテンシャルの結合が解消される。
　次に、時刻ｔ２４と時刻ｔ２５の間の時刻ｔｂにおいて、第１浮遊拡散領域ＦＤ１５ａの電位に基づく信号ＮＨ１が、増幅トランジスタＴ１６及び選択トランジスタＴ１７を介して垂直信号線ＶＳＬに出力される。信号ＮＨ１は、図３の第１光電変換部ＰＤ１１ａおよび第１浮遊拡散領域ＦＤ１５ａのリセット状態を、第１浮遊拡散領域ＦＤ１５ａを用いて検出した信号となる。
　なお、以下、信号ＮＨ１のことを、高感度リセット信号ＮＨ１とも称する。
　次に、時刻ｔ２５において、駆動信号ＴＧＬがオンし、第１転送ゲート部Ｔ１２ａがオンする。これにより、露光期間中に第１光電変換部ＰＤ１１ａで生成され、蓄積された電荷が、第１転送ゲート部Ｔ１２ａを介して第１浮遊拡散領域ＦＤ１５ａに転送される。
　この時刻ｔ２５において、画素信号の読み出しが開始され、露光期間が終了する。
　次に、時刻ｔ２６において、駆動信号ＴＧＬがオフし、第１転送ゲート部Ｔ１２ａがオフする。これにより、第１光電変換部ＰＤ１１ａから第１浮遊拡散領域ＦＤ１５ａへの電荷の転送が停止する。
　次に、時刻ｔ２６と時刻ｔ２７の間の時刻ｔｃにおいて、第１浮遊拡散領域ＦＤ１５ａの電位に基づく信号ＳＨ１が、増幅トランジスタＴ１６及び選択トランジスタＴ１７を介して垂直信号線ＶＳＬに出力される。信号ＳＨ１は、露光期間中に第１光電変換部ＰＤ１１ａで生成された電荷を第１浮遊拡散領域ＦＤ１５ａに蓄積し、そのときの第１浮遊拡散領域ＦＤ１５ａの電位に基づく信号である。
　なお、以下、信号ＳＨ１のことを、高感度データ信号ＳＨ１とも称する。
　次に、時刻ｔ２７において、駆動信号ＦＤＧ、ＴＧＬがオンし、変換効率切替トランジスタＴ１２ｃ、第１転送ゲート部Ｔ１２ａがオンする。これにより、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂのポテンシャルが結合し、時刻ｔ２５から時刻ｔ２６の間に転送しきれずに第１光電変換部ＰＤ１１ａに残っている電荷が、第１転送ゲート部Ｔ１２ａを介して、結合した領域に転送される。なお、高感度データ信号ＳＨ１の読み出し時には、取り扱う電荷量に対して電荷電圧変換する容量が小さいため、第１光電変換部ＰＤ１１ａに電荷が残っていても問題にはならない。第１光電変換部ＰＤ１１ａに残った電荷は、高感度データ信号ＳＨ２の読み出し時に電荷転送できればよく、第１光電変換部ＰＤ１１ａの電荷を毀損することはない。
　次に、時刻ｔ２８において、駆動信号ＴＧＬがオフし、第１転送ゲート部Ｔ１２ａがオフする。これにより、第１光電変換部ＰＤ１１ａから第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂのポテンシャルが結合した領域への電荷の転送が停止する。
　次に、時刻ｔ２８と時刻ｔ２９の間の時刻ｔｄにおいて、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂのポテンシャルを結合した領域の電位に基づく信号ＳＨ２が、増幅トランジスタＴ１６及び選択トランジスタＴ１７を介して垂直信号線ＶＳＬに出力される。信号ＳＨ２は、露光期間中に第１光電変換部ＰＤ１１ａで生成された電荷を第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂの結合領域に蓄積し、そのときの第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂの結合領域の電位に基づく信号である。従って、信号ＳＨ２の読み出し時に電荷電圧変換する容量は、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂを合わせた容量となり、時刻ｔｃにおける高感度データ信号ＳＨ１の読み出し時より大きくなる。
　なお、以下、信号ＳＨ２のことを、高感度データ信号ＳＨ２とも称する。
　次に、時刻ｔ２９において、駆動信号ＲＳＴがオンし、リセットトランジスタＴ１３がオンする。これにより、第１浮遊拡散領域ＦＤ１５ａと第２浮遊拡散領域ＦＤ１５ｂのポテンシャルを結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　次に、時刻ｔ３０において、駆動信号ＳＥＬがオフし、選択トランジスタＴ１７がオフする。これにより、図３の画素ＰＸが非選択状態になる。
　次に、時刻ｔ３１において、駆動信号ＲＳＴがオフし、リセットトランジスタＴ１３がオフする。
　次に、時刻ｔ３２において、駆動信号ＳＥＬ、ＴＧＳ、ＦＣＧがオンし、選択トランジスタＴ１７、第４転送ゲート部Ｔ１２ｄ、第２転送ゲート部Ｔ１２ｂがオンする。これにより、図３の画素ＰＸが選択状態になる。また、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び、第２浮遊拡散領域ＦＤ１５ｂのポテンシャルが結合するとともに、第２光電変換部ＰＤ１１ｂに蓄積されている電荷が、結合した領域に転送される。これにより、露光期間中に第２光電変換部ＰＤ１１ｂ及び電荷蓄積部Ｃ１４に蓄積された電荷が、結合した領域に蓄積される。
　次に、時刻ｔ３３において、駆動信号ＴＧＳがオフし、第４転送ゲート部Ｔ１２ｄがオフする。これにより、第２光電変換部ＰＤ１１ｂからの電荷の転送が停止する。
　次に、時刻ｔ３３と時刻ｔ３４の間の時刻ｔｅにおいて、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び、第２浮遊拡散領域ＦＤ１５ｂの結合領域の電位に基づく信号ＳＬが、増幅トランジスタＴ１６及び選択トランジスタＴ１７を介して垂直信号線ＶＳＬに出力される。信号ＳＬは、第２光電変換部ＰＤ１１ｂで生成され第２光電変換部ＰＤ１１ｂ及び電荷蓄積部Ｃ１４に蓄積された電荷を、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び、第２浮遊拡散領域ＦＤ１５ｂの結合領域に蓄積したときの該結合領域の電位に基づく信号である。従って、信号ＳＬの読み出し時に電荷電圧変換する容量は、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び、第２浮遊拡散領域ＦＤ１５ｂを合わせた容量となる。この容量は、時刻ｔｃにおける高感度データ信号ＳＨ１の読み出し時、及び、時刻ｔｄにおける高感度データ信号ＳＨ２の読み出し時より大きくなる。
　なお、以下、信号ＳＬのことを、低感度データ信号ＳＬとも称する。
　次に、時刻ｔ３４において、駆動信号ＲＳＴがオンし、リセットトランジスタＴ１３がオンする。これにより、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び、第２浮遊拡散領域ＦＤ１５ｂの結合領域がリセットされる。
　次に、時刻ｔ３５において、駆動信号ＳＥＬ、ＦＣＧがオフし、選択トランジスタＴ１７、第２転送ゲート部Ｔ１２ｂがオフする。これにより、図３の画素ＰＸが非選択状態になる。また、電荷蓄積部Ｃ１４のポテンシャルが、第１浮遊拡散領域ＦＤ１５ａ及び第２浮遊拡散領域ＦＤ１５ｂのポテンシャルから切り離される。
　次に、時刻ｔ３６において、駆動信号ＲＳＴがオフし、リセットトランジスタＴ１３がオフする。
　次に、時刻ｔ３７において、駆動信号ＳＥＬ、ＦＣＧがオンし、選択トランジスタＴ１７、第２転送ゲート部Ｔ１２ｂがオンする。これにより、図３の画素ＰＸが選択状態になる。また、電荷蓄積部Ｃ１４のポテンシャルが、第１浮遊拡散領域ＦＤ１５ａ及び第２浮遊拡散領域ＦＤ１５ｂのポテンシャルと結合する。
　次に、時刻ｔ３７と時刻ｔ３８の間の時刻ｔｆにおいて、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び、第２浮遊拡散領域ＦＤ１５ｂの結合領域の電位に基づく信号ＮＬが、増幅トランジスタＴ１６及び選択トランジスタＴ１７を介して垂直信号線ＶＳＬに出力される。この信号ＮＬは、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び、第２浮遊拡散領域ＦＤ１５ｂの結合領域のリセット状態の電位に基づく信号となる。
　なお、以下、信号ＮＬのことを、低感度リセット信号ＮＬとも称する。
　次に、時刻ｔ３８において、駆動信号ＳＥＬ、ＦＤＧ、ＦＣＧがオフし、選択トランジスタＴ１７、変換効率切替トランジスタＴ１２ｃ、第２転送ゲート部Ｔ１２ｂがオフする。これにより、図３の画素ＰＸが非選択状態になる。また、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、及び、第２浮遊拡散領域ＦＤ１５ｂのポテンシャルの結合が解消される。
　次に、時刻ｔ３９において、水平同期信号ＸＨＳが入力され、図３の画素ＰＸの画素信号の読み出し期間が終了する。
　ＡＤＣ群１０５は、図３に示すハイダイナミックレンジの画素ＰＸからの画素信号をＡＤ変換する。この場合、ＡＤＣ群１０５は、１つの画素信号を読み出す際に、高感度リセット信号ＮＨ２、高感度リセット信号ＮＨ１、ＮＬ、高感度データ信号ＳＨ１、ＳＨ２、低感度データ信号ＳＬおよび低感度リセット信号ＮＬを順番にＡＤ変換する。これらのＡＤ変換は、１水平ライン期間内に行わなければならないため、フレームレートを高速化する妨げになりうる。また、画素信号を伝送する垂直信号線の電位が頻繁に変化するため、消費電力が増大する要因になりうる。
　そこで、以下に説明する第１の実施形態及び第２の実施形態による撮像装置１００は、感度及び変換効率を複数通りに切り替えても、フレームレートの高速化の妨げにならず、かつ消費電力も増大しないことを特徴とする。
　（撮像装置１００の主要部の構成）
　図６は第１の実施形態による撮像装置１００の主要部の回路図である。図６には、１つの画素のみが図示されているが、実際には、行方向及び列方向に複数の画素が配置されて図１の画素アレイ部を構成している。
　図６に示すように、列（カラム）方向に配置される画素列ごとに、ＶＳＬセレクタ（画素信号選択器）１１と、ＶＳＬブースト回路１２と、ＡＤＣ１０５ａとが配置されている。ＡＤＣ１０５ａは、コンパレータ１２１と、カウンタ１２２と、ラッチ１３と、複数の信号セレクタ（第１～第４信号セレクタ）１４～１７とを有する。ラッチ１３は、後述するように、図１のラッチ回路１２３とは別個に設けられる。
　各画素ＰＸは、第１光電変換部ＰＤ１１ａ、第２光電変換部ＰＤ１１ｂ、第１～第４転送ゲート部Ｔ１２ａ～Ｔ１２ｄ、リセットトランジスタＴ１３ａ、Ｔ１３ｂ、電荷蓄積部Ｃ１４、第１浮遊拡散領域ＦＤ１５ａ、第２浮遊拡散領域ＦＤ１５ｂ、増幅トランジスタＴ１６ａ、Ｔ１６ｂ、及び、選択トランジスタＴ１７ａ、Ｔ１７ｂを有する。
　図６の画素ＰＸは、図３の画素ＰＸと比べて、２本の垂直信号線ＶＳＬ＿Ａ、ＶＳＬ＿Ｂと、２つのリセットトランジスタＴ１３ａ、Ｔ１３ｂと、２つの増幅トランジスタＴ１６ａ、Ｔ１６ｂと、２つの選択トランジスタＴ１７ａ、Ｔ１７ｂとを有する点で異なる。
　２本の垂直信号線ＶＳＬ＿Ａ、ＶＳＬ＿Ｂのうち一方ＶＳＬ＿Ｂは、受光面積の大きい第１光電変換部ＰＤ１１ａで光電変換された電荷に応じた第１画素信号を伝送し、他方ＶＳＬ＿Ａは、受光面積の小さい第２光電変換部ＰＤ１１ｂで光電変換された電荷に応じた第２画素信号を伝送する。
　増幅トランジスタＴ１６ａのゲートは第１浮遊拡散領域ＦＤ１５ａに接続され、増幅トランジスタＴ１６ａのソースは選択トランジスタＴ１７ａのドレインに接続され、選択トランジスタＴ１７ａのソースは垂直信号線ＶＳＬ＿Ｂに接続されている。
　増幅トランジスタＴ１６ｂのゲートは第２浮遊拡散領域ＦＤ１５ｂに接続され、増幅トランジスタＴ１６ｂのソースは選択トランジスタＴ１７ｂのドレインに接続され、選択トランジスタＴ１７ｂのソースは垂直信号線ＶＳＬ＿Ａに接続されている。
　ＶＳＬセレクタ１１は、２本の垂直信号線ＶＳＬ＿Ｂ、ＶＳＬ＿Ａ上の第１画素信号及び第２画素信号のいずれか一方を選択して垂直信号線ＶＳＬに出力する。ＶＳＬセレクタ１１は、ＡＤＣ１０５ａ内のコンパレータ１２１の出力信号を保持するラッチ１３の出力信号に基づいて、第１画素信号又は第２画素信号を選択する。
　ＶＳＬセレクタ１１は、例えば、ラッチ１３の出力信号がハイレベルのときは、垂直信号線ＶＳＬ＿Ｂ上の第１画素信号を選択し、ラッチ１３の出力信号がローレベルのときは、垂直信号線ＶＳＬ＿Ａ上の第２画素信号を選択する。ラッチ１３の出力信号がハイレベルになるのは、後述するように、撮像開始時の照度が基準レベル未満の場合であり、ラッチ１３の出力信号がローレベルになるのは、撮像開始時の照度が基準レベル以上の場合である。本実施形態は、照度が基準レベル以上の場合は、低感度での複数回のＡＤ変換を行い、照度が基準レベル未満の場合は、高感度で電荷－電圧変換効率を切替ながら複数回のＡＤ変換を行う。
　本明細書では、垂直信号線ＶＳＬ＿Ｂに第１画素信号を出力する増幅トランジスタＴ１６ａや選択トランジスタＴ１７ａ等を第１読出し回路と呼び、垂直信号線ＶＳＬ＿Ａに第２画素信号を出力する増幅トランジスタＴ１６ｂや選択トランジスタＴ１７ｂ等を第２読出し回路と呼ぶ。
　ＶＳＬセレクタ１１で選択された画素信号は、垂直信号線ＶＳＬを介してＡＤＣ１０５ａに入力される。また、垂直信号線ＶＳＬにはＶＳＬブースト回路１２が接続されている。ＶＳＬブースト回路１２は、垂直信号線ＶＳＬの電位を迅速に安定化させるために設けられている。
　ＶＳＬブースト回路１２は、ｎ型トランジスタＴｎ６～Ｔｎ８と、キャパシタＣ３１０と、定電流源ＣＳ３１０とを備えている。トランジスタＴｎ８のゲートは、垂直信号線ＶＳＬに接続されている。トランジスタＴｎ８のドレインは、電源ＶＤＤに接続され、そのソースは定電流源ＣＳ３１０に接続されている。これにより、トランジスタＴｎ８と定電流源ＣＳ３１０はソースフォロワとして機能し、そのゲインは「１」よりも小さい。
　キャパシタＣ３１０の一端は、トランジスタＴｎ６を介してトランジスタＴｎ８のゲートに接続されている。キャパシタＣ３１０の他端は、トランジスタＴｎ８のソースに接続されている。これにより、トランジスタＴｎ６のソースには垂直信号線ＶＳＬの画素信号をトランジスタＴｎ６のゲインで割った同極性信号が見えることになり、トランジスタＴｎ８のソース側には垂直信号線ＶＳＬの画素信号の変動分にソースフォロワのゲインを掛けた信号が見えることになる。これにより、キャパシタＣ３１０の両端にはトランジスタＴｎ６のソース側に対して相対的に大きな同極性ゲインがトランジスタＴｎ８のソース側に印加されているように見える。その結果、ＶＳＬブースト回路１２は、負性容量回路として動作する。
　トランジスタＴｎ７は、キャパシタＣ３１０の一端とグランドＧＮＤとの間に接続されている。トランジスタＴｎ６は、キャパシタＣ３１０の一端と垂直信号線ＶＳＬとの間に接続されている。トランジスタＴｎ７は、垂直信号線ＶＳＬの定電流源として機能する。
　垂直信号線ＶＳＬには、寄生容量が発生する。垂直信号線ＶＳＬの寄生容量に＋Ｖｓの電圧が印加されるものとする。この場合、負性容量回路３１０において、ソースフォロワとして機能するトランジスタＴｎ８と定電流源ＣＳ３１０のゲインを「０．９」として、トランジスタＴｎ６のソースからドレインへのゲインを「１０」すると、キャパシタＣ３１０の垂直信号線ＶＳＬ側の端子には０．１×Ｖｓが印加され、その逆側の端子には０．９×Ｖｓが印加される。このため、垂直信号線ＶＳＬと逆側の電位（０．９×Ｖｓ）を基準とすると、キャパシタＣ３１０には、－０．８×Ｖｓの電圧が印加される。これにより、垂直信号線ＶＳＬの寄生容量に＋Ｖｓが印加され、キャパシタＣ３１０に－０．８×Ｖｓが印加されるため、垂直信号線ＶＳＬの配線容量は、負性容量回路３１０が無い場合と比較して低下する。
　ＶＳＬブースト回路１２を設けることで、垂直信号線ＶＳＬの電位を迅速に安定化させることができ、セトリング時間を短縮できる。
　なお、本開示では、ソースフォロワとして機能するトランジスタＴｎ８と定電流源Ｃｓ３１０を用いているが、垂直信号線１１０の寄生容量の影響を十分に低減できれば、非反転増幅できるその他の構成を用いても良い。
　ＡＤＣ１０５ａ内のコンパレータ１２１は、第１差動トランジスタ対１８と、第２差動トランジスタ対１９と、第１～第８スイッチＳｗ１１～Ｓｗ１８と、第１～第４キャパシタＣ１１～Ｃ１４と、カレントミラー回路２０と、電流源２１と、キャパシタＣ１５と、出力回路２２とを有する。
　第１差動トランジスタ対１８と１９は、照度が基準レベル未満と判定された場合に交互に、ＶＳＬセレクタ１１で選択された画素信号と参照信号とを比較する。参照信号は、例えば、電圧レベルが時間に応じて連続的に変化するランプ波信号であり、図１のＤＡＣ１０４で生成される。ＶＳＬセレクタ１１で選択された画素信号と参照信号は、第１差動トランジスタ対１８と１９のいずれか一方に交互に入力されて比較動作が行われる。
　第２差動トランジスタ対１９は、撮像開始時と、撮像開始時の照度が基準レベル以上と判定された場合とに、ＶＳＬセレクタ１１で選択された画素信号と参照信号とを比較する。
　このように、第１差動トランジスタ対１８と１９は、照度が基準レベル未満と判定された場合に交互に、ＶＳＬセレクタ１１で選択された画素信号と参照信号との比較動作を行う。
　第１差動トランジスタ対１８は、第１トランジスタＴ２１及び第２トランジスタＴ２２を有する。第２差動トランジスタ対１９は、第３トランジスタＴ２３及び第４トランジスタＴ２４を有する。第１～第４トランジスタＴ２１～Ｔ２４は、ＮＭＯＳトランジスタである。
　第１トランジスタＴ２１のゲートと垂直信号線ＶＳＬとの間には、第１スイッチＳｗ１１と第１キャパシタＣ１１が直列に接続されている。第２トランジスタＴ２２のゲートと参照信号の入力ノードとの間には、第２スイッチＳｗ１２と第２キャパシタＣ１２が直列に接続されている。参照信号の入力ノードは、図１のＤＡＣ１０４の出力ノードと等価である。
　第３トランジスタＴ２３のゲートと垂直信号線ＶＳＬとの間には、第３スイッチＳｗ１３と第３キャパシタＣ１３が直列に接続されている。第４トランジスタＴ２４のゲートと参照信号の入力ノードとの間には、第４スイッチＳｗ１４と第４キャパシタＣ１４が直列に接続されている。
　第１トランジスタＴ２１のゲートとドレインとの間には、第１トランジスタＴ２１のゲートとドレインを短絡するか否かを切り替える第５スイッチＳｗ１５が接続されている。第２トランジスタＴ２２のゲートとドレインとの間には、第２トランジスタＴ２２のゲートとドレインを短絡するか否かを切り替える第６スイッチＳｗ１６が接続されている。
　第３トランジスタＴ２３のゲートとドレインとの間には、第３トランジスタＴ２３のゲートとドレインを短絡するか否かを切り替える第７スイッチＳｗ１７が接続されている。第４トランジスタＴ２４のゲートとドレインとの間には、第４トランジスタＴ２４のゲートとドレインを短絡するか否かを切り替える第８スイッチＳｗ１８が接続されている。
　第１～第４信号セレクタ１４～１７に入力される信号ｓｅｌ１＿Ａ、ｓｅｌ１＿Ｂ、ｓｅｌ２＿Ａ、ｓｅｌ２＿Ｂ、ＡＺ１＿Ａ、ＡＺ１＿Ｂ、ＡＺ２＿Ａ、ＡＺ２＿Ｂは、全カラム共通の信号である。
　第１信号セレクタ１４は、ラッチ１３の出力信号に基づいて、第１スイッチＳｗ１１と第２スイッチＳｗ１２のオン又はオフを切り替える信号ｓｅｌ１を生成する。第１信号セレクタ１４は、ラッチ１３の出力信号がローレベルのときは、信号ｓｅｌ１をｓｅｌ１＿Ａとする。ｓｅｌ１＿Ａは、ローレベル信号である。よって、ラッチ１３の出力信号がローレベルのときは、第１スイッチＳｗ１１と第２スイッチＳｗ１２はともにオフする。第１信号セレクタ１４は、ラッチ１３の出力信号がハイレベルのときは、信号ｓｅｌ１をｓｅｌ１＿Ｂとする。ｓｅｌ１＿Ｂは、ハイレベルとローレベルを交互に繰り返す信号である。よって、第１スイッチＳｗ１１と第２スイッチＳｗ１２はオンとオフを交互に繰り返す。
　第２信号セレクタ１５は、ラッチ１３の出力信号に基づいて、第３スイッチＳｗ１３と第４スイッチＳｗ１４のオン又はオフを切り替える信号ｓｅｌ２を生成する。第２信号セレクタ１５は、ラッチ１３の出力信号がローレベルのときは、信号ｓｅｌ２をｓｅｌ２＿Ａとする。ｓｅｌ２＿Ａは、ハイレベル信号である。よって、ラッチ１３の出力信号がローレベルのときは、第３スイッチＳｗ１３と第４スイッチＳｗ１４はともにオンし、第３キャパシタＣ１３の一端は垂直信号線ＶＳＬに接続され、第４キャパシタＣ１４の一端は参照信号の入力ノードに接続される。第２信号セレクタ１５は、ラッチ１３の出力信号がハイレベルのときは、信号ｓｅｌ２をｓｅｌ２＿Ｂとする。ｓｅｌ２＿Ｂは、ハイレベルとローレベルを交互に繰り返す信号である。よって、第３スイッチＳｗ１３ト第４スイッチＳｗ１４はオンとオフを交互に繰り返す。
　第３信号セレクタ１６は、ラッチ１３の出力信号に基づいて、第５スイッチＳｗ１５と第６スイッチＳｗ１６のオン又はオフを切り替える信号ＡＺ１を生成する。第３信号セレクタ１６は、ラッチ１３の出力信号がローレベルのときは、信号ＡＺ１をＡＺ１＿Ａとする。ＡＺ１＿Ａはローレベル信号である。よって、ラッチ１３の出力信号がローレベルのときは、第５スイッチＳｗ１５と第６スイッチＳｗ１６はともにオフする。第３信号セレクタ１６は、ラッチ１３の出力信号がハイレベルのときは、信号ＡＺ１をＡＺ１＿Ｂとする。ＡＺ１＿Ｂは、１水平ライン期間内に１回パルス信号を出力する。ＡＺ１＿Ｂがパルス信号を出力している間は、第５スイッチＳｗ１５と第６スイッチＳｗ１６はオンする。
　第４信号セレクタ１７は、ラッチ１３の出力信号に基づいて、第７スイッチＳｗ１７と第８スイッチＳｗ１８のオン又はオフを切り替える信号ＡＺ２を生成する。第４信号セレクタ１７は、ラッチ１３の出力信号がローレベルのときは、信号ＡＺ２をＡＺ２＿Ａとする。ＡＺ２＿Ａは１水平ライン期間に２回パルス信号を出力する。ＡＺ２＿Ａがパルス信号を出力している間は、第７スイッチＳｗ１７と第８スイッチＳｗ１８はオンする。第４信号セレクタ１７は、ラッチ１３の出力信号がハイレベルのときは、信号ＡＺ２をＡＺ２＿Ｂとする。ＡＺ２＿Ｂは１水平ライン期間内に２回パルス信号を出力する。ＡＺ２＿Ｂがパルス信号を出力している間は、第７スイッチＳｗ１７と第８スイッチＳｗ１８はオンする。
　コンパレータ１２１内の出力回路２２は、第７～第１０トランジスタＴ２７～Ｔ３０と、スイッチＳｗ１９と、キャパシタＣ１６とを有する。第７トランジスタＴ２７と第９トランジスタＴ２９はＰＭＯＳトランジスタ、第８トランジスタＴ２８と第１０トランジスタＴ３０はＮＭＯＳトランジスタである。
　第７トランジスタＴ２７と第８トランジスタＴ２８は、電源ノードと接地ノードの間にカスコード接続されている。第７トランジスタＴ２７のゲートは、第１及び第３トランジスタＴ２１、Ｔ２３のドレインに接続されている。第７トランジスタＴ２７のゲートと電源ノードの間にはキャパシタＣ１５が接続されている。第８トランジスタＴ２８のドレインとゲートの間にはスイッチＳｗ１９が接続されている。第８トランジスタＴ２８のゲートと接地ノードの間にはキャパシタＣ１６が接続されている。
　第９トランジスタＴ２９と第１０トランジスタＴ３０は、インバータを構成しており、第７トランジスタＴ２７と第８トランジスタＴ２８の接続ノードの論理を反転して出力する。このインバータの出力信号は、カウンタ１２２に入力されるとともに、ラッチ１３に入力される。ラッチ１３は、インバータの出力信号を所定のタイミングで保持する。
　図６の撮像装置１００は、撮像開始時に第１光電変換部ＰＤ１１ｂを用いて照度を計測し、計測された照度が例えば基準レベル以上であれば、低感度での複数回のＡＤ変換を行い、計測された照度が基準レベル未満であれば、高感度で電荷－電圧変換効率を切替ながら複数回のＡＤ変換を行う。基準レベルとは、例えば照度の可変範囲の中央付近の照度でもよいし、それ以外の照度でもよい。
　本実施形態では、撮像開始時の照度の計測に、受光面積が小さい第１光電変換部ＰＤ１１ａを用いる。図７は第１光電変換部ＰＤ１１ａと第２光電変換部ＰＤ１１ｂの電荷排出期間と露光開始タイミングを示す図である。受光面積の大きい第１光電変換部ＰＤ１１ａからの電荷を蓄積する第１浮遊拡散領域ＦＤ１５ａは、駆動信号ＴＧＬがハイの期間（時刻ｔ１～ｔ２）に電荷を排出し、その後、露光が開始される。一方、受光面積の小さい第２光電変換部ＰＤ１１ｂからの電荷を蓄積する第２浮遊拡散領域ＦＤ１５ｂは、駆動信号ＴＧＳがハイの期間（時刻ｔ３～ｔ４）に電荷を排出し、その後、露光が開始される。第２光電変換部ＰＤ１１ｂよりも先に第１光電変換部ＰＤ１１ａが露光を開始するが、第１光電変換部ＰＤ１１ａは光電変換された電荷が飽和しやすいため、照度を正確に計測できないおそれがある。
　図８は照度と垂直信号線の電位レベルとの関係を示す図である。図８には、高感度かつ高変換効率（以下、ＳＰ１Ｈと呼ぶこともある）と、高感度かつ低変換効率（以下、ＳＰ１Ｌと呼ぶこともある）と、低感度かつ容量なし（以下、ＳＰ２Ｈと呼ぶ）と、低感度かつ容量あり（以下、ＳＰ２Ｌと呼ぶ）とで光電変換及びＡＤ変換を行った場合を示している。図示のように、受光面積の大きい第１光電変換部ＰＤ１１ａを用いたＳＰ１ＨとＳＰ１Ｌは、照度がそれほど高くなくても、垂直信号線の電位が飽和してしまう。一方、受光面積が小さい第２光電変換部ＰＤ１１ｂを用いたＳＰ２ＨとＳＰ２Ｌは、照度が高くても、垂直信号線の電位は飽和しない。
　図８からわかるように、受光面積の小さい第２光電変換部ＰＤ１１ｂを用いた方が、電位が飽和するおそれがなく、精度よく照度の判定ができる。そこで、本実施形態では、各画素ＰＸの撮像を開始する前に、第２光電変換部ＰＤ１１ｂを用いて照度が基準レベル以上か否かを判定する。照度が基準レベル以上であれば、第２光電変換部ＰＤ１１ｂを継続して用いて、低感度で複数回のＡＤ変換を行い、照度が基準レベル未満であれば、第１光電変換部ＰＤ１１ａを用いて、高感度で変換効率を切替ながら、複数回のＡＤ変換を行う。
　図９は第１の実施形態による撮像装置１００のタイミング図である。上述したように、撮像開始時に、第２光電変換部ＰＤ１１ｂを用いて照度を計測し、照度が基準レベル以上の場合（以下、高照度と呼ぶ）の場合には、１水平ライン期間内にＳＰ２Ｈ（データ取得期間）、ＳＰ２Ｌ（データ取得期間）、ＳＰ２Ｌ（リセット期間）の順に複数回のＡＤ変換処理を行う。また、照度が基準レベル未満の場合（以下、低照度と呼ぶ）の場合には、１水平ライン期間内にＳＰ１Ｌ（リセット期間）、ＳＰ１Ｈ（リセット期間、データ取得期間）、ＳＰ１Ｌ（データ取得期間）の順に複数回のＡＤ変換処理を行う。図９の上半分は高照度と判定された場合のタイミング図、下半分は低照度と判定された場合のタイミング図を示している。なお、本明細書に添付する図面では、ＳＰ２Ｈ（データ取得期間）をＳＰ２Ｈ（Ｄ相）、ＳＰ２Ｌ（データ取得期間）をＳＰ２Ｌ（Ｄ相）、ＳＰ２Ｌ（リセット期間）をＳＰ２Ｌ（Ｐ相）、ＳＰ１Ｌ（リセット期間）をＳＰ１Ｌ（Ｐ相）、ＳＰ１Ｈ（リセット期間、データ取得期間）をＳＰ１Ｈ、ＳＰ１Ｌ（データ取得期間）をＳＰ１Ｌ（Ｄ相）と表記する。
　本明細書では、ＳＰ２Ｈ（リセット期間）を第１比較処理、ＳＰ２H（データ取得期間）を第２比較処理、ＳＰ２Ｌ（データ取得期間）を第３比較処理、ＳＰ２Ｌ（リセット期間）を第４比較処理、ＳＰ１Ｌ（リセット期間）を第５比較処理、ＳＰ１Ｈ（リセット期間）を第６比較処理、ＳＰ１Ｈ（データ取得期間）を第７比較処理、ＳＰ１Ｌ（データ取得期間）を第８比較処理と呼ぶ。
　まず、時刻ｔ１でリセットトランジスタＴ１３がオンし、第２浮遊拡散領域ＦＤ１５ｂの電荷が電源ノードに排出される。時刻ｔ２以降、第２光電変換部ＰＤ１２ｂは光電変換を開始するが、時刻ｔ５にならないと転送トランジスタＴ１２ｄがオンしないため、第２浮遊拡散領域ＦＤ１５ｂは時刻ｔ５まではリセット電位を保持する。また、撮像を開始する初期状態では、ＶＳＬセレクタ１１は、垂直信号線ＶＳＬ＿Ａ上の第２画素信号を選択するように設定されている。
　また、時刻ｔ１以降、第３スイッチＳｗ１３と第４スイッチＳｗ１４はオンする。時刻ｔ１～ｔ３の期間に、第７スイッチＳｗ１７と第８スイッチＳｗ１８がオンし、第３トランジスタＴ２３のゲートとドレインが短絡するとともに、第４トランジスタＴ２４のゲートとドレインが短絡して、第３キャパシタＣ１３と第４キャパシタＣ１４の蓄積電荷を放電するオートゼロ動作が行われる。
　時刻ｔ４で第２浮遊拡散領域ＦＤ１５ｂの電位に応じた第２画素信号が参照信号と交差する。これにより、コンパレータ１２１の出力信号がローレベルに遷移する。カウンタ１２２は、コンパレータ１２１の出力信号がローレベルに遷移するまでの時間をカウントする。カウンタ１２２のカウント値がＳＰ２Ｈのリセットレベルを表す。
　その後、時刻ｔ５で転送トランジスタＴ１２ｄがオンすると、第２光電変換部ＰＤ１１ｂで光電変換された電荷が転送トランジスタＴ１２ｄを介して第２浮遊拡散領域ＦＤ１５ｂに蓄積される。よって、垂直信号線ＶＳＬ＿Ａ上の第２画素信号の信号レベルは下がり始める。時刻ｔ５の時点では、ＶＳＬセレクタ１１は、第２画素信号を選択しており、第２画素信号はコンパレータ１２１に入力される。
　時刻ｔ６で、第２画素信号が参照信号と交差すると、コンパレータ１２１の出力信号がローレベルに遷移する。時刻ｔ６でコンパレータ１２１の出力信号がローレベルに遷移すると、ラッチ１３はコンパレータ１２１の出力信号を保持する。時刻ｔ６でコンパレータ１２１の出力がローレベルに遷移するのは、第２画素信号が参照信号未満になる場合であり、高照度であることを示している。
　このように、第２光電変換部ＰＤ１１ｂで光電変換された電荷に応じた第２画素信号が参照信号と交差するか否かにより、照度を判定することができる。第２画素信号が参照信号と交差すれば、高照度と判定し、交差しなければ、低照度と判定する。
　時刻ｔ６で、第２画素信号が参照信号と交差した場合、ラッチ１３の保持信号はローレベルになる。ラッチ１３の保持信号は、初期状態でもローレベルであるため、ＶＳＬセレクタ１１の選択対象は変化せず、かつ第１～第４信号セレクタ１４～１７の選択対象も変化しない。具体的には、ＶＳＬセレクタ１１は垂直信号線ＶＳＬ＿Ｂの選択を継続する。また、第１信号セレクタ１４は信号ｓｅｌ１としてｓｅｌ１＿Ａを選択し、第２信号セレクタ１５は信号ｓｅｌ２としてｓｅｌ２＿Ａを選択し、第３信号セレクタ１６は信号ｓｅｌ３としてＡＺ１＿Ａを選択し、第４信号セレクタ１７はｓｅｌ４としてＡＺ２＿Ａを選択する。
　時刻ｔ７～ｔ９では、ＳＰ２Ｈのデータ取得期間のＡＤ変換動作が行われる。時刻ｔ８で、第２画素信号が参照信号と交差すると、コンパレータ１２１の出力はローレベルに遷移する。そして、カウンタ１２２は、コンパレータ１２１の出力がローレベルに遷移するまでのカウント値がＳＰ２Ｈのデータ（画素信号）レベルを表す。
　時刻ｔ９で第４信号セレクタ１７の信号ＡＺ２がハイレベルになると、第７スイッチＳｗ１７と第８スイッチＳｗ１８がオンし、第３キャパシタＣ１３と第４キャパシタＣ１４の蓄積電荷が放電される。その後、時刻ｔ１１で第２画素信号が参照信号と交差すると、コンパレータ１２１の出力信号がローレベルに遷移し、カウンタ１２２がカウントするコンパレータ１２１の出力信号がローレベルに遷移するまでのカウント値はＳＰ２Ｌのデータ（画素信号）レベルを表す。
　その後、時刻ｔ１２でリセットトランジスタＴ１３のゲートに駆動信号ＲＳＴ２が入力されて、リセットトランジスタＴ１３がオンする。これにより、第２浮遊拡散領域ＦＤ１５ｂの蓄積電荷は電源ノードに排出される。その後、時刻ｔ１３で第２画素信号が参照信号と交差すると、コンパレータ１２１の出力信号がローレベルに遷移し、カウンタ１２２がカウントするコンパレータ１２１の出力信号がローレベルに遷移するまでのカウント値はＳＰ２Ｌのリセットレベルを表す。
　一方、照度が基準レベル未満と判断された場合は、図９の下半分のタイミング図に示す動作が行われる。図９の下半分のタイミング図中の時刻ｔ１～ｔ７までのタイミングは上半分のタイミング図と同じであり、第２光電変換部ＰＤ１１ｂを用いた照度判定が行われる。時刻ｔ８以降は、第１光電変換部ＰＤ１１ｂを用いた露光処理が行われる。
　時刻ｔ７においても、第２画素信号が参照信号と交差しない場合は、照度が基準レベル未満であると判定し、ＶＳＬセレクタ１１は垂直信号線ＶＳＬ＿Ｂを選択し、第２信号セレクタ１５は信号ｓｅｌ２としてｓｅｌ２＿Ｂを選択し、第３信号セレクタ１６は信号ｓｅｌ３としてＡＺ１＿Ｂを選択し、第４信号セレクタ１７はｓｅｌ４としてＡＺ２＿Ｂを選択する。
　時刻ｔ７以降は、第１浮遊拡散領域ＦＤ１５ａの電位に応じた第１画素信号がＶＳＬセレクタ１１で選択されて、コンパレータ１２１に入力される。時刻ｔ８で、第１画素信号が参照信号と交差すると、コンパレータ１２１の出力信号はローレベルに遷移し、カウンタ１２２がカウントするコンパレータ１２１の出力信号がローレベルに遷移するまでのカウント値はＳＰ１Ｌのリセットレベルを表す。
　時刻ｔ９で、信号ＦＤＧがローレベルに遷移し、時刻ｔ１２までは電荷－電圧変換効率が高くなる。時刻ｔ１１で転送トランジスタＴ１２ａがオンすると、第１光電変換部ＰＤ１１ａで光電変換された電荷が転送トランジスタＴ１２ａを介して第１浮遊拡散領域ＦＤ１５ａに蓄積され、それに応じて第１画素信号が低下し始める。時刻ｔ１２で第１画素信号が参照信号と交差すると、コンパレータ１２１の出力信号はローレベルに遷移し、カウンタ１２２がカウントするコンパレータ１２１の出力信号がローレベルに遷移するまでのカウント値はＳＰ１Ｈのデータ（画素信号）レベルを表す。
　その後、時刻ｔ１３で、信号ＦＤＧがハイレベルに遷移し、時刻ｔ１３以降は電荷－電圧変換効率が下げられる。また、時刻ｔ１３で転送トランジスタＴ１２ａがオンし、第１光電変換部ＰＤ１１ａで光電変換された電荷が転送トランジスタＴ１２ａを介して第１浮遊拡散領域ＦＤ１５ａに蓄積される。これにより、ＶＳＬセレクタ１１からコンパレータ１２１に入力される第１画素信号の信号レベルが変化する。時刻１４で、第１画素信号が参照信号と交差すると、コンパレータ１２１の出力信号がローレベルに遷移し、カウンタ１２２がカウントするコンパレータ１２１の出力信号がローレベルに遷移するまでのカウント値はＳＰ１Ｌのデータ（画素信号）レベルを表す。
　図６では、画素ＰＸ内の第１光電変換部ＰＤ１１ａに繋がる転送トランジスタＴ１２ａ、変換効率切替トランジスタＴ１２ｃ、リセットトランジスタＴ１３ａ、増幅トランジスタＴ１６ａ、選択トランジスタＴ１７ａ、及び垂直信号線ＶＳＬ＿Ｂからなる回路ブロックと、第２光電変換部ＰＤ１１ｂに繋がる転送トランジスタＴ１２ｄ、転送トランジスタＴ１２ｂ、リセットトランジスタＴ１３、増幅トランジスタＴ１６ｂ、選択トランジスタＴ１７ｂ、及び垂直信号線ＶＳＬ＿Ａからなる回路ブロックとを別個に設けており、これら回路ブロック間で信号の送受を行っていない。
　これに対して、図１０はリセットトランジスタＴ１３ａを２つの回路ブロックで共通化した一比較例による画素ＰＸの回路図である。
　図１１は図１０のタイミング図である。照度が基準レベル以上の場合、第２光電変換部ＰＤ１１ｂを用いたＡＤ変換処理が行われるが、図１１に示すように、低感度側の動作に無関係な信号ＦＤＧを時刻ｔ７でローレベルに下げる必要がある。また、照度が基準レベル未満の場合には、２つの回路ブロックで共通化したリセットトランジスタＴ１３ａを時刻ｔ７でオンする必要がある。さらに、照度が基準レベル未満の場合、本来は無関係な転送トランジスタＴ１２ｃを時刻ｔ７でオフにする必要がある。
　このように、画素ＰＸ内の２つの回路ブロックの一部の信号経路を共通化すると、照度判定結果を元に画素制御信号にフィードバックしなければならない。それを避けるためには、図６に示すように、画素ＰＸ内に独立した２つの回路ブロックを設けるのが望ましい。
　このように、第１の実施形態による撮像装置１００では、受光面積の小さい第２光電変換部ＰＤ１１ｂで照度が基準レベル以上か否かを判定し、照度が基準レベル以上と判定された場合は、低感度の複数回のＡＤ変換（ＳＰ２Ｈのデータ（画素信号）レベル、ＳＰ２Ｌのデータ（画素信号）レベル、ＳＰ２ＬのリセットレベルのＡＤ変換）を順に行い、照度が基準レベル未満と判定された場合は、高感度かつ電荷－電圧変換効率を切替ながら複数回のＡＤ変換（ＳＰ１Ｌのリセットレベル、ＳＰ１Ｈ、ＳＰ１Ｌのデータ（画素信号）レベルのＡＤ変換）を順に行う。本実施形態では、計測された照度に応じたＡＤ変換処理のみを行うため、フレームレートを高速化できるとともに、垂直信号線上の信号を頻繁に切り替えなくてよくなるため、消費電力を削減できる。
　また、第１の実施形態によるＡＤＣ１０５ａは、第１差動トランジスタ対１８と第２差動トランジスタ対１９を有するコンパレータ１２１を備えている。照度の判定結果に応じて、第１差動トランジスタ対１８と第２差動トランジスタ対１９を切り替えて比較動作に使用するため、時間のロスなく、２種類の比較動作を迅速に切り替えることができる。
　（第２の実施形態）
　第２の実施形態は、ＡＤＣ１０５ａの前段にサンプルホールド回路を設けて、感度や変換効率の異なる複数の画素信号を並行して保持するとともに、照度の判定結果に応じて、サンプルホールド回路で保持する画素信号を切り替えるものである。
　図１２は第２の実施形態による撮像装置１００の主要部の構成を示す回路図である。図１２の撮像装置１００は、ＶＳＬセレクタ１１から出力される垂直信号線ＶＳＬとＡＤＣ１０５ａの間にサンプルホールド回路（ＳＨ）１２５を備えている。垂直信号線ＶＳＬにはＶＳＬブースト回路１２が接続されている。ＶＳＬブースト回路１２の内部構成は、図６のＶＳＬブースト回路１２と同様であるため、詳細な説明を割愛する。
　サンプルホールド回路１２５は、第１保持回路ＳＨＣ１と、第２保持回路ＳＨＣ２と、バイパス信号線ＢＰと、マルチプレクサ（サンプルホールド選択器）ＭＵＸとを有する。ＶＳＬセレクタ１１から出力される垂直信号線ＶＳＬは、第１保持回路ＳＨＣ１と第２保持回路ＳＨＣ２の入力ノードに接続されるとともに、バイパス信号線ＢＰに直接接続されている。
（第１保持回路ＳＨＣ１の構成および機能）
　第１保持回路ＳＨＣ１は、ＶＳＬセレクタ１１で選択された画素信号をサンプリングし、保持するように構成されている。第１保持回路ＳＨＣ１は、キャパシタＣｐ１と、トランジスタＴｒ１と、スイッチＳｗ１～Ｓｗ３と、定電流源Ｃｓ１とを備えている。
　キャパシタＣｐ１の一端は、スイッチＳｗ１を介して垂直信号線ＶＳＬに接続され、画素信号を蓄積することができる。キャパシタＣｐ１の他端は、トランジスタＴｒ１のゲートに接続されている。
　トランジスタＴｒ１のゲートはキャパシタＣｐ１の他端に接続されている。トランジスタＴｒ１のドレインは定電流源Ｃｓ１およびマルチプレクサＭＵＸに接続され、そのソースはグランド（基準電圧源）ＧＮＤに接続されている。定電流源Ｃｓ１は、電源ＶＤＤとトランジスタＴｒ１のドレインの間に接続され、トランジスタＴｒ１のドレインに定電流を流す。トランジスタＴｒ１はゲートの電位に依存した電流をドレイン－ソース間に流す。これにより、トランジスタＴｒ１のドレインは、トランジスタＴｒ１のゲートの電位に応じた電位となる。トランジスタＴｒ１のドレインはマルチプレクサＭＵＸに接続され、トランジスタＴｒ１のドレイン電圧は、第１保持回路ＳＨＣ１の出力信号として出力される。
　スイッチＳｗ１は、キャパシタＣｐ１と垂直信号線ＶＳＬとの間に接続されている。スイッチＳｗ２は、トランジスタＴｒ１のドレインとキャパシタＣｐ１の一端との間に接続されている。スイッチＳｗ３は、トランジスタＴｒ１のドレインとキャパシタＣｐ１の他端との間に接続されている。
　第１保持回路ＳＨＣ１がＶＳＬセレクタ１１で選択された画素信号をキャパシタＣｐ１にサンプリングするときに、スイッチＳｗ１、Ｓｗ３がオン（導通状態）になる。このとき、スイッチＳｗ２はオフ（非導通状態）となっている。これにより、画素信号は、キャパシタＣｐ１の一端に伝達され、それに伴い、トランジスタＴｒ１のゲートの反対側のキャパシタノードが画素信号に応じた電位に設定される。一方、キャパシタＣｐ１が画素信号を保持するときには、スイッチＳｗ１、Ｓｗ３がオフになり、スイッチＳｗ２がオンになる。これにより、キャパシタＣｐ１に蓄積された画素信号が保持される。このとき、トランジスタＴｒ１が画素信号に応じた導通状態（アナログ状態）となり、トランジスタＴｒ１のドレインが、画素信号に応じた電位に維持される。よって、第１保持回路ＳＨＣ１は、トランジスタＴｒ１のドレインから画素信号に応じた出力信号をマルチプレクサＭＵＸへ出力する。
（第２保持回路ＳＨＣ２の構成および機能）
　第２保持回路ＳＨＣ２は、第１保持回路ＳＨＣ１と同様に、画素アレイ部１０１とコンパレータ１２１との間に設けられ、画素信号をサンプリングし、保持するように構成されている。第２保持回路ＳＨＣ２は、キャパシタＣｐ２と、トランジスタＴｒ２と、スイッチＳｗ４～Ｓｗ６と、定電流源Ｃｓ２とを備えている。第２保持回路ＳＨＣ２は、第１保持回路ＳＨＣ１と同じ垂直信号線ＶＳＬから互いに異なるタイミングで画素信号をサンプリングする。従って、第１および第２保持回路ＳＨＣ１、ＳＨＣ２は、同一画素ＰＸから感度または変換効率の異なる複数の画素信号をサンプリングし保持することができる。
　キャパシタＣｐ２の一端は、スイッチＳｗ４を介して垂直信号線ＶＳＬに接続され、画素信号を蓄積することができる。キャパシタＣｐ２の他端は、トランジスタＴｒ２のゲートに接続されている。
　トランジスタＴｒ２のゲートはキャパシタＣｐ２の他端に接続されている。トランジスタＴｒ２のドレインは定電流源Ｃｓ２およびマルチプレクサＭＵＸに接続され、そのソースはグランド（基準電圧源）ＧＮＤに接続されている。定電流源Ｃｓ２は、電源ＶＤＤとトランジスタＴｒ２のドレインの間に接続され、トランジスタＴｒ２のドレインに定電流を流す。トランジスタＴｒ２はゲートの電位に依存した電流をドレイン－ソース間に流す。これにより、トランジスタＴｒ２のドレインは、トランジスタＴｒ２のゲートの電位に応じた電位となる。トランジスタＴｒ２のドレインはマルチプレクサＭＵＸに接続され、トランジスタＴｒ２のドレイン電圧は、第２保持回路ＳＨＣ２の出力信号として出力される。
　スイッチＳｗ４は、キャパシタＣｐ２と垂直信号線ＶＳＬとの間に接続されている。スイッチＳｗ５は、トランジスタＴｒ２のドレインとキャパシタＣｐ２の一端との間に接続されている。スイッチＳｗ６は、トランジスタＴｒ２のドレインとキャパシタＣｐ２の他端との間に接続されている。
　第２保持回路ＳＨＣ２がＶＳＬセレクタ１１で選択された画素信号をキャパシタＣｐ２にサンプリングするときに、スイッチＳｗ４、Ｓｗ６がオンになる。このとき、スイッチＳｗ５はオフとなっている。これにより、画素信号は、キャパシタＣｐ２の一端に伝達され、それに伴い、トランジスタＴｒ２のゲートの反対側のキャパシタノードが画素信号に応じた電位に設定される。一方、キャパシタＣｐ２が画素信号を保持するときには、スイッチＳｗ４、Ｓｗ６がオフになり、スイッチＳｗ５がオンになる。これにより、キャパシタＣｐ２に蓄積された画素信号が保持される。このとき、トランジスタＴｒ２のゲートが画素信号に応じた導通状態（アナログ状態）となり、トランジスタＴｒ２のドレインが、画素信号に応じた電位に維持される。よって、第２保持回路ＳＨＣ２は、画素信号に応じた出力信号をマルチプレクサＭＵＸへ出力する。
　このように、第１および第２保持回路ＳＨＣ１、ＳＨＣ２は、それぞれアクティブ素子として構成されている。これにより、第１および第２保持回路ＳＨＣ１、ＳＨＣ２は、グランドＧＮＤや電源ＶＤＤの電圧の変動に強く、かつ、トランジスタＴｒ１，Ｔｒ２の特性ばらつきをキャンセルすることができる。
（バイパス信号線ＢＰの構成および機能）
　バイパス信号線ＢＰは、垂直信号線ＶＳＬとＡＤＣ群１０５のコンパレータ１２１との間に設けられ、ＶＳＬセレクタ１１で選択された画素信号を、マルチプレクサＭＵＸを介してそのまま伝達する。バイパス信号線ＢＰは、キャパシタ等で画素信号を保持せずに、マルチプレクサＭＵＸを介して出力信号ＯＵＴｂｐを直接出力する。よって、キャパシタＣｐ１、Ｃｐ２およびトランジスタＴｒ１、Ｔｒ２を起因とするノイズが画素信号に乗らない。つまり、バイパス信号線ＢＰは、保持回路ＳＨＣ１、ＳＨＣ２によって加わる信号劣化成分を許容できない場合に、例えば高変換効率で暗信号付近のノイズをできるだけ小さくしたい場合に利用することができる。
（マルチプレクサＭＵＸ）
　マルチプレクサＭＵＸは、第１および第２保持回路ＳＨＣ１、ＳＨＣ２、バイパス信号線ＢＰと、コンパレータ１２１との間に接続されている。マルチプレクサＭＵＸは、第１保持回路ＳＨＣ１、第２保持回路ＳＨＣ２およびバイパス信号線ＢＰのいずれかをＡＤＣ群１０５のコンパレータ１２１に選択的に接続可能である。これにより、マルチプレクサＭＵＸは、第１保持回路ＳＨＣ１に保持された画素信号、第２保持回路ＳＨＣ２に保持された画素信号、または、バイパス信号線ＢＰを伝達する画素信号をコンパレータ１２１へ選択的に伝達することができる。マルチプレクサＭＵＸは、選択信号ＳＥＬ２に基づいて、コンパレータ１２１に接続する保持回路ＳＨＣ１、ＳＨＣ２またはバイパス信号線ＢＰを選択する。選択信号ＳＥＬ２は、垂直走査回路１０３から受け取る。選択信号ＳＥＬ２は、画素ＰＸの制御信号ＴＧＬ、ＴＧＳ、ＦＤＧ、ＦＣＧ、ＳＥＬに応じて、保持回路ＳＨＣ１、ＳＨＣ２またはバイパス信号線ＢＰのいずれかを選択するように設定すればよい。マルチプレクサＭＵＸは、上記動作を実行可能な任意のスイッチ回路で構成されればよい。
（コンパレータ１２１の構成および機能）
　コンパレータ１２１は、入力比較回路１２１ａと、出力回路１２１ｂとを備える。
　入力比較回路１２１ａは、ｐ型トランジスタＴｐ１、Ｔｐ２と、ｎ型トランジスタＴｎ１～Ｔｎ３と、キャパシタＣｖｓｌ、Ｃｒｅｆと、ＡＺスイッチＳｗＡＺとを備えている。
　キャパシタＣｖｓｌ、Ｃｒｅｆの一端は、それぞれサンプルホールド回路１２５の出力および参照信号線１１４に接続されている。キャパシタＣｖｓｌ、Ｃｒｅｆの他端は、トランジスタＴｐ１のゲートに共通に接続されている。
　トランジスタＴｎ１、Ｔｐ１、Ｔｎ２は、電源ＶＤＤとグランドＧＮＤとの間にこの順番で直列に接続されている。
　トランジスタＴｎ１のドレインは電源ＶＤＤに接続され、そのソースはトランジスタＴｐ１のソースに接続されている。トランジスタＴｎ１は、ＬＤＯ（Low　Dropout）リニアレギュレータとして機能する。
　トランジスタＴｐ１のゲートは、上述の通り、キャパシタＣｖｓｌ、Ｃｒｅｆの他端に共通に接続されている。トランジスタＴｐ１のソースは、トランジスタＴｎ１のソースに接続されており、トランジスタＴｐ１のドレインは、トランジスタＴｎ２のドレインおよびトランジスタＴｐ２のゲートに接続されている。トランジスタＴｐ１は、サンプルホールド回路１２５のマルチプレクサＭＵＸからの出力信号とＤＡＣ１０４からの参照信号ＲＡＭＰとの加算信号が閾値電圧を超えるときに、導通状態から非導通状態となり、トランジスタＴｐ２のゲートの電圧レベルをハイレベルからロウレベルへ反転させる。即ち、トランジスタＴｐ１ａは、マルチプレクサＭＵＸからの出力信号のレベルを増幅して検出するアンプとして機能する。
　トランジスタＴｐ２のゲートは、トランジスタＴｐ１のドレインに接続されている。トランジスタＴｐ２のソースは、トランジスタＴｐ１のソースと共通にトランジスタＴｎ１のソースに接続されている。トランジスタＴｐ２のドレインは、トランジスタＴｎ２のドレインに接続されている。トランジスタＴｐ２は、トランジスタＴｐ１が導通状態から非導通状態となると、逆に非導通状態から導通状態になり、トランジスタＴｐ２のドレイン電圧をロウレベルからハイレベルに反転させる。
　トランジスタＴｎ２は、トランジスタＴｐ１のドレインとグランドＧＮＤとの間に接続されており、トランジスタＴｐ１に定電流を流すための定電流源として機能する。トランジスタＴｎ３は、トランジスタＴｐ２のドレインとグランドＧＮＤとの間に接続されており、トランジスタＴｐ２に定電流を流すための定電流源として機能する。
　ＡＺスイッチＳｗＡＺは、トランジスタＴｐ１のゲートとトランジスタＴｐ２のゲートとの間に接続されており、サンプルホールド回路１２５の出力信号の検出前にトランジスタＴｐ１のゲートとドレインとの間の電位を等しくしてオートゼロ動作を行う。
　出力回路１２１ｂは、ｐ型トランジスタＴｐ３、Ｔｐ４およびｎ型トランジスタＴｎ４、Ｔｎ５を備えている。トランジスタＴｐ３は、電源ＶＤＤとコンパレータ１２１の出力端子ＯＵＴ１２１との間に接続されている。トランジスタＴｎ５は、トランジスタＴｎ４のソースとグランドＧＮＤとの間に接続されている。トランジスタＴｐ３、Ｔｎ５のゲートは共通に接続されている。トランジスタＴｐ３，Ｔｎ５はカウント期間以外での出力ＯＵＴ１２１をハイレベルに固定する役割を持つ。トランジスタＴｐ４、Ｔｎ４は、電源ＶＤＤとトランジスタＴｎ５のドレインとの間に直列に接続されている。トランジスタＴｐ４とトランジスタＴｎ４との間のノードが出力端子ＯＵＴ１２１となっている。トランジスタＴｐ４、Ｔｎ４のゲートは、入力比較回路１２１ａの出力（トランジスタＴｐ２のドレイン）に共通に接続されている。トランジスタＴｐ４，Ｔｎ４は、インバータ回路として機能する。
　トランジスタＴｐ２のドレイン電圧がロウレベルからハイレベルに反転すると、コンパレータ１２１の出力端子ＯＵＴは、トランジスタＴｐ４、Ｔｎ４によって逆にハイレベルからロウレベルへ反転する。出力端子ＯＵＴ１２１の電圧レベルの反転は、カウンタ１２２の動作を停止するために用いられる。これにより、ＡＤ変換が可能となる。
　図１３は図１２の撮像装置１００のタイミング図である。図７と同様に、図１３の上半分は高照度時のタイミングを示し、下半分は低照度時のタイミングを示している。
　撮像を開始する時点では、ＶＳＬセレクタ１１は、垂直信号線ＶＳＬ＿Ａ上の第２画素信号を選択して、垂直信号線ＶＳＬに出力する。時刻ｔ１で、第１保持回路ＳＨＣ１内のスイッチＳｗ１、Ｓｗ３がオンし、スイッチＳｗ２がオフする。これにより、第１保持回路ＳＨＣ１は、第２画素信号をサンプリングする。サンプリングされる第２画素信号は、ＳＰ２Ｈのリセットレベルである。このとき、第２浮遊拡散領域ＦＤ１５ｂの電位が安定するまで、第１保持回路ＳＨＣ１はサンプリング状態を維持する。第１保持回路ＳＨＣ１がサンプリング状態を維持する期間はセトリング期間である。一方、時刻ｔ１では、第２保持回路ＳＨＣ２内のスイッチＳｗ４～Ｓｗ６はオフである。このため、第２保持回路ＳＨＣ２は、時刻ｔ１では、第１画素信号のセトリング動作を行わない。
　時刻ｔ３で、第１保持回路ＳＨＣ１内のスイッチＳｗ１、Ｓｗ３はオフし、スイッチＳｗ２がオンする。これにより、サンプリングされた第２画素信号がＡＤＣ１０５ａに送られてＡＤ変換され、ＳＰ２Ｈのリセットレベルのデータが生成される。
　また、時刻ｔ３では、第２保持回路ＳＨＣ２内のスイッチＳｗ４、Ｓｗ６がオンし、スイッチＳｗ５がオフする。これにより、第２保持回路ＳＨＣ２は、第２画素信号をサンプリングする。サンプリングされる第２画素信号は、ＳＰ２Ｈのデータ（画素信号）レベルである。
　時刻ｔ４で、第２保持回路ＳＨＣ２内のスイッチＳｗ４、Ｓｗ６がオフし、スイッチＳｗ５がオンする。これにより、サンプリングされた第２画素信号がＡＤＣ１０５ａに送られてＡＤ変換され、ＳＰ２Ｈのデータ（画素信号）レベルのデータが生成される。
　このとき、コンパレータ１２１は、ＳＰ２Ｈのデータ（画素信号）レベルに基づいて、照度の判定を行う。図１３の上半分は、コンパレータ１２１が高照度と判定した場合のタイミングを示している。高照度と判定された場合、ＶＳＬセレクタ１１は、選択対象を変更せず、第２画素信号を継続して選択する。時刻ｔ５で、第１保持回路ＳＨＣ１は、スイッチＳｗ１、Ｓｗ３をオンし、スイッチＳｗ２をオフする。これにより、第１保持回路ＳＨＣ１は、第２画素信号をサンプリングする。サンプリングされた第２画素信号は、ＳＰ２Ｌのデータ（画素信号）レベルである。また、第２保持回路ＳＨＣ２は、時刻ｔ４と同様に、スイッチＳｗ４、Ｓｗ６のオンと、スイッチＳｗ５のオフを継続する。これにより、ＡＤＣ１０５ａはＳＰ２Ｈのデータ（画素信号）レベルのデータを生成する。
　その後、時刻ｔ６で、第１保持回路ＳＨＣ１は、スイッチＳｗ１、Ｓｗ３をオフし、スイッチＳｗ２をオンする。これにより、第１保持回路ＳＨＣ１でサンプリングされた第２画素信号は、ＡＤＣ１０５ａに送られてＡＤ変換され、ＳＰ２Ｌのデータ（画素信号）レベルのデータが生成される。一方、第２保持回路ＳＨＣ２は、スイッチＳｗ４、Ｓｗ６をオンし、スイッチＳｗ５をオフする。これにより、第２保持回路ＳＨＣ２は、第２画素信号をサンプリングする。サンプリングされる第２画素信号は、ＳＰ２Ｌのリセットレベルである。
　その後、時刻ｔ７で、第１保持回路ＳＨＣ１は、スイッチＳｗ１～Ｓｗ３をオフする。また、第２保持回路ＳＨＣ２は、スイッチＳｗ４、Ｓｗ６をオフし、スイッチＳｗ５をオンする。これにより、第２保持回路ＳＨＣ２でサンプリングされた第２画素信号は、ＡＤＣ１０５ａに送られてＡＤ変換され、ＳＰ２Ｌのリセットレベルのデータが生成される。
　一方、時刻ｔ４～ｔ５で、コンパレータ１２１にて低照度と判定された場合は、図１３の下半分のタイミングの動作が行われる。低照度と判定された場合、コンパレータ１２１の出力信号はハイレベルのままであるため、ラッチ１３の出力信号はハイレベルになる。よって、ＶＳＬセレクタ１１は、第１画素信号の選択に切り替えて、第１画素信号を垂直信号線ＶＳＬに出力する。
　時刻ｔ５で、第１保持回路ＳＨＣ１は、スイッチＳｗ１、Ｓｗ３をオンし、スイッチＳｗ２をオフする。これにより、第１保持回路ＳＨＣ１は、第１画素信号をサンプリングする。サンプリングされる第１画素信号は、ＳＰ１Ｌのリセットレベルである。一方、第２保持回路ＳＨＣ２は、時刻ｔ５では、スイッチＳｗ４～Ｓｗ６をオフする。
　時刻ｔ６で、第１保持回路ＳＨＣ１は、スイッチＳｗ１、Ｓｗ３をオフし、スイッチＳｗ２をオンする。これにより、第１保持回路ＳＨＣ１でサンプリングされた第１画素信号は、ＡＤＣ１０５ａに送られてＡＤ変換され、ＳＰ１Ｌのリセットレベルのデータが生成される。また、第２保持回路ＳＨＣ２は、スイッチＳｗ４、Ｓｗ６をオンし、スイッチＳｗ５をオフする。これにより、第２保持回路ＳＨＣ２は、第１画素信号をサンプリングする。サンプリングされる第１画素信号は、ＳＰ１Ｈのリセットレベルである。
　時刻ｔ７で、第１保持回路ＳＨＣ１は、スイッチＳｗ１、Ｓｗ３をオンし、スイッチＳｗ２をオフするう。これにより、第１保持回路ＳＨＣ１は、第１画素信号をサンプリングする。サンプリングされる第１画素信号は、ＳＰ１Ｈのデータ（画素信号）レベルである。また、第２保持回路ＳＨＣ２は、スイッチＳｗ４、Ｓｗ６をオフし、スイッチＳｗ５をオンする。これにより、第２保持回路ＳＨＣ２でサンプリングされた第２画素信号は、ＡＤＣ１０５ａに送られてＡＤ変換され、ＳＰ１Ｈのリセットレベルのデータが生成される。
　時刻ｔ８で、第１保持回路ＳＨＣ１は、スイッチＳｗ１、Ｓｗ３をオフし、スイッチＳｗ２をオンする。これにより、第１保持回路ＳＨＣ１でサンプリングされた第１画素信号は、ＡＤＣ１０５ａに送られてＡＤ変換され、ＳＰ１Ｈのデータ（画素信号）レベルのデータが生成される。また、第２保持回路ＳＨＣ２は、スイッチＳｗ４、Ｓｗ６をオンし、スイッチＳｗ５をオフする。これにより、第２保持回路ＳＨＣ２は、第１画素信号をサンプリングする。サンプリングされる第１画素信号は、ＳＰ１Ｌのデータ（画素信号）レベルである。
　時刻ｔ９で、第１保持回路ＳＨＣ１は、スイッチＳｗ１～Ｓｗ３をオフする。また、第２保持回路ＳＨＣ２は、スイッチＳｗ４、Ｓｗ６をオフし、スイッチＳｗ５をオンする。これにより、第２保持回路ＳＨＣ２でサンプリングされた第２画素信号は、ＡＤＣ１０５ａに送られてＡＤ変換され、ＳＰ１Ｌのデータ（画素信号）レベルのデータが生成される。
　図１２のようなサンプルホールド回路１２５で画素信号を保持し、保持後の画素信号をＡＤ変換するようにすると、ＡＤ変換後のデジタル画素データがキャパシタやトランジスタを起因とするノイズやオフセットの影響を受ける場合がある。そこで、少なくとも一部の画素信号については、サンプルホールド回路１２５を介さずに、ＡＤＣ１０５ａに送るようにしてもよい。
　図１４は図１３の一変形例によるタイミング図である。図１４の上半分は高照度と判定された場合のタイミングを示し、下半分は低照度と判定された場合のタイミングを示す。図１４の上半分のタイミングは、図１３の上半分と同様であるため、説明を割愛する。
　時刻ｔ４～ｔ５の期間内に、コンパレータ１２１にて低照度と判定されると、ＶＳＬセレクタ１１は第１画素信号の選択に切り替えて、垂直信号線ＶＳＬに第１画素信号を出力する。時刻ｔ５では、第１保持回路ＳＨＣ１は、スイッチＳｗ１、Ｓｗ３をオン、スイッチＳｗ２をオフして、第１画素信号をサンプリングする。サンプリングされる第１画素信号は、ＳＰ１Ｌのリセットレベルである。また、第２保持回路ＳＨＣ２は、時刻ｔ５～ｔ１０の間、スイッチＳｗ４～Ｓｗ６をオフする。
　時刻ｔ６で、画素ＰＸ内で生成された第１画素信号が直接、ＶＳＬセレクタ１１を介してＡＤＣ１０５ａに送られる。この第１画素信号は、ＳＰ１Ｈのリセットレベルに対応する。画素ＰＸ内で、第１浮遊拡散領域ＦＤ１５ａの電位を安定させるのに時間がかかるため、時刻ｔ６～ｔ７の期間、継続して、第１画素信号がＡＤＣ１０５ａに送られる。時刻ｔ６～ｔ７の期間は、第１画素信号のセトリング期間である。時刻ｔ７で、ＡＤＣ１０５ａは、第１画素信号をＡＤ変換して、ＳＰ１Ｈのリセットレベルのデータを生成する。
　時刻ｔ８で、画素ＰＸ内で生成された第１画素信号が直接、ＶＳＬセレクタ１１を介してＡＤＣ１０５ａに送られる。この第１画素信号は、ＳＰ１Ｈのデータ（画素信号）レベルに対応する。画素ＰＸ内で、第１浮遊拡散領域ＦＤ１５ａの電位を安定させるのに時間がかかるため、時刻ｔ８～ｔ９の期間、継続して、第１画素信号がＡＤＣ１０５ａに送られる。時刻ｔ８～ｔ９の期間は、第１画素信号のセトリング期間である。時刻ｔ９で、ＡＤＣ１０５ａは、第１画素信号をＡＤ変換して、ＳＰ１Ｈのデータ（画素信号）レベルのデータを生成する。
　時刻ｔ１０で、第１保持回路ＳＨＣ１は、スイッチＳｗ１、Ｓｗ３をオフし、スイッチＳｗ２をオンする。これにより、時刻ｔ５に第１保持回路ＳＨＣ１でサンプリングされた第１画素信号は、ＡＤＣ１０５ａに送られてＡＤ変換され、ＳＰ１Ｌのリセットレベルのデータが生成される。また、第２保持回路ＳＨＣ２は、スイッチＳｗ４、Ｓｗ６をオンし、スイッチＳｗ５をオフする。これにより、第２保持回路ＳＨＣ２は、第１画素信号をサンプリングする。サンプリングされる第１画素信号は、ＳＰ１Ｌのデータ（画素信号）レベルである。
　時刻ｔ１１で、第１保持回路ＳＨＣ１は、スイッチＳｗ１～Ｓｗ３をオフする。また、第２保持回路ＳＨＣ２は、スイッチＳｗ４、Ｓｗ６をオフし、スイッチＳｗ５をオンする。これにより、第２保持回路ＳＨＣ２でサンプリングされた第２画素信号は、ＡＤＣ１０５ａに送られてＡＤ変換され、ＳＰ１Ｌのデータ（画素信号）レベルのデータが生成される。
　このように、図１２の撮像装置１００では、サンプルホールド回路１２５内の第１保持回路ＳＨＣ１と第２保持回路ＳＨＣ２で、交互に画素信号をサンプリングし、第１保持回路ＳＨＣ１と第２保持回路ＳＨＣ２の一方が画素信号をセトリングを行っている間に、他方はセトリング済みの画素信号をＡＤＣ１０５ａに送る。これにより、画素信号のセトリング時間による律速なしにＡＤ変換を行うことができる。また、図１２の撮像装置１００は、図６の撮像装置１００と同様に、受光面積の小さい第１光電変換部ＰＤ１１ａを用いて照度を判定し、判定された照度に合致する複数回のＡＤ変換処理を行うあめ、フレームレートを高速化することができる。また、垂直信号線ＶＳＬ上の画素信号を頻繁に切り替えなくて済むため、消費電力を削減できる。
　（撮像装置１００の断面構造）
　第１又は第２の実施形態による撮像装置１００は、１個の半導体チップで実現可能である。図１５は第１又は第２の実施形態による撮像装置１００を内蔵する半導体チップ３０の断面図である。図１５の半導体チップ３０は、大きくわけて３つの半導体領域（以下、第１～第３半導体領域３１～３３）を備えている。第１～第３半導体領域３１～３３は順に積層され、各半導体領域は複数の半導体層で形成されていてもよい。
　光入射面側の第１半導体領域３１には、画素ＰＸごとに、受光面積の大きい第１光電変換部ＰＤ１１ａと、受光面積の小さい第２光電変換部ＰＤ１１ｂとが配置されている。読出し回路の一部が第１半導体領域３１に配置されてもよい。第１光電変換部ＰＤ１１ａと第２光電変換部ＰＤ１１ｂの光入射面側にはオンチップレンズ３４が配置されている。また、第１光電変換部ＰＤ１１ａと第２光電変換部ＰＤ１１ｂの間には遮光層３７が配置されている。
　第２半導体領域３２には、各画素ＰＸの読出し回路の少なくとも一部（例えば、増幅トランジスタや選択トランジスタなど）が配置される。第３半導体領域３３には、ＡＤＣ群１０５などが配置される。
　第１半導体領域３１と第２半導体領域３２は、例えば第１基板３５上に積層される。第３半導体領域３３は、例えば第２基板３６上に形成される。第１基板３５と第２基板３６は、Ｃｕ－Ｃｕ接続３８やビア、バンプなどで接合される。
　（撮像装置１００の平面レイアウト）
　図１６は第１及び第２の実施形態による撮像装置１００の光入射面側の平面レイアウト図である。図１６に示すように、矩形状の第１光電変換部ＰＤ１１ａの上には、第１オンチップレンズ１５１が配置されている。また、第１光電変換部ＰＤ１１ａの周囲に画素間遮光部１８１が配置されている。画素間遮光部１８１の外形形状は八角形であり、隣接した画素間遮光部の間に隙間が生じる。この隙間に、矩形状の第２光電変換部ＰＤ１１ｂが配置されている。第２光電変換部ＰＤ１１ｂの上には、第２オンチップレンズ１５２が配置されている。
　図１６は平面レイアウトの一例であり、これに限定されるものではない。図１７は一変形例による平面レイアウト図である。図１６では、画素間遮光部の形状が正八角形に近い形状であったのに対し、図１７では、四角形の四隅をカットして八角形にした形状にしている。また、第２光電変換部ＰＤ１１ｂの画素間遮光部は八角形ではなく、四角形としている。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１８に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１８の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１９は、撮像部１２０３１の設置位置の例を示す図である。
　図１９では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１９には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１等に適用され得る。具体的には、本開示の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、より鮮明な撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、本技術は以下のような構成を取ることができる。
　（１）第１光電変換部と、
　前記第１光電変換部で光電変換された電荷に応じた第１画素信号を第１信号線に出力する第１読出し回路と、
　前記第１光電変換部よりも受光面積が小さい第２光電変換部と、
　前記第２光電変換部で光電変換された電荷に応じた第２画素信号を第２信号線に出力する第２読出し回路と、
　前記第２画素信号を参照信号と比較した結果に基づいて、前記第１画素信号又は前記第２画素信号を選択する画素信号選択器と、
　前記画素信号選択器で選択された画素信号を、電位レベルが時間に応じて変化する参照信号と比較することにより、デジタル画素信号に変換するアナログ－デジタル変換器と、を備える、撮像装置。
　（２）第１方向及び第２方向に配置される複数の画素を備え、
　前記第２方向に配置される２以上の画素のそれぞれから出力される前記第１画素信号及び前記第２画素信号は、共通の前記第１信号線及び共通前記第２信号線にそれぞれ出力され、
　前記アナログ－デジタル変換器は、前記第２方向に配置される２以上の画素からなる画素列ごとに配置され、
　前記複数の画素のそれぞれは、前記第１光電変換部、前記第１読出し回路、前記第２光電変換部、及び前記第２読出し回路を有し、
　前記画素信号選択器は、前記第２方向に配置される前記画素列ごとに設けられる、（１）に記載の撮像装置。
　（３）前記アナログ－デジタル変換器は、
　前記画素信号選択器で選択された画素信号と前記参照信号とを比較するコンパレータと、
　前記コンパレータにて前記画素信号と前記参照信号との一致が検出されるまで、カウント動作を行うカウンタと、を有し、
　前記カウンタのカウント値に基づいて、前記画素信号選択器で選択された画素信号に応じた前記デジタル画素信号を生成する、（１）又は（２）に記載の撮像装置。
　（４）コンパレータは、前記画素信号選択器で選択された画素信号と前記参照信号との比較により、撮像開始時点の照度が所定の基準レベル以上か否かを判定し、
　前記画素信号選択器は、撮像開始時点の照度が前記基準レベル以上の場合には、前記第２画素信号を選択し、前記照度が前記基準レベル未満の場合には、前記第１画素信号を選択する、（３）に記載の撮像装置。
　（５）前記第１光電変換部で光電変換された電荷を蓄積する第１浮遊拡散領域と、
　前記第２光電変換部で光電変換された電荷を蓄積する第２浮遊拡散領域と、を備え、
　前記画素信号選択器は、前記第２光電変換部で光電変換されて前記第２浮遊拡散領域に蓄積された電荷に応じた前記第２画素信号と前記参照信号とを前記コンパレータで比較した結果に基づいて、前記第１画素信号又は前記第２画素信号を選択する、（４）に記載の撮像装置。
　（６）前記コンパレータは、撮像を開始する際には、前記第２浮遊拡散領域の電荷を排出した状態での前記第２浮遊拡散領域の電位に応じた前記第２画素信号と前記参照信号とを比較する第１比較処理を行い、次に、前記第２光電変換部で光電変換されて前記第２浮遊拡散領域に蓄積された電荷に応じた前記第２画素信号と前記参照信号とを比較する第２比較処理を行い、
　前記画素信号選択器は、前記第２比較処理の結果に基づいて、前記第１画素信号又は前記第２画素信号を選択する、（５）に記載の撮像装置。
　（７）前記コンパレータは、前記第２比較処理により、撮像開始時点の照度が前記基準レベル以上か否かを判定し、
　前記画素信号選択器は、前記照度が前記基準レベル以上の場合には、前記第２画素信号を選択し、前記照度が前記基準レベル未満の場合には、前記第１画素信号を選択する、（６）に記載の撮像装置。
　（８）前記コンパレータは、前記第２比較処理で前記照度が前記基準レベル以上と判定されると、前記第２光電変換部で光電変換されて前記第２浮遊拡散領域に蓄積された電荷に応じた前記第２画素信号と前記参照信号とを比較する第３比較処理を行い、次に前記第２浮遊拡散領域の電荷を排出した状態での前記第２浮遊拡散領域の電位に応じた前記第２画素信号と前記参照信号とを比較する第４比較処理を行う、（７）に記載の撮像装置。
　（９）前記第１読出し回路は、電荷－電圧変換効率を可変可能であり、
　前記コンパレータは、前記第２比較処理で前記照度が前記基準レベル未満と判定されると、前記第１浮遊拡散領域の電荷を排出した状態での前記第１浮遊拡散領域の電位に応じた前記第１画素信号を前記参照信号と比較する第５比較処理を行い、次に、前記第５比較処理よりも電荷－電位変換効率を高くして前記第１浮遊拡散領域の電荷を排出した状態での前記第１浮遊拡散領域の電位に応じた前記第１画素信号を前記参照信号と比較する第６比較処理を行い、次に、前記第６比較処理と同じ電荷－電位変換効率で前記第１光電変換部で光電変換された電荷に応じた前記第１画素信号を前記参照信号と比較する第７比較処理を行い、次に、前記第５比較処理と同じ電荷－電位変換効率で前記第１光電変換部で光電変換された電荷に応じた前記第１画素信号を前記参照信号と比較する第８比較処理を行う、（７）又は（８）に記載の撮像装置。
　（１０）前記コンパレータは、
　前記第２比較処理で前記照度が前記基準レベル未満と判定された場合に、前記画素信号選択器で選択された画素信号と前記参照信号とを比較する第１差動トランジスタ対と、
　前記第１比較処理を行う際と、前記第２比較処理で前記照度が前記基準レベル以上と判定された場合とに、前記画素信号選択器で選択された画素信号と前記参照信号とを比較する第２差動トランジスタ対と、を有する、（６）乃至（９）のいずれか一項に記載の撮像装置。
　（１１）前記第１差動トランジスタ対は、第１トランジスタ及び第２トランジスタを有し、
　前記第２差動トランジスタ対は、第３トランジスタ及び第４トランジスタを有し、
　前記コンパレータは、
　前記第１トランジスタのゲートと前記画素信号選択器の出力ノードとの間に直列に接続される第１スイッチ及び第１キャパシタと、
　前記第２トランジスタのゲートと前記参照信号の入力ノードとの間に直列に接続される第２スイッチ及び第２キャパシタと、
　前記第３トランジスタのゲートと前記画素信号選択器の出力ノードとの間に直列に接続される第３スイッチ及び第３キャパシタと、
　前記第４トランジスタのゲートと前記参照信号の入力ノードとの間に直列に接続される第４スイッチ及び第４キャパシタと、
　前記第１トランジスタのゲートとドレインを短絡させるか否かを切り替える第５スイッチと、
　前記第２トランジスタのゲートとドレインを短絡させるか否かを切り替える第６スイッチと、
　前記第３トランジスタのゲートとドレインを短絡させるか否かを切り替える第７スイッチと、
　前記第４トランジスタのゲートとドレインを短絡させるか否かを切り替える第８スイッチと、を有する、（１０）に記載の撮像装置。
　（１２）前記コンパレータは、各画素で撮像を開始する際に、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、及び前記第４スイッチをオフ、前記第５スイッチ及び前記第６スイッチをオンするとともに、前記第７スイッチ及び前記第８スイッチをいったんオンした後にオフして、前記画素信号選択器が選択した前記第２画素信号に応じた電荷を前記第３キャパシタに蓄積するとともに、前記参照信号に応じた電荷を前記第４キャパシタに蓄積する、（１１）に記載の撮像装置。
　（１３）前記画素信号選択器で選択された画素信号を交互に保持する第１及び第２の保持回路と、前記第１及び第２の保持回路で保持された画素信号を交互に選択して出力するサンプルホールド選択器と、を有するサンプルホールド回路を備え、
　前記アナログ－デジタル変換器は、前記サンプルホールド回路の出力信号を前記デジタル画素信号に変換する、（１）又は（２）に記載の撮像装置。
　（１４）前記第１及び第２の保持回路のうち一方が、保持していた画素信号を前記アナログ－デジタル変換器に入力する期間内に、前記第１及び第２の保持回路のうち他方は前記画素信号選択器で選択された画素信号を保持する、（１３）に記載の撮像装置。
　（１５）前記アナログ－デジタル変換器は、
　前記サンプルホールド回路の出力信号と前記参照信号とを比較するコンパレータと、
　前記コンパレータにて前記出力信号と前記参照信号との一致が検出されるまで、カウント動作を行うカウンタと、を有し、
　前記カウンタのカウント値に基づいて、前記画素信号選択器で選択された画素信号に応じた前記デジタル画素信号を生成する、（１３）又は（１４）に記載の撮像装置。
　（１６）前記コンパレータは、前記サンプルホールド回路の出力信号と前記参照信号との比較により、撮像開始時点の照度が所定の基準レベル以上か否かを判定し、
　前記画素信号選択器は、撮像開始時点の照度が前記基準レベル以上の場合には、前記第２画素信号を選択し、前記照度が前記基準レベル未満の場合には、前記第１画素信号を選択する、（１５）に記載の撮像装置。
　（１７）前記第１光電変換部で光電変換された電荷を蓄積する第１浮遊拡散領域と、
　前記第２光電変換部で光電変換された電荷を蓄積する第２浮遊拡散領域と、を備え、
　前記画素信号選択器は、前記第２光電変換部で光電変換されて前記第２浮遊拡散領域に蓄積された電荷に応じた前記第２画素信号と前記参照信号とを前記コンパレータで比較した結果に基づいて、前記第１画素信号又は前記第２画素信号を選択する、（１６）に記載の撮像装置。
　（１８）前記第１の保持回路は、撮像を開始する際に、前記第２浮遊拡散領域の電荷を排出した状態での前記第２浮遊拡散領域の電位に応じた前記第２画素信号を保持し、その後に前記保持された第２画素信号を前記コンパレータに入力し、
　前記第２の保持回路は、前記第１の保持回路が前記第２画素信号を前記コンパレータに入力するタイミングに同期して、前記第２光電変換部で光電変換されて前記第２浮遊拡散領域に蓄積された電荷に応じた前記第２画素信号を保持し、その後に前記保持された第２画素信号を前記コンパレータに入力し、
　前記画素信号選択器は、前記第２の保持回路から出力された前記第２画素信号と前記参照信号とを前記コンパレータで比較した結果に基づいて、前記第１画素信号又は前記第２画素信号を選択する、（１７）に記載の撮像装置。
　（１９）前記サンプルホールド回路は、前記画素信号選択器で選択された画素信号の少なくとも一部を保持することなく出力することが可能であり、
　前記サンプルホールド回路は、前記コンパレータにて前記第２画素信号が前記参照信号未満と判定されると、前記画素信号選択器で選択された画素信号の少なくとも一部を保持することなく前記コンパレータに入力する、（１６）に記載の撮像装置。
　（２０）撮像された画素信号に応じたデジタル画素信号を出力する撮像装置と、
　前記デジタル画素信号に基づいて信号処理を行う信号処理部と、を備える電子機器であって、
　前記撮像装置は、
　第１光電変換部と、
　前記第１光電変換部で光電変換された電荷に応じた第１画素信号を第１信号線に出力する第１読出し回路と、
　前記第１光電変換部よりも受光面積が小さい第２光電変換部と、
　前記第２光電変換部で光電変換された電荷に応じた第２画素信号を第２信号線に出力する第２読出し回路と、
　前記第２画素信号を参照信号と比較した結果に基づいて、前記第１画素信号又は前記第２画素信号を選択する画素信号選択器と、
　前記画素信号選択器で選択された画素信号を、電位レベルが時間に応じて変化する参照信号と比較することにより、デジタル画素信号に変換するアナログ－デジタル変換器と、を有する、電子機器。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１　固体撮像装置、１１　ＶＳＬセレクタ、１２　ＶＳＬブースト回路、１３　ラッチ、１４　第１信号セレクタ、１５　第２信号セレクタ、１６　第４信号セレクタ、１６　第３信号セレクタ、１７　第４信号セレクタ、１８　第１差動トランジスタ対、１９　第２差動トランジスタ対、２０　カレントミラー回路、２１　電流源、２２　出力回路、３０　半導体チップ、３１　第１半導体領域、３２　第２半導体領域、３３　第３半導体領域、３４　オンチップレンズ、３５　第１基板、３６　第２基板、３７　遮光層、３８　Ｃｕ－Ｃｕ接続、１００　撮像装置、１０１　画素アレイ部、１０２　タイミング制御回路、１０３　垂直走査回路、１０４　電荷蓄積部、１０５　ＡＤＣ群、１０６　水平転送走査回路、１０７　アンプ回路、１０８　信号処理回路、１０９　画素駆動線、１１０　垂直信号線、１１１　水平転送線、１１４　参照信号線、１２１　コンパレータ、１２１ａ　入力比較回路、１２１ｂ　出力回路、１２２　カウンタ、１２３　ラッチ回路、１２５　サンプルホールド回路、１５１　第１オンチップレンズ、１５２　第２オンチップレンズ、１８１　画素間遮光部、３１０　負性容量回路、５１１　半導体チップ、５１２　半導体チップ、５１３　ビア領域、５１４　ビア領域、５１６　ロジック回路、５１７　周辺回路

Claims (20)

  1. 　第１光電変換部と、
    　前記第１光電変換部で光電変換された電荷に応じた第１画素信号を第１信号線に出力する第１読出し回路と、
    　前記第１光電変換部よりも受光面積が小さい第２光電変換部と、
    　前記第２光電変換部で光電変換された電荷に応じた第２画素信号を第２信号線に出力する第２読出し回路と、
    　前記第２画素信号を参照信号と比較した結果に基づいて、前記第１画素信号又は前記第２画素信号を選択する画素信号選択器と、
    　前記画素信号選択器で選択された画素信号を、電位レベルが時間に応じて変化する参照信号と比較することにより、デジタル画素信号に変換するアナログ－デジタル変換器と、を備える、撮像装置。
  2. 　第１方向及び第２方向に配置される複数の画素を備え、
    　前記第２方向に配置される２以上の画素のそれぞれから出力される前記第１画素信号及び前記第２画素信号は、共通の前記第１信号線及び共通前記第２信号線にそれぞれ出力され、
    　前記アナログ－デジタル変換器は、前記第２方向に配置される２以上の画素からなる画素列ごとに配置され、
    　前記複数の画素のそれぞれは、前記第１光電変換部、前記第１読出し回路、前記第２光電変換部、及び前記第２読出し回路を有し、
    　前記画素信号選択器は、前記第２方向に配置される前記画素列ごとに設けられる、請求項１に記載の撮像装置。
  3. 　前記アナログ－デジタル変換器は、
    　前記画素信号選択器で選択された画素信号と前記参照信号とを比較するコンパレータと、
    　前記コンパレータにて前記画素信号と前記参照信号との一致が検出されるまで、カウント動作を行うカウンタと、を有し、
    　前記カウンタのカウント値に基づいて、前記画素信号選択器で選択された画素信号に応じた前記デジタル画素信号を生成する、請求項１に記載の撮像装置。
  4. 　前記コンパレータは、前記画素信号選択器で選択された画素信号と前記参照信号との比較により、撮像開始時点の照度が所定の基準レベル以上か否かを判定し、
    　前記画素信号選択器は、撮像開始時点の照度が前記基準レベル以上の場合には、前記第２画素信号を選択し、前記照度が前記基準レベル未満の場合には、前記第１画素信号を選択する、請求項３に記載の撮像装置。
  5. 　前記第１光電変換部で光電変換された電荷を蓄積する第１浮遊拡散領域と、
    　前記第２光電変換部で光電変換された電荷を蓄積する第２浮遊拡散領域と、を備え、
    　前記画素信号選択器は、前記第２光電変換部で光電変換されて前記第２浮遊拡散領域に蓄積された電荷に応じた前記第２画素信号と前記参照信号とを前記コンパレータで比較した結果に基づいて、前記第１画素信号又は前記第２画素信号を選択する、請求項４に記載の撮像装置。
  6. 　前記コンパレータは、撮像を開始する際には、前記第２浮遊拡散領域の電荷を排出した状態での前記第２浮遊拡散領域の電位に応じた前記第２画素信号と前記参照信号とを比較する第１比較処理を行い、次に、前記第２光電変換部で光電変換されて前記第２浮遊拡散領域に蓄積された電荷に応じた前記第２画素信号と前記参照信号とを比較する第２比較処理を行い、
    　前記画素信号選択器は、前記第２比較処理の結果に基づいて、前記第１画素信号又は前記第２画素信号を選択する、請求項５に記載の撮像装置。
  7. 　前記コンパレータは、前記第２比較処理により、撮像開始時点の照度が前記基準レベル以上か否かを判定し、
    　前記画素信号選択器は、前記照度が前記基準レベル以上の場合には、前記第２画素信号を選択し、前記照度が前記基準レベル未満の場合には、前記第１画素信号を選択する、請求項６に記載の撮像装置。
  8. 　前記コンパレータは、前記第２比較処理で前記照度が前記基準レベル以上と判定されると、前記第２光電変換部で光電変換されて前記第２浮遊拡散領域に蓄積された電荷に応じた前記第２画素信号と前記参照信号とを比較する第３比較処理を行い、次に前記第２浮遊拡散領域の電荷を排出した状態での前記第２浮遊拡散領域の電位に応じた前記第２画素信号と前記参照信号とを比較する第４比較処理を行う、請求項７に記載の撮像装置。
  9. 　前記第１読出し回路は、電荷－電圧変換効率を可変可能であり、
    　前記コンパレータは、前記第２比較処理で前記照度が前記基準レベル未満と判定されると、前記第１浮遊拡散領域の電荷を排出した状態での前記第１浮遊拡散領域の電位に応じた前記第１画素信号を前記参照信号と比較する第５比較処理を行い、次に、前記第５比較処理よりも電荷－電位変換効率を高くして前記第１浮遊拡散領域の電荷を排出した状態での前記第１浮遊拡散領域の電位に応じた前記第１画素信号を前記参照信号と比較する第６比較処理を行い、次に、前記第６比較処理と同じ電荷－電位変換効率で前記第１光電変換部で光電変換された電荷に応じた前記第１画素信号を前記参照信号と比較する第７比較処理を行い、次に、前記第５比較処理と同じ電荷－電位変換効率で前記第１光電変換部で光電変換された電荷に応じた前記第１画素信号を前記参照信号と比較する第８比較処理を行う、請求項７に記載の撮像装置。
  10. 　前記コンパレータは、
    　前記第２比較処理で前記照度が前記基準レベル未満と判定された場合に、前記画素信号選択器で選択された画素信号と前記参照信号とを比較する第１差動トランジスタ対と、
    　前記第１比較処理を行う際と、前記第２比較処理で前記照度が前記基準レベル以上と判定された場合とに、前記画素信号選択器で選択された画素信号と前記参照信号とを比較する第２差動トランジスタ対と、を有する、請求項６に記載の撮像装置。
  11. 　前記第１差動トランジスタ対は、第１トランジスタ及び第２トランジスタを有し、
    　前記第２差動トランジスタ対は、第３トランジスタ及び第４トランジスタを有し、
    　前記コンパレータは、
    　前記第１トランジスタのゲートと前記画素信号選択器の出力ノードとの間に直列に接続される第１スイッチ及び第１キャパシタと、
    　前記第２トランジスタのゲートと前記参照信号の入力ノードとの間に直列に接続される第２スイッチ及び第２キャパシタと、
    　前記第３トランジスタのゲートと前記画素信号選択器の出力ノードとの間に直列に接続される第３スイッチ及び第３キャパシタと、
    　前記第４トランジスタのゲートと前記参照信号の入力ノードとの間に直列に接続される第４スイッチ及び第４キャパシタと、
    　前記第１トランジスタのゲートとドレインを短絡させるか否かを切り替える第５スイッチと、
    　前記第２トランジスタのゲートとドレインを短絡させるか否かを切り替える第６スイッチと、
    　前記第３トランジスタのゲートとドレインを短絡させるか否かを切り替える第７スイッチと、
    　前記第４トランジスタのゲートとドレインを短絡させるか否かを切り替える第８スイッチと、を有する、請求項１０に記載の撮像装置。
  12. 　前記コンパレータは、各画素で撮像を開始する際に、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、及び前記第４スイッチをオフ、前記第５スイッチ及び前記第６スイッチをオンするとともに、前記第７スイッチ及び前記第８スイッチをいったんオンした後にオフして、前記画素信号選択器が選択した前記第２画素信号に応じた電荷を前記第３キャパシタに蓄積するとともに、前記参照信号に応じた電荷を前記第４キャパシタに蓄積する、請求項１１に記載の撮像装置。
  13. 　前記画素信号選択器で選択された画素信号を交互に保持する第１及び第２の保持回路と、前記第１及び第２の保持回路で保持された画素信号を交互に選択して出力するサンプルホールド選択器と、を有するサンプルホールド回路を備え、
    　前記アナログ－デジタル変換器は、前記サンプルホールド回路の出力信号を前記デジタル画素信号に変換する、請求項１に記載の撮像装置。
  14. 　前記第１及び第２の保持回路のうち一方が、保持していた画素信号を前記アナログ－デジタル変換器に入力する期間内に、前記第１及び第２の保持回路のうち他方は前記画素信号選択器で選択された画素信号を保持する、請求項１３に記載の撮像装置。
  15. 　前記アナログ－デジタル変換器は、
    　前記サンプルホールド回路の出力信号と前記参照信号とを比較するコンパレータと、
    　前記コンパレータにて前記出力信号と前記参照信号との一致が検出されるまで、カウント動作を行うカウンタと、を有し、
    　前記カウンタのカウント値に基づいて、前記画素信号選択器で選択された画素信号に応じた前記デジタル画素信号を生成する、請求項１３に記載の撮像装置。
  16. 　前記コンパレータは、前記サンプルホールド回路の出力信号と前記参照信号との比較により、撮像開始時点の照度が所定の基準レベル以上か否かを判定し、
    　前記画素信号選択器は、撮像開始時点の照度が前記基準レベル以上の場合には、前記第２画素信号を選択し、前記照度が前記基準レベル未満の場合には、前記第１画素信号を選択する、請求項１５に記載の撮像装置。
  17. 　前記第１光電変換部で光電変換された電荷を蓄積する第１浮遊拡散領域と、
    　前記第２光電変換部で光電変換された電荷を蓄積する第２浮遊拡散領域と、を備え、
    　前記画素信号選択器は、前記第２光電変換部で光電変換されて前記第２浮遊拡散領域に蓄積された電荷に応じた前記第２画素信号と前記参照信号とを前記コンパレータで比較した結果に基づいて、前記第１画素信号又は前記第２画素信号を選択する、請求項１６に記載の撮像装置。
  18. 　前記第１の保持回路は、撮像を開始する際に、前記第２浮遊拡散領域の電荷を排出した状態での前記第２浮遊拡散領域の電位に応じた前記第２画素信号を保持し、その後に前記保持された第２画素信号を前記コンパレータに入力し、
    　前記第２の保持回路は、前記第１の保持回路が前記第２画素信号を前記コンパレータに入力するタイミングに同期して、前記第２光電変換部で光電変換されて前記第２浮遊拡散領域に蓄積された電荷に応じた前記第２画素信号を保持し、その後に前記保持された第２画素信号を前記コンパレータに入力し、
    　前記画素信号選択器は、前記第２の保持回路から出力された前記第２画素信号と前記参照信号とを前記コンパレータで比較した結果に基づいて、前記第１画素信号又は前記第２画素信号を選択する、請求項１７に記載の撮像装置。
  19. 　前記サンプルホールド回路は、前記画素信号選択器で選択された画素信号の少なくとも一部を保持することなく出力することが可能であり、
    　前記サンプルホールド回路は、前記コンパレータにて前記第２画素信号が前記参照信号未満と判定されると、前記画素信号選択器で選択された画素信号の少なくとも一部を保持することなく前記コンパレータに入力する、請求項１６に記載の撮像装置。
  20. 　撮像された画素信号に応じたデジタル画素信号を出力する撮像装置と、
    　前記デジタル画素信号に基づいて信号処理を行う信号処理部と、を備える電子機器であって、
    　前記撮像装置は、
    　第１光電変換部と、
    　前記第１光電変換部で光電変換された電荷に応じた第１画素信号を第１信号線に出力する第１読出し回路と、
    　前記第１光電変換部よりも受光面積が小さい第２光電変換部と、
    　前記第２光電変換部で光電変換された電荷に応じた第２画素信号を第２信号線に出力する第２読出し回路と、
    　前記第２画素信号を参照信号と比較した結果に基づいて、前記第１画素信号又は前記第２画素信号を選択する画素信号選択器と、
    　前記画素信号選択器で選択された画素信号を、電位レベルが時間に応じて変化する参照信号と比較することにより、デジタル画素信号に変換するアナログ－デジタル変換器と、を有する、電子機器。
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