JP2020109971A - 撮像装置およびその駆動方法 - Google Patents

Abstract

【課題】高ダイナミックレンジ撮影を行うことが可能な撮像装置およびその駆動方法を提供する。【解決手段】撮像装置１００の単位画素３０は、第１の光電変換部４３と、接続部分を介して、第１の光電変換部に電気的に接続された第１の電荷検出回路５１と、一端が、接続部分に電気的に接続された第１の容量素子６と、を有する第１の撮像セル３１と、第２の光電変換部４３’と、第２の光電変換部に電気的に接続された第２の電荷検出回路５１’と、を有する第２の撮像セル３１’と、を備える。【選択図】図５

Description

本開示は、光電変換膜を有する撮像装置およびその駆動方法に関する。

自然界に存在する被写体のダイナミックレンジは広い。例えば車載用の撮像装置には、被写体の明るさが刻々と変化するので、明るい被写体と暗い被写体とを同時に撮像すること（高ダイナミックレンジ）が求められる。高ダイナミックレンジを実現するために、特許文献１および２は以下のような方法を提案している。

特許文献１および２に開示された撮像装置では、シリコンフォトダイオードが用いられる。特許文献１では、露光時間（以下、「蓄積時間」と称する場合がある。）が互いに異なる画像を合成することによって広いダイナミックレンジを得ることができる。その手法はすでに実用化に至っている。また、特許文献２では、１画素内に配置された感度の異なる複数の撮像セルから得られる画像を合成してダイナミックレンジを拡大する。

特許文献３は、高ダイナミックレンジを阻害するシリコンフォトダイオードの代わりに、光電変換膜を有する積層型センサを提案している。

特開昭６２−１０８６７８号公報 特開２００８−９９０７３号公報 特開２００７−５９４６５号公報 特開２０１２−１９１６７号公報

上述した従来の撮像装置では、さらなる高ダイナミックレンジ撮影の向上が求められていた。本願の限定的ではないある例示的な一実施形態は、高ダイナミックレンジ撮影を行うことが可能な撮像装置およびその駆動方法を提供する。

上記課題を解決するために、本開示の一態様による撮像装置は、第１の光電変換部と、接続部分を介して、第１の光電変換部に電気的に接続された第１の電荷検出回路と、一端が、接続部分に電気的に接続された第１の容量素子と、を有する第１の撮像セルと、第２の光電変換部と、第２の光電変換部に電気的に接続された第２の電荷検出回路と、を有する第２の撮像セルと、を備える。

上述の一般的かつ特定の態様は、撮像装置の駆動方法を用いて実現され得る。

本開示の一態様によれば、高ダイナミックレンジ撮影を行うことが可能な撮像装置およびその駆動方法を提供できる。

従来の撮像セル特性と、望ましい撮像セル特性との違いを説明するための図である。 従来の撮像セル特性と、さらに望ましい撮像セル特性との違いを説明するための図である。 電荷蓄積ノードの容量と飽和電子数（ｅｌｅ）およびランダムノイズ（ｅｌｅ）との関係を示す模式図である。 例示的な第１の実施形態による撮像装置１００の構造の一例を示す模式図である。 単位画素３０の回路構成を示す模式図である。 単位画素３０のデバイス構成を示す断面模式図である。 Ｐ型シリコン基板１の垂直方向から見たときの単位画素３０内の画素電極の平面形状を示す模式図である。 単位画素３０全体での集光率を１００％として規格化したとき、第１の画素電極７の半径を変化させた場合の第１の画素電極７の集光率の特性を示すグラフである。 単位画素３０における第１の電荷検出回路５１および第２の電荷検出回路５１’のそれぞれの占有面積を示す模式図である。 撮像装置１００における１サイクル期間の露光および読み出し動作を示す動作シーケンス図である。 画素電極の変形例として、ドーナツ形状を有する第１の画素電極７の平面形状を示す模式図である。 画素電極の変形例として、十字形状を有する第１の画素電極７の平面形状を示す模式図である。 画素電極の変形例として、切り欠き形状を有する第１の画素電極７の平面形状を示す模式図である。 マイクロレンズ１２をなくしたときの画素電極の形状の一例を示す模式図である。 マイクロレンズ１２をなくしたときの画素電極の形状の他の一例を示す模式図である。 例示的な第２の実施形態による単位画素３０Ａのデバイス構成を示す断面模式図である。 第２の実施形態の変形例による３×３の単位画素３０Ｂに着目し、撮像装置１００におけるそのレイアウトの様子を示す模式図である。 例示的な第２の実施形態の変形例による単位画素３０Ｂのデバイス構成を示す断面模式図である。 図１４に示されるＡ−Ａ’線に沿った単位画素３０Ｂの断面を示す断面模式図である。 例示的な第２の実施形態の他の変形例による単位画素３０Ｃのデバイス構成を示す断面模式図である。 例示的な第３の実施形態による撮像装置１００を搭載した撮像モジュール２００の機能ブロックを模式的に示す図である。

まず、本願発明者が考察した従来技術の問題点を説明する。

特許文献１に開示された画像合成では、複数の画像データが時系列に取得される。そのため、一枚の合成画像を得るには通常の撮像時間の数倍の時間が必要となる。また、時間差のある画像を合成するので画像の同時性が損なわれ、動きのある被写体の画像に乱れが生じてしまう。

特許文献２では、感度および飽和電子数が同一である、同じ大きさの複数のフォトダイオードを用いている。それぞれのフォトダイオードに入射する光量を大小の２種類に分けるオンチップトップレンズを備えている。この構成によれば、複数の撮像セルの間では実
効的に感度が異なるように見せかけられる。１画素上に２つのセルが搭載されているので、同時に撮像が可能となり、画像の同時性は確保される。

一方、１画素内に２つのセルを配置する必要があるので、フォトダイオードの面積は従来と比べて１／２以下にならざるを得なくなる。フォトダイオードの面積と、感度または飽和電子数とは、略比例関係にある。その結果、フォトダイオードの面積が１／２以下になれば、感度および飽和電子数も従来の１／２以下となる。

図１は、従来の撮像セル特性と、望ましい撮像セル特性とを模式的に示している。横軸は感度を示し、縦軸は飽和電子数を示している。ここでいう、感度とは、撮像装置（イメージセンサ）の特性を示す指標の１つであり、入射光に対して撮像セルに発生する電荷（電子正孔対）の数を意味する。感度は一般的に単位（ｅ^-／Ｌｕｘ・ｓｅｃ）で表される
。また、飽和電子数とは、撮像セルに蓄積される電子数の許容量を意味し、単位（ｅ^-）
で表される。感度および飽和電子数は原則、光電変換素子の有効面積に比例する。ただし、感度は、マイクロレンズの設計にも依存する。

単一の画素内に１つの撮像セルを有する通常のセル（以下、「通常セル」と称する。）に対し、高ダイナミックレンジ（ＨＤＲ：Ｈｉｇｈ Ｄｙｎａｍｉｃ Ｒａｎｇｅ）撮影では、単一の画素内の２つの撮像セルを用いる。これら２つの撮像セルはそれぞれ、（ａ）通常セルと同程度の感度および飽和電子数である撮像セル特性と、（ｂ）飽和電子数は通常セルと同程度であり、感度は通常セルと比べて低い撮像セル特性と、を備えていることが望ましい。図中の「ａ」および「ｂ」はその望ましい組み合わせを示している。

図１中の「ａ’」および「ｂ’」は、特許文献２における２つの撮像セルの組み合わせを示している。上述したとおり、各撮像セル（フォトダイオード）の面積は、通常セルと比べて１／２以下になる。そのため、各撮像セルの感度は低下し、飽和電子数も減少する。これは、望ましい特性から乖離してしまうことを意味している。このように、特許文献２における撮像セルの特性は、要求される特性と比べると著しく劣る。

図２は、従来の撮像セル特性と、さらに望ましい撮像セル特性とを模式的に示している。図２の「ｂ」に示すように、感度を低下させることにより、入射光の光量が高いときに発生し得る飽和が緩和される。加えて、飽和電子数そのものを増大できれば、ダイナミックレンジはさらに拡大する。

下記の表１は、フォトダイオードを有する従来のＳｉセンサと特許文献３に開示された光電変換膜を有する積層型センサとを比較して素子機能およびセンサ性能を決定するそれぞれの要因を表している。表１から分かるように、従来のＳｉセンサでは、感度・飽和電子数はいずれもフォトダイオードの性能によって決定される。これに対して、光電変換膜を有する積層型センサでは、感度は光電変換膜の面積とその量子効率に依存し、飽和電子数は電荷蓄積ノードの容量に依存する。そのため、電荷蓄積ノードの容量が増大すれば、飽和電子数は増加する。このように、積層型センサにおいては、飽和電子数が光電変換膜の性能に依存しないため、本質的には飽和電子数を増加させることができる。しかしながら、電荷蓄積ノードの容量を増大させると、大きな副作用が発生する。

図３は、電荷蓄積ノードの容量と、飽和電子数（ｅ^-）およびランダムノイズ（ｅ^-）との関係を模式的に示している。横軸は電荷蓄積ノードの容量を示し、縦軸は飽和電子数およびランダムノイズを示している。電荷蓄積ノードの容量を大きくすることにより、飽和電子数を増大させることは可能であるが、それと同時にランダムノイズが増大してしまうという課題が発生する。

ランダムノイズには主に、電荷検出回路が電荷蓄積ノードに蓄積された電荷を読み出すとき、つまり転送するときに発生するノイズ、および電荷検出回路が電荷蓄積ノードに蓄積された電荷をリセットするときに発生するノイズ（以下、「リセットノイズ」と呼ぶ。）などが含まれる。電荷蓄積ノードを大容量化すると、飽和電子数は増大できるが、電荷蓄積ノード電圧の変化量に対する、蓄積電荷数の変化量の割合は大きくなる。電荷検出回路で発生するノイズは電圧ノイズであり、その結果として蓄積電荷数に換算されたノイズは大きくなってしまう。

また、シリコンフォトダイオードを光電変換に用いるセンサでは、電荷の完全転送がなされるので、ＣＤＳ（相関２重サンプリング）がリセットノイズの抑制に効果的である。これに対し、光電変換膜を用いる積層型センサでは、電荷の完全転送はできないので、ＣＤＳを用いてリセットノイズをキャンセルできない。そのため、詳細は後述するが、例えば特許文献４で提案されているようなフィードバックを用いたノイズキャンセルが必要である。しかし、上述したように、電荷蓄積ノードを大容量化すると、蓄積電荷数の変化量に対する電荷蓄積ノード電圧の変化量の割合は小さくなるので、フィードバックによってリセットノイズが十分に抑制される効果が得られなくなる。

以下、図面を参照しながら、本開示による実施形態を説明する。なお、本開示は、以下の実施形態に限定されない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、一の実施形態と他の実施形態とを組み合わせることも可能である。以下の説明において、同一または類似する構成要素については同一の参照符号を付している。また、重複する説明は省略する場合がある。

（第１の実施形態）
図４から図１２Ｂを参照して、本実施形態による撮像装置１００の構造、機能および駆動方法を説明する。以下、半導体基板としてＰ型シリコンの基板を用いた例を説明する。また、信号電荷として正孔を利用する例を示す。なお、信号電荷として電子を用いても構
わない。

（撮像装置１００の構造）
まず、図４を参照しながら、撮像装置１００の構造を説明する。

図４は、撮像装置１００の構造の一例を模式的に示している。撮像装置１００は、２次元に配列された複数の単位画素３０を備えている。なお、実際には、数百万個の単位画素３０が２次元に配列され得るが、図４は、そのうちの２×２の行列状に配置された単位画素３０を示している。なお、撮像装置１００は、ラインセンサであっても構わない。その場合、複数の単位画素３０は、１次元（行方向または列方向）に配列され得る。

単位画素３０は、第１の撮像セル３１および第２の撮像セル３１’を含んでいる。第１の撮像セル３１は高飽和に対応した撮像セルであり、第２の撮像セル３１’は低ノイズに対応した撮像セルである。典型的には、第１の撮像セル３１は低感度用の撮像セルとして機能し、第２の撮像セル３１’は高感度用の撮像セルとして機能する。撮像装置１００は、第１の撮像セル３１用に、行毎に配置された複数のリセット信号線４７および複数のアドレス信号線４８と、列毎に配置された複数の垂直信号線４５、電源配線４６および複数のフィードバック信号線４９と、を備えている。また、撮像装置１００は、第２の撮像セル３１’用に、行毎に配置された複数のリセット信号線４７’および複数のアドレス信号線４８’と、列毎に配置された複数の垂直信号線４５’、電源配線４６’および複数のフィードバック信号線４９’と、を備えている。

撮像装置１００には、第１の撮像セル３１からの信号を処理する第１の周辺回路と、第２の撮像セル３１’からの信号を処理する第２の周辺回路とがそれぞれ個別に設けられている。第１の周辺回路は、第１の垂直走査回路５２、第１の水平走査回路５３および第１の列ＡＤ変換回路５４を有し、第２の周辺回路は、第２の垂直走査回路５２’、第２の水平走査回路５３’および第２の列ＡＤ変換回路５４’を有している。ただし、第１の撮像セル３１と第２の撮像セル３１’とのアドレス信号線は画素の構成次第で共通にすることが可能である。

第１の撮像セル３１に着目すると、第１の垂直走査回路５２は、複数のリセット信号線４７および複数のアドレス信号線４８を制御する。垂直信号線４５は第１の水平走査回路５３に接続され、画素信号を第１の水平走査回路５３に伝達する。電源配線４６は、すべての単位画素３０に電源電圧を供給する。フィードバック信号線４９は、後述するフィードバックアンプ５０からのフィードバック信号を単位画素３０の第１の撮像セル３１に伝達する。第２の撮像セル３１’においても、第１の撮像セル３１と同様に各種の信号線が配線されており、それぞれの回路が各信号線を制御する。

（第１および第２の撮像セル３１、３１’の回路構成）
次に、図５を参照しながら、第１および第２の撮像セル３１、３１’の回路構成の一例を説明する。なお、第１および第２の撮像セル３１、３１’はそれぞれ、独立した実質的に同じ回路構成を有している。

図５は、単位画素３０の拡大図であり、第１および第２の撮像セル３１、３１’の回路構成を模式的に示している。第１の撮像セル３１は、容量素子、第１の光電変換部４３および第１の電荷検出回路５１を含み、第２の撮像セル３１’は、第２の光電変換部４３’および第２の電荷検出回路５１’を含んでいる。容量素子は、例えば後述するＭＯＭ容量６である。以下、第１の撮像セル３１に着目して回路構成を説明する。

第１の電荷検出回路５１は、増幅トランジスタ４０と、リセットトランジスタ４１と、
アドレストランジスタ４２とを含んでいる。

第１の光電変換部４３は、リセットトランジスタ４１のドレイン電極と、増幅トランジスタ４０のゲート電極とに電気的に接続されており、第１の撮像セル３１に入射する光（入射光）を光電変換する。第１の光電変換部４３は、入射光の光量に応じた信号電荷を生成する。生成された信号電荷は、電荷蓄積ノード４４によって蓄積される。

電源配線４６は、増幅トランジスタ４０のソース電極に接続されている。電源配線４６は、列方向に配線されている。これは以下の理由による。第１の撮像セル３１は行単位で選択される。そのため、電源配線４６を行方向に配線すると、一行分の画素駆動電流がすべて１本の電源配線４６に流れて電圧降下が大きくなるからである。電源配線４６により、撮像装置１００におけるすべての第１の撮像セル３１内の増幅トランジスタ４０に共通のソースフォロア電源電圧が印加される。

増幅トランジスタ４０は、電荷蓄積ノード４４に蓄積された信号電荷の量に応じた信号電圧を増幅する。

リセットトランジスタ４１のゲート電極は、リセット信号線４７を介して第１の垂直走査回路５２に接続され、ソース電極は、フィードバック信号線４９に接続されている。リセットトランジスタ４１は、電荷蓄積ノード４４に蓄積された電荷をリセット（初期化）する。換言すると、リセットトランジスタ４１は、増幅トランジスタ４０のゲート電極の電位をリセットする。

アドレストランジスタ４２のゲート電極は、アドレス信号線４８を介して第１の垂直走査回路５２に接続され、ドレイン電極は、垂直信号線４５を介して第１の水平走査回路５３に接続されている。アドレストランジスタ４２は、増幅トランジスタ４０の出力電圧を垂直信号線４５に選択的に出力する。

第１の垂直走査回路５２は、アドレストランジスタ４２のオンおよびオフを制御する行選択信号をアドレストランジスタ４２のゲート電極に印加する。これにより、垂直方向（列方向）に読み出し対象の行が走査され、読み出し対象の行が選択される。選択された行の単位画素３０から垂直信号線４５に信号電圧が読み出される。また、第１の垂直走査回路５２は、リセットトランジスタ４１のオンおよびオフを制御するリセット信号をリセットトランジスタ４１のゲート電極に印加する。これにより、リセット動作の対象となる単位画素３０の第１の撮像セル３１の行が選択される。

第１の列ＡＤ変換回路５４は、行毎に第１の撮像セル３１から垂直信号線４５に読み出された信号に対し、例えば相関２重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）などを行う。第１の水平走査回路５３は、第１の列ＡＤ変換回路５４で処理された信号の読み出しを駆動する。

（単位画素３０のデバイス構造）
図６は、本実施形態による撮像装置１００中の単位画素３０のデバイス構造の断面を模式的に示している。

単位画素３０は、典型的にはＰ型シリコン基板１、第１の撮像セル３１、第２の撮像セル３１’、光電変換膜９、上部電極１０、カラーフィルタ１１、およびマイクロレンズ１２を有している。ただし、モノクロ撮像だけを行う場合、カラーフィルタ１１は設けられていなくてもよい。また、マイクロレンズによる集光を行わない場合、マイクロレンズ１２は設けられていなくてもよい。

光電変換部は、光電変換膜９、上部電極１０、第１の画素電極７および第２の画素電極８によって形成されている。光電変換部は、第１の撮像セル３１の第１の光電変換部４３と第２の撮像セル３１’の第２の光電変換部４３’とを有している。光電変換膜９は、第１の撮像セル３１用の第１の光電変換領域３３と、第２の撮像セル３１’用の第２の光電変換領域３３’とを含んでいる。第１の光電変換領域３３は、第１の画素電極７と接している。第２の光電変換領域３３’は、第２の画素電極８と接している。本実施形態では、第１の撮像セル３１の感度は、第２の撮像セル３１’の感度よりも低い。また、第１の撮像セル３１の電荷蓄積ノードの容量は、第２の撮像セル３１’の電荷蓄積ノードの容量よりも大きい。

図６の断面図からは、第１の画素電極７は、第２の画素電極８を間に介して２つに分かれているように見える。しかし実際は、図６における２つの第１の画素電極７は、電気的に等電位であり、単一の画素電極である。

マイクロレンズ１２は、光電変換部全体を覆うようにＰ型シリコン基板１に支持されている。このように、第１の撮像セル３１および第２の撮像セル３１’は共通のマイクロレンズ１２を有している。マイクロレンズ１２は、単位画素３０への入射光を単位画素３０の中央（第２の画素電極８）に集光する。第２の画素電極８は、マイクロレンズ１２の光軸上に配置されてもよい。

光電変換膜９は、Ｐ型シリコン基板１の上方に積層されている。光電変換膜９は、例えば有機材料またはアモルファスシリコンから形成され得る。光電変換膜９は、外部からの入射光を光電変換する。第１の画素電極７および第２の画素電極８は、光電変換膜９のＰ型シリコン基板１側の面に接している。言い換えると、第１の画素電極７および第２の画素電極８は、Ｐ型シリコン基板１と光電変換膜９との間に配置されている。第１の画素電極７は第１の光電変換領域３３に発生した信号電荷を収集する。また第２の画素電極８は第２の光電変換領域３３’に発生した信号電荷を収集する。

上部電極１０は透明電極であり、光電変換膜９における第１の画素電極７および第２の画素電極８に対向する面に接して形成されている。上部電極１０には、正の定電圧が印加され、第１の画素電極７および第２の画素電極８には、負の定電圧が印加される。これにより、光電変換膜９には電子正孔対が光電変換により発生する。第１の画素電極７上の第１の光電変換領域３３で発生した正孔は、第１の画素電極７に移動する。第２の画素電極８上の第２の光電変換領域３３’で発生した正孔は、第２の画素電極８に移動する。

第１の撮像セル３１は、単位画素３０の領域の内、第２の撮像セル３１’以外の領域を含んでいる。第１の撮像セル３１は、第１の光電変換領域３３と、第１の画素電極７と、第１の電荷蓄積ノード３２と、第１の電荷検出回路５１と、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）分離層２とを含んでいる。

第１の電荷検出回路５１は、Ｐ型シリコン基板１に形成されている。第１の電荷検出回路５１は、第１の電荷蓄積ノード３２を介して第１の画素電極７に電気的に接続されている。図中の第１の拡散層２２は、第１のリセットトランジスタ４１（図５を参照）のＮ型のソース領域である。また、矢印は、第１の増幅トランジスタ４０（図５を参照）のゲート幅を示している。なお、第１の増幅トランジスタ４０のドレインおよびソース領域などは紙面に垂直な方向に配置されていて、図示されていない。

第１の電荷蓄積ノード３２は、第１の画素電極７に移動した電荷（正孔）を蓄積する。第１の電荷蓄積ノード３２以外に、第１の画素電極７、第１の拡散層２２、第１の増幅ト
ランジスタ４０のゲート電極３およびこれらを電気的に接続する配線（不図示）も、正孔を蓄積する電荷蓄積ノードとして機能し得る。これらの電荷蓄積ノードとして機能するものを総称して「電荷蓄積ノード４４」（図５を参照）と称する。ゲート電極３はポリシリコンから形成され得る。

第１の撮像セル３１は、第１の電荷検出回路５１と第１の画素電極７との間に、一端が電気的に接続されたＭＯＭ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｍｅｔａｌ）容量６をさらに含んでいる。ＭＯＭ容量６により、電荷蓄積ノード４４の容量は増加する。その結果、図３に示されるように第１の撮像セル３１の飽和電子数を増大させることができる。第１の撮像セル３１は高飽和に対応した撮像セルとして機能する。

第２の撮像セル３１’は、第２の光電変換領域３３’と、第２の画素電極８と、第２の電荷蓄積ノード３２’と、第２の電荷検出回路５１’と、ＳＴＩ分離層２と、を含んでいる。

第２の電荷検出回路５１’は、Ｐ型シリコン基板１に形成されている。第２の電荷検出回路５１’は、第２の電荷蓄積ノード３２’を介して第２の画素電極８に電気的に接続されている。図中の第２の拡散層２３は、第２のリセットトランジスタ４１’（図５を参照）のＮ型のソース領域である。

第２の電荷蓄積ノード３２’は、第２の画素電極８に移動した正孔を蓄積する。第２の電荷蓄積ノード３２’以外に、第２の画素電極８、第２の拡散層２３、第２の増幅トランジスタ４０’のゲート電極３およびこれらを電気的に接続する配線（不図示）も、正孔を蓄積する電荷蓄積ノードとして機能し得る。これらを総称して「電荷蓄積ノード４４’」（図５を参照）と称する。

第２の撮像セル３１’には、ＭＯＭ容量などの容量素子は設けていない。図３に示されるように、第２の撮像セル３１’において電荷蓄積ノード４４’の容量を相対的に小さくすることで、ランダムノイズを抑制できる。第２の撮像セル３１’は低ノイズに対応した撮像セルとして機能する。

第１の電荷蓄積ノード３２および第２の電荷蓄積ノード３２’は、コンタクトプラグ５を介してローカル配線４に接続されている。第１の電荷蓄積ノード３２は、ローカル配線４を介してゲート電極３および第１の拡散層２２に電気的に接続されている。また、第２の電荷蓄積ノード３２’は、ローカル配線４を介してゲート電極３および第２の拡散層２３に電気的に接続されている。なお、ローカル配線４は、ポリシリコンから形成され得る。

図７は、Ｐ型シリコン基板１の法線方向から見たときの単位画素３０内の画素電極（第１の画素電極７および第２の画素電極８）の平面形状を示している。第２の画素電極８は、単位画素３０の中央に配置され、略円形状を有している。その半径は、例えば０．７５μｍである。第１の画素電極７は、第２の画素電極８を取り囲むように間隙を介して配置されている。第２の画素電極８の面積は、第１の画素電極７の面積よりも小さい。

単位画素３０の一辺の長さＷは、例えば３μｍである。単位画素３０は、３層Ｃｕ配線を含んでいる。長さＷは、隣接する単位画素３０の中心の間の距離（画素ピッチ）に相当する。

本実施形態では、第１の画素電極７の面積は、第２の画素電極８の面積よりも大きい。また、マイクロレンズ１２により光が集光される領域（単位画素３０の中央近辺）に第２
の画素電極８を配置している。このように配置することにより、マイクロレンズ１２の集光を利用して、面積の小さい第２の撮像セル３１’を高感度用の撮像セルとして機能させ、第１の撮像セル３１を低感度用の撮像セルとして機能させている。その結果、第１の撮像セル３１によって低感度の画像を撮像し、第２の画像セル３１’によって高感度の画像を撮像することができる。例えば、高感度の画像とは、暗い環境下で得られる暗い被写体などの画像を指し、低感度の画像とは、明るい環境下で得られる明るい被写体など画像を指す。

ここで、図８を参照して、第１の撮像セル３１および第２の撮像セル３１’の感度をより詳細に説明する。

図８は、単位画素３０全体での集光率を１００％として規格化したとき、第２の画素電極８の半径と第２の画素電極８の集光率との関係を示している。横軸は第２の画素電極８の半径（μｍ）を示し、縦軸は第２の画素電極８の集光率（％）を示している。

第２の画素電極８の半径が０．７５μｍであるとき、その面積は画素単位３０全体の面積の２０％程度となる。その場合でも、９０％以上の高い集光率が得られることが分かる。マイクロレンズ１２により入射光は主に画素中央に集光されるからである。集光率は、画素電極上の光電変換膜に発生する電荷（正孔）数に比例する。マイクロレンズ１２により光が集光されている限り、第２の画素電極８の面積が小さくても９０％以上の高い感度が維持される。

これに対して、第１の画素電極７の面積は単位画素３０全体の面積の８０％を占める。しかしながら、第１の画素電極７上の第１の光電変換領域３３には入射光の１０％以下の光しか入射しないので、第１の撮像セル３１の感度は１０％以下に低下する。このように、第１の撮像セル３１と第２の撮像セル３１’との間において略１桁の感度差を生じさせることができる。

なお、単位画素３０の各電極および各配線の材料として、シリコン半導体デバイスの製造に一般に用いられる材料を広く利用することができる。

再び、図５を参照する。

撮像装置１００では、信号電荷を転送またはリセットするときに、ランダムノイズが発生し得る。ただし、以下においては、信号電荷をリセットするときに発生するリセットノイズに主に起因したランダムノイズを説明する。

リセット時にランダムノイズが残存すると、次に電荷蓄積ノード４４に蓄積される信号電荷には残存したノイズが加算され得る。その場合、信号電荷を読み出すときにランダムノイズが重畳された信号が出力される。

撮像装置１００は、このランダムノイズを除去するためにフィードバック回路を備えている。以下、フィードバック回路によるフィードバック動作を説明する。

フィードバック回路はフィードバックアンプ５０を含んでいる。フィードバックアンプ５０は、単位画素３０の各列に対応して設けられている。フィードバックアンプ５０の負側の入力端子は、対応した垂直信号線４５に接続されている。また、フィードバックアンプ５０の出力端子と、リセットトランジスタ４１のソース電極とは、フィードバック信号線４９によってスイッチを介して接続されている。従って、フィードバックアンプ５０は、増幅トランジスタ４０と、アドレストランジスタ４２と、リセットトランジスタ４１と
が導通状態にあるときに、アドレストランジスタ４２の出力値を負端子に受ける。増幅トランジスタ４０のゲート電位が所定のフィードバック電圧となるように、フィードバックアンプ５０はフィードバック動作を行う。

撮像装置１００では、第１の垂直走査回路５２により選択された１行分の単位画素３０が選択される。選択された単位画素３０内の第１の光電変換部４３で光電変換された信号電荷が増幅トランジスタ４０によって増幅される。単位画素３０内の信号電荷が、アドレストランジスタ４２を介して垂直信号線４５に出力される。

出力された信号電荷は、第１の水平走査回路５３により選択されて外部に出力される。また、第１の撮像セル３１内の信号電荷は、リセットトランジスタ４１をオン状態とすることにより排出される。その際、リセットトランジスタ４１からｋＴＣ雑音と呼ばれる大きな熱雑音（ランダムノイズ）が発生する。この熱雑音は、リセット動作後においても電荷蓄積ノード４４に残留している。

この熱雑音を抑えるために、垂直信号線４５をフィードバックアンプ５０の負側の入力端子に接続させている。負側の入力端子への電圧値は、フィードバックアンプ５０により反転増幅される。電荷蓄積ノード４４の電荷がリセットトランジスタ４１によってリセットされるとき、３つのトランジスタは導通状態になる。反転増幅された信号はフィードバック信号線４９を介してリセットトランジスタ４１のソース電極にフィードバックされている。具体的には、電荷蓄積ノード４４に発生するランダムノイズは、増幅トランジスタ４０、アドレストランジスタ４２、垂直信号線４５、フィードバックアンプ５０およびフィードバック信号線４９を介してリセットトランジスタ４１のソース電極に負帰還される。電荷蓄積ノード４４のノイズ成分が打ち消され、ランダムノイズを負帰還制御により抑圧することができる。なお、熱雑音の交流成分がリセットトランジスタ４１のソース電極にフィードバックされる。直流成分は、０Ｖ近傍の正電圧である。

上述したように、飽和電子数は光電変換膜９で発生した電荷（正孔）を蓄積する電荷蓄積ノード４４の容量によって決定される。

再び、図６を参照する。

第１の撮像セル３１における電荷蓄積ノード４４の容量は主に、第１の画素電極７と上部電極１０との間の容量、第１の画素電極７と第２の画素電極８との間の容量、第１の画素電極７と、隣接する単位画素３０の第１の画素電極７との間の容量、Ｃｕ配線間の寄生容量、第１の増幅トランジスタ４０のゲート容量、および第１の拡散層２２の接合容量の成分を含んでいる。第２の撮像セル３１’における電荷蓄積ノード４４’の容量は主に、第２の画素電極８と上部電極１０との間の容量、第１の画素電極７と第２の画素電極８との間の容量、Ｃｕ配線間の寄生容量、第２の増幅トランジスタ４０’のゲート容量、および第２の拡散層２３の接合容量の成分を含んでいる。この内、電荷蓄積ノード４４および４４’のそれぞれの容量に占める割合が大きい成分は、第１の画素電極７と第２の画素電極８とに関係する容量成分である。

第１の撮像セル３１は光量の高い、明るい被写体を撮像する撮像領域として機能する。第１の撮像セル３１に求められる望ましい特性は、飽和電子数が高いこと（高飽和）である。本実施形態では、図７に示されるように、入射光がマイクロレンズ１２により集光される単位画素３０の中央領域を避けるようにその領域の外側に第１の画素電極７を配置しているので、第１の画素電極７の面積を十分に確保できる。その結果、第１の撮像セル３１において電荷蓄積ノード４４の容量が増えるので、高飽和な望ましい特性を得ることができる。

また、図６に示されるように、第１の画素電極７にＭＯＭ容量６を電気的に接続することにより、第１の撮像セル３１の電荷蓄積ノード４４の容量をさらに大きくしている。第２の撮像セル３１’の電荷蓄積ノード４４’の容量は、ノイズを抑制するため小さくする必要がある。電荷蓄積ノード４４’の容量が小さいと、隣接する電荷蓄積ノード４４’間の、電気的な容量カップリングは小さくなる。しかし、電荷蓄積ノード４４’の電圧に対する互いの影響は大きくなる。ＭＯＭ容量６を、隣接する第２の撮像セル３１’のＣｕ配線間に配置することにより、隣接する電荷蓄積ノード４４’間の容量カップリングを抑制し、混色を抑制することができる。なお、ＭＯＭ容量６により、第１の撮像セル３１の電荷蓄積ノード４４と、第２の撮像セル３１’の電荷蓄積ノード４４’との間の容量カップリングは増加する。しかし、第１の撮像セル３１の電荷蓄積ノード４４の容量が大きいため、電荷蓄積ノード４４の電圧の振れ幅は小さくなり、混色への影響は軽微である。

一方、第２の撮像セル３１’は光量の低い、暗い被写体を撮像する撮像領域として機能する。第２の撮像セル３１’に求められる望ましい特性は、ランダムノイズが小さいことである。飽和電子数は低くても、つまり低飽和でも良い。

図７および図８に示されたように、第２の画素電極８では、マイクロレンズ１２による集光を利用して、比較的小さい面積で高感度を実現できる。また、図３に示されるように、第２の画素電極８の面積を小さくすることにより、第２の撮像セル３１’では電荷蓄積ノード４４’の容量が抑制され、増幅トランジスタ４０’において比較的大きな変換ゲインが確保される。図５のフィードバック回路では、この変換ゲインが大きいほど、フィードバック回路の動作が有効となり、ランダムノイズを効果的に抑制することができる。

また、フィードバック回路では、増幅トランジスタ４０’の相互コンダクタンスｇｍを大きくするとトランジスタの駆動能力が高くなり、ランダムノイズをより抑制し易くなる。本実施形態では、第２の電荷検出回路５１’の面積を、第１の電荷検出回路５１の面積よりも大きくしている。具体的には、第２の撮像セル３１’内の増幅トランジスタ４０’のゲート幅を、第１の撮像セル３１内の増幅トランジスタ４０のゲート幅よりも大きくしている。その結果、増幅トランジスタ４０’に流れるドレイン電流が増えるので、増幅トランジスタ４０’の駆動能力を高めることができる。第２の撮像セル３１’では、低ノイズによる撮像を実現できる。

第２の撮像セル３１’と比べて、第１の撮像セル３１ではノイズが比較的大きくなる。ただし、高ダイナミックレンジの処理において、第１の撮像セル３１で得られた画像と、第２の撮像セル３１’で得られた画像とは合成される。その結果、合成後のＳ／Ｎは改善され、合成画像では第１の撮像セル３１に起因したノイズは問題とはならない。

図９は、単位画素３０における第１の電荷検出回路５１および第２の電荷検出回路５１’のそれぞれの占有面積を模式的に示している。領域６０は、第１の電荷検出回路５１の面積を示し、領域６１は、第２の電荷検出回路５１’の面積を示している。第１の電荷検出回路５１および第２の電荷検出回路５１’の面積のそれぞれは、Ｐ型シリコン基板１に形成された各トランジスタの面積の総和を意味する。第１の電荷検出回路５１を構成するトランジスタの占有面積を抑えることにより、第２の電荷検出回路５１’のトランジスタの占有面積を大きくすることができる。その結果、第２の電荷検出回路５１’の駆動能力を高めることができ、第２の撮像セル３１’では低ノイズによる撮像を実現できる。

（撮像装置１００の駆動方法）
図１０を参照しながら、撮像装置１００の動作シーケンスの一例を説明する。

図１０は、撮像装置１００における１サイクル（１フレーム）期間の露光および読み出し動作を模式的に示している。横軸は時間を示し、縦軸は読み出し行を示している。図１０は、いわゆるローリングシャッタ読み出しの様子を示している。撮像装置１００において、第１の撮像セル３１と第２の撮像セル３１’とを用いて同じタイミングで露光および読み出し動作を行えば、原則、ダイナミックレンジを拡大させることができる。

図６に示したデバイス構成においては第１の撮像セル３１と第２の撮像セル３１’との間において略１桁の感度差を生じさせたが、同じ露光および読み出しを行った場合でも、通常画素に対して略１桁ダイナミックレンジを向上させることができる。

本実施形態では、ダイナミックレンジをさらに拡大するために、第１の撮像セル３１と第２の撮像セル３１’とはそれぞれ独立した露光および読み出しタイミングを有している。撮像動作の１サイクルで、第２の撮像セル３１’に第１の蓄積時間Ｔ１において露光させて、第１の撮像セル３１に第１の蓄積時間Ｔ１よりも短い第２の蓄積時間Ｔ２、Ｔ３において露光させている。以下、具体的に説明する。

本実施形態では、例えば１サイクルは１／６０秒である。まず、第２の撮像セル３１’では、１サイクルに近い蓄積時間Ｔ１において露光がなされ、蓄積時間経過後、第２の撮像セル３１’内の電荷が行毎に順次読み出される（読み出し１）。行毎の読み出しが完了すると、その読み出し対象の行すべての第２の撮像セル３１’に蓄積された電荷がリセットされる。

第１の撮像セル３１では、いわゆる非破壊読み出しが１サイクルに少なくとも２回行われる。例えば、１サイクル期間の１／３０（１／１８００秒）の蓄積時間Ｔ２で１回目の露光が行われ、露光完了後に読み出しが行われる（読み出し２）。その後、蓄積電荷のリセットを行わずに、１サイクル期間の１／２（１／１２０秒）の蓄積時間Ｔ３で２回目の露光が行われ、露光完了後に読み出しが行われる（読み出し３）。このような動作シーケンスでは、１サイクル期間において露光時間の異なる３つの撮像データを取得できる。同じ露光および読み出しを行った場合には略１桁のダイナミックレンジ向上が可能であったが、これらの撮像データを合成することにより更に略１桁半、トータルで略２桁半、高ダイナミックレンジの画像を生成できる。

以下、図１１Ａから図１２Ｂを参照して、撮像装置１００の変形例を説明する。

図１１Ａから図１１Ｃはそれぞれ、第２の画素電極８の平面形状の変形例を示している。図示するように、第２の画素電極８の平面形状は円形状でなくてもよく、例えば図１１Ａに示されるようなドーナツ形状、図１１Ｂに示されるような十字形状、または図１１Ｃに示されるような切り欠き形状であってもよい。さらに、切り欠きは、矩形でなく円形であってもよい。このような形状によれば、光の入射角度の変化による、第１の撮像セル３１の感度の変化を抑えることができる。また、光の入射角度が変化しても、第２の撮像セル３１’の感度と、第１の撮像セル３１の感度との比を一定に維持できる。

本実施形態では、マイクロレンズ１２を用いて入射光を単位画素３０の中央に集光する例を説明したが、本開示はこれに限定されない。撮像装置１００はマイクロレンズ１２を備えていなくてもよい。光を集光しないとき、感度および飽和電子数は、画素電極の面積だけに依存し、それに略比例する。従って、マイクロレンズ１２をなくし、画素電極の面積比のみで感度比を設定することも可能である。

図１２Ａおよび図１２Ｂは、マイクロレンズ１２をなくしたときの画素電極の形状の一例を示している。図１２Ａに示すように第２の画素電極８を単位画素３０の中央に配置し
、間隙を介してその周囲に第１の画素電極７を配置してもよい。または、図１２Ｂに示すように第１の画素電極７を単位画素３０の中央に配置し、間隙を介してその周囲に第２の画素電極８を配置してもよい。第２の画素電極８の面積が第１の画素電極７の面積よりも大きい限りにおいて、画素電極の形状を任意に決定し得る。

なお、この構成によれば、第１の画素電極７の面積は小さくなり、セル感度および容量の両方が低下する。そこで、第１の画素電極７にＭＯＭ容量６を接続することにより、第１の撮像セル３１における電荷蓄積ノード４４の容量を大きくすることができる。

本実施形態では、第１の撮像セル３１と第２の撮像セル３１’との間で、ランダムノイズおよび飽和電子数が互いに異なる例を説明した。しかし、本開示はこれに限定されず、ランダムノイズおよび容量の少なくとも一方が互いに異なっていてもよい。本実施形態ではフィードバック回路を用いてランダムノイズを抑制するために第２の撮像セル３１’の電荷蓄積ノードの容量を抑制し、変換ゲインを高くしている。その結果として第２の撮像セル３１’の飽和電子数を小さくすることができる。ただし、外部メモリーを用いて撮像前後のデータの差分を取ることによりランダムノイズをキャンセルする場合は、第２の撮像セル３１’の電荷蓄積ノードの容量を抑制しなくてもよい。第２の撮像セル３１’にも容量素子（例えば、ＭＯＭ容量）を接続して飽和電子数を高くすることにより画像合成を容易化できる。また、例えば、マイクロレンズ１２を含まない構成において、第１の画素電極７と第２の画素電極との面積を同じにすれば、感度および容量は略同一になる。そこで、第１の画素電極７にＭＯＭ容量を接続することにより、第１の撮像セル３１における電荷蓄積ノード４４の容量が増える。つまり、第１の撮像セル３１と第２の撮像セル３１’との間で、容量だけを異ならせることができる。その場合、感度性能は劣ってしまうが、画像合成は容易化できる。

本開示において、「蓄積容量（ｓｔｏｒａｇｅ ｃａｐａｃｉｔａｎｃｅ）」とは、画素電極に接続された全ての容量成分を意味する。本実施形態において、第１の蓄積容量は、電荷蓄積ノード４４およびＭＯＭ容量６によって例示される。第２の蓄積容量は、電荷蓄積ノード４４’によって例示される。容量素子（ｃａｐａｃｉｔｏｒ）は、ＭＯＭ容量６によって例示される。

（第２の実施形態）
図１３から図１６を参照しながら、第２の実施形態による撮像装置１００を説明する。

第２の実施形態による単位画素３０Ａは、第１の撮像セル３１は容量素子としてＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）容量素子１３を有している点で第１の実施形態による単位画素３０とは異なる。以下、単位画素３０との差異点を中心に説明する。

図１３は、本実施形態による単位画素３０Ａのデバイス構造の断面を模式的に示している。第１の撮像セル３１は、容量素子としてＭＩＭ容量素子１３を有している。ＭＩＭ容量素子１３は、上部電極１４、下部電極１６および上部電極１４と下部電極１６とに挟まれた絶縁体１５を含む積層構造を有している。

絶縁体１５には、シリコン窒化膜、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、チタン酸ストロンチウム（ＳｒＴｉＯ）および酸化チタン（ＴｉＯ２）などの高誘電率材料が用いられる。なお、シリコン窒化膜は、アナログ回路用の容量として一般的に用いられている。酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の容量絶縁膜に用いられている。絶縁体１５にリーク電流があると、それに寄与した電荷は電荷蓄積
ノードに蓄積される。その結果、そのリーク電流は暗時のノイズ成分となってしまう。

高誘電率材料の膜組成は成膜後の熱処理により変化し易い。例えば４００℃程度の熱処理によっても結晶化が進み、電流リーク特性が悪化する場合がある。従って、ＭＩＭ容量素子１３は、画素において配置配線が完了した後で形成することが望ましく、または、配線層のできるだけ上層部に形成することが望ましい。また、成膜温度が４００℃を超えるポリシリコンまたはタングステンの材料を用いる、配線およびコンタクトプラグは、ＭＩＭ容量素子１３を形成する前に形成しておく。

ＭＩＭ容量素子１３には、配線とは独立した材料及び構造を採用できる。ＭＩＭ容量１３は、高い比誘電率を有する材料から形成され、厚さ数十ｎｍの絶縁体１５を用いることにより、第１の実施形態で説明したＭＯＭ容量６よりも十分に大きな容量を確保することができる。ただし、ＭＩＭ容量素子を形成するための追加プロセスが要求される。その結果、製造コストはその分上昇してしまうので留意されたい。これに対し、容量素子としてＭＯＭ容量６を用いると、画素内または画素間で信号をやり取りするための配置配線に用いられる配線構造を流用できる。そのため、製造コストの上昇を抑制できる。ただし、ＭＯＭ容量６の容量密度が、流用される配線構造に制限されてしまい、また、配置配線が混雑してくると、ＭＯＭ容量６を配置できるスペースを確保できなくなり、その結果、充分な容量が得られない場合がある。このような場合には、配線の混雑とは無関係に配置するスペースを確保できるＭＩＭ容量素子１３を、容量素子として用いることが望ましい。最終的には設計仕様などに応じて最適な容量素子を適宜選択すればよい。

ＭＩＭ容量素子１３により、第１の撮像セル３１の電荷蓄積ノード４４の容量は増加する。その結果、第１の実施形態と同様に、第１の撮像セル３１の飽和電子数を増大させることができる。第１の撮像セル３１は高飽和に対応した撮像セルとして機能する。なお、第２の撮像セル３１’は、第１の実施形態による単位画素３０の第２の撮像セル３１’と同一の構造を有しているので、第２の撮像セル３１’は低ノイズに対応した撮像セルとして機能する。

図１４は、本実施形態の変形例による３×３の単位画素３０Ｂに着目し、撮像装置１００におけるそのレイアウトの様子を模式的に示している。図１５は、単位画素３０Ｂのデバイス構造の断面を模式的に示している。図１６は、図１４に示されるＡ−Ａ’線に沿った単位画素３０Ｂの断面を模式的に示している。

単位画素３０Ｂは、第１の画素電極７を有する第１の撮像セル３１および第２の画素電極８を有する第２の撮像セル３１’を有している。３×３の単位画素３０Ｂに着目すると、図１４に示されるＡ−Ａ’線（図中のｘ軸となす角度が略４５°の方向）に沿って、３つの単位画素３０Ｂが配置されている。２×２の行列状に位置する第２の画素電極８の略中心に１つの第１の画素電極７は位置している。第２の画素電極８の面積は、第１の画素電極７のそれよりも大きい。このように、第１の撮像セル３１と第２の撮像セル３１’とを密に配置することができて、レイアウトの効率化が図れる。

図１５に示されるように、マイクロレンズ１２は、第１の実施形態とは異なり、第２の光電変換部４３’を覆うようにＰ型シリコン基板１に支持されている。Ｐ型シリコン基板１の法線方向から見たとき、ＭＩＭ容量素子１３は、第１の光電変換部４３と第２の光電変換部４３’との間に配置されている。換言すると、ＭＩＭ容量素子１３は、第１の画素電極７と第２の画素電極８との間に配置されている。また、図示されるように、ＭＩＭ容量素子１３の少なくとも一部は、第１の画素電極７および第２の画素電極８の両方または一方に重なるようにＭＩＭ容量素子１３を形成してもよい。これにより、ＭＩＭ容量素子１３のサイズが大きくなり、その容量を増加させることができる。

その変形例によると、第２の実施形態と同様に、第１の撮像セル３１の電荷蓄積ノード４４の容量を増加させることができる。その結果、第１の撮像セル３１の飽和電子数は増大し、第１の撮像セル３１を高飽和に対応した撮像セルとして機能させることができる。

図１７は、本実施形態の他の変形例による単位画素３０Ｃのデバイス構造の断面を模式的に示している。２つのマイクロレンズ１２のそれぞれが、第１の光電変換部４３および第２の光電変換部４３’をそれぞれ覆うようにＰ型シリコン基板１に支持されていてもよい。その場合、第２の撮像セル３１’のマイクロレンズの集光面積は、第１の撮像セル３１のマイクロレンズの集光面積よりも大きい。このように、第１の撮像セル３１にもマイクロレンズを配置することで、第１の撮像セル３１と第２の撮像セル３１’との入射角特性を揃えることができ、より自然な合成画像を得ることができる。

第２の撮像セル３１’は、ＭＩＭ容量素子１３よりも小さい容量を有するＭＩＭ容量１３’を含んでいてもよい。第２の電荷蓄積ノード４４’にＭＩＭ容量素子１３’を接続する目的は以下のとおりである。第２の電荷蓄積ノード４４’に接続されたＭＩＭ容量素子１３’の端子と反対側の端子５５に制御電圧を印加する。これによるＭＩＭ容量素子１３’を介した容量カップリングを利用して第２の電荷蓄積ノード４４’の電圧を制御することで、ランダムノイズおよびリーク電流を抑制する。

例えば、ＭＩＭ容量素子１３’を接続していない第２の電荷蓄積ノード４４’の容量は０．５ｆＦから３ｆＦである。ただし、電荷蓄積ノードの容量は画素サイズに大きく依存する。ＭＩＭ容量素子１３’を接続する場合には、第２の電荷蓄積ノード４４’の容量を、ランダムノイズの増大を回避できる容量に設定する。なお、ＭＩＭ容量素子１３は、第１の電荷蓄積ノード４４の容量を増大させる目的で用いられる。そのため、その容量は、ＭＩＭ容量素子１３が接続されていない第１の電荷蓄積ノード４４の容量を超える容量に設定される。例えば、第１の電荷蓄積ノード４４の容量は、ＭＩＭ容量素子１３’を接続していない第２の電荷蓄積ノード４４’の容量と同様に、０．５ｆＦから３ｆＦである。

（第３の実施形態）
図１８を参照しながら、本実施形態による撮像モジュール２００を説明する。

図１８は、撮像装置１００を搭載した撮像モジュール２００の機能ブロックを模式的に示している。

撮像モジュール２００は、第１の実施形態による撮像装置１００とＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）３００とを備える。撮像モジュール２００は、撮像装置１００で得られた信号を処理して外部に出力する。

ＤＳＰ３００は、撮像装置１００からの出力信号を処理する信号処理回路として機能する。ＤＳＰ３００は、撮像装置１００から出力されたデジタル画素信号を受け取る。ＤＳＰ３００は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。なお、信号処理回路は、ユーザにより指定された各種設定に従い撮像装置１００を制御し、撮像モジュール２００の全体動作を統合するマイクロコンピュータなどによっても実現され得る。

ＤＳＰ３００は、撮像装置１００から出力されたデジタル画素信号を処理して最適なリセット電圧（ＶＲＧ、ＶＲＢおよびＶＲＲ）を算出する。ＤＳＰ３００は、そのリセット電圧を撮像装置１００にフィードバックしている。ここで、ＶＲＧ、ＶＲＢおよびＶＲＲはそれぞれ、Ｇ画素に関するリセット電圧、Ｂ画素に関するリセット電圧およびＲ画素に
関するリセット電圧を示す。なお、リセット電圧は、フィードバック信号線４９または垂直信号線４５から伝達されたフィードバック信号であってもよい。撮像装置１００とＤＳＰ３００とは、一つの半導体装置（いわゆるＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ））として製造することも可能である。これにより、撮像装置１００を用いた電子機器を小型化することができる。

なお、モジュール化せずに、撮像装置１００だけを製品化することも当然可能である。その場合、信号処理回路を撮像装置１００に外部接続して、撮像装置１００の外部で信号処理を行えばよい。また、第１および第２の実施形態では、シリコン基板１の表面側に光電変換膜を配置し、その表面側からの入射光を検知する例を示した。しかしながら、本開示はこれに限定されず、光電変換膜をシリコン基板１の裏面側に配置して、その裏面側からの入射光を検知するＢＳＩ（Ｂａｃｋｓｉｄｅ Ｉｌｌｕｍｉｎａｔｉｏｎ）方式によるイメージセンサも含む。

本開示による撮像装置およびその駆動方法は、例えばデジタルカメラおよび車載カメラなどのカメラに用いられるイメージセンサおよびその駆動方法に有用である。

１ ｐ型半導体基板
２ ＳＴＩ分離層
３ ゲート電極
４ ローカル配線
５ コンタクトプラグ
６ ＭＯＭ容量
７ 第１の画素電極
８ 第２の画素電極
９ 光電変換膜
１０ 上部電極
１１ カラーフィルタ
１２ マイクロレンズ
１３、１３’ ＭＩＭ容量素子
１４ 上部電極
１５ 絶縁体
１６ 下部電極
２２ 第１の拡散層
２３ 第２の拡散層
３０、３０Ａ、３０Ｂ、３０Ｃ 単位画素
３１ 第１の撮像セル
３１’ 第２の撮像セル
３２ 第１の電荷蓄積ノード
３２’ 第２の電荷蓄積ノード
３３ 第１の光電変換領域
３３’ 第２の光電変換領域
４０、４０’ 増幅トランジスタ
４１、４１’ リセットトランジスタ
４２、４２’ アドレストランジスタ
４３、 第１の光電変換部
４３’ 第２の光電変換部
４４、４４’ 電荷蓄積ノード
４５、４５’ 垂直信号線
４６、４６’ 電源配線
４７、４７’ リセット信号線
４８、４８’ アドレス信号線
４９、４９’ フィードバック信号線
５０、５０’ フィードバックアンプ
５１ 第１の電荷検出回路
５１’ 第２の電荷検出回路
５２ 第１の垂直走査回路
５２’ 第２の垂直走査回路
５３ 第１の水平走査回路
５３’ 第２の水平走査回路
５４ 第１の列ＡＤ変換回路
５４’ 第２の列ＡＤ変換回路
５５ 端子
６０ 第１の電荷検出回路の面積
６１ 第２の電荷検出回路の面積
１００ 撮像装置
２００ 撮像モジュール
３００ ＤＳＰ

Claims (10)

1. 入射光を電荷に変換する第１光電変換部と、
   前記第１光電変換部と電気的に接続する第１電荷蓄積ノードと、
   を有する第１画素と、
   入射光を電荷に変換する第２光電変換部と、
   前記第２光電変換部と電気的に接続する第２電荷蓄積ノードと、
   を有する第２画素と、を備え、
   平面視において、前記第２光電変換部の面積は、前記第１光電変換部の面積よりも大きく、
   前記第１電荷蓄積ノードの容量は、前記第２電荷蓄積ノードの容量より大きい、撮像装置。
2. 入射光を電荷に変換する第１光電変換部と、
   前記第１光電変換部と電気的に接続する第１電荷蓄積ノードと、
   前記第１電荷蓄積ノードに電気的に接続された第１容量素子と、
   を有する第１画素と、
   入射光を電荷に変換する第２光電変換部と、
   前記第２光電変換部と電気的に接続する第２電荷蓄積ノードと、
   を有する第２画素と、を備え、
   平面視において、前記第１容量素子の面積は、前記第１光電変換部の面積よりも大きい、撮像装置。
3. 平面視において、前記第１容量素子は前記第１光電変換部と前記第２光電変換部との間に少なくとも位置する、請求項２に記載の撮像装置。
4. 前記第１画素は前記第１電荷蓄積ノードに電気的に接続された第１容量素子を含み、
   平面視において、前記第１容量素子の面積は、前記第２光電変換部の面積よりも小さい、請求項１に記載の撮像装置。
5. 平面視において、前記第１容量素子の面積は、前記第２光電変換部の面積よりも小さい、請求項２または３に記載の撮像装置。
6. 前記第１光電変換部は、第１画素電極と、前記第１画素電極の上方に位置する第１上部電極と、前記第１画素電極と前記第１上部電極とに挟まれる第１光電変換膜と、を含み、
   前記第２光電変換部は、第２画素電極と、前記第２画素電極の上方に位置する第２上部電極と、前記第２画素電極と前記第２上部電極とに挟まれる第２光電変換膜と、を含む、請求項１から５のいずれか一項に記載の撮像装置。
7. 前記第１画素電極は、前記第２画素電極とは異なる平面形状を有する、請求項６に記載の撮像装置。
8. 前記第１画素電極は、前記第２画素電極とは異なる面積を有する、請求項６または７に記載の撮像装置。
9. 前記第１光電変換部の上方に位置する第１マイクロレンズと、
   前記第２光電変換部の上方に位置する第２マイクロレンズと、をさらに有し、
   前記第２マイクロレンズの集光面積は、前記第１マイクロレンズの集光面積よりも大きい、請求項１から８のいずれか一項に記載の撮像装置。
10. 前記第１光電変換部および前記第２光電変換部に共通のマイクロレンズをさらに有し、
    前記第２光電変換部は前記マイクロレンズにより光が集光される領域に配置される、請求項１から９のいずれか一項に記載の撮像装置。

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