WO2023047661A1

WO2023047661A1 - 撮像装置装置、及び、撮像装置を備えた電子機器

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Publication number: WO2023047661A1
Application number: PCT/JP2022/013944
Authority: WO
Inventors: 雅子長谷川; 崇馬上; 洋平大迫; 知憲山下
Original assignee: ソニーセミコンダクタソリューションズ株式会社
Priority date: 2021-09-21
Filing date: 2022-03-24
Publication date: 2023-03-30
Also published as: CN117795977A; KR20240072171A; TW202315386A; JPWO2023047661A1; US20240348947A1; EP4408013A1

Abstract

［課題］画素信号のダイナミックレンジを拡大することが可能な撮像装置を提供する。［解決手段］本開示の一実施形態に係る撮像装置は、同じ期間に露光する複数の画素と、複数の画素の各々から出力されたアナログの画素信号をデジタル化するＡＤ変換器と、を備える。また、複数の画素の各々は、入射光を光電変換する光電変換回路と、光電変換回路の出力信号を増幅する第１ソースフォロワ回路と、第１ソースフォロワ回路の出力信号を保持する信号保持回路と、信号保持回路から読み出した信号を増幅して画素信号として出力する第２ソースフォロワ回路と、を有する。さらに、電圧レベルが傾斜状に変化するスロープ部分を含むランプ信号が、信号保持回路に供給される。

Description

撮像装置および電子機器

　本開示は、撮像装置および電子機器に関する。

　撮像装置には、入射光を複数の画素でそれぞれ光電変換することによって生成された信号を画素行毎に順次読み出すローリングシャッタ方式を採用しているものがある。ローリングシャッタ方式の撮像装置では、各画素の露光タイミングは、画素行毎に異なる。そのため、撮像対象が動的な被写体である場合、被写体が画像内で歪んでしまう。

　そこで、被写体の歪みを無くすために、全画素を同時に露光するグローバルシャッタ方式の撮像装置が提案されている。グローバルシャッタ方式の撮像装置では、通常、全画素を同時に露光した後、光電変換により生成された信号は一時的に保持される。保持された信号は、所定のタイミングで順次アナログの画素信号に変換されて読み出される。

　読み出されたアナログの画素信号は、ＡＤ変換器によってデジタル化される。ＡＤ変換器では、例えば、アナログの画素信号は、三角波のランプ信号と比較される。画素信号の電圧が、ランプ信号の電圧と一致するタイミングでＡＤ変換器の出力電圧が反転する。

J-K.Lee，A 2.1e- Temporal Noise and -105dB Parasitic Light Sensitivity Backside-Illuminated 2.3um-Pixel Voltage-Domain Global Shutter CMOS Image Sensor Using High-Capacity DRAM Capacitor Technology，ISSCC2020

　ＡＤ変換器に入力される画素信号の電圧レベルは、入射光の強度、すなわち光電変換の電荷量に応じて変化する。ＡＤ変換器でアナログの画素信号を三角波のランプ信号と比較する場合、ＡＤ変換器の反転電圧も、画素信号の電圧レベルに応じて変化する。

　しかし、ＡＤ変換器で確保できる反転電圧の範囲は限られているため、画素信号の電圧レベルの変化の範囲、すなわち画素信号のダイナミックレンジも制限されてしまう。

　そこで、本開示は、画素信号のダイナミックレンジを拡大することが可能な撮像装置および電子機器を提供する。

　本開示の一実施形態に係る撮像装置は、同じ期間に露光する複数の画素と、複数の画素の各々から出力されたアナログの画素信号をデジタル化するＡＤ変換器と、を備える。また、複数の画素の各々は、入射光を光電変換する光電変換回路と、光電変換回路の出力信号を増幅する第１ソースフォロワ回路と、第１ソースフォロワ回路の出力信号を保持する信号保持回路と、信号保持回路から読み出した信号を増幅して画素信号として出力する第２ソースフォロワ回路と、を有する。さらに、電圧レベルが傾斜状に変化するスロープ部分を含むランプ信号が、信号保持回路に供給される。

　前記撮像装置は、前記ランプ信号を生成して前記信号保持回路に供給する信号生成回路をさらに備えていてもよい。

　前記信号保持回路が、前記光電変換回路をリセットした第１信号を保持する第１容量素子と、前記光電変換回路の光電変換によって生成された第２信号を保持する第２容量素子と、を含み、
　前記信号生成回路が、前記第１容量素子および前記第２容量素子にそれぞれ前記ランプ信号を供給してもよい。

　前記信号保持回路が、前記第１容量素子に直列に接続された第１サンプルトランジスタと、前記第２容量素子に直列に接続された第２サンプルトランジスタと、をさらに含み、
　前記第１サンプルトランジスタがオン状態のときに、前記第１信号が前記第１容量素子に保持され、前記第２サンプルトランジスタが前記第１サンプルトランジスタとは異なるタイミングでオン状態のときに、前記第２信号が前記第２容量素子に保持されてもよい。

　前記第２ソースフォロワ回路は、前記信号保持回路から前記第１信号を前記第２信号よりも先に読み出してもよい。

　前記第２ソースフォロワ回路は、前記信号保持回路から前記第２信号を前記第１信号よりも先に読み出してもよい。

　前記信号保持回路は、前記第１容量素子の一端および前記第２容量素子の一端が共通に接続される入力ノードと、前記信号生成回路との間に配置されたスイッチをさらに有し、
　前記第２ソースフォロワ回路が前記信号保持回路に保持された信号を読み出す期間に、前記スイッチがオン状態となってもよい。

　前記撮像装置は、前記第２ソースフォロワ回路と前記ＡＤ変換器とに共用される電流源をさらに備えていてもよい。

　前記信号保持回路は、前記入力ノードの電位をリセットするリセットトランジスタをさらに含んでいてもよい。

　前記第１ソースフォロワ回路は、前記光電変換回路の出力信号を増幅する増幅トランジスタと、前記増幅トランジスタに直列に接続された選択トランジスタと、前記選択トランジスタに直列に接続されたバイアスカットスイッチと、前記バイアスカットスイッチに直列に接続された電流源と、を有し、
　前記複数の画素を露光する期間が終了してから前記第２ソースフォロワ回路が前記信号保持回路に保持された信号を読み出す期間の直前まで、前記バイアスカットスイッチがオフ状態となってもよい。

　前記第２ソースフォロワ回路が前記信号保持回路に保持された信号を読み出す期間中も前記バイアスカットスイッチがオフ状態となってもよい。

　前記第１ソースフォロワ回路が、前記選択トランジスタと前記信号保持回路との間に配置されたスイッチをさらに有し、
　前記スイッチは、前記選択トランジスタから独立して制御されてもよい。

　前記撮像装置は、前記ランプ信号を増幅して前記信号保持回路に供給する第３ソースフォロワ回路をさらに備えてもよい。

　前記第３ソースフォロワ回路は、前記ランプ信号を増幅する増幅トランジスタと、前記増幅トランジスタと前記信号保持回路との間に配置された選択トランジスタと、を有し、
　前記第２ソースフォロワ回路が前記信号保持回路に保持された信号を読み出す期間に、前記選択トランジスタはオン状態となってもよい。

　前記ランプ信号が、前記スロープ部分と、前記電圧レベルが矩形波状に変化するオフセット部分と、を含んでいてもよい。

　前記スロープ部分が前記信号保持回路に供給され、前記オフセット部分が前記ＡＤ変換器に供給されてもよい。

　前記ＡＤ変換器が、入力トランジスタと、前記入力トランジスタの後段に設けられた出力トランジスタと、を有し、
　前記入力トランジスタのゲートに前記オフセット部分が入力され、前記入力トランジスタのソースに前記画素信号が入力され、
　前記出力トランジスタのゲートに前記入力トランジスタのドレインが接続され、前記出力トランジスタのソースに前記画素信号が入力されてもよい。

　前記光電変換回路、前記第１ソースフォロワ回路、および前記スイッチが、第１基板に配置され、
　前記信号保持回路の中で前記スイッチを除く残りの素子および前記第２ソースフォロワ回路が、前記第１基板に積層される第２基板に配置されてもよい。

　前記光電変換回路の一部の素子が第１基板に配置され、
　前記光電変換回路の残りの素子、前記第１ソースフォロワ回路、および前記スイッチが、前記第１基板に積層される第２基板に配置され、
　前記信号保持回路の中で前記スイッチを除く残りの素子および前記第２ソースフォロワ回路が、前記第１基板および前記第２基板に積層される第３基板に配置されてもよい。

　本開示の一実施形態に係る電子機器は、同じ期間に露光する複数の画素と、前記複数の画素の各々から出力されたアナログの画素信号をデジタル化するＡＤ変換器と、を備える撮像装置を備える。この撮像装置において、前記複数の画素の各々は、入射光を光電変換する光電変換回路と、前記光電変換回路の出力信号を増幅する第１ソースフォロワ回路と、前記第１ソースフォロワ回路の出力信号を保持する信号保持回路と、前記信号保持回路から読み出した信号を増幅して前記画素信号として出力する第２ソースフォロワ回路と、を有する。さらに、電圧レベルが傾斜状に変化するスロープ部分を含むランプ信号が前記信号保持回路に供給される。

第１実施形態に係る撮像装置の構成を示すブロック図である。第１実施形態に係る画素およびＡＤ変換器の回路構成を示す図である。画素の２層構造の一例を示す斜視図である。画素の３層構造の一例を示す斜視図である。第１実施形態に係る画素の動作を説明するためのタイミングチャートである。比較例に係るＡＤ変換器の反転電圧を示す電圧波形図である。第１実施形態に係るＡＤ変換器の反転電圧を示す電圧波形図である。第２実施形態に係る撮像装置の画素およびＡＤ変換器の回路構成を示す図である。第３実施形態に係る撮像装置の画素およびＡＤ変換器の回路構成を示す図である。第４実施形態に係る撮像装置の画素の回路構成を示す図である。第４実施形態に係る画素の動作を説明するためのタイミングチャートである。第５実施形態に係る撮像装置の画素の回路構成を示す図である。第５実施形態に係る画素の動作を説明するためのタイミングチャートである。第６実施形態に係る撮像装置の画素の回路構成を示す図である。第６実施形態に係る画素の動作を説明するためのタイミングチャートである。第７実施形態に係る撮像装置の画素の回路構成を示す図である。第７実施形態に係る画素の動作を説明するためのタイミングチャートである。第８実施形態に係る撮像装置の画素の回路構成を示す図である。第８実施形態に係る画素の動作を説明するためのタイミングチャートである。第９実施形態に係る撮像装置の画素の回路構成を示す図である。第１０実施形態に係る撮像装置の画素の回路構成を示す図である。第１１実施形態に係る撮像装置の画素の回路構成を示す図である。第１２実施形態に係る撮像装置の画素の回路構成を示す図である。第１３実施形態に係る撮像装置の画素の回路構成を示す図である。第１４実施形態に係る撮像装置の画素の回路構成を示す図である。第１５実施形態に係る電子機器の構成例を示すブロック図である。車両制御システムの概略的な構成の一例を示すブロック図である。車外情報検出部および撮像部の設置位置の一例を示す説明図である。

　（第１実施形態）
　図１は、第１実施形態に係る撮像装置の構成を示すブロック図である。

　本実施形態に係る撮像装置１は、画素アレイ部１１および画素アレイ部１１の周辺回路部を備える。画素アレイ部１１は、受光素子を含む画素（画素回路）２０が行方向および列方向に、すなわち、行列状に２次元配置されている。ここで、行方向とは、画素行の画素２０の配列方向であり、列方向とは、行方向に直交し、画素列の画素２０の配列方向である。画素２０は、入射光の光電変換により、受光量に応じた電荷を生成して蓄積する。

　画素アレイ部１１の周辺回路部は、図１に示すように、行選択部１２、アナログ－デジタル変換部１３、信号処理部としてのロジック回路部１４、および、タイミング制御部１５を含む。

　画素アレイ部１１では、画素制御線３１（３１_１～３１_ｍ）が画素行毎に行方向に沿って配線されている。また、信号線３２（３２_１～３２_ｎ）が画素列毎に列方向に沿って配線されている。画素制御線３１は、画素２０から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素制御線３１について１本の配線として図示しているが、１本に限られない。画素制御線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。

　行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。

　読出し走査系は、画素２０から画素信号を読み出すために、画素アレイ部１１の画素２０を行単位で順に選択走査する。画素２０から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。

　この掃出し走査系による掃出し走査により、読出し行の画素２０の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系が不要電荷を掃き出す（リセットする）ことにより、いわゆる、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことを言う。

　アナログ－デジタル変換部１３は、画素アレイ部１１の画素列に対応して（例えば、画素列毎に）設けられた複数のＡＤ変換器１３０の集合から成る。アナログ－デジタル変換部１３は、信号線３２_１～３２_ｎの各々を通して出力されるアナログの画素信号を、デジタルの画素信号に変換する列並列型のアナログ－デジタル変換部である。

　信号処理部であるロジック回路部１４は、アナログ－デジタル変換部１３でデジタル化された画素信号の読み出しや所定の信号処理を行う。具体的には、ロジック回路部１４では、所定の信号処理として、例えば、縦線欠陥、点欠陥の補正、又は、信号のクランプ、更には、パラレル－シリアル変換、圧縮、符号化、加算、平均、および、間欠動作などのデジタル信号処理が行われる。ロジック回路部１４は、生成した画像データを、撮像装置１の出力信号ＯＵＴとして後段の装置に出力する。

　タイミング制御部１５は、外部から与えられる同期信号に基づいて、各種のタイミング信号、クロック信号、および、制御信号等を生成する。そして、タイミング制御部１５は、これら生成した信号に基づいて、行選択部１２、アナログ－デジタル変換部１３、およびロジック回路部１４の駆動制御を行う。

　図２は、第１実施形態に係る画素２０およびＡＤ変換器１３０の回路構成を示す図である。

　まず、画素２０の回路構成について説明する。画素２０は、光電変換回路２１０と、第１ソースフォロワ回路２２０と、信号保持回路２３０と、第２ソースフォロワ回路２４０と、信号生成回路２５０と、を有する。以下、各回路について説明する。

　光電変換回路２１０は、光電変換素子２１１と、転送トランジスタ２１２と、第１リセットトランジスタ２１３と、を有する。光電変換素子２１１には、アバランシェフォトダイオード等のフォトダイオードを適用することができる。光電変換素子２１１は、入射光を受光し、受光量に応じた光電荷を蓄積する。光電変換素子２１１のアノードは、低電位側電源(例えば、グランド)に接続されている。光電変換素子２１１のカソードは、転送トランジスタ２１２を介して第１ソースフォロワ回路２２０に接続されている。

　転送トランジスタ２１２は、例えばＮチャネル型のＭＯＳトランジスタで構成される。転送トランジスタ２１２のゲートには、転送信号ＴＲＧが行選択部１２から画素制御線３１を通じて入力される。転送トランジスタ２１２が、転送信号ＴＲＧのレベルに応じてオン状態になると、光電変換素子２１１に蓄積された光電荷がフローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤに転送される。フローティングディフュージョンＦＤは、転送トランジスタ２１２と第１ソースフォロワ回路２２０との電気的接続領域であり、光電変換素子２１１で光電変換された光電荷を電圧信号に変換する電荷電圧変換部として機能する。

　第１リセットトランジスタ２１３は、電源電圧ＶＤＤ１を供給する正電源とフローティングディフュージョンＦＤとの間に接続されている。第１リセットトランジスタ２１３は、例えばＮチャネル型のＭＯＳトランジスタで構成され、そのゲートには、第１リセット信号ＲＳＴ１が行選択部１２から画素制御線３１を通じて入力される。第１リセットトランジスタ２１３が、ハイレベルの第１リセット信号ＲＳＴ１に基づいてオン状態になると、フローティングディフュージョンＦＤの電荷が上記正電源に排出される。これにより、フローティングディフュージョンＦＤがリセットされる。

　第１ソースフォロワ回路２２０は、フローティングディフュージョンＦＤに保持された電圧信号を増幅するための回路であり、第１増幅トランジスタ２２１と、第１スイッチ２２２と、第１電流源２２３と、を有する。

　第１増幅トランジスタ２２１は、光電変換回路２１０の出力信号を増幅するための素子であり、例えばＮチャネル型のＭＯＳトランジスタで構成される。第１増幅トランジスタ２２１のゲートはフローティングディフュージョンＦＤに接続されている。また、ドレインは電源電圧ＶＤＤ１を供給する正電源に接続されている。さらに、ソースは、第１スイッチ２２２および第１電流源２２３にそれぞれ接続されている。第１増幅トランジスタ２２１は、フローティングディフュージョンＦＤから読み出した電圧信号を増幅して出力する。

　第１スイッチ２２２は、第１増幅トランジスタ２２１で増幅された電圧信号を信号保持回路２３０へ伝送するか否かを切り替えるための素子であり、例えばＮチャネル型のＭＯＳトランジスタで構成される。第１スイッチ２２２のゲートには、第１切替信号ＳＷ１が行選択部１２から画素制御線３１を通じて入力される。また、ドレインは、第１増幅トランジスタ２２１のソースおよび第１電流源２２３にそれぞれ接続されている。さらにソースは、信号保持回路２３０に接続されている。第１スイッチ２２２が、ハイレベルの第１切替信号ＳＷ１に基づいてオン状態になると、第１増幅トランジスタ２２１の出力信号が信号保持回路２３０に伝送される。

　第１電流源２２３は、第１増幅トランジスタ２２１に直列に接続され、行選択部１２の制御に基づいて、第１増幅トランジスタ２２１に一定の電流を供給する。

　第１ソースフォロワ回路２２０では、リセット信号（第１信号）とデータ信号（第２信号）とが、第１増幅トランジスタ２２１から順に出力される。このリセット信号は、いわゆるＰ相信号に相当し、第１リセットトランジスタ２１３がオン状態となって光電変換回路２１０がリセット状態となったときの電圧レベルを示す。一方、データ信号は、いわゆるＤ相信号に相当し、光電変換素子２１１の光電変換によってフローティングディフュージョンＦＤに蓄積された電荷量に基づく電圧レベルを示す。

　信号保持回路２３０は、リセット信号の電圧およびデータ信号の電圧をそれぞれ保持するための回路であり、第２スイッチ２３１と、第１容量素子２３２と、第２容量素子２３３と、第１サンプルトランジスタ２３４と、第２サンプルトランジスタ２３５と、第２リセットトランジスタ２３６と、を有する。

　第２スイッチ２３１は、信号生成回路２５０で生成されたランプ信号ＲＡＭＰを信号保持回路２３０に供給するか否かを切り替えるための素子であり、例えばＮチャネル型のＭＯＳトランジスタで構成される。第２スイッチ２３１のゲートには、第２切替信号ＳＷ２が行選択部１２から画素制御線３１を通じて入力される。また、ドレインは、第１容量素子２３２の一端と第２容量素子２３３の一端との接続箇所である入力ノードＶ１に接続されている。さらにソースは、信号生成回路２５０に接続されている。第２スイッチ２３１が、ハイレベルの第２切替信号ＳＷ２に基づいてオン状態になると、ランプ信号ＲＡＭＰが信号生成回路２５０から第２スイッチ２３１を介して第１容量素子２３２および第２容量素子２３３に供給される。

　第１容量素子２３２は、リセット信号の電圧を保持するための素子である。第２容量素子２３３は、データ信号の電圧を保持するための素子である。第１容量素子２３２および第２容量素子の各々の一端は、入力ノードＶ１に接続されている。第１容量素子２３２の他端は、第１サンプルトランジスタ２３４に接続され、第２容量素子２３３の他端は、第２サンプルトランジスタ２３５に接続されている。なお、第１容量素子２３２の容量値Ｃ１および第２容量素子２３３の容量値Ｃ２は、リセット信号およびデータ信号の電圧をそれぞれ保持可能な値であればよく、互いに同じ値であってもよいし、異なる値であってもよい。

　第１サンプルトランジスタ２３４は、第１容量素子２３２にリセット信号を保持するタイミングを設定するための素子であり、例えばＮチャネル型のＭＯＳトランジスタで構成される。第１サンプルトランジスタ２３４のゲートには、第１サンプルホールド信号Ｓ１が行選択部１２から画素制御線３１を通じて入力される。また、ドレインは、第１容量素子２３２の他端に接続され、ソースは、第２リセットトランジスタ２３６および第２ソースフォロワ回２０６にそれぞれ接続されている。第１サンプルトランジスタ２３４が、ハイレベルの第１サンプルホールド信号Ｓ１に基づいてオン状態になると、リセット信号が第１容量素子２３２に保持される。

　第２サンプルトランジスタ２３５は、第２容量素子２３３にデータ信号を保持するタイミングを設定するための素子であり、例えばＮチャネル型のＭＯＳトランジスタで構成される。第２サンプルトランジスタ２３５のゲートには、第２サンプルホールド信号Ｓ２が行選択部１２から画素制御線３１を通じて入力される。また、ドレインは、第２容量素子２３３の他端に接続され、ソースは、第２リセットトランジスタ２３６および第２ソースフォロワ回２０６にそれぞれ接続されている。第２サンプルトランジスタ２３５が、ハイレベルの第２サンプルホールド信号Ｓ２に基づいてオン状態になると、データ信号が第２容量素子２３３に保持される。

　第２リセットトランジスタ２３６は、信号保持回路２３０の出力ノードＶ２の電位をリセットするための素子であり、例えばＮチャネル型のＭＯＳトランジスタで構成される。第２リセットトランジスタ２３６のゲートには、第２リセット信号ＲＳＴ２が行選択部１２から画素制御線３１を通じて入力される。また、ドレインは、定電圧Ｖｒｅｇを出力するレギュレータに接続される。定電圧Ｖｒｅｇは、電源電圧ＶＤＤ１よりも低い電位に設定される。さらにソースは、第１サンプルトランジスタ２３４および第２サンプルトランジスタ２３５の各々のソースに接続されている。第２リセットトランジスタ２３６が、ハイレベルの第２リセット信号ＲＳＴ２に基づいてオン状態になると、出力ノードＶ２の電位が定電圧Ｖｒｅｇにリセットされる。

　第２ソースフォロワ回路２４０は、信号保持回路２３０からリセット信号またはデータ信号を選択的に読み出して増幅するための回路であり、第２増幅トランジスタ２４１と、選択トランジスタ２４２と、第２電流源２４３と、を有する。

　第２増幅トランジスタ２４１は、信号保持回路２３０から読み出したリセット信号およびデータ信号を増幅するための素子であり、例えばＮチャネル型のＭＯＳトランジスタで構成される。第２増幅トランジスタ２４１のゲートは信号保持回路２３０の出力ノードＶ２に接続されている。また、ドレインは電源電圧ＶＤＤ２を供給する正電源に接続されている。電源電圧ＶＤＤ２は、上述した電源電圧ＶＤＤ１と同電位である。さらに、ソースは、選択トランジスタ２４２に接続されている。

　選択トランジスタ２４２は、第２増幅トランジスタ２４１で増幅されたリセット信号またはデータ信号をＡＤ変換器１３０へ伝送するか否かを選択するための素子であり、例えばＮチャネル型のＭＯＳトランジスタで構成される。選択トランジスタ２４２のゲートには、選択信号ＳＥＬが行選択部１２から画素制御線３１を通じて入力される。また、ドレインは、第２増幅トランジスタ２４１のソースに接続され、ソースは、第２電流源２４３に接続されている。選択トランジスタ２４２が、ハイレベルの選択信号ＳＥＬに基づいてオン状態になると、第２増幅トランジスタ２４１の出力信号、すなわちアナログの画素信号ＶＳＬが信号線３２を通じてＡＤ変換器１３０に伝送される。

　第２電流源２４３は、選択トランジスタ２４２に直列に接続されている。第２電流源２４３は、行選択部１２の制御に基づいて、第２増幅トランジスタ２４１および選択トランジスタ２４２に一定の電流を供給する。

　信号生成回路２５０は、例えば、画素列毎に設けられた電流積分型デジタル－アナログ変換器（ＤＡＣ）等を備え、ランプ信号ＲＡＭＰを生成する。ランプ信号ＲＡＭＰは、スロープ部分とオフセット部分とで構成される。スロープ部分では、電圧レベルが、時間の経過に応じて単調に減少または増加する傾斜状に変化する。本実施形態では、スロープ部分では、電圧レベルは、時間の経過に応じて単調に減少しているが、入力ノードＶ１におけるリセット信号およびデータ信号の電圧波形に応じて単調に増加してもよい。すなわち、スロープ部分における電圧レベルの変化は、入力ノードＶ１におけるリセット信号およびデータ信号の電圧変化に応じて適宜設定される。一方、オフセット部分では、電圧レベルがオフセット電圧と基準電圧の２つのレベルに交互に変化する矩形波を有する。

　次に、ＡＤ変換器１３０の回路構成について説明する。ＡＤ変換器１３０は、画素信号ＶＳＬと基準電圧との比較結果をデジタルの画素信号として出力するための回路である。このＡＤ変換器１３０は、一対の容量素子１３１、１３２と、一対のＮチャネル型のＭＯＳトランジスタで構成された入力トランジスタ１３３および出力トランジスタ１３４と、一対のスイッチ１３５、１３６と、一対のＰチャネル型のＭＯＳトランジスタで構成されたトランジスタ１３７、１３８と、第３電流源１３９と、を有する。

　ＡＤ変換器１３０では、画素信号ＶＳＬが容量素子１３１を介して入力トランジスタ１３３のゲートに入力される。一方、出力トランジスタ１３４のゲートには、基準電圧であるグランド電圧ＲＥＦ_ＧＮＤが容量素子１３２を介して入力される。また、スイッチ１３５、１３６がオン状態であるときに、入力トランジスタ１３３および出力トランジスタ１３４のゲート電位がそれぞれリセットされ、オートゼロ状態となる。また、入力トランジスタ１３３および出力トランジスタ１３４のソースは、第３電流源１３９に共通に接続されている。

　また、トランジスタ１３７、１３８は、入力トランジスタ１３３および出力トランジスタ１３４にそれぞれ同じ電流が流れる電流制御を行うカレントミラー回路として機能する。トランジスタ１３７、１３８のゲートは、互いに接続されている。ソースは、電圧ＶＤＤＣＭを供給する電源に共通に接続されている。トランジスタ１３７のドレインは、入力トランジスタ１３３のドレインに接続され、トランジスタ１３８のドレインは、出力トランジスタ１３４のドレインに接続されている。上記のように構成されたＡＤ変換器１３０では、画素信号ＶＳＬの電圧が、グランド電圧ＲＥＦ_ＧＮＤと一致、換言するとクロスしたときに比較結果を示す比較電圧ＶＣＯが反転する。

　ここで、図３Ａおよび図３Ｂを参照して、画素２０の積層構造について説明する。

　図３Ａは、画素２０の２層構造の一例を示す斜視図である。図３Ａでは、画素２０が、第１基板３０１と第２基板３０２とに分散して配置される。第１基板３０１および第２基板は、シリコン基板等の半導体基板である。図３Ａでは、第２基板３０２が第１基板３０１の下側に配置され、これら２つの基板は、互いに接合される。

　図３Ａに示す２層構造では、例えば、第１基板３０１には、光電変換素子２１１、転送トランジスタ２１２、第１リセットトランジスタ２１３、第１増幅トランジスタ２２１、第１スイッチ２２２、および第２スイッチ２３１が配置される。この場合、第２基板３０２には、第１電流源２２３、信号保持回路２３０の中で第２スイッチ２３１を除く回路素子、および第２ソースフォロワ回路２４０が配置される。なお、ＡＤ変換器１３０は、第２基板３０２に配置されていてもよい。

　または、光電変換素子２１１、転送トランジスタ２１２、第１リセットトランジスタ２１３、第１ソースフォロワ回路２２０、および第２スイッチ２３１が第１基板３０１に配置され、信号保持回路２３０の中で第２スイッチ２３１を除く回路素子、および第２ソースフォロワ回路２４０が第２基板３０２に配置されてもよい。この場合も、ＡＤ変換器１３０は、第２基板３０２に配置することができる。

　図３Ｂは、画素２０の３層構造の一例を示す斜視図である。図３Ｂでは、画素２０が、第１基板３０１、第２基板３０２、および第３基板３０３に分散して配置される。第３半導体基板３は、第１基板３０１および第２基板と同じく、シリコン基板等の半導体基板である。図３Ｂでは、第３基板３０３は、最下層に配置され、これら３つの基板は、接合される。

　図３Ｂに示す３層構造では、例えば第１基板３０１には、光電変換素子２１１および転送トランジスタ２１２が配置される。この場合、第２基板３０２には、第１増幅トランジスタ２２１、第１ソースフォロワ回路２２０、および第２スイッチ２３１が配置される。さらに、第３基板３０３には、信号保持回路２３０の中で第２スイッチ２３１を除く回路素子、および第２ソースフォロワ回路２４０が配置される。この場合、ＡＤ変換器１３０は、第３基板３０３に配置されていてもよい。

　なお、画素２０の積層構造は、図３Ａに示す２層構造や、図３Ｂに示す３層構造に限定されない。例えば、第１容量素子２３２および第２容量素子２３３を、第１基板３０１と第２基板３０２とを用いて実現してもよい。この場合、互いに対向する一対の導電体を第１基板３０１と第２基板３０２とにそれぞれ配置する。第１容量素子２３２および第２容量素子２３３の各々の容量値は、一対の導電体間における距離を調整することによって、設定することができる。

　図４は、第１実施形態に係る画素２０の動作を説明するためのタイミングチャートである。図４は、第１リセット信号ＲＳＴ１、転送信号ＴＲＧ、第２リセット信号ＲＳＴ２、第１サンプルホールド信号Ｓ１、第２サンプルホールド信号Ｓ２、選択信号ＳＥＬ、入力ノードＶ１、第１切替信号ＳＷ１、第２切替信号ＳＷ２、ランプ信号ＲＡＭＰ、出力ノードＶ２、および比較電圧ＶＣＯの波形をそれぞれ示している。なお、出力ノードＶ２については、ランプ信号ＲＡＭＰが有る場合と無い場合の２つの電圧波形が示されている。

　まず、タイミングＴ０からタイミングＴ１の期間では、行選択部１２が全画素２０に対してハイレベルの第１リセット信号ＲＳＴ１および転送信号ＴＲＧを供給する。これにより、各画素２０では、第１リセットトランジスタ２１３が第１リセット信号ＲＳＴ１に基づいてオンし、転送トランジスタ２１２が転送信号ＴＲＧに基づいてオンする。これにより、全画素２０がリセットされ、全ての画素行で同じ期間に露光するグローバルスイッチ期間（以下、ＧＳ期間と称する）が開始される。

　タイミングＴ０では、行選択部１２は、全画素２０に対してハイレベルの第２リセット信号ＲＳＴ２も供給する。これにより、各画素２０では、第２リセットトランジスタ２３６がオンするため、第１容量素子２３２および第２容量素子２３３の電圧が定電圧Ｖｒｅｇにリセットされる。また、タイミングＴ０では、第１サンプルトランジスタ２３４は、ハイレベルの第１サンプルホールド信号Ｓ１に基づいてオン状態である一方で、第２サンプルトランジスタ２３５は、ローレベルの第２サンプルホールド信号Ｓ２に基づいてオフ状態である。さらに、タイミングＴ０では、第１スイッチ２２２は、ハイレベルの第１切替信号ＳＷ１に基づいてオン状態であり、第２スイッチ２３１は、ローレベルの第２切替信号ＳＷ２に基づいてオフ状態である。

　ＧＳ期間の途中のタイミングＴ２では、第１リセットトランジスタ２１３は、再びハイレベルの第１リセット信号ＲＳＴ１に基づいてオンする。このとき、転送信号ＴＲＧはローレベルであるため、転送トランジスタ２１２はオフ状態である。続いて、第１サンプルホールド信号Ｓ１がハイレベルからローレベルに変化するタイミングＴ３で、リセット信号の電圧レベルが第１容量素子２３２にサンプルホールドされる。

　続いて、転送トランジスタ２１２が、再びハイレベルの転送信号ＴＲＧに基づいてオンするタイミングＴ４では、第２サンプルホールド信号Ｓ２がローレベルからハイレベルに変化する。これにより、第２サンプルトランジスタ２３５が、オフ状態からオン状態に切り替わる。

　続いて、第２サンプルホールド信号Ｓ２がハイレベルからローレベルに変換するタイミングＴ５で、光電変換素子２１１で光電変換された電荷量に対応するデータ信号の電圧レベルが第２容量素子２３３にサンプルホールドされる。

　ＧＳ期間が終了するタイミングＴ６では、第１切替信号ＳＷ１がハイレベルからローレベルに変化するため、第１スイッチ２２２は、オン状態からオフ状態に切り替わる。

　その後、タイミングＴ７において、信号保持回路２３０に保持されたリセット信号およびデータ信号を読み出す読出期間が開始される。読出期間では、選択信号ＳＥＬがハイレベルであるため、選択トランジスタ２４２は、オン状態を維持する。すなわち、読出期間では、リセット信号およびデータ信号が、ＡＤ変換器１３０に伝送可能な状態となる。

　また、タイミングＴ７では、第２切替信号ＳＷ２がオフ状態からオン状態に切り替わるため、ランプ信号ＲＡＭＰが第１容量素子２３２および第２容量素子２３３に供給される。そのため、ランプ信号ＲＡＭＰがリセット信号およびデータ信号の各々に重畳される。

　続いて、タイミングＴ７からタイミングＴ８までの期間に、ハイレベルの第２リセット信号ＲＳＴ２が第２リセットトランジスタ２３６のゲートに入力されるため、第２リセットトランジスタ２３６がオン状態となって、出力ノードＶ２の電位が定電圧Ｖｒｅｇにリセットされる。

　続いて、タイミングＴ９からタイミングＴ１０までのＰ相期間では、第１サンプルホールド信号Ｓ１がハイレベルである。これにより、第１サンプルトランジスタ２３４がオン状態となるため、ランプ信号ＲＡＭＰを重畳したリセット信号が、第２ソースフォロワ回路２４０に読み出される。このリセット信号は、第２ソースフォロワ回路２４０で増幅されて画素信号ＶＳＬとしてＡＤ変換器１３０に伝送される。Ｐ相期間では、画素信号ＶＳＬの電圧が、ＡＤ変換器１３０のグランド電圧ＲＥＦ_ＧＮＤに一致すると、比較電圧ＶＣＯがハイレベルからローレベルに変化する。

　続いて、タイミングＴ１１からタイミングＴ２までのＤ相期間では、第１サンプルホールド信号Ｓ１がハローレベルになる一方で、第２サンプルホールド信号Ｓ２がハイレベルとなる。これにより、第２サンプルトランジスタ２３５がオン状態となるため、ランプ信号ＲＡＭＰを重畳したデータ信号が、第２ソースフォロワ回路２４０に読み出される。このデータ信号も、第２ソースフォロワ回路２４０で増幅されて画素信号ＶＳＬとしてＡＤ変換器１３０に伝送される。Ｄ相期間でも、画素信号ＶＳＬの電圧が、ＡＤ変換器１３０の基準電圧ＲＥＦ_ＧＮＤと一致すると、比較電圧ＶＣＯがハイレベルからローレベルに変化する。その結果、ＡＤ変換器１３０は、画素信号ＶＳＬの電圧レベルに応じたパルス幅、具体的には、信号レベルの大きさに対応したパルス幅を有するデジタル信号を比較結果として出力する。

　なお、本実施形態では、第２ソースフォロワ回路２４０は、信号保持回路２３０からリセット信号をデータ信号よりも先に読み出しているが、逆の順番で読み出してもよい。例えばタイミングＴ９からタイミングＴ１０までの期間で第２切替信号ＳＷ２をハイレベルに保持し、タイミングＴ１１からタイミングＴ１２までの期間で第１切替信号ＳＷ１をハイレベルに保持してもよい。この場合、第２ソースフォロワ回路２４０は、信号保持回路２３０からデータ信号をリセット信号よりも先に読み出すことができる。

　図５Ａは、比較例に係るＡＤ変換器の反転電圧を示す電圧波形図である。また、図５Ｂは、第１実施形態に係るＡＤ変換器１３０の反転電圧を示す電圧波形図である。

　図５Ａでは、画素信号ＶＳＬがランプ信号ＲＡＭＰと比較される。そのため、画素信号ＶＳＬの電圧レベルに応じて、ＡＤ変換器の反転電圧も変化する。そのため、ＡＤ変換器に求められる反転電圧の範囲ＤＲ１も大きくなってしまう。

　一方、本実施形態に係るＡＤ変換器１３０では、上述したように第１容量素子２３２および第２容量素子２３３が、ランプ信号ＲＡＭＰの入力容量として機能することによって、ランプ信号ＲＡＭＰが画素信号ＶＳＬに重畳される。また、図５Ｂに示すように、本実施形態に係るＡＤ変換器１３０は、ランプ信号ＲＡＭＰを重畳した画素信号ＶＳＬを基準電圧と比較する。そのため、画素信号ＶＳＬの電圧レベルに関わらず、比較電圧ＶＣＯが反転する電圧は、ほぼ一定となる。これにより、ＡＤ変換器１３０に求められる反転電圧の範囲ＤＲ２は、比較例に係る反転電圧の範囲ＤＲ１よりも抑えることができる。また、反転電圧の範囲ＤＲ２は、ランプ信号ＲＡＭＰを重畳しない画素信号ＶＳＬと基準電圧とを比較する条件でＡＤ変換器１３０に求められる反転電圧の範囲ＤＲ３（図４参照）よりも抑えることができる。これにより、ＡＤ変換器１３０に制限されることなく、画素信号ＶＳＬのダイナミックレンジを拡大することが可能となる。

　（第２実施形態）
　図６は、第２実施形態に係る撮像装置の画素２０ａおよびＡＤ変換器１３０ａの回路構成を示す図である。上述した第１実施形態と同様の構成要素には、同じ符号を付し、詳細な説明を省略する。

　図６に示すように、本実施形態では、画素２０ａは、光電変換回路２１０ａ、第１ソースフォロワ回路２２０ａ、信号保持回路２３０ａ、第２ソースフォロワ回路２４０ａ、および信号生成回路２５０ａを有する。各回路の回路構成は、第１実施形態と同じであるため、説明を省略する。一方、ＡＤ変換器１３０ａの回路構成は第１実施形態と異なる。そこで、ＡＤ変換器１３０ａの回路構成について説明する。

　ＡＤ変換器１３０ａは、容量素子１３１と、Ｎチャネル型のＭＯＳトランジスタで構成された入力トランジスタ１３３ａと、Ｐチャネル型のＭＯＳトランジスタで構成された出力トランジスタ１３４ａと、スイッチ１３５と、第３電流源１３９と、を有する。

　入力トランジスタ１３３ａのゲートには、バイアス信号Ｖｂｉａｓが行選択部１２から画素制御線３１を通じて入力される。バイアス信号Ｖｂｉａｓの電圧は、入力トランジスタ１３３ａをオン状態にするための電圧に設定されている。入力トランジスタ１３３ａのドレインは、電圧ＶＤＤＣＭを供給する電源に接続され、ソースは、出力トランジスタ１３４ａのソースに接続されている。

　出力トランジスタ１３４ａのゲートには、画素信号ＶＳＬが容量素子１３１を介して入力される。出力トランジスタ１３４ａのソースは、入力トランジスタ１３３ａのソースに接続され、ドレインは、第３電流源１３９に接続されている。また、出力トランジスタ１３４ａのゲート－ドレイン間には、スイッチ１３５が設けられている。スイッチ１３５がオン状態であるときに、出力トランジスタ１３４ａのゲート電位がリセットされ、オートゼロ状態となる。

　上記のように構成されたＡＤ変換器１３０ａでは、画素信号ＶＳＬとバイアス信号Ｖｂｉａｓとが比較される。その結果、画素信号ＶＳＬの電圧が、バイアス信号Ｖｂｉａｓの電圧よりも高くなったとき、またはバイアス信号Ｖｂｉａｓよりも低くなったときに比較電圧ＶＣＯが反転する。

　上述した本実施形態においても、第１実施形態と同様に、第２ソースフォロワ回路２４０ａが画素信号ＶＳＬを読み出す際に、信号生成回路２５０ａがランプ信号ＲＡＭＰを信号保持回路２３０に供給する。これにより、ランプ信号ＲＡＭＰを重畳した画素信号ＶＳＬがＡＤ変換器１３０ａに入力される。そのため、ＡＤ変換器１３０ａでは、画素信号ＶＳＬの電圧レベルに関わらず、比較電圧ＶＣＯが反転する電圧がほぼ一定になる。よって、ＡＤ変換器１３０に制限されることなく、画素信号ＶＳＬのダイナミックレンジを拡大することが可能となる。

　（第３実施形態）
　図７は、第３実施形態に係る撮像装置の画素２０ｂおよびＡＤ変換器１３０ｂの回路構成を示す図である。上述した第１実施形態と同様の構成要素には、同じ符号を付し、詳細な説明を省略する。

　図７に示すように、本実施形態では、画素２０ｂは、光電変換回路２１０ｂ、第１ソースフォロワ回路２２０ｂ、信号保持回路２３０ｂ、第２ソースフォロワ回路２４０ｂ、および信号生成回路２５０ｂを有する。各回路の回路構成は、第１実施形態と同じであるため、説明を省略する。一方、ＡＤ変換器１３０ｂの回路構成は第１実施形態と異なる。そこで、ＡＤ変換器１３０ｂの回路構成について説明する。

　ＡＤ変換器１３０ｂは、容量素子１３１と、Ｐチャネル型のＭＯＳトランジスタで構成された入力トランジスタ１３３ｂと、Ｐチャネル型のＭＯＳトランジスタで構成された出力トランジスタ１３４ｂと、スイッチ１３５と、第３電流源１３９と、を有する。

　入力トランジスタ１３３ｂのゲートには、グランド電圧ＲＥＦ_ＧＮＤが容量素子１３１を介して入力される。入力トランジスタ１３３ｂのソースは、第２ソースフォロワ回路２４０の選択トランジスタ２４２のソースに接続され、ドレインは、第２ソースフォロワ回路２４０の第２電流源２４３に接続されている。すなわち、入力トランジスタ１３３ｂは、選択トランジスタ２４２と第２電流源２４３との間に設けられている。

　また、入力トランジスタ１３３ｂのゲート－ドレイン間には、スイッチ１３５が設けられている。スイッチ１３５がオン状態であるときに、入力トランジスタ１３３ｂのゲート電位がリセットされ、オートゼロ状態となる。

　出力トランジスタ１３４ｂのゲートは、入力トランジスタ１３３ｂのドレインに接続されている。出力トランジスタ１３４ｂのソースは、入力トランジスタ１３３ｂのソースと共通に第２ソースフォロワ回路２４０の選択トランジスタ２４２のソースに接続されている。出力トランジスタ１３４ｂのドレインは、第３電流源１３９に接続されている。出力トランジスタ１３４ｂのドレイン電圧は、ソースに入力された画素信号ＶＳＬとゲートに入力された入力トランジスタ１３３ｂのドレイン電圧Ｖｄとの間の差が所定のしきい値電圧を超えるか否かを示す比較電圧ＶＣＯに対応する。

　上記のように構成されたＡＤ変換器１３０ｂでは、入力トランジスタ１３３ｂが画素信号ＶＳＬとグランド電圧ＲＥＦ_ＧＮＤとを比較する。その結果、画素信号ＶＳＬの電圧が、グランド電圧ＲＥＦ_ＧＮＤとほぼ一致するタイミングで、ドレイン電圧Ｖｄが反転する。これに伴って、比較電圧ＶＣＯも反転する。

　本実施形態においても、第１実施形態と同様に、ランプ信号ＲＡＭＰが読出期間に信号生成回路２５０から第１容量素子２３２および第２容量素子２３３に供給される。そのため、画素信号ＶＳＬの電圧レベルに関わらず、比較電圧ＶＣＯの反転範囲を抑制することができる。そのため、画素信号ＶＳＬのダイナミックレンジを拡大することが可能となる。

　また、本実施形態のＡＤ変換器１３０ｂでは、入力トランジスタ１３３ｂの後段に出力トランジスタ１３４ｂが設けられ、入力トランジスタ１３３ｂのソースおよびドレインが、出力トランジスタ１３４ｂのソースおよびゲートに接続されている。この接続により、入力トランジスタ１３３ｂのドレイン－ソース間電圧が、出力トランジスタ１３４ｂのゲート－ソース間電圧として入力される。

　また、画素信号ＶＳＬの電圧に関し、データ信号の電圧レベルは、リセット信号の電圧レベルよりも低くなる。この画素信号ＶＳＬの電圧降下量は、入力トランジスタ１３３ｂのドレイン電圧Ｖｄの電圧降下量と同一である。入力トランジスタ１３３ｂのドレイン－ソース間電圧は、出力トランジスタ１３４ｂのゲート－ソース間電圧に相当するため、比較電圧ＶＣＯの反転タイミングが、画素信号ＶＳＬの電圧がグランド電圧ＲＥＦ_ＧＮＤと略一致する理想的なタイミングとなる。これにより、反転タイミングの誤差が抑制されるため、リニアリティ誤差やオフセットを小さくして、画質を向上させることが可能となる。

　（第４実施形態）
　図８は、第４実施形態に係る撮像装置の画素２０ｃの回路構成を示す図である。上述した第１実施形態と同様の構成要素には、同じ符号を付し、詳細な説明を省略する。なお、図８には、ＡＤ変換器１３０ｃも示されているが、このＡＤ変換器１３０ｃの構成は、上述した実施形態で説明したＡＤ変換器１３０～ＡＤ変換器１３０ｂのうちのいずれかであればよい。

　本実施形態では、図８に示すように、画素２０ｃは、光電変換回路２１０ｃ、第１ソースフォロワ回路２２０ｃ、信号保持回路２３０ｃ、第２ソースフォロワ回路２４０ｃ、および信号生成回路２５０ｃを有する。画素２０ｃの中で、信号保持回路２３０ｃを除く回路の構成は、第１実施形態と同じであるため、説明を省略する。以下、本実施形態に係る信号保持回路２３０ｃについて説明する。

　図８に示すように、信号保持回路２３０ｃは、第１実施形態で説明した信号保持回路２３０の構成素子に加えて、第３リセットトランジスタ２３８をさらに有する。第３リセットトランジスタ２３８は、入力ノードＶ１の電位をリセットするための素子であり、例えばＮチャネル型のＭＯＳトランジスタで構成される。

　第３リセットトランジスタ２３８のゲートには、第３リセット信号ＲＳＴａが行選択部１２から画素制御線３１を通じて入力される。ドレインは、電圧ＶＤＤ３を供給する電源に接続され、ソースは、入力ノードＶ１に接続されている。電圧ＶＤＤ３は、電源電圧ＶＤＤ１よりも低い電位である。

　図９は、第４実施形態に係る画素の動作を説明するためのタイミングチャートである。ここでは、第１実施形態と異なる点、すなわち、第３リセット信号ＲＳＴａに関する動作のみを説明し、他の動作については第１実施形態と同様であるため説明を省略する。

　まず、全画素２０ｃを露光させるＧＳ期間において、ハイレベルの第３リセット信号ＲＳＴａが、第１リセット信号ＲＳＴ１と同じタイミングで第３リセットトランジスタ２３８のゲートに供給される。すなわち、第３リセット信号ＲＳＴａはタイミングＴ０およびタイミングＴ２でローレベルからハイレベルに変化する。第３リセットトランジスタ２３８が、ハイレベルの第３リセット信号ＲＳＴａに基づいてオンすると、入力ノードＶ１の電位は、電圧ＶＤＤ３にリセットされる。

　次に、信号保持回路２３０からリセット信号およびデータ信号を読み出す読出期間では、第３リセット信号ＲＳＴａは、第１リセット信号ＲＳＴ１と同じく常時ハイレベルとなっている。すなわち、第３リセット信号ＲＳＴａは、タイミングＴ７からタイミングＴ１２までの期間で、常時ハイレベルとなっている。そのため、読出期間では、入力ノードＶ１の電位は、電圧ＶＤＤ３に保持されている。

　また、第１実施形態では、入力ノードＶ１のリセット電位は、第１ソースフォロワ回路２２０で規定される電圧レベル（電源電圧ＶＤＤ１－増幅トランジスタのゲート－ソース間電圧）である。一方、本実施形態では、入力ノードＶ１のリセット電位は、第１ソースフォロワ回路２２０で規定される電圧レベルとは異なる電圧レベル（電圧ＶＤＤ３）に設定される。これにより、外部入力等で電圧ＶＤＤ３を任意の値に設定することで、入力ノードＶ１のリセット電圧を任意の値に設定でき、リセット動作をアクティブに制御することが可能となる。

　（第５実施形態）
　図１０は、第５実施形態に係る撮像装置の画素２０ｄの回路構成を示す図である。上述した第１実施形態と同様の構成要素には、同じ符号を付し、詳細な説明を省略する。なお、図１０には、ＡＤ変換器１３０ｄも示されているが、このＡＤ変換器１３０ｄの構成は、上述した実施形態で説明したＡＤ変換器１３０～ＡＤ変換器１３０ｂのうちのいずれかであればよい。

　本実施形態では、図１０に示すように、画素２０ｄは、光電変換回路２１０ｄ、第１ソースフォロワ回路２２０ｄ、信号保持回路２３０ｄ、第２ソースフォロワ回路２４０ｄ、およいｂ信号生成回路２５０２５０ｄを有する。画素２０ｄの中で、第１ソースフォロワ回路２２０ｄを除く回路の構成は、第１実施形態と同じであるため、説明を省略する。以下、本実施形態に係る第１ソースフォロワ回路２２０ｄについて説明する。

　図１０に示すように、第１ソースフォロワ回路２２０ｄは、第１増幅トランジスタ２２１、第１選択トランジスタ２２４、バイアスカットスイッチ２２５、および第１電流源２２３を有し、これらの素子は直列に接続されている。

　第１選択トランジスタ２２４は、第１増幅トランジスタ２２１の出力信号を信号保持回路２３０に伝送するか否かを切り替えるための素子であり、例えばＮチャネル型のＭＯＳトランジスタで構成される。第１選択トランジスタ２２４のゲートには、第１選択信号ＳＥＬ１が行選択部１２から画素制御線３１を通じて入力される。ドレインは、第１増幅トランジスタ２２１のソースに接続され、ソースは、信号保持回路２３０およびバイアスカットスイッチ２２５に接続されている。第１選択トランジスタ２２４は、第１増幅トランジスタ２２１と信号保持回路２３０ｄとの間に配置されている。そのため、第１選択トランジスタ２２４が、ハイレベルの第１選択信号ＳＥＬ１に基づいてオン状態になると、第１増幅トランジスタ２２１の出力信号が信号保持回路２３０に伝送される。反対に、第１選択トランジスタ２２４が、ローレベルの第１選択信号ＳＥＬ１に基づいてオフ状態になると、第１増幅トランジスタ２２１の出力信号は信号保持回路２３０ｄに伝送されない。

　バイアスカットスイッチ２２５は、第１ソースフォロワ回路２２０ｄの消費電力を削減するための素子であり、例えばＮチャネル型のＭＯＳトランジスタで構成される。バイアスカットスイッチ２２５のゲートには、バイアスカット信号ＳＷ０が行選択部１２から画素制御線３１を通じて入力される。ドレインは、第１スイッチ２２２のソースに接続され、ソースは、第１電流源２２３に接続されている。バイアスカットスイッチ２２５は、第１スイッチと第１電流源２２３との間に配置されている。そのため、バイアスカットスイッチ２２５が、ハイレベルのバイアスカット信号ＳＷ０に基づいてオン状態になると、第１電流源２２３からの電流供給が行われる。反対に、バイアスカットスイッチ２２５が、ローレベルのバイアスカット信号ＳＷ０に基づいてオフ状態になると、第１電流源２２３からの電流供給が遮断される。

　図１１は、第５実施形態に係る画素２０ｄの動作を説明するためのタイミングチャートである。図１１は、説明を簡略化するために、第１リセット信号ＲＳＴ１、転送信号ＴＲＧ、第２リセット信号ＲＳＴ２、バイアスカット信号ＳＷ０、第１選択信号ＳＥＬ１、および入力ノードＶ１の波形のみを示す。第１サンプルホールド信号Ｓ１、第２サンプルホールド信号Ｓ２、選択信号ＳＥＬ、第２切替信号ＳＷ２、ランプ信号ＲＡＭＰ、出力ノードＶ２、および比較電圧ＶＣＯの波形については、図１１への記載を省略している。ここでは、第１実施形態と異なる点、すなわち、第１選択信号ＳＥＬ１およびバイアスカット信号ＳＷ０に関する動作のみを説明し、他の動作については第１実施形態と同様であるため説明を省略する。

　まず、全画素２０ｄを露光させるＧＳ期間では、ハイレベルの第１選択信号ＳＥＬ１が、第１選択トランジスタ２２４のゲートに常時供給される。そのため、タイミングＴ１からタイミングＴ６までの期間では、第１選択トランジスタ２２４は常時オン状態となり、第１増幅トランジスタ２２１の出力信号を信号保持回路２３０へ伝送可能な状態となる。

　また、ＧＳ期間では、ハイレベルのバイアスカット信号ＳＷ０が、バイアスカットスイッチ２２５のゲートに常時供給される。そのため、バイアスカットスイッチ２２５も常時オン状態となり、第１ソースフォロワ回路２２０ｄには、第１電流源２２３から供給された電流が流れる。

　ＧＳ期間が終了するタイミングＴ６では、第１選択信号ＳＥＬ１およびバイアスカット信号ＳＷ０はハイレベルからローレベルに変化する。そのため、第１選択トランジスタ２２４およびバイアスカットスイッチ２２５はオン状態からオフ状態に切り替わる。

　次に、信号保持回路２３０ｄからリセット信号およびデータ信号を読み出す読出期間が始まるタイミングＴ７の直前に、バイアスカット信号ＳＷ０がローレベルからハイレベルに変化する。その後、バイアスカット信号ＳＷ０は、読出期間が終了するタイミングＴ１２までハイレベルを維持する。一方、第１選択信号ＳＥＬ１は、読出期間中、ローレベルを維持する。

　以上説明した本実施形態によれば、第１実施形態と同様に、ランプ信号ＲＡＭＰが読出期間に信号生成回路２５０から第１容量素子２３２および第２容量素子２３３に供給される。そのため、画素信号ＶＳＬの電圧レベルに関わらず、比較電圧ＶＣＯの反転範囲を抑制することができる。そのため、画素信号ＶＳＬのダイナミックレンジを拡大することが可能となる。

　また、本実施形態では、第１電流源２２３の電流供給路にバイアスカットスイッチ２２５を配置することによって、第１電流源２２３からの電流供給を一時的に遮断することができる。そのため、第１ソースフォロワ回路２２０ｄの消費電力を削減することができる。ここで、本実施形態では、バイアスカット信号ＳＷ０は、ＧＳ期間と読出期間との間にローレベルとなっているが、読出期間中も常時ローレベルであってもよい。この場合、読出期間中、第１電流源２２３からの電流供給が遮断されるため、第１ソースフォロワ回路２２０ｄの消費電力をさらに削減することができる。

　（第６実施形態）
　図１２は、第６実施形態に係る撮像装置の画素２０ｅの回路構成を示す図である。上述した第１実施形態と同様の構成要素には、同じ符号を付し、詳細な説明を省略する。なお、図１２には、ＡＤ変換器１３０ｅも示されているが、このＡＤ変換器１３０ｅの構成は、上述した実施形態で説明したＡＤ変換器１３０～ＡＤ変換器１３０ｂのうちのいずれかであればよい。

　本実施形態では、図１２に示すように、画素２０ｅは、光電変換回路２１０ｅ、第１ソースフォロワ回路２２０ｅ、信号保持回路２３０ｅ、第２ソースフォロワ回路２４０ｅ、および信号生成回路２５０ｅを有する。画素２０ｅの中で、第１ソースフォロワ回路２２０ｅを除く回路の構成は、第１実施形態と同じであるため、説明を省略する。以下、本実施形態に係る第１ソースフォロワ回路２２０ｅについて説明する。

　図１２に示すように、第１ソースフォロワ回路２２０ｅは、第１実施形態で説明しただ１ソースフォロワ回路２２０の構成素子に加えて、第５実施形態で説明した第１選択トランジスタ２２４およびバイアスカットスイッチ２２５をさらに有する。

　図１３は、第６実施形態に係る画素２０ｅの動作を説明するためのタイミングチャートである。図１３は、説明を簡略化するために、第１リセット信号ＲＳＴ１、転送信号ＴＲＧ、第２リセット信号ＲＳＴ２、バイアスカット信号ＳＷ０、第１選択信号ＳＥＬ１、第１切替信号ＳＷ１、および入力ノードＶ１の波形のみを示す。第１サンプルホールド信号Ｓ１、第２サンプルホールド信号Ｓ２、選択信号ＳＥＬ、第２切替信号ＳＷ２、ランプ信号ＲＡＭＰ、出力ノードＶ２、および比較電圧ＶＣＯの波形については、図１３への記載を省略している。ここでは、第１実施形態と異なる点、すなわち、第１選択信号ＳＥＬ１およびバイアスカット信号ＳＷ０に関する動作のみを説明し、他の動作については第１実施形態と同様であるため説明を省略する。

　まず、全画素２０ｅを露光させるＧＳ期間では、ハイレベルの第１選択信号ＳＥＬ１が、第１選択トランジスタ２２４のゲートに常時供給される。また、ＧＳ期間には、第１切替信号ＳＷ１も、第１スイッチ２２２のゲートに常時供給される。そのため、タイミングＴ１からタイミングＴ６までの期間では、第１選択トランジスタ２２４および第１スイッチ２２２は常時オン状態となり、第１増幅トランジスタ２２１の出力信号を信号保持回路２３０へ伝送可能な状態となる。

　また、ＧＳ期間では、ハイレベルのバイアスカット信号ＳＷ０が、バイアスカットスイッチ２２５のゲートに常時供給される。そのため、バイアスカットスイッチ２２５も常時オン状態となり、第１ソースフォロワ回路２２０ａには、第１電流源２２３から供給された電流が流れる。

　ＧＳ期間が終了するタイミングＴ６では、第１選択信号ＳＥＬ１は、ハイレベルを維持するのに対して、第１切替信号ＳＷ１およびバイアスカット信号ＳＷ０はハイレベルからローレベルに変化する。そのため、第１スイッチ２２２およびバイアスカットスイッチ２２５はオン状態からオフ状態に切り替わる。

　次に、信号保持回路２３０ｅからリセット信号およびデータ信号を読み出す読出期間が始まるタイミングＴ７の直前に、バイアスカット信号ＳＷ０がローレベルからハイレベルに変化する。その後、バイアスカット信号ＳＷ０は、読出期間が終了するタイミングＴ１２までハイレベルを維持する。読出期間中、第１選択信号ＳＥＬ１はハイレベルを維持する一方で、第１切替信号ＳＷ１はローレベルを維持する。

　また、本実施形態では、第１増幅トランジスタ２２１から信号保持回路２３０ｅまでの信号伝送回路に第１選択トランジスタ２２４および第１スイッチ２２２が配置され、これらの素子は独立制御される。これにより、画素選択制御線とサンプルホールドのパルス制御線を別配線とすることができるため、サンプルホールドパルス制御線のみ別の配線層でレイアウトすることで、サンプルホールドパルスが適切な負荷をもって駆動できるよう最適化することが可能となる。

　さらに、本実施形態では、第５実施形態と同様に、第１電流源２２３の電流供給路にバイアスカットスイッチ２２５を配置することによって、第１電流源２２３からの電流供給を一時的に遮断することができる。そのため、第１ソースフォロワ回路２２０ｅの消費電力を削減することができる。なお、バイアスカット信号ＳＷ０は、読出期間も常時ローレベルであってもよい。この場合、読出期間中、第１電流源２２３からの電流供給が遮断されるため、第１ソースフォロワ回路２２０ｅの消費電力をさらに削減することができる。

　（第７実施形態）
　図１４は、第７実施形態に係る撮像装置の画素２０ｆの回路構成を示す図である。上述した第１実施形態と同様の構成要素には、同じ符号を付し、詳細な説明を省略する。なお、図１４には、ＡＤ変換器１３０ｆも示されているが、このＡＤ変換器１３０ｆの構成は、上述した実施形態で説明したＡＤ変換器１３０～ＡＤ変換器１３０ｂのうちのいずれかであればよい。

　本実施形態では、図１４に示すように、画素２０ｆは、光電変換回路２１０ｆ、第１ソースフォロワ回路２２０ｆ、信号保持回路２３０ｆ、第２ソースフォロワ回路２４０ｆ、および信号生成回路２５０ｆを有する。画素２０ｅの中で、第１ソースフォロワ回路２２０ｆは、第５実施形態で説明したように第１選択トランジスタ２２４およびバイアスカットスイッチ２２５を第１スイッチ２２２の代わりに有する。なお、第１ソースフォロワ回路２２０ｆは、他の実施形態で説明した回路構成を有していてもよい。また、第２ソースフォロワ回路２４０ｆには、第２スイッチ２３１が設けられていない。

　本実施形態に係る画素２０ｆは、信号生成回路２５０と信号保持回路２３０との間に配置された第３ソースフォロワ回路２６０をさらに有する。第３ソースフォロワ回路２６０は、増幅トランジスタ２６１と、増幅トランジスタ２６１に直列に接続された第３選択トランジスタ２６２と、を有する。

　増幅トランジスタ２６１は、信号生成回路２５０で生成されたランプ信号ＲＡＭＰを増幅するための素子であり、例えばＮチャネル型のＭＯＳトランジスタで構成される。増幅トランジスタ２６１のゲートには、ランプ信号ＲＡＭＰが入力される。ドレインは、電源電圧ＶＤＤ１を供給する正電源に接続され、ソースは、第３選択トランジスタ２６２に接続されている。

　第３選択トランジスタ２６２は、増幅トランジスタ２６１と信号保持回路２３０ｆとの間に配置され、例えばＮチャネル型のＭＯＳトランジスタで構成される。第３選択トランジスタ２６２のゲートには、第３選択信号ＳＥＬ３が行選択部１２から画素制御線３１を通じて入力される。ドレインは、増幅トランジスタ２６１のソースに接続され、ソースは、信号保持回路２３０の入力ノードＶ１に接続されている。第３選択トランジスタ２６２が、ハイレベルの第３選択信号ＳＥＬ３に基づいてオン状態になると、増幅トランジスタ２６１で増幅されたランプ信号ＲＡＭＰが信号保持回路２３０の入力ノードＶ１を介して第１容量素子２３２および第２容量素子２３３の各々に供給される。

　図１５は、第７実施形態に係る画素２０ｆの動作を説明するためのタイミングチャートである。ここでは、第１実施形態および第５実施形態と異なる点、すなわち、第３選択信号ＳＥＬ３に関する動作のみを説明し、他の動作については第１実施形態と同様であるため説明を省略する。

　まず、全画素２０ｆを露光させるＧＳ期間では、ローレベルの第３選択信号ＳＥＬ３が、第３選択トランジスタ２６２のゲートに常時供給される。そのため、タイミングＴ１からタイミングＴ６までの期間では、第３選択トランジスタ２６２は常時オフ状態となり、増幅トランジスタ２６１で増幅されたランプ信号ＲＡＭＰは、信号保持回路２３０へ伝送されない。

　次に、信号保持回路２３０ｆからリセット信号およびデータ信号を読み出す読出期間が始まるタイミングＴ７で、第３選択信号ＳＥＬ３がローレベルからハイレベルに変化する。これにより、第３選択トランジスタ２６２はオフ状態からオン状態に切り替わるので、増幅トランジスタ２６１で増幅されたランプ信号ＲＡＭＰが、信号保持回路２３０へ伝送される。その後、第３選択信号ＳＥＬ３は、読出期間が終了するタイミングＴ１２までハイレベルを維持する。

　また、本実施形態によれば、信号保持回路２３０ｆには、増幅トランジスタ２６１で増幅されたランプ信号ＲＡＭＰが読出し期間に供給される。そのため、駆動力を向上させることが可能となる。

　（第８実施形態）
　図１６は、第８実施形態に係る撮像装置の画素２０ｇの回路構成を示す図である。上述した第１実施形態と同様の構成要素には、同じ符号を付し、詳細な説明を省略する。画素２０ｇは、光電変換回路２１０ｇ、第１ソースフォロワ回路２２０ｇ、信号保持回路２３０ｇ、第２ソースフォロワ回路２４０ｇ、および信号生成回路２５０ｇを有する。

　本実施形態では、信号生成回路２５０ｇが第１ランプ信号ＲＡＭＰ１および第２ランプ信号ＲＡＭＰ２を生成する。第１ランプ信号ＲＡＭＰ１は、第１実施形態で説明したランプ信号ＲＡＭＰのスロープ部分に相当する。一方、第２ランプ信号ＲＡＭＰ２は、上記ランプ信号ＲＡＭＰのオフセット部分に相当する。すなわち、本実施形態では、信号生成回路２５０は、第１実施形態で説明したランプ信号ＲＡＭＰを第１ランプ信号ＲＡＭＰ１および第２ランプ信号ＲＡＭＰ２に分離する。第１ランプ信号ＲＡＭＰ１は、第２スイッチ２３１を介して第１容量素子２３２および第２容量素子２３３に供給される。第２ランプ信号ＲＡＭＰ２は、ＡＤ変換器１３０ｇに供給される。

　ＡＤ変換器１３０ｇは、図７に示すＡＤ変換器１３０ｂと同様に、第２電流源２４３を第２ソースフォロワ回路２４０ｇと共用する。その一方で、ＡＤ変換器１３０ｇは、第２ランプ信号ＲＡＭＰ２が容量素子１３１を介して入力トランジスタ１３３ｂのゲートに入力される点でＡＤ変換器１３０ｂと異なる。

　第１実施形態に係る画素２０では、ＡＤ変換器１３０で比較電圧ＶＣＯの反転を確実に起こしリニアリティを確保するために、ランプ信号ＲＡＭＰには、スロープ部分の前にオフセットが設けられている。すなわち、ランプ信号ＲＡＭＰは、スロープ部分とオフセット部分とから成る。しかし、オフセット部分の段差が、信号線３２の大きい時定数の影響で、信号線３２において鈍ってしまうと、そのセトリングを待つ必要が生じてしまう。リセット信号のセトリング期間ｔｓ１、およびデータ信号のセトリング期間ｔｓ２を長くすると、その分だけ、ＡＤ変換器１３０でのアナログ－デジタル変換に要する全体の時間が長くなる。その結果、フレームレートが低下したり、消費電力の時間平均をとったときの平均電力が悪化したりすることになる。

　そこで、本実施形態に係る画素２０では、スロープ部分とオフセット部分とから成るランプ信号ＲＡＭＰについて、オフセット部分をランプ信号ＲＡＭＰから分離して、容量素子１３１を介して入力トランジスタ１３３ｂのゲートに供給するようにしている。

　図１７は、第８実施形態に係る撮像装置の動作を説明するためのタイミングチャートである。ここでは、第１実施形態と異なる点、すなわち、第１ランプ信号ＲＡＭＰ１および第２ランプ信号ＲＡＭＰ２に関する動作のみを説明し、他の動作については第１実施形態と同様であるため説明を省略する。

　まず、全画素２０ｇを露光させるＧＳ期間では、第２切替信号ＳＷ２がローレベルであるため、第２スイッチ２３１はオフ状態である。そのため、第１ランプ信号ＲＡＭＰ１は、第１容量素子２３２および第２容量素子２３３には供給されない。また、ＧＳ期間では信号生成回路２５０は、第２ランプ信号ＲＡＭＰ２を入力トランジスタ１３３ｂのゲートに供給しない。

　次に、信号保持回路２３０ｇからリセット信号およびデータ信号を読み出す読出期間が始まるタイミングＴ７の直前に、第２切替信号ＳＷ２がローレベルからハイレベルに変化するため、第２スイッチ２３１はオフ状態からオン状態に切り替わる。その結果、第１ランプ信号ＲＡＭＰ１は、第１容量素子２３２および第２容量素子２３３に供給される。同時に、信号生成回路２５０は、第２ランプ信号ＲＡＭＰ２を入力トランジスタ１３３ｂのゲートに供給する。

　本実施形態では、画素信号ＶＳＬには、スロープ部分の第１ランプ信号ＲＡＭＰ１が重畳されるものの、オフセット部分の段差が乗らなくなるため、信号線３２の大きい時定数の影響で、信号線３２においては波形が鈍ることはなく、そのセトリングを待つ必要がなくなる。そして、Ｐチャネル型のＭＯＳトランジスタから成る入力トランジスタ１１３ｂのゲート－ソース間電圧は、第１ランプ信号ＲＡＭＰ１の電圧ＶＲＡＭＰ１から第２ランプ信号ＲＡＭＰ２の電圧ＶＲＡＭＰ２を減算した値である。この減算値は、第１実施形態で説明したランプ信号ＲＡＭＰの電圧と同じとなるため、回路動作としては、第１実施形態と同じ出力が得られる。

　以上説明した本実施形態によれば、ランプ信号ＲＡＭＰのスロープ部分に相当する第１ランプ信号ＲＡＭＰ１は、第１容量素子２３２および第２容量素子２３３に供給されて画素信号ＶＳＬに重畳される。これにより、画素信号ＶＳＬのレベルに関わらず、比較電圧ＶＣＯの反転電位を一定にすることができる。その結果、画素信号ＶＳＬのダイナミックレンジを拡大することができる。

　また、本実施形態では、ランプ信号ＲＡＭＰのオフセット部分に相当する第２ランプ信号ＲＡＭＰ２が、信号線３２の時定数の影響を受けないため、リセット信号のセトリング期間ｔｓ１、およびデータ信号のセトリング期間ｔｓ２を短縮することができる。これによりフレームレートの低下や、消費電力の増加を抑制することが可能となる。

　（第９実施形態）
　図１８は、第９実施形態に係る撮像装置の画素２０ｈの回路構成を示す図である。上述した第１実施形態と同様の構成要素には、同じ符号を付し、詳細な説明を省略する。本実施形態では、画素２０ｈは、光電変換回路２１０ｈ、第１ソースフォロワ回路２２０ｈ、信号保持回路２３０ｈ、第２ソースフォロワ回路２４０ｈ、信号生成回路２５０ｈ、および切替トランジスタ２７０を有する。なお、図１８には、ＡＤ変換器１３０ｈも示されているが、このＡＤ変換器１３０ｈの構成は、上述した実施形態で説明したＡＤ変換器１３０～ＡＤ変換器１３０ｂのうちのいずれかであればよい。

　光電変換回路２１０ｈは、光電変換素子２１１と、転送トランジスタ２１２と、第１リセットトランジスタ２１３と、２重変換利得トランジスタ２１４と、を有する。すなわち、光電変換回路２１０ｈは、第１実施形態で説明した光電変換回路２１０の構成素子に加えて、２重変換利得トランジスタ２１４をさらに有する。

　２重変換利得トランジスタ２１４は、第１リセットトランジスタ２１３とフローティングディフュージョンＦＤとの間に配置され、例えばＮチャネル型のＭＯＳトランジスタで構成される。２重変換利得トランジスタ２１４のゲートには、２重変換利得制御信号ＤＣＧが行選択部１２から画素制御線３１を通じて入力される。２重変換利得トランジスタ２１４のドレインは、第１リセットトランジスタ２１３のソースに接続され、ソースはフローティングディフュージョンＦＤに接続されている。

　第１ソースフォロワ回路２２０ｈは、第１実施形態で説明した第１ソースフォロワ回路２２０と同じ回路構成を有する。なお、第１ソースフォロワ回路２２０ｈでは第１電流源２２３がＮチャネル型のＭＯＳトランジスタで構成されている。

　信号保持回路２３０ｈは、第１容量素子２３２と、第２容量素子２３３と、第２リセットトランジスタ２３６と、を有する。第１容量素子２３２および第２容量素子２３３の各々の一端は、入力ノードＶ１に共通に接続されている。第１容量素子２３２の他端は信号生成回路２５０ｈに接続され、第２容量素子２３３の他端は、出力ノードＶ２に接続されている。第２リセットトランジスタ２３６は、第１実施形態と同様の配置構成であるため説明を省略する。

　第２ソースフォロワ回路２４０ｈは、第２増幅トランジスタ２４１および選択トランジスタ２４２を有する。各トランジスタの配置構成は、第１実施形態と同じであるため説明を省略する。

　信号生成回路２５０ｈは、スロープ部分およびオフセット部分から成るランプ信号ＲＡＭＰを生成して出力する。ランプ信号ＲＡＭＰは、第１容量素子２３２に供給されるとともに、第１容量素子２３２を介して第２容量素子２３３にも供給される。

　切替トランジスタ２７０は、例えば、第１増幅トランジスタ２２１とＡＤ変換器１３０ｈとの間に配置されたＮチャネル型のＭＯＳトランジスタで構成される。切替トランジスタ２７０のゲートには、選択信号ＳＥＬ２が行選択部１２から画素制御線３１を通じて入力される。切替トランジスタ２７０のドレインは、第１増幅トランジスタ２２１のソースに接続され、ソースは、ＡＤ変換器１３０ｈに接続されている。切替トランジスタ２７０がハイレベルの選択信号ＳＥＬ２に基づいてオン状態になると、第１増幅トランジスタ２２１で増幅された信号が、信号保持回路２３０ｈおよび第２ソースフォロワ回路２４０ｈを経由することなく直接ＡＤ変換器１３０ｈに入力される。

　上記のように構成された画素２０ｈでは、第２ソースフォロワ回路２４０ｈが信号保持回路２３０ｈに保持されたリセット信号およびデータ信号を順に読み出す際に、信号生成回路２５０ｈが、ランプ信号ＲＡＭＰを信号保持回路２３０ｈに供給する。そのため、ランプ信号ＲＡＭＰは画素信号ＶＳＬに重畳される。これにより、画素信号ＶＳＬのダイナミックレンジを拡大することができる。

　（第１０実施形態）
　図１９は、第１０実施形態に係る撮像装置の画素２０ｉの回路構成を示す図である。上述した第１実施形態と同様の構成要素には、同じ符号を付し、詳細な説明を省略する。本実施形態では、画素２０ｉは、光電変換回路２１０ｉ、第１ソースフォロワ回路２２０ｉ、信号保持回路２３０ｉ、第２ソースフォロワ回路２４０ｉ、および信号生成回路２５０ｉを有する。なお、図１９には、ＡＤ変換器１３０ｉも示されているが、このＡＤ変換器１３０ｉの構成は、上述した実施形態で説明したＡＤ変換器１３０～ＡＤ変換器１３０ｂのうちのいずれかであればよい。

　画素２０ｉの中で、光電変換回路２１０ｉ、第１ソースフォロワ回路２２０ｉ、および信号生成回路２５０ｉの構成は、第１実施形態と同様であるため、説明を省略する。また、信号保持回路２３０ｉおよび第２ソースフォロワ回路２４０ｉは、上述した第９実施形態と同様であるため、説明を省略する。

　上記のように構成された画素２０ｉでは、第２ソースフォロワ回路２４０ｉが信号保持回路２３０ｉに保持されたリセット信号およびデータ信号を順に読み出す際に、信号生成回路２５０ｉが、ランプ信号ＲＡＭＰを信号保持回路２３０ｉに供給する。そのため、ランプ信号ＲＡＭＰは画素信号ＶＳＬに重畳される。これにより、画素信号ＶＳＬのダイナミックレンジを拡大することができる。

　（第１１実施形態）
　図２０は、第１１実施形態に係る撮像装置の画素２０ｊの回路構成を示す図である。上述した第１実施形態と同様の構成要素には、同じ符号を付し、詳細な説明を省略する。本実施形態では、画素２０ｊは、光電変換回路２１０ｊ、第１ソースフォロワ回路２２０ｊ、信号保持回路２３０ｊ、第２ソースフォロワ回路２４０ｊ、および信号生成回路２５０ｊを有する。光電変換回路２１０ｊ、第１ソースフォロワ回路２２０ｊおよび信号生成回路２５０ｊの構成は、第１実施形態と同様であるため、説明を省略する。なお、図２０には、ＡＤ変換器１３０ｊも示されているが、このＡＤ変換器１３０ｊの構成は、上述した実施形態で説明したＡＤ変換器１３０～ＡＤ変換器１３０ｂのうちのいずれかであればよい。

　信号保持回路２３０ｊは、第１容量素子２３２、第２容量素子２３３、サンプルトランジスタ２３７ａ、およびサンプルトランジスタ２３７ｂを有する。第１容量素子２３２の一端は、サンプルトランジスタ２３７ａを介して入力ノードＶ１に接続され、第２容量素子２３３の一端は、サンプルトランジスタ２３７ｂを介して入力ノードＶ１に接続されている。また、第１容量素子２３２および第２容量素子２３３の各々の他端は、信号生成回路２５０ｊに接続されている。

　サンプルトランジスタ２３７ａは、入力ノードＶ１と第１容量素子２３２の一端との間に配置され、例えばＮチャネル型のＭＯＳトランジスタで構成される。サンプルトランジスタ２３７ａのゲートには、サンプルホールド信号Φ１が行選択部１２から画素制御線３１を通じて入力される。サンプルトランジスタ２３７ａのドレインは入力ノードＶ１に接続され、ソースは第１容量素子２３２の一端に接続されている。サンプルトランジスタ２３７ａが、ハイレベルのサンプルホールド信号Φ１に基づいてオン状態になると、リセット信号の電圧が第１容量素子２３２に保持される。

　サンプルトランジスタ２３７ｂは、入力ノードＶ１と第２容量素子２３３の一端との間に配置され、例えばＮチャネル型のＭＯＳトランジスタで構成される。サンプルトランジスタ２３７ｂのゲートには、サンプルホールド信号Φ２が行選択部１２から画素制御線３１を通じて入力される。サンプルトランジスタ２３７ｂのドレインは入力ノードＶ１に接続され、ソースは第２容量素子２３３の一端に接続されている。サンプルトランジスタ２３７ｂが、ハイレベルのサンプルホールド信号Φ２に基づいてオン状態になると、データ信号の電圧が第２容量素子２３３に保持される。

　第２ソースフォロワ回路２４０ｊは、第２増幅トランジスタ２４１ａと、転送トランジスタ２４２ａと、第２増幅トランジスタ２４１ｂと、転送トランジスタ２４２ｂと、を有する。第２増幅トランジスタ２４１ａは、第１容量素子２３２に保持されたリセット信号を増幅する。転送トランジスタ２４２ａは、行選択部１２から画素制御線３１を通じて入力された選択信号ＳＥＬａのレベルに応じてオンまたはオフする。

　第２増幅トランジスタ２４１ｂは、第２容量素子２３３に保持されたデータ信号を増幅する。転送トランジスタ２４２ｂは、行選択部１２から画素制御線３１を通じて入力された選択信号ＳＥＬｂのレベルに応じてオンまたはオフする。

　上記のように構成された画素２０ｊでは、全画素２０ｊを露光するＧＳ期間において、サンプルトランジスタ２３７ａおよびサンプルトランジスタ２３７ｂが順にオン状態になる。その結果、リセット信号およびデータ信号が順に第１容量素子２３２および第２容量素子２３３にそれぞれ保持される。

　また、信号保持回路２３０ｊからリセット信号およびデータ信号を読み出す読出期間では、信号生成回路２５０ｊが、ランプ信号ＲＡＭＰを第１容量素子２３２および第２容量素子２３３にそれぞれ供給する。そのため、ランプ信号ＲＡＭＰが重畳したリセット信号を増幅した画素信号ＶＳＬ１と、ランプ信号ＲＡＭＰが重畳したデータ信号を増幅した画素信号ＶＳＬ２とが、ＡＤ変換器１３０ｊに順に入力される。画素信号ＶＳＬ１および画素信号ＶＳＬ２には、ランプ信号ＲＡＭＰが重畳されているため、画素信号ＶＳＬのダイナミックレンジを拡大することが可能となる。

　（第１２実施形態）
　図２１は、第１２実施形態に係る撮像装置の画素２０ｋの回路構成を示す図である。上述した第１実施形態と同様の構成要素には、同じ符号を付し、詳細な説明を省略する。本実施形態では、画素２０ｋは、光電変換回路２１０ｋ、第１ソースフォロワ回路２２０ｋ、信号保持回路２３０ｋ、第２ソースフォロワ回路２４０ｋ、および信号生成回路２５０ｋを有する。なお、図２１には、ＡＤ変換器１３０ｋも示されているが、このＡＤ変換器１３０ｋの構成は、上述した実施形態で説明したＡＤ変換器１３０～ＡＤ変換器１３０ｂのうちのいずれかであればよい。

　画素２０ｋの中で、信号保持回路２３０ｋを除く回路構成は、第１実施形態と同様であるため、説明を省略する。以下、信号保持回路２３０ｋについて説明する。信号保持回路２３０ｋは、第１容量素子２３２、第２容量素子２３３、およびサンプルトランジスタ２３９を有する。

　第１容量素子２３２の一端は、サンプルトランジスタ２３９を介して入力ノードＶ１に接続され、他端は、信号生成回路２５０ｋに接続されている。第２容量素子２３３の一端は、入力ノードＶ１に直接接続され、他端は、信号生成回路２５０ｋに接続されている。サンプルトランジスタ２３９は、第１容量素子２３２の一端と第２容量素子２３３の一端との間に配置され、例えばＮチャネル型のＭＯＳトランジスタで構成される。サンプルトランジスタ２３９のゲートには、サンプルホールド信号Φ３が、画素制御線３１を通じて入力される。サンプルトランジスタ２３９のドレインは、入力ノードＶ１に接続され、ソースは、出力ノードＶ２に接続されている。

　上記のように構成された画素２０ｋでは、全画素２０ｋを露光するＧＳ期間において、サンプルトランジスタ２３９がハイレベルのサンプルホールド信号Φ３に基づいてオンすると、リセット信号の電圧が第１容量素子２３２に保持される。その後、サンプルホールド信号Φ３がハイレベルからローレベルに変化してサンプルトランジスタ２３９がオン状態からオフ状態に切り替わると、データ信号の電圧が第２容量素子２３３に保持される。

　また、信号保持回路２３０ｋからリセット信号およびデータ信号を読み出す読出期間では、サンプルトランジスタ２３９がオフ状態のときに、第２ソースフォロワ回路２４０ｋが、第１容量素子２３２からリセット信号を読み出す。その後、サンプルトランジスタ２３９がオフ状態からオン状態に切り替わったときに、第２ソースフォロワ回路２４０ｋが、第２容量素子２３３からデータ信号を読み出す。さらに、読出期間では、信号生成回路２５０ｋが、ランプ信号ＲＡＭＰを第１容量素子２３２および第２容量素子２３３にそれぞれ供給する。そのため、ランプ信号ＲＡＭＰが重畳した画素信号ＶＳＬが、ＡＤ変換器１３０ｊに入力される。画素信号ＶＳＬには、ランプ信号ＲＡＭＰが重畳されているため、画素信号ＶＳＬのダイナミックレンジを拡大することが可能となる。

　（第１３実施形態）
　図２２は、第１３実施形態に係る撮像装置の画素２０ｌの回路構成を示す図である。上述した第１実施形態と同様の構成要素には、同じ符号を付し、詳細な説明を省略する。本実施形態では、画素２０ｌは、光電変換回路２１０ｌ、第１ソースフォロワ回路２２０ｌ、信号保持回路２３０ｌ、第２ソースフォロワ回路２４０ｌ、および信号生成回路２５０ｌを有する。なお、図２１には、ＡＤ変換器１３０ｌも示されているが、このＡＤ変換器１３０ｌの構成は、上述した実施形態で説明したＡＤ変換器１３０～ＡＤ変換器１３０ｂのうちのいずれかであればよい。

　本実施形態に係る画素２０ｌは、信号保持回路２３０ｌの構成が図２１に示す第１２実施形態に係る画素２０ｋと異なる。第１２実施形態に係る信号保持回路２３０ｋでは、第１容量素子２３２および第２容量素子２３３の両方の他端が信号生成回路２５０ｋに接続されている。一方、本実施形態に係る信号保持回路２３０ｌでは、第１容量素子２３２の他端のみが信号生成回路２５０ｌに接続され、第２容量素子２３３の他端は、接地されている。

　上記のように構成された画素２０ｌでは、全画素２０ｌを露光するＧＳ期間において、第１２実施形態と同様に、リセット信号はサンプルトランジスタ２３９がオン状態のときに第１容量素子２３２に保持され、データ信号はサンプルトランジスタ２３９がオフ状態のときに第２容量素子２３３に保持される。

　また、信号保持回路２３０ｌからリセット信号およびデータ信号を読み出す読出期間でも、第１２実施形態と同様に、第２ソースフォロワ回路２４０ｌは、サンプルトランジスタ２３９がオフ状態のときにリセット信号を読み出し、続いて、サンプルトランジスタ２３９がオン状態のときにデータ信号を読み出す。本実施形態では、第２ソースフォロワ回路２４０ｌがデータ信号を読み出す際、ランプ信号ＲＡＭＰは、信号生成回路２５０ｌから第１容量素子２３２を介して出力される。そのため、信号生成回路２５０ｌからランプ信号ＲＡＭＰを出力するタイミングを調整することによって、データ信号にランプ信号ＲＡＭＰを重畳させることができる。その結果、画素信号ＶＳＬのダイナミックレンジを拡大することが可能となる。

　（第１４実施形態）
　図２３は、第１４実施形態に係る撮像装置の画素２０ｍの回路構成を示す図である。上述した第１実施形態と同様の構成要素には、同じ符号を付し、詳細な説明を省略する。本実施形態では、画素２０ｍは、光電変換回路２１０ｍ、第１ソースフォロワ回路２２０ｍ、信号保持回路２３０ｍ、第２ソースフォロワ回路２４０ｍ、信号生成回路２５０ｍ、および切替トランジスタ２８０を有する。なお、図２１には、ＡＤ変換器１３０ｍも示されているが、このＡＤ変換器１３０ｍの構成は、上述した実施形態で説明したＡＤ変換器１３０～ＡＤ変換器１３０ｂのうちのいずれかであればよい。

　本実施形態に係る画素２０ｍにおいて、信号保持回路２３０ｌおよび切替トランジスタ２８０を除く回路構成は、第1実施形態と同様であるため説明を省略し、以下に信号保持回路２３０ｌおよび切替トランジスタ２８０を説明する。

　本実施形態に係る信号保持回路２３０ｍは、第１容量素子２３２と、第２容量素子２３３と、第２リセットトランジスタ２３６と、サンプルトランジスタ２３９と、を有する。第１容量素子２３２は、第１増幅トランジスタ２２１で増幅された信号の電圧レベルをクランプ（固定）するための素子であり、その一端は入力ノードＶ１に接続され、他端はサンプルトランジスタ２３９に接続されている。第２容量素子２３３は、サンプルトランジスタ２３９によってサンプルホールドされたアナログ信号を保持および蓄積するための素子であり、その一端は、出力ノードＶ２に接続され、他端は信号生成回路２５０ｍに接続されている。

　サンプルトランジスタ２３９は、第１容量素子２３２の他端の電圧レベルをサンプルホールドし、第２容量素子２３３に蓄積するためのトランジスタであり、例えばＮチャネル型のＭＯＳトランジスタで構成される。サンプルトランジスタ２３９のゲートには、サンプルホールド信号Φ３が、行選択部１２から画素制御線３１を通じて入力される。サンプルトランジスタ２３９のドレインは、第１容量素子２３２の他端に接続され、ソースは、出力ノードＶ２に接続されている。

　第２リセットトランジスタ２３６は、第２容量素子２３３をリセットするためのトランジスタである。第２リセットトランジスタ２３６の動作は、行選択部１２からの第２リセット信号ＲＳＴ２によって制御される。第２容量素子２３３のリセットは、第２容量素子２３３に蓄積されている電荷量を制御して第２容量素子２３３の電位を基準電位に設定することである。

　上記のように構成された画素２０ｍでは、全画素２０ｌを露光するＧＳ期間において、リセット信号およびデータ信号の電圧が、それぞれ異なるタイミングで第２容量素子２３３に保持される。

　また、信号保持回路２３０ｌからリセット信号およびデータ信号をそれぞれ異なるタイミングで読み出す読出期間では、信号生成回路２５０がランプ信号ＲＡＭＰを第２容量素子２３３に供給する。そのため、ランプ信号ＲＡＭＰがリセット信号およびデータ信号にそれぞれ重畳される。よって、画素信号ＶＳＬのダイナミックレンジを拡大することが可能となる。

　（第１５実施形態）
　図２４は、第１５実施形態に係る電子機器の構成例を示すブロック図である。

　図２４に示すように、本実施形態に係る電子機器１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、および、電源系１０８等を備える。ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、および、電源系１０８は、バスライン１０９を介して相互に接続されている。

　撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。

　フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。

　操作系１０７は、ユーザによる操作の下に、撮像部１０２が有する様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、および、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

　上記のように構成された電子機器１００において、撮像部１０２として、上述した各実施形態に係る撮像装置を用いることができる。当該撮像装置によれば、撮像部１０２のダイナミックレンジを拡大することが可能となるので、画質を向上させることが可能となる。

　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

　図２５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、および統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、および車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。

　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、および、車両の制動力を発生させる制動装置等の制御装置として機能する。

　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。

　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声および画像のうちの少なくとも一方の出力信号を送信する。図２５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２およびインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイおよびヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

　図２６は、撮像部１２０３１の設置位置の例を示す図である。

　図２６では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。

　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドアおよび車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１および車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

　なお、図２６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従遮断制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば撮像部１２０３１に適用され得る。具体的には、撮像装置１は、撮像部１２０３１に適用することができる。本開示に係る技術を適用することにより、より高画質な撮影画像を得ることができるため、安全性を向上することが可能になる。

　なお、本技術は以下のような構成を取ることができる。
（１）　同じ期間に露光する複数の画素と、
　前記複数の画素の各々から出力されたアナログの画素信号をデジタル化するＡＤ変換器と、を備え、
　前記複数の画素の各々が、
　入射光を光電変換する光電変換回路と、
　前記光電変換回路の出力信号を増幅する第１ソースフォロワ回路と、
　前記第１ソースフォロワ回路の出力信号を保持する信号保持回路と、
　前記信号保持回路から読み出した信号を増幅して前記画素信号として出力する第２ソースフォロワ回路と、を有し、
　電圧レベルが傾斜状に変化するスロープ部分を含むランプ信号が、前記信号保持回路に供給される、撮像装置。
（２）　前記ランプ信号を生成して前記信号保持回路に供給する信号生成回路をさらに備える、（１）に記載の撮像装置。
（３）　前記信号保持回路が、前記光電変換回路をリセットした第１信号を保持する第１容量素子と、前記光電変換回路の光電変換によって生成された第２信号を保持する第２容量素子と、を含み、
　前記信号生成回路が、前記第１容量素子および前記第２容量素子にそれぞれ前記ランプ信号を供給する、（１）または（２）に記載の撮像装置。
（４）　前記信号保持回路が、前記第１容量素子に直列に接続された第１サンプルトランジスタと、前記第２容量素子に直列に接続された第２サンプルトランジスタと、をさらに含み、
　前記第１サンプルトランジスタがオン状態のときに、前記第１信号が前記第１容量素子に保持され、前記第２サンプルトランジスタが前記第１サンプルトランジスタとは異なるタイミングでオン状態のときに、前記第２信号が前記第２容量素子に保持される、（３）に記載の撮像装置。
（５）　前記第２ソースフォロワ回路は、前記信号保持回路から前記第１信号を前記第２信号よりも先に読み出す、（３）または（４）に記載の撮像装置。
（６）　前記第２ソースフォロワ回路は、前記信号保持回路から前記第２信号を前記第１信号よりも先に読み出す、（３）または（４）に記載の撮像装置。
（７）　前記信号保持回路は、前記第１容量素子の一端および前記第２容量素子の一端が共通に接続される入力ノードと、前記信号生成回路との間に配置されたスイッチをさらに有し、
　前記第２ソースフォロワ回路が前記信号保持回路に保持された信号を読み出す期間に、前記スイッチがオン状態となる、（３）から（６）のいずれかに記載の撮像装置。
（８）　前記第２ソースフォロワ回路と前記ＡＤ変換器とに共用される電流源をさらに備える、（１）から（７）のいずれかに記載の撮像装置。
（９）　前記信号保持回路は、前記入力ノードの電位をリセットするリセットトランジスタをさらに含む、（７）に記載の撮像装置。
（１０）　前記第１ソースフォロワ回路は、前記光電変換回路の出力信号を増幅する増幅トランジスタと、前記増幅トランジスタに直列に接続された選択トランジスタと、前記選択トランジスタに直列に接続されたバイアスカットスイッチと、前記バイアスカットスイッチに直列に接続された電流源と、を有し、
　前記複数の画素を露光する期間が終了してから前記第２ソースフォロワ回路が前記信号保持回路に保持された信号を読み出す期間の直前まで、前記バイアスカットスイッチがオフ状態となる、（１）から（８）のいずれかに記載の撮像装置。
（１１）　前記第２ソースフォロワ回路が前記信号保持回路に保持された信号を読み出す期間中も前記バイアスカットスイッチがオフ状態となる、（１０）に記載の撮像装置。
（１２）　前記第１ソースフォロワ回路が、前記選択トランジスタと前記信号保持回路との間に配置されたスイッチをさらに有し、
　前記スイッチは、前記選択トランジスタから独立して制御される、（１０）または（１１）に記載の撮像装置。
（１３）　前記ランプ信号を増幅して前記信号保持回路に供給する第３ソースフォロワ回路をさらに備える、（１）から（８）のいずれかに記載の撮像装置。
（１４）　前記第３ソースフォロワ回路は、前記ランプ信号を増幅する増幅トランジスタと、前記増幅トランジスタと前記信号保持回路との間に配置された選択トランジスタと、を有し、
　前記第２ソースフォロワ回路が前記信号保持回路に保持された信号を読み出す期間に、前記選択トランジスタはオン状態となる、（１３）に記載の撮像装置。
（１５）　前記ランプ信号が、前記スロープ部分と、前記電圧レベルが矩形波状に変化するオフセット部分と、を含む、（１）から（１４）のいずれかに記載の撮像装置。
（１６）　前記スロープ部分が前記信号保持回路に供給され、前記オフセット部分が前記ＡＤ変換器に供給される、（１５）に記載の撮像装置。
（１７）　前記ＡＤ変換器が、入力トランジスタと、前記入力トランジスタの後段に設けられた出力トランジスタと、を有し、
　前記入力トランジスタのゲートに前記オフセット部分が入力され、前記入力トランジスタのソースに前記画素信号が入力され、
　前記出力トランジスタのゲートに前記入力トランジスタのドレインが接続され、前記出力トランジスタのソースに前記画素信号が入力される、（１６）に記載の撮像装置。
（１８）　前記光電変換回路、前記第１ソースフォロワ回路、および前記スイッチが、第１基板に配置され、
　前記信号保持回路の中で前記スイッチを除く残りの素子および前記第２ソースフォロワ回路が、前記第１基板に積層される第２基板に配置される、（７）に記載の撮像装置。
（１９）　前記光電変換回路の一部の素子が第１基板に配置され、
　前記光電変換回路の残りの素子、前記第１ソースフォロワ回路、および前記スイッチが、前記第１基板に積層される第２基板に配置され、
　前記信号保持回路の中で前記スイッチを除く残りの素子および前記第２ソースフォロワ回路が、前記第１基板および前記第２基板に積層される第３基板に配置される、（７）に記載の撮像装置。
（２０）　同じ期間に露光する複数の画素と、前記複数の画素の各々から出力されたアナログの画素信号をデジタル化するＡＤ変換器と、を備える撮像装置であって、前記複数の画素の各々が、入射光を光電変換する光電変換回路と、前記光電変換回路の出力信号を増幅する第１ソースフォロワ回路と、前記第１ソースフォロワ回路の出力信号を保持する信号保持回路と、前記信号保持回路から読み出した信号を増幅して前記画素信号として出力する第２ソースフォロワ回路と、を有し、電圧レベルが傾斜状に変化するスロープ部分を含むランプ信号が前記信号保持回路に供給される撮像装置を備える、電子機器。

　１：撮像装置
　２０～２０ｍ：画素
　１００：電子機器
　１３０～１３０ｍ：ＡＤ変換器
　１３３ｂ：入力トランジスタ
　１３４ｂ：出力トランジスタ
　２１０～２１０ｍ：光電変換回路
　２２０～２２０ｍ：第１ソースフォロワ回路
　２２１：第１増幅トランジスタ
　２２２：第１スイッチ
　２２３：第１電流源
　２２４：第１選択トランジスタ
　２２５：バイアスカットスイッチ
　２３０～２３０ｍ：信号保持回路
　２３１：第２スイッチ
　２３２：第１容量素子
　２３３：第２容量素子
　２３４：第１サンプルトランジスタ
　２３５：第２サンプルトランジスタ
　２３８：第３リセットトランジスタ
　２４０～２４０ｍ：第２ソースフォロワ回路
　２４３：第２電流源
　２５０～２５０ｍ：信号生成回路
　２６０：第３ソースフォロワ回路
　２６１：増幅トランジスタ
　２６２：第３選択トランジスタ
　３０１：第１基板
　３０２：第２基板
　３０３：第３基板

Claims

　同じ期間に露光する複数の画素と、
　前記複数の画素の各々から出力されたアナログの画素信号をデジタル化するＡＤ変換器と、を備え、
　前記複数の画素の各々が、
　入射光を光電変換する光電変換回路と、
　前記光電変換回路の出力信号を増幅する第１ソースフォロワ回路と、
　前記第１ソースフォロワ回路の出力信号を保持する信号保持回路と、
　前記信号保持回路から読み出した信号を増幅して前記画素信号として出力する第２ソースフォロワ回路と、を有し、
　電圧レベルが傾斜状に変化するスロープ部分を含むランプ信号が、前記信号保持回路に供給される、撮像装置。
　前記ランプ信号を生成して前記信号保持回路に供給する信号生成回路をさらに備える、請求項１に記載の撮像装置。
　前記信号保持回路が、前記光電変換回路をリセットした第１信号を保持する第１容量素子と、前記光電変換回路の光電変換によって生成された第２信号を保持する第２容量素子と、を含み、
　前記信号生成回路が、前記第１容量素子および前記第２容量素子にそれぞれ前記ランプ信号を供給する、請求項２に記載の撮像装置。
　前記信号保持回路が、前記第１容量素子に直列に接続された第１サンプルトランジスタと、前記第２容量素子に直列に接続された第２サンプルトランジスタと、をさらに含み、
　前記第１サンプルトランジスタがオン状態のときに、前記第１信号が前記第１容量素子に保持され、前記第２サンプルトランジスタが前記第１サンプルトランジスタとは異なるタイミングでオン状態のときに、前記第２信号が前記第２容量素子に保持される、請求項３に記載の撮像装置。
　前記第２ソースフォロワ回路は、前記信号保持回路から前記第１信号を前記第２信号よりも先に読み出す、請求項３に記載の撮像装置。
　前記第２ソースフォロワ回路は、前記信号保持回路から前記第２信号を前記第１信号よりも先に読み出す、請求項３に記載の撮像装置。
　前記信号保持回路は、前記第１容量素子の一端および前記第２容量素子の一端が共通に接続される入力ノードと、前記信号生成回路との間に配置されたスイッチをさらに有し、
　前記第２ソースフォロワ回路が前記信号保持回路に保持された信号を読み出す期間に、前記スイッチがオン状態となる、請求項３に記載の撮像装置。
　前記第２ソースフォロワ回路と前記ＡＤ変換器とに共用される電流源をさらに備える、請求項１に記載の撮像装置。
　前記信号保持回路は、前記入力ノードの電位をリセットするリセットトランジスタをさらに含む、請求項７に記載の撮像装置。
　前記第１ソースフォロワ回路は、前記光電変換回路の出力信号を増幅する増幅トランジスタと、前記増幅トランジスタに直列に接続された選択トランジスタと、前記選択トランジスタに直列に接続されたバイアスカットスイッチと、前記バイアスカットスイッチに直列に接続された電流源と、を有し、
　前記複数の画素を露光する期間が終了してから前記第２ソースフォロワ回路が前記信号保持回路に保持された信号を読み出す期間の直前まで、前記バイアスカットスイッチがオフ状態となる、請求項１に記載の撮像装置。
　前記第２ソースフォロワ回路が前記信号保持回路に保持された信号を読み出す期間中も前記バイアスカットスイッチがオフ状態となる、請求項１０に記載の撮像装置。
　前記第１ソースフォロワ回路が、前記選択トランジスタと前記信号保持回路との間に配置されたスイッチをさらに有し、
　前記スイッチは、前記選択トランジスタから独立して制御される、請求項１０に記載の撮像装置。
　前記ランプ信号を増幅して前記信号保持回路に供給する第３ソースフォロワ回路をさらに備える、請求項１に記載の撮像装置。
　前記第３ソースフォロワ回路は、前記ランプ信号を増幅する増幅トランジスタと、前記増幅トランジスタと前記信号保持回路との間に配置された選択トランジスタと、を有し、
　前記第２ソースフォロワ回路が前記信号保持回路に保持された信号を読み出す期間に、前記選択トランジスタはオン状態となる、請求項１３に記載の撮像装置。
　前記ランプ信号が、前記スロープ部分と、前記電圧レベルが矩形波状に変化するオフセット部分と、を含む、請求項１に記載の撮像装置。
　前記スロープ部分が前記信号保持回路に供給され、前記オフセット部分が前記ＡＤ変換器に供給される、請求項１５に記載の撮像装置。
　前記ＡＤ変換器が、入力トランジスタと、前記入力トランジスタの後段に設けられた出力トランジスタと、を有し、
　前記入力トランジスタのゲートに前記オフセット部分が入力され、前記入力トランジスタのソースに前記画素信号が入力され、
　前記出力トランジスタのゲートに前記入力トランジスタのドレインが接続され、前記出力トランジスタのソースに前記画素信号が入力される、請求項１６に記載の撮像装置。
　前記光電変換回路、前記第１ソースフォロワ回路、および前記スイッチが、第１基板に配置され、
　前記信号保持回路の中で前記スイッチを除く残りの素子および前記第２ソースフォロワ回路が、前記第１基板に積層される第２基板に配置される、請求項７に記載の撮像装置。
　前記光電変換回路の一部の素子が第１基板に配置され、
　前記光電変換回路の残りの素子、前記第１ソースフォロワ回路、および前記スイッチが、前記第１基板に積層される第２基板に配置され、
　前記信号保持回路の中で前記スイッチを除く残りの素子および前記第２ソースフォロワ回路が、前記第１基板および前記第２基板に積層される第３基板に配置される、請求項７に記載の撮像装置。
　同じ期間に露光する複数の画素と、前記複数の画素の各々から出力されたアナログの画素信号をデジタル化するＡＤ変換器と、を備える撮像装置であって、前記複数の画素の各々が、入射光を光電変換する光電変換回路と、前記光電変換回路の出力信号を増幅する第１ソースフォロワ回路と、前記第１ソースフォロワ回路の出力信号を保持する信号保持回路と、前記信号保持回路から読み出した信号を増幅して前記画素信号として出力する第２ソースフォロワ回路と、を有し、電圧レベルが傾斜状に変化するスロープ部分を含むランプ信号が前記信号保持回路に供給される撮像装置を備える、電子機器。