WO2023149417A1

WO2023149417A1 - 撮像装置

Info

Publication number: WO2023149417A1
Application number: PCT/JP2023/003013
Authority: WO
Inventors: 崇馬上; 拓朗古坂
Original assignee: ソニーセミコンダクタソリューションズ株式会社
Priority date: 2022-02-07
Filing date: 2023-01-31
Publication date: 2023-08-10

Abstract

［課題］簡易な回路構成でノイズを増やすことなく１回露光のＨＤＲ機能を実現する。［解決手段］撮像装置は、第１ゲインに対応する第１参照信号と第１入力信号との信号レベルの比較結果に応じた第１信号を出力する第１比較回路と、前記第１ゲインとはゲイン量が異なる第２ゲインに対応する第２参照信号と第２入力信号との比較結果に応じた第２信号を出力する第２比較回路と、前記第１信号と前記第１入力信号との信号レベルの比較結果に応じた第３信号と、前記第２信号と前記第２入力信号との比較結果に応じた第４信号とを、互いに異なるタイミングで出力する第３比較回路と、を備える。

Description

撮像装置

　本開示は、撮像装置に関する。

　撮像装置では、構成が簡易なシングルスロープ型のＡＤＣ（Analog to Digital Converter）を用いてＡＤ変換を行うことがある。この種のＡＤＣは、光電変換された画素信号が鋸波形状のランプ波信号と交差するまでの時間をカウンタでカウントし、そのカウント値に基づいてデジタル信号を生成する（特許文献１参照）。

特開２０２０－１３６９３５号公報

　最近のカメラやスマートフォン等は、撮影画像のダイナミックレンジを上げるために、ＨＤＲ（High-Dynamic Range）機能を搭載している場合がある。ＨＤＲは、感度やゲインを変えながら複数回の撮像を行って得られた画像を合成する技術であり、撮影画像の白飛びを抑制できる一方で、黒つぶれも解消できる。ＨＤＲにおいては、画像の合成時のブレを防止するために、合成する画像ごとに露光を行うのではなく、１回の露光で取得した信号を感度やゲインを変えて読み出すことが望ましい。

　従来のシングルスロープ型のＡＤＣを用いて１回露光のＨＤＲ機能を実現するには、カラムごとに複数のＡＤＣを設けたり、いったんリセットしてから感度やゲインを変更する処理を行ったりしなければならず、回路構成の複雑化やノイズの増大につながってしまう。

　そこで、本開示では、簡易な回路構成でノイズを増やすことなく１回露光のＨＤＲ機能を実現可能な撮像装置を提供するものである。

　上記の課題を解決するために、本開示によれば、第１ゲインに対応する第１参照信号と第１入力信号との信号レベルの比較結果に応じた第１信号を出力する第１比較回路と、
　前記第１ゲインとはゲイン量が異なる第２ゲインに対応する第２参照信号と第２入力信号との比較結果に応じた第２信号を出力する第２比較回路と、
　前記第１信号と前記第１入力信号との信号レベルの比較結果に応じた第３信号と、前記第２信号と前記第２入力信号との比較結果に応じた第４信号とを、互いに異なるタイミングで出力する第３比較回路と、を備える、撮像装置が提供される。

　前記第１参照信号は、時間の経過に応じて第１傾斜で信号レベルが変化する信号期間を含み、
　前記第２参照信号は、時間の経過に応じて前記第１傾斜とは異なる第２傾斜で信号レベルが変化する信号期間を含み、
　前記第１比較回路は、前記第１参照信号と前記第１入力信号との信号レベルが一致すると、前記第１信号の信号レベルを遷移させ、
　前記第２比較回路は、前記第２参照信号と前記第２入力信号との信号レベルが一致すると、前記第２信号の信号レベルを遷移させてもよい。

　前記第１参照信号は、リセットレベルに対応する前記第１傾斜で信号レベルが変化する第１信号期間と、信号レベルに対応する前記第１傾斜で信号レベルが変化する第２信号期間とを有し、
　前記第２参照信号は、リセットレベルに対応する前記第２傾斜で信号レベルが変化する第３信号期間と、信号レベルに対応する前記第２傾斜で信号レベルが変化する第４信号期間とを有してもよい。

　前記第２ゲインは、前記第１ゲインよりもゲイン量が大きく、
　前記第１参照信号は、前記第２参照信号よりも、単位時間当たりの信号変化量が大きくてもよい。

　前記第１比較回路は、リセットレベルに対応する前記第１参照信号と前記第１入力信号との比較結果に応じた前記第１信号と、信号レベルに対応する前記第１参照信号と前記第１入力信号との比較結果に応じた前記第１信号とを、それぞれ異なるタイミングで出力し、
　前記第２比較回路は、リセットレベルに対応する前記第２参照信号と前記第２入力信号との比較結果に応じた前記第２信号と、信号レベルに対応する前記第２参照信号と前記第２入力信号との比較結果に応じた前記第２信号とを、それぞれ異なるタイミングで出力してもよい。

　前記第１参照信号及び前記第２参照信号を生成する参照信号生成回路を備え、
　前記第１比較回路から出力される前記第１信号と、前記第２比較回路から出力される前記第２信号とは、共通の信号線を介して前記第３比較回路に入力されてもよい。

　前記参照信号生成回路は、リセットレベル用の前記第１参照信号、リセットレベル用の前記第２参照信号、信号レベル用の前記第２参照信号、及び信号レベル用の前記第１参照信号の順に出力してもよい。

　前記参照信号生成回路は、リセットレベル用の前記第２参照信号、リセットレベル用の前記第１参照信号、信号レベル用の前記第１参照信号、及び信号レベル用の前記第２参照信号の順に出力してもよい。

　前記第１比較回路は、前記参照信号生成回路が前記第１参照信号を出力する期間内に前記第１入力信号との比較処理を行って前記第１信号を出力し、かつ、前記参照信号生成回路が前記第２参照信号を出力する期間内には前記第１信号の出力を停止し、
　前記第２比較回路は、前記参照信号生成回路が前記第２参照信号を出力する期間内に前記第２入力信号との比較処理を行って前記第２信号を出力し、かつ、前記参照信号生成回路が前記第１参照信号を出力する期間内には前記第２信号の出力を停止してもよい。

　前記第１比較回路は、
　前記第１入力信号が供給されるソースと、前記第１参照信号に応じた電圧が供給されるゲートとを有する第１トランジスタと、
　前記第１トランジスタのゲートに接続され、前記第１参照信号の初期電圧に応じた電荷を保持する第１キャパシタと、
　前記第１トランジスタのゲート及びドレイン間を短絡するか否かを切り替える第１切替器と、
　前記第１トランジスタのドレイン電圧を前記第３比較回路に供給するか否かを切り替える第２切替器と、を有し、
　前記第２比較回路は、
　前記第２入力信号が供給されるソースと、前記第２参照信号に応じた電圧が供給されるゲートとを有する第２トランジスタと、
　前記第２トランジスタのゲートに接続され、前記第２参照信号の初期電圧に応じた電荷を保持する第２キャパシタと、
　前記第２トランジスタのゲート及びドレイン間を短絡するか否かを切り替える第３切替器と、
　前記第２トランジスタのドレイン電圧を前記第３比較回路に供給するか否かを切り替える第４切替器と、を有してもよい。

　前記第２切替器は、前記第１比較回路に前記第１参照信号と前記第１入力信号とが入力される期間内に前記第１トランジスタのドレイン電圧を前記第３比較回路に供給し、かつ、前記第２比較回路に前記第２参照信号と前記第２入力信号とが入力される期間内に前記第１トランジスタのドレインと前記第３比較回路との接続経路を遮断し、
　前記第４切替器は、前記第２比較回路に前記第２参照信号と前記第２入力信号とが入力される期間内に前記第２トランジスタのドレイン電圧を前記第３比較回路に供給し、かつ、前記第１比較回路に前記第１参照信号と前記第１入力信号とが入力される期間内に前記第２トランジスタのドレインと前記第３比較回路との接続経路を遮断してもよい。

　前記第１比較回路は、
　前記第１キャパシタの一端に前記第１参照信号を供給するか否かを切り替える第５切替器と、
　前記第１キャパシタの一端に所定の電圧レベルの基準電圧を供給するか否かを切り替える第６切替器と、を有し、
　前記第２比較回路は、
　前記第２キャパシタの一端に前記第２参照信号を供給するか否かを切り替える第７切替器と、
　前記第２キャパシタの一端に前記基準電圧を供給するか否かを切り替える第８切替器と、を有し、
　前記第１比較回路が前記第１参照信号と前記第１入力信号との信号レベルの比較処理を行っている期間内は、前記第５切替器は前記第１キャパシタの一端に前記第１参照信号を供給し、かつ前記第６切替器は前記第１キャパシタの一端に前記基準電圧を供給せず、かつ前記第７切替器は前記第２キャパシタの一端に前記第２参照信号を供給せず、かつ前記第８切替器は前記第２キャパシタの一端に前記基準電圧を供給し、
　前記第２比較回路が前記第２参照信号と前記第２入力信号との信号レベルの比較処理を行っている期間内は、前記第５切替器は前記第１キャパシタの一端に前記第１参照信号を供給せず、かつ前記第６切替器は前記第１キャパシタの一端に前記基準電圧を供給し、かつ前記第７切替器は前記第２キャパシタの一端に前記第２参照信号を供給し、かつ前記第８切替器は前記第２キャパシタの一端に前記基準電圧を供給しなくてもよい。

　前記第１比較回路は、前記第１キャパシタと前記第１トランジスタのゲートとの接続ノードと、基準電圧ノードとの間に接続される第３キャパシタを有し、
　前記第２比較回路は、前記第２キャパシタと前記第２トランジスタのゲートとの接続ノードと、前記基準電圧ノードとの間に接続される第４キャパシタを有し、
　前記第１キャパシタ、前記第２キャパシタ、前記第３キャパシタ、及び前記第４キャパシタは、キャパシタンスを可変可能であってもよい。

　前記第１比較回路は、前記第１参照信号をバッファリングして前記第１キャパシタの一端に供給する第１バッファを有し、
　前記第２比較回路は、前記第２参照信号をバッファリングして前記第２キャパシタの一端に供給する第２バッファを有してもよい。

　前記第１参照信号及び前記第２参照信号をそれぞれ異なるタイミングで伝送する１本の参照信号線を備え、
　前記第１キャパシタの一端及び前記第２キャパシタの一端には、前記参照信号線が接続されてもよい。

　前記第１キャパシタの一端に前記第１参照信号を供給する第１参照信号線と、
　前記第２キャパシタの一端に前記第２参照信号を供給する第２参照信号線と、を備えてもよい。

　前記第１ゲイン及び前記第２ゲインとはゲイン量が異なる第３ゲインに対応する第３参照信号と第３入力信号との比較結果に応じた第５信号を出力する第４比較回路をさらに備え、
　前記第３比較回路は、前記第１信号と前記第１入力信号との信号レベルの比較結果に応じた第３信号と、前記第２信号と前記第２入力信号との比較結果に応じた第４信号と、前記第５信号と前記第３入力信号との比較結果に応じた第６信号とを、それぞれ異なるタイミングで出力してもよい。

　第１方向及び第２方向に配置されており、それぞれが光電変換を行う画素回路を有する複数の画素と、
　前記第１方向に配置された２以上の前記画素で光電変換された信号に基づく入力信号をデジタル信号に変換するアナログ－デジタル変換器と、を備え、
　前記アナログ－デジタル変換器は、前記第１方向に配置された前記２以上の画素ごとに、前記第１比較回路、前記第２比較回路、及び前記第３比較回路を有してもよい。

　前記画素回路は、
　前記第１比較回路及び前記第２比較回路の比較処理に同期して、光電変換効率を切り替える変換効率切替回路を有し、
　前記変換効率切替回路は、前記第２比較回路が比較処理を行う期間内の光電変換効率を、前記第１比較回路が比較処理を行う期間内の光電変換効率よりも高くしてもよい。

　前記第１比較回路内の前記第１参照信号の初期電圧に応じた電荷を保持する第１キャパシタが配置される第１領域と、
　前記第１比較回路内の前記第１キャパシタ以外の回路素子が配置される第２領域と、
　前記第２比較回路内の前記第２参照信号の初期電圧に応じた電荷を保持する第２キャパシタが配置される第３領域と、
　前記第２比較回路内の前記第２キャパシタ以外の回路素子が配置される第４領域と、
　前記第３比較回路が配置される第５領域と、が前記第２方向の画素ごとに配置され、
　前記第１領域及び前記第２領域は前記第１方向に沿って隣接して配置され、
　前記第３領域及び前記第４領域は前記第１方向に沿って隣接して配置されてもよい。

ＣＭＯＳイメージセンサのシステム構成の概略を模式的に示すブロック図。画素の回路構成の一例を示す回路図。ＣＭＯＳイメージセンサの平置型のチップ構造を模式的に示す斜視図。ＣＭＯＳイメージセンサの積層型の半導体チップ構造を模式的に示す分解斜視図。アナログ－デジタル変換部の構成の一例を示す図。参考例に係る比較器の回路構成例を示す図。参考例に係る比較器の回路動作の一例の説明に供するタイミング図。参考例に係る比較器における入力トランジスタとして用いられるＰチャネルＭＯＳトランジスタの特性の一例を示す特性図。バッファを配置した参考例に係る比較器の回路図。第１の実施形態に係る撮像装置内の比較器の回路図。図９の比較器のタイミング図。第２の実施形態に係る撮像装置内の画素と比較器の回路図。図１１の比較器のタイミング図。第３の実施形態に係る撮像装置内の比較器の回路図。図１３の比較器のタイミング図。第４の実施形態に係る撮像装置内の比較器の回路図。図１５の比較器のタイミング図。第５の実施形態に係る撮像装置内の比較器の回路図。図１７の比較器をカラムごとに配置した例を示す図。図１７の第１変形例に係る比較器の回路図。図１９の比較器をカラムごとに配置した例を示す図。図２０の一変形例であり、基準信号線にもバッファを接続した例を示す図。図１７の第２変形例に係る比較器の回路図。第６の実施形態に係る撮像装置内の比較器の回路図。第７の実施形態に係る撮像装置内の比較器の回路図。図２４の比較器のタイミング図。図２４の一変形例に係る比較器の回路図。図２４又は図２６の比較器をカラムごとに配置した例を示す図。第８の実施形態に係る比較器の模式的なレイアウト図。一比較例に係る比較器の模式的なレイアウト図。車両制御システムの概略的な構成の一例を示すブロック図。車外情報検出部及び撮像部の設置位置の一例を示す説明図。

　以下、図面を参照して、撮像装置の実施形態について説明する。以下では、撮像装置の主要な構成部分を中心に説明するが、撮像装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

＜本開示に係る技術が適用される撮像装置＞
　本開示に係る技術が適用される撮像装置として、Ｘ－Ｙアドレス方式の撮像装置の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。

［ＣＭＯＳイメージセンサの構成例］
　図１は、本開示に係る技術が適用される撮像装置１の一例であるＣＭＯＳイメージセンサのシステム構成の概略を模式的に示すブロック図である。

　本適用例に係るＣＭＯＳイメージセンサ１は、画素アレイ部１１及び当該画素アレイ部１１の周辺回路部を有する構成となっている。画素アレイ部１１は、受光素子を含む画素（画素回路）２０が行方向Ｘ及び列方向Ｙに、即ち、行列状に２次元配置された構成となっている。ここで、行方向Ｘとは、列方向Ｙに延びる各画素行の配列方向を言う。画素２０は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。

　画素アレイ部１１の周辺回路部は、例えば、行選択部１２、アナログ－デジタル変換部１３、信号処理部としてのロジック回路部１４、及び、タイミング制御部１５等によって構成されている。

　画素アレイ部１１において、行列状の画素配列に対し、画素行毎に複数の画素制御線３１（３１₁～３１_m）が行方向Ｘに配置されている。また、画素列毎に信号線３２（３２₁～３２_n）が列方向Ｙに配置されている。画素制御線３１は、対応する画素行を駆動するための駆動信号を伝送する。画素制御線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。

　行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。

　読出し走査系は、画素２０から画素信号を読み出すために、画素アレイ部１１の画素２０を行単位で順に選択走査する。画素２０から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。

　この掃出し走査系による掃出し走査により、読出し行の画素２０の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

　アナログ－デジタル変換部１３は、画素アレイ部１１の画素列に対応して（例えば、画素列毎に）設けられた複数のアナログ－デジタル変換器（ＡＤＣ）の集合から成る。アナログ－デジタル変換部１３は、画素列毎に信号線３２₁～３２_nの各々を通して出力されるアナログの画素信号を、デジタル信号に変換する列並列型のアナログ－デジタル変換部である。

　アナログ－デジタル変換部１３におけるアナログ－デジタル変換器としては、例えば、参照信号比較型のアナログ－デジタル変換器の一例であるシングルスロープ型アナログ－デジタル変換器を用いることができる。

　信号処理部であるロジック回路部１４は、アナログ－デジタル変換部１３でデジタル化された画素信号の読み出しや所定の信号処理を行う。具体的には、ロジック回路部１４では、所定の信号処理として、例えば、縦線欠陥、点欠陥の補正、又は、信号のクランプ、更には、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などのデジタル信号処理が行われる。ロジック回路部１４は、生成した画像データを、本ＣＭＯＳイメージセンサ１の出力信号ＯＵＴとして後段の装置に出力する。

　タイミング制御部１５は、外部から与えられる同期信号に基づいて、各種のタイミング信号、クロック信号、及び、制御信号等を生成する。そして、タイミング制御部１５は、これら生成した信号を基に、行選択部１２、アナログ－デジタル変換部１３、及び、ロジック回路部１４等の駆動制御を行う。

［画素の回路構成例］
　図２は画素２０の回路構成の一例を示す回路図である。画素２０は、光電変換素子として、例えば、フォトダイオード２１を有している。画素２０は、フォトダイオード２１の他に、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する構成となっている。

　転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとしては、例えばＮチャネルのＭＯＳ型電界効果トランジスタを用いている。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。

　この画素２０に対して、先述した画素制御線３１（３１₁～３１_m）として、複数の画素制御線が同一画素行の各画素２０に対して共通に配線されている。これら複数の画素制御線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の画素制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。

　フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。

　転送トランジスタ２２のゲート電極には、高レベル（例えば、Ｖ_DDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。

　リセットトランジスタ２３は、高電位側電源電圧Ｖ_DDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧Ｖ_DDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。

　増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が高電位側電源電圧Ｖ_DDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して信号線３２に接続される。

　選択トランジスタ２５は、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が信号線３２に接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２０を選択状態として増幅トランジスタ２４から出力される信号を信号線３２に伝達する。

　尚、上記の回路例では、画素２０として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち、４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。

［半導体チップ構造］
　上記の構成のＣＭＯＳイメージセンサ１の半導体チップ構造としては、平置型の半導体チップ構造及び積層型の半導体チップ構造を例示することができる。また、画素構造については、配線層が形成される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることもできるし、表面側から照射される光を取り込む表面照射型の画素構造とすることもできる。

　以下に、平置型の半導体チップ構造及び積層型の半導体チップ構造の概略について説明する。

（平置型の半導体チップ構造）
　図３Ａは、ＣＭＯＳイメージセンサ１の平置型のチップ構造を模式的に示す斜視図である。図３Ａに示すように、平置型の半導体チップ構造は、画素２０が行列状に配置されて成る画素アレイ部１１と同じ半導体基板４１上に、画素アレイ部１１の周辺回路部の各構成要素を形成した構造となっている。具体的には、画素アレイ部１１と同じ半導体基板４１上に、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５等が形成されている。１層目の半導体基板４１の例えば左右両端部には、外部接続用や電源用のパッド４２が設けられている。

（積層型の半導体チップ構造）
　図３Ｂは、ＣＭＯＳイメージセンサ１の積層型の半導体チップ構造を模式的に示す分解斜視図である。図３Ｂに示すように、積層型の半導体チップ構造、所謂、積層構は、１層目の半導体チップ４３及び２層目の半導体チップ４４の少なくとも２つの半導体チップが積層された構造となっている。

　この積層型の半導体チップ構造において、１層目の半導体チップ４３は、光電変換素子（例えば、フォトダイオード２１）を含む画素２０が行列状に２次元配置されて成る画素アレイ部１１が形成された画素チップである。１層目の半導体チップ４３の例えば左右両端部には、外部接続用や電源用のパッド４２が設けられている。

　２層目の半導体チップ４４は、画素アレイ部１１の周辺回路部、即ち、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５等が形成された回路チップである。尚、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５の配置については、一例であって、この配置例に限られるものではない。

　１層目の半導体チップ４３上の画素アレイ部１１と、２層目の半導体チップ４４上の周辺回路部とは、Ｃｕ－Ｃｕ接合を含む金属－金属接合、シリコン貫通電極（Through Silicon Via：ＴＳＶ）、マイクロバンプ等から成る接合部４５，４６を介して電気的に接続される。

　上述した積層型の半導体チップ構造によれば、１層目の半導体チップ４３には画素アレイ部１１の作製に適したプロセスを適用でき、２層目の半導体チップ４４には回路部分の作製に適したプロセスを適用できる。これにより、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができる。これにより、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができる。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。

［アナログ－デジタル変換部の構成例］
　続いて、アナログ－デジタル変換部１３の構成の一例について説明する。ここでは、アナログ－デジタル変換部１３の各アナログ－デジタル変換器として、シングルスロープ型のアナログ－デジタル変換器を用いることとする。

　アナログ－デジタル変換部１３の構成の一例を図４に示す。ＣＭＯＳイメージセンサ１において、アナログ－デジタル変換部１３は、画素アレイ部１１の各画素列に対応して設けられた複数のシングルスロープ型のアナログ－デジタル変換器の集合から成る。ここでは、ｎ列目のシングルスロープ型のアナログ－デジタル変換器３３を例に挙げて説明する。

　アナログ－デジタル変換器３３は、比較器３４及びカウンタ３５を有する回路構成となっている。そして、シングルスロープ型のアナログ－デジタル変換器３３では、参照信号生成回路１６で生成される参照信号が用いられる。参照信号生成回路１６は、例えば、デジタル－アナログ変換器（ＤＡＣ）から成り、時間の経過に応じてレベル（電圧）が単調減少する傾斜状波形（所謂、ランプ波）の参照信号Ｖ_RAMPを生成し、画素列毎に設けられた比較器３４に基準信号として与える。

　比較器３４は、画素２０から読み出されるアナログの画素信号Ｖ_VSLを比較入力とし、参照信号生成回路１６で生成されるランプ波の参照信号Ｖ_RAMPを基準入力とし、両信号を比較する。そして、比較器３４は、例えば、参照信号Ｖ_RAMPが画素信号Ｖ_VSLよりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照信号Ｖ_RAMPが画素信号Ｖ_VSL以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、比較器３４は、画素信号Ｖ_VSLの信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。

　カウンタ３５には、比較器３４に対する参照信号Ｖ_RAMPの供給開始タイミングと同じタイミングで、タイミング制御部１５からクロック信号ＣＬＫが与えられる。そして、カウンタ３５は、クロック信号ＣＬＫに同期してカウント動作を行うことによって、比較器３４の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。カウンタ３５のカウント結果（カウント値）は、アナログの画素信号Ｖ_VSLをデジタル化したデジタル値として、ロジック回路部１４へ供給される。

　上述したシングルスロープ型のアナログ－デジタル変換器３３の集合から成るアナログ－デジタル変換部１３によれば、参照信号生成回路１６で生成されるランプ波の参照信号Ｖ_RAMPと、画素２０から信号線３２を通して読み出されるアナログの画素信号Ｖ_VSLとの大小関係が変化するまでの時間情報からデジタル値を得ることができる。

　尚、上記の例では、アナログ－デジタル変換部１３として、画素アレイ部１１の画素列に対して１対１の対応関係でアナログ－デジタル変換器３３が配置されて成る構成を例示したが、複数の画素列を単位としてアナログ－デジタル変換器３３が配置されて成る構成とすることも可能である。

［アナログ－デジタル変換器の比較器について］
　上述したシングルスロープ型のアナログ－デジタル変換器３３において、比較器３４としては、一般的に、差動アンプ構成の比較器が用いられる。しかし、差動アンプ構成の比較器の場合、画素の負荷電流源と比較器の電流源を別々に用意する必要があり、従って、アナログ－デジタル変換器３３の消費電力、ひいては、ＣＭＯＳイメージセンサ１の消費電力が削減しにくいという問題がある。

　これに対し、ソース電極にアナログの画素信号が入力され、ゲート電極に所定の参照信号が入力されるＰチャネルＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを設け、比較器の電流源として、画素（画素回路）の負荷電流源を共用する構成の従来技術がある（例えば、特許文献１参照）。かかる従来技術によれば、画素回路と別途に比較器にも電流源を設ける構成の場合と比較して、消費電力を低減できる。

　しかしながら、従来技術の上記の接続構成では、アナログの画素信号と所定の参照信号とが一致する際に、ＰチャネルＭＯＳトランジスタのドレイン電圧は、画素信号のレベルに応じて変動してしまうため、比較器の比較結果が反転するタイミングが、画素信号と参照信号とが一致する理想的なタイミングからずれてしまうことがある。この反転タイミングの誤差に起因して、画素信号をアナログ－デジタル変換したデジタル信号に誤差や非線形性が生じ、画像データの画質が低下するという問題がある。

［参考例に係る比較器］
　上記の従来技術の問題点を解決するための比較器について、参考例に係る比較器として以下に説明する。

（参考例に係る比較器の回路構成例）
　参考例に係る比較器の回路構成例を図５に示す。ここでは、図面の簡略化のために、１画素列分の回路構成について図示している。

　図５に示すように、参考例に係る比較器３４は、容量素子Ｃ₁₁、オートゼロスイッチＳＷ_AZ、入力トランジスタＰＴ₁₁、入力側負荷電流源Ｉ₁₁、容量素子Ｃ₁₂、入力側クランプトランジスタＰＴ₁₃、入力側クランプトランジスタＮＴ₁₁、出力トランジスタＰＴ₁₂、出力側負荷電流源Ｉ₁₂、及び、出力側クランプトランジスタＮＴ₁₂を備える構成となっている。

　入力トランジスタＰＴ₁₁は、ＰチャネルのＭＯＳトランジスタから成り、信号線３２と入力側負荷電流源Ｉ₁₁との間に接続されている。具体的には、入力トランジスタＰＴ₁₁のソース電極が信号線３２に接続され、ドレイン電極が入力側負荷電流源Ｉ₁₁の一端に接続されている。これにより、入力トランジスタＰＴ₁₁のソース電極には、信号線３２を通してアナログの画素信号Ｖ_VSLが入力される。入力トランジスタＰＴ₁₁のバックゲートとソース電極とは、バックゲート効果を抑制するために短絡してもよい。

　入力側負荷電流源Ｉ₁₁の他端は、低電位側電源、例えばグランドＧＮＤに接続されている。入力側負荷電流源Ｉ₁₁は、入力トランジスタＰＴ₁₁と信号線３２との直列接続回路に対して一定の電流を供給する。

　容量素子Ｃ₁₁は、ランプ波の参照信号Ｖ_RAMPの入力端子Ｔ₁₁と入力トランジスタＰＴ₁₁のゲート電極との間に接続されており、参照信号Ｖ_RAMPに対する入力容量となり、オフセットを吸収する。これにより、入力トランジスタＰＴ₁₁には、アナログの画素信号Ｖ_VSLが信号線３２を通してソース電極に入力され、ランプ波の参照信号Ｖ_RAMPが容量素子Ｃ₁₁を介してゲート電極に入力されることになる。

　入力トランジスタＰＴ₁₁は、ゲート電極に入力されるランプ波の参照信号Ｖ_RAMPと、ソース電極に入力されるアナログの画素信号Ｖ_VSLとの差、即ち、入力トランジスタＰＴ₁₁のゲート－ソース間電圧Ｖ_gsを増幅し、ドレイン電極からドレイン電圧Ｖ_dとして出力する。

　オートゼロスイッチＳＷ_AZは、入力トランジスタＰＴ₁₁のゲート電極とドレイン電極との間に接続され、図１に示すタイミング制御部１５から入力端子Ｔ₁₂を介して入力される駆動信号ＡＺによってオン（閉）／オフ（開）の制御が行われる。オートゼロスイッチＳＷ_AZは、オン状態になることにより、入力トランジスタＰＴ₁₁のゲート電極とドレイン電極との間を短絡するオートゼロ（初期化動作）を行う。オートゼロスイッチＳＷ_AZについては、Ｐチャネル又はＮチャネルのＭＯＳトランジスタを用いて構成することができる。

　容量素子Ｃ₁₂は、入力トランジスタＰＴ₁₁に対して並列に接続されている。具体的には、容量素子Ｃ₁₂の一端が入力トランジスタＰＴ₁₁のソース電極に接続され、容量素子Ｃ₁₂の他端が入力トランジスタＰＴ₁₁のドレイン電極に接続されている。容量素子Ｃ₁₂は、帯域制限容量である。

　入力側クランプトランジスタＰＴ₁₃は、例えば、ＰチャネルのＭＯＳトランジスタから成り、入力トランジスタＰＴ₁₁のソース電極とドレイン電極との間に接続されている。入力側クランプトランジスタＰＴ₁₃は、ゲート電極とソース電極とが共通に接続されたダイオード接続の構成となっており、入力トランジスタＰＴ₁₁が非導通状態のときの入力トランジスタＰＴ₁₁のドレイン電圧の低下を抑制する作用をなす。

　入力側クランプトランジスタＮＴ₁₁は、ＮチャネルのＭＯＳトランジスタから成り、ドレイン電極が入力トランジスタＰＴ₁₁のソース電極に接続され、ソース電極が入力トランジスタＰＴ₁₁のドレイン電極に接続されている。入力側クランプトランジスタＮＴ₁₁のゲート電極には、所定のバイアス電圧ｂｉａｓ１が印加される。

　入力側クランプトランジスタＮＴ₁₁は、ゲート電極に所定のバイアス電圧ｂｉａｓ１が印加される。これにより、信号線３２の電圧に関わりなく、入力トランジスタＰＴ₁₁のドレイン電圧Ｖ_dの下限を制限し、ドレイン電流の供給停止を直接的に防止することができる。

　出力トランジスタＰＴ₁₂は、例えば、ＰチャネルのＭＯＳトランジスタから成り、信号線３２と出力側負荷電流源Ｉ₁₂との間に接続されている。具体的には、出力トランジスタＰＴ₁₂のソース電極が信号線３２に接続され、ドレイン電極が出力側負荷電流源Ｉ₁₂の一端に接続されている。これにより、出力トランジスタＰＴ₁₂のソース電極には、信号線３２を通して画素信号Ｖ_VSLが入力される。出力トランジスタＰＴ₁₂のバックゲートとソース電極とは、バックゲート効果を抑制するために短絡してもよい。

　出力側負荷電流源Ｉ₁₂の他端は、低電位側電源、例えばグランドＧＮＤに接続されている。出力側負荷電流源Ｉ₁₂は、出力トランジスタＰＴ₁₂と信号線３２との直列接続回路に対して一定の電流を供給する。

　出力トランジスタＰＴ₁₂のゲート電極は、入力トランジスタＰＴ₁₁のドレイン電極に接続されている。これにより、出力トランジスタＰＴ₁₂のゲート電極には、入力トランジスタＰＴ₁₁のドレイン電圧が入力される。

　出力トランジスタＰＴ₁₂は、信号線３２を通してソース電極に入力されるアナログの画素信号Ｖ_VSLと、ゲート電極に入力される入力トランジスタＰＴ₁₁のドレイン電圧Ｖ_dとの電圧差が所定の閾値電圧を超えるか否かを示す信号ＯＵＴを、アナログの画素信号Ｖ_VSLとランプ波の参照信号Ｖ_RAMPとの比較結果として、ドレイン電極から出力端子Ｔ₁₃を通して出力する。

　出力側クランプトランジスタＮＴ₁₂は、ＮチャネルのＭＯＳトランジスタから成り、ドレイン電極が出力トランジスタＰＴ₁₂のソース電極に接続され、ソース電極が出力トランジスタＰＴ₁₂のドレイン電極に接続されている。出力側クランプトランジスタＮＴ₁₂のゲート電極には、所定のバイアス電圧ｂｉａｓ２が印加される。ＮチャネルのＭＯＳトランジスタから成る出力側クランプトランジスタＮＴ₁₂は、出力トランジスタＰＴ₁₂のドレイン電圧の下限を制限することができる。

　上述したように、参考例に係る比較器３４は、比較器３４の電流源として、信号線３２に電流を供給する負荷電流源Ｉ₁₁及び負荷電流源Ｉ₁₂を共用した回路構成となっている。この回路構成の比較器３４によれば、アナログ－デジタル変換器３３の消費電力、ひいては、ＣＭＯＳイメージセンサ１の低消費電力化を図ることができる。すなわち、参考例に係る比較器３４は、超低消費電力型の比較器である。

　更に、参考例に係る比較器３４において、入力トランジスタＰＴ₁₁が、ドレイン－ソース間電圧を出力トランジスタＰＴ₁₂のゲート－ソース間に供給するため、アナログの画素信号Ｖ_VSLの変化とランプ波の参照信号Ｖ_RAMPの変化とが一致するタイミングで比較結果を反転させることができる。これにより、反転タイミングの誤差に起因する非線形性を低減し、画像データの画質を向上させることができる。

（比較器の回路動作例）
　続いて、上記の基本形の回路構成を有する比較器３４の回路動作の一例について説明する。図６は、参考例に係る比較器３４の回路動作の一例の説明に供するタイミング図である。図６のタイミング図には、アナログの画素信号Ｖ_VSL、ランプ波の参照信号Ｖ_RAMP、入力トランジスＰＴ₁₁のドレイン電圧Ｖ_d、比較器３４の比較結果ＣＯＭＰ、及び、オートゼロスイッチＳＷ_AZの駆動信号ＡＺの各波形のタイミング関係を示している。

　アナログ－デジタル変換（ＡＤ変換）の開始直前の時刻ｔ₁で、オートゼロスイッチＳＷ_AZの駆動信号ＡＺが、所定のオートゼロ期間に亘ってアクティブ状態（高レベル状態）になる。これにより、オートゼロスイッチＳＷ_AZが、駆動信号ＡＺに応答してオン（閉）状態となり、入力トランジスＰＴ₁₁のゲート電極とドレイン電極とを短絡し、比較器３４の初期化動作、即ち、オートゼロ動作を行う。

　オートゼロ動作後、時刻ｔ₂で、参照信号生成回路１６から参照信号Ｖ_RAMPの出力が開始される。参照信号Ｖ_RAMPは、時間の経過に応じてレベル（電圧）が単調減少するランプ波の信号である。

　ところで、ＣＭＯＳイメージセンサ１では、一般的に、画素２０のリセット動作時のノイズを除去するために、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）によるノイズ除去処理が行われる。このため、画素２０からは、画素信号として、例えば、リセットレベル（第１モード）Ｖ_{VSL_P}及び信号レベル（第２モード）Ｖ_{VSL_D}が読み出される。

　リセットレベルＶ_{VSL_P}は、画素２０のフローティングディフュージョンＦＤをリセットしたときの当該フローティングディフュージョンＦＤの電位に応じた信号線３２の電位に相当する。信号レベルＶ_{VSL_D}は、フォトダイオード２１での光電変換によって得られる電位、即ち、フォトダイオード２１に蓄積された電荷をフローティングディフュージョンＦＤへ転送したときの当該フローティングディフュージョンＦＤの電位に応じた信号線３２の電位に相当する。

　時刻ｔ₃で、時間の経過に応じて電圧が徐々に減少する参照信号Ｖ_RAMPが、オートゼロ動作時に定まる図示しないオフセット電圧を介して、リセットレベルＶ_{VSL_P}と交差するものとする。ここで、時刻ｔ₃での入力トランジスＰＴ₁₁のドレイン電圧Ｖ_dをＶ_{d_p}とし、ドレイン電圧Ｖ_{d_p}未満を低レベルとし、ドレイン電圧Ｖ_{d_p}以上を高レベルとすると、入力トランジスＰＴ₁₁のドレイン電圧Ｖ_dは、時刻ｔ₃付近で低レベルから高レベルに反転する。

　その後、参照信号Ｖ_RAMPの初期化が行われ、時刻ｔ₄から再び、参照信号Ｖ_RAMPが徐々に低下を開始する。一方、画素２０では、フォトダイオード２１からフローティングディフュージョンＦＤへ電荷が転送され、画素信号として信号レベルＶ_{VSL_D}が出力される。この信号レベルＶ_{VSL_D}は、リセットレベルＶ_{VSL_P}よりもΔＶだけ低いレベルとする。

　そして、時刻ｔ₅で、時間の経過に応じて電圧が徐々に減少する参照信号Ｖ_RAMPが、オートゼロ動作時に定まる図示しないオフセット電圧を介して、信号レベルＶ_{VSL_D}と交差するものとする。ここで、時刻ｔ₅での入力トランジスＰＴ₁₁のドレイン電圧Ｖ_dをＶ_{d_d}とする。このドレイン電圧Ｖ_{d_d}は、ドレイン電圧Ｖ_{d_p}よりもΔＶだけ低い値となる。すなわち、時刻ｔ₅でのドレイン電圧Ｖ_{d_d}は、そのときの画素信号である信号レベルＶ_{VSL_D}が低いほど、低い値となる。

　入力トランジスＰＴ₁₁のドレイン電圧Ｖ_{d_d}が、リセットレベルＶ_{VSL_P}の変換時のドレイン電圧Ｖ_{d_p}よりもΔＶだけ降下している。従来技術では、このドレイン電圧Ｖ_dが反転したと判定されるのは、時刻ｔ₅の後の時刻ｔ₆となる。このため、仮に、このドレイン電圧Ｖ_{d_p}を、比較器３４の比較結果ＣＯＭＰの生成のために用いると、比較結果ＣＯＭＰが反転するタイミング（時刻ｔ₆付近）は、参照信号Ｖ_RAMPが信号レベルＶ_{VSL_D}と交差する理想的なタイミング（時刻ｔ₅付近）からずれてしまう。この結果、アナログ－デジタル変換器３３において、リニアリティ誤差やオフセットが生じ、この誤差に起因して画像データの画質が低下してしまうおそれがある。

　これに対して、参考例に係る比較器３４では、入力トランジスタＰＴ₁₁の後段に出力トランジスタＰＴ₁₂が設けられ、入力トランジスタＰＴ₁₁のソース電極及びドレイン電極が、出力トランジスタＰＴ₁₂のソース電極及びゲート電極に接続されている。この接続により、入力トランジスタＰＴ₁₁のドレイン－ソース間電圧Ｖ_dsが、出力トランジスタＰＴ₁₂にそのゲート－ソース間電圧として入力される。

　図６のタイミング図に例示したように、オートゼロ動作時に定まる図示しないオフセット電圧を介して、参照信号Ｖ_RAMPが画素信号Ｖ_VSLと交差する時刻ｔ₃及び時刻ｔ₅において、画素信号Ｖ_VSLの電圧降下量ΔＶは、入力トランジスＰＴ₁₁のドレイン電圧Ｖ_dの電圧降下量と同一である。このため、これらのタイミングにおいて、ドレイン－ソース間電圧Ｖ_dsは同一の値となる。このとき（即ち、時刻ｔ₃及び時刻ｔ₅）のドレイン－ソース間電圧Ｖ_dsの値は、オートゼロ時と同じになる。入力トランジスＰＴ₁₁のドレイン－ソース間電圧Ｖ_dsは、出力トランジスタＰＴ₁₂のゲート－ソース間電圧であるため、時刻ｔ₃付近及び時刻ｔ₅付近で、出力トランジスタＰＴ₁₂のドレイン電圧が反転する。

　比較器３４の比較結果ＣＯＭＰの反転タイミングが、参照信号Ｖ_RAMPが信号レベルＶ_{VSL_D}と交差する理想的なタイミングに応じているため、反転タイミングの誤差が抑制される。これにより、入力トランジスＰＴ₁₁のドレイン電圧Ｖ_{d_p}のみを比較結果ＣＯＭＰの生成のために用いる場合と比較して、リニアリティ誤差やオフセットを小さくして、画像データの画質を向上させることができる。

　続いて、時刻ｔ₃及び時刻ｔ₅で、入力トランジスＰＴ₁₁のドレイン電圧Ｖ_dの電圧降下量ΔＶが、入力トランジスＰＴ₁₁のソース電極に入力される画素信号Ｖ_VSLの電圧降下量と同一になる理由について説明する。

　図７は、参考例に係る比較器３４における入力トランジスＰＴ₁₁として用いられるＰチャネルＭＯＳトランジスタの特性の一例を示す特性図である。図７の特性図において、縦軸は、ドレイン電流であり、横軸は、ドレイン－ソース間電圧である。また、破線は、線形領域と飽和領域との境界を示している。

　一般的に、ＰチャネルＭＯＳトランジスタは、オートゼロ時に飽和領域で動作するように動作点が定められる。ＰチャネルＭＯＳトランジスタの飽和領域のドレイン電流Ｉ_dは、次式（１）によって表される。
　　Ｉ_d＝（１／２）・μＣ_OX（Ｗ／Ｌ）・（Ｖ_GS－Ｖ_th）²（１＋λＶ_ds）・・・（１）

　ここで、μは、電子の移動度であり、Ｃ_OXは、ＭＯＳキャパシタの単位面積当たりの容量であり、Ｗは、ゲート幅であり、Ｌは、ゲート長であり、Ｖ_thは、閾値電圧であり、λは、所定の係数である。

　入力トランジスＰＴ₁₁は、ＰチャネルＭＯＳトランジスタであるから、飽和領域において、式（１）が成立する。このとき入力トランジスＰＴ₁₁のドレイン電流Ｉ_dは、入力側負荷電流源Ｉ₁₁が供給する一定の値Ｉ_d1である。また、電子移動度μ、単位容量Ｃ_OX、ゲート幅Ｗ、ゲート長Ｌ、閾値電圧Ｖ_th、及び、係数λは、一定の値である。

　また、オートゼロ動作時に定まる図示しないオフセット電圧を介して、入力トランジスタＰＴ₁₁のゲート電極に入力される参照信号Ｖ_RAMPが、ソース電極に入力される画素信号Ｖ_VSLと交差すると言うとき、ゲート－ソース間電圧Ｖ_gsは、オートゼロ時に定まる一定の値である。

　従って、オートゼロ動作時に定まる図示しないオフセット電圧を介して、入力トランジスタＰＴ₁₁のゲート電極に入力される参照信号Ｖ_RAMPが、ソース電極に入力される画素信号Ｖ_VSLと交差するときは、式（１）より、ドレイン－ソース間電圧Ｖ_dsも一定の値となる。その一定のドレイン－ソース間電圧をＶ_ds1とすると、時刻ｔ₃及び時刻ｔ₅において次式（２），（３）が成立する。
　　　Ｖ_ds1＝Ｖ_{VSL_P}－Ｖ_{d_p}　　　　　　・・・（２）
　　　Ｖ_ds1＝Ｖ_{VSL_D}－Ｖ_{d_d}　　　　　　・・・（３）

　式（２）及び式（３）からドレイン－ソース間電圧Ｖ_ds1を消去すると、次の式（４）が得られる。
　　　Ｖ_{VSL_P}－Ｖ_{VSL_D}＝Ｖ_{d_p}－Ｖ_{d_d}　　・・・（４）

　尚、ＰチャネルＭＯＳトランジスタをオートゼロ時に線形領域となるように動作点を定めた場合、式（１）は違う形となるが、式（４）は同様に成り立つ。

　式（４）より、入力トランジスタＰＴ₁₁のドレイン電圧Ｖ_dの電圧降下量ΔＶは、そのソース電極に入力される画素信号Ｖ_VSLの電圧降下量と同一になる。従って、図６のタイミング図に例示したタイミング関係が得られる。

（バッファのノイズについて）
　シングルスロープ型のアナログ－デジタル変換器では、各画素列の比較器に供給されるランプ波の参照信号Ｖ_RAMPの駆動力を上げ、出力インピーダンスを下げることを目的として、オフセットを吸収するための容量素子Ｃ₁₁の前にバッファを配置する場合がある。このとき、バッファのノイズが比較器に悪影響を与えるおそれがある。このため、例えば差動アンプ構成の従来型の比較器では、図８のバッファ５０に示すように、バッファ５０の出力端を画素列間に接続し、バッファ５０のノイズを平均化することで低減させていた。

　ところが、上記の参考例に係る超低消費電力型の比較器３４では、キックバックが大きいため、他の画素列への干渉、具体的には、ストリーキング（筋状のノイズ）を避けるために、図８に×印で示すように、バッファ５０の出力端を画素列間で接続することができない。その結果、バッファ５０のノイズを画素列間で平均化することができないため、バッファ５０のノイズが減衰されずに残り、比較器３４全体のノイズが悪化することになる。ここで、「キックバック」とは、電荷が注入される、又は、電荷が引かれることに伴って電位が変動する（揺れる）現象である。

　尚、ここでは、アナログ－デジタル変換部１３に悪影響を与えるノイズについて、容量素子Ｃ₁₁の前に配されるバッファ５０のノイズを例に挙げて、その問題点について説明したが、アナログ－デジタル変換部１３に悪影響を与えるノイズは、バッファ５０のノイズに限られるものではない。例えば、容量素子Ｃ₁₁の前にバッファ５０が配されない場合であっても、ランプ波の参照信号Ｖ_RAMPに乗る参照信号生成回路１６のノイズに対しても、画像データの画質において問題とされることがある。

　（第１の実施形態）
　第１の実施形態に係る撮像装置１は、ＨＤＲ機能を備えており、１回の露光で感度（ゲイン）を変えて複数回の撮像を行って得られた画像を合成する。このとき、撮像結果をＡＤ変換した画像データにノイズが乗らないように回路的な工夫を施している。

　図９は第１の実施形態に係る撮像装置１内の比較器３４の回路図である。図９の比較器３４は、第１比較回路５１と、第２比較回路５２と、第３比較回路５３と、第１電流源５４と、第２電流源５５とを有する。

　第１比較回路５１は、第１ゲインに対応する第１参照信号と第１入力信号との信号レベルの比較結果に応じた第１信号を出力する。本明細書では、第１ゲインをロウゲイン（ＬＧ：Low Gain）と呼ぶことがある。第１参照信号は、参照信号生成回路１６から参照信号線ＲＡＭＰで供給される第１ゲインＬＧに対応する参照信号である。第１入力信号は、信号線（ＶＳＬ）３２を介して画素から供給される、第１ゲインＬＧに対応する画素信号である。第１比較回路５１の内部構成は後述する。

　第２比較回路５２は、第１ゲインＬＧとはゲイン量が異なる第２ゲインＨＧに対応する第２参照信号と第２入力信号との比較結果に応じた第２信号を出力する。本明細書では、第２ゲインＨＧをハイゲイン（ＨＧ：High Gain）と呼ぶことがある。第２参照信号は、参照信号生成回路１６から参照信号線ＲＡＭＰで供給される第２ゲインＨＧに対応する参照信号である。第２入力信号は、信号線３２を介して画素から供給される、第２ゲインＨＧに対応する画素信号である。第２比較回路５２の内部構成は後述する。

　図９の例では、第１参照信号と第２参照信号は、共通の参照信号線ＲＡＭＰを介して参照信号生成回路１６から供給される。また、第１比較回路５１から出力される第１信号と、２比較回路５２から出力される第２信号とは、共通の配線ＣＰｏｕｔ１を介して、第３比較回路５３に入力される。

　第３比較回路５３は、第１信号と第１入力信号との信号レベルの比較結果に応じた第３信号と、第２信号と第２入力信号との比較結果に応じた第４信号とを、互いに異なるタイミングで出力する。第３信号と第４信号は、共通の配線ＣＰｏｕｔ２を介して出力される。この配線ＣＰｏｕｔ２を介して、第３信号と第４信号は、図４に示すカウンタ３５に入力される。

　第１比較回路５１の出力ノードと第２比較回路５２の出力ノードはいずれも、第３比較回路５３の入力ノードに接続されるとともに、第１電流源５４の一端に接続されている。第１電流源５４の他端は接地ノードに接続されている。第３比較回路５３の出力配線ＣＰｏｕｔ２は、第２電流源５５の一端に接続されている。第２電流源５５の他端は接地ノードに接続されている。

　図９の比較器３４のうち、第１比較回路５１と第２比較回路５２は一段目の比較部を構成し、第３比較回路５３は二段目の比較部を構成している。第１比較回路５１と第２比較回路５２は交互に動作し、第３比較回路５３は第１比較回路５１と第２比較回路５２の比較動作に合わせて、比較動作を行う。

　図４に示す参照信号生成回路１６は、第１比較回路５１が比較動作を行うタイミングに合わせて第１参照信号を参照信号線ＲＡＭＰに供給し、第２比較回路５２が比較動作を行うタイミングに合わせて第２参照信号を参照信号線ＲＡＭＰに供給する。

　第１参照信号は、時間の経過に応じて第１傾斜で信号レベルが変化する信号期間を含んでいる。第２参照信号は、時間の経過に応じて第１傾斜とは異なる第２傾斜で信号レベルが変化する信号期間を含んでいる。第１傾斜は、第２傾斜よりも急峻であり、第１参照信号の信号レベルの変化量は第２参照信号の信号レベルの変化量よりも大きい。

　第１比較回路５１は、第１参照信号の信号レベルと第１入力信号の信号レベルの差分に応じた第１信号を出力する。第２比較回路５２は、第２参照信号の信号レベルと第２入力信号の信号レベルの差分に応じた第２信号を出力する。

　より詳細には、第１参照信号は、リセットレベルに対応する第１傾斜で信号レベルが変化する第１信号期間ＬＧ＿ＲＳＴと、信号レベルに対応する第１傾斜で信号レベルが変化する第２信号期間ＬＧ＿ＳＩＧとを有する。第２参照信号は、リセットレベルに対応する第２傾斜で信号レベルが変化する第３信号期間ＨＧ＿ＲＳＴと、信号レベルに対応する第２傾斜で信号レベルが変化する第４信号期間ＨＧ＿ＳＩＧとを有する。

　第２ゲインＨＧは、第１ゲインＬＧよりもゲイン量が大きいため、第２傾斜は第１傾斜よりも緩やかであり、第２参照信号の単位時間当たりの信号変化量は、第１参照信号の単位時間当たりの信号変化量よりも小さい。

　第１比較回路５１は、リセットレベルに対応する第１参照信号と第１入力信号との比較結果に応じた第１信号と、信号レベルに対応する第１参照信号と第１入力信号との比較結果に応じた第１信号とを、それぞれ異なるタイミングで出力する。

　第２比較回路５２は、リセットレベルに対応する第２参照信号と第２入力信号との比較結果に応じた第２信号と、信号レベルに対応する第２参照信号と第２入力信号との比較結果に応じた第２信号とを、それぞれ異なるタイミングで出力する。

　第１比較回路５１は、参照信号生成回路１６が第１参照信号を出力する期間内に第１入力信号との比較処理を行って第１信号を出力し、かつ、参照信号生成回路１６が第２参照信号を出力する期間内には第１信号の出力を停止する。

　第２比較回路５２は、参照信号生成回路１６が第２参照信号を出力する期間内に第２入力信号との比較処理を行って第２信号を出力し、かつ、参照信号生成回路１６が第１参照信号を出力する期間内には第２信号の出力を停止する。

　第１比較回路５１は、入力トランジスタＱ１と、容量素子ＡＺＣ１と、オートゼロスイッチＡＺＳＷ１と、遮断スイッチＳＴＳＷ１とを有する。

　入力トランジスタＱ１は、ＰチャネルのＭＯＳトランジスタであり、そのソースには信号線３２が接続されている。入力トランジスタＱ１のゲートと参照信号線ＲＡＭＰとの間には容量素子ＡＺＣ１が接続されている。入力トランジスタＱ１のゲートとドレインとの間にはオートゼロスイッチＡＺＳＷ１が接続されている。入力トランジスタＱ１のドレインと第１比較回路５１の出力ノードとの間には遮断スイッチＳＴＳＷ１が接続されている。

　オートゼロスイッチＡＺＳＷ１は、第１参照信号の信号レベルが第１傾斜で変化し始める直前の初期電圧のタイミングに合わせてオンし、初期電圧に応じた電荷を容量素子ＡＺＣ１に保持する。遮断スイッチＳＴＳＷ１は、第１比較回路５１の出力ノードをローレベルに遷移する速度（以下、応答速度）を向上させるために設けられている。

　第２比較回路５２は、入力トランジスタＱ２と、容量素子ＡＺＣ２と、オートゼロスイッチＡＺＳＷ２と、遮断スイッチＳＴＳＷ２とを有する。

　入力トランジスタＱ２は、ＰチャネルのＭＯＳトランジスタであり、そのソースには信号線３２が接続されている。入力トランジスタＱ２のゲートと参照信号線ＲＡＭＰとの間には容量素子ＡＺＣ２が接続されている。入力トランジスタＱ２のゲートとドレインとの間にはオートゼロスイッチＡＺＳＷ２が接続されている。入力トランジスタＱ２のドレインと第２比較回路５２の出力ノードとの間には遮断スイッチＳＴＳＷ２が接続されている。

　オートゼロスイッチＡＺＳＷ２は、第２参照信号の信号レベルが第２傾斜で変化し始める直前の初期電圧のタイミングに合わせてオンし、初期電圧に応じた電荷を容量素子ＡＺＣ２に保持する。遮断スイッチＳＴＳＷ２は、第２比較回路５２の出力ノードをローレベルに遷移する速度（以下、応答速度）を向上させるために設けられている。

　第３比較回路５３は、入力トランジスタＱ３を有する。入力トランジスタＱ３は、例えばＰチャネルのＭＯＳトランジスタであり、そのゲートは第１比較回路５１のドレイン及び第２比較回路５２のドレインにつながる出力配線ＣＰｏｕｔ１に接続されている。入力トランジスタＱ３のドレインは信号線３２に接続され、ソースは比較器３４の出力配線ＣＰｏｕｔ２に接続されている。

　この他、図９の比較器３４は、帯域制限容量Ｃ１を有していてもよい。帯域制限容量Ｃ１は、信号線３２と第１比較回路５１及び第２比較回路５２の出力ノードとの間に接続されている。帯域制限容量Ｃ１を設けることで、遮断周波数以上のノイズ成分を制限することができる。

　この他、図９の比較器３４は、第１クランプトランジスタＱ４と第２クランプトランジスタＱ５を有していてもよい。第１クランプトランジスタＱ４と第２クランプトランジスタＱ５は、ＮチャネルのＭＯＳトランジスタである。第１クランプトランジスタＱ４のドレインは信号線３２に接続され、そのソースは第１比較回路５１及び第２比較回路５２の出力配線ＣＰｏｕｔ１に接続されている。第２クランプトランジスタＱ５のドレインは信号線３２に接続され、そのソースは第３比較回路５３の出力配線ＣＰｏｕｔ２に接続されている。第１クランプトランジスタＱ４と第２クランプトランジスタＱ５は、入力トランジスタＱ１、Ｑ２がオフのときに、そのドレイン電圧の低下を抑制するために設けられる。

　また、図９の比較器３４は、第３クランプトランジスタＱ６を有していてもよい。第３クランプトランジスタＱ６は、例えばＰチャネルのＭＯＳトランジスタであり、ゲートとドレインが短絡されている。

　この他、図９の第３比較回路５３は、比較出力スイッチＣＳＷを有していてもよい。比較出力スイッチＣＳＷは、第３比較回路５３の出力配線ＣＰｏｕｔ２と信号線３２とを短絡するか否かを切り替える。比較出力スイッチＣＳＷは、参照信号線ＲＡＭＰのタイミングに合わせて、一時的にオンする。

　図１０は図９の比較器３４のタイミング図である。図１０は、ＨＤＲ機能を実現しながら比較処理を行う例を示している。

　参照信号生成回路１６は、第１ゲインＬＧのリセットレベルＬＧ＿ＲＳＴ用の第１参照信号、第２ゲインＨＧのリセットレベルＨＧ＿ＲＳＴ用の第２参照信号、第２ゲインＨＧの信号レベルＨＧ＿ＳＩＧ用の第２参照信号、及び第１ゲインＬＧの信号レベルＬＧ＿ＳＩＧ用の第１参照信号を順に参照信号線ＲＡＭＰに供給する。

　図１０のタイミング図は、暗所を撮像した例を示している。暗所を撮像すると、信号線３２上の信号電圧（第１入力信号と第２入力信号）ＶＳＬは、リセットレベルでも信号レベルでもほとんど同一の電圧レベルである。図１０では、信号電圧ＶＳＬを実線、第１比較回路５１の出力配線ＣＰｏｕｔ１を破線、第２比較回路５２の出力配線ＣＰｏｕｔ２を一点鎖線で図示している。

　時刻ｔ１で画素２０内のリセットトランジスタ２３がオンし、画素２０はリセットレベルに応じた画素信号を、対応する信号線３２に出力する。時刻ｔ１～ｔ２の期間内に、第１比較回路５１内のオートゼロスイッチＡＺＳＷ１と遮断スイッチＳＴＳＷ１がオンする。このとき、第２比較回路５２内のオートゼロスイッチＡＺＳＷ２と遮断スイッチＳＴＳＷ２はオフである。また、第３比較回路５３内の比較出力スイッチＣＳＷがオンする。これにより、第１比較回路５１内の容量素子ＡＺＣ１には、第１ゲインＬＧのリセットレベルＬＧ＿ＲＳＴ用の初期電圧に応じた電荷が保持される。このとき、第１比較回路５１内の遮断スイッチＳＴＳＷ１がオンして第１電流源５４の電流が入力トランジスタＱ１に供給される。

　時刻ｔ２になると、第１参照信号の信号レベルがいったん引き上げられ、その後、時刻ｔ３～ｔ５の期間は、第１傾斜で信号レベルが低下する。時刻ｔ４になると、第１比較回路５１内の入力トランジスタＱ１はオンする方向に動作し、第１比較回路５１内の出力ノードの信号レベルは上昇する。第１比較回路５１内の出力配線ＣＰｏｕｔ１は、第３比較回路５３内の入力トランジスタＱ３のゲートに入力されるため、第３比較回路５３内の入力トランジスタＱ３はオフする方向に動作し、第３比較回路５３の出力配線ＣＰｏｕｔ２は第２電流源５５により電流が引っ張られることから、第３比較回路５３の出力配線ＣＰｏｕｔ２の電圧は低下する。

　時刻ｔ５～ｔ６の期間内に、第２比較回路５２内のオートゼロスイッチＡＺＳＷ２と遮断スイッチＳＴＳＷ２がオンする。このとき、第１比較回路５１内のオートゼロスイッチＡＺＳＷ１と遮断スイッチＳＴＳＷ１はオフする。また、第３比較回路５３内の比較出力スイッチＣＳＷがオンする。これにより、第２比較回路５２内の容量素子ＡＺＣ２には、第２ゲインＨＧのリセットレベルＨＧ＿ＲＳＴ用の初期電圧に応じた電荷が保持される。このとき、第２比較回路５２内の遮断スイッチＳＴＳＷ２がオンして第１電流源５４の電流が入力トランジスタＱ２に供給される。

　時刻ｔ６になると、第２参照信号の信号レベルがいったん引き上げられ、その後、時刻ｔ７～ｔ９の期間は、第２傾斜で信号レベルが低下する。時刻ｔ８になると、第２比較回路５２内の入力トランジスタＱ２はオンする方向に動作し、第２比較回路５２内の出力ノードの信号レベルは上昇する。第２比較回路５２内の出力配線ＣＰｏｕｔ１は、第３比較回路５３内の入力トランジスタＱ３のゲートに入力されるため、この入力トランジスタＱ３はオフする方向に動作し、第３比較回路５３の出力配線ＣＰｏｕｔ２の電圧は低下する。

　時刻ｔ９で、画素２０内の転送トランジスタが一時的にオンし、フォトダイオードが光電変換した電荷がフローティングディフュージョンに転送される。

　時刻ｔ９～ｔ１０の期間内に第３比較回路５３内の比較出力スイッチＣＳＷがオンし、第３比較回路５３の出力配線ＣＰｏｕｔ２が信号線３２上の信号電圧と一致する。

　その後、時刻ｔ１０～ｔ１３では、第２比較回路５２内の遮断スイッチＳＴＳＷ２がオンし、第２ゲインＨＧの信号レベルＨＧ＿ＳＩＧ用の第２参照信号が入力トランジスタＱ２のゲートに供給される。時刻ｔ１２になると、第２比較回路５２内の入力トランジスタＱ２はオンする方向に動作し、第２比較回路５２内の出力配線ＣＰｏｕｔ１の信号レベルは上昇し、第３比較回路５３内の入力トランジスタＱ３はオフする方向に動作し、第３比較回路５３の出力配線ＣＰｏｕｔ２の電圧は低下する。

　時刻ｔ１３～ｔ１４の期間内に第１比較回路５１内の遮断スイッチＳＴＳＷ１がオンし、かつ第３比較回路５３内の比較出力スイッチＣＳＷがオンする。

　その後、時刻ｔ１４～ｔ１７では、第１比較回路５１内の遮断スイッチＳＴＳＷ１がオンし、第１ゲインＬＧの信号レベルＬＧ＿ＳＩＧ用の第１参照信号が入力トランジスタＱ１のゲートに供給される。時刻ｔ１６になると、第１比較回路５１内の入力トランジスタＱ１はオンする方向に動作し、第１比較回路５１内の出力ノードの信号レベルは上昇し、第３比較回路５３内の入力トランジスタＱ３はオフする方向に動作し、第３比較回路５３の出力配線ＣＰｏｕｔ２は低下する。

　図１０からわかるように、第１の実施形態に係る比較器３４は、第１ゲインＬＧのリセットレベルＬＧ＿ＲＳＴの比較処理、第２ゲインＨＧのリセットレベルＨＧ＿ＲＳＴの比較処理、第２ゲインＨＧの信号レベルＨＧ＿ＳＩＧの比較処理、及び第１ゲインＬＧの信号レベルＬＧ＿ＳＩＧの比較処理を順に行う。これら４つの比較処理では、第１参照信号と第２参照信号の最低信号レベルを接地電位側に寄せている。これにより、参照信号線ＲＡＭＰの電位レベルを全体的に抑制でき、撮像装置１の消費電力の削減が図れる。

　このように、第１の実施形態に係る比較器３４では、第１ゲインＬＧのリセットレベルの比較処理及び第１ゲインＬＧの信号レベルの比較処理を行う第１比較回路５１と、第２ゲインＨＧのリセットレベルの比較処理及び第２ゲインＨＧの信号レベルの比較処理を行う第２比較回路５２とを設けるため、１回の露光で、異なる２つのゲインでのＡＤ変換処理を行うことができ、比較器３４にて１回露光のＨＤＲ機能の処理を行うことができる。

　第１の実施形態に係る比較器３４は、第１ゲインＬＧのリセットレベルの比較処理と第２ゲインＨＧのリセットレベルの比較処理を連続して行い、その後に第２ゲインＨＧの信号レベルの比較処理と第１ゲインＬＧの信号レベルの比較処理を連続して行うことで、画素２０のリセット回数を最小限に抑えて複数のＡＤ変換処理を行うことができるため、Ｓ／Ｎ比を向上できる。

　また、本実施形態では、応答性を改善するために本来設けられる遮断スイッチＳＴＳＷ１および遮断スイッチＳＴＳＷ２を利用して、第１比較回路５１及び第２比較回路５２での比較処理を切り替えるため、比較処理を切り替えるための別個の信号やスイッチが不要となり、回路構成を簡略化できる。

　さらに、参照信号線ＲＡＭＰを介して供給される第１参照信号と第２参照信号の最低信号レベルを接地電位側に寄せることで、消費電力の削減が図れる。

　（第２の実施形態）
　第２の実施形態は、画素２０内に光電変換効率を切り替える機能を設けるものである。
　図１１は第２の実施形態に係る撮像装置１内の画素２０と比較器３４の回路図である。図１１の比較器３４の内部構成は図９と同じである。図１１の画素２０は、図９の画素２０の構成に加えて、変換効率切替トランジスタ２６を有する。

　変換効率切替トランジスタ２６は、リセットトランジスタ２３とフローティングディフュージョンとの間に接続されている。変換効率切替トランジスタ２６は、例えばＮチャネルＭＯＳトランジスタであり、そのドレインと接地ノード間には電荷蓄積部２７が設けられている。この電荷蓄積部２７は、個別の容量素子でもよいし、変換効率切替トランジスタ２６およびリセットトランジスタ２３の寄生容量でもよい。

　変換効率切替トランジスタ２６のゲートには、制御信号ＦＤＧが入力され、制御信号ＦＤＧにより、変換効率切替トランジスタ２６のオン／オフが切り替えられる。変換効率切替トランジスタ２６がオンすると、電荷蓄積部２７とフローティングディフュージョンが結合されて、光電変換された電荷を蓄積可能な総量が増える。これにより、光電変換効率が低くなる一方で、高輝度でも電荷をあふれさせることなく蓄積できる。逆に、変換効率切替トランジスタ２６がオフすると、光電変換された電荷はフローティングディフュージョンだけに蓄積可能となる。これにより、光電変換効率が高くなる一方で、高輝度で電荷があふれやすくなる。

　このように、高輝度環境下では、変換効率切替トランジスタ２６をオンにするのが望ましく、低輝度環境下では、変換効率切替トランジスタ２６をオフにするのが望ましい。すなわち、第１レベルＬＧの比較処理を行う際は変換効率切替トランジスタ２６をオンにし、第２レベルＨＧの比較処理を行う際は変換効率切替トランジスタ２６をオフにするのが望ましい。

　図１２は図１１の比較器３４のタイミング図である。図１２のタイミング図は、図１０のタイミング図に制御信号ＦＤＧの信号波形を追加したものであり、その他の信号のタイミングは図１０と同様である。なお、このようにゲインの切替に変換効率切替を併用する場合は、第１参照信号の第１傾斜と第２参照信号の第２傾斜は、異なってもよく同じであってもよい。

　図１２に示すように、第１ゲインＬＧのリセットレベルの比較処理期間（時刻ｔ１～ｔ５）と、第１ゲインＬＧの信号レベルの比較処理期間（時刻ｔ１３～ｔ１７）で変換効率切替トランジスタ２６はオンし、第２ゲインＨＧのリセットレベルの比較処理期間（時刻ｔ５～ｔ９）と、第２ゲインＨＧの信号レベルの比較処理期間（時刻ｔ９～ｔ１３）で変換効率切替トランジスタ２６はオフする。

　変換効率切替トランジスタ２６がオンのときは、高輝度環境下でも、白飛びを生じさせずに画素２０から画素信号を出力できるため、比較器３４での比較処理のダイナミックレンジが向上する。

　このように、第２の実施形態では、ゲインの切替に同期して、画素２０の光電変換効率を切り替えるため、低輝度から高輝度まで、精度よくＡＤ変換を行うことができる。

　（第３の実施形態）
　第１では、第１ゲインＬＧのリセットレベル→第２ゲインＨＧのリセットレベル→第２ゲインＨＧの信号レベル→第１ゲインＬＧの信号レベルの順に、参照信号と入力信号の比較処理を行う例を示したが、この順序を変更することも可能である。

　図１３は第３の実施形態に係る撮像装置１内の比較器３４の回路図、図１４は図１３の比較器３４のタイミング図である。図１３の比較器３４の回路構成は図９と同じであるが、参照信号線ＲＡＭＰ上の信号波形が図９とは異なる。

　図１３の比較器３４に接続された参照信号線ＲＡＭＰには、図９の比較器３４に接続された参照信号線ＲＡＭＰとは異なるタイミングで、第１参照信号と第２参照信号が供給される。より具体的には、図９の比較器３４には、参照信号線ＲＡＭＰを介して、第１ゲインＬＧのリセットレベルの第１参照信号→第２ゲインＨＧのリセットレベルの第２参照信号→第２ゲインＨＧの信号レベルの第２参照信号→第１ゲインＬＧの信号レベルの第１参照信号の順に供給される。これに対して、図１３の比較器３４には、参照信号線ＲＡＭＰを介して、第２ゲインＨＧのリセットレベルの第２参照信号→第１ゲインＬＧのリセットレベルの第１参照信号→第１ゲインＬＧの信号レベルの第１参照信号→第２ゲインＨＧの信号レベルの第２参照信号の順に供給される。

　図９の比較器３４では、４つの比較処理のうち、２番目と３番目の比較処理で、第２ゲインＨＧのリセットレベルの比較処理と信号レベルの比較処理を連続して行っている。第２ゲインＨＧの比較処理は、第１ゲインＬＧの比較処理よりもノイズに敏感であるため、図９のように第２ゲインＨＧのリセットレベルの比較処理と信号レベルの比較処理を連続して行う方が望ましい。しかしながら、図１３のように、第２ゲインＨＧのリセットレベルの比較処理と信号レベルの比較処理を連続せずに行うことも可能である。

　図１３の比較器３４に接続された画素２０内に図１１と同様の変換効率切替トランジスタ２６を設ける場合には、第２ゲインＨＧの信号レベルの比較処理を行う前に、第１ゲインＬＧの信号レベルの比較処理を行う必要がある。電荷蓄積部２７を用いてフローティングディフュージョンの電荷再配分を行った後に、フローティングディフュージョンの電荷を元に戻すことはできないためである。このため、図１４のように、第２ゲインＨＧの信号レベルの比較処理の後に第１ゲインＬＧの信号レベルの比較処理を行う場合には、変換効率切替トランジスタ２６による光電変換効率の切替を行うことはできない。

　このように、第１の実施形態とは異なる順序で比較処理を行う場合であっても、ＨＤＲ機能を実現できる。

　（第４の実施形態）
　第４の実施形態は、第１比較回路５１と第２比較回路５２に接続される参照信号線ＲＡＭＰ上にスイッチを設けるとともに、参照信号線ＲＡＭＰに信号レベルが固定の基準信号を付与できるようにしたものである。

　図１５は第４の実施形態に係る撮像装置１内の比較器３４の回路図、図１６は図１５の比較器３４のタイミング図である。

　図１５の比較器３４は、図１１の比較器３４の構成に加えて、スイッチＥＮ１、スイッチＥＮ２と、スイッチＸＥＮ１と、スイッチＸＥＮ２とを有する。なお、図１５の比較器３４に接続された画素２０は、変換効率切替トランジスタ２６を有するが、このトランジスタを省略してもよい。すなわち、図９の比較器３４にスイッチＥＮ１、スイッチＥＮ２と、スイッチＸＥＮ１と、スイッチＸＥＮ２を追加してもよい。

　スイッチＥＮ１は、参照信号線ＲＡＭＰ上の第１参照信号を第１比較回路５１に入力するか否かを切り替える。スイッチＥＮ２は、参照信号線ＲＡＭＰ上の第２参照信号を第２比較回路５２に入力するか否かを切り替える。スイッチＸＥＮ１は、基準信号ＶＲＥＦを第１比較回路５１に入力するか否かを切り替える。スイッチＸＥＮ２は、基準信号ＶＲＥＦを第２比較回路５２に入力するか否かを切り替える。

　第１ゲインＬＧのリセットレベル又は信号レベルの比較処理を行う際（図１６の時刻ｔ１～ｔ５とｔ１３～ｔ１７）には、スイッチＥＮ１がオンして、参照信号線ＲＡＭＰ上の第１参照信号が第１比較回路５１に入力される。このとき、スイッチＸＥＮ１とスイッチＥＮ２はオフし、スイッチＸＥＮ２がオンする。よって、第２比較回路５２には基準信号ＶＲＥＦが入力される。

　一方、第２ゲインＨＧのリセットレベル又は信号レベルの比較処理を行う際（図１６の時刻ｔ５～ｔ１３）には、スイッチＥＮ２がオンして、参照信号線ＲＡＭＰ上の第２参照信号が第２比較回路５２に入力される。このとき、スイッチＸＥＮ２とスイッチＥＮ１はオフし、スイッチＸＥＮ１がオンする。よって、第１比較回路５１には基準信号ＶＲＥＦが入力される。

　基準信号ＶＲＥＦは、電圧レベルが固定の電圧信号であり、例えば接地電圧でもよいし、その他の電圧でもよい。第１比較回路５１と第２比較回路５２のうち、比較処理を行わない比較処理には基準信号ＶＲＥＦを入力するため、比較処理を行わない比較回路の出力ノードの電位が意図せず変動するおそれを防止できる。

　第１比較回路５１と第２比較回路５２は、比較処理を行わないときは遮断スイッチＳＴＳＷ１又はＳＴＳＷ２をオフするようにしているが、意図しない寄生容量等の影響により比較結果がずれるおそれがありうる。図１５の比較器３４では、第１比較回路５１と第２比較回路５２のうち、比較処理を行わない比較回路に基準信号ＶＲＥＦを入力するため、遮断スイッチＳＴＳＷ１、ＳＴＳＷ２と相まって、図１３の比較器３４の出力電位の変動を抑制できる。

　このように、第４の実施形態では、第１比較回路５１と第２比較回路５２の入力段に、スイッチＥＮ１、スイッチＥＮ２、スイッチＸＥＮ１、及びスイッチＸＥＮ２を設けるため、比較処理を行う比較回路のみに第１参照信号又は第２参照信号を入力し、比較処理を行わない比較回路には基準信号ＶＲＥＦを入力する。これにより、比較結果が寄生容量等の影響を受けなくなる。

　（第５の実施形態）
　第５の実施形態は参照信号線ＲＡＭＰ上にバッファを接続するものである。

　図１７は第５の実施形態に係る撮像装置１内の比較器３４の回路図である。図１７の比較器３４は、図１１の比較器３４にバッファ５０を追加した構成を有する。なお、図９の比較器３４にバッファ５０を追加してもよい。

　バッファ５０は、参照信号線ＲＡＭＰに接続されている。参照信号線ＲＡＭＰ上の第１参照信号は、バッファ５０にてバッファ５０リングされた後に第１比較回路５１に入力される。参照信号線ＲＡＭＰ上の第２参照信号は、バッファ５０にてバッファ５０リングされた後に第２比較回路５２に入力される。

　バッファ５０は、第１参照信号及び第２参照信号の駆動力を上げ、出力インピーダンスを下げる作用を行う。バッファ５０を設けることで、容量素子ＡＺＣ１、ＡＺＣ２を駆動しやすくなり、またカラム間干渉を防止できる。

　図１８は図１７の比較器３４をカラムごとに配置した例を示す図である。バッファ５０は、カラムごとに設けられる。これにより、カラム間干渉を抑制できる。

　図１９は図１７の第１変形例に係る比較器３４の回路図である。図１９の比較器３４は、図１７の比較器３４の構成に加えて、図１５と同様に、スイッチＥＮ１、スイッチＥＮ２と、スイッチＸＥＮ１と、スイッチＸＥＮ２とを有する。

　図１９の例では、参照信号線ＲＡＭＰにバッファ５０を接続するものの、基準信号ＶＲＥＦ線にはバッファ５０を接続していない。しかしながら、基準信号ＶＲＥＦ線にも別のバッファ５０を接続してもよい。

　図２０は図１９の比較器３４をカラムごとに配置した例を示す図である。図示のように、カラムごとに、バッファ５０と、スイッチＥＮ１、スイッチＥＮ２と、スイッチＸＥＮ１と、スイッチＸＥＮ２とが設けられる。

　図２１は図２０の一変形例であり、基準信号ＶＲＥＦ線にもバッファ５０を接続した例を示す図である。また、図２１では、スイッチＥＮ１、スイッチＥＮ２、スイッチＸＥＮ１、及びスイッチＸＥＮ２を全カラムで共有し、これらスイッチの後段に、カラムごとに２つのバッファ５０を設けている。このような構成にすることで、スイッチの数を大幅に削減できる。また、カラムごとにバッファ５０を設けるため、参照信号線ＲＡＭＰと基準信号ＶＲＥＦ線の負荷容量を削減できるとともに、カラム間干渉を抑制できる。

　図２２は図１７の第２変形例に係る比較器３４の回路図である。図２２の比較器３４は、図１９の比較器３４の構成に加えて、容量素子ＡＺＣ３、ＡＺＣ４を有する。第１比較回路５１内の容量素子ＡＺＣ１と容量素子ＡＺＣ３はいずれも可変容量素子である。同様に、第２比較回路５２内の容量素子ＡＺＣ２と容量素子ＡＺＣ４はいずれも可変容量素子である。

　第１比較回路５１内の容量素子ＡＺＣ３は、入力トランジスタＱ１のゲートと基準電位VSScapとの間に接続されている。第２比較回路５２内の容量素子ＡＺＣ４は、入力トランジスタＱ２のゲートと基準電位VSScapとの間に接続されている。

　容量素子ＡＺＣ３を追加することで、第１比較回路５１内の入力トランジスタＱ１のゲートには、容量素子ＡＺＣ１と容量素子ＡＺＣ３で容量分圧された信号が入力される。第２比較回路５２も同様である。容量分圧による容量減衰によって、第１参照信号及び第２参照信号に重畳されるノイズを低減できる。

　容量素子ＡＺＣ１と容量素子ＡＺＣ３は可変容量素子であるため、容量減衰の減衰比を任意に設定することができる。例えば、比較器３４を含むアナログ－デジタル変換器３３のアナログゲインに応じて、可変容量素子ＡＺＣ１及び可変容量素子ＡＺＣ３による容量減衰の減衰比を設定することができる。

　図１７のように、参照信号線ＲＡＭＰ上にバッファ５０が設けられている場合、比較結果がバッファ５０自身のノイズの影響を受けるおそれがあるが、容量分圧による容量減衰を行うことで、ノイズを低減できる。

　なお、図２２の容量素子ＡＺＣ３、ＡＺＣ４は、図９、図１１、図１３、又は図１５の比較器３４のように、参照信号線ＲＡＭＰ上にバッファ５０がない比較器３４に設けてもよい。

　このように、第５の実施形態では、参照信号線ＲＡＭＰ上にバッファ５０を設けることで、カラム間の干渉を抑制できる。また、バッファ５０自身のノイズにより比較結果の特性が劣化するおそれがあるが、可変容量素子ＡＺＣ３、ＡＺＣ４を設けて、容量分圧による容量減衰でノイズを低減できる。

　（第６の実施形態）
　第６の実施形態は、３種類以上のゲインを切り替えてＨＤＲ機能を実現するものである。
　図２３は第６の実施形態に係る撮像装置１内の比較器３４の回路図である。図２３の比較器３４は、図１１の比較器３４の構成に加えて、第４比較回路５６を有する。

　第４比較回路５６は、第１ゲインＬＧ及び第２ゲインＨＧとはゲイン量が異なる第３ゲインに対応する第３参照信号と第３入力信号との比較結果に応じた第５信号を出力する。第４比較回路５６を設けることで、１回の露光で、それぞれ異なる３種類のゲインで撮像した画像を合成することができる。

　第３ゲインは、第１ゲインＬＧと第２ゲインＨＧの中間のゲインであってもよいし、第１ゲインＬＧよりもさらに低いゲインであってもよいし、第２ゲインＨＧよりもさらに高いゲインであってもよい。

　第４比較回路５６は、入力トランジスタＱ５と、容量素子ＡＺＣ５と、オートゼロスイッチＡＺＳＷ３と、遮断スイッチＳＴＳＷ３とを有する。また、入力トランジスタＱ５のゲートと基準電位VSScapとの間に容量素子ＡＺＣ６を接続し、容量素子ＡＺＣ５、ＡＺＣ６を可変容量素子にしてもよい。

　第４比較回路５６による比較結果は、第１比較回路５１と第２比較回路５２による比較結果と同様に、第３比較回路５３に入力される。

　図２３の比較器３４の一変形例として、第１比較回路５１、第２比較回路５２、及び第４比較回路５６とは別個のゲイン量に対応する比較回路をさらに設けてもよく、ゲイン量がそれぞれ異なる比較回路の数には制限はない。

　このように、第６の実施形態では、第１ゲイン～第３ゲインに対応する第１比較回路５１、第２比較回路５２、及び第４比較回路５６の比較結果を第３比較回路５３に入力するため、１回の露光で３通りにゲインを変えて撮像した各画素信号のＡＤ変換処理を行うことができる。

　（第７の実施形態）
　図２４は第７の実施形態に係る撮像装置１内の比較器３４の回路図、図２５は図２４の比較器３４のタイミング図である。

　図２４の比較器３４は、図１１の比較器３４と比べて、第１比較回路５１に入力される第１参照信号線ＲＡＭＰ１と、第２比較回路５２に入力される第２参照信号線ＲＡＭＰ２とを設けたものである。第１参照信号線ＲＡＭＰは、第１比較回路５１に第１参照信号を入力するための信号線である。第２参照信号線ＲＡＭＰは、第２比較回路５２に第２参照信号を入力するための信号線である。

　図２５に示すように、参照信号生成回路１６は、第１比較回路５１が第１ゲインＬＧのリセットレベルの比較処理を行う期間（時刻ｔ１～ｔ５）と、第１ゲインＬＧの信号レベルの比較処理を行う期間（時刻ｔ１３～ｔ１７）とに、第１参照信号線ＲＡＭＰを介して第１参照信号を第１比較回路５１に入力する。また、参照信号生成回路１６は、第２比較回路５２が第２ゲインＨＧのリセットレベルの比較処理を行う期間（時刻ｔ５～ｔ９）と、第２ゲインＨＧの信号レベルの比較処理を行う期間（時刻ｔ９～ｔ１３）とに、第２参照信号線ＲＡＭＰを介して第２参照信号を第２比較回路５２に入力する。

　第１参照信号線ＲＡＭＰは、第１参照信号を伝送していない期間は固定電位（例えば接地電位）に設定される。同様に、第２参照信号線ＲＡＭＰは、第２参照信号を伝送していない期間は固定電位（例えば接地電位）に設定される。

　また、図２４の第１比較回路５１は、第１参照信号線ＲＡＭＰにて第１参照信号が入力されない期間内は遮断スイッチＳＴＳＷ１をオフする。同様に、第２比較回路５２は、第２参照信号線ＲＡＭＰにて第２参照信号が入力されない期間内は遮断スイッチＳＴＳＷ２をオフする。

　遮断スイッチＳＴＳＷ１又はＳＴＳＷ２をオフすることで、比較処理を行わない比較器３４の出力を固定にすることができるが、意図しない寄生容量等の影響を受けて比較器３４の出力電位が変動するおそれがある。そこで、第１参照信号線ＲＡＭＰと第２参照信号線ＲＡＭＰを設けて、比較処理を行わない参照信号線ＲＡＭＰの信号レベルを固定させることで、比較処理を行わない比較器３４の出力電位の変動を確実に防止できる。

　図２６は図２４の一変形例に係る比較器３４の回路図である。図２６の比較器３４は、図２４の比較器３４の構成に加えて、バッファ５０と、可変容量素子ＡＺＣ３、ＡＺＣ４とを有する。

　第１参照信号線ＲＡＭＰと第２参照信号線ＲＡＭＰのそれぞれに別個にバッファ５０が接続されている。また、第１比較回路５１のバッファ５０と入力トランジスタＱ１のゲートとの間には可変容量素子ＡＺＣ１が接続され、入力トランジスタＱ１のゲートと基準電位VSScapとの間には可変容量素子ＡＺＣ３が接続されている。同様に、第２比較回路５２のバッファ５０と入力トランジスタＱ２のゲートとの間には可変容量素子ＡＺＣ２が接続され、入力トランジスタＱ２のゲートと基準電位VSScapとの間には可変容量素子ＡＺＣ４が接続されている。

　これら可変容量素子ＡＺＣ１の容量分圧によって、入力トランジスタＱ１、Ｑ２のゲートに入力される第１参照信号と第２参照信号のノイズを低減できる。

　なお、図２４の比較器３４に対して、図２６の可変容量素子ＡＺＣ３、ＡＺＣ４を追加せずに、バッファ５０を追加してもよい。あるいは、図２４の比較器３４に対して、図２６のバッファ５０を追加せずに、可変容量素子ＡＺＣ３、ＡＺＣ４を追加してもよい。

　図２７は図２４又は図２６の比較器３４をカラムごとに配置した例を示す図である。図２７では、第１参照信号線ＲＡＭＰ１と第２参照信号線ＲＡＭＰ２をすべてのカラムで共有し、カラムごとに第１比較回路５１用のバッファ５０と、第２比較回路５２用のバッファ５０とを有する。

　このように、第７の実施形態では、第１比較回路５１用の第１参照信号線ＲＡＭＰ１と、第２比較回路５２用の第２参照信号線ＲＡＭＰ２とを設けて、第１比較回路５１で比較処理を行うタイミングに合わせて第１参照信号線ＲＡＭＰ１で第１参照信号を伝送し、第２比較回路５２で比較処理を行うタイミングに合わせて第２参照信号線ＲＡＭＰ２で第２参照信号を伝送する。第１比較回路５１で比較処理を行わない期間内は第１参照信号線ＲＡＭＰ１は固定電位に設定され、第２比較回路５２で比較処理を行わない期間内は第２参照信号線ＲＡＭＰ２は固定電位に設定される。これにより、第１比較回路５１の出力ノードと第２比較回路５２の出力ノードが、比較動作を行わない期間中に意図せずに変動するおそれがなくなる。

　（第８の実施形態）
　第８の実施形態に係る撮像装置１内の比較器３４は、第１～第７の実施形態に係る比較器３４のレイアウト配置に関する。

　図２８Ａは第８の実施形態に係る比較器３４の模式的なレイアウト図、図２８Ｂは一比較例に係る比較器４０の模式的なレイアウト図である。図２８Ａは、第１～第７の実施形態のいずれかに係る比較器３４の模式的なレイアウトを示している。

　図２８Ａの比較器３４は、大きく分けて、第１比較回路５１内の容量素子ＡＺＣ１の配置領域ＡＲ１と、容量素子ＡＺＣ１以外の第１比較回路５１の配置領域ＡＲ２と、第２比較回路５２内の容量素子ＡＺＣ２の配置領域ＡＲ３と、容量素子ＡＺＣ２以外の第２比較回路５２の配置領域ＡＲ４と、その他の回路の配置領域ＡＲ５とを有する。

　なお、図２８Ａの配置領域ＡＲ１～ＡＲ５は、画素アレイ部１１の水平方向及び垂直方向の画素数分配置されている。また、ＣＭＯＳイメージセンサ１が図３Ａのような平置型の場合は、図２８Ａの配置領域ＡＲ１の上には画素アレイ部１１が配置され、配置領域ＡＲ５の下にはカウンタ３５が配置される。また、図３Ｂのような積層型の場合は、図２８Ａの配置領域ＡＲ１の上には半導体チップ４４への接続部が配置され、配置領域ＡＲ５の下にはカウンタ３５が配置される。

　これら配置領域ＡＲ１～ＡＲ５は、配線パターンで接続されている。配置領域ＡＲ１、ＡＲ２を接続する配線パターンＷＰ１と、配線領域ＡＲ３、ＡＲ４を接続する配線パターンＷＰ２とはできるだけ短くするのが望ましい。

　例えば、配置領域ＡＲ１とＡＲ２の間の配線パターンＷＰ１が長くなると、第１比較回路５１内の入力トランジスタＱ１のゲートの寄生容量が大きくなり、第１参照信号の信号レベルが減衰するおそれがある。第１参照信号の信号レベルが減衰すると、アナログ－デジタル変換器のダイナミックレンジが狭くなる。第１参照信号の信号レベルの減衰を抑制するには、容量素子ＡＺＣ１のサイズを大きくすることが考えられるが、容量素子ＡＺＣ１のサイズが大きくなると、小型化が困難になる。

　また、配線領域ＡＲ１とＡＲ２の間の配線パターンＷＰ１は、隣接回路からの干渉の影響を受けやすく、長くなるとクロストーク性能が悪くなりやすい。

　図２８Ｂの一比較例では、容量素子ＡＺＣ１、ＡＺＣ２を隣接して配置し、スイッチやトランジスタ同士を隣接して配置しており、具体的には、配置領域ＡＲ１、ＡＲ３、ＡＲ２、ＡＲ４、及びＡＲ５の順に配置している。図２８Ｂの場合、配置領域ＡＲ１とＡＲ２の間の配線パターンＷＰ１が図２８Ａよりも長くなり、かつ配置領域ＡＲ３とＡＲ４の間の配線パターンＷＰ２も図２８Ａよりも長くなる。よって、図２８Ｂのレイアウトでは、図２８Ａのレイアウトよりも、隣接回路からの干渉の影響を受けやすくなりクロストーク性能が悪くなりやすい。

　このように、比較器３４内の各回路素子をレイアウト配置する際には、性能に悪影響を及ぼす部分の配線パターンの長さができるだけ短くなるように各回路素子を配置するのが望ましい。

　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

　図２９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。

　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。

　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

　図３０は、撮像部１２０３１の設置位置の例を示す図である。

　図３０では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。

　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

　なお、図３０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１等に適用され得る。具体的には、本開示の撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、より鮮明な撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。

　なお、本技術は以下のような構成を取ることができる。
　（１）第１ゲインに対応する第１参照信号と第１入力信号との信号レベルの比較結果に応じた第１信号を出力する第１比較回路と、
　前記第１ゲインとはゲイン量が異なる第２ゲインに対応する第２参照信号と第２入力信号との比較結果に応じた第２信号を出力する第２比較回路と、
　前記第１信号と前記第１入力信号との信号レベルの比較結果に応じた第３信号と、前記第２信号と前記第２入力信号との比較結果に応じた第４信号とを、互いに異なるタイミングで出力する第３比較回路と、を備える、撮像装置。
　（２）前記第１参照信号は、時間の経過に応じて第１傾斜で信号レベルが変化する信号期間を含み、
　前記第２参照信号は、時間の経過に応じて前記第１傾斜とは異なる第２傾斜で信号レベルが変化する信号期間を含み、
　前記第１比較回路は、前記第１参照信号と前記第１入力信号との信号レベルが一致すると、前記第１信号の信号レベルを遷移させ、
　前記第２比較回路は、前記第２参照信号と前記第２入力信号との信号レベルが一致すると、前記第２信号の信号レベルを遷移させる、（１）に記載の撮像装置。
　（３）前記第１参照信号は、リセットレベルに対応する前記第１傾斜で信号レベルが変化する第１信号期間と、信号レベルに対応する前記第１傾斜で信号レベルが変化する第２信号期間とを有し、
　前記第２参照信号は、リセットレベルに対応する前記第２傾斜で信号レベルが変化する第３信号期間と、信号レベルに対応する前記第２傾斜で信号レベルが変化する第４信号期間とを有する、（２）に記載の撮像装置。
　（４）前記第２ゲインは、前記第１ゲインよりもゲイン量が大きく、
　前記第１参照信号は、前記第２参照信号よりも、単位時間当たりの信号変化量が大きい、（２）又は（３）に記載の撮像装置。
　（５）前記第１比較回路は、リセットレベルに対応する前記第１参照信号と前記第１入力信号との比較結果に応じた前記第１信号と、信号レベルに対応する前記第１参照信号と前記第１入力信号との比較結果に応じた前記第１信号とを、それぞれ異なるタイミングで出力し、
　前記第２比較回路は、リセットレベルに対応する前記第２参照信号と前記第２入力信号との比較結果に応じた前記第２信号と、信号レベルに対応する前記第２参照信号と前記第２入力信号との比較結果に応じた前記第２信号とを、それぞれ異なるタイミングで出力する、（３）又は（４）に記載の撮像装置。
　（６）前記第１参照信号及び前記第２参照信号を生成する参照信号生成回路を備え、
　前記第１比較回路から出力される前記第１信号と、前記第２比較回路から出力される前記第２信号とは、共通の信号線を介して前記第３比較回路に入力される、（１）乃至（５）のいずれか一項に記載の撮像装置。
　（７）前記参照信号生成回路は、リセットレベル用の前記第１参照信号、リセットレベル用の前記第２参照信号、信号レベル用の前記第２参照信号、及び信号レベル用の前記第１参照信号の順に出力する、（６）に記載の撮像装置。
　（８）前記参照信号生成回路は、リセットレベル用の前記第２参照信号、リセットレベル用の前記第１参照信号、信号レベル用の前記第１参照信号、及び信号レベル用の前記第２参照信号の順に出力する、（６）に記載の撮像装置。
　（９）前記第１比較回路は、前記参照信号生成回路が前記第１参照信号を出力する期間内に前記第１入力信号との比較処理を行って前記第１信号を出力し、かつ、前記参照信号生成回路が前記第２参照信号を出力する期間内には前記第１信号の出力を停止し、
　前記第２比較回路は、前記参照信号生成回路が前記第２参照信号を出力する期間内に前記第２入力信号との比較処理を行って前記第２信号を出力し、かつ、前記参照信号生成回路が前記第１参照信号を出力する期間内には前記第２信号の出力を停止する、（６）乃至（８）のいずれか一項に記載の撮像装置。
　（１０）前記第１比較回路は、
　前記第１入力信号が供給されるソースと、前記第１参照信号に応じた電圧が供給されるゲートとを有する第１トランジスタと、
　前記第１トランジスタのゲートに接続され、前記第１参照信号の初期電圧に応じた電荷を保持する第１キャパシタと、
　前記第１トランジスタのゲート及びドレイン間を短絡するか否かを切り替える第１切替器と、
　前記第１トランジスタのドレイン電圧を前記第３比較回路に供給するか否かを切り替える第２切替器と、を有し、
　前記第２比較回路は、
　前記第２入力信号が供給されるソースと、前記第２参照信号に応じた電圧が供給されるゲートとを有する第２トランジスタと、
　前記第２トランジスタのゲートに接続され、前記第２参照信号の初期電圧に応じた電荷を保持する第２キャパシタと、
　前記第２トランジスタのゲート及びドレイン間を短絡するか否かを切り替える第３切替器と、
　前記第２トランジスタのドレイン電圧を前記第３比較回路に供給するか否かを切り替える第４切替器と、を有する、（１）乃至（９）のいずれか一項に記載の撮像装置。
　（１１）前記第２切替器は、前記第１比較回路に前記第１参照信号と前記第１入力信号とが入力される期間内に前記第１トランジスタのドレイン電圧を前記第３比較回路に供給し、かつ、前記第２比較回路に前記第２参照信号と前記第２入力信号とが入力される期間内に前記第１トランジスタのドレインと前記第３比較回路との接続経路を遮断し、
　前記第４切替器は、前記第２比較回路に前記第２参照信号と前記第２入力信号とが入力される期間内に前記第２トランジスタのドレイン電圧を前記第３比較回路に供給し、かつ、前記第１比較回路に前記第１参照信号と前記第１入力信号とが入力される期間内に前記第２トランジスタのドレインと前記第３比較回路との接続経路を遮断する、（１０）に記載の撮像装置。
　（１２）前記第１比較回路は、
　前記第１キャパシタの一端に前記第１参照信号を供給するか否かを切り替える第５切替器と、
　前記第１キャパシタの一端に所定の電圧レベルの基準電圧を供給するか否かを切り替える第６切替器と、を有し、
　前記第２比較回路は、
　前記第２キャパシタの一端に前記第２参照信号を供給するか否かを切り替える第７切替器と、
　前記第２キャパシタの一端に前記基準電圧を供給するか否かを切り替える第８切替器と、を有し、
　前記第１比較回路が前記第１参照信号と前記第１入力信号との信号レベルの比較処理を行っている期間内は、前記第５切替器は前記第１キャパシタの一端に前記第１参照信号を供給し、かつ前記第６切替器は前記第１キャパシタの一端に前記基準電圧を供給せず、かつ前記第７切替器は前記第２キャパシタの一端に前記第２参照信号を供給せず、かつ前記第８切替器は前記第２キャパシタの一端に前記基準電圧を供給し、
　前記第２比較回路が前記第２参照信号と前記第２入力信号との信号レベルの比較処理を行っている期間内は、前記第５切替器は前記第１キャパシタの一端に前記第１参照信号を供給せず、かつ前記第６切替器は前記第１キャパシタの一端に前記基準電圧を供給し、かつ前記第７切替器は前記第２キャパシタの一端に前記第２参照信号を供給し、かつ前記第８切替器は前記第２キャパシタの一端に前記基準電圧を供給しない、（１０）又は（１１）に記載の撮像装置。
　（１３）前記第１比較回路は、前記第１キャパシタと前記第１トランジスタのゲートとの接続ノードと、基準電圧ノードとの間に接続される第３キャパシタを有し、
　前記第２比較回路は、前記第２キャパシタと前記第２トランジスタのゲートとの接続ノードと、前記基準電圧ノードとの間に接続される第４キャパシタを有し、
　前記第１キャパシタ、前記第２キャパシタ、前記第３キャパシタ、及び前記第４キャパシタは、キャパシタンスを可変可能である、（１０）乃至（１２）のいずれか一項に記載の撮像装置。
　（１４）前記第１比較回路は、前記第１参照信号をバッファリングして前記第１キャパシタの一端に供給する第１バッファを有し、
　前記第２比較回路は、前記第２参照信号をバッファリングして前記第２キャパシタの一端に供給する第２バッファを有する、（１０）乃至（１３）のいずれか一項に記載の撮像装置。
　（１５）前記第１参照信号及び前記第２参照信号をそれぞれ異なるタイミングで伝送する１本の参照信号線を備え、
　前記第１キャパシタの一端及び前記第２キャパシタの一端には、前記参照信号線が接続される、（１０）乃至（１４）のいずれか一項に記載の撮像装置。
　（１６）前記第１キャパシタの一端に前記第１参照信号を供給する第１参照信号線と、　前記第２キャパシタの一端に前記第２参照信号を供給する第２参照信号線と、を備える、（１０）乃至（１４）のいずれか一項に記載の撮像装置。
　（１７）前記第１ゲイン及び前記第２ゲインとはゲイン量が異なる第３ゲインに対応する第３参照信号と第３入力信号との比較結果に応じた第５信号を出力する第４比較回路をさらに備え、
　前記第３比較回路は、前記第１信号と前記第１入力信号との信号レベルの比較結果に応じた第３信号と、前記第２信号と前記第２入力信号との比較結果に応じた第４信号と、前記第５信号と前記第３入力信号との比較結果に応じた第６信号とを、それぞれ異なるタイミングで出力する、（１）乃至（１６）のいずれか一項に記載の撮像装置。
　（１８）第１方向及び第２方向に配置されており、それぞれが光電変換を行う画素回路を有する複数の画素と、
　前記第１方向に配置された２以上の前記画素で光電変換された信号に基づく入力信号をデジタル信号に変換するアナログ－デジタル変換器と、を備え、
　前記アナログ－デジタル変換器は、前記第１方向に配置された前記２以上の画素ごとに、前記第１比較回路、前記第２比較回路、及び前記第３比較回路を有する、（１）乃至（１７）のいずれか一項に記載の撮像装置。
　（１９）前記画素回路は、
　前記第１比較回路及び前記第２比較回路の比較処理に同期して、光電変換効率を切り替える変換効率切替回路を有し、
　前記変換効率切替回路は、前記第２比較回路が比較処理を行う期間内の光電変換効率を、前記第１比較回路が比較処理を行う期間内の光電変換効率よりも高くする、（１８）に記載の撮像装置。
　（２０）前記第１比較回路内の前記第１参照信号の初期電圧に応じた電荷を保持する第１キャパシタが配置される第１領域と、
　前記第１比較回路内の前記第１キャパシタ以外の回路素子が配置される第２領域と、
　前記第２比較回路内の前記第２参照信号の初期電圧に応じた電荷を保持する第２キャパシタが配置される第３領域と、
　前記第２比較回路内の前記第２キャパシタ以外の回路素子が配置される第４領域と、
　前記第３比較回路が配置される第５領域と、が前記第２方向の画素ごとに配置され、
　前記第１領域及び前記第２領域は前記第１方向に沿って隣接して配置され、
　前記第３領域及び前記第４領域は前記第１方向に沿って隣接して配置される、（１８）に記載の撮像装置。

　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１　撮像装置、１１　画素アレイ部、１２　行選択部、１３　アナログ－デジタル変換部、１４　ロジック回路部、１５　タイミング制御部、１６　参照信号生成回路、２０　画素（画素回路）、２１　フォトダイオード、２２　転送トランジスタ、２３　リセットトランジスタ、２４　増幅トランジスタ、２５　選択トランジスタ、２６　変換効率切替トランジスタ、２７　電荷蓄積部、３１　画素制御線、３１ｍ　画素制御線、３２　信号線（ＶＳＬ）、３２ｎ　信号線（ＶＳＬ）、３３　アナログ－デジタル変換器、３４　比較器、３５　カウンタ、４０　比較器、４１　半導体基板、４２　パッド、４３　半導体チップ、４４　半導体チップ、４５　接合部、４６　接合部、５０　バッファ、５１　第１比較回路、５２　第２比較回路、５３　第３比較回路、５４　第１電流源、５５　第２電流源、５６　第４比較回路、３１１　画素制御線、３２１　信号線（ＶＳＬ）

Claims

　第１ゲインに対応する第１参照信号と第１入力信号との信号レベルの比較結果に応じた第１信号を出力する第１比較回路と、
　前記第１ゲインとはゲイン量が異なる第２ゲインに対応する第２参照信号と第２入力信号との比較結果に応じた第２信号を出力する第２比較回路と、
　前記第１信号と前記第１入力信号との信号レベルの比較結果に応じた第３信号と、前記第２信号と前記第２入力信号との比較結果に応じた第４信号とを、互いに異なるタイミングで出力する第３比較回路と、を備える、撮像装置。
　前記第１参照信号は、時間の経過に応じて第１傾斜で信号レベルが変化する信号期間を含み、
　前記第２参照信号は、時間の経過に応じて前記第１傾斜とは異なる第２傾斜で信号レベルが変化する信号期間を含み、
　前記第１比較回路は、前記第１参照信号と前記第１入力信号との信号レベルが一致すると、前記第１信号の信号レベルを遷移させ、
　前記第２比較回路は、前記第２参照信号と前記第２入力信号との信号レベルが一致すると、前記第２信号の信号レベルを遷移させる、請求項１に記載の撮像装置。
　前記第１参照信号は、リセットレベルに対応する前記第１傾斜で信号レベルが変化する第１信号期間と、信号レベルに対応する前記第１傾斜で信号レベルが変化する第２信号期間とを有し、
　前記第２参照信号は、リセットレベルに対応する前記第２傾斜で信号レベルが変化する第３信号期間と、信号レベルに対応する前記第２傾斜で信号レベルが変化する第４信号期間とを有する、請求項２に記載の撮像装置。
　前記第２ゲインは、前記第１ゲインよりもゲイン量が大きく、
　前記第１参照信号は、前記第２参照信号よりも、単位時間当たりの信号変化量が大きい、請求項２に記載の撮像装置。
　前記第１比較回路は、リセットレベルに対応する前記第１参照信号と前記第１入力信号との比較結果に応じた前記第１信号と、信号レベルに対応する前記第１参照信号と前記第１入力信号との比較結果に応じた前記第１信号とを、それぞれ異なるタイミングで出力し、
　前記第２比較回路は、リセットレベルに対応する前記第２参照信号と前記第２入力信号との比較結果に応じた前記第２信号と、信号レベルに対応する前記第２参照信号と前記第２入力信号との比較結果に応じた前記第２信号とを、それぞれ異なるタイミングで出力する、請求項３に記載の撮像装置。
　前記第１参照信号及び前記第２参照信号を生成する参照信号生成回路を備え、
　前記第１比較回路から出力される前記第１信号と、前記第２比較回路から出力される前記第２信号とは、共通の信号線を介して前記第３比較回路に入力される、請求項１に記載の撮像装置。
　前記参照信号生成回路は、リセットレベル用の前記第１参照信号、リセットレベル用の前記第２参照信号、信号レベル用の前記第２参照信号、及び信号レベル用の前記第１参照信号の順に出力する、請求項６に記載の撮像装置。
　前記参照信号生成回路は、リセットレベル用の前記第２参照信号、リセットレベル用の前記第１参照信号、信号レベル用の前記第１参照信号、及び信号レベル用の前記第２参照信号の順に出力する、請求項６に記載の撮像装置。
　前記第１比較回路は、前記参照信号生成回路が前記第１参照信号を出力する期間内に前記第１入力信号との比較処理を行って前記第１信号を出力し、かつ、前記参照信号生成回路が前記第２参照信号を出力する期間内には前記第１信号の出力を停止し、
　前記第２比較回路は、前記参照信号生成回路が前記第２参照信号を出力する期間内に前記第２入力信号との比較処理を行って前記第２信号を出力し、かつ、前記参照信号生成回路が前記第１参照信号を出力する期間内には前記第２信号の出力を停止する、請求項６に記載の撮像装置。
　前記第１比較回路は、
　前記第１入力信号が供給されるソースと、前記第１参照信号に応じた電圧が供給されるゲートとを有する第１トランジスタと、
　前記第１トランジスタのゲートに接続され、前記第１参照信号の初期電圧に応じた電荷を保持する第１キャパシタと、
　前記第１トランジスタのゲート及びドレイン間を短絡するか否かを切り替える第１切替器と、
　前記第１トランジスタのドレイン電圧を前記第３比較回路に供給するか否かを切り替える第２切替器と、を有し、
　前記第２比較回路は、
　前記第２入力信号が供給されるソースと、前記第２参照信号に応じた電圧が供給されるゲートとを有する第２トランジスタと、
　前記第２トランジスタのゲートに接続され、前記第２参照信号の初期電圧に応じた電荷を保持する第２キャパシタと、
　前記第２トランジスタのゲート及びドレイン間を短絡するか否かを切り替える第３切替器と、
　前記第２トランジスタのドレイン電圧を前記第３比較回路に供給するか否かを切り替える第４切替器と、を有する、請求項１に記載の撮像装置。
　前記第２切替器は、前記第１比較回路に前記第１参照信号と前記第１入力信号とが入力される期間内に前記第１トランジスタのドレイン電圧を前記第３比較回路に供給し、かつ、前記第２比較回路に前記第２参照信号と前記第２入力信号とが入力される期間内に前記第１トランジスタのドレインと前記第３比較回路との接続経路を遮断し、
　前記第４切替器は、前記第２比較回路に前記第２参照信号と前記第２入力信号とが入力される期間内に前記第２トランジスタのドレイン電圧を前記第３比較回路に供給し、かつ、前記第１比較回路に前記第１参照信号と前記第１入力信号とが入力される期間内に前記第２トランジスタのドレインと前記第３比較回路との接続経路を遮断する、請求項１０に記載の撮像装置。
　前記第１比較回路は、
　前記第１キャパシタの一端に前記第１参照信号を供給するか否かを切り替える第５切替器と、
　前記第１キャパシタの一端に所定の電圧レベルの基準電圧を供給するか否かを切り替える第６切替器と、を有し、
　前記第２比較回路は、
　前記第２キャパシタの一端に前記第２参照信号を供給するか否かを切り替える第７切替器と、
　前記第２キャパシタの一端に前記基準電圧を供給するか否かを切り替える第８切替器と、を有し、
　前記第１比較回路が前記第１参照信号と前記第１入力信号との信号レベルの比較処理を行っている期間内は、前記第５切替器は前記第１キャパシタの一端に前記第１参照信号を供給し、かつ前記第６切替器は前記第１キャパシタの一端に前記基準電圧を供給せず、かつ前記第７切替器は前記第２キャパシタの一端に前記第２参照信号を供給せず、かつ前記第８切替器は前記第２キャパシタの一端に前記基準電圧を供給し、
　前記第２比較回路が前記第２参照信号と前記第２入力信号との信号レベルの比較処理を行っている期間内は、前記第５切替器は前記第１キャパシタの一端に前記第１参照信号を供給せず、かつ前記第６切替器は前記第１キャパシタの一端に前記基準電圧を供給し、かつ前記第７切替器は前記第２キャパシタの一端に前記第２参照信号を供給し、かつ前記第８切替器は前記第２キャパシタの一端に前記基準電圧を供給しない、請求項１０に記載の撮像装置。
　前記第１比較回路は、前記第１キャパシタと前記第１トランジスタのゲートとの接続ノードと、基準電圧ノードとの間に接続される第３キャパシタを有し、
　前記第２比較回路は、前記第２キャパシタと前記第２トランジスタのゲートとの接続ノードと、前記基準電圧ノードとの間に接続される第４キャパシタを有し、
　前記第１キャパシタ、前記第２キャパシタ、前記第３キャパシタ、及び前記第４キャパシタは、キャパシタンスを可変可能である、請求項１０に記載の撮像装置。
　前記第１比較回路は、前記第１参照信号をバッファリングして前記第１キャパシタの一端に供給する第１バッファを有し、
　前記第２比較回路は、前記第２参照信号をバッファリングして前記第２キャパシタの一端に供給する第２バッファを有する、請求項１０に記載の撮像装置。
　前記第１参照信号及び前記第２参照信号をそれぞれ異なるタイミングで伝送する１本の参照信号線を備え、
　前記第１キャパシタの一端及び前記第２キャパシタの一端には、前記参照信号線が接続される、請求項１０に記載の撮像装置。
　前記第１キャパシタの一端に前記第１参照信号を供給する第１参照信号線と、
　前記第２キャパシタの一端に前記第２参照信号を供給する第２参照信号線と、を備える、請求項１０に記載の撮像装置。
　前記第１ゲイン及び前記第２ゲインとはゲイン量が異なる第３ゲインに対応する第３参照信号と第３入力信号との比較結果に応じた第５信号を出力する第４比較回路をさらに備え、
　前記第３比較回路は、前記第１信号と前記第１入力信号との信号レベルの比較結果に応じた第３信号と、前記第２信号と前記第２入力信号との比較結果に応じた第４信号と、前記第５信号と前記第３入力信号との比較結果に応じた第６信号とを、それぞれ異なるタイミングで出力する、請求項１に記載の撮像装置。
　第１方向及び第２方向に配置されており、それぞれが光電変換を行う画素回路を有する複数の画素と、
　前記第１方向に配置された２以上の前記画素で光電変換された信号に基づく入力信号をデジタル信号に変換するアナログ－デジタル変換器と、を備え、
　前記アナログ－デジタル変換器は、前記第１方向に配置された前記２以上の画素ごとに、前記第１比較回路、前記第２比較回路、及び前記第３比較回路を有する、請求項１に記載の撮像装置。
　前記画素回路は、
　前記第１比較回路及び前記第２比較回路の比較処理に同期して、光電変換効率を切り替える変換効率切替回路を有し、
　前記変換効率切替回路は、前記第２比較回路が比較処理を行う期間内の光電変換効率を、前記第１比較回路が比較処理を行う期間内の光電変換効率よりも高くする、請求項１８に記載の撮像装置。
　前記第１比較回路内の前記第１参照信号の初期電圧に応じた電荷を保持する第１キャパシタが配置される第１領域と、
　前記第１比較回路内の前記第１キャパシタ以外の回路素子が配置される第２領域と、
　前記第２比較回路内の前記第２参照信号の初期電圧に応じた電荷を保持する第２キャパシタが配置される第３領域と、
　前記第２比較回路内の前記第２キャパシタ以外の回路素子が配置される第４領域と、
　前記第３比較回路が配置される第５領域と、が前記第２方向の画素ごとに配置され、
　前記第１領域及び前記第２領域は前記第１方向に沿って隣接して配置され、
　前記第３領域及び前記第４領域は前記第１方向に沿って隣接して配置される、請求項１８に記載の撮像装置。