WO2023149417A1 - 撮像装置 - Google Patents

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WO2023149417A1
WO2023149417A1 PCT/JP2023/003013 JP2023003013W WO2023149417A1 WO 2023149417 A1 WO2023149417 A1 WO 2023149417A1 JP 2023003013 W JP2023003013 W JP 2023003013W WO 2023149417 A1 WO2023149417 A1 WO 2023149417A1
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WO
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signal
reference signal
comparison circuit
comparison
circuit
Prior art date
Application number
PCT/JP2023/003013
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English (en)
French (fr)
Inventor
崇 馬上
拓朗 古坂
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present disclosure relates to imaging devices.
  • AD conversion is performed using a single-slope ADC (Analog to Digital Converter) with a simple configuration.
  • ADC Analog to Digital Converter
  • This type of ADC counts the time until a photoelectrically converted pixel signal crosses a sawtooth-shaped ramp wave signal with a counter, and generates a digital signal based on the count value (see Patent Document 1).
  • Recent cameras, smartphones, etc. may be equipped with HDR (High-Dynamic Range) functions to increase the dynamic range of captured images.
  • HDR is a technique for synthesizing images obtained by taking multiple shots while changing sensitivity and gain, and is capable of suppressing blown-out highlights in a captured image while also eliminating blocked-up shadows.
  • HDR in order to prevent blurring when synthesizing images, it is desirable to read out the signal obtained by one exposure by changing the sensitivity and gain, instead of performing exposure for each image to be synthesized.
  • the present disclosure provides an imaging device capable of realizing a single-exposure HDR function with a simple circuit configuration without increasing noise.
  • a first comparison circuit that outputs a first signal according to a comparison result of signal levels of a first reference signal corresponding to a first gain and a first input signal and, a second comparison circuit that outputs a second signal according to a comparison result between a second reference signal corresponding to a second gain different in amount from the first gain and a second input signal;
  • a third signal corresponding to a comparison result of signal levels of the first signal and the first input signal and a fourth signal corresponding to a comparison result of the second signal and the second input signal are different from each other.
  • a third comparison circuit that outputs in timing.
  • the first reference signal includes a signal period in which the signal level changes with a first slope over time
  • the second reference signal includes a signal period in which the signal level changes over time with a second slope different from the first slope
  • the first comparison circuit causes a signal level transition of the first signal when the signal levels of the first reference signal and the first input signal match
  • the second comparison circuit may change the signal level of the second signal when the signal levels of the second reference signal and the second input signal match.
  • the first reference signal has a first signal period during which the signal level changes with the first slope corresponding to the reset level, and a second signal period during which the signal level changes with the first slope corresponding to the signal level. death,
  • the second reference signal has a third signal period during which the signal level changes with the second slope corresponding to the reset level, and a fourth signal period during which the signal level changes with the second slope corresponding to the signal level.
  • the second gain has a gain amount larger than that of the first gain
  • the first reference signal may have a larger signal change amount per unit time than the second reference signal.
  • the first comparison circuit outputs the first signal corresponding to the comparison result between the first reference signal corresponding to reset level and the first input signal, and the first reference signal corresponding to signal level and the first input signal. outputting the first signal corresponding to the result of comparison with the input signal at different timings;
  • the second comparator circuit outputs the second signal corresponding to the comparison result between the second reference signal corresponding to the reset level and the second input signal, and the second reference signal corresponding to the signal level and the second input signal.
  • the second signal corresponding to the result of comparison with the input signal may be output at different timings.
  • a reference signal generation circuit that generates the first reference signal and the second reference signal, The first signal output from the first comparison circuit and the second signal output from the second comparison circuit may be input to the third comparison circuit via a common signal line.
  • the reference signal generating circuit sequentially outputs the first reference signal for reset level, the second reference signal for reset level, the second reference signal for signal level, and the first reference signal for signal level.
  • the reference signal generating circuit sequentially outputs the second reference signal for reset level, the first reference signal for reset level, the first reference signal for signal level, and the second reference signal for signal level.
  • the first comparison circuit performs comparison processing with the first input signal to output the first signal within a period in which the reference signal generation circuit outputs the first reference signal, and generates the reference signal. stop outputting the first signal within a period in which the circuit outputs the second reference signal;
  • the second comparison circuit performs comparison processing with the second input signal to output the second signal within a period in which the reference signal generation circuit outputs the second reference signal, and generates the reference signal. The output of the second signal may be stopped while the circuit outputs the first reference signal.
  • the first comparator circuit a first transistor having a source supplied with the first input signal and a gate supplied with a voltage according to the first reference signal; a first capacitor connected to the gate of the first transistor and holding a charge according to the initial voltage of the first reference signal; a first switch for switching whether to short-circuit the gate and drain of the first transistor; a second switch that switches whether to supply the drain voltage of the first transistor to the third comparison circuit;
  • the second comparator circuit a second transistor having a source supplied with the second input signal and a gate supplied with a voltage according to the second reference signal; a second capacitor connected to the gate of the second transistor and holding a charge corresponding to the initial voltage of the second reference signal; a third switch for switching whether to short-circuit the gate and drain of the second transistor; and a fourth switch for switching whether to supply the drain voltage of the second transistor to the third comparison circuit.
  • the second switch supplies the drain voltage of the first transistor to the third comparison circuit within a period in which the first reference signal and the first input signal are input to the first comparison circuit, and cutting off a connection path between the drain of the first transistor and the third comparison circuit within a period in which the second reference signal and the second input signal are input to the second comparison circuit;
  • the fourth switch supplies the drain voltage of the second transistor to the third comparison circuit within a period in which the second reference signal and the second input signal are input to the second comparison circuit, and A connection path between the drain of the second transistor and the third comparison circuit may be cut off during a period in which the first reference signal and the first input signal are input to the first comparison circuit.
  • the first comparator circuit a fifth switch that switches whether to supply the first reference signal to one end of the first capacitor; a sixth switch for switching whether to supply a reference voltage of a predetermined voltage level to one end of the first capacitor;
  • the second comparator circuit a seventh switch that switches whether to supply the second reference signal to one end of the second capacitor; an eighth switch that switches whether to supply the reference voltage to one end of the second capacitor; During the period in which the first comparison circuit compares the signal levels of the first reference signal and the first input signal, the fifth switch outputs the first reference signal to one end of the first capacitor.
  • the sixth switch does not supply the reference voltage to one end of the first capacitor, and the seventh switch does not supply the second reference signal to one end of the second capacitor, and the eighth switch supplies the reference voltage to one end of the second capacitor,
  • the fifth switch outputs the first reference signal to one end of the first capacitor.
  • the sixth switch supplies the reference voltage to one end of the first capacitor, and the seventh switch supplies the second reference signal to one end of the second capacitor, and
  • the eighth switch may not supply the reference voltage to one end of the second capacitor.
  • the first comparison circuit has a third capacitor connected between a connection node between the first capacitor and the gate of the first transistor and a reference voltage node
  • the second comparison circuit has a fourth capacitor connected between a connection node between the second capacitor and the gate of the second transistor and the reference voltage node
  • the first capacitor, the second capacitor, the third capacitor, and the fourth capacitor may be variable in capacitance.
  • the first comparison circuit has a first buffer that buffers the first reference signal and supplies the first reference signal to one end of the first capacitor
  • the second comparison circuit may have a second buffer that buffers the second reference signal and supplies it to one end of the second capacitor.
  • the reference signal line may be connected to one end of the first capacitor and one end of the second capacitor.
  • first reference signal line that supplies the first reference signal to one end of the first capacitor
  • second reference signal line that supplies the second reference signal to one end of the second capacitor
  • a fourth comparison circuit is further provided for outputting a fifth signal according to a comparison result between a third input signal and a third reference signal corresponding to a third gain having a gain amount different from the first gain and the second gain.
  • the third comparison circuit provides a third signal corresponding to a comparison result of signal levels of the first signal and the first input signal, and a third signal corresponding to a comparison result of the second signal and the second input signal.
  • the fourth signal and the sixth signal corresponding to the comparison result between the fifth signal and the third input signal may be output at different timings.
  • the analog-digital converter may have the first comparison circuit, the second comparison circuit, and the third comparison circuit for each of the two or more pixels arranged in the first direction.
  • the pixel circuit is a conversion efficiency switching circuit that switches photoelectric conversion efficiency in synchronization with the comparison processing of the first comparison circuit and the second comparison circuit;
  • the conversion efficiency switching circuit may make the photoelectric conversion efficiency during the period in which the second comparison circuit performs the comparison process higher than the photoelectric conversion efficiency in the period in which the first comparison circuit performs the comparison process.
  • FIG. 2 is a block diagram schematically showing the outline of the system configuration of the CMOS image sensor;
  • FIG. 2 is a circuit diagram showing an example of the circuit configuration of a pixel;
  • FIG. 2 is a perspective view schematically showing a parallel-type chip structure of a CMOS image sensor;
  • 1 is an exploded perspective view schematically showing a laminated semiconductor chip structure of a CMOS image sensor;
  • FIG. 4 is a diagram showing an example of the configuration of an analog-digital converter;
  • FIG. 4 is a diagram showing a circuit configuration example of a comparator according to a reference example;
  • FIG. 4 is a timing chart for explaining an example of circuit operation of a comparator according to a reference example;
  • FIG. 4 is a characteristic diagram showing an example of characteristics of a P-channel MOS transistor used as an input transistor in a comparator according to a reference example;
  • FIG. 4 is a circuit diagram of a comparator according to a reference example in which buffers are arranged; 4 is a circuit diagram of a comparator in the imaging device according to the first embodiment;
  • FIG. FIG. 10 is a timing diagram of the comparator of FIG. 9;
  • FIG. 4 is a circuit diagram of pixels and comparators in an imaging device according to a second embodiment;
  • FIG. 12 is a timing diagram of the comparator of FIG. 11;
  • FIG. 11 is a circuit diagram of a comparator in an imaging device according to the third embodiment;
  • FIG. 14 is a timing diagram of the comparator of FIG. 13;
  • FIG. 11 is a circuit diagram of a comparator in an imaging device according to the fourth embodiment;
  • FIG. 16 is a timing diagram of the comparator of FIG. 15;
  • FIG. 12 is a circuit diagram of a comparator in the imaging device according to the fifth embodiment;
  • FIG. 18 is a diagram showing an example in which the comparators in FIG. 17 are arranged for each column;
  • FIG. 18 is a circuit diagram of a comparator according to the first modification of FIG. 17;
  • FIG. 20 is a diagram showing an example in which the comparators in FIG. 19 are arranged for each column;
  • FIG. 21 is a modified example of FIG. 20, showing an example in which a buffer is also connected to the reference signal line;
  • FIG. 18 is a circuit diagram of a comparator according to a second modification of FIG. 17;
  • FIG. 11 is a circuit diagram of a comparator in an imaging device according to the sixth embodiment;
  • FIG. 11 is a circuit diagram of a comparator in an imaging device according to the seventh embodiment;
  • FIG. 25 is a timing diagram for the comparator of FIG. 24;
  • FIG. 25 is a circuit diagram of a comparator according to a modified example of FIG. 24;
  • FIG. 27 is a diagram showing an example in which the comparators of FIG. 24 or FIG. 26 are arranged for each column;
  • FIG. 12 is a schematic layout diagram of a comparator according to the eighth embodiment;
  • FIG. 4 is a schematic layout diagram of a comparator according to a comparative example;
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system;
  • FIG. 2 is an explanatory diagram showing an example of installation positions of an information detection unit outside the vehicle and an imaging unit;
  • an imaging device will be described below with reference to the drawings. Although the main components of the imaging device will be mainly described below, the imaging device may have components and functions that are not illustrated or described. The following description does not exclude components or features not shown or described.
  • CMOS Complementary Metal Oxide Semiconductor
  • a CMOS image sensor is an image sensor fabricated by applying or partially using a CMOS process.
  • FIG. 1 is a block diagram schematically showing an outline of a system configuration of a CMOS image sensor, which is an example of an imaging device 1 to which technology according to the present disclosure is applied.
  • the CMOS image sensor 1 has a configuration including a pixel array section 11 and a peripheral circuit section of the pixel array section 11 .
  • the pixel array section 11 has a configuration in which pixels (pixel circuits) 20 including light receiving elements are two-dimensionally arranged in the row direction X and the column direction Y, that is, in a matrix.
  • the row direction X refers to the arrangement direction of each pixel row extending in the column direction Y.
  • the pixels 20 perform photoelectric conversion to generate and store photocharges corresponding to the amount of received light.
  • the peripheral circuit section of the pixel array section 11 includes, for example, a row selection section 12, an analog-digital conversion section 13, a logic circuit section 14 as a signal processing section, a timing control section 15, and the like.
  • a plurality of pixel control lines 31 (31 1 to 31 m ) are arranged in the row direction X for each pixel row with respect to the matrix-like pixel arrangement.
  • Signal lines 32 (32 1 to 32 n ) are arranged in the column direction Y for each pixel column.
  • the pixel control lines 31 transmit drive signals for driving corresponding pixel rows.
  • One end of the pixel control line 31 is connected to an output terminal corresponding to each row of the row selection section 12 .
  • the row selection unit 12 is composed of a shift register, an address decoder, and the like, and controls pixel row scanning and pixel row addressing when selecting each pixel 20 of the pixel array unit 11 .
  • the specific configuration of the row selection unit 12 is omitted from the drawing, it generally has two scanning systems, a readout scanning system and a discharge scanning system.
  • the readout scanning system In order to read out pixel signals from the pixels 20, the readout scanning system sequentially selectively scans the pixels 20 of the pixel array section 11 row by row. A pixel signal read out from the pixel 20 is an analog signal.
  • the sweep-scanning system performs sweep-scanning ahead of the read-out scanning by the shutter speed for the read-out rows to be read-scanned by the read-out scanning system.
  • a so-called electronic shutter operation is performed by sweeping out (resetting) unnecessary charges by this sweeping scanning system.
  • the electronic shutter operation refers to an operation of discarding the photocharges of the photoelectric conversion element and newly starting exposure (starting accumulation of photocharges).
  • the analog-to-digital converter 13 is composed of a set of a plurality of analog-to-digital converters (ADC) provided corresponding to the pixel columns of the pixel array section 11 (for example, for each pixel column).
  • the analog-to-digital converter 13 is a column-parallel type analog-to-digital converter that converts analog pixel signals output through the signal lines 32 1 to 32 n for each pixel column into digital signals.
  • analog-to-digital converter in the analog-to-digital converter 13 for example, a single slope type analog-to-digital converter, which is an example of a reference signal comparison type analog-to-digital converter, can be used.
  • the logic circuit section 14 which is a signal processing section, reads pixel signals digitized by the analog-digital conversion section 13 and performs predetermined signal processing. Specifically, the logic circuit unit 14 performs predetermined signal processing such as vertical line defect correction, point defect correction, signal clamping, parallel-serial conversion, compression, encoding, addition, averaging, and so on. , and digital signal processing such as intermittent operation. The logic circuit unit 14 outputs the generated image data to a subsequent device as the output signal OUT of the CMOS image sensor 1 .
  • predetermined signal processing such as vertical line defect correction, point defect correction, signal clamping, parallel-serial conversion, compression, encoding, addition, averaging, and so on.
  • digital signal processing such as intermittent operation.
  • the logic circuit unit 14 outputs the generated image data to a subsequent device as the output signal OUT of the CMOS image sensor 1 .
  • the timing control unit 15 generates various timing signals, clock signals, control signals, etc., based on the synchronization signal provided from the outside. Based on these generated signals, the timing control unit 15 controls driving of the row selection unit 12, the analog-digital conversion unit 13, the logic circuit unit 14, and the like.
  • FIG. 2 is a circuit diagram showing an example of the circuit configuration of the pixel 20.
  • the pixel 20 has, for example, a photodiode 21 as a photoelectric conversion element.
  • the pixel 20 includes a transfer transistor 22 , a reset transistor 23 , an amplification transistor 24 and a selection transistor 25 in addition to the photodiode 21 .
  • the four transistors of the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25, for example, N-channel MOS field effect transistors are used.
  • the combination of the conductivity types of the four transistors 22 to 25 illustrated here is merely an example, and the combination is not limited to these combinations.
  • a plurality of pixel control lines are commonly wired to the pixels 20 in the same pixel row as the pixel control lines 31 (31 1 to 31 m ) described above.
  • the plurality of pixel control lines are connected to the output terminals corresponding to the respective pixel rows of the row selection section 12 in units of pixel rows.
  • the row selection unit 12 appropriately outputs a transfer signal TRG, a reset signal RST, and a selection signal SEL to a plurality of pixel control lines.
  • the photodiode 21 has an anode electrode connected to a low-potential power source (for example, ground), photoelectrically converts the received light into photocharges (here, photoelectrons) corresponding to the amount of light, and converts the light into photoelectrons. Accumulate electric charge.
  • a cathode electrode of the photodiode 21 is electrically connected to a gate electrode of the amplification transistor 24 via the transfer transistor 22 .
  • the region where the gate electrode of the amplification transistor 24 is electrically connected is a floating diffusion (floating diffusion region/impurity diffusion region) FD.
  • the floating diffusion FD is a charge-voltage converter that converts charge into voltage.
  • a gate electrode of the transfer transistor 22 is supplied with a transfer signal TRG from the row selection section 12 whose high level (for example, VDD level) is active.
  • a transfer signal TRG from the row selection section 12 whose high level (for example, VDD level) is active.
  • the transfer transistor 22 becomes conductive in response to the transfer signal TRG, the photocharges photoelectrically converted by the photodiode 21 and accumulated in the photodiode 21 are transferred to the floating diffusion FD.
  • the reset transistor 23 is connected between the node of the high potential side power supply voltage V DD and the floating diffusion FD.
  • a gate electrode of the reset transistor 23 is supplied with a reset signal RST from the row selection section 12 whose high level is active.
  • the reset transistor 23 becomes conductive in response to the reset signal RST, and resets the floating diffusion FD by dumping the charge of the floating diffusion FD to the voltage VDD node.
  • the amplification transistor 24 has a gate electrode connected to the floating diffusion FD and a drain electrode connected to the node of the high-potential power supply voltage VDD .
  • the amplification transistor 24 serves as an input part of a source follower that reads out a signal obtained by photoelectric conversion in the photodiode 21 . That is, the amplification transistor 24 has a source electrode connected to the signal line 32 via the selection transistor 25 .
  • the selection transistor 25 has a drain electrode connected to the source electrode of the amplification transistor 24 and a source electrode connected to the signal line 32 .
  • the gate electrode of the selection transistor 25 is supplied with a selection signal SEL from the row selection section 12 whose high level is active.
  • the selection transistor 25 becomes conductive in response to the selection signal SEL, thereby transmitting the signal output from the amplification transistor 24 to the signal line 32 with the pixel 20 in the selected state.
  • the pixel 20 is composed of the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25, that is, a 4Tr configuration composed of four transistors (Tr). , but not limited to these.
  • a 3Tr configuration in which the selection transistor 25 is omitted and the amplification transistor 24 has the function of the selection transistor 25 can be used, or a configuration of 5Tr or more with an increased number of transistors can be used as necessary. .
  • semiconductor chip structure As the semiconductor chip structure of the CMOS image sensor 1 having the above configuration, a parallel semiconductor chip structure and a stacked semiconductor chip structure can be exemplified.
  • the pixel structure when the substrate surface on which the wiring layer is formed is defined as the front surface (front surface), it is also possible to adopt a back-illuminated pixel structure in which light emitted from the back surface on the opposite side is taken in. Alternatively, a surface-illuminated pixel structure that captures light emitted from the surface side may be employed.
  • FIG. 3A is a perspective view schematically showing a parallel-type chip structure of the CMOS image sensor 1.
  • each component of the peripheral circuit section of the pixel array section 11 is formed on the same semiconductor substrate 41 as the pixel array section 11 in which the pixels 20 are arranged in a matrix. It has a formed structure.
  • the row selection section 12, the analog-digital conversion section 13, the logic circuit section 14, the timing control section 15, and the like are formed.
  • Pads 42 for external connection and power supply are provided, for example, at both left and right ends of the semiconductor substrate 41 of the first layer.
  • FIG. 3B is an exploded perspective view schematically showing the laminated semiconductor chip structure of the CMOS image sensor 1.
  • a laminated semiconductor chip structure As shown in FIG. 3B, a laminated semiconductor chip structure, a so-called laminated structure, has a structure in which at least two semiconductor chips, a first-layer semiconductor chip 43 and a second-layer semiconductor chip 44, are stacked. .
  • the first semiconductor chip 43 has a pixel array section 11 in which pixels 20 each including a photoelectric conversion element (for example, a photodiode 21) are arranged two-dimensionally in a matrix.
  • Pads 42 for external connection and power supply are provided at, for example, both left and right ends of the semiconductor chip 43 of the first layer.
  • the second-layer semiconductor chip 44 is a circuit chip in which the peripheral circuit portion of the pixel array portion 11, that is, the row selection portion 12, the analog-digital conversion portion 13, the logic circuit portion 14, the timing control portion 15, and the like are formed. is. Note that the arrangement of the row selection unit 12, the analog-digital conversion unit 13, the logic circuit unit 14, and the timing control unit 15 is an example, and is not limited to this arrangement example.
  • the pixel array portion 11 on the semiconductor chip 43 of the first layer and the peripheral circuit portion on the semiconductor chip 44 of the second layer are metal-metal bonding including Cu-Cu bonding, Through Silicon Via (TSV). ), and are electrically connected via bonding portions 45 and 46 composed of microbumps or the like.
  • TSV Through Silicon Via
  • a process suitable for manufacturing the pixel array section 11 can be applied to the semiconductor chip 43 of the first layer, and a process suitable for manufacturing the circuit section can be applied to the semiconductor chip 44 of the second layer. process can be applied.
  • the process can be optimized in manufacturing the CMOS image sensor 1 .
  • the process can be optimized in manufacturing the CMOS image sensor 1 .
  • the analog-digital converter 13 is composed of a set of a plurality of single-slope analog-digital converters provided corresponding to each pixel column of the pixel array section 11 .
  • the n-th column single-slope analog-digital converter 33 will be described as an example.
  • the analog-digital converter 33 has a circuit configuration having a comparator 34 and a counter 35 .
  • a reference signal generated by the reference signal generating circuit 16 is used in the single slope analog-digital converter 33 .
  • the reference signal generation circuit 16 is composed of, for example, a digital-analog converter (DAC), and generates a reference signal V RAMP having a ramp waveform (so-called ramp wave) whose level (voltage) monotonously decreases with the passage of time. and applied as a reference signal to the comparator 34 provided for each pixel column.
  • DAC digital-analog converter
  • the comparator 34 uses the analog pixel signal V VSL read out from the pixel 20 as a comparison input and the ramp wave reference signal V RAMP generated by the reference signal generation circuit 16 as a reference input, and compares both signals.
  • the output of the comparator 34 is in the first state (for example, high level) when the reference signal V RAMP is greater than the pixel signal V VSL , and when the reference signal V RAMP is less than or equal to the pixel signal V VSL . , the output goes to the second state (eg, low level).
  • the comparator 34 outputs a pulse signal having a pulse width corresponding to the signal level of the pixel signal V VSL , specifically, the magnitude of the signal level, as a comparison result.
  • the counter 35 is supplied with the clock signal CLK from the timing control unit 15 at the same timing as the supply start timing of the reference signal V RAMP to the comparator 34 .
  • the counter 35 performs a count operation in synchronization with the clock signal CLK to measure the pulse width period of the output pulse of the comparator 34, that is, the period from the start of the comparison operation to the end of the comparison operation.
  • the count result (count value) of the counter 35 is supplied to the logic circuit section 14 as a digital value obtained by digitizing the analog pixel signal VVSL .
  • the reference signal VRAMP of the ramp wave generated by the reference signal generation circuit 16 and the signal line 32 from the pixel 20 A digital value can be obtained from the time information until the magnitude relationship with the analog pixel signal V VSL read out through V VSL changes.
  • analog-to-digital converter 13 a configuration in which the analog-to-digital converters 33 are arranged in a one-to-one correspondence with respect to the pixel columns of the pixel array unit 11 is illustrated. A configuration in which the analog-to-digital converter 33 is arranged for each pixel column is also possible.
  • a P-channel MOS (Metal-Oxide-Semiconductor) transistor having a source electrode to which an analog pixel signal is input and a gate electrode to which a predetermined reference signal is input is provided.
  • MOS Metal-Oxide-Semiconductor
  • the drain voltage of the P-channel MOS transistor fluctuates according to the level of the pixel signal.
  • the timing at which the comparison result of the detector is inverted may deviate from the ideal timing at which the pixel signal and the reference signal match. Due to this inversion timing error, a digital signal resulting from analog-to-digital conversion of a pixel signal has an error and non-linearity, and the image quality of the image data is degraded.
  • FIG. 5 shows a circuit configuration example of a comparator according to the reference example.
  • the circuit configuration for one pixel column is illustrated.
  • the comparator 34 includes a capacitive element C11 , an auto-zero switch SWAZ , an input transistor PT11 , an input-side load current source I11 , a capacitive element C12 , and an input-side clamp transistor PT13. , an input clamp transistor NT 11 , an output transistor PT 12 , an output load current source I 12 , and an output clamp transistor NT 12 .
  • the input transistor PT11 consists of a P-channel MOS transistor and is connected between the signal line 32 and the input side load current source I11 . Specifically, the source electrode of the input transistor PT11 is connected to the signal line 32, and the drain electrode is connected to one end of the input side load current source I11 . As a result, the analog pixel signal V VSL is input to the source electrode of the input transistor PT 11 through the signal line 32 .
  • the backgate and source electrodes of the input transistor PT11 may be shorted to suppress the backgate effect.
  • the other end of the input-side load current source I 11 is connected to a low-potential power supply, eg, ground GND.
  • the input side load current source I 11 supplies a constant current to the series connection circuit of the input transistor PT 11 and the signal line 32 .
  • the capacitive element C11 is connected between the input terminal T11 for the ramp-wave reference signal V RAMP and the gate electrode of the input transistor PT11 , serves as an input capacitance for the reference signal V RAMP , and absorbs the offset.
  • the analog pixel signal V VSL is input to the source electrode of the input transistor PT 11 through the signal line 32, and the ramp wave reference signal V RAMP is input to the gate electrode through the capacitive element C 11 .
  • the input transistor PT 11 has the difference between the ramp wave reference signal V RAMP input to the gate electrode and the analog pixel signal V VSL input to the source electrode, that is, the gate-source voltage V of the input transistor PT 11 .
  • gs is amplified and output from the drain electrode as a drain voltage Vd .
  • the auto-zero switch SW AZ is connected between the gate electrode and the drain electrode of the input transistor PT11 , and is turned on (closed) by the drive signal AZ input from the timing control section 15 shown in FIG. 1 via the input terminal T12 . /OFF (open) control is performed.
  • the auto-zero switch SW AZ When the auto-zero switch SW AZ is turned on, it performs auto-zero (initialization operation) to short-circuit the gate electrode and the drain electrode of the input transistor PT11 .
  • the auto-zero switch SWAZ can be configured using a P-channel or N-channel MOS transistor.
  • the capacitive element C12 is connected in parallel with the input transistor PT11 . Specifically, one end of the capacitive element C12 is connected to the source electrode of the input transistor PT11 , and the other end of the capacitive element C12 is connected to the drain electrode of the input transistor PT11 .
  • the capacitive element C12 is a band limiting capacitor.
  • the input-side clamp transistor PT13 is composed of, for example, a P-channel MOS transistor, and is connected between the source and drain electrodes of the input transistor PT11 .
  • the input-side clamp transistor PT13 has a diode-connected configuration in which a gate electrode and a source electrode are commonly connected to prevent a drop in the drain voltage of the input transistor PT11 when the input transistor PT11 is in a non-conducting state. It acts as a suppressor.
  • the input-side clamp transistor NT11 is composed of an N-channel MOS transistor and has a drain electrode connected to the source electrode of the input transistor PT11 and a source electrode connected to the drain electrode of the input transistor PT11 .
  • a predetermined bias voltage bias1 is applied to the gate electrode of the input-side clamp transistor NT11 .
  • a predetermined bias voltage bias1 is applied to the gate electrode of the input-side clamp transistor NT11 .
  • the lower limit of the drain voltage Vd of the input transistor PT11 can be restricted, and stoppage of drain current supply can be directly prevented.
  • the output transistor PT12 is composed of, for example, a P-channel MOS transistor, and is connected between the signal line 32 and the output side load current source I12 . Specifically, the source electrode of the output transistor PT12 is connected to the signal line 32, and the drain electrode is connected to one end of the output side load current source I12 . As a result, the pixel signal V VSL is input through the signal line 32 to the source electrode of the output transistor PT12 .
  • the backgate and source electrodes of the output transistor PT12 may be shorted to suppress the backgate effect.
  • the other end of the output-side load current source I12 is connected to a low-potential power supply, eg, ground GND.
  • the output side load current source I 12 supplies a constant current to the series connection circuit of the output transistor PT 12 and the signal line 32 .
  • the gate electrode of the output transistor PT12 is connected to the drain electrode of the input transistor PT11 .
  • the drain voltage of the input transistor PT11 is input to the gate electrode of the output transistor PT12 .
  • the output-side clamp transistor NT12 is composed of an N-channel MOS transistor, and has a drain electrode connected to the source electrode of the output transistor PT12 and a source electrode connected to the drain electrode of the output transistor PT12 .
  • a predetermined bias voltage bias2 is applied to the gate electrode of the output-side clamp transistor NT12 .
  • the output-side clamp transistor NT12 which is an N-channel MOS transistor, can limit the lower limit of the drain voltage of the output transistor PT12 .
  • the comparator 34 according to the reference example has a circuit configuration in which the load current sources I 11 and I 12 that supply current to the signal line 32 are shared as the current sources of the comparator 34. . According to the comparator 34 having this circuit configuration, the power consumption of the analog-digital converter 33 and, in turn, the power consumption of the CMOS image sensor 1 can be reduced. That is, the comparator 34 according to the reference example is an ultra-low power consumption type comparator.
  • the comparator 34 since the input transistor PT 11 supplies the voltage between the drain and the source between the gate and the source of the output transistor PT 12 , the change in the analog pixel signal V VSL and the reference to the ramp wave The comparison result can be inverted at the timing that coincides with the change of the signal VRAMP . As a result, the nonlinearity caused by the error in the inversion timing can be reduced, and the image quality of the image data can be improved.
  • FIG. 6 is a timing chart for explaining an example of circuit operation of the comparator 34 according to the reference example.
  • the timing chart of FIG. 6 includes the analog pixel signal V VSL , the ramp wave reference signal V RAMP , the drain voltage V d of the input transistor PT 11 , the comparison result COMP of the comparator 34, and the drive signal of the auto-zero switch SW AZ .
  • the timing relationship of each waveform of AZ is shown.
  • drive signal AZ for auto-zero switch SW AZ becomes active (high level) for a predetermined auto-zero period.
  • the auto-zero switch SW AZ is turned on (closed) in response to the drive signal AZ, short-circuiting the gate electrode and the drain electrode of the input transistor PT 11 , and initializing the comparator 34, i.e. auto-zeroing. I do.
  • the reference signal generation circuit 16 After the auto-zero operation, the reference signal generation circuit 16 starts outputting the reference signal VRAMP at time t2 .
  • the reference signal V RAMP is a ramp wave signal whose level (voltage) monotonously decreases over time.
  • noise removal processing is generally performed by correlated double sampling (CDS) in order to remove noise during the reset operation of the pixels 20.
  • CDS correlated double sampling
  • the reset level V VSL_P corresponds to the potential of the signal line 32 corresponding to the potential of the floating diffusion FD of the pixel 20 when the floating diffusion FD is reset.
  • the signal level V VSL_D is the potential obtained by photoelectric conversion in the photodiode 21, that is, the potential of the floating diffusion FD when the charge accumulated in the photodiode 21 is transferred to the floating diffusion FD. Corresponds to electric potential.
  • the reference signal V RAMP whose voltage gradually decreases with the lapse of time crosses the reset level V VSL_P via an offset voltage (not shown) determined during the auto-zero operation.
  • the drain voltage V d of the input transistor PT 11 at time t 3 is V d_p
  • the drain voltage V d_p or less is low level
  • the drain voltage V d_p or more is high level
  • the drain voltage of the input transistor PT 11 is V d reverses from low level to high level around time t3 .
  • the reference signal V RAMP is initialized, and from time t4 , the reference signal V RAMP starts to gradually decrease again.
  • the reference signal V RAMP starts to gradually decrease again.
  • the signal level VVSL_D is output as the pixel signal. This signal level V VSL_D is lower than the reset level V VSL_P by ⁇ V.
  • the reference signal V RAMP whose voltage gradually decreases with the lapse of time crosses the signal level V VSL_D through an offset voltage (not shown) determined during the auto-zero operation.
  • the drain voltage Vd of the input transistor PT11 at time t5 be Vd_d .
  • This drain voltage V d_d is lower than the drain voltage V d_p by ⁇ V. That is, the drain voltage V d_d at time t 5 has a lower value as the signal level V VSL_D , which is the pixel signal at that time, is lower.
  • the drain voltage Vd_d of the input transistor PT11 drops by ⁇ V from the drain voltage Vd_p at the time of conversion of the reset level VVSL_P .
  • linearity errors and offsets occur in the analog-to-digital converter 33, and there is a risk that the image quality of the image data will be degraded due to these errors.
  • the output transistor PT12 is provided after the input transistor PT11 . connected to the electrodes. Through this connection, the drain-source voltage V ds of the input transistor PT 11 is input to the output transistor PT 12 as its gate-source voltage.
  • the voltage of the pixel signal V VSL is set at time t 3 and time t 5 when the reference signal V RAMP intersects the pixel signal V VSL via an offset voltage (not shown) determined during the auto zero operation.
  • the drop amount ⁇ V is the same as the voltage drop amount of the drain voltage Vd of the input transistor PT11 . Therefore, the drain-source voltage Vds has the same value at these timings.
  • the value of the drain-source voltage V ds at this time (that is, time t 3 and time t 5 ) is the same as at the time of auto zero. Since the drain-source voltage V ds of the input transistor PT 11 is the gate-source voltage of the output transistor PT 12 , the drain voltage of the output transistor PT 12 is inverted near time t 3 and time t 5 .
  • the inversion timing of the comparison result COMP of the comparator 34 corresponds to the ideal timing at which the reference signal V RAMP crosses the signal level V VSL_D , the inversion timing error is suppressed. This makes it possible to reduce the linearity error and offset and improve the image quality of the image data compared to the case where only the drain voltage V d_p of the input transistor PT 11 is used for generating the comparison result COMP.
  • the amount of voltage drop ⁇ V in the drain voltage Vd of the input transistor PT11 becomes equal to the amount of voltage drop in the pixel signal VVSL input to the source electrode of the input transistor PT11 . I will explain why.
  • FIG. 7 is a characteristic diagram showing an example of the characteristics of a P-channel MOS transistor used as the input transistor PT11 in the comparator 34 according to the reference example.
  • the vertical axis is the drain current
  • the horizontal axis is the drain-source voltage.
  • the dashed line indicates the boundary between the linear region and the saturation region.
  • Id (1/2) ⁇ C ox (W/L) ⁇ (V GS ⁇ V th ) 2 (1+ ⁇ V ds ) (1)
  • ⁇ is the electron mobility
  • C ox is the capacitance per unit area of the MOS capacitor
  • W is the gate width
  • L is the gate length
  • V th is the threshold voltage.
  • ⁇ is a predetermined coefficient.
  • the input transistor PT11 is a P-channel MOS transistor
  • equation (1) holds in the saturation region.
  • the drain current Id of the input transistor PT11 is a constant value Id1 supplied by the input-side load current source I11 .
  • the electron mobility ⁇ , the unit capacitance C ox , the gate width W, the gate length L, the threshold voltage V th , and the coefficient ⁇ are constant values.
  • the gate-source The inter-voltage V gs is a constant value that is determined during auto zero.
  • V ds V VSL_P - V d_p (2)
  • V ds1 V VSL_D -V d_d (3)
  • V VSL_P ⁇ V VSL_D V d_p ⁇ V d_d (4)
  • a capacitor for absorbing an offset is used to increase the driving power of the ramp-wave reference signal V RAMP supplied to the comparator of each pixel column and to decrease the output impedance.
  • a buffer may be placed before element C11 . At this time, buffer noise may adversely affect the comparator. For this reason, for example, in a conventional comparator having a differential amplifier configuration, as shown in the buffer 50 in FIG. I was letting
  • the noise of the buffer 50 arranged in front of the capacitive element C11 was taken as an example to explain the problem.
  • Noise that adversely affects the unit 13 is not limited to the noise of the buffer 50 .
  • the noise of the reference signal generation circuit 16 riding on the reference signal VRAMP of the ramp wave poses a problem in the image quality of the image data.
  • the noise of the reference signal generation circuit 16 riding on the reference signal VRAMP of the ramp wave poses a problem in the image quality of the image data.
  • the imaging apparatus 1 has an HDR function, and synthesizes images obtained by imaging a plurality of times while changing the sensitivity (gain) in one exposure. At this time, a circuit is devised so that noise is not added to the image data obtained by AD-converting the imaging result.
  • FIG. 9 is a circuit diagram of the comparator 34 in the imaging device 1 according to the first embodiment.
  • the comparator 34 of FIG. 9 has a first comparison circuit 51, a second comparison circuit 52, a third comparison circuit 53, a first current source 54, and a second current source 55.
  • the first comparison circuit 51 outputs a first signal according to the comparison result of the signal levels of the first reference signal corresponding to the first gain and the first input signal.
  • the first gain is sometimes called a low gain (LG: Low Gain).
  • the first reference signal is a reference signal corresponding to the first gain LG supplied from the reference signal generation circuit 16 through the reference signal line RAMP.
  • the first input signal is a pixel signal corresponding to the first gain LG supplied from the pixel via the signal line (VSL) 32 .
  • VSL signal line
  • the second comparison circuit 52 outputs a second signal according to the comparison result between the second input signal and the second reference signal corresponding to the second gain HG having a different gain amount from the first gain LG.
  • the second gain HG may be called a high gain (HG).
  • the second reference signal is a reference signal corresponding to the second gain HG supplied from the reference signal generation circuit 16 through the reference signal line RAMP.
  • the second input signal is a pixel signal corresponding to the second gain HG supplied from the pixel via the signal line 32 .
  • the internal configuration of the second comparison circuit 52 will be described later.
  • the first reference signal and the second reference signal are supplied from the reference signal generation circuit 16 via the common reference signal line RAMP. Also, the first signal output from the first comparison circuit 51 and the second signal output from the second comparison circuit 52 are input to the third comparison circuit 53 via a common line CPout1.
  • the third comparison circuit 53 outputs a third signal according to the comparison result of the signal levels of the first signal and the first input signal, and a fourth signal according to the comparison result of the second signal and the second input signal. , are output at different timings.
  • the third signal and fourth signal are output via a common line CPout2.
  • the third signal and the fourth signal are input to the counter 35 shown in FIG. 4 via this wiring CPout2.
  • Both the output node of the first comparison circuit 51 and the output node of the second comparison circuit 52 are connected to the input node of the third comparison circuit 53 and to one end of the first current source 54 .
  • the other end of the first current source 54 is connected to the ground node.
  • An output wiring CPout2 of the third comparison circuit 53 is connected to one end of the second current source 55 .
  • the other end of the second current source 55 is connected to the ground node.
  • the first comparison circuit 51 and the second comparison circuit 52 constitute a first stage comparison section
  • the third comparison circuit 53 constitutes a second stage comparison section.
  • the first comparison circuit 51 and the second comparison circuit 52 operate alternately, and the third comparison circuit 53 performs comparison operations in accordance with the comparison operations of the first comparison circuit 51 and the second comparison circuit 52 .
  • the reference signal generation circuit 16 shown in FIG. 4 supplies the first reference signal to the reference signal line RAMP at the timing when the first comparison circuit 51 performs the comparison operation, and supplies the first reference signal to the reference signal line RAMP at the timing when the second comparison circuit 52 performs the comparison operation.
  • a second reference signal is supplied to the reference signal line RAMP.
  • the first reference signal includes a signal period in which the signal level changes with the first slope over time.
  • the second reference signal includes a signal period in which the signal level changes over time with a second slope different from the first slope.
  • the first slope is steeper than the second slope, and the amount of change in the signal level of the first reference signal is greater than the amount of change in the signal level of the second reference signal.
  • the first comparison circuit 51 outputs a first signal corresponding to the difference between the signal level of the first reference signal and the signal level of the first input signal.
  • the second comparison circuit 52 outputs a second signal corresponding to the difference between the signal level of the second reference signal and the signal level of the second input signal.
  • the first reference signal has a first signal period LG_RST during which the signal level changes with a first slope corresponding to the reset level, and a second signal period during which the signal level changes with the first slope corresponding to the signal level.
  • LG_SIG The second reference signal has a third signal period HG_RST in which the signal level changes with a second slope corresponding to the reset level, and a fourth signal period HG_SIG in which the signal level changes with a second slope corresponding to the signal level.
  • the second gain HG has a larger gain amount than the first gain LG, the second slope is gentler than the first slope, and the signal change amount per unit time of the second reference signal is equal to that of the first reference signal. It is smaller than the amount of signal change per unit time.
  • the first comparison circuit 51 compares a first signal corresponding to a comparison result between a first reference signal corresponding to a reset level and a first input signal, and a first reference signal corresponding to a signal level and a first input signal. A first signal corresponding to the result is output at different timings.
  • the second comparison circuit 52 compares a second signal corresponding to the comparison result between the second reference signal corresponding to the reset level and the second input signal, and the second reference signal corresponding to the signal level and the second input signal.
  • a second signal corresponding to the result is output at different timings.
  • the first comparison circuit 51 performs comparison processing with the first input signal and outputs the first signal within a period in which the reference signal generation circuit 16 outputs the first reference signal, and the reference signal generation circuit 16 outputs the first reference signal. 2 Stop outputting the first signal during the period of outputting the reference signal.
  • the second comparison circuit 52 performs comparison processing with the second input signal and outputs a second signal within a period in which the reference signal generation circuit 16 outputs the second reference signal, and the reference signal generation circuit 16 outputs the second reference signal. The output of the second signal is stopped during the period of outputting one reference signal.
  • the first comparison circuit 51 has an input transistor Q1, a capacitive element AZC1, an auto-zero switch AZSW1, and a cutoff switch STSW1.
  • the input transistor Q1 is a P-channel MOS transistor, and the signal line 32 is connected to its source.
  • a capacitive element AZC1 is connected between the gate of the input transistor Q1 and the reference signal line RAMP.
  • An auto-zero switch AZSW1 is connected between the gate and drain of the input transistor Q1.
  • a cut-off switch STSW1 is connected between the drain of the input transistor Q1 and the output node of the first comparison circuit 51.
  • the auto-zero switch AZSW1 is turned on in time with the initial voltage just before the signal level of the first reference signal starts to change with the first slope, and holds the charge corresponding to the initial voltage in the capacitive element AZC1.
  • the cut-off switch STSW1 is provided to improve the speed (hereinafter referred to as response speed) of transitioning the output node of the first comparison circuit 51 to low level.
  • the second comparison circuit 52 has an input transistor Q2, a capacitive element AZC2, an auto-zero switch AZSW2, and a cutoff switch STSW2.
  • the input transistor Q2 is a P-channel MOS transistor, and the signal line 32 is connected to its source.
  • a capacitive element AZC2 is connected between the gate of the input transistor Q2 and the reference signal line RAMP.
  • An auto-zero switch AZSW2 is connected between the gate and drain of the input transistor Q2.
  • a cut-off switch STSW2 is connected between the drain of the input transistor Q2 and the output node of the second comparison circuit 52. As shown in FIG.
  • the auto-zero switch AZSW2 is turned on in time with the initial voltage just before the signal level of the second reference signal starts to change at the second slope, and holds the charge corresponding to the initial voltage in the capacitive element AZC2.
  • the cut-off switch STSW2 is provided to improve the speed of transitioning the output node of the second comparison circuit 52 to low level (hereinafter referred to as response speed).
  • the third comparison circuit 53 has an input transistor Q3.
  • the input transistor Q3 is, for example, a P-channel MOS transistor, and its gate is connected to the output wiring CPout1 connected to the drain of the first comparison circuit 51 and the drain of the second comparison circuit 52 .
  • the input transistor Q3 has a drain connected to the signal line 32 and a source connected to the output line CPout2 of the comparator 34 .
  • the comparator 34 in FIG. 9 may have a band limiting capacitor C1.
  • the band limiting capacitor C1 is connected between the signal line 32 and output nodes of the first comparison circuit 51 and the second comparison circuit 52 . By providing the band-limiting capacitor C1, it is possible to limit noise components above the cut-off frequency.
  • the comparator 34 of FIG. 9 may have a first clamp transistor Q4 and a second clamp transistor Q5.
  • the first clamp transistor Q4 and the second clamp transistor Q5 are N-channel MOS transistors.
  • the first clamp transistor Q4 has a drain connected to the signal line 32 and a source connected to the output wiring CPout1 of the first comparison circuit 51 and the second comparison circuit 52.
  • FIG. The drain of the second clamp transistor Q5 is connected to the signal line 32, and its source is connected to the output line CPout2 of the third comparison circuit 53.
  • the first clamp transistor Q4 and the second clamp transistor Q5 are provided to suppress a drop in drain voltage when the input transistors Q1 and Q2 are off.
  • the comparator 34 in FIG. 9 may have a third clamp transistor Q6.
  • the third clamp transistor Q6 is, for example, a P-channel MOS transistor, and has its gate and drain short-circuited.
  • the third comparison circuit 53 of FIG. 9 may have a comparison output switch CSW.
  • the comparison output switch CSW switches whether to short-circuit the output wiring CPout2 of the third comparison circuit 53 and the signal line 32 .
  • the comparison output switch CSW is temporarily turned on in synchronization with the timing of the reference signal line RAMP.
  • FIG. 10 is a timing diagram of comparator 34 in FIG. FIG. 10 shows an example of performing comparison processing while realizing the HDR function.
  • the reference signal generation circuit 16 generates a first reference signal for the reset level LG_RST of the first gain LG, a second reference signal for the reset level HG_RST of the second gain HG, and a second reference signal for the signal level HG_SIG of the second gain HG. signal and the first reference signal for the signal level LG_SIG of the first gain LG are sequentially supplied to the reference signal line RAMP.
  • the timing chart in FIG. 10 shows an example of imaging a dark place.
  • the signal voltages (first input signal and second input signal) VSL on the signal line 32 are at almost the same voltage level whether they are the reset level or the signal level.
  • the signal voltage VSL is shown by a solid line
  • the output wiring CPout1 of the first comparison circuit 51 is shown by a broken line
  • the output wiring CPout2 of the second comparison circuit 52 is shown by a dashed line.
  • the reset transistor 23 in the pixel 20 is turned on, and the pixel 20 outputs a pixel signal corresponding to the reset level to the corresponding signal line 32.
  • the auto-zero switch AZSW1 and the cutoff switch STSW1 in the first comparison circuit 51 are turned on.
  • the auto-zero switch AZSW2 and the cut-off switch STSW2 in the second comparator circuit 52 are off.
  • the comparison output switch CSW in the third comparison circuit 53 is turned on.
  • the capacitive element AZC1 in the first comparison circuit 51 holds the charge corresponding to the initial voltage for the reset level LG_RST of the first gain LG.
  • the cut-off switch STSW1 in the first comparison circuit 51 is turned on and the current of the first current source 54 is supplied to the input transistor Q1.
  • the signal level of the first reference signal is once raised, and thereafter, the signal level is lowered at the first slope during the period from time t3 to t5.
  • the input transistor Q1 in the first comparison circuit 51 is turned on, and the signal level at the output node in the first comparison circuit 51 rises. Since the output line CPout1 in the first comparison circuit 51 is input to the gate of the input transistor Q3 in the third comparison circuit 53, the input transistor Q3 in the third comparison circuit 53 operates in the direction of turning off, Since the output line CPout2 of the comparison circuit 53 is pulled by the second current source 55, the voltage of the output line CPout2 of the third comparison circuit 53 is lowered.
  • the auto-zero switch AZSW2 and the cutoff switch STSW2 in the second comparison circuit 52 are turned on during the period from time t5 to t6. At this time, the auto-zero switch AZSW1 and the cut-off switch STSW1 in the first comparator circuit 51 are turned off. Also, the comparison output switch CSW in the third comparison circuit 53 is turned on. As a result, the capacitive element AZC2 in the second comparison circuit 52 holds the charge corresponding to the initial voltage for the reset level HG_RST of the second gain HG. At this time, the cut-off switch STSW2 in the second comparison circuit 52 is turned on and the current of the first current source 54 is supplied to the input transistor Q2.
  • the signal level of the second reference signal is once raised, and thereafter, the signal level is lowered at the second slope during the period from time t7 to t9.
  • the input transistor Q2 in the second comparison circuit 52 is turned on, and the signal level at the output node in the second comparison circuit 52 rises. Since the output line CPout1 in the second comparison circuit 52 is input to the gate of the input transistor Q3 in the third comparison circuit 53, the input transistor Q3 operates in the direction of turning off, and the output line of the third comparison circuit 53 The voltage on CPout2 drops.
  • the transfer transistor in the pixel 20 is temporarily turned on, and the charge photoelectrically converted by the photodiode is transferred to the floating diffusion.
  • the comparison output switch CSW in the third comparison circuit 53 is turned on during the period from time t9 to time t10, and the output wiring CPout2 of the third comparison circuit 53 matches the signal voltage on the signal line 32.
  • the cutoff switch STSW2 in the second comparison circuit 52 is turned on, and the second reference signal for the signal level HG_SIG of the second gain HG is supplied to the gate of the input transistor Q2.
  • the input transistor Q2 in the second comparator circuit 52 is turned on, the signal level of the output line CPout1 in the second comparator circuit 52 rises, and the input transistor Q3 in the third comparator circuit 53 increases. operates in the direction of turning off, and the voltage of the output line CPout2 of the third comparison circuit 53 decreases.
  • the cutoff switch STSW1 in the first comparison circuit 51 is turned on, and the comparison output switch CSW in the third comparison circuit 53 is turned on.
  • the cutoff switch STSW1 in the first comparison circuit 51 is turned on, and the first reference signal for the signal level LG_SIG of the first gain LG is supplied to the gate of the input transistor Q1.
  • the input transistor Q1 in the first comparator circuit 51 is turned on, the signal level at the output node in the first comparator circuit 51 rises, and the input transistor Q3 in the third comparator circuit 53 is turned on. It operates in the direction of turning off, and the output line CPout2 of the third comparison circuit 53 decreases.
  • the comparator 34 performs comparison processing of the reset level LG_RST of the first gain LG, comparison processing of the reset level HG_RST of the second gain HG, and signal level of the second gain HG.
  • a comparison process of HG_SIG and a comparison process of the signal level LG_SIG of the first gain LG are sequentially performed.
  • the lowest signal levels of the first reference signal and the second reference signal are brought closer to the ground potential side.
  • the potential level of the reference signal line RAMP can be suppressed as a whole, and the power consumption of the imaging device 1 can be reduced.
  • the first comparison circuit 51 performs the comparison processing of the reset level of the first gain LG and the comparison processing of the signal level of the first gain LG, and the second gain HG. and the second comparison circuit 52 for comparing the reset level of HG and the signal level of the second gain HG.
  • the comparator 34 can process the HDR function of one-time exposure.
  • the comparator 34 performs successively the reset level comparison processing of the first gain LG and the reset level comparison processing of the second gain HG, and then compares the signal level of the second gain HG.
  • a plurality of AD conversion processing can be performed while minimizing the number of resets of the pixels 20, so that the S/N ratio can be improved.
  • the cut-off switch STSW1 and the cut-off switch STSW2 which are originally provided to improve responsiveness, are used to switch the comparison processing in the first comparison circuit 51 and the second comparison circuit 52. Therefore, the comparison processing This eliminates the need for a separate signal or switch for switching between and simplifies the circuit configuration.
  • power consumption can be reduced by bringing the lowest signal levels of the first reference signal and the second reference signal supplied via the reference signal line RAMP closer to the ground potential side.
  • FIG. 11 is a circuit diagram of the pixel 20 and the comparator 34 in the imaging device 1 according to the second embodiment.
  • the internal configuration of comparator 34 in FIG. 11 is the same as in FIG.
  • a pixel 20 in FIG. 11 has a conversion efficiency switching transistor 26 in addition to the configuration of the pixel 20 in FIG.
  • the conversion efficiency switching transistor 26 is connected between the reset transistor 23 and the floating diffusion.
  • the conversion efficiency switching transistor 26 is, for example, an N-channel MOS transistor, and a charge storage section 27 is provided between its drain and the ground node.
  • This charge storage unit 27 may be an individual capacitive element, or may be the parasitic capacitance of the conversion efficiency switching transistor 26 and the reset transistor 23 .
  • a control signal FDG is input to the gate of the conversion efficiency switching transistor 26, and the conversion efficiency switching transistor 26 is switched on/off by the control signal FDG.
  • the conversion efficiency switching transistor 26 When the conversion efficiency switching transistor 26 is turned on, the charge storage section 27 and the floating diffusion are coupled to increase the total amount of photoelectrically converted charge that can be stored. As a result, while the photoelectric conversion efficiency is low, charges can be accumulated without overflowing even at high luminance. Conversely, when the conversion efficiency switching transistor 26 is turned off, photoelectrically converted charges can be accumulated only in the floating diffusion. As a result, while the photoelectric conversion efficiency is increased, the luminance is high and the electric charges are likely to overflow.
  • FIG. 12 is a timing diagram of comparator 34 in FIG.
  • the timing chart of FIG. 12 is obtained by adding the signal waveform of the control signal FDG to the timing chart of FIG. 10, and the timings of other signals are the same as in FIG.
  • the first slope of the first reference signal and the second slope of the second reference signal may be different or the same.
  • the conversion efficiency switching transistor 26 switches between The conversion efficiency switching transistor 26 is turned on, and the conversion efficiency switching transistor 26 is turned off during the comparison processing period of the reset level of the second gain HG (time t5 to t9) and the comparison processing period of the signal level of the second gain HG (time t9 to t13).
  • the conversion efficiency switching transistor 26 When the conversion efficiency switching transistor 26 is turned on, the pixel signal can be output from the pixel 20 without overexposure even in a high-brightness environment, so the dynamic range of comparison processing in the comparator 34 is improved.
  • the photoelectric conversion efficiency of the pixel 20 is switched in synchronization with the switching of the gain, so AD conversion can be performed with high accuracy from low luminance to high luminance.
  • the reference signal and the input signal are compared in the order of reset level of the first gain LG ⁇ reset level of the second gain HG ⁇ signal level of the second gain HG ⁇ signal level of the first gain LG. Although shown, it is possible to change this order.
  • FIG. 13 is a circuit diagram of the comparator 34 in the imaging device 1 according to the third embodiment
  • FIG. 14 is a timing chart of the comparator 34 in FIG.
  • the circuit configuration of the comparator 34 in FIG. 13 is the same as in FIG. 9, but the signal waveform on the reference signal line RAMP is different from that in FIG.
  • a first reference signal and a second reference signal are supplied to the reference signal line RAMP connected to the comparator 34 in FIG. 13 at timings different from those of the reference signal line RAMP connected to the comparator 34 in FIG. .
  • the comparator 34 shown in FIG. 9 receives a first reference signal at the reset level of the first gain LG ⁇ a second reference signal at the reset level of the second gain HG ⁇ the second reference signal through the reference signal line RAMP.
  • the second reference signal having the signal level of 2 gain HG ⁇ the first reference signal having the signal level of 1st gain LG are supplied in this order.
  • the first reference signal having the signal level of the gain LG ⁇ the second reference signal having the signal level of the second gain HG are supplied in this order.
  • the reset level comparison process and the signal level comparison process of the second gain HG are continuously performed in the second and third comparison processes among the four comparison processes. Since the comparison processing of the second gain HG is more sensitive to noise than the comparison processing of the first gain LG, as shown in FIG. It is preferable to do so. However, as shown in FIG. 13, it is also possible to perform the comparison processing of the reset level of the second gain HG and the comparison processing of the signal level discontinuously.
  • the HDR function can be realized even when the comparison processing is performed in an order different from that of the first embodiment.
  • a switch is provided on the reference signal line RAMP connected to the first comparison circuit 51 and the second comparison circuit 52, and a reference signal with a fixed signal level can be applied to the reference signal line RAMP. It is what I did.
  • FIG. 15 is a circuit diagram of the comparator 34 in the imaging device 1 according to the fourth embodiment
  • FIG. 16 is a timing chart of the comparator 34 of FIG.
  • the comparator 34 in FIG. 15 has a switch EN1, a switch EN2, a switch XEN1, and a switch XEN2 in addition to the configuration of the comparator 34 in FIG. Although the pixel 20 connected to the comparator 34 in FIG. 15 has the conversion efficiency switching transistor 26, this transistor may be omitted. That is, switches EN1, EN2, XEN1, and XEN2 may be added to the comparator 34 of FIG.
  • the switch EN1 switches whether to input the first reference signal on the reference signal line RAMP to the first comparison circuit 51 or not.
  • the switch EN2 switches whether to input the second reference signal on the reference signal line RAMP to the second comparison circuit 52 or not.
  • the switch XEN1 switches whether to input the reference signal VREF to the first comparison circuit 51 or not.
  • the switch XEN2 switches whether to input the reference signal VREF to the second comparison circuit 52 or not.
  • the switch EN1 When the reset level or signal level of the first gain LG is compared (time t1 to t5 and t13 to t17 in FIG. 16), the switch EN1 is turned on and the first reference signal on the reference signal line RAMP is It is input to the first comparison circuit 51 . At this time, the switches XEN1 and EN2 are turned off, and the switch XEN2 is turned on. Therefore, the reference signal VREF is input to the second comparison circuit 52 .
  • the switch EN2 is turned on and the second reference signal on the reference signal line RAMP is changed to the second It is input to the comparison circuit 52 .
  • the switch XEN2 and the switch EN1 are turned off, and the switch XEN1 is turned on. Therefore, the reference signal VREF is input to the first comparison circuit 51 .
  • the reference signal VREF is a voltage signal with a fixed voltage level, and may be, for example, the ground voltage or other voltages.
  • the reference signal VREF is input to the comparison processing that does not perform comparison processing, so the potential of the output node of the comparison circuit that does not perform comparison processing may unintentionally fluctuate. can be prevented.
  • the first comparison circuit 51 and the second comparison circuit 52 turn off the cutoff switch STSW1 or STSW2 when the comparison processing is not performed. .
  • the comparator 34 of FIG. 15 since the reference signal VREF is input to the comparison circuit that does not perform comparison processing among the first comparison circuit 51 and the second comparison circuit 52, the comparison of FIG. Fluctuations in the output potential of the device 34 can be suppressed.
  • the switches EN1, EN2, XEN1, and XEN2 are provided in the input stages of the first comparison circuit 51 and the second comparison circuit 52, only the comparison circuit that performs comparison processing is provided.
  • the first reference signal or the second reference signal is input to the , and the reference signal VREF is input to the comparison circuit that does not perform comparison processing.
  • the comparison result is not affected by parasitic capacitance or the like.
  • the fifth embodiment connects a buffer on the reference signal line RAMP.
  • FIG. 17 is a circuit diagram of the comparator 34 in the imaging device 1 according to the fifth embodiment.
  • Comparator 34 in FIG. 17 has a configuration in which buffer 50 is added to comparator 34 in FIG. A buffer 50 may be added to the comparator 34 of FIG.
  • the buffer 50 is connected to the reference signal line RAMP.
  • the first reference signal on the reference signal line RAMP is input to the first comparison circuit 51 after being buffered by the buffer 50 .
  • the second reference signal on the reference signal line RAMP is input to the second comparison circuit 52 after being buffered by the buffer 50 .
  • the buffer 50 acts to increase the driving power of the first reference signal and the second reference signal and decrease the output impedance. By providing the buffer 50, it becomes easier to drive the capacitive elements AZC1 and AZC2, and inter-column interference can be prevented.
  • FIG. 18 is a diagram showing an example in which the comparators 34 of FIG. 17 are arranged for each column.
  • a buffer 50 is provided for each column. Inter-column interference can thereby be suppressed.
  • FIG. 19 is a circuit diagram of the comparator 34 according to the first modified example of FIG. Comparator 34 in FIG. 19 has switch EN1, switch EN2, switch XEN1, and switch XEN2, similar to FIG. 15, in addition to the configuration of comparator 34 in FIG.
  • the buffer 50 is connected to the reference signal line RAMP, the buffer 50 is not connected to the reference signal VREF line. However, another buffer 50 may also be connected to the reference signal VREF line.
  • FIG. 20 is a diagram showing an example in which the comparators 34 of FIG. 19 are arranged for each column. As shown, a buffer 50, a switch EN1, a switch EN2, a switch XEN1, and a switch XEN2 are provided for each column.
  • FIG. 21 is a modified example of FIG. 20, showing an example in which the buffer 50 is also connected to the reference signal VREF line.
  • all columns share the switch EN1, the switch EN2, the switch XEN1, and the switch XEN2, and two buffers 50 are provided for each column after these switches.
  • the number of switches can be greatly reduced.
  • the buffer 50 is provided for each column, the load capacity of the reference signal line RAMP and the reference signal VREF line can be reduced, and inter-column interference can be suppressed.
  • FIG. 22 is a circuit diagram of the comparator 34 according to the second modified example of FIG. Comparator 34 in FIG. 22 has capacitive elements AZC3 and AZC4 in addition to the configuration of comparator 34 in FIG. Both the capacitive element AZC1 and the capacitive element AZC3 in the first comparison circuit 51 are variable capacitive elements. Similarly, both the capacitive element AZC2 and the capacitive element AZC4 in the second comparison circuit 52 are variable capacitive elements.
  • the capacitive element AZC3 in the first comparison circuit 51 is connected between the gate of the input transistor Q1 and the reference potential VSScap.
  • a capacitive element AZC4 in the second comparison circuit 52 is connected between the gate of the input transistor Q2 and the reference potential VSScap.
  • the gate of the input transistor Q1 in the first comparison circuit 51 receives a signal capacitively divided by the capacitive elements AZC1 and AZC3.
  • the second comparison circuit 52 is also the same. Capacitive attenuation by capacitive voltage division can reduce noise superimposed on the first reference signal and the second reference signal.
  • the attenuation ratio of capacitance attenuation can be arbitrarily set. For example, according to the analog gain of the analog-digital converter 33 including the comparator 34, the attenuation ratio of the capacitance attenuation by the variable capacitive elements AZC1 and AZC3 can be set.
  • the comparison result may be affected by the noise of the buffer 50 itself. can be reduced.
  • the capacitive elements AZC3 and AZC4 in FIG. 22 may be provided in the comparator 34 that does not have the buffer 50 on the reference signal line RAMP like the comparator 34 in FIG. 9, FIG. 11, FIG. 13, or FIG. .
  • interference between columns can be suppressed by providing the buffer 50 on the reference signal line RAMP. Also, although the characteristics of the comparison result may deteriorate due to noise in the buffer 50 itself, the noise can be reduced by providing the variable capacitance elements AZC3 and AZC4 and attenuating the capacitance through capacitance voltage division.
  • FIG. 23 is a circuit diagram of the comparator 34 in the imaging device 1 according to the sixth embodiment.
  • the comparator 34 of FIG. 23 has a fourth comparison circuit 56 in addition to the configuration of the comparator 34 of FIG.
  • the fourth comparison circuit 56 outputs a fifth signal according to the comparison result between the third input signal and the third reference signal corresponding to the third gain having a different gain amount from the first gain LG and the second gain HG. .
  • the third gain may be a gain intermediate between the first gain LG and the second gain HG, a gain lower than the first gain LG, or a gain higher than the second gain HG. may be
  • the fourth comparison circuit 56 has an input transistor Q5, a capacitive element AZC5, an auto-zero switch AZSW3, and a cutoff switch STSW3.
  • the capacitive element AZC6 may be connected between the gate of the input transistor Q5 and the reference potential VSScap, and the capacitive elements AZC5 and AZC6 may be variable capacitive elements.
  • the comparison result by the fourth comparison circuit 56 is input to the third comparison circuit 53 in the same way as the comparison results by the first comparison circuit 51 and the second comparison circuit 52 .
  • a comparison circuit corresponding to the gain amount may be further provided separately from the first comparison circuit 51, the second comparison circuit 52, and the fourth comparison circuit 56. There is no limit to the number of comparator circuits each having a different .
  • the comparison results of the first comparison circuit 51, the second comparison circuit 52, and the fourth comparison circuit 56 corresponding to the first to third gains are input to the third comparison circuit 53. Therefore, AD conversion processing can be performed for each pixel signal captured by changing the gain in one exposure.
  • FIG. 24 is a circuit diagram of the comparator 34 in the imaging device 1 according to the seventh embodiment
  • FIG. 25 is a timing chart of the comparator 34 of FIG.
  • the 24 has a first reference signal line RAMP1 input to the first comparison circuit 51 and a second reference signal line RAMP2 input to the second comparison circuit 52, unlike the comparator 34 in FIG. and is provided.
  • the first reference signal line RAMP is a signal line for inputting the first reference signal to the first comparison circuit 51 .
  • the second reference signal line RAMP is a signal line for inputting the second reference signal to the second comparison circuit 52 .
  • the reference signal generation circuit 16 compares the signal level of the first gain LG with the period (time t1 to t5) during which the first comparison circuit 51 compares the reset level of the first gain LG.
  • the first reference signal is input to the first comparison circuit 51 through the first reference signal line RAMP.
  • the reference signal generation circuit 16 has a period (time t5 to t9) during which the second comparison circuit 52 performs comparison processing of the reset level of the second gain HG and a period (time t5 to t9) during which the comparison processing of the signal level of the second gain HG is performed. From time t9 to t13), the second reference signal is input to the second comparison circuit 52 via the second reference signal line RAMP.
  • the first reference signal line RAMP is set to a fixed potential (eg, ground potential) during a period in which the first reference signal is not transmitted.
  • the second reference signal line RAMP is set to a fixed potential (for example, ground potential) during a period in which the second reference signal is not transmitted.
  • the first comparison circuit 51 in FIG. 24 turns off the cutoff switch STSW1 during a period in which the first reference signal is not input through the first reference signal line RAMP.
  • the second comparison circuit 52 turns off the cut-off switch STSW2 during a period in which the second reference signal is not input through the second reference signal line RAMP.
  • the output of the comparator 34 By turning off the cutoff switch STSW1 or STSW2, the output of the comparator 34, which does not perform comparison processing, can be fixed. There is therefore, by providing the first reference signal line RAMP and the second reference signal line RAMP and fixing the signal level of the reference signal line RAMP which does not perform the comparison processing, the fluctuation of the output potential of the comparator 34 which does not perform the comparison processing can be reliably prevented.
  • FIG. 26 is a circuit diagram of the comparator 34 according to one modification of FIG. Comparator 34 of FIG. 26 has buffer 50 and variable capacitance elements AZC3 and AZC4 in addition to the configuration of comparator 34 of FIG.
  • a buffer 50 is separately connected to each of the first reference signal line RAMP and the second reference signal line RAMP.
  • a variable capacitance element AZC1 is connected between the buffer 50 of the first comparison circuit 51 and the gate of the input transistor Q1, and a variable capacitance element AZC3 is connected between the gate of the input transistor Q1 and the reference potential VSScap.
  • a variable capacitance element AZC2 is connected between the buffer 50 of the second comparison circuit 52 and the gate of the input transistor Q2, and a variable capacitance element AZC4 is connected between the gate of the input transistor Q2 and the reference potential VSScap.
  • the noise of the first reference signal and the second reference signal input to the gates of the input transistors Q1 and Q2 can be reduced by the capacitive voltage division of these variable capacitive elements AZC1.
  • variable capacitance elements AZC3 and AZC4 may be added to comparator 34 of FIG. 24 without adding buffer 50 of FIG.
  • FIG. 27 is a diagram showing an example in which the comparators 34 of FIG. 24 or 26 are arranged for each column.
  • the first reference signal line RAMP1 and the second reference signal line RAMP2 are shared by all columns, and the buffer 50 for the first comparison circuit 51 and the buffer 50 for the second comparison circuit 52 are provided for each column. have.
  • the first reference signal line RAMP1 for the first comparison circuit 51 and the second reference signal line RAMP2 for the second comparison circuit 52 are provided, and the first comparison circuit 51
  • the first reference signal is transmitted through the first reference signal line RAMP1 in synchronization with the timing of comparison processing
  • the second reference signal is transmitted through the second reference signal line RAMP2 in synchronization with the timing of comparison processing in the second comparison circuit 52.
  • the first reference signal line RAMP1 is set to a fixed potential during a period in which the first comparison circuit 51 does not perform comparison processing
  • the second reference signal line RAMP2 is set to a fixed potential in a period in which the second comparison circuit 52 does not perform comparison processing. is set to This eliminates the possibility that the output node of the first comparison circuit 51 and the output node of the second comparison circuit 52 unintentionally fluctuate during the period in which the comparison operation is not performed.
  • the comparator 34 in the imaging device 1 according to the eighth embodiment relates to the layout arrangement of the comparators 34 according to the first to seventh embodiments.
  • FIG. 28A is a schematic layout diagram of the comparator 34 according to the eighth embodiment
  • FIG. 28B is a schematic layout diagram of the comparator 40 according to a comparative example
  • FIG. 28A shows a schematic layout of the comparator 34 according to any of the first to seventh embodiments.
  • the comparator 34 in FIG. 28A is roughly divided into an arrangement area AR1 for the capacitive element AZC1 in the first comparison circuit 51, an arrangement area AR2 for the first comparison circuit 51 other than the capacitive element AZC1, and an arrangement area AR3 for the capacitive element AZC2, an arrangement area AR4 for the second comparison circuit 52 other than the capacitive element AZC2, and an arrangement area AR5 for other circuits.
  • the arrangement areas AR1 to AR5 in FIG. 28A are arranged by the number of pixels in the pixel array section 11 in the horizontal and vertical directions. Also, when the CMOS image sensor 1 is of the horizontal type as shown in FIG. 3A, the pixel array section 11 is arranged above the arrangement area AR1 of FIG. 28A, and the counter 35 is arranged below the arrangement area AR5. Further, in the case of the stacked type as shown in FIG. 3B, the connecting portion to the semiconductor chip 44 is arranged above the arrangement area AR1 of FIG. 28A, and the counter 35 is arranged below the arrangement area AR5.
  • These placement areas AR1 to AR5 are connected by wiring patterns. It is desirable to shorten the wiring pattern WP1 connecting the arrangement areas AR1 and AR2 and the wiring pattern WP2 connecting the wiring areas AR3 and AR4 as much as possible.
  • the parasitic capacitance of the gate of the input transistor Q1 in the first comparison circuit 51 increases and the signal level of the first reference signal may attenuate. Attenuation of the signal level of the first reference signal reduces the dynamic range of the analog-to-digital converter. In order to suppress the attenuation of the signal level of the first reference signal, it is conceivable to increase the size of the capacitive element AZC1.
  • the wiring pattern WP1 between the wiring regions AR1 and AR2 is susceptible to interference from adjacent circuits, and the longer the wiring pattern WP1, the worse the crosstalk performance.
  • the capacitive elements AZC1 and AZC2 are arranged adjacent to each other, and the switches and transistors are arranged adjacent to each other. are arranged in the order of In the case of FIG. 28B, the wiring pattern WP1 between the placement areas AR1 and AR2 is longer than in FIG. 28A, and the wiring pattern WP2 between the placement areas AR3 and AR4 is also longer than in FIG. 28A. Therefore, the layout of FIG. 28B is more likely to be affected by interference from adjacent circuits than the layout of FIG. 28A, resulting in poor crosstalk performance.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 29 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an inside information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (Interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 30 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose, side mirrors, rear bumper, back door, and windshield of the vehicle 12100, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 30 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided in the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the traveling path of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 and the like among the configurations described above.
  • the imaging device 1 of the present disclosure can be applied to the imaging unit 12031 .
  • this technique can take the following structures. (1) a first comparison circuit that outputs a first signal according to a comparison result of signal levels of a first reference signal corresponding to a first gain and a first input signal; a second comparison circuit that outputs a second signal according to a comparison result between a second reference signal corresponding to a second gain different in amount from the first gain and a second input signal; A third signal corresponding to a comparison result of signal levels of the first signal and the first input signal and a fourth signal corresponding to a comparison result of the second signal and the second input signal are different from each other. and a third comparison circuit that outputs in timing.
  • the first reference signal includes a signal period in which the signal level changes with a first slope over time;
  • the second reference signal includes a signal period in which the signal level changes over time with a second slope different from the first slope, the first comparison circuit causes a signal level transition of the first signal when the signal levels of the first reference signal and the first input signal match;
  • the imaging device wherein the second comparison circuit causes the signal level of the second signal to transition when the signal levels of the second reference signal and the second input signal match.
  • the first reference signal has a first signal period during which the signal level changes with the first slope corresponding to the reset level, and a second signal period during which the signal level changes with the first slope corresponding to the signal level.
  • the second reference signal has a third signal period during which the signal level changes with the second slope corresponding to the reset level, and a fourth signal period during which the signal level changes with the second slope corresponding to the signal level.
  • the second gain has a larger gain amount than the first gain;
  • the first comparison circuit outputs the first signal corresponding to the result of comparison between the first reference signal corresponding to the reset level and the first input signal, and the first reference signal corresponding to the signal level.
  • the second comparator circuit outputs the second signal corresponding to the comparison result between the second reference signal corresponding to the reset level and the second input signal, and the second reference signal corresponding to the signal level and the second input signal.
  • the imaging device according to (3) or (4), wherein the second signal corresponding to the result of comparison with the input signal is output at different timings.
  • a reference signal generation circuit that generates the first reference signal and the second reference signal; The first signal output from the first comparison circuit and the second signal output from the second comparison circuit are input to the third comparison circuit via a common signal line, (1 ) to (5).
  • the reference signal generation circuit includes the first reference signal for reset level, the second reference signal for reset level, the second reference signal for signal level, and the first reference signal for signal level.
  • the imaging device according to (6), which outputs in the order of (8) The reference signal generation circuit generates the second reference signal for reset level, the first reference signal for reset level, the first reference signal for signal level, and the second reference signal for signal level.
  • the imaging device which outputs in the order of (9)
  • the first comparison circuit performs comparison processing with the first input signal and outputs the first signal within a period in which the reference signal generation circuit outputs the first reference signal, and stopping the output of the first signal within a period in which the reference signal generation circuit outputs the second reference signal;
  • the second comparison circuit performs comparison processing with the second input signal to output the second signal within a period in which the reference signal generation circuit outputs the second reference signal, and generates the reference signal.
  • the imaging apparatus according to any one of (6) to (8), wherein output of the second signal is stopped during a period in which the circuit outputs the first reference signal.
  • the first comparator circuit a first transistor having a source supplied with the first input signal and a gate supplied with a voltage according to the first reference signal; a first capacitor connected to the gate of the first transistor and holding a charge according to the initial voltage of the first reference signal; a first switch for switching whether to short-circuit the gate and drain of the first transistor; a second switch that switches whether to supply the drain voltage of the first transistor to the third comparison circuit;
  • the second comparator circuit a second transistor having a source supplied with the second input signal and a gate supplied with a voltage according to the second reference signal; a second capacitor connected to the gate of the second transistor and holding a charge corresponding to the initial voltage of the second reference signal; a third switch for switching whether to short-circuit the gate and drain of the second transistor;
  • the imaging device according to any one of (1) to (9), further comprising a fourth switch that switches whether to supply the drain voltage of the second transistor to the third comparison circuit.
  • the second switch supplies the drain voltage of the first transistor to the third comparison circuit within a period in which the first reference signal and the first input signal are input to the first comparison circuit. and disconnecting a connection path between the drain of the first transistor and the third comparison circuit within a period in which the second reference signal and the second input signal are input to the second comparison circuit,
  • the fourth switch supplies the drain voltage of the second transistor to the third comparison circuit within a period in which the second reference signal and the second input signal are input to the second comparison circuit, and (10), cutting off a connection path between the drain of the second transistor and the third comparison circuit within a period in which the first reference signal and the first input signal are input to the first comparison circuit;
  • the first comparator circuit a fifth switch that switches whether to supply the first reference signal to one end of the first capacitor; a sixth switch for switching whether to supply a reference voltage of a predetermined voltage level to one end of the first capacitor;
  • the second comparator circuit a seventh switch that switches whether to supply the second reference signal to one end of the second capacitor; an eighth switch that switches whether to supply the reference voltage to one end of the second capacitor;
  • the fifth switch outputs the first reference signal to one end of the first capacitor.
  • the sixth switch does not supply the reference voltage to one end of the first capacitor, and the seventh switch does not supply the second reference signal to one end of the second capacitor, and the eighth switch supplies the reference voltage to one end of the second capacitor,
  • the fifth switch outputs the first reference signal to one end of the first capacitor.
  • the sixth switch supplies the reference voltage to one end of the first capacitor, and the seventh switch supplies the second reference signal to one end of the second capacitor, and
  • the first comparison circuit has a third capacitor connected between a connection node between the first capacitor and the gate of the first transistor and a reference voltage node
  • the second comparison circuit has a fourth capacitor connected between a connection node between the second capacitor and the gate of the second transistor and the reference voltage node
  • the imaging device according to any one of (10) to (12), wherein the first capacitor, the second capacitor, the third capacitor, and the fourth capacitor are variable in capacitance.
  • the first comparator circuit has a first buffer that buffers the first reference signal and supplies the first reference signal to one end of the first capacitor
  • the imaging device according to any one of (10) to (13), wherein the second comparison circuit includes a second buffer that buffers the second reference signal and supplies the second reference signal to one end of the second capacitor.
  • (15) comprising one reference signal line that transmits the first reference signal and the second reference signal at different timings;
  • the imaging device according to any one of (10) to (14), wherein the reference signal line is connected to one end of the first capacitor and one end of the second capacitor.
  • (16) A first reference signal line that supplies the first reference signal to one end of the first capacitor, and a second reference signal line that supplies the second reference signal to one end of the second capacitor.
  • the imaging device according to any one of (10) to (14).
  • (17) A fourth comparison circuit for outputting a fifth signal according to a comparison result between a third input signal and a third reference signal corresponding to a third gain having a gain amount different from the first gain and the second gain.
  • the third comparison circuit provides a third signal corresponding to a comparison result of signal levels of the first signal and the first input signal, and a third signal corresponding to a comparison result of the second signal and the second input signal.
  • the imaging according to any one of (1) to (16), wherein the 4 signals and the 6th signal according to the result of comparison between the 5th signal and the 3rd input signal are output at different timings.
  • Device. (18) a plurality of pixels arranged in a first direction and a second direction and each having a pixel circuit that performs photoelectric conversion; an analog-digital converter that converts an input signal based on a signal photoelectrically converted by the two or more pixels arranged in the first direction into a digital signal; (1) to ( 17) The imaging device according to any one of items.
  • the pixel circuit includes: a conversion efficiency switching circuit that switches photoelectric conversion efficiency in synchronization with the comparison processing of the first comparison circuit and the second comparison circuit; (18), wherein the conversion efficiency switching circuit makes the photoelectric conversion efficiency during the period in which the second comparison circuit performs the comparison process higher than the photoelectric conversion efficiency in the period in which the first comparison circuit performs the comparison process; The imaging device described.

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Abstract

［課題］簡易な回路構成でノイズを増やすことなく１回露光のＨＤＲ機能を実現する。 ［解決手段］撮像装置は、第１ゲインに対応する第１参照信号と第１入力信号との信号レベルの比較結果に応じた第１信号を出力する第１比較回路と、前記第１ゲインとはゲイン量が異なる第２ゲインに対応する第２参照信号と第２入力信号との比較結果に応じた第２信号を出力する第２比較回路と、前記第１信号と前記第１入力信号との信号レベルの比較結果に応じた第３信号と、前記第２信号と前記第２入力信号との比較結果に応じた第４信号とを、互いに異なるタイミングで出力する第３比較回路と、を備える。

Description

撮像装置
　本開示は、撮像装置に関する。
　撮像装置では、構成が簡易なシングルスロープ型のＡＤＣ（Analog to Digital Converter）を用いてＡＤ変換を行うことがある。この種のＡＤＣは、光電変換された画素信号が鋸波形状のランプ波信号と交差するまでの時間をカウンタでカウントし、そのカウント値に基づいてデジタル信号を生成する（特許文献１参照）。
特開２０２０－１３６９３５号公報
　最近のカメラやスマートフォン等は、撮影画像のダイナミックレンジを上げるために、ＨＤＲ（High-Dynamic Range）機能を搭載している場合がある。ＨＤＲは、感度やゲインを変えながら複数回の撮像を行って得られた画像を合成する技術であり、撮影画像の白飛びを抑制できる一方で、黒つぶれも解消できる。ＨＤＲにおいては、画像の合成時のブレを防止するために、合成する画像ごとに露光を行うのではなく、１回の露光で取得した信号を感度やゲインを変えて読み出すことが望ましい。
　従来のシングルスロープ型のＡＤＣを用いて１回露光のＨＤＲ機能を実現するには、カラムごとに複数のＡＤＣを設けたり、いったんリセットしてから感度やゲインを変更する処理を行ったりしなければならず、回路構成の複雑化やノイズの増大につながってしまう。
　そこで、本開示では、簡易な回路構成でノイズを増やすことなく１回露光のＨＤＲ機能を実現可能な撮像装置を提供するものである。
　上記の課題を解決するために、本開示によれば、第１ゲインに対応する第１参照信号と第１入力信号との信号レベルの比較結果に応じた第１信号を出力する第１比較回路と、
　前記第１ゲインとはゲイン量が異なる第２ゲインに対応する第２参照信号と第２入力信号との比較結果に応じた第２信号を出力する第２比較回路と、
　前記第１信号と前記第１入力信号との信号レベルの比較結果に応じた第３信号と、前記第２信号と前記第２入力信号との比較結果に応じた第４信号とを、互いに異なるタイミングで出力する第３比較回路と、を備える、撮像装置が提供される。
　前記第１参照信号は、時間の経過に応じて第１傾斜で信号レベルが変化する信号期間を含み、
　前記第２参照信号は、時間の経過に応じて前記第１傾斜とは異なる第２傾斜で信号レベルが変化する信号期間を含み、
　前記第１比較回路は、前記第１参照信号と前記第１入力信号との信号レベルが一致すると、前記第１信号の信号レベルを遷移させ、
　前記第２比較回路は、前記第２参照信号と前記第２入力信号との信号レベルが一致すると、前記第２信号の信号レベルを遷移させてもよい。
　前記第１参照信号は、リセットレベルに対応する前記第１傾斜で信号レベルが変化する第１信号期間と、信号レベルに対応する前記第１傾斜で信号レベルが変化する第２信号期間とを有し、
　前記第２参照信号は、リセットレベルに対応する前記第２傾斜で信号レベルが変化する第３信号期間と、信号レベルに対応する前記第２傾斜で信号レベルが変化する第４信号期間とを有してもよい。
　前記第２ゲインは、前記第１ゲインよりもゲイン量が大きく、
　前記第１参照信号は、前記第２参照信号よりも、単位時間当たりの信号変化量が大きくてもよい。
　前記第１比較回路は、リセットレベルに対応する前記第１参照信号と前記第１入力信号との比較結果に応じた前記第１信号と、信号レベルに対応する前記第１参照信号と前記第１入力信号との比較結果に応じた前記第１信号とを、それぞれ異なるタイミングで出力し、
　前記第２比較回路は、リセットレベルに対応する前記第２参照信号と前記第２入力信号との比較結果に応じた前記第２信号と、信号レベルに対応する前記第２参照信号と前記第２入力信号との比較結果に応じた前記第２信号とを、それぞれ異なるタイミングで出力してもよい。
　前記第１参照信号及び前記第２参照信号を生成する参照信号生成回路を備え、
　前記第１比較回路から出力される前記第１信号と、前記第２比較回路から出力される前記第２信号とは、共通の信号線を介して前記第３比較回路に入力されてもよい。
　前記参照信号生成回路は、リセットレベル用の前記第１参照信号、リセットレベル用の前記第２参照信号、信号レベル用の前記第２参照信号、及び信号レベル用の前記第１参照信号の順に出力してもよい。
　前記参照信号生成回路は、リセットレベル用の前記第２参照信号、リセットレベル用の前記第１参照信号、信号レベル用の前記第１参照信号、及び信号レベル用の前記第２参照信号の順に出力してもよい。
　前記第１比較回路は、前記参照信号生成回路が前記第１参照信号を出力する期間内に前記第１入力信号との比較処理を行って前記第１信号を出力し、かつ、前記参照信号生成回路が前記第２参照信号を出力する期間内には前記第１信号の出力を停止し、
　前記第２比較回路は、前記参照信号生成回路が前記第２参照信号を出力する期間内に前記第２入力信号との比較処理を行って前記第２信号を出力し、かつ、前記参照信号生成回路が前記第１参照信号を出力する期間内には前記第２信号の出力を停止してもよい。
　前記第１比較回路は、
　前記第１入力信号が供給されるソースと、前記第１参照信号に応じた電圧が供給されるゲートとを有する第１トランジスタと、
　前記第１トランジスタのゲートに接続され、前記第１参照信号の初期電圧に応じた電荷を保持する第１キャパシタと、
　前記第１トランジスタのゲート及びドレイン間を短絡するか否かを切り替える第１切替器と、
　前記第１トランジスタのドレイン電圧を前記第３比較回路に供給するか否かを切り替える第２切替器と、を有し、
　前記第２比較回路は、
　前記第２入力信号が供給されるソースと、前記第２参照信号に応じた電圧が供給されるゲートとを有する第２トランジスタと、
　前記第２トランジスタのゲートに接続され、前記第２参照信号の初期電圧に応じた電荷を保持する第２キャパシタと、
　前記第２トランジスタのゲート及びドレイン間を短絡するか否かを切り替える第３切替器と、
　前記第２トランジスタのドレイン電圧を前記第３比較回路に供給するか否かを切り替える第４切替器と、を有してもよい。
　前記第２切替器は、前記第１比較回路に前記第１参照信号と前記第１入力信号とが入力される期間内に前記第１トランジスタのドレイン電圧を前記第３比較回路に供給し、かつ、前記第２比較回路に前記第２参照信号と前記第２入力信号とが入力される期間内に前記第１トランジスタのドレインと前記第３比較回路との接続経路を遮断し、
　前記第４切替器は、前記第２比較回路に前記第２参照信号と前記第２入力信号とが入力される期間内に前記第２トランジスタのドレイン電圧を前記第３比較回路に供給し、かつ、前記第１比較回路に前記第１参照信号と前記第１入力信号とが入力される期間内に前記第２トランジスタのドレインと前記第３比較回路との接続経路を遮断してもよい。
　前記第１比較回路は、
　前記第１キャパシタの一端に前記第１参照信号を供給するか否かを切り替える第５切替器と、
　前記第１キャパシタの一端に所定の電圧レベルの基準電圧を供給するか否かを切り替える第６切替器と、を有し、
　前記第２比較回路は、
　前記第２キャパシタの一端に前記第２参照信号を供給するか否かを切り替える第７切替器と、
　前記第２キャパシタの一端に前記基準電圧を供給するか否かを切り替える第８切替器と、を有し、
　前記第１比較回路が前記第１参照信号と前記第１入力信号との信号レベルの比較処理を行っている期間内は、前記第５切替器は前記第１キャパシタの一端に前記第１参照信号を供給し、かつ前記第６切替器は前記第１キャパシタの一端に前記基準電圧を供給せず、かつ前記第７切替器は前記第２キャパシタの一端に前記第２参照信号を供給せず、かつ前記第８切替器は前記第２キャパシタの一端に前記基準電圧を供給し、
　前記第２比較回路が前記第２参照信号と前記第２入力信号との信号レベルの比較処理を行っている期間内は、前記第５切替器は前記第１キャパシタの一端に前記第１参照信号を供給せず、かつ前記第６切替器は前記第１キャパシタの一端に前記基準電圧を供給し、かつ前記第７切替器は前記第２キャパシタの一端に前記第２参照信号を供給し、かつ前記第８切替器は前記第２キャパシタの一端に前記基準電圧を供給しなくてもよい。
　前記第１比較回路は、前記第１キャパシタと前記第１トランジスタのゲートとの接続ノードと、基準電圧ノードとの間に接続される第３キャパシタを有し、
　前記第２比較回路は、前記第２キャパシタと前記第２トランジスタのゲートとの接続ノードと、前記基準電圧ノードとの間に接続される第４キャパシタを有し、
　前記第１キャパシタ、前記第２キャパシタ、前記第３キャパシタ、及び前記第４キャパシタは、キャパシタンスを可変可能であってもよい。
　前記第１比較回路は、前記第１参照信号をバッファリングして前記第１キャパシタの一端に供給する第１バッファを有し、
　前記第２比較回路は、前記第２参照信号をバッファリングして前記第２キャパシタの一端に供給する第２バッファを有してもよい。
　前記第１参照信号及び前記第２参照信号をそれぞれ異なるタイミングで伝送する１本の参照信号線を備え、
　前記第１キャパシタの一端及び前記第２キャパシタの一端には、前記参照信号線が接続されてもよい。
　前記第１キャパシタの一端に前記第１参照信号を供給する第１参照信号線と、
　前記第２キャパシタの一端に前記第２参照信号を供給する第２参照信号線と、を備えてもよい。
　前記第１ゲイン及び前記第２ゲインとはゲイン量が異なる第３ゲインに対応する第３参照信号と第３入力信号との比較結果に応じた第５信号を出力する第４比較回路をさらに備え、
　前記第３比較回路は、前記第１信号と前記第１入力信号との信号レベルの比較結果に応じた第３信号と、前記第２信号と前記第２入力信号との比較結果に応じた第４信号と、前記第５信号と前記第３入力信号との比較結果に応じた第６信号とを、それぞれ異なるタイミングで出力してもよい。
　第１方向及び第２方向に配置されており、それぞれが光電変換を行う画素回路を有する複数の画素と、
　前記第１方向に配置された２以上の前記画素で光電変換された信号に基づく入力信号をデジタル信号に変換するアナログ－デジタル変換器と、を備え、
　前記アナログ－デジタル変換器は、前記第１方向に配置された前記２以上の画素ごとに、前記第１比較回路、前記第２比較回路、及び前記第３比較回路を有してもよい。
　前記画素回路は、
　前記第１比較回路及び前記第２比較回路の比較処理に同期して、光電変換効率を切り替える変換効率切替回路を有し、
　前記変換効率切替回路は、前記第２比較回路が比較処理を行う期間内の光電変換効率を、前記第１比較回路が比較処理を行う期間内の光電変換効率よりも高くしてもよい。
　前記第１比較回路内の前記第１参照信号の初期電圧に応じた電荷を保持する第１キャパシタが配置される第１領域と、
　前記第１比較回路内の前記第１キャパシタ以外の回路素子が配置される第２領域と、
　前記第２比較回路内の前記第２参照信号の初期電圧に応じた電荷を保持する第２キャパシタが配置される第３領域と、
　前記第２比較回路内の前記第２キャパシタ以外の回路素子が配置される第４領域と、
　前記第３比較回路が配置される第５領域と、が前記第２方向の画素ごとに配置され、
　前記第１領域及び前記第２領域は前記第１方向に沿って隣接して配置され、
　前記第３領域及び前記第４領域は前記第１方向に沿って隣接して配置されてもよい。
ＣＭＯＳイメージセンサのシステム構成の概略を模式的に示すブロック図。 画素の回路構成の一例を示す回路図。 ＣＭＯＳイメージセンサの平置型のチップ構造を模式的に示す斜視図。 ＣＭＯＳイメージセンサの積層型の半導体チップ構造を模式的に示す分解斜視図。 アナログ－デジタル変換部の構成の一例を示す図。 参考例に係る比較器の回路構成例を示す図。 参考例に係る比較器の回路動作の一例の説明に供するタイミング図。 参考例に係る比較器における入力トランジスタとして用いられるＰチャネルＭＯＳトランジスタの特性の一例を示す特性図。 バッファを配置した参考例に係る比較器の回路図。 第１の実施形態に係る撮像装置内の比較器の回路図。 図９の比較器のタイミング図。 第２の実施形態に係る撮像装置内の画素と比較器の回路図。 図１１の比較器のタイミング図。 第３の実施形態に係る撮像装置内の比較器の回路図。 図１３の比較器のタイミング図。 第４の実施形態に係る撮像装置内の比較器の回路図。 図１５の比較器のタイミング図。 第５の実施形態に係る撮像装置内の比較器の回路図。 図１７の比較器をカラムごとに配置した例を示す図。 図１７の第１変形例に係る比較器の回路図。 図１９の比較器をカラムごとに配置した例を示す図。 図２０の一変形例であり、基準信号線にもバッファを接続した例を示す図。 図１７の第２変形例に係る比較器の回路図。 第６の実施形態に係る撮像装置内の比較器の回路図。 第７の実施形態に係る撮像装置内の比較器の回路図。 図２４の比較器のタイミング図。 図２４の一変形例に係る比較器の回路図。 図２４又は図２６の比較器をカラムごとに配置した例を示す図。 第８の実施形態に係る比較器の模式的なレイアウト図。 一比較例に係る比較器の模式的なレイアウト図。 車両制御システムの概略的な構成の一例を示すブロック図。 車外情報検出部及び撮像部の設置位置の一例を示す説明図。
　以下、図面を参照して、撮像装置の実施形態について説明する。以下では、撮像装置の主要な構成部分を中心に説明するが、撮像装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
＜本開示に係る技術が適用される撮像装置＞
　本開示に係る技術が適用される撮像装置として、Ｘ－Ｙアドレス方式の撮像装置の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
［ＣＭＯＳイメージセンサの構成例］
　図１は、本開示に係る技術が適用される撮像装置１の一例であるＣＭＯＳイメージセンサのシステム構成の概略を模式的に示すブロック図である。
　本適用例に係るＣＭＯＳイメージセンサ１は、画素アレイ部１１及び当該画素アレイ部１１の周辺回路部を有する構成となっている。画素アレイ部１１は、受光素子を含む画素（画素回路）２０が行方向Ｘ及び列方向Ｙに、即ち、行列状に２次元配置された構成となっている。ここで、行方向Ｘとは、列方向Ｙに延びる各画素行の配列方向を言う。画素２０は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。
　画素アレイ部１１の周辺回路部は、例えば、行選択部１２、アナログ－デジタル変換部１３、信号処理部としてのロジック回路部１４、及び、タイミング制御部１５等によって構成されている。
　画素アレイ部１１において、行列状の画素配列に対し、画素行毎に複数の画素制御線３１（３１1～３１m）が行方向Ｘに配置されている。また、画素列毎に信号線３２（３２1～３２n）が列方向Ｙに配置されている。画素制御線３１は、対応する画素行を駆動するための駆動信号を伝送する。画素制御線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。
　行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、画素２０から画素信号を読み出すために、画素アレイ部１１の画素２０を行単位で順に選択走査する。画素２０から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の画素２０の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　アナログ－デジタル変換部１３は、画素アレイ部１１の画素列に対応して（例えば、画素列毎に）設けられた複数のアナログ－デジタル変換器（ＡＤＣ）の集合から成る。アナログ－デジタル変換部１３は、画素列毎に信号線３２1～３２nの各々を通して出力されるアナログの画素信号を、デジタル信号に変換する列並列型のアナログ－デジタル変換部である。
　アナログ－デジタル変換部１３におけるアナログ－デジタル変換器としては、例えば、参照信号比較型のアナログ－デジタル変換器の一例であるシングルスロープ型アナログ－デジタル変換器を用いることができる。
　信号処理部であるロジック回路部１４は、アナログ－デジタル変換部１３でデジタル化された画素信号の読み出しや所定の信号処理を行う。具体的には、ロジック回路部１４では、所定の信号処理として、例えば、縦線欠陥、点欠陥の補正、又は、信号のクランプ、更には、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などのデジタル信号処理が行われる。ロジック回路部１４は、生成した画像データを、本ＣＭＯＳイメージセンサ１の出力信号ＯＵＴとして後段の装置に出力する。
　タイミング制御部１５は、外部から与えられる同期信号に基づいて、各種のタイミング信号、クロック信号、及び、制御信号等を生成する。そして、タイミング制御部１５は、これら生成した信号を基に、行選択部１２、アナログ－デジタル変換部１３、及び、ロジック回路部１４等の駆動制御を行う。
［画素の回路構成例］
　図２は画素２０の回路構成の一例を示す回路図である。画素２０は、光電変換素子として、例えば、フォトダイオード２１を有している。画素２０は、フォトダイオード２１の他に、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する構成となっている。
　転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとしては、例えばＮチャネルのＭＯＳ型電界効果トランジスタを用いている。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
　この画素２０に対して、先述した画素制御線３１（３１1～３１m）として、複数の画素制御線が同一画素行の各画素２０に対して共通に配線されている。これら複数の画素制御線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の画素制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
　フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
　転送トランジスタ２２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタ２３は、高電位側電源電圧ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
　増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が高電位側電源電圧ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して信号線３２に接続される。
　選択トランジスタ２５は、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が信号線３２に接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２０を選択状態として増幅トランジスタ２４から出力される信号を信号線３２に伝達する。
　尚、上記の回路例では、画素２０として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち、４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
［半導体チップ構造］
　上記の構成のＣＭＯＳイメージセンサ１の半導体チップ構造としては、平置型の半導体チップ構造及び積層型の半導体チップ構造を例示することができる。また、画素構造については、配線層が形成される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることもできるし、表面側から照射される光を取り込む表面照射型の画素構造とすることもできる。
　以下に、平置型の半導体チップ構造及び積層型の半導体チップ構造の概略について説明する。
（平置型の半導体チップ構造）
　図３Ａは、ＣＭＯＳイメージセンサ１の平置型のチップ構造を模式的に示す斜視図である。図３Ａに示すように、平置型の半導体チップ構造は、画素２０が行列状に配置されて成る画素アレイ部１１と同じ半導体基板４１上に、画素アレイ部１１の周辺回路部の各構成要素を形成した構造となっている。具体的には、画素アレイ部１１と同じ半導体基板４１上に、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５等が形成されている。１層目の半導体基板４１の例えば左右両端部には、外部接続用や電源用のパッド４２が設けられている。
（積層型の半導体チップ構造）
　図３Ｂは、ＣＭＯＳイメージセンサ１の積層型の半導体チップ構造を模式的に示す分解斜視図である。図３Ｂに示すように、積層型の半導体チップ構造、所謂、積層構は、１層目の半導体チップ４３及び２層目の半導体チップ４４の少なくとも２つの半導体チップが積層された構造となっている。
　この積層型の半導体チップ構造において、１層目の半導体チップ４３は、光電変換素子（例えば、フォトダイオード２１）を含む画素２０が行列状に２次元配置されて成る画素アレイ部１１が形成された画素チップである。１層目の半導体チップ４３の例えば左右両端部には、外部接続用や電源用のパッド４２が設けられている。
　２層目の半導体チップ４４は、画素アレイ部１１の周辺回路部、即ち、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５等が形成された回路チップである。尚、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５の配置については、一例であって、この配置例に限られるものではない。
　１層目の半導体チップ４３上の画素アレイ部１１と、２層目の半導体チップ４４上の周辺回路部とは、Ｃｕ－Ｃｕ接合を含む金属－金属接合、シリコン貫通電極（Through Silicon Via：ＴＳＶ）、マイクロバンプ等から成る接合部４５，４６を介して電気的に接続される。
　上述した積層型の半導体チップ構造によれば、１層目の半導体チップ４３には画素アレイ部１１の作製に適したプロセスを適用でき、２層目の半導体チップ４４には回路部分の作製に適したプロセスを適用できる。これにより、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができる。これにより、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができる。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。
［アナログ－デジタル変換部の構成例］
　続いて、アナログ－デジタル変換部１３の構成の一例について説明する。ここでは、アナログ－デジタル変換部１３の各アナログ－デジタル変換器として、シングルスロープ型のアナログ－デジタル変換器を用いることとする。
　アナログ－デジタル変換部１３の構成の一例を図４に示す。ＣＭＯＳイメージセンサ１において、アナログ－デジタル変換部１３は、画素アレイ部１１の各画素列に対応して設けられた複数のシングルスロープ型のアナログ－デジタル変換器の集合から成る。ここでは、ｎ列目のシングルスロープ型のアナログ－デジタル変換器３３を例に挙げて説明する。
　アナログ－デジタル変換器３３は、比較器３４及びカウンタ３５を有する回路構成となっている。そして、シングルスロープ型のアナログ－デジタル変換器３３では、参照信号生成回路１６で生成される参照信号が用いられる。参照信号生成回路１６は、例えば、デジタル－アナログ変換器（ＤＡＣ）から成り、時間の経過に応じてレベル（電圧）が単調減少する傾斜状波形（所謂、ランプ波）の参照信号ＶRAMPを生成し、画素列毎に設けられた比較器３４に基準信号として与える。
　比較器３４は、画素２０から読み出されるアナログの画素信号ＶVSLを比較入力とし、参照信号生成回路１６で生成されるランプ波の参照信号ＶRAMPを基準入力とし、両信号を比較する。そして、比較器３４は、例えば、参照信号ＶRAMPが画素信号ＶVSLよりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照信号ＶRAMPが画素信号ＶVSL以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、比較器３４は、画素信号ＶVSLの信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。
　カウンタ３５には、比較器３４に対する参照信号ＶRAMPの供給開始タイミングと同じタイミングで、タイミング制御部１５からクロック信号ＣＬＫが与えられる。そして、カウンタ３５は、クロック信号ＣＬＫに同期してカウント動作を行うことによって、比較器３４の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。カウンタ３５のカウント結果（カウント値）は、アナログの画素信号ＶVSLをデジタル化したデジタル値として、ロジック回路部１４へ供給される。
　上述したシングルスロープ型のアナログ－デジタル変換器３３の集合から成るアナログ－デジタル変換部１３によれば、参照信号生成回路１６で生成されるランプ波の参照信号ＶRAMPと、画素２０から信号線３２を通して読み出されるアナログの画素信号ＶVSLとの大小関係が変化するまでの時間情報からデジタル値を得ることができる。
　尚、上記の例では、アナログ－デジタル変換部１３として、画素アレイ部１１の画素列に対して１対１の対応関係でアナログ－デジタル変換器３３が配置されて成る構成を例示したが、複数の画素列を単位としてアナログ－デジタル変換器３３が配置されて成る構成とすることも可能である。
［アナログ－デジタル変換器の比較器について］
　上述したシングルスロープ型のアナログ－デジタル変換器３３において、比較器３４としては、一般的に、差動アンプ構成の比較器が用いられる。しかし、差動アンプ構成の比較器の場合、画素の負荷電流源と比較器の電流源を別々に用意する必要があり、従って、アナログ－デジタル変換器３３の消費電力、ひいては、ＣＭＯＳイメージセンサ１の消費電力が削減しにくいという問題がある。
　これに対し、ソース電極にアナログの画素信号が入力され、ゲート電極に所定の参照信号が入力されるＰチャネルＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを設け、比較器の電流源として、画素（画素回路）の負荷電流源を共用する構成の従来技術がある（例えば、特許文献１参照）。かかる従来技術によれば、画素回路と別途に比較器にも電流源を設ける構成の場合と比較して、消費電力を低減できる。
　しかしながら、従来技術の上記の接続構成では、アナログの画素信号と所定の参照信号とが一致する際に、ＰチャネルＭＯＳトランジスタのドレイン電圧は、画素信号のレベルに応じて変動してしまうため、比較器の比較結果が反転するタイミングが、画素信号と参照信号とが一致する理想的なタイミングからずれてしまうことがある。この反転タイミングの誤差に起因して、画素信号をアナログ－デジタル変換したデジタル信号に誤差や非線形性が生じ、画像データの画質が低下するという問題がある。
［参考例に係る比較器］
　上記の従来技術の問題点を解決するための比較器について、参考例に係る比較器として以下に説明する。
（参考例に係る比較器の回路構成例）
　参考例に係る比較器の回路構成例を図５に示す。ここでは、図面の簡略化のために、１画素列分の回路構成について図示している。
　図５に示すように、参考例に係る比較器３４は、容量素子Ｃ11、オートゼロスイッチＳＷAZ、入力トランジスタＰＴ11、入力側負荷電流源Ｉ11、容量素子Ｃ12、入力側クランプトランジスタＰＴ13、入力側クランプトランジスタＮＴ11、出力トランジスタＰＴ12、出力側負荷電流源Ｉ12、及び、出力側クランプトランジスタＮＴ12を備える構成となっている。
　入力トランジスタＰＴ11は、ＰチャネルのＭＯＳトランジスタから成り、信号線３２と入力側負荷電流源Ｉ11との間に接続されている。具体的には、入力トランジスタＰＴ11のソース電極が信号線３２に接続され、ドレイン電極が入力側負荷電流源Ｉ11の一端に接続されている。これにより、入力トランジスタＰＴ11のソース電極には、信号線３２を通してアナログの画素信号ＶVSLが入力される。入力トランジスタＰＴ11のバックゲートとソース電極とは、バックゲート効果を抑制するために短絡してもよい。
　入力側負荷電流源Ｉ11の他端は、低電位側電源、例えばグランドＧＮＤに接続されている。入力側負荷電流源Ｉ11は、入力トランジスタＰＴ11と信号線３２との直列接続回路に対して一定の電流を供給する。
　容量素子Ｃ11は、ランプ波の参照信号ＶRAMPの入力端子Ｔ11と入力トランジスタＰＴ11のゲート電極との間に接続されており、参照信号ＶRAMPに対する入力容量となり、オフセットを吸収する。これにより、入力トランジスタＰＴ11には、アナログの画素信号ＶVSLが信号線３２を通してソース電極に入力され、ランプ波の参照信号ＶRAMPが容量素子Ｃ11を介してゲート電極に入力されることになる。
　入力トランジスタＰＴ11は、ゲート電極に入力されるランプ波の参照信号ＶRAMPと、ソース電極に入力されるアナログの画素信号ＶVSLとの差、即ち、入力トランジスタＰＴ11のゲート－ソース間電圧Ｖgsを増幅し、ドレイン電極からドレイン電圧Ｖdとして出力する。
　オートゼロスイッチＳＷAZは、入力トランジスタＰＴ11のゲート電極とドレイン電極との間に接続され、図１に示すタイミング制御部１５から入力端子Ｔ12を介して入力される駆動信号ＡＺによってオン（閉）／オフ（開）の制御が行われる。オートゼロスイッチＳＷAZは、オン状態になることにより、入力トランジスタＰＴ11のゲート電極とドレイン電極との間を短絡するオートゼロ（初期化動作）を行う。オートゼロスイッチＳＷAZについては、Ｐチャネル又はＮチャネルのＭＯＳトランジスタを用いて構成することができる。
　容量素子Ｃ12は、入力トランジスタＰＴ11に対して並列に接続されている。具体的には、容量素子Ｃ12の一端が入力トランジスタＰＴ11のソース電極に接続され、容量素子Ｃ12の他端が入力トランジスタＰＴ11のドレイン電極に接続されている。容量素子Ｃ12は、帯域制限容量である。
　入力側クランプトランジスタＰＴ13は、例えば、ＰチャネルのＭＯＳトランジスタから成り、入力トランジスタＰＴ11のソース電極とドレイン電極との間に接続されている。入力側クランプトランジスタＰＴ13は、ゲート電極とソース電極とが共通に接続されたダイオード接続の構成となっており、入力トランジスタＰＴ11が非導通状態のときの入力トランジスタＰＴ11のドレイン電圧の低下を抑制する作用をなす。
　入力側クランプトランジスタＮＴ11は、ＮチャネルのＭＯＳトランジスタから成り、ドレイン電極が入力トランジスタＰＴ11のソース電極に接続され、ソース電極が入力トランジスタＰＴ11のドレイン電極に接続されている。入力側クランプトランジスタＮＴ11のゲート電極には、所定のバイアス電圧ｂｉａｓ１が印加される。
　入力側クランプトランジスタＮＴ11は、ゲート電極に所定のバイアス電圧ｂｉａｓ１が印加される。これにより、信号線３２の電圧に関わりなく、入力トランジスタＰＴ11のドレイン電圧Ｖdの下限を制限し、ドレイン電流の供給停止を直接的に防止することができる。
　出力トランジスタＰＴ12は、例えば、ＰチャネルのＭＯＳトランジスタから成り、信号線３２と出力側負荷電流源Ｉ12との間に接続されている。具体的には、出力トランジスタＰＴ12のソース電極が信号線３２に接続され、ドレイン電極が出力側負荷電流源Ｉ12の一端に接続されている。これにより、出力トランジスタＰＴ12のソース電極には、信号線３２を通して画素信号ＶVSLが入力される。出力トランジスタＰＴ12のバックゲートとソース電極とは、バックゲート効果を抑制するために短絡してもよい。
　出力側負荷電流源Ｉ12の他端は、低電位側電源、例えばグランドＧＮＤに接続されている。出力側負荷電流源Ｉ12は、出力トランジスタＰＴ12と信号線３２との直列接続回路に対して一定の電流を供給する。
　出力トランジスタＰＴ12のゲート電極は、入力トランジスタＰＴ11のドレイン電極に接続されている。これにより、出力トランジスタＰＴ12のゲート電極には、入力トランジスタＰＴ11のドレイン電圧が入力される。
　出力トランジスタＰＴ12は、信号線３２を通してソース電極に入力されるアナログの画素信号ＶVSLと、ゲート電極に入力される入力トランジスタＰＴ11のドレイン電圧Ｖdとの電圧差が所定の閾値電圧を超えるか否かを示す信号ＯＵＴを、アナログの画素信号ＶVSLとランプ波の参照信号ＶRAMPとの比較結果として、ドレイン電極から出力端子Ｔ13を通して出力する。
　出力側クランプトランジスタＮＴ12は、ＮチャネルのＭＯＳトランジスタから成り、ドレイン電極が出力トランジスタＰＴ12のソース電極に接続され、ソース電極が出力トランジスタＰＴ12のドレイン電極に接続されている。出力側クランプトランジスタＮＴ12のゲート電極には、所定のバイアス電圧ｂｉａｓ２が印加される。ＮチャネルのＭＯＳトランジスタから成る出力側クランプトランジスタＮＴ12は、出力トランジスタＰＴ12のドレイン電圧の下限を制限することができる。
　上述したように、参考例に係る比較器３４は、比較器３４の電流源として、信号線３２に電流を供給する負荷電流源Ｉ11及び負荷電流源Ｉ12を共用した回路構成となっている。この回路構成の比較器３４によれば、アナログ－デジタル変換器３３の消費電力、ひいては、ＣＭＯＳイメージセンサ１の低消費電力化を図ることができる。すなわち、参考例に係る比較器３４は、超低消費電力型の比較器である。
　更に、参考例に係る比較器３４において、入力トランジスタＰＴ11が、ドレイン－ソース間電圧を出力トランジスタＰＴ12のゲート－ソース間に供給するため、アナログの画素信号ＶVSLの変化とランプ波の参照信号ＶRAMPの変化とが一致するタイミングで比較結果を反転させることができる。これにより、反転タイミングの誤差に起因する非線形性を低減し、画像データの画質を向上させることができる。
（比較器の回路動作例）
　続いて、上記の基本形の回路構成を有する比較器３４の回路動作の一例について説明する。図６は、参考例に係る比較器３４の回路動作の一例の説明に供するタイミング図である。図６のタイミング図には、アナログの画素信号ＶVSL、ランプ波の参照信号ＶRAMP、入力トランジスＰＴ11のドレイン電圧Ｖd、比較器３４の比較結果ＣＯＭＰ、及び、オートゼロスイッチＳＷAZの駆動信号ＡＺの各波形のタイミング関係を示している。
　アナログ－デジタル変換（ＡＤ変換）の開始直前の時刻ｔ1で、オートゼロスイッチＳＷAZの駆動信号ＡＺが、所定のオートゼロ期間に亘ってアクティブ状態（高レベル状態）になる。これにより、オートゼロスイッチＳＷAZが、駆動信号ＡＺに応答してオン（閉）状態となり、入力トランジスＰＴ11のゲート電極とドレイン電極とを短絡し、比較器３４の初期化動作、即ち、オートゼロ動作を行う。
　オートゼロ動作後、時刻ｔ2で、参照信号生成回路１６から参照信号ＶRAMPの出力が開始される。参照信号ＶRAMPは、時間の経過に応じてレベル（電圧）が単調減少するランプ波の信号である。
　ところで、ＣＭＯＳイメージセンサ１では、一般的に、画素２０のリセット動作時のノイズを除去するために、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）によるノイズ除去処理が行われる。このため、画素２０からは、画素信号として、例えば、リセットレベル（第１モード）ＶVSL_P及び信号レベル（第２モード）ＶVSL_Dが読み出される。
　リセットレベルＶVSL_Pは、画素２０のフローティングディフュージョンＦＤをリセットしたときの当該フローティングディフュージョンＦＤの電位に応じた信号線３２の電位に相当する。信号レベルＶVSL_Dは、フォトダイオード２１での光電変換によって得られる電位、即ち、フォトダイオード２１に蓄積された電荷をフローティングディフュージョンＦＤへ転送したときの当該フローティングディフュージョンＦＤの電位に応じた信号線３２の電位に相当する。
　時刻ｔ3で、時間の経過に応じて電圧が徐々に減少する参照信号ＶRAMPが、オートゼロ動作時に定まる図示しないオフセット電圧を介して、リセットレベルＶVSL_Pと交差するものとする。ここで、時刻ｔ3での入力トランジスＰＴ11のドレイン電圧ＶdをＶd_pとし、ドレイン電圧Ｖd_p未満を低レベルとし、ドレイン電圧Ｖd_p以上を高レベルとすると、入力トランジスＰＴ11のドレイン電圧Ｖdは、時刻ｔ3付近で低レベルから高レベルに反転する。
　その後、参照信号ＶRAMPの初期化が行われ、時刻ｔ4から再び、参照信号ＶRAMPが徐々に低下を開始する。一方、画素２０では、フォトダイオード２１からフローティングディフュージョンＦＤへ電荷が転送され、画素信号として信号レベルＶVSL_Dが出力される。この信号レベルＶVSL_Dは、リセットレベルＶVSL_PよりもΔＶだけ低いレベルとする。
　そして、時刻ｔ5で、時間の経過に応じて電圧が徐々に減少する参照信号ＶRAMPが、オートゼロ動作時に定まる図示しないオフセット電圧を介して、信号レベルＶVSL_Dと交差するものとする。ここで、時刻ｔ5での入力トランジスＰＴ11のドレイン電圧ＶdをＶd_dとする。このドレイン電圧Ｖd_dは、ドレイン電圧Ｖd_pよりもΔＶだけ低い値となる。すなわち、時刻ｔ5でのドレイン電圧Ｖd_dは、そのときの画素信号である信号レベルＶVSL_Dが低いほど、低い値となる。
　入力トランジスＰＴ11のドレイン電圧Ｖd_dが、リセットレベルＶVSL_Pの変換時のドレイン電圧Ｖd_pよりもΔＶだけ降下している。従来技術では、このドレイン電圧Ｖdが反転したと判定されるのは、時刻ｔ5の後の時刻ｔ6となる。このため、仮に、このドレイン電圧Ｖd_pを、比較器３４の比較結果ＣＯＭＰの生成のために用いると、比較結果ＣＯＭＰが反転するタイミング（時刻ｔ6付近）は、参照信号ＶRAMPが信号レベルＶVSL_Dと交差する理想的なタイミング（時刻ｔ5付近）からずれてしまう。この結果、アナログ－デジタル変換器３３において、リニアリティ誤差やオフセットが生じ、この誤差に起因して画像データの画質が低下してしまうおそれがある。
　これに対して、参考例に係る比較器３４では、入力トランジスタＰＴ11の後段に出力トランジスタＰＴ12が設けられ、入力トランジスタＰＴ11のソース電極及びドレイン電極が、出力トランジスタＰＴ12のソース電極及びゲート電極に接続されている。この接続により、入力トランジスタＰＴ11のドレイン－ソース間電圧Ｖdsが、出力トランジスタＰＴ12にそのゲート－ソース間電圧として入力される。
　図６のタイミング図に例示したように、オートゼロ動作時に定まる図示しないオフセット電圧を介して、参照信号ＶRAMPが画素信号ＶVSLと交差する時刻ｔ3及び時刻ｔ5において、画素信号ＶVSLの電圧降下量ΔＶは、入力トランジスＰＴ11のドレイン電圧Ｖdの電圧降下量と同一である。このため、これらのタイミングにおいて、ドレイン－ソース間電圧Ｖdsは同一の値となる。このとき（即ち、時刻ｔ3及び時刻ｔ5）のドレイン－ソース間電圧Ｖdsの値は、オートゼロ時と同じになる。入力トランジスＰＴ11のドレイン－ソース間電圧Ｖdsは、出力トランジスタＰＴ12のゲート－ソース間電圧であるため、時刻ｔ3付近及び時刻ｔ5付近で、出力トランジスタＰＴ12のドレイン電圧が反転する。
　比較器３４の比較結果ＣＯＭＰの反転タイミングが、参照信号ＶRAMPが信号レベルＶVSL_Dと交差する理想的なタイミングに応じているため、反転タイミングの誤差が抑制される。これにより、入力トランジスＰＴ11のドレイン電圧Ｖd_pのみを比較結果ＣＯＭＰの生成のために用いる場合と比較して、リニアリティ誤差やオフセットを小さくして、画像データの画質を向上させることができる。
　続いて、時刻ｔ3及び時刻ｔ5で、入力トランジスＰＴ11のドレイン電圧Ｖdの電圧降下量ΔＶが、入力トランジスＰＴ11のソース電極に入力される画素信号ＶVSLの電圧降下量と同一になる理由について説明する。
　図７は、参考例に係る比較器３４における入力トランジスＰＴ11として用いられるＰチャネルＭＯＳトランジスタの特性の一例を示す特性図である。図７の特性図において、縦軸は、ドレイン電流であり、横軸は、ドレイン－ソース間電圧である。また、破線は、線形領域と飽和領域との境界を示している。
　一般的に、ＰチャネルＭＯＳトランジスタは、オートゼロ時に飽和領域で動作するように動作点が定められる。ＰチャネルＭＯＳトランジスタの飽和領域のドレイン電流Ｉdは、次式（１）によって表される。
　　Ｉd＝（１／２）・μＣOX（Ｗ／Ｌ）・（ＶGS－Ｖth）2（１＋λＶds）・・・（１）
　ここで、μは、電子の移動度であり、ＣOXは、ＭＯＳキャパシタの単位面積当たりの容量であり、Ｗは、ゲート幅であり、Ｌは、ゲート長であり、Ｖthは、閾値電圧であり、λは、所定の係数である。
　入力トランジスＰＴ11は、ＰチャネルＭＯＳトランジスタであるから、飽和領域において、式（１）が成立する。このとき入力トランジスＰＴ11のドレイン電流Ｉdは、入力側負荷電流源Ｉ11が供給する一定の値Ｉd1である。また、電子移動度μ、単位容量ＣOX、ゲート幅Ｗ、ゲート長Ｌ、閾値電圧Ｖth、及び、係数λは、一定の値である。
　また、オートゼロ動作時に定まる図示しないオフセット電圧を介して、入力トランジスタＰＴ11のゲート電極に入力される参照信号ＶRAMPが、ソース電極に入力される画素信号ＶVSLと交差すると言うとき、ゲート－ソース間電圧Ｖgsは、オートゼロ時に定まる一定の値である。
　従って、オートゼロ動作時に定まる図示しないオフセット電圧を介して、入力トランジスタＰＴ11のゲート電極に入力される参照信号ＶRAMPが、ソース電極に入力される画素信号ＶVSLと交差するときは、式（１）より、ドレイン－ソース間電圧Ｖdsも一定の値となる。その一定のドレイン－ソース間電圧をＶds1とすると、時刻ｔ3及び時刻ｔ5において次式（２），（３）が成立する。
　　　Ｖds1＝ＶVSL_P－Ｖd_p　　　　　　・・・（２）
　　　Ｖds1＝ＶVSL_D－Ｖd_d　　　　　　・・・（３）
　式（２）及び式（３）からドレイン－ソース間電圧Ｖds1を消去すると、次の式（４）が得られる。
　　　ＶVSL_P－ＶVSL_D＝Ｖd_p－Ｖd_d　　・・・（４）
　尚、ＰチャネルＭＯＳトランジスタをオートゼロ時に線形領域となるように動作点を定めた場合、式（１）は違う形となるが、式（４）は同様に成り立つ。
　式（４）より、入力トランジスタＰＴ11のドレイン電圧Ｖdの電圧降下量ΔＶは、そのソース電極に入力される画素信号ＶVSLの電圧降下量と同一になる。従って、図６のタイミング図に例示したタイミング関係が得られる。
（バッファのノイズについて）
　シングルスロープ型のアナログ－デジタル変換器では、各画素列の比較器に供給されるランプ波の参照信号ＶRAMPの駆動力を上げ、出力インピーダンスを下げることを目的として、オフセットを吸収するための容量素子Ｃ11の前にバッファを配置する場合がある。このとき、バッファのノイズが比較器に悪影響を与えるおそれがある。このため、例えば差動アンプ構成の従来型の比較器では、図８のバッファ５０に示すように、バッファ５０の出力端を画素列間に接続し、バッファ５０のノイズを平均化することで低減させていた。
　ところが、上記の参考例に係る超低消費電力型の比較器３４では、キックバックが大きいため、他の画素列への干渉、具体的には、ストリーキング（筋状のノイズ）を避けるために、図８に×印で示すように、バッファ５０の出力端を画素列間で接続することができない。その結果、バッファ５０のノイズを画素列間で平均化することができないため、バッファ５０のノイズが減衰されずに残り、比較器３４全体のノイズが悪化することになる。ここで、「キックバック」とは、電荷が注入される、又は、電荷が引かれることに伴って電位が変動する（揺れる）現象である。
　尚、ここでは、アナログ－デジタル変換部１３に悪影響を与えるノイズについて、容量素子Ｃ11の前に配されるバッファ５０のノイズを例に挙げて、その問題点について説明したが、アナログ－デジタル変換部１３に悪影響を与えるノイズは、バッファ５０のノイズに限られるものではない。例えば、容量素子Ｃ11の前にバッファ５０が配されない場合であっても、ランプ波の参照信号ＶRAMPに乗る参照信号生成回路１６のノイズに対しても、画像データの画質において問題とされることがある。
　（第１の実施形態）
　第１の実施形態に係る撮像装置１は、ＨＤＲ機能を備えており、１回の露光で感度（ゲイン）を変えて複数回の撮像を行って得られた画像を合成する。このとき、撮像結果をＡＤ変換した画像データにノイズが乗らないように回路的な工夫を施している。
　図９は第１の実施形態に係る撮像装置１内の比較器３４の回路図である。図９の比較器３４は、第１比較回路５１と、第２比較回路５２と、第３比較回路５３と、第１電流源５４と、第２電流源５５とを有する。
　第１比較回路５１は、第１ゲインに対応する第１参照信号と第１入力信号との信号レベルの比較結果に応じた第１信号を出力する。本明細書では、第１ゲインをロウゲイン（ＬＧ：Low Gain）と呼ぶことがある。第１参照信号は、参照信号生成回路１６から参照信号線ＲＡＭＰで供給される第１ゲインＬＧに対応する参照信号である。第１入力信号は、信号線（ＶＳＬ）３２を介して画素から供給される、第１ゲインＬＧに対応する画素信号である。第１比較回路５１の内部構成は後述する。
　第２比較回路５２は、第１ゲインＬＧとはゲイン量が異なる第２ゲインＨＧに対応する第２参照信号と第２入力信号との比較結果に応じた第２信号を出力する。本明細書では、第２ゲインＨＧをハイゲイン（ＨＧ：High Gain）と呼ぶことがある。第２参照信号は、参照信号生成回路１６から参照信号線ＲＡＭＰで供給される第２ゲインＨＧに対応する参照信号である。第２入力信号は、信号線３２を介して画素から供給される、第２ゲインＨＧに対応する画素信号である。第２比較回路５２の内部構成は後述する。
　図９の例では、第１参照信号と第２参照信号は、共通の参照信号線ＲＡＭＰを介して参照信号生成回路１６から供給される。また、第１比較回路５１から出力される第１信号と、２比較回路５２から出力される第２信号とは、共通の配線ＣＰｏｕｔ１を介して、第３比較回路５３に入力される。
　第３比較回路５３は、第１信号と第１入力信号との信号レベルの比較結果に応じた第３信号と、第２信号と第２入力信号との比較結果に応じた第４信号とを、互いに異なるタイミングで出力する。第３信号と第４信号は、共通の配線ＣＰｏｕｔ２を介して出力される。この配線ＣＰｏｕｔ２を介して、第３信号と第４信号は、図４に示すカウンタ３５に入力される。
　第１比較回路５１の出力ノードと第２比較回路５２の出力ノードはいずれも、第３比較回路５３の入力ノードに接続されるとともに、第１電流源５４の一端に接続されている。第１電流源５４の他端は接地ノードに接続されている。第３比較回路５３の出力配線ＣＰｏｕｔ２は、第２電流源５５の一端に接続されている。第２電流源５５の他端は接地ノードに接続されている。
　図９の比較器３４のうち、第１比較回路５１と第２比較回路５２は一段目の比較部を構成し、第３比較回路５３は二段目の比較部を構成している。第１比較回路５１と第２比較回路５２は交互に動作し、第３比較回路５３は第１比較回路５１と第２比較回路５２の比較動作に合わせて、比較動作を行う。
　図４に示す参照信号生成回路１６は、第１比較回路５１が比較動作を行うタイミングに合わせて第１参照信号を参照信号線ＲＡＭＰに供給し、第２比較回路５２が比較動作を行うタイミングに合わせて第２参照信号を参照信号線ＲＡＭＰに供給する。
　第１参照信号は、時間の経過に応じて第１傾斜で信号レベルが変化する信号期間を含んでいる。第２参照信号は、時間の経過に応じて第１傾斜とは異なる第２傾斜で信号レベルが変化する信号期間を含んでいる。第１傾斜は、第２傾斜よりも急峻であり、第１参照信号の信号レベルの変化量は第２参照信号の信号レベルの変化量よりも大きい。
　第１比較回路５１は、第１参照信号の信号レベルと第１入力信号の信号レベルの差分に応じた第１信号を出力する。第２比較回路５２は、第２参照信号の信号レベルと第２入力信号の信号レベルの差分に応じた第２信号を出力する。
　より詳細には、第１参照信号は、リセットレベルに対応する第１傾斜で信号レベルが変化する第１信号期間ＬＧ＿ＲＳＴと、信号レベルに対応する第１傾斜で信号レベルが変化する第２信号期間ＬＧ＿ＳＩＧとを有する。第２参照信号は、リセットレベルに対応する第２傾斜で信号レベルが変化する第３信号期間ＨＧ＿ＲＳＴと、信号レベルに対応する第２傾斜で信号レベルが変化する第４信号期間ＨＧ＿ＳＩＧとを有する。
　第２ゲインＨＧは、第１ゲインＬＧよりもゲイン量が大きいため、第２傾斜は第１傾斜よりも緩やかであり、第２参照信号の単位時間当たりの信号変化量は、第１参照信号の単位時間当たりの信号変化量よりも小さい。
　第１比較回路５１は、リセットレベルに対応する第１参照信号と第１入力信号との比較結果に応じた第１信号と、信号レベルに対応する第１参照信号と第１入力信号との比較結果に応じた第１信号とを、それぞれ異なるタイミングで出力する。
　第２比較回路５２は、リセットレベルに対応する第２参照信号と第２入力信号との比較結果に応じた第２信号と、信号レベルに対応する第２参照信号と第２入力信号との比較結果に応じた第２信号とを、それぞれ異なるタイミングで出力する。
　第１比較回路５１は、参照信号生成回路１６が第１参照信号を出力する期間内に第１入力信号との比較処理を行って第１信号を出力し、かつ、参照信号生成回路１６が第２参照信号を出力する期間内には第１信号の出力を停止する。
　第２比較回路５２は、参照信号生成回路１６が第２参照信号を出力する期間内に第２入力信号との比較処理を行って第２信号を出力し、かつ、参照信号生成回路１６が第１参照信号を出力する期間内には第２信号の出力を停止する。
　第１比較回路５１は、入力トランジスタＱ１と、容量素子ＡＺＣ１と、オートゼロスイッチＡＺＳＷ１と、遮断スイッチＳＴＳＷ１とを有する。
　入力トランジスタＱ１は、ＰチャネルのＭＯＳトランジスタであり、そのソースには信号線３２が接続されている。入力トランジスタＱ１のゲートと参照信号線ＲＡＭＰとの間には容量素子ＡＺＣ１が接続されている。入力トランジスタＱ１のゲートとドレインとの間にはオートゼロスイッチＡＺＳＷ１が接続されている。入力トランジスタＱ１のドレインと第１比較回路５１の出力ノードとの間には遮断スイッチＳＴＳＷ１が接続されている。
　オートゼロスイッチＡＺＳＷ１は、第１参照信号の信号レベルが第１傾斜で変化し始める直前の初期電圧のタイミングに合わせてオンし、初期電圧に応じた電荷を容量素子ＡＺＣ１に保持する。遮断スイッチＳＴＳＷ１は、第１比較回路５１の出力ノードをローレベルに遷移する速度（以下、応答速度）を向上させるために設けられている。
　第２比較回路５２は、入力トランジスタＱ２と、容量素子ＡＺＣ２と、オートゼロスイッチＡＺＳＷ２と、遮断スイッチＳＴＳＷ２とを有する。
　入力トランジスタＱ２は、ＰチャネルのＭＯＳトランジスタであり、そのソースには信号線３２が接続されている。入力トランジスタＱ２のゲートと参照信号線ＲＡＭＰとの間には容量素子ＡＺＣ２が接続されている。入力トランジスタＱ２のゲートとドレインとの間にはオートゼロスイッチＡＺＳＷ２が接続されている。入力トランジスタＱ２のドレインと第２比較回路５２の出力ノードとの間には遮断スイッチＳＴＳＷ２が接続されている。
　オートゼロスイッチＡＺＳＷ２は、第２参照信号の信号レベルが第２傾斜で変化し始める直前の初期電圧のタイミングに合わせてオンし、初期電圧に応じた電荷を容量素子ＡＺＣ２に保持する。遮断スイッチＳＴＳＷ２は、第２比較回路５２の出力ノードをローレベルに遷移する速度（以下、応答速度）を向上させるために設けられている。
　第３比較回路５３は、入力トランジスタＱ３を有する。入力トランジスタＱ３は、例えばＰチャネルのＭＯＳトランジスタであり、そのゲートは第１比較回路５１のドレイン及び第２比較回路５２のドレインにつながる出力配線ＣＰｏｕｔ１に接続されている。入力トランジスタＱ３のドレインは信号線３２に接続され、ソースは比較器３４の出力配線ＣＰｏｕｔ２に接続されている。
　この他、図９の比較器３４は、帯域制限容量Ｃ１を有していてもよい。帯域制限容量Ｃ１は、信号線３２と第１比較回路５１及び第２比較回路５２の出力ノードとの間に接続されている。帯域制限容量Ｃ１を設けることで、遮断周波数以上のノイズ成分を制限することができる。
　この他、図９の比較器３４は、第１クランプトランジスタＱ４と第２クランプトランジスタＱ５を有していてもよい。第１クランプトランジスタＱ４と第２クランプトランジスタＱ５は、ＮチャネルのＭＯＳトランジスタである。第１クランプトランジスタＱ４のドレインは信号線３２に接続され、そのソースは第１比較回路５１及び第２比較回路５２の出力配線ＣＰｏｕｔ１に接続されている。第２クランプトランジスタＱ５のドレインは信号線３２に接続され、そのソースは第３比較回路５３の出力配線ＣＰｏｕｔ２に接続されている。第１クランプトランジスタＱ４と第２クランプトランジスタＱ５は、入力トランジスタＱ１、Ｑ２がオフのときに、そのドレイン電圧の低下を抑制するために設けられる。
　また、図９の比較器３４は、第３クランプトランジスタＱ６を有していてもよい。第３クランプトランジスタＱ６は、例えばＰチャネルのＭＯＳトランジスタであり、ゲートとドレインが短絡されている。
　この他、図９の第３比較回路５３は、比較出力スイッチＣＳＷを有していてもよい。比較出力スイッチＣＳＷは、第３比較回路５３の出力配線ＣＰｏｕｔ２と信号線３２とを短絡するか否かを切り替える。比較出力スイッチＣＳＷは、参照信号線ＲＡＭＰのタイミングに合わせて、一時的にオンする。
　図１０は図９の比較器３４のタイミング図である。図１０は、ＨＤＲ機能を実現しながら比較処理を行う例を示している。
　参照信号生成回路１６は、第１ゲインＬＧのリセットレベルＬＧ＿ＲＳＴ用の第１参照信号、第２ゲインＨＧのリセットレベルＨＧ＿ＲＳＴ用の第２参照信号、第２ゲインＨＧの信号レベルＨＧ＿ＳＩＧ用の第２参照信号、及び第１ゲインＬＧの信号レベルＬＧ＿ＳＩＧ用の第１参照信号を順に参照信号線ＲＡＭＰに供給する。
　図１０のタイミング図は、暗所を撮像した例を示している。暗所を撮像すると、信号線３２上の信号電圧（第１入力信号と第２入力信号）ＶＳＬは、リセットレベルでも信号レベルでもほとんど同一の電圧レベルである。図１０では、信号電圧ＶＳＬを実線、第１比較回路５１の出力配線ＣＰｏｕｔ１を破線、第２比較回路５２の出力配線ＣＰｏｕｔ２を一点鎖線で図示している。
　時刻ｔ１で画素２０内のリセットトランジスタ２３がオンし、画素２０はリセットレベルに応じた画素信号を、対応する信号線３２に出力する。時刻ｔ１～ｔ２の期間内に、第１比較回路５１内のオートゼロスイッチＡＺＳＷ１と遮断スイッチＳＴＳＷ１がオンする。このとき、第２比較回路５２内のオートゼロスイッチＡＺＳＷ２と遮断スイッチＳＴＳＷ２はオフである。また、第３比較回路５３内の比較出力スイッチＣＳＷがオンする。これにより、第１比較回路５１内の容量素子ＡＺＣ１には、第１ゲインＬＧのリセットレベルＬＧ＿ＲＳＴ用の初期電圧に応じた電荷が保持される。このとき、第１比較回路５１内の遮断スイッチＳＴＳＷ１がオンして第１電流源５４の電流が入力トランジスタＱ１に供給される。
　時刻ｔ２になると、第１参照信号の信号レベルがいったん引き上げられ、その後、時刻ｔ３～ｔ５の期間は、第１傾斜で信号レベルが低下する。時刻ｔ４になると、第１比較回路５１内の入力トランジスタＱ１はオンする方向に動作し、第１比較回路５１内の出力ノードの信号レベルは上昇する。第１比較回路５１内の出力配線ＣＰｏｕｔ１は、第３比較回路５３内の入力トランジスタＱ３のゲートに入力されるため、第３比較回路５３内の入力トランジスタＱ３はオフする方向に動作し、第３比較回路５３の出力配線ＣＰｏｕｔ２は第２電流源５５により電流が引っ張られることから、第３比較回路５３の出力配線ＣＰｏｕｔ２の電圧は低下する。
　時刻ｔ５～ｔ６の期間内に、第２比較回路５２内のオートゼロスイッチＡＺＳＷ２と遮断スイッチＳＴＳＷ２がオンする。このとき、第１比較回路５１内のオートゼロスイッチＡＺＳＷ１と遮断スイッチＳＴＳＷ１はオフする。また、第３比較回路５３内の比較出力スイッチＣＳＷがオンする。これにより、第２比較回路５２内の容量素子ＡＺＣ２には、第２ゲインＨＧのリセットレベルＨＧ＿ＲＳＴ用の初期電圧に応じた電荷が保持される。このとき、第２比較回路５２内の遮断スイッチＳＴＳＷ２がオンして第１電流源５４の電流が入力トランジスタＱ２に供給される。
　時刻ｔ６になると、第２参照信号の信号レベルがいったん引き上げられ、その後、時刻ｔ７～ｔ９の期間は、第２傾斜で信号レベルが低下する。時刻ｔ８になると、第２比較回路５２内の入力トランジスタＱ２はオンする方向に動作し、第２比較回路５２内の出力ノードの信号レベルは上昇する。第２比較回路５２内の出力配線ＣＰｏｕｔ１は、第３比較回路５３内の入力トランジスタＱ３のゲートに入力されるため、この入力トランジスタＱ３はオフする方向に動作し、第３比較回路５３の出力配線ＣＰｏｕｔ２の電圧は低下する。
　時刻ｔ９で、画素２０内の転送トランジスタが一時的にオンし、フォトダイオードが光電変換した電荷がフローティングディフュージョンに転送される。
　時刻ｔ９～ｔ１０の期間内に第３比較回路５３内の比較出力スイッチＣＳＷがオンし、第３比較回路５３の出力配線ＣＰｏｕｔ２が信号線３２上の信号電圧と一致する。
　その後、時刻ｔ１０～ｔ１３では、第２比較回路５２内の遮断スイッチＳＴＳＷ２がオンし、第２ゲインＨＧの信号レベルＨＧ＿ＳＩＧ用の第２参照信号が入力トランジスタＱ２のゲートに供給される。時刻ｔ１２になると、第２比較回路５２内の入力トランジスタＱ２はオンする方向に動作し、第２比較回路５２内の出力配線ＣＰｏｕｔ１の信号レベルは上昇し、第３比較回路５３内の入力トランジスタＱ３はオフする方向に動作し、第３比較回路５３の出力配線ＣＰｏｕｔ２の電圧は低下する。
　時刻ｔ１３～ｔ１４の期間内に第１比較回路５１内の遮断スイッチＳＴＳＷ１がオンし、かつ第３比較回路５３内の比較出力スイッチＣＳＷがオンする。
　その後、時刻ｔ１４～ｔ１７では、第１比較回路５１内の遮断スイッチＳＴＳＷ１がオンし、第１ゲインＬＧの信号レベルＬＧ＿ＳＩＧ用の第１参照信号が入力トランジスタＱ１のゲートに供給される。時刻ｔ１６になると、第１比較回路５１内の入力トランジスタＱ１はオンする方向に動作し、第１比較回路５１内の出力ノードの信号レベルは上昇し、第３比較回路５３内の入力トランジスタＱ３はオフする方向に動作し、第３比較回路５３の出力配線ＣＰｏｕｔ２は低下する。
　図１０からわかるように、第１の実施形態に係る比較器３４は、第１ゲインＬＧのリセットレベルＬＧ＿ＲＳＴの比較処理、第２ゲインＨＧのリセットレベルＨＧ＿ＲＳＴの比較処理、第２ゲインＨＧの信号レベルＨＧ＿ＳＩＧの比較処理、及び第１ゲインＬＧの信号レベルＬＧ＿ＳＩＧの比較処理を順に行う。これら４つの比較処理では、第１参照信号と第２参照信号の最低信号レベルを接地電位側に寄せている。これにより、参照信号線ＲＡＭＰの電位レベルを全体的に抑制でき、撮像装置１の消費電力の削減が図れる。
　このように、第１の実施形態に係る比較器３４では、第１ゲインＬＧのリセットレベルの比較処理及び第１ゲインＬＧの信号レベルの比較処理を行う第１比較回路５１と、第２ゲインＨＧのリセットレベルの比較処理及び第２ゲインＨＧの信号レベルの比較処理を行う第２比較回路５２とを設けるため、１回の露光で、異なる２つのゲインでのＡＤ変換処理を行うことができ、比較器３４にて１回露光のＨＤＲ機能の処理を行うことができる。
　第１の実施形態に係る比較器３４は、第１ゲインＬＧのリセットレベルの比較処理と第２ゲインＨＧのリセットレベルの比較処理を連続して行い、その後に第２ゲインＨＧの信号レベルの比較処理と第１ゲインＬＧの信号レベルの比較処理を連続して行うことで、画素２０のリセット回数を最小限に抑えて複数のＡＤ変換処理を行うことができるため、Ｓ／Ｎ比を向上できる。
　また、本実施形態では、応答性を改善するために本来設けられる遮断スイッチＳＴＳＷ１および遮断スイッチＳＴＳＷ２を利用して、第１比較回路５１及び第２比較回路５２での比較処理を切り替えるため、比較処理を切り替えるための別個の信号やスイッチが不要となり、回路構成を簡略化できる。
　さらに、参照信号線ＲＡＭＰを介して供給される第１参照信号と第２参照信号の最低信号レベルを接地電位側に寄せることで、消費電力の削減が図れる。
　（第２の実施形態）
　第２の実施形態は、画素２０内に光電変換効率を切り替える機能を設けるものである。
　図１１は第２の実施形態に係る撮像装置１内の画素２０と比較器３４の回路図である。図１１の比較器３４の内部構成は図９と同じである。図１１の画素２０は、図９の画素２０の構成に加えて、変換効率切替トランジスタ２６を有する。
　変換効率切替トランジスタ２６は、リセットトランジスタ２３とフローティングディフュージョンとの間に接続されている。変換効率切替トランジスタ２６は、例えばＮチャネルＭＯＳトランジスタであり、そのドレインと接地ノード間には電荷蓄積部２７が設けられている。この電荷蓄積部２７は、個別の容量素子でもよいし、変換効率切替トランジスタ２６およびリセットトランジスタ２３の寄生容量でもよい。
　変換効率切替トランジスタ２６のゲートには、制御信号ＦＤＧが入力され、制御信号ＦＤＧにより、変換効率切替トランジスタ２６のオン／オフが切り替えられる。変換効率切替トランジスタ２６がオンすると、電荷蓄積部２７とフローティングディフュージョンが結合されて、光電変換された電荷を蓄積可能な総量が増える。これにより、光電変換効率が低くなる一方で、高輝度でも電荷をあふれさせることなく蓄積できる。逆に、変換効率切替トランジスタ２６がオフすると、光電変換された電荷はフローティングディフュージョンだけに蓄積可能となる。これにより、光電変換効率が高くなる一方で、高輝度で電荷があふれやすくなる。
　このように、高輝度環境下では、変換効率切替トランジスタ２６をオンにするのが望ましく、低輝度環境下では、変換効率切替トランジスタ２６をオフにするのが望ましい。すなわち、第１レベルＬＧの比較処理を行う際は変換効率切替トランジスタ２６をオンにし、第２レベルＨＧの比較処理を行う際は変換効率切替トランジスタ２６をオフにするのが望ましい。
　図１２は図１１の比較器３４のタイミング図である。図１２のタイミング図は、図１０のタイミング図に制御信号ＦＤＧの信号波形を追加したものであり、その他の信号のタイミングは図１０と同様である。なお、このようにゲインの切替に変換効率切替を併用する場合は、第１参照信号の第１傾斜と第２参照信号の第２傾斜は、異なってもよく同じであってもよい。
　図１２に示すように、第１ゲインＬＧのリセットレベルの比較処理期間（時刻ｔ１～ｔ５）と、第１ゲインＬＧの信号レベルの比較処理期間（時刻ｔ１３～ｔ１７）で変換効率切替トランジスタ２６はオンし、第２ゲインＨＧのリセットレベルの比較処理期間（時刻ｔ５～ｔ９）と、第２ゲインＨＧの信号レベルの比較処理期間（時刻ｔ９～ｔ１３）で変換効率切替トランジスタ２６はオフする。
　変換効率切替トランジスタ２６がオンのときは、高輝度環境下でも、白飛びを生じさせずに画素２０から画素信号を出力できるため、比較器３４での比較処理のダイナミックレンジが向上する。
　このように、第２の実施形態では、ゲインの切替に同期して、画素２０の光電変換効率を切り替えるため、低輝度から高輝度まで、精度よくＡＤ変換を行うことができる。
　（第３の実施形態）
　第１では、第１ゲインＬＧのリセットレベル→第２ゲインＨＧのリセットレベル→第２ゲインＨＧの信号レベル→第１ゲインＬＧの信号レベルの順に、参照信号と入力信号の比較処理を行う例を示したが、この順序を変更することも可能である。
　図１３は第３の実施形態に係る撮像装置１内の比較器３４の回路図、図１４は図１３の比較器３４のタイミング図である。図１３の比較器３４の回路構成は図９と同じであるが、参照信号線ＲＡＭＰ上の信号波形が図９とは異なる。
　図１３の比較器３４に接続された参照信号線ＲＡＭＰには、図９の比較器３４に接続された参照信号線ＲＡＭＰとは異なるタイミングで、第１参照信号と第２参照信号が供給される。より具体的には、図９の比較器３４には、参照信号線ＲＡＭＰを介して、第１ゲインＬＧのリセットレベルの第１参照信号→第２ゲインＨＧのリセットレベルの第２参照信号→第２ゲインＨＧの信号レベルの第２参照信号→第１ゲインＬＧの信号レベルの第１参照信号の順に供給される。これに対して、図１３の比較器３４には、参照信号線ＲＡＭＰを介して、第２ゲインＨＧのリセットレベルの第２参照信号→第１ゲインＬＧのリセットレベルの第１参照信号→第１ゲインＬＧの信号レベルの第１参照信号→第２ゲインＨＧの信号レベルの第２参照信号の順に供給される。
　図９の比較器３４では、４つの比較処理のうち、２番目と３番目の比較処理で、第２ゲインＨＧのリセットレベルの比較処理と信号レベルの比較処理を連続して行っている。第２ゲインＨＧの比較処理は、第１ゲインＬＧの比較処理よりもノイズに敏感であるため、図９のように第２ゲインＨＧのリセットレベルの比較処理と信号レベルの比較処理を連続して行う方が望ましい。しかしながら、図１３のように、第２ゲインＨＧのリセットレベルの比較処理と信号レベルの比較処理を連続せずに行うことも可能である。
　図１３の比較器３４に接続された画素２０内に図１１と同様の変換効率切替トランジスタ２６を設ける場合には、第２ゲインＨＧの信号レベルの比較処理を行う前に、第１ゲインＬＧの信号レベルの比較処理を行う必要がある。電荷蓄積部２７を用いてフローティングディフュージョンの電荷再配分を行った後に、フローティングディフュージョンの電荷を元に戻すことはできないためである。このため、図１４のように、第２ゲインＨＧの信号レベルの比較処理の後に第１ゲインＬＧの信号レベルの比較処理を行う場合には、変換効率切替トランジスタ２６による光電変換効率の切替を行うことはできない。
　このように、第１の実施形態とは異なる順序で比較処理を行う場合であっても、ＨＤＲ機能を実現できる。
　（第４の実施形態）
　第４の実施形態は、第１比較回路５１と第２比較回路５２に接続される参照信号線ＲＡＭＰ上にスイッチを設けるとともに、参照信号線ＲＡＭＰに信号レベルが固定の基準信号を付与できるようにしたものである。
　図１５は第４の実施形態に係る撮像装置１内の比較器３４の回路図、図１６は図１５の比較器３４のタイミング図である。
　図１５の比較器３４は、図１１の比較器３４の構成に加えて、スイッチＥＮ１、スイッチＥＮ２と、スイッチＸＥＮ１と、スイッチＸＥＮ２とを有する。なお、図１５の比較器３４に接続された画素２０は、変換効率切替トランジスタ２６を有するが、このトランジスタを省略してもよい。すなわち、図９の比較器３４にスイッチＥＮ１、スイッチＥＮ２と、スイッチＸＥＮ１と、スイッチＸＥＮ２を追加してもよい。
　スイッチＥＮ１は、参照信号線ＲＡＭＰ上の第１参照信号を第１比較回路５１に入力するか否かを切り替える。スイッチＥＮ２は、参照信号線ＲＡＭＰ上の第２参照信号を第２比較回路５２に入力するか否かを切り替える。スイッチＸＥＮ１は、基準信号ＶＲＥＦを第１比較回路５１に入力するか否かを切り替える。スイッチＸＥＮ２は、基準信号ＶＲＥＦを第２比較回路５２に入力するか否かを切り替える。
　第１ゲインＬＧのリセットレベル又は信号レベルの比較処理を行う際（図１６の時刻ｔ１～ｔ５とｔ１３～ｔ１７）には、スイッチＥＮ１がオンして、参照信号線ＲＡＭＰ上の第１参照信号が第１比較回路５１に入力される。このとき、スイッチＸＥＮ１とスイッチＥＮ２はオフし、スイッチＸＥＮ２がオンする。よって、第２比較回路５２には基準信号ＶＲＥＦが入力される。
　一方、第２ゲインＨＧのリセットレベル又は信号レベルの比較処理を行う際（図１６の時刻ｔ５～ｔ１３）には、スイッチＥＮ２がオンして、参照信号線ＲＡＭＰ上の第２参照信号が第２比較回路５２に入力される。このとき、スイッチＸＥＮ２とスイッチＥＮ１はオフし、スイッチＸＥＮ１がオンする。よって、第１比較回路５１には基準信号ＶＲＥＦが入力される。
　基準信号ＶＲＥＦは、電圧レベルが固定の電圧信号であり、例えば接地電圧でもよいし、その他の電圧でもよい。第１比較回路５１と第２比較回路５２のうち、比較処理を行わない比較処理には基準信号ＶＲＥＦを入力するため、比較処理を行わない比較回路の出力ノードの電位が意図せず変動するおそれを防止できる。
　第１比較回路５１と第２比較回路５２は、比較処理を行わないときは遮断スイッチＳＴＳＷ１又はＳＴＳＷ２をオフするようにしているが、意図しない寄生容量等の影響により比較結果がずれるおそれがありうる。図１５の比較器３４では、第１比較回路５１と第２比較回路５２のうち、比較処理を行わない比較回路に基準信号ＶＲＥＦを入力するため、遮断スイッチＳＴＳＷ１、ＳＴＳＷ２と相まって、図１３の比較器３４の出力電位の変動を抑制できる。
　このように、第４の実施形態では、第１比較回路５１と第２比較回路５２の入力段に、スイッチＥＮ１、スイッチＥＮ２、スイッチＸＥＮ１、及びスイッチＸＥＮ２を設けるため、比較処理を行う比較回路のみに第１参照信号又は第２参照信号を入力し、比較処理を行わない比較回路には基準信号ＶＲＥＦを入力する。これにより、比較結果が寄生容量等の影響を受けなくなる。
　（第５の実施形態）
　第５の実施形態は参照信号線ＲＡＭＰ上にバッファを接続するものである。
　図１７は第５の実施形態に係る撮像装置１内の比較器３４の回路図である。図１７の比較器３４は、図１１の比較器３４にバッファ５０を追加した構成を有する。なお、図９の比較器３４にバッファ５０を追加してもよい。
　バッファ５０は、参照信号線ＲＡＭＰに接続されている。参照信号線ＲＡＭＰ上の第１参照信号は、バッファ５０にてバッファ５０リングされた後に第１比較回路５１に入力される。参照信号線ＲＡＭＰ上の第２参照信号は、バッファ５０にてバッファ５０リングされた後に第２比較回路５２に入力される。
　バッファ５０は、第１参照信号及び第２参照信号の駆動力を上げ、出力インピーダンスを下げる作用を行う。バッファ５０を設けることで、容量素子ＡＺＣ１、ＡＺＣ２を駆動しやすくなり、またカラム間干渉を防止できる。
　図１８は図１７の比較器３４をカラムごとに配置した例を示す図である。バッファ５０は、カラムごとに設けられる。これにより、カラム間干渉を抑制できる。
　図１９は図１７の第１変形例に係る比較器３４の回路図である。図１９の比較器３４は、図１７の比較器３４の構成に加えて、図１５と同様に、スイッチＥＮ１、スイッチＥＮ２と、スイッチＸＥＮ１と、スイッチＸＥＮ２とを有する。
　図１９の例では、参照信号線ＲＡＭＰにバッファ５０を接続するものの、基準信号ＶＲＥＦ線にはバッファ５０を接続していない。しかしながら、基準信号ＶＲＥＦ線にも別のバッファ５０を接続してもよい。
　図２０は図１９の比較器３４をカラムごとに配置した例を示す図である。図示のように、カラムごとに、バッファ５０と、スイッチＥＮ１、スイッチＥＮ２と、スイッチＸＥＮ１と、スイッチＸＥＮ２とが設けられる。
　図２１は図２０の一変形例であり、基準信号ＶＲＥＦ線にもバッファ５０を接続した例を示す図である。また、図２１では、スイッチＥＮ１、スイッチＥＮ２、スイッチＸＥＮ１、及びスイッチＸＥＮ２を全カラムで共有し、これらスイッチの後段に、カラムごとに２つのバッファ５０を設けている。このような構成にすることで、スイッチの数を大幅に削減できる。また、カラムごとにバッファ５０を設けるため、参照信号線ＲＡＭＰと基準信号ＶＲＥＦ線の負荷容量を削減できるとともに、カラム間干渉を抑制できる。
　図２２は図１７の第２変形例に係る比較器３４の回路図である。図２２の比較器３４は、図１９の比較器３４の構成に加えて、容量素子ＡＺＣ３、ＡＺＣ４を有する。第１比較回路５１内の容量素子ＡＺＣ１と容量素子ＡＺＣ３はいずれも可変容量素子である。同様に、第２比較回路５２内の容量素子ＡＺＣ２と容量素子ＡＺＣ４はいずれも可変容量素子である。
　第１比較回路５１内の容量素子ＡＺＣ３は、入力トランジスタＱ１のゲートと基準電位VSScapとの間に接続されている。第２比較回路５２内の容量素子ＡＺＣ４は、入力トランジスタＱ２のゲートと基準電位VSScapとの間に接続されている。
　容量素子ＡＺＣ３を追加することで、第１比較回路５１内の入力トランジスタＱ１のゲートには、容量素子ＡＺＣ１と容量素子ＡＺＣ３で容量分圧された信号が入力される。第２比較回路５２も同様である。容量分圧による容量減衰によって、第１参照信号及び第２参照信号に重畳されるノイズを低減できる。
　容量素子ＡＺＣ１と容量素子ＡＺＣ３は可変容量素子であるため、容量減衰の減衰比を任意に設定することができる。例えば、比較器３４を含むアナログ－デジタル変換器３３のアナログゲインに応じて、可変容量素子ＡＺＣ１及び可変容量素子ＡＺＣ３による容量減衰の減衰比を設定することができる。
　図１７のように、参照信号線ＲＡＭＰ上にバッファ５０が設けられている場合、比較結果がバッファ５０自身のノイズの影響を受けるおそれがあるが、容量分圧による容量減衰を行うことで、ノイズを低減できる。
　なお、図２２の容量素子ＡＺＣ３、ＡＺＣ４は、図９、図１１、図１３、又は図１５の比較器３４のように、参照信号線ＲＡＭＰ上にバッファ５０がない比較器３４に設けてもよい。
　このように、第５の実施形態では、参照信号線ＲＡＭＰ上にバッファ５０を設けることで、カラム間の干渉を抑制できる。また、バッファ５０自身のノイズにより比較結果の特性が劣化するおそれがあるが、可変容量素子ＡＺＣ３、ＡＺＣ４を設けて、容量分圧による容量減衰でノイズを低減できる。
　（第６の実施形態）
　第６の実施形態は、３種類以上のゲインを切り替えてＨＤＲ機能を実現するものである。
　図２３は第６の実施形態に係る撮像装置１内の比較器３４の回路図である。図２３の比較器３４は、図１１の比較器３４の構成に加えて、第４比較回路５６を有する。
　第４比較回路５６は、第１ゲインＬＧ及び第２ゲインＨＧとはゲイン量が異なる第３ゲインに対応する第３参照信号と第３入力信号との比較結果に応じた第５信号を出力する。第４比較回路５６を設けることで、１回の露光で、それぞれ異なる３種類のゲインで撮像した画像を合成することができる。
　第３ゲインは、第１ゲインＬＧと第２ゲインＨＧの中間のゲインであってもよいし、第１ゲインＬＧよりもさらに低いゲインであってもよいし、第２ゲインＨＧよりもさらに高いゲインであってもよい。
　第４比較回路５６は、入力トランジスタＱ５と、容量素子ＡＺＣ５と、オートゼロスイッチＡＺＳＷ３と、遮断スイッチＳＴＳＷ３とを有する。また、入力トランジスタＱ５のゲートと基準電位VSScapとの間に容量素子ＡＺＣ６を接続し、容量素子ＡＺＣ５、ＡＺＣ６を可変容量素子にしてもよい。
　第４比較回路５６による比較結果は、第１比較回路５１と第２比較回路５２による比較結果と同様に、第３比較回路５３に入力される。
　図２３の比較器３４の一変形例として、第１比較回路５１、第２比較回路５２、及び第４比較回路５６とは別個のゲイン量に対応する比較回路をさらに設けてもよく、ゲイン量がそれぞれ異なる比較回路の数には制限はない。
　このように、第６の実施形態では、第１ゲイン～第３ゲインに対応する第１比較回路５１、第２比較回路５２、及び第４比較回路５６の比較結果を第３比較回路５３に入力するため、１回の露光で３通りにゲインを変えて撮像した各画素信号のＡＤ変換処理を行うことができる。
　（第７の実施形態）
　図２４は第７の実施形態に係る撮像装置１内の比較器３４の回路図、図２５は図２４の比較器３４のタイミング図である。
　図２４の比較器３４は、図１１の比較器３４と比べて、第１比較回路５１に入力される第１参照信号線ＲＡＭＰ１と、第２比較回路５２に入力される第２参照信号線ＲＡＭＰ２とを設けたものである。第１参照信号線ＲＡＭＰは、第１比較回路５１に第１参照信号を入力するための信号線である。第２参照信号線ＲＡＭＰは、第２比較回路５２に第２参照信号を入力するための信号線である。
　図２５に示すように、参照信号生成回路１６は、第１比較回路５１が第１ゲインＬＧのリセットレベルの比較処理を行う期間（時刻ｔ１～ｔ５）と、第１ゲインＬＧの信号レベルの比較処理を行う期間（時刻ｔ１３～ｔ１７）とに、第１参照信号線ＲＡＭＰを介して第１参照信号を第１比較回路５１に入力する。また、参照信号生成回路１６は、第２比較回路５２が第２ゲインＨＧのリセットレベルの比較処理を行う期間（時刻ｔ５～ｔ９）と、第２ゲインＨＧの信号レベルの比較処理を行う期間（時刻ｔ９～ｔ１３）とに、第２参照信号線ＲＡＭＰを介して第２参照信号を第２比較回路５２に入力する。
　第１参照信号線ＲＡＭＰは、第１参照信号を伝送していない期間は固定電位（例えば接地電位）に設定される。同様に、第２参照信号線ＲＡＭＰは、第２参照信号を伝送していない期間は固定電位（例えば接地電位）に設定される。
　また、図２４の第１比較回路５１は、第１参照信号線ＲＡＭＰにて第１参照信号が入力されない期間内は遮断スイッチＳＴＳＷ１をオフする。同様に、第２比較回路５２は、第２参照信号線ＲＡＭＰにて第２参照信号が入力されない期間内は遮断スイッチＳＴＳＷ２をオフする。
　遮断スイッチＳＴＳＷ１又はＳＴＳＷ２をオフすることで、比較処理を行わない比較器３４の出力を固定にすることができるが、意図しない寄生容量等の影響を受けて比較器３４の出力電位が変動するおそれがある。そこで、第１参照信号線ＲＡＭＰと第２参照信号線ＲＡＭＰを設けて、比較処理を行わない参照信号線ＲＡＭＰの信号レベルを固定させることで、比較処理を行わない比較器３４の出力電位の変動を確実に防止できる。
　図２６は図２４の一変形例に係る比較器３４の回路図である。図２６の比較器３４は、図２４の比較器３４の構成に加えて、バッファ５０と、可変容量素子ＡＺＣ３、ＡＺＣ４とを有する。
　第１参照信号線ＲＡＭＰと第２参照信号線ＲＡＭＰのそれぞれに別個にバッファ５０が接続されている。また、第１比較回路５１のバッファ５０と入力トランジスタＱ１のゲートとの間には可変容量素子ＡＺＣ１が接続され、入力トランジスタＱ１のゲートと基準電位VSScapとの間には可変容量素子ＡＺＣ３が接続されている。同様に、第２比較回路５２のバッファ５０と入力トランジスタＱ２のゲートとの間には可変容量素子ＡＺＣ２が接続され、入力トランジスタＱ２のゲートと基準電位VSScapとの間には可変容量素子ＡＺＣ４が接続されている。
　これら可変容量素子ＡＺＣ１の容量分圧によって、入力トランジスタＱ１、Ｑ２のゲートに入力される第１参照信号と第２参照信号のノイズを低減できる。
　なお、図２４の比較器３４に対して、図２６の可変容量素子ＡＺＣ３、ＡＺＣ４を追加せずに、バッファ５０を追加してもよい。あるいは、図２４の比較器３４に対して、図２６のバッファ５０を追加せずに、可変容量素子ＡＺＣ３、ＡＺＣ４を追加してもよい。
　図２７は図２４又は図２６の比較器３４をカラムごとに配置した例を示す図である。図２７では、第１参照信号線ＲＡＭＰ１と第２参照信号線ＲＡＭＰ２をすべてのカラムで共有し、カラムごとに第１比較回路５１用のバッファ５０と、第２比較回路５２用のバッファ５０とを有する。
　このように、第７の実施形態では、第１比較回路５１用の第１参照信号線ＲＡＭＰ１と、第２比較回路５２用の第２参照信号線ＲＡＭＰ２とを設けて、第１比較回路５１で比較処理を行うタイミングに合わせて第１参照信号線ＲＡＭＰ１で第１参照信号を伝送し、第２比較回路５２で比較処理を行うタイミングに合わせて第２参照信号線ＲＡＭＰ２で第２参照信号を伝送する。第１比較回路５１で比較処理を行わない期間内は第１参照信号線ＲＡＭＰ１は固定電位に設定され、第２比較回路５２で比較処理を行わない期間内は第２参照信号線ＲＡＭＰ２は固定電位に設定される。これにより、第１比較回路５１の出力ノードと第２比較回路５２の出力ノードが、比較動作を行わない期間中に意図せずに変動するおそれがなくなる。
　（第８の実施形態）
　第８の実施形態に係る撮像装置１内の比較器３４は、第１～第７の実施形態に係る比較器３４のレイアウト配置に関する。
　図２８Ａは第８の実施形態に係る比較器３４の模式的なレイアウト図、図２８Ｂは一比較例に係る比較器４０の模式的なレイアウト図である。図２８Ａは、第１～第７の実施形態のいずれかに係る比較器３４の模式的なレイアウトを示している。
　図２８Ａの比較器３４は、大きく分けて、第１比較回路５１内の容量素子ＡＺＣ１の配置領域ＡＲ１と、容量素子ＡＺＣ１以外の第１比較回路５１の配置領域ＡＲ２と、第２比較回路５２内の容量素子ＡＺＣ２の配置領域ＡＲ３と、容量素子ＡＺＣ２以外の第２比較回路５２の配置領域ＡＲ４と、その他の回路の配置領域ＡＲ５とを有する。
　なお、図２８Ａの配置領域ＡＲ１～ＡＲ５は、画素アレイ部１１の水平方向及び垂直方向の画素数分配置されている。また、ＣＭＯＳイメージセンサ１が図３Ａのような平置型の場合は、図２８Ａの配置領域ＡＲ１の上には画素アレイ部１１が配置され、配置領域ＡＲ５の下にはカウンタ３５が配置される。また、図３Ｂのような積層型の場合は、図２８Ａの配置領域ＡＲ１の上には半導体チップ４４への接続部が配置され、配置領域ＡＲ５の下にはカウンタ３５が配置される。
　これら配置領域ＡＲ１～ＡＲ５は、配線パターンで接続されている。配置領域ＡＲ１、ＡＲ２を接続する配線パターンＷＰ１と、配線領域ＡＲ３、ＡＲ４を接続する配線パターンＷＰ２とはできるだけ短くするのが望ましい。
　例えば、配置領域ＡＲ１とＡＲ２の間の配線パターンＷＰ１が長くなると、第１比較回路５１内の入力トランジスタＱ１のゲートの寄生容量が大きくなり、第１参照信号の信号レベルが減衰するおそれがある。第１参照信号の信号レベルが減衰すると、アナログ－デジタル変換器のダイナミックレンジが狭くなる。第１参照信号の信号レベルの減衰を抑制するには、容量素子ＡＺＣ１のサイズを大きくすることが考えられるが、容量素子ＡＺＣ１のサイズが大きくなると、小型化が困難になる。
　また、配線領域ＡＲ１とＡＲ２の間の配線パターンＷＰ１は、隣接回路からの干渉の影響を受けやすく、長くなるとクロストーク性能が悪くなりやすい。
　図２８Ｂの一比較例では、容量素子ＡＺＣ１、ＡＺＣ２を隣接して配置し、スイッチやトランジスタ同士を隣接して配置しており、具体的には、配置領域ＡＲ１、ＡＲ３、ＡＲ２、ＡＲ４、及びＡＲ５の順に配置している。図２８Ｂの場合、配置領域ＡＲ１とＡＲ２の間の配線パターンＷＰ１が図２８Ａよりも長くなり、かつ配置領域ＡＲ３とＡＲ４の間の配線パターンＷＰ２も図２８Ａよりも長くなる。よって、図２８Ｂのレイアウトでは、図２８Ａのレイアウトよりも、隣接回路からの干渉の影響を受けやすくなりクロストーク性能が悪くなりやすい。
　このように、比較器３４内の各回路素子をレイアウト配置する際には、性能に悪影響を及ぼす部分の配線パターンの長さができるだけ短くなるように各回路素子を配置するのが望ましい。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３０は、撮像部１２０３１の設置位置の例を示す図である。
　図３０では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１等に適用され得る。具体的には、本開示の撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、より鮮明な撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、本技術は以下のような構成を取ることができる。
　（１）第１ゲインに対応する第１参照信号と第１入力信号との信号レベルの比較結果に応じた第１信号を出力する第１比較回路と、
　前記第１ゲインとはゲイン量が異なる第２ゲインに対応する第２参照信号と第２入力信号との比較結果に応じた第２信号を出力する第２比較回路と、
　前記第１信号と前記第１入力信号との信号レベルの比較結果に応じた第３信号と、前記第２信号と前記第２入力信号との比較結果に応じた第４信号とを、互いに異なるタイミングで出力する第３比較回路と、を備える、撮像装置。
　（２）前記第１参照信号は、時間の経過に応じて第１傾斜で信号レベルが変化する信号期間を含み、
　前記第２参照信号は、時間の経過に応じて前記第１傾斜とは異なる第２傾斜で信号レベルが変化する信号期間を含み、
　前記第１比較回路は、前記第１参照信号と前記第１入力信号との信号レベルが一致すると、前記第１信号の信号レベルを遷移させ、
　前記第２比較回路は、前記第２参照信号と前記第２入力信号との信号レベルが一致すると、前記第２信号の信号レベルを遷移させる、（１）に記載の撮像装置。
　（３）前記第１参照信号は、リセットレベルに対応する前記第１傾斜で信号レベルが変化する第１信号期間と、信号レベルに対応する前記第１傾斜で信号レベルが変化する第２信号期間とを有し、
　前記第２参照信号は、リセットレベルに対応する前記第２傾斜で信号レベルが変化する第３信号期間と、信号レベルに対応する前記第２傾斜で信号レベルが変化する第４信号期間とを有する、（２）に記載の撮像装置。
　（４）前記第２ゲインは、前記第１ゲインよりもゲイン量が大きく、
　前記第１参照信号は、前記第２参照信号よりも、単位時間当たりの信号変化量が大きい、（２）又は（３）に記載の撮像装置。
　（５）前記第１比較回路は、リセットレベルに対応する前記第１参照信号と前記第１入力信号との比較結果に応じた前記第１信号と、信号レベルに対応する前記第１参照信号と前記第１入力信号との比較結果に応じた前記第１信号とを、それぞれ異なるタイミングで出力し、
　前記第２比較回路は、リセットレベルに対応する前記第２参照信号と前記第２入力信号との比較結果に応じた前記第２信号と、信号レベルに対応する前記第２参照信号と前記第２入力信号との比較結果に応じた前記第２信号とを、それぞれ異なるタイミングで出力する、（３）又は（４）に記載の撮像装置。
　（６）前記第１参照信号及び前記第２参照信号を生成する参照信号生成回路を備え、
　前記第１比較回路から出力される前記第１信号と、前記第２比較回路から出力される前記第２信号とは、共通の信号線を介して前記第３比較回路に入力される、（１）乃至（５）のいずれか一項に記載の撮像装置。
　（７）前記参照信号生成回路は、リセットレベル用の前記第１参照信号、リセットレベル用の前記第２参照信号、信号レベル用の前記第２参照信号、及び信号レベル用の前記第１参照信号の順に出力する、（６）に記載の撮像装置。
　（８）前記参照信号生成回路は、リセットレベル用の前記第２参照信号、リセットレベル用の前記第１参照信号、信号レベル用の前記第１参照信号、及び信号レベル用の前記第２参照信号の順に出力する、（６）に記載の撮像装置。
　（９）前記第１比較回路は、前記参照信号生成回路が前記第１参照信号を出力する期間内に前記第１入力信号との比較処理を行って前記第１信号を出力し、かつ、前記参照信号生成回路が前記第２参照信号を出力する期間内には前記第１信号の出力を停止し、
　前記第２比較回路は、前記参照信号生成回路が前記第２参照信号を出力する期間内に前記第２入力信号との比較処理を行って前記第２信号を出力し、かつ、前記参照信号生成回路が前記第１参照信号を出力する期間内には前記第２信号の出力を停止する、（６）乃至（８）のいずれか一項に記載の撮像装置。
　（１０）前記第１比較回路は、
　前記第１入力信号が供給されるソースと、前記第１参照信号に応じた電圧が供給されるゲートとを有する第１トランジスタと、
　前記第１トランジスタのゲートに接続され、前記第１参照信号の初期電圧に応じた電荷を保持する第１キャパシタと、
　前記第１トランジスタのゲート及びドレイン間を短絡するか否かを切り替える第１切替器と、
　前記第１トランジスタのドレイン電圧を前記第３比較回路に供給するか否かを切り替える第２切替器と、を有し、
　前記第２比較回路は、
　前記第２入力信号が供給されるソースと、前記第２参照信号に応じた電圧が供給されるゲートとを有する第２トランジスタと、
　前記第２トランジスタのゲートに接続され、前記第２参照信号の初期電圧に応じた電荷を保持する第２キャパシタと、
　前記第２トランジスタのゲート及びドレイン間を短絡するか否かを切り替える第３切替器と、
　前記第２トランジスタのドレイン電圧を前記第３比較回路に供給するか否かを切り替える第４切替器と、を有する、（１）乃至（９）のいずれか一項に記載の撮像装置。
　（１１）前記第２切替器は、前記第１比較回路に前記第１参照信号と前記第１入力信号とが入力される期間内に前記第１トランジスタのドレイン電圧を前記第３比較回路に供給し、かつ、前記第２比較回路に前記第２参照信号と前記第２入力信号とが入力される期間内に前記第１トランジスタのドレインと前記第３比較回路との接続経路を遮断し、
　前記第４切替器は、前記第２比較回路に前記第２参照信号と前記第２入力信号とが入力される期間内に前記第２トランジスタのドレイン電圧を前記第３比較回路に供給し、かつ、前記第１比較回路に前記第１参照信号と前記第１入力信号とが入力される期間内に前記第２トランジスタのドレインと前記第３比較回路との接続経路を遮断する、（１０）に記載の撮像装置。
　（１２）前記第１比較回路は、
　前記第１キャパシタの一端に前記第１参照信号を供給するか否かを切り替える第５切替器と、
　前記第１キャパシタの一端に所定の電圧レベルの基準電圧を供給するか否かを切り替える第６切替器と、を有し、
　前記第２比較回路は、
　前記第２キャパシタの一端に前記第２参照信号を供給するか否かを切り替える第７切替器と、
　前記第２キャパシタの一端に前記基準電圧を供給するか否かを切り替える第８切替器と、を有し、
　前記第１比較回路が前記第１参照信号と前記第１入力信号との信号レベルの比較処理を行っている期間内は、前記第５切替器は前記第１キャパシタの一端に前記第１参照信号を供給し、かつ前記第６切替器は前記第１キャパシタの一端に前記基準電圧を供給せず、かつ前記第７切替器は前記第２キャパシタの一端に前記第２参照信号を供給せず、かつ前記第８切替器は前記第２キャパシタの一端に前記基準電圧を供給し、
　前記第２比較回路が前記第２参照信号と前記第２入力信号との信号レベルの比較処理を行っている期間内は、前記第５切替器は前記第１キャパシタの一端に前記第１参照信号を供給せず、かつ前記第６切替器は前記第１キャパシタの一端に前記基準電圧を供給し、かつ前記第７切替器は前記第２キャパシタの一端に前記第２参照信号を供給し、かつ前記第８切替器は前記第２キャパシタの一端に前記基準電圧を供給しない、（１０）又は（１１）に記載の撮像装置。
　（１３）前記第１比較回路は、前記第１キャパシタと前記第１トランジスタのゲートとの接続ノードと、基準電圧ノードとの間に接続される第３キャパシタを有し、
　前記第２比較回路は、前記第２キャパシタと前記第２トランジスタのゲートとの接続ノードと、前記基準電圧ノードとの間に接続される第４キャパシタを有し、
　前記第１キャパシタ、前記第２キャパシタ、前記第３キャパシタ、及び前記第４キャパシタは、キャパシタンスを可変可能である、（１０）乃至（１２）のいずれか一項に記載の撮像装置。
　（１４）前記第１比較回路は、前記第１参照信号をバッファリングして前記第１キャパシタの一端に供給する第１バッファを有し、
　前記第２比較回路は、前記第２参照信号をバッファリングして前記第２キャパシタの一端に供給する第２バッファを有する、（１０）乃至（１３）のいずれか一項に記載の撮像装置。
　（１５）前記第１参照信号及び前記第２参照信号をそれぞれ異なるタイミングで伝送する１本の参照信号線を備え、
　前記第１キャパシタの一端及び前記第２キャパシタの一端には、前記参照信号線が接続される、（１０）乃至（１４）のいずれか一項に記載の撮像装置。
　（１６）前記第１キャパシタの一端に前記第１参照信号を供給する第１参照信号線と、　前記第２キャパシタの一端に前記第２参照信号を供給する第２参照信号線と、を備える、（１０）乃至（１４）のいずれか一項に記載の撮像装置。
　（１７）前記第１ゲイン及び前記第２ゲインとはゲイン量が異なる第３ゲインに対応する第３参照信号と第３入力信号との比較結果に応じた第５信号を出力する第４比較回路をさらに備え、
　前記第３比較回路は、前記第１信号と前記第１入力信号との信号レベルの比較結果に応じた第３信号と、前記第２信号と前記第２入力信号との比較結果に応じた第４信号と、前記第５信号と前記第３入力信号との比較結果に応じた第６信号とを、それぞれ異なるタイミングで出力する、（１）乃至（１６）のいずれか一項に記載の撮像装置。
　（１８）第１方向及び第２方向に配置されており、それぞれが光電変換を行う画素回路を有する複数の画素と、
　前記第１方向に配置された２以上の前記画素で光電変換された信号に基づく入力信号をデジタル信号に変換するアナログ－デジタル変換器と、を備え、
　前記アナログ－デジタル変換器は、前記第１方向に配置された前記２以上の画素ごとに、前記第１比較回路、前記第２比較回路、及び前記第３比較回路を有する、（１）乃至（１７）のいずれか一項に記載の撮像装置。
　（１９）前記画素回路は、
　前記第１比較回路及び前記第２比較回路の比較処理に同期して、光電変換効率を切り替える変換効率切替回路を有し、
　前記変換効率切替回路は、前記第２比較回路が比較処理を行う期間内の光電変換効率を、前記第１比較回路が比較処理を行う期間内の光電変換効率よりも高くする、（１８）に記載の撮像装置。
　（２０）前記第１比較回路内の前記第１参照信号の初期電圧に応じた電荷を保持する第１キャパシタが配置される第１領域と、
　前記第１比較回路内の前記第１キャパシタ以外の回路素子が配置される第２領域と、
　前記第２比較回路内の前記第２参照信号の初期電圧に応じた電荷を保持する第２キャパシタが配置される第３領域と、
　前記第２比較回路内の前記第２キャパシタ以外の回路素子が配置される第４領域と、
　前記第３比較回路が配置される第５領域と、が前記第２方向の画素ごとに配置され、
　前記第１領域及び前記第２領域は前記第１方向に沿って隣接して配置され、
　前記第３領域及び前記第４領域は前記第１方向に沿って隣接して配置される、（１８）に記載の撮像装置。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１　撮像装置、１１　画素アレイ部、１２　行選択部、１３　アナログ－デジタル変換部、１４　ロジック回路部、１５　タイミング制御部、１６　参照信号生成回路、２０　画素（画素回路）、２１　フォトダイオード、２２　転送トランジスタ、２３　リセットトランジスタ、２４　増幅トランジスタ、２５　選択トランジスタ、２６　変換効率切替トランジスタ、２７　電荷蓄積部、３１　画素制御線、３１ｍ　画素制御線、３２　信号線（ＶＳＬ）、３２ｎ　信号線（ＶＳＬ）、３３　アナログ－デジタル変換器、３４　比較器、３５　カウンタ、４０　比較器、４１　半導体基板、４２　パッド、４３　半導体チップ、４４　半導体チップ、４５　接合部、４６　接合部、５０　バッファ、５１　第１比較回路、５２　第２比較回路、５３　第３比較回路、５４　第１電流源、５５　第２電流源、５６　第４比較回路、３１１　画素制御線、３２１　信号線（ＶＳＬ）

Claims (20)

  1. 　第１ゲインに対応する第１参照信号と第１入力信号との信号レベルの比較結果に応じた第１信号を出力する第１比較回路と、
    　前記第１ゲインとはゲイン量が異なる第２ゲインに対応する第２参照信号と第２入力信号との比較結果に応じた第２信号を出力する第２比較回路と、
    　前記第１信号と前記第１入力信号との信号レベルの比較結果に応じた第３信号と、前記第２信号と前記第２入力信号との比較結果に応じた第４信号とを、互いに異なるタイミングで出力する第３比較回路と、を備える、撮像装置。
  2. 　前記第１参照信号は、時間の経過に応じて第１傾斜で信号レベルが変化する信号期間を含み、
    　前記第２参照信号は、時間の経過に応じて前記第１傾斜とは異なる第２傾斜で信号レベルが変化する信号期間を含み、
    　前記第１比較回路は、前記第１参照信号と前記第１入力信号との信号レベルが一致すると、前記第１信号の信号レベルを遷移させ、
    　前記第２比較回路は、前記第２参照信号と前記第２入力信号との信号レベルが一致すると、前記第２信号の信号レベルを遷移させる、請求項１に記載の撮像装置。
  3. 　前記第１参照信号は、リセットレベルに対応する前記第１傾斜で信号レベルが変化する第１信号期間と、信号レベルに対応する前記第１傾斜で信号レベルが変化する第２信号期間とを有し、
    　前記第２参照信号は、リセットレベルに対応する前記第２傾斜で信号レベルが変化する第３信号期間と、信号レベルに対応する前記第２傾斜で信号レベルが変化する第４信号期間とを有する、請求項２に記載の撮像装置。
  4. 　前記第２ゲインは、前記第１ゲインよりもゲイン量が大きく、
    　前記第１参照信号は、前記第２参照信号よりも、単位時間当たりの信号変化量が大きい、請求項２に記載の撮像装置。
  5. 　前記第１比較回路は、リセットレベルに対応する前記第１参照信号と前記第１入力信号との比較結果に応じた前記第１信号と、信号レベルに対応する前記第１参照信号と前記第１入力信号との比較結果に応じた前記第１信号とを、それぞれ異なるタイミングで出力し、
    　前記第２比較回路は、リセットレベルに対応する前記第２参照信号と前記第２入力信号との比較結果に応じた前記第２信号と、信号レベルに対応する前記第２参照信号と前記第２入力信号との比較結果に応じた前記第２信号とを、それぞれ異なるタイミングで出力する、請求項３に記載の撮像装置。
  6. 　前記第１参照信号及び前記第２参照信号を生成する参照信号生成回路を備え、
    　前記第１比較回路から出力される前記第１信号と、前記第２比較回路から出力される前記第２信号とは、共通の信号線を介して前記第３比較回路に入力される、請求項１に記載の撮像装置。
  7. 　前記参照信号生成回路は、リセットレベル用の前記第１参照信号、リセットレベル用の前記第２参照信号、信号レベル用の前記第２参照信号、及び信号レベル用の前記第１参照信号の順に出力する、請求項６に記載の撮像装置。
  8. 　前記参照信号生成回路は、リセットレベル用の前記第２参照信号、リセットレベル用の前記第１参照信号、信号レベル用の前記第１参照信号、及び信号レベル用の前記第２参照信号の順に出力する、請求項６に記載の撮像装置。
  9. 　前記第１比較回路は、前記参照信号生成回路が前記第１参照信号を出力する期間内に前記第１入力信号との比較処理を行って前記第１信号を出力し、かつ、前記参照信号生成回路が前記第２参照信号を出力する期間内には前記第１信号の出力を停止し、
    　前記第２比較回路は、前記参照信号生成回路が前記第２参照信号を出力する期間内に前記第２入力信号との比較処理を行って前記第２信号を出力し、かつ、前記参照信号生成回路が前記第１参照信号を出力する期間内には前記第２信号の出力を停止する、請求項６に記載の撮像装置。
  10. 　前記第１比較回路は、
    　前記第１入力信号が供給されるソースと、前記第１参照信号に応じた電圧が供給されるゲートとを有する第１トランジスタと、
    　前記第１トランジスタのゲートに接続され、前記第１参照信号の初期電圧に応じた電荷を保持する第１キャパシタと、
    　前記第１トランジスタのゲート及びドレイン間を短絡するか否かを切り替える第１切替器と、
    　前記第１トランジスタのドレイン電圧を前記第３比較回路に供給するか否かを切り替える第２切替器と、を有し、
    　前記第２比較回路は、
    　前記第２入力信号が供給されるソースと、前記第２参照信号に応じた電圧が供給されるゲートとを有する第２トランジスタと、
    　前記第２トランジスタのゲートに接続され、前記第２参照信号の初期電圧に応じた電荷を保持する第２キャパシタと、
    　前記第２トランジスタのゲート及びドレイン間を短絡するか否かを切り替える第３切替器と、
    　前記第２トランジスタのドレイン電圧を前記第３比較回路に供給するか否かを切り替える第４切替器と、を有する、請求項１に記載の撮像装置。
  11. 　前記第２切替器は、前記第１比較回路に前記第１参照信号と前記第１入力信号とが入力される期間内に前記第１トランジスタのドレイン電圧を前記第３比較回路に供給し、かつ、前記第２比較回路に前記第２参照信号と前記第２入力信号とが入力される期間内に前記第１トランジスタのドレインと前記第３比較回路との接続経路を遮断し、
    　前記第４切替器は、前記第２比較回路に前記第２参照信号と前記第２入力信号とが入力される期間内に前記第２トランジスタのドレイン電圧を前記第３比較回路に供給し、かつ、前記第１比較回路に前記第１参照信号と前記第１入力信号とが入力される期間内に前記第２トランジスタのドレインと前記第３比較回路との接続経路を遮断する、請求項１０に記載の撮像装置。
  12. 　前記第１比較回路は、
    　前記第１キャパシタの一端に前記第１参照信号を供給するか否かを切り替える第５切替器と、
    　前記第１キャパシタの一端に所定の電圧レベルの基準電圧を供給するか否かを切り替える第６切替器と、を有し、
    　前記第２比較回路は、
    　前記第２キャパシタの一端に前記第２参照信号を供給するか否かを切り替える第７切替器と、
    　前記第２キャパシタの一端に前記基準電圧を供給するか否かを切り替える第８切替器と、を有し、
    　前記第１比較回路が前記第１参照信号と前記第１入力信号との信号レベルの比較処理を行っている期間内は、前記第５切替器は前記第１キャパシタの一端に前記第１参照信号を供給し、かつ前記第６切替器は前記第１キャパシタの一端に前記基準電圧を供給せず、かつ前記第７切替器は前記第２キャパシタの一端に前記第２参照信号を供給せず、かつ前記第８切替器は前記第２キャパシタの一端に前記基準電圧を供給し、
    　前記第２比較回路が前記第２参照信号と前記第２入力信号との信号レベルの比較処理を行っている期間内は、前記第５切替器は前記第１キャパシタの一端に前記第１参照信号を供給せず、かつ前記第６切替器は前記第１キャパシタの一端に前記基準電圧を供給し、かつ前記第７切替器は前記第２キャパシタの一端に前記第２参照信号を供給し、かつ前記第８切替器は前記第２キャパシタの一端に前記基準電圧を供給しない、請求項１０に記載の撮像装置。
  13. 　前記第１比較回路は、前記第１キャパシタと前記第１トランジスタのゲートとの接続ノードと、基準電圧ノードとの間に接続される第３キャパシタを有し、
    　前記第２比較回路は、前記第２キャパシタと前記第２トランジスタのゲートとの接続ノードと、前記基準電圧ノードとの間に接続される第４キャパシタを有し、
    　前記第１キャパシタ、前記第２キャパシタ、前記第３キャパシタ、及び前記第４キャパシタは、キャパシタンスを可変可能である、請求項１０に記載の撮像装置。
  14. 　前記第１比較回路は、前記第１参照信号をバッファリングして前記第１キャパシタの一端に供給する第１バッファを有し、
    　前記第２比較回路は、前記第２参照信号をバッファリングして前記第２キャパシタの一端に供給する第２バッファを有する、請求項１０に記載の撮像装置。
  15. 　前記第１参照信号及び前記第２参照信号をそれぞれ異なるタイミングで伝送する１本の参照信号線を備え、
    　前記第１キャパシタの一端及び前記第２キャパシタの一端には、前記参照信号線が接続される、請求項１０に記載の撮像装置。
  16. 　前記第１キャパシタの一端に前記第１参照信号を供給する第１参照信号線と、
    　前記第２キャパシタの一端に前記第２参照信号を供給する第２参照信号線と、を備える、請求項１０に記載の撮像装置。
  17. 　前記第１ゲイン及び前記第２ゲインとはゲイン量が異なる第３ゲインに対応する第３参照信号と第３入力信号との比較結果に応じた第５信号を出力する第４比較回路をさらに備え、
    　前記第３比較回路は、前記第１信号と前記第１入力信号との信号レベルの比較結果に応じた第３信号と、前記第２信号と前記第２入力信号との比較結果に応じた第４信号と、前記第５信号と前記第３入力信号との比較結果に応じた第６信号とを、それぞれ異なるタイミングで出力する、請求項１に記載の撮像装置。
  18. 　第１方向及び第２方向に配置されており、それぞれが光電変換を行う画素回路を有する複数の画素と、
    　前記第１方向に配置された２以上の前記画素で光電変換された信号に基づく入力信号をデジタル信号に変換するアナログ－デジタル変換器と、を備え、
    　前記アナログ－デジタル変換器は、前記第１方向に配置された前記２以上の画素ごとに、前記第１比較回路、前記第２比較回路、及び前記第３比較回路を有する、請求項１に記載の撮像装置。
  19. 　前記画素回路は、
    　前記第１比較回路及び前記第２比較回路の比較処理に同期して、光電変換効率を切り替える変換効率切替回路を有し、
    　前記変換効率切替回路は、前記第２比較回路が比較処理を行う期間内の光電変換効率を、前記第１比較回路が比較処理を行う期間内の光電変換効率よりも高くする、請求項１８に記載の撮像装置。
  20. 　前記第１比較回路内の前記第１参照信号の初期電圧に応じた電荷を保持する第１キャパシタが配置される第１領域と、
    　前記第１比較回路内の前記第１キャパシタ以外の回路素子が配置される第２領域と、
    　前記第２比較回路内の前記第２参照信号の初期電圧に応じた電荷を保持する第２キャパシタが配置される第３領域と、
    　前記第２比較回路内の前記第２キャパシタ以外の回路素子が配置される第４領域と、
    　前記第３比較回路が配置される第５領域と、が前記第２方向の画素ごとに配置され、
    　前記第１領域及び前記第２領域は前記第１方向に沿って隣接して配置され、
    　前記第３領域及び前記第４領域は前記第１方向に沿って隣接して配置される、請求項１８に記載の撮像装置。
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