JP2022017676A - 撮像装置及び電子機器 - Google Patents

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Abstract

Figure 2022017676000001
【課題】アナログの画素信号と所定の参照信号とを比較する際に、その比較結果の反転タイミングの誤差を抑制できる撮像装置を提供する。
【解決手段】本開示の撮像装置は、負荷電流源、画素から読み出されたアナログの画素信号を伝送する信号線と負荷電流源との間に設けられ、アナログの画素信号と所定の参照信号とを比較する比較器、及び、信号線に接続された負性容量回路を備える。負荷電流源は、カスコード接続された２つのトランジスタを有する。負性容量回路は、信号線の電圧を、論理を反転させることなく、負荷電流源の２つのトランジスタの共通接続ノードに容量素子を介して印加する。
【選択図】 図５

Description

本開示は、撮像装置及び電子機器に関する。
撮像装置には、画素から読み出されるアナログの画素信号をデジタル化するアナログ－デジタル変換部が搭載されている。アナログ－デジタル変換部は、画素列に対応して配置された複数のアナログ－デジタル変換器から成る、所謂、列並列型のアナログ－デジタル変換部である。
列並列型のアナログ－デジタル変換部を構成するアナログ－デジタル変換器としては、例えば、画素から読み出されるアナログの画素信号と所定の参照信号とを比較することによって、アナログの画素信号をデジタル化する、所謂、シングルスロープ型アナログ－デジタル変換器が知られている。
シングルスロープ型アナログ－デジタル変換器は、例えば、アナログの画素信号と所定の参照信号とを比較する比較器、及び、当該比較器の比較結果に基づいて計数を行うカウンタから構成される。シングルスロープ型アナログ－デジタル変換器を有する撮像装置として、例えば、ソース電極にアナログの画素信号が入力され、ゲート電極に所定の参照信号が入力されるＰチャネルＭＯＳ（Metal-Oxide-Semiconductor）トランジスタとインバータとを比較器内に配置した撮像装置が提案されている（例えば、特許文献１参照）。
ＵＳ ２０１８／０１０３２２２ Ａ１
特許文献１に記載の撮像装置では、アナログ－デジタル変換器の比較器が、その電流源として、画素（画素回路）の負荷電流源を共用する構成となっており、この電流源の共用により、画素回路と別途に比較器にも電流源を設ける構成の場合と比較して、消費電力の削減を図っている。
しかしながら、特許文献１に記載の撮像装置におけるＰチャネルＭＯＳトランジスタに対する上記の接続構成では、アナログの画素信号と所定の参照信号とが一致する際に、ＰチャネルＭＯＳトランジスタのドレイン電圧は、画素信号のレベルに応じて変動してしまう。このため、比較器の比較結果が反転するタイミングが、画素信号と参照信号とが一致する理想的なタイミングからずれてしまうことがある。この反転タイミングの誤差に起因して、画素信号をアナログ－デジタル変換したデジタル信号に誤差や非線形性が生じ、画像データの画質が低下するという問題がある。
本開示は、アナログの画素信号と所定の参照信号とを比較する際に、その比較結果の反転タイミングの誤差を抑制できる撮像装置、及び、当該撮像装置を有する電子機器を提供することを目的とする。
上記の目的を達成するための本開示の撮像装置は、
負荷電流源、
画素から読み出されたアナログの画素信号を伝送する信号線と負荷電流源との間に設けられ、アナログの画素信号と所定の参照信号とを比較する比較器、及び、
信号線に接続された負性容量回路、
を備え、
負荷電流源は、カスコード接続された２つのトランジスタを有し、
負性容量回路は、信号線の電圧を、論理を反転させることなく、負荷電流源の２つのトランジスタの共通接続ノードに容量素子を介して印加する。
また、上記の目的を達成するための本開示の電子機器は、上記の構成の撮像装置を有する。
図１は、本開示に係る技術が適用される撮像装置の一例であるＣＭＯＳイメージセンサのシステム構成の概略を模式的に示すブロック図である。 図２は、画素の回路構成の一例を示す回路図である。 図３は、アナログ－デジタル変換部の構成の一例を模式的に示すブロック図である。 図４Ａは、平置型のチップ構造を模式的に示す斜視図であり、図４Ｂは、積層型の半導体チップ構造を模式的に示す分解斜視図である。 図５は、実施例１に係る比較器の回路構成例を示す回路図である。 図６は、基本形の回路構成を有する比較器の回路動作の一例の説明に供するタイミングチャートである。 図７は、ＰチャネルＭＯＳトランジスタの特性の一例を示す特性図である。 図８は、信号線の配線容量の低減によってフレームレートを向上できることについて説明するタイミング波形図である。 図９は、実施例２に係る比較器の回路構成例を示す回路図である。 図１０は、実施例３に係る比較器の回路構成例を示す回路図である。 図１１は、実施例４に係る比較器の回路構成例を示す回路図である。 図１２は、実施例５に係る比較器の回路構成例を示す回路図である。 図１３は、実施例６に係る比較器の回路構成例を示す回路図である。 図１４は、クランプトランジスタの作用について説明するための、信号線の電圧及び負性容量回路の電流源を構成するＮチャネルＭＯＳトランジスタのドレイン電圧の電圧変動の一例を示す特性図である。 図１５は、本開示に係る技術の適用例を示す図である。 図１６は、本開示の電子機器の一例である撮像システムの構成例の概略を示すブロック図である。 図１７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 図１８は、移動体制御システムにおける撮像部の設置位置の例を示す図である。
以下、本開示に係る技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示に係る技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の撮像装置及び電子機器、全般に関する説明
２．本開示に係る技術が適用される撮像装置
２－１．ＣＭＯＳイメージセンサの構成例
２－２．画素の回路構成例
２－３．アナログ－デジタル変換部の構成例
２－４．半導体チップ構造
２－４－１．平置型の半導体チップ構造
２－４－２．積層型の半導体チップ構造
３．本開示の実施形態
３－１．実施例１（負性容量回路を比較器の入力段の負荷電流源に接続する例）
３－１－１．比較器の回路構成例
３－１－２．比較器の回路動作例
３－１－３．負性容量回路について
３－２．実施例２（実施例１の変形例：負性容量回路の回路例）
３－３．実施例３（負性容量回路を比較器の出力段の負荷電流源に接続する例）
３－４．実施例４（負性容量回路を比較器の入力段及び出力段の各負荷電流源に接続する例）
３－５．実施例５（信号線用の負荷電流源を有する例）
３－６．実施例６（信号線の電圧をクランプするクランプトランジスタを有する例）
４．変形例
５．応用例
６．本開示に係る技術の適用例
６－１．本開示の電子機器（撮像システムの例）
６－２．移動体への応用例
７．本開示がとることができる構成
＜本開示の撮像装置及び電子機器、全般に関する説明＞
本開示の撮像装置及び電子機器にあっては、負荷電流源について、入力側負荷電流源及び出力側負荷電流源から成る構成とすることができる。また、比較器について、信号線と入力側負荷電流源との間に接続され、所定の参照信号をゲート入力とする入力トランジスタ、及び、信号線と出力側負荷電流源との間に接続され、入力トランジスタの出力をゲート入力とする出力トランジスタを有する構成とすることができる。
上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、負性容量回路について、信号線の電圧を、論理を反転させることなく、入力側負荷電流源のカスコード接続された２つのトランジスタの共通接続ノードに容量素子を介して印加する、あるいは、出力側負荷電流源のカスコード接続された２つのトランジスタの共通接続ノードに容量素子を介して印加する、あるいは、その両方の共通接続ノードに容量素子を介して印加する構成とすることができる。
また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、信号線には、カスコード接続された２つのトランジスタを有する信号線用の負荷電流源が接続されている構成とすることができる。そして、負性容量回路について、信号線の電圧を、論理を反転させることなく、信号線用の負荷電流源のカスコード接続された２つのトランジスタの共通接続ノードに容量素子を介して印加する構成とすることができる。
また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、信号線には、第１の調整部及び第２の調整部を有する構成とすることができる。第１の調整部は、入力側負荷電流源のカスコード接続された２つのトランジスタの各バイアス電圧、及び、出力側負荷電流源のカスコード接続された２つのトランジスタの各バイアス電圧を調整する。第２の調整部は、信号線用の負荷電流源のカスコード接続された２つのトランジスタの各バイアス電圧を調整する。
また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、負性容量回路について、信号線に入力端が接続された非反転アンプを有する構成とすることができる。このとき、非反転アンプの他端は、一端が負荷電流源のカスコード接続された２つのトランジスタの共通接続ノードに接続された容量素子の他端に接続される。そして、非反転アンプについて、高電位側電源と容量素子の他端との間に接続され、ゲート電極が信号線に接続されたトランジスタ、及び、容量素子の他端と低電位側電源との間に接続された電流源を有する構成とすることができる。
また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、信号線には、負性容量回路について、非反転アンプを構成するトランジスタに対して並列に接続されたクランプトランジスタを有する構成とすることができる。
＜本開示に係る技術が適用される撮像装置＞
本開示に係る技術が適用される撮像装置として、Ｘ－Ｙアドレス方式の撮像装置の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
［ＣＭＯＳイメージセンサの構成例］
図１は、本開示に係る技術が適用される撮像装置の一例であるＣＭＯＳイメージセンサのシステム構成の概略を模式的に示すブロック図である。
本適用例に係るＣＭＯＳイメージセンサ１は、画素アレイ部１１及び当該画素アレイ部１１の周辺回路部を有する構成となっている。画素アレイ部１１は、受光素子を含む画素（画素回路）２０が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは、画素行の画素２０の配列方向を言い、列方向とは、画素列の画素２０の配列方向を言う。画素２０は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。
画素アレイ部１１の周辺回路部は、例えば、行選択部１２、アナログ－デジタル変換部１３、信号処理部としてのロジック回路部１４、及び、タイミング制御部１５等によって構成されている。
画素アレイ部１１において、行列状の画素配列に対し、画素行毎に画素制御線３１（３１1～３１m）が行方向に沿って配線されている。また、画素列毎に信号線３２（３２1～３２n）が列方向に沿って配線されている。画素制御線３１は、画素２０から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素制御線３１について１本の配線として図示しているが、１本に限られるものではない。画素制御線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。
以下に、画素アレイ部１１の周辺回路部の各構成要素、即ち、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５について説明する。
行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
読出し走査系は、画素２０から画素信号を読み出すために、画素アレイ部１１の画素２０を行単位で順に選択走査する。画素２０から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の画素２０の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
アナログ－デジタル変換部１３は、画素アレイ部１１の画素列に対応して（例えば、画素列毎に）設けられた複数のアナログ－デジタル変換器（ＡＤＣ）の集合から成る。アナログ－デジタル変換部１３は、画素列毎に信号線３２1～３２nの各々を通して出力されるアナログの画素信号を、デジタル信号に変換する列並列型のアナログ－デジタル変換部である。
アナログ－デジタル変換部１３におけるアナログ－デジタル変換器としては、例えば、参照信号比較型のアナログ－デジタル変換器の一例であるシングルスロープ型アナログ－デジタル変換器を用いることができる。
信号処理部であるロジック回路部１４は、アナログ－デジタル変換部１３でデジタル化された画素信号の読み出しや所定の信号処理を行う。具体的には、ロジック回路部１４では、所定の信号処理として、例えば、縦線欠陥、点欠陥の補正、又は、信号のクランプ、更には、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などのデジタル信号処理が行われる。ロジック回路部１４は、生成した画像データを、本ＣＭＯＳイメージセンサ１の出力信号ＯＵＴとして後段の装置に出力する。
タイミング制御部１５は、外部から与えられる同期信号に基づいて、各種のタイミング信号、クロック信号、及び、制御信号等を生成する。そして、タイミング制御部１５は、これら生成した信号を基に、行選択部１２、アナログ－デジタル変換部１３、及び、ロジック回路部１４等の駆動制御を行う。
［画素の回路構成例］
図２は、画素２０の回路構成の一例を示す回路図である。画素２０は、光電変換素子として、例えば、フォトダイオード２１を有している。画素２０は、フォトダイオード２１の他に、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する構成となっている。
転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとしては、例えばＮチャネルのＭＯＳ型電界効果トランジスタを用いている。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
この画素２０に対して、先述した画素制御線３１（３１1～３１m）として、複数の画素制御線が同一画素行の各画素２０に対して共通に配線されている。これら複数の画素制御線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の画素制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
転送トランジスタ２２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ２３は、高電位側電源電圧ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が高電位側電源電圧ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して信号線３２に接続される。
選択トランジスタ２５は、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が信号線３２に接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２０を選択状態として増幅トランジスタ２４から出力される信号を信号線３２に伝達する。
尚、上記の回路例では、画素２０として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち、４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
［アナログ－デジタル変換部の構成例］
続いて、アナログ－デジタル変換部１３の構成の一例について説明する。ここでは、アナログ－デジタル変換部１３の各アナログ－デジタル変換器として、シングルスロープ型のアナログ－デジタル変換器を用いることとする。
アナログ－デジタル変換部１３の構成の一例を図３に示す。ＣＭＯＳイメージセンサ１において、アナログ－デジタル変換部１３は、画素アレイ部１１の各画素列に対応して設けられた複数のシングルスロープ型のアナログ－デジタル変換器の集合から成る。ここでは、ｎ列目のシングルスロープ型のアナログ－デジタル変換器１３０を例に挙げて説明する。
アナログ－デジタル変換器１３０は、比較器１３１及びカウンタ１３２を有する回路構成となっている。そして、シングルスロープ型のアナログ－デジタル変換器１３０では、参照信号生成部１６で生成される参照信号が用いられる。参照信号生成部１６は、例えば、デジタル－アナログ変換器（ＤＡＣ）から成り、時間の経過に応じてレベル（電圧）が単調減少するランプ（ＲＡＭＰ）波の参照信号ＶRAMPを生成し、画素列毎に設けられた比較器１３１に基準信号として与える。
比較器１３１は、画素２０から読み出されるアナログの画素信号ＶVSLを比較入力とし、参照信号生成部１６で生成されるランプ波の参照信号ＶRAMPを基準入力とし、両信号を比較する。そして、比較器１３１は、例えば、参照信号ＶRAMPが画素信号ＶVSLよりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照信号ＶRAMPが画素信号ＶVSL以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、比較器１３１は、画素信号ＶVSLの信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。
カウンタ１３２には、比較器１３１に対する参照信号ＶRAMPの供給開始タイミングと同じタイミングで、タイミング制御部１５からクロック信号ＣＬＫが与えられる。そして、カウンタ１３２は、クロック信号ＣＬＫに同期してカウント動作を行うことによって、比較器１３１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。カウンタ１３２のカウント結果（カウント値）は、アナログの画素信号ＶVSLをデジタル化したデジタル値として、ロジック回路部１４へ供給される。
上述したシングルスロープ型のアナログ－デジタル変換器１３０の集合から成るアナログ－デジタル変換部１３によれば、参照信号生成部１６で生成されるランプ波の参照信号ＶRAMPと、画素２０から信号線３２を通して読み出されるアナログの画素信号ＶVSLとの大小関係が変化するまでの時間情報からデジタル値を得ることができる。
尚、上記の例では、アナログ－デジタル変換部１３として、画素アレイ部１１の画素列に対して１対１の対応関係でアナログ－デジタル変換器１３０が配置されて成る構成を例示したが、複数の画素列を単位としてアナログ－デジタル変換器１３０が配置されて成る構成とすることも可能である。
上述したシングルスロープ型のアナログ－デジタル変換器１３０において、比較器１３１としては、一般的に、差動アンプ構成の比較器が用いられる。しかし、差動アンプ構成の比較器の場合、画素２０の信号量に応じた入力レンジを確保する必要があるため、電源電圧ＶDDを相対的に高めに設定する必要があり、従って、アナログ－デジタル変換器１３０の消費電力、ひいては、ＣＭＯＳイメージセンサ１の消費電力が相対的に高くなるという問題がある。
［半導体チップ構造］
上記の構成のＣＭＯＳイメージセンサ１の半導体チップ構造としては、平置型の半導体チップ構造及び積層型の半導体チップ構造を例示することができる。また、画素構造については、配線層が形成される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることもできるし、表面側から照射される光を取り込む表面照射型の画素構造とすることもできる。
以下に、平置型の半導体チップ構造及び積層型の半導体チップ構造の概略について説明する。
（平置型の半導体チップ構造）
図４Ａは、ＣＭＯＳイメージセンサ１の平置型のチップ構造を模式的に示す斜視図である。図４Ａに示すように、平置型の半導体チップ構造は、画素２０が行列状に配置されて成る画素アレイ部１１と同じ半導体基板４１上に、画素アレイ部１１の周辺回路部の各構成要素を形成した構造となっている。具体的には、画素アレイ部１１と同じ半導体基板４１上に、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５等が形成されている。１層目の半導体チップ４１の例えば左右両端部には、外部接続用や電源用のパッド４２が設けられている。
（積層型の半導体チップ構造）
図４Ｂは、ＣＭＯＳイメージセンサ１の積層型の半導体チップ構造を模式的に示す分解斜視図である。図４Ｂに示すように、積層型の半導体チップ構造、所謂、積層構は、１層目の半導体チップ４３及び２層目の半導体チップ４４の少なくとも２つの半導体チップが積層された構造となっている。
この積層型の半導体チップ構造において、１層目の半導体チップ４３は、光電変換素子（例えば、フォトダイオード２１）を含む画素２０が行列状に２次元配置されて成る画素アレイ部１１が形成された画素チップである。１層目の半導体チップ４３の例えば左右両端部には、外部接続用や電源用のパッド４２が設けられている。
２層目の半導体チップ４４は、画素アレイ部１１の周辺回路部、即ち、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５等が形成された回路チップである。尚、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５の配置については、一例であって、この配置例に限られるものではない。
１層目の半導体チップ４３上の画素アレイ部１１と、２層目の半導体チップ４４上の周辺回路部とは、Ｃｕ－Ｃｕ接合を含む金属－金属接合、シリコン貫通電極（Through Silicon Via：ＴＳＶ）、マイクロバンプ等から成る接合部７２，７３を介して電気的に接続される。
上述した積層型の半導体チップ構造によれば、１層目の半導体チップ４３には画素アレイ部１１の作製に適したプロセスを適用でき、２層目の半導体チップ４４には回路部分の作製に適したプロセスを適用できる。これにより、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができる。これにより、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができる。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。
＜本開示の実施形態＞
本開示の実施形態に係るＣＭＯＳイメージセンサ１は、アナログ－デジタル変換器１３０の比較器１３１を、差動アンプ構成の比較器をシングル化し、信号線３２に電流を供給する負荷電流源と、信号線３２との間に比較器１３１を有する回路構成となっている。すなわち、本実施形態に係るＣＭＯＳイメージセンサ１は、比較器１３１で用いる電流源として、信号線３２に電流を供給する負荷電流源を共用した回路構成となっている。この回路構成の比較器１３１によれば、アナログ－デジタル変換器１３０の消費電力、ひいては、ＣＭＯＳイメージセンサ１の低消費電力化を図ることができる。
本実施形態に係るＣＭＯＳイメージセンサ１は、更に、回路的に負の容量を実現する負性容量回路を備えている。負性容量回路は、信号線３２に接続されており、信号線３２の電圧を、論理を反転させることなく、負荷電流源を構成するカスコード接続された２つのトランジスタの共通接続ノードに容量素子を介して印加する。この負性容量回路の作用により、信号線３２の配線容量を低減させることができる。そして、信号線３２の配線容量の低減により、信号線３２によって伝送される画素信号のセトリングを高速にすることができ、その結果、フレームレートの向上を図ることができる。
以下に、低消費電力化を目的として、信号線３２に電流を供給する負荷電流源を、比較器１３１の電流源として共用した回路構成を有し、画素信号のセトリングの高速化を目的として、信号線３２に接続された負性容量回路を備える本開示の実施形態に係る比較器１３１の具体的な実施例について説明する。
［実施例１］
実施例１は、比較器１３１の基本形の回路構成の例であり、負性容量回路を比較器１３１の入力段（１段目）の負荷電流源に接続する例である。実施例１に係る比較器の回路構成例を図５に示す。ここでは、図面の簡略化のために、１画素列分の回路構成について図示している。この点については、後述する各実施例においても同様である。
（比較器の回路構成例）
実施例１に係る比較器１３１は、第１の容量素子Ｃ11、入力トランジスタＰＴ11、入力側負荷電流源Ｉ11、第２の容量素子Ｃ12、出力トランジスタＰＴ12、出力側負荷電流源Ｉ12、クランプトランジスタＰＴ13、オートゼロスイッチＳＷAZ、及び、負性容量回路５０を備える構成となっている。
入力トランジスタＰＴ11は、ＰチャネルのＭＯＳトランジスタから成り、信号線３２と入力側負荷電流源Ｉ11との間に接続されている。具体的には、入力トランジスタＰＴ11のソース電極が信号線３２に接続され、ドレイン電極が入力側負荷電流源Ｉ11の一端に接続されている。これにより、入力トランジスタＰＴ11のソース電極には、信号線３２を通して画素信号ＶVSLが入力される。
入力側負荷電流源Ｉ11の他端は、低電位側電源、例えばグランドＧＮＤに接続されている。入力側負荷電流源Ｉ11は、カスコード接続された２つのトランジスタ、即ち、電流源トランジスタＮＴ11及びカスコードトランジスタＮＴ12から成る。電流源トランジスタＮＴ11のゲート電極には、所定のバイアス電圧ｂｉａｓ１が印加され、カスコードトランジスタＮＴ12のゲート電極には、所定のバイアス電圧ｂｉａｓ２が印加される。これにより、入力側負荷電流源Ｉ11は、入力トランジスタＰＴ11と信号線３２との直列接続回路に対して一定の電流を供給する。電流源トランジスタＮＴ11及びカスコードトランジスタＮＴ12としては、例えば、ＮチャネルのＭＯＳトランジスタを用いることができる。
第１の容量素子Ｃ11は、ランプ波の参照信号ＶRAMPの入力端子Ｔ11と入力トランジスタＰＴ11のゲート電極との間に接続されており、参照信号ＶRAMPに対する入力容量となる。これにより、入力トランジスタＰＴ11には、画素信号ＶVSLが信号線３２を通してソース電極に入力され、ランプ波の参照信号ＶRAMPが第１の容量素子Ｃ11を介してゲート電極に入力されることになる。
入力トランジスタＰＴ11は、ゲート電極に入力される参照信号ＶRAMPと、ソース電極に入力される画素信号ＶVSLとの差、即ち、入力トランジスタＰＴ11のゲート－ソース間電圧Ｖgsを増幅し、ドレイン電極からドレイン電圧として出力する。
オートゼロスイッチＳＷAZは、入力トランジスタＰＴ11のゲート電極とドレイン電極との間に接続され、図１に示すタイミング制御部１５から入力端子Ｔ12を介して入力される駆動信号ＡＺによってオン（閉）／オフ（開）の制御が行われる。オートゼロスイッチＳＷAZは、オン状態になることにより、入力トランジスタＰＴ11のゲート電極とドレイン電極との間を短絡するオートゼロ（初期化動作）を行う。オートゼロスイッチＳＷAZについては、Ｐチャネル又はＮチャネルのＭＯＳトランジスタを用いて構成することができる。
第２の容量素子Ｃ12は、入力トランジスタＰＴ11に対して並列に接続されている。具体的には、第２の容量素子Ｃ12の一端が入力トランジスタＰＴ11のソース電極に接続され、第２の容量素子Ｃ12の他端が入力トランジスタＰＴ11のドレイン電極に接続されている。
出力トランジスタＰＴ12は、例えば、ＰチャネルのＭＯＳトランジスタから成り、信号線３２と出力側負荷電流源Ｉ12との間に接続されている。具体的には、出力トランジスタＰＴ12のソース電極が信号線３２に接続され、ドレイン電極が出力側負荷電流源Ｉ12の一端に接続されている。これにより、出力トランジスタＰＴ12のソース電極には、信号線３２を通して画素信号ＶVSLが入力される。
出力側負荷電流源Ｉ12の他端は、低電位側電源、例えばグランドＧＮＤに接続されている。出力側負荷電流源Ｉ12は、カスコード接続された２つのトランジスタ、即ち、電流源トランジスタＮＴ13及びカスコードトランジスタＮＴ14から成る。電流源トランジスタＮＴ13のゲート電極には、所定のバイアス電圧ｂｉａｓ３が印加され、カスコードトランジスタＮＴ14のゲート電極には、所定のバイアス電圧ｂｉａｓ４が印加される。これにより、出力側負荷電流源Ｉ12は、出力トランジスタＰＴ12と信号線３２との直列接続回路に対して一定の電流を供給する。電流源トランジスタＮＴ13及びカスコードトランジスタＮＴ14としては、例えば、ＮチャネルのＭＯＳトランジスタを用いることができる。
出力トランジスタＰＴ12のゲート電極は、入力トランジスタＰＴ11のドレイン電極に接続されている。これにより、出力トランジスタＰＴ12のゲート電極には、入力トランジスタＰＴ11のドレイン電圧が入力される。
出力トランジスタＰＴ12は、信号線３２を通してソース電極に入力される画素信号ＶVSLと、ゲート電極に入力される入力トランジスタＰＴ11のドレイン電圧との電圧差が所定の閾値電圧を超えるか否かを示す信号ＯＵＴを、アナログの画素信号ＶVSLとランプ波の参照信号ＶRAMPとの比較結果として、ドレイン電極から出力端子Ｔ13を通して出力する。
クランプトランジスタＰＴ13は、例えば、ＰチャネルのＭＯＳトランジスタから成り、入力トランジスタＰＴ11のソース電極とドレイン電極との間に接続されている。クランプトランジスタＰＴ13は、ゲート電極とソース電極とが共通に接続されたダイオード接続の構成となっており、入力トランジスタＰＴ11が非導通状態のときの入力トランジスタＰＴ11のドレイン電圧の低下を抑制する作用をなす。
上述したように、実施例１に係る比較器１３１は、比較器１３１の電流源として、信号線３２に電流を供給する負荷電流源Ｉ11を共用した回路構成を基本形としている。この基本形の回路構成を有する比較器１３１によれば、アナログ－デジタル変換器１３０の消費電力、ひいては、ＣＭＯＳイメージセンサ１の低消費電力化を図ることができる。更に、入力トランジスタＰＴ11が、ドレイン－ソース間電圧を出力トランジスタＰＴ12のゲート－ソース間に供給するため、アナログの画素信号ＶVSLとランプ波の参照信号ＶRAMPとが一致するタイミングで比較結果を反転させることができる。これにより、反転タイミングの誤差に起因するノイズを低減し、画像データの画質を向上させることができる。
（比較器の回路動作例）
続いて、上記の基本形の回路構成を有する比較器１３１の回路動作の一例について説明する。図６は、実施例１に係る比較器１３１の回路動作の一例の説明に供するタイミングチャートである。図６のタイミングチャートには、アナログの画素信号ＶVSL、ランプ波の参照信号ＶRAMP、入力トランジスＰＴ11のドレイン電圧Ｖd、比較器１３１の比較結果ＣＯＭＰ、及び、オートゼロスイッチＳＷAZの駆動信号ＡＺの各波形のタイミング関係を示している。
アナログ－デジタル変換（ＡＤ変換）の開始直前の時刻ｔ1で、オートゼロスイッチＳＷAZの駆動信号ＡＺが、所定のオートゼロ期間に亘ってアクティブ状態（高レベル状態）になる。これにより、オートゼロスイッチＳＷAZが、駆動信号ＡＺに応答してオン（閉）状態となり、入力トランジスＰＴ11のゲート電極とドレイン電極とを短絡し、比較器１３１の初期化動作、即ち、オートゼロ動作を行う。
オートゼロ動作後、時刻ｔ2で、参照信号生成部１６から参照信号ＶRAMPの出力が開始される。参照信号ＶRAMPは、時間の経過に応じてレベル（電圧）が単調減少するランプ波の信号である。
ところで、ＣＭＯＳイメージセンサ１では、一般的に、画素２０のリセット動作時のノイズを除去するために、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）によるノイズ除去処理が行わる。このため、画素２０からは、画素信号として、例えば、リセットレベル（Ｐ相）ＶVSL_P及び信号レベル（Ｄ相）ＶVSL_Dが読み出される。
リセットレベルＶVSL_Pは、画素２０のフローティングディフュージョンＦＤをリセットしたときの当該フローティングディフュージョンＦＤの電位に相当する。信号レベルＶVSL_Dは、フォトダイオード２１での光電変換によって得られる電位、即ち、フォトダイオード２１に蓄積された電荷をフローティングディフュージョンＦＤへ転送したときの当該フローティングディフュージョンＦＤの電位に相当する。
時刻ｔ3で、時間の経過に応じて電圧が徐々に減少する参照信号ＶRAMPが、リセットレベルＶVSL_Pと交差するものとする。ここで、時刻ｔ3での入力トランジスＰＴ11のドレイン電圧ＶdをＶd_pとし、ドレイン電圧Ｖd_p未満を低レベルとし、ドレイン電圧Ｖd_p以上を高レベルとすると、入力トランジスＰＴ11のドレイン電圧Ｖdは、時刻ｔ3で低レベルから高レベルに反転する。
その後、参照信号ＶRAMPの初期化が行われ、時刻ｔ4から、参照信号ＶRAMPが徐々に低下を開始する。一方、画素２０では、フォトダイオード２１からフローティングディフュージョンＦＤへ電荷が転送され、画素信号として信号レベルＶVSL_Dが出力される。この信号レベルＶVSL_Dは、リセットレベルＶVSL_PよりもΔＶだけ低いレベルとする。
そして、時刻ｔ5で、時間の経過に応じて電圧が徐々に減少する参照信号ＶRAMPが、信号レベルＶVSL_Dと交差するものとする。ここで、時刻ｔ5での入力トランジスＰＴ11のドレイン電圧ＶdをＶd_dとする。このドレイン電圧Ｖd_dは、ドレイン電圧Ｖd_pよりもΔＶだけ低い値となる。すなわち、時刻ｔ5でのドレイン電圧Ｖd_dは、そのときの画素信号である信号レベルＶVSL_Dが低いほど、低い値となる。
入力トランジスＰＴ11のドレイン電圧Ｖd_dが、リセットレベルＶVSL_Pの変換時のドレイン電圧Ｖd_pよりもΔＶだけ降下している。従来技術では、このドレイン電圧Ｖdが反転したと判定されるのは、時刻ｔ5の後の時刻ｔ6となる。このため、仮に、このドレイン電圧Ｖdを、比較器１３１の比較結果ＣＯＭＰとして用いると、比較結果ＣＯＭＰが反転するタイミング（時刻ｔ6）は、参照信号ＶRAMPが信号レベルＶVSL_Dと交差する理想的なタイミング（時刻ｔ5）からずれてしまう。この結果、アナログ－デジタル変換器１３０において、リニアリティ誤差やオフセットが生じ、この誤差に起因して画像データの画質が低下してしまうおそれがある。
これに対して、実施例１に係る比較器１３１では、入力トランジスタＰＴ11の後段に出力トランジスタＰＴ12が設けられ、入力トランジスタＰＴ11のソース電極及びドレイン電極が、出力トランジスタＰＴ12のソース電極及びゲート電極に接続されている。この接続により、入力トランジスタＰＴ11のドレイン－ソース間電圧Ｖdsが、出力トランジスタＰＴ12にそのゲート－ソース間電圧として入力される。
図６のタイミングチャートに例示したように、参照信号ＶRAMPが画素信号ＶVSLと交差する時刻ｔ3及び時刻ｔ5において、画素信号ＶVSLの電圧降下量ΔＶは、入力トランジスＰＴ11のドレイン電圧Ｖdの電圧降下量と同一である。このため、これらのタイミングにおいて、ドレイン－ソース間電圧Ｖdsは同一の値となる。このとき（即ち、時刻ｔ3及び時刻ｔ5）のドレイン－ソース間電圧Ｖdsの値は、オートゼロ時と同じになる。入力トランジスＰＴ11のドレイン－ソース間電圧Ｖdsは、出力トランジスタＰＴ12のゲート－ソース間電圧であるため、時刻ｔ3及び時刻ｔ5で、出力トランジスタＰＴ12のドレイン電圧が反転する。
比較器１３１の比較結果ＣＯＭＰの反転タイミングが、参照信号ＶRAMPが信号レベルＶVSL_Dと交差する理想的なタイミングであるため、反転タイミングの誤差が抑制される。これにより、入力トランジスＰＴ11のドレイン電圧Ｖdを比較結果ＣＯＭＰとして用いる場合と比較して、リニアリティ誤差やオフセットを小さくして、画像データの画質を向上させることができる。
続いて、時刻ｔ3及び時刻ｔ5で、入力トランジスＰＴ11のドレイン電圧Ｖdの電圧降下量ΔＶが、入力トランジスＰＴ11のソース電極に入力される画素信号ＶVSLの電圧降下量と同一になる理由について説明する。
図７は、実施例１に係る比較器１３１における入力トランジスＰＴ11として用いられるＰチャネルＭＯＳトランジスタの特性の一例を示す特性図である。図８の特性図において、縦軸は、ドレイン電流であり、横軸は、ドレイン－ソース間電圧である。また、破線は、線形領域と飽和領域との境界を示している。
一般的に、ＰチャネルＭＯＳトランジスタは、オートゼロ時に飽和領域で動作するように動作点が定められる。ＰチャネルＭＯＳトランジスタの飽和領域のドレイン電流Ｉdは、次式（１）によって表される。
Ｉd＝（１／２）・μＣOX（Ｗ／Ｌ）・（ＶGS－Ｖth）2（１＋λＶds）・・・（１）
ここで、μは、電子の移動度であり、ＣOXは、ＭＯＳキャパシタの単位面積当たりの容量であり、Ｗは、ゲート幅であり、Ｌは、ゲート長であり、Ｖthは、閾値電圧であり、λは、所定の係数である。
入力トランジスＰＴ11は、ＰチャネルＭＯＳトランジスタであるから、飽和領域において、式（１）が成立する。このとき入力トランジスＰＴ11Kのドレイン電流Ｉdは、入力側負荷電流源Ｉ11が供給する一定の値Ｉd1である。また、電子移動度μ、単位容量ＣOX、ゲート幅Ｗ、ゲート長Ｌ、閾値電圧Ｖth、及び、係数λは、一定の値である。
また、入力トランジスタＰＴ11のゲート電極に入力される参照信号ＶRAMPが、ソース電極に入力される画素信号ＶVSLと交差するとき、ゲート－ソース間電圧Ｖgsは、オートゼロ時に定まる一定の値である。
従って、入力トランジスタＰＴ11のゲート電極に入力される参照信号ＶRAMPが、ソース電極に入力される画素信号ＶVSLと交差するときは、式（１）より、ドレイン－ソース間電圧Ｖdsも一定の値となる。その一定のドレイン－ソース間電圧をＶds1とすると、時刻ｔ3及び時刻ｔ5において次式（２），（３）が成立する。
Ｖds1＝ＶVSL_P－Ｖd_p ・・・（２）
Ｖds1＝ＶVSL_D－Ｖd_d ・・・（３）
式（２）及び式（３）からドレイン－ソース間電圧Ｖds1を消去すると、次の式（４）が得られる。
ＶVSL_P－Ｖd_p＝Ｖd_p－Ｖd_d ・・・（４）
尚、ＰチャネルＭＯＳトランジスタをオートゼロ時に線形領域となるように動作点を定めた場合、式（１）は違う形となるが、式（４）は同様に成り立つ。
式（４）より、入力トランジスタＰＴ11のドレイン電圧Ｖdの電圧降下量ΔＶは、そのソース電極に入力される画素信号ＶVSLの電圧降下量と同一になる。従って、図６のタイミングチャートに例示したタイミング関係が得られる。
（負性容量回路について）
上記の基本形の回路構成において、実施例１に係る比較器１３１は、信号線３２に接続された負性容量回路５０を備えている。負性容量回路５０は、非反転アンプ５１及び容量素子Ｃ13を有する構成となっている。容量素子Ｃ13の一端は、負荷電流源Ｉ11を構成するカスコード接続された２つのトランジスタ（ＮＴ11，ＮＴ12）の共通接続ノードＮ11に接続されている。非反転アンプ５１は、入力端が信号線３２に接続され、出力端が容量素子Ｃ13の他端に接続されている。
非反転アンプ５１を含む負性容量回路５０は、信号線３２の電圧を、論理を反転させることなく、入力段の負荷電流源Ｉ11を構成するカスコード接続された２つのトランジスタ（ＮＴ11，ＮＴ12）の共通接続ノードＮ11に容量素子Ｃ13を介して印加する。この負性容量回路５０は、回路的に負の容量を実現することにより、換言すれば、負の容量の回路として機能することにより、信号線３２の配線容量を低減することができる。
一般に、信号線３２に寄生容量が生じて配線容量が増大すると、その配線容量の増大に起因して、信号線３２の電位が一定になるまでのセトリング時間が長くなってしまい、画素信号の読出し速度が低下するおそれがある。これに対して、実施例１に係る比較器１３１では、信号線３２に負性容量回路５０が接続されていることにより、信号線３２の配線容量を低減できるため、信号線３２の電位のセトリング時間を短縮することができ、その結果、フレームレートの向上を図ることができる。
信号線３２の配線容量の低減によってフレームレートを向上できることについて、図８のタイミング波形図を用いて説明する。図８のタイミング波形図には、水平同期信号ＸＨＳ、信号線３２の電位、ランプ波の参照信号ＶRAMP、及び、比較器１３１の入力段（入力トランジスタＰＴ11）出力のタイミング関係を示している。
負性容量回路５０の作用によって、信号線３２の配線容量を低減できることにより、図８（ａ），（ｂ）に示すように、信号線３２の電位のセトリング時間を短縮することができる。これに対応して、図８（ｃ），（ｄ）に示すように、ランプ波の参照信号ＶRAMPの立ち上がりタイミングを早めることができる。これにより、図８（ｅ），（ｆ）に示すように、比較器１３１の入力段出力、即ち、入力トランジスタＰＴ11の出力の反転タイミングが早まる。その結果、図８（ｇ），（ｈ）に示すように、タイミングのマージンが拡大し、画素信号の読出し速度の高速化、即ち、フレームレートの向上を図ることができる。
信号線３２の配線容量の低減については、信号線３２の材質を誘電率の低いものに変更したり、プロセスルールを微細化したりすることによっても信号線３２の配線容量を低減することができるが、プロセス開発に多大な時間や費用がかかり、困難を伴う。これに対して、実施例１に係る比較器１３１のように、信号線３２に負性容量回路５０を接続する構成によれば、信号線３２の材質の変更などが不要であるため、信号線３２の配線容量の低減を容易に実現できる。
［実施例２］
実施例２は、実施例１の変形例であり、負性容量回路５０の具体的な回路例である。負性容量回路５０の具体的な回路例を含む実施例２に係る比較器１３１の回路構成例を図９に示す。
実施例２に係る比較器１３１において、負性容量回路５０は、容量素子Ｃ13の他に、ＮチャネルＭＯＳトランジスタＮＴ15及び電流源Ｉ13を有する構成となっている。ＮチャネルＭＯＳトランジスタＮＴ15及び電流源Ｉ13は、実施例１の非反転アンプ５１を構成している。この点については、後述する各実施例においても同様である。
負性容量回路５０において、ＮチャネルＭＯＳトランジスタＮＴ15は、ゲート電極が信号線３２に接続され、ドレイン電極が高電位側電源電圧ＶDDのノードに接続されている。容量素子Ｃ13は、一端が入力側負荷電流源Ｉ11の電流源トランジスタＮＴ11とカスコードトランジスタＮＴ12との共通接続ノードＮ11に接続され、他端がＮチャネルＭＯＳトランジスタＮＴ15のソース電極に接続されている。電流源Ｉ13は、ＮチャネルＭＯＳトランジスタＮＴ15のソース電極と低電位側電源(例えば、グランド)との間に接続されている。
ＮチャネルＭＯＳトランジスタＮＴ15及び電流源Ｉ13によって非反転アンプ５１が構成された実施例２に係る比較器１３１においても、実施例１に係る比較器１３１と同様の作用、効果を得ることができる。すなわち、負性容量回路５０の作用によって信号線３２の配線容量を低減できるため、信号線３２の電位のセトリング時間を短縮することができ、その結果、フレームレートの向上を図ることができる。
［実施例３］
実施例３は、負性容量回路５０を比較器１３１の出力段（２段目）の負荷電流源に接続する例である。実施例３に係る比較器１３１のAutomobile_template1_ver_1.0 回路構成例を図１０に示す。
実施例３に係る比較器１３１において、ＮチャネルＭＯＳトランジスタＮＴ15、電流源Ｉ13、及び、容量素子Ｃ13から成る負性容量回路５０は、比較器１３１の出力段（２段目）の出力側負荷電流源Ｉ12に接続されている。具体的には、負性容量回路５０において、容量素子Ｃ13の一端は、負荷電流源Ｉ12の電流源トランジスタＮＴ13とカスコードトランジスタＮＴ14との共通接続ノードＮ12に接続されている。容量素子Ｃ13の他端は、ＮチャネルＭＯＳトランジスタＮＴ15のソース電極に接続されている。
上記の回路構成の実施例３に係る比較器１３１において、負性容量回路５０は、信号線３２の電圧を、論理を反転させることなく、出力側負荷電流源Ｉ12を構成するカスコード接続された２つのトランジスタ（ＮＴ13，ＮＴ14）の共通接続ノードＮ12に容量素子Ｃ13を介して印加する。これにより、実施例１の場合と同様の作用、効果を得ることができる。すなわち、負性容量回路５０の作用により、信号線３２の配線容量を低減できるため、信号線３２の電位のセトリング時間を短縮することができ、その結果、フレームレートの向上を図ることができる。
［実施例４］
実施例４は、負性容量回路５０を比較器１３１の入力段及び出力段の各負荷電流源に接続する例である。実施例４に係る比較器１３１の回路構成例を図１１に示す。
実施例４に係る比較器１３１において、負性容量回路５０は、容量素子として、２つの容量素子Ｃ13_1，Ｃ13_2を備えている。２つの容量素子Ｃ13_1，Ｃ13_2は、各一端がＮチャネルＭＯＳトランジスタＮＴ15のソース電極に接続されている。そして、一方の容量素子Ｃ13_1の他端は、入力側負荷電流源Ｉ11の電流源トランジスタＮＴ11とカスコードトランジスタＮＴ12との共通接続ノードＮ11に接続されている。また、他方の容量素子Ｃ13_2の他端は、出力側負荷電流源Ｉ12の電流源トランジスタＮＴ13とカスコードトランジスタＮＴ14との共通接続ノードＮ12に接続されている。
上記の回路構成の実施例４に係る比較器１３１において、負性容量回路５０は、信号線３２の電圧を、論理を反転させることなく、入力側負荷電流源Ｉ11の共通接続ノードＮ11に容量素子Ｃ13_1を介して印加すると共に、出力側負荷電流源Ｉ12の共通接続ノードＮ12に容量素子Ｃ13_2を介して印加する。これにより、実施例１の場合と同様の作用、効果を得ることができる。すなわち、負性容量回路５０の作用により、信号線３２の配線容量を低減できるため、信号線３２の電位のセトリング時間を短縮することができ、その結果、フレームレートの向上を図ることができる。
［実施例５］
実施例５は、信号線用の負荷電流源を有する例である。比較器１３１本体側のセトリングと信号線３２のセトリングとを別々に最適化したい場合がある。そこで、比較器１３１の負荷電流源（入力側負荷電流源Ｉ11及び出力側負荷電流源Ｉ12）とは別に、信号線３２用の負荷電流源を設ける。これにより、比較器１３１本体側のセトリングと信号線３２のセトリングとを別々に最適化することができる。実施例５に係る比較器１３１の回路構成例を図１２に示す。
図１２に示すように、実施例５に係る比較器１３１は、比較器１３１本体側のセトリングと信号線３２のセトリングとを別々に最適化することを目的として、信号線３２に直接接続された信号線用の負荷電流源Ｉ13を有している。負荷電流源Ｉ13の一端は信号線３２に直接接続され、負荷電流源Ｉ13の他端は低電位側電源、例えばグランドＧＮＤに接続されている。
実施例５に係る比較器１３１において、入力側負荷電流源Ｉ11の電流源トランジスタＮＴ11のゲート電極には、所定のバイアス電圧ｂｉａｓ１が印加され、カスコードトランジスタＮＴ12のゲート電極には、所定のバイアス電圧ｂｉａｓ２が印加される。出力側負荷電流源Ｉ12の電流源トランジスタＮＴ13のゲート電極には、所定のバイアス電圧ｂｉａｓ３が印加され、カスコードトランジスタＮＴ14のゲート電極には、所定のバイアス電圧ｂｉａｓ４が印加される。バイアス電圧ｂｉａｓ１～バイアス電圧ｂｉａｓ４は、第１の調整部５２から与えられる。第１の調整部５２は、バイアス電圧ｂｉａｓ１～バイアス電圧ｂｉａｓ４の各電圧値を調整することにより、比較器１３１に流す電流値を設定することができる。
信号線用の負荷電流源Ｉ13は、カスコード接続された２つのトランジスタ、即ち、電流源トランジスタＮＴ15及びカスコードトランジスタＮＴ16から成る。電流源トランジスタＮＴ15のゲート電極には、所定のバイアス電圧ｂｉａｓ５が印加され、カスコードトランジスタＮＴ16のゲート電極には、所定のバイアス電圧ｂｉａｓ6が印加される。電流源トランジスタＮＴ15及びカスコードトランジスタＮＴ16としては、例えば、ＮチャネルのＭＯＳトランジスタを用いることができる。バイアス電圧ｂｉａｓ５及びバイアス電圧ｂｉａｓ６は、第２の調整部５３から与えられる。第２の調整部５３は、バイアス電圧ｂｉａｓ５及びバイアス電圧ｂｉａｓ６の各電圧値を調整することにより、信号線３２に流す電流値を設定することができる。
信号線３２には更に、負性容量回路５０が接続されている。負性容量回路５０は、ＮチャネルＭＯＳトランジスタＮＴ16、電流源Ｉ14、及び、容量素子Ｃ14を有する構成となっている。
負性容量回路５０において、ＮチャネルＭＯＳトランジスタＮＴ16は、ゲート電極が信号線３２に接続され、ドレイン電極が高電位側電源電圧ＶDDのノードに接続されている。容量素子Ｃ14は、一端がＮチャネルＭＯＳトランジスタＮＴ16のソース電極に接続され、他端が負荷電流源Ｉ13の電流源トランジスタＮＴ15とカスコードトランジスタＮＴ16との共通接続ノードＮ13に接続されている。電流源Ｉ14は、ＮチャネルＭＯＳトランジスタＮＴ15のソース電極と低電位側電源(例えば、グランド)との間に接続されている。
上記の回路構成の実施例５に係る比較器１３１では、第１の調整部５２によってバイアス電圧ｂｉａｓ１～バイアス電圧ｂｉａｓ４の各電圧値を調整し、第２の調整部５３によってバイアス電圧ｂｉａｓ５及びバイアス電圧ｂｉａｓ６の各電圧値を調整することで、比較器１３１本体側のセトリングと信号線３２のセトリングとを別々に最適化することができる。例えば、信号線３２のセトリングについて高速化を図りたいが、比較器１３１としては、帯域を絞って低ノイズ化を図りたい場合がある。このような場合は、第１の調整部５２によって比較器１３１に流す電流値を絞る一方、第２の調整部５３によって信号線３２に流す電流値を大きくし、ブーストをかけるようにすればよい。
負性容量回路５０は、信号線３２の電圧を、論理を反転させることなく、比較器１３１本体側のセトリングと信号線３２のセトリングとを別々に最適化することを目的として設けられた信号線用の負荷電流源Ｉ13の共通接続ノードＮ13に容量素子Ｃ14を介して印加する。これにより、実施例１の場合と同様の作用、効果を得ることができる。すなわち、負性容量回路５０の作用により、信号線３２の配線容量を低減できるため、信号線３２の電位のセトリング時間を短縮することができ、その結果、フレームレートの向上を図ることができる。
［実施例６］
実施例６は、信号線３２の電圧を所定の電圧にクランプするクランプトランジスタを有する例である。実施例６に係る比較器１３１の回路構成例を図１３に示す。
図１３に示すように、実施例６に係る比較器１３１において、負性容量回路５０は、図９に示す実施例２に係る比較器１３１の構成要素に加えて、クランプトランジスタＮＴ17を有する構成となっている。
クランプトランジスタＮＴ17は、高電位側電源電圧ＶDDと電流源Ｉ13との間において、非反転アンプ５１を構成するＮチャネルＭＯＳトランジスタＮＴ15に対して並列に接続されている。具体的には、クランプトランジスタＮＴ17のドレイン電極は、高電位側電源電圧ＶDDのノードに接続され、ソース電極は、ＮチャネルＭＯＳトランジスタＮＴ15のソース電極に接続されている。
クランプトランジスタＮＴ17としては、例えば、ＮチャネルＭＯＳトランジスタを用いることができる。クランプトランジスタＮＴ17のゲート電極には、所定のクランプＶclampが印加される。尚、全ての画素列について、同一のクランプＶclampが印加される。
クランプトランジスタＮＴ17の作用について、図１４を用いて説明する。ここでは、負性容量回路５０の電流源Ｉ13が、例えば、ＮチャネルＭＯＳトランジスタＮＴ18から構成されるものとする。図１４は、信号線３２の電圧、及び、電流源Ｉ13を構成するＮチャネルＭＯＳトランジスタＮＴ18のドレイン電圧Ｖdの電圧変動の一例を示す特性図である。図１４において、縦軸は、信号線３２の電圧、又は、ＮチャネルＭＯＳトランジスタＮＴ18のドレイン電圧Ｖdを表し、横軸は、時間を表している。
図１４において、太い実線（ａ）は、信号線３２の電圧の変動を示し、破線（ｂ）は、クランプトランジスタＮＴ17を設けない実施例２に係る比較器１３１の場合のＮチャネルＭＯＳトランジスタＮＴ18のドレイン電圧Ｖdの変動を示している。また、細い実線（ｃ）は、クランプトランジスタＮＴ17を設けた実施例６に係る比較器１３１の場合のＮチャネルＭＯＳトランジスタＮＴ18のドレイン電圧Ｖdの変動を示している。
図２に示す画素回路において、時刻ｔ11で、転送信号ＴＲＧがアクティブ状態になり、フォトダイオード２１で光電変換された電荷がフローティングディフュージョンＦＤへ転送されると、信号線３２の電圧は、時刻ｔ12以降において、電圧ＤＫから電圧ＯＦに低下する。電圧ＤＫは、ダークカレントに応じた電圧であり、電圧ＯＦは、フォトダイオード２１への入射光量に応じた電圧である。
入射光量が非常に大きいと、電圧ＤＫから電圧ＯＦへの低下量は大きくなる。この場合であっても、入力側負荷電流源Ｉ11は、飽和領域で動作するように設計されている。一方、負性容量回路５０の電流源Ｉ13を構成するＮチャネルＭＯＳトランジスタＮＴ18のドレイン電圧Ｖdは、信号線３２の電圧よりもゲート－ソース間電圧Ｖgsだけ低い。このため、クランプトランジスタＮＴ17を設けない実施例２に係る比較器１３１の場合、ドレイン電圧Ｖdの低下により、電流源Ｉ13が飽和領域でなく、線形領域で動作してしまうおそれがある。そして、電流源Ｉ13が線形領域で動作すると、電流源Ｉ13の電流Ｉ2が小さくなる。この電流Ｉ2の変動により、入力側負荷電流源Ｉ11の電流Ｉ1及び電流源Ｉ13の電流Ｉ2の合計のグランド電流が変動し、ストリーキング特性が悪化してしまう。
そこで、実施例６に係る比較器１３１の負性容量回路５０では、非反転アンプ５１を構成するＮチャネルＭＯＳトランジスタＮＴ15に対して並列にクランプトランジスタＮＴ17を設けている。この構成の負性容量回路５０によれば、信号線３２の電圧が、電流源Ｉ13を構成するＮチャネルＭＯＳトランジスタＮＴ18のドレイン電圧Ｖdよりも低下すると、電流源Ｉ13の電流Ｉ2においてクランプトランジスタＮＴ17を流れる電流が支配的となる。信号線３２の電圧が低くなるほど、クランプトランジスタＮＴ17を流れる電流の割合が大きくなり、ＮチャネルＭＯＳトランジスタＮＴ18のドレイン電圧Ｖdは、ゲート電極に印加されるクランプ電圧Ｖclampに応じた一定の電圧ＣＬＰに固定（クランプ）される。
＜変形例＞
以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示に係る技術は当該実施形態に限定されるものではない。上記の実施形態において説明した撮像装置の構成、構造は例示であり、適宜、変更することができる。例えば、負性容量回路５０の回路構成については、図９に示した回路構成は一例であって、これに限られるものではなく、種々の変形が考えられる。例えば、負性容量回路５０の容量素子Ｃ13として、アナログ－デジタル変換器１３０で用いる容量素子を共有する回路構成や、撮像装置が有するサンプルホールド回路で用いる容量素子を共有する回路構成等が考えられる。
＜応用例＞
以上説明した本実施形態に係る撮像装置は、例えば図１５に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜本開示に係る技術の適用例＞
本開示に係る技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。
［本開示の電子機器］
ここでは、デジタルスチルカメラやビデオカメラ等の撮像システムや、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機などの電子機器に適用する場合について説明する。
（撮像システムの例）
図１６は、本開示の電子機器の一例である撮像システムの構成例を示すブロック図である。
図１６に示すように、本例に係る撮像システム１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
上記の構成の撮像システム１００において、撮像部１０２として、先述した実施形態に係る撮像装置を用いることができる。当該撮像装置によれば、アナログ－デジタル変換器の消費電力を低減できるために、撮像装置の低消費電力化を図ることができる。更に、撮像装置の信号線の配線容量の低減により、信号線によって伝送される画素信号のセトリングを高速にすることができため、フレームレートの向上を図ることができる。37
［移動体への応用例］
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される撮像装置として実現されてもよい。
図１７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図１８は、撮像部１２０３１の設置位置の例を示す図である。
図１８では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図１８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。そして、撮像部１２０３１等に本開示に係る技術を適用することにより、アナログ－デジタル変換器の消費電力、ひいては、撮像装置の低消費電力化を図ることができるために、車両制御システムの低消費電力化に寄与できる。更に、撮像装置の信号線の配線容量の低減により、信号線によって伝送される画素信号のセトリングを高速にすることができため、フレームレートの向上を図ることができる。
＜本開示がとることができる構成＞
尚、本開示は、以下のような構成をとることもできる。
≪Ａ．撮像装置≫
［Ａ－０１］負荷電流源、
画素から読み出されたアナログの画素信号を伝送する信号線と負荷電流源との間に設けられ、アナログの画素信号と所定の参照信号とを比較する比較器、及び、
信号線に接続された負性容量回路、
を備え、
負荷電流源は、カスコード接続された２つのトランジスタを有し、
負性容量回路は、信号線の電圧を、論理を反転させることなく、負荷電流源の２つのトランジスタの共通接続ノードに容量素子を介して印加する、
撮像装置。
［Ａ－０２］負荷電流源は、入力側負荷電流源及び出力側負荷電流源から成り、
比較器は、
信号線と入力側負荷電流源との間に接続され、所定の参照信号をゲート入力とする入力トランジスタ、及び、
信号線と出力側負荷電流源との間に接続され、入力トランジスタの出力をゲート入力とする出力トランジスタ、
を有する、
上記［Ａ－０１］に記載の撮像装置。
［Ａ－０３］負性容量回路は、信号線の電圧を、論理を反転させることなく、入力側負荷電流源のカスコード接続された２つのトランジスタの共通接続ノードに容量素子を介して印加する、
上記［Ａ－０２］に記載の撮像装置。
［Ａ－０４］負性容量回路は、信号線の電圧を、論理を反転させることなく、出力側負荷電流源のカスコード接続された２つのトランジスタの共通接続ノードに容量素子を介して印加する、
上記［Ａ－０２］に記載の撮像装置。
［Ａ－０５］負性容量回路は、信号線の電圧を、論理を反転させることなく、入力側負荷電流源のカスコード接続された２つのトランジスタの共通接続ノード、及び、出力側負荷電流源のカスコード接続された２つのトランジスタの共通接続ノードに容量素子を介して印加する、
上記［Ａ－０２］に記載の撮像装置。
［Ａ－０６］信号線には、カスコード接続された２つのトランジスタを有する信号線用の負荷電流源が接続されており、
負性容量回路は、信号線の電圧を、論理を反転させることなく、信号線用の負荷電流源のカスコード接続された２つのトランジスタの共通接続ノードに容量素子を介して印加する、
上記［Ａ－０２］に記載の撮像装置。
［Ａ－０７］入力側負荷電流源のカスコード接続された２つのトランジスタの各バイアス電圧、及び、出力側負荷電流源のカスコード接続された２つのトランジスタの各バイアス電圧を調整する第１の調整部、並びに、
信号線用の負荷電流源のカスコード接続された２つのトランジスタの各バイアス電圧を調整する第２の調整部を有する、
上記［Ａ－０６］に記載の撮像装置。
［Ａ－０８］負性容量回路は、信号線に入力端が接続された非反転アンプを有し、
非反転アンプの他端は、一端が負荷電流源のカスコード接続された２つのトランジスタの共通接続ノードに接続された容量素子の他端に接続されている、
上記［Ａ－０１］乃至上記［Ａ－０７］のいずれかに記載の撮像装置。
［Ａ－０９］非反転アンプは、高電位側電源と容量素子の他端との間に接続され、ゲート電極が信号線に接続されたトランジスタ、及び、容量素子の他端と低電位側電源との間に接続された電流源を有する、
上記［Ａ－０８］に記載の撮像装置。
［Ａ－１０］負性容量回路は、非反転アンプを構成するトランジスタに対して並列に接続されたクランプトランジスタを有する、
上記［Ａ－０９］に記載の撮像装置。
≪Ｂ．電子機器≫
［Ｂ－０１］負荷電流源、
画素から読み出されたアナログの画素信号を伝送する信号線と負荷電流源との間に設けられ、アナログの画素信号と所定の参照信号とを比較する比較器、及び、
信号線に接続された負性容量回路、
を備え、
負荷電流源は、カスコード接続された２つのトランジスタを有し、
負性容量回路は、信号線の電圧を、論理を反転させることなく、負荷電流源の２つのトランジスタの共通接続ノードに容量素子を介して印加する、
撮像装置を有する電子機器。
［Ｂ－０２］負荷電流源は、入力側負荷電流源及び出力側負荷電流源から成り、
比較器は、
信号線と入力側負荷電流源との間に接続され、所定の参照信号をゲート入力とする入力トランジスタ、及び、
信号線と出力側負荷電流源との間に接続され、入力トランジスタの出力をゲート入力とする出力トランジスタ、
を有する、
上記［Ｂ－０１］に記載の電子機器。
［Ｂ－０３］負性容量回路は、信号線の電圧を、論理を反転させることなく、入力側負荷電流源のカスコード接続された２つのトランジスタの共通接続ノードに容量素子を介して印加する、
上記［Ｂ－０２］に記載の電子機器。
［Ｂ－０４］負性容量回路は、信号線の電圧を、論理を反転させることなく、出力側負荷電流源のカスコード接続された２つのトランジスタの共通接続ノードに容量素子を介して印加する、
上記［Ｂ－０２］に記載の電子機器。
［Ｂ－０５］負性容量回路は、信号線の電圧を、論理を反転させることなく、入力側負荷電流源のカスコード接続された２つのトランジスタの共通接続ノード、及び、出力側負荷電流源のカスコード接続された２つのトランジスタの共通接続ノードに容量素子を介して印加する、
上記［Ｂ－０２］に記載の電子機器。
［Ｂ－０６］信号線には、カスコード接続された２つのトランジスタを有する信号線用の負荷電流源が接続されており、
負性容量回路は、信号線の電圧を、論理を反転させることなく、信号線用の負荷電流源のカスコード接続された２つのトランジスタの共通接続ノードに容量素子を介して印加する、
上記［Ｂ－０２］に記載の電子機器。
［Ｂ－０７］入力側負荷電流源のカスコード接続された２つのトランジスタの各バイアス電圧、及び、出力側負荷電流源のカスコード接続された２つのトランジスタの各バイアス電圧を調整する第１の調整部、並びに、
信号線用の負荷電流源のカスコード接続された２つのトランジスタの各バイアス電圧を調整する第２の調整部を有する、
上記［Ｂ－０６］に記載の電子機器。
［Ｂ－０８］負性容量回路は、信号線に入力端が接続された非反転アンプを有し、
非反転アンプの他端は、一端が負荷電流源のカスコード接続された２つのトランジスタの共通接続ノードに接続された容量素子の他端に接続されている、
上記［Ｂ－０１］乃至上記［Ｂ－０７］のいずれかに記載の電子機器。
［Ｂ－０９］非反転アンプは、高電位側電源と容量素子の他端との間に接続され、ゲート電極が信号線に接続されたトランジスタ、及び、容量素子の他端と低電位側電源との間に接続された電流源を有する、
上記［Ｂ－０８］に記載の電子機器。
［Ｂ－１０］負性容量回路は、非反転アンプを構成するトランジスタに対して並列に接続されたクランプトランジスタを有する、
上記［Ｂ－０９］に記載の電子機器。
１・・・ＣＭＯＳイメージセンサ、１１・・・画素アレイ部、１２・・・行選択部、１３・・・アナログ－デジタル変換部、１４・・・ロジック回路部（信号処理部）、１５・・・タイミング制御部、１６・・・参照信号生成部、２０・・・画素、２１・・・フォトダイオード、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３１（３１1～３１m）・・・画素制御線、３２（３２1～３２n）・・・信号線、５０・・・負性容量回路、５１・・・非反転アンプ、５２・・・第１の調整部、５３・・・第２の調整部、１３０・・・アナログ－デジタル変換器、１３１・・・比較器、１３２・・・カウンタ、Ｃ11，Ｃ12，Ｃ13・・・容量素子、Ｉ11・・・・・・入力側負荷電流源、Ｉ12・・・出力側負荷電流源、ＰＴ11・・・入力トランジスタ、ＰＴ12・・・出力トランジスタ

Claims (11)

  1. 負荷電流源、
    画素から読み出されたアナログの画素信号を伝送する信号線と負荷電流源との間に設けられ、アナログの画素信号と所定の参照信号とを比較する比較器、及び、
    信号線に接続された負性容量回路、
    を備え、
    負荷電流源は、カスコード接続された２つのトランジスタを有し、
    負性容量回路は、信号線の電圧を、論理を反転させることなく、負荷電流源の２つのトランジスタの共通接続ノードに容量素子を介して印加する、
    撮像装置。
  2. 負荷電流源は、入力側負荷電流源及び出力側負荷電流源から成り、
    比較器は、
    信号線と入力側負荷電流源との間に接続され、所定の参照信号をゲート入力とする入力トランジスタ、及び、
    信号線と出力側負荷電流源との間に接続され、入力トランジスタの出力をゲート入力とする出力トランジスタ、
    を有する、
    請求項１に記載の撮像装置。
  3. 負性容量回路は、信号線の電圧を、論理を反転させることなく、入力側負荷電流源のカスコード接続された２つのトランジスタの共通接続ノードに容量素子を介して印加する、
    請求項２に記載の撮像装置。
  4. 負性容量回路は、信号線の電圧を、論理を反転させることなく、出力側負荷電流源のカスコード接続された２つのトランジスタの共通接続ノードに容量素子を介して印加する、
    請求項２に記載の撮像装置。
  5. 負性容量回路は、信号線の電圧を、論理を反転させることなく、入力側負荷電流源のカスコード接続された２つのトランジスタの共通接続ノード、及び、出力側負荷電流源のカスコード接続された２つのトランジスタの共通接続ノードに容量素子を介して印加する、
    請求項２に記載の撮像装置。
  6. 信号線には、カスコード接続された２つのトランジスタを有する信号線用の負荷電流源が接続されており、
    負性容量回路は、信号線の電圧を、論理を反転させることなく、信号線用の負荷電流源のカスコード接続された２つのトランジスタの共通接続ノードに容量素子を介して印加する、
    請求項２に記載の撮像装置。
  7. 入力側負荷電流源のカスコード接続された２つのトランジスタの各バイアス電圧、及び、出力側負荷電流源のカスコード接続された２つのトランジスタの各バイアス電圧を調整する第１の調整部、並びに、
    信号線用の負荷電流源のカスコード接続された２つのトランジスタの各バイアス電圧を調整する第２の調整部を有する、
    請求項６に記載の撮像装置。
  8. 負性容量回路は、信号線に入力端が接続された非反転アンプを有し、
    非反転アンプの他端は、一端が負荷電流源のカスコード接続された２つのトランジスタの共通接続ノードに接続された容量素子の他端に接続されている、
    請求項１に記載の撮像装置。
  9. 非反転アンプは、高電位側電源と容量素子の他端との間に接続され、ゲート電極が信号線に接続されたトランジスタ、及び、容量素子の他端と低電位側電源との間に接続された電流源を有する、
    請求項８に記載の撮像装置。
  10. 負性容量回路は、非反転アンプを構成するトランジスタに対して並列に接続されたクランプトランジスタを有する、
    請求項９に記載の撮像装置。
  11. 負荷電流源、
    画素から読み出されたアナログの画素信号を伝送する信号線と負荷電流源との間に設けられ、アナログの画素信号と所定の参照信号とを比較する比較器、及び、
    信号線に接続された負性容量回路、
    を備え、
    負荷電流源は、カスコード接続された２つのトランジスタを有し、
    負性容量回路は、信号線の電圧を、論理を反転させることなく、負荷電流源の２つのトランジスタの共通接続ノードに容量素子を介して印加する、
    撮像装置を有する電子機器。
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