WO2022030207A1 - 撮像装置及び電子機器 - Google Patents

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WO2022030207A1
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analog
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崇 馬上
拓朗 古坂
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ソニーセミコンダクタソリューションズ株式会社
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    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp

Definitions

  • This disclosure relates to an image pickup device and an electronic device.
  • the image pickup device is equipped with an analog-to-digital converter that digitizes the analog pixel signal read from the pixels.
  • the analog-to-digital conversion unit is a so-called column-parallel type analog-to-digital conversion unit composed of a plurality of analog-to-digital converters arranged corresponding to a pixel sequence.
  • an analog pixel signal is digitized by comparing an analog pixel signal read from a pixel with a predetermined reference signal.
  • So-called single-slope analog-to-digital converters are known.
  • the single-slope analog-to-digital converter is composed of, for example, a comparator that compares an analog pixel signal with a predetermined reference signal, and a counter that counts based on the comparison result of the comparator.
  • a comparator that compares an analog pixel signal with a predetermined reference signal
  • a counter that counts based on the comparison result of the comparator.
  • an image pickup device having a single-slope analog-to-digital converter for example, a P-channel MOS (Metal-Oxide-Semiconductor) transistor in which an analog pixel signal is input to a source electrode and a predetermined reference signal is input to a gate electrode.
  • An imaging device in which an inverter is arranged in a comparator has been proposed (see, for example, Patent Document 1).
  • the comparator of the analog-digital converter shares the load current source of the pixel (pixel circuit) as the current source, and by sharing this current source, Compared with the case where the current source is provided in the comparator separately from the pixel circuit, the power consumption is reduced.
  • the imaging apparatus of the present disclosure for achieving the above object is Load current source, A comparator having an input transistor connected between a signal line carrying a signal read from a pixel and a load current source, A first capacitive unit that inputs a predetermined reference signal to the gate electrode of the input transistor, and A second capacitive section connected between the gate electrode of the input transistor and the reference potential node, To prepare for.
  • the electronic device of the present disclosure for achieving the above object has an image pickup device having the above configuration.
  • FIG. 1 is a block diagram schematically showing an outline of a system configuration of a CMOS image sensor, which is an example of an image pickup apparatus to which the technique according to the present disclosure is applied.
  • FIG. 2 is a circuit diagram showing an example of a pixel circuit configuration.
  • FIG. 3A is a perspective view schematically showing a horizontal chip structure, and
  • FIG. 3B is an exploded perspective view schematically showing a laminated semiconductor chip structure.
  • FIG. 4 is a block diagram schematically showing an example of the configuration of the analog-to-digital conversion unit.
  • FIG. 5 is a circuit diagram showing a circuit configuration example of the comparator according to the reference example.
  • FIG. 6 is a timing chart used for explaining a circuit operation example of the comparator according to the reference example.
  • FIG. 5 is a circuit diagram schematically showing an outline of a system configuration of a CMOS image sensor, which is an example of an image pickup apparatus to which the technique according to the present disclosure is applied.
  • FIG. 2 is a
  • FIG. 7 is a characteristic diagram showing an example of the characteristics of the P-channel MOS transistor.
  • FIG. 8 is a circuit diagram for explaining buffer noise in the case of the comparator according to the reference example.
  • FIG. 9 is a circuit diagram showing a circuit configuration example of the comparator according to the embodiment of the present disclosure.
  • FIG. 10 is a circuit diagram showing a circuit configuration example of the comparator according to the first embodiment.
  • FIG. 11A is a waveform diagram showing the relationship between the inclination of the ramp wave of the reference signal and the cross point with the pixel signal
  • FIG. 11B shows the analog gain of the analog-to-digital converter and the amplitude of the ramp wave of the reference signal. It is a figure which shows the relationship of.
  • FIG. 11A is a waveform diagram showing the relationship between the inclination of the ramp wave of the reference signal and the cross point with the pixel signal
  • FIG. 11B shows the analog gain of the analog-to-digital converter and the amplitude of the ramp wave of the reference
  • FIG. 12 is a circuit diagram showing a circuit configuration example of the comparator according to the second embodiment.
  • FIG. 13 is a circuit diagram showing a circuit configuration example according to the specific example 1 of the attenuation ratio.
  • FIG. 14 is a circuit diagram showing a circuit configuration example according to Specific Example 2 of the attenuation ratio.
  • FIG. 15 is a circuit diagram showing a circuit configuration example according to the specific example 3 of the attenuation ratio.
  • FIG. 16 is a circuit diagram showing a circuit configuration example according to the specific example 4 of the attenuation ratio.
  • FIG. 17A is a diagram showing the relationship between the analog gain and the capacitance values of the first capacitance portion and the second capacitance portion, and FIG.
  • FIG. 17B is a diagram showing the relationship between the analog gain and the amplitude of the lamp wave of the reference signal.
  • FIG. 18 is a circuit diagram showing a circuit configuration example of the comparator according to the third embodiment.
  • FIG. 19 is a circuit diagram showing a circuit configuration example of the comparator according to the fourth embodiment.
  • FIG. 20 is a circuit diagram showing a circuit configuration example of the comparator according to the fifth embodiment.
  • FIG. 21 is a circuit diagram showing a circuit configuration example of the comparator according to the sixth embodiment.
  • FIG. 22 is a circuit diagram showing a circuit configuration example of the comparator according to the seventh embodiment.
  • FIG. 23 is a circuit diagram showing a circuit configuration example of the analog-to-digital converter according to the eighth embodiment.
  • FIG. 18 is a circuit diagram showing a circuit configuration example of the comparator according to the third embodiment.
  • FIG. 19 is a circuit diagram showing a circuit configuration example of the comparator according to the fourth embodiment.
  • FIG. 20 is a circuit diagram showing
  • FIG. 24 is an operation explanatory diagram of the operation example 1 of the eighth embodiment.
  • FIG. 25 is an operation explanatory diagram of the operation example 2 of the eighth embodiment.
  • FIG. 26 is an operation explanatory diagram of the operation example 3 of the eighth embodiment.
  • FIG. 27 is an operation explanatory diagram of the operation example 4 of the eighth embodiment.
  • FIG. 28 is a circuit diagram showing another circuit configuration of the reference signal generation unit.
  • FIG. 29 is a circuit diagram showing an example of the circuit configuration of the power supply noise correction circuit according to the ninth embodiment.
  • FIG. 30 is an operation explanatory diagram of the gain control example 1 of the ninth embodiment.
  • FIG. 31 is an operation explanatory diagram of the gain control example 2 of the ninth embodiment.
  • FIG. 32 is an operation explanatory diagram of the gain control example 3 of the ninth embodiment.
  • FIG. 33 is an operation explanatory diagram of the gain control example 4 of the ninth embodiment.
  • FIG. 34 is a circuit diagram showing a circuit configuration example of the analog-to-digital converter according to the tenth embodiment.
  • FIG. 35 is a block diagram schematically showing an outline of the system configuration of the CMOS image sensor according to the eleventh embodiment.
  • FIG. 36 is a flowchart showing an example of a processing procedure for setting a DAC setting signal and a switch setting signal.
  • FIG. 37 is a circuit diagram showing a first modification of the comparator.
  • FIG. 38 is a circuit diagram showing a second modification of the comparator.
  • FIG. 39 is a circuit diagram showing a configuration example in which a capacitance CA DJ is added to the conventional configuration example.
  • FIG. 40 is a diagram showing an application example of the technique according to the present disclosure.
  • FIG. 41 is a block diagram showing an outline of a configuration example of an imaging system which is an example of the electronic device of the present disclosure.
  • FIG. 42 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • FIG. 43 is a diagram showing an example of an installation position of an image pickup unit in a mobile control system.
  • Example 1 Example of using a variable capacitance element as a first capacitance part and a second capacitance part
  • Example 2 Example in which the first capacitance section and the second capacitance section are composed of a combination of a plurality of capacitance elements and a plurality of switch elements.
  • Example 1 of Capacity Damping Ratio (Example of Capacity Damping Ratio 4/4 (No Damping)) 3-2-2.
  • Specific Example 2 of Capacity Damping Ratio (Example of Capacity Damping Ratio 3/4) 3-2-3.
  • Specific Example 3 of Capacity Damping Ratio (Example of Capacity Damping Ratio 2/4) 3-2-4.
  • Specific Example 4 of Capacity Damping Ratio Example of Capacity Damping Ratio 1/4) 3-3.
  • Example 3 (Modification of Example 2: Example of controlling analog gain) 3-4.
  • Example 4 (Example in which the switch element is not provided on the reference potential node side) 3-5.
  • Example 5 (Example of three capacitive elements and three switch elements) 3-6.
  • Example 6 (Variation example of Example 5: Example in which the connection relationship between the capacitive element and the switch element is different) 3-7.
  • Example 7 (Example in which the circuit configuration of the comparator is different) 3-8.
  • Example 8 (Example of application to a CMOS image sensor having a function of suppressing power supply noise of a pixel power supply) 3-8-1.
  • Operation example 1 (Example when the capacitance damping ratio is 4/4) 3-8-2.
  • Operation example 2 (Example when the capacitance damping ratio is 3/4) 3-8-3.
  • Operation example 3 (Example when the capacitance damping ratio is 2/4) 3-8-4.
  • Operation example 4 (Example when the capacitance damping ratio is 1/4) 3-9.
  • Example 9 Circuit configuration example of power supply noise correction circuit 3-9-1.
  • Gain control example 1 Control example when the additional gain is 1x
  • Gain control example 2 control example when the additional gain is 4/3 times
  • Gain control example 3 Control example when the additional gain is doubled
  • Gain control example 4 control example when the additional gain is 4 times
  • Example 10 Modification of Example 8: Example of application to a MOS image sensor that uses a reference voltage in a pixel) 3-11.
  • Example 11 Example of setting the DAC setting signal switch setting signal when switching the slope of the lamp wave and the input capacitance
  • Example 12 Providesing procedure for setting DAC setting signal and switch setting signal
  • Modification example 5 Application example 6.
  • Electronic device of the present disclosure (example of image pickup device) 6-2.
  • the predetermined reference signal input to the gate electrode of the input transistor is attenuated by the capacitive voltage divider for the first capacitive portion and the second capacitive portion.
  • the first capacitance portion and the second capacitance portion may be configured to include a variable capacitance element having a variable capacitance value.
  • the capacitance values of the first capacitance section and the second capacitance section can be made variable according to the analog gain of the analog-to-digital converter including the comparator.
  • a plurality of capacitive elements having one end connected to the gate electrode of the input transistor for the first capacitive portion and the second capacitive portion, and , It is possible to have a configuration having a plurality of switch elements connected between the other ends of each of the plurality of capacitive elements. Further, among the plurality of capacitance elements, a switch element may be provided between the other end of the capacitance element on the reference potential node side and the reference potential node.
  • the voltage of the gradient waveform that changes linearly with a predetermined gradient can be configured with respect to the predetermined reference signal. .. Then, the comparator can be configured to compare the voltage of the signal line and the voltage of the gradient waveform.
  • the amplitude of the gradient waveform voltage is attenuated by the capacitance voltage division by the first capacitance section and the second capacitance section.
  • the amplitude of the voltage of the gradient waveform is set to be large in advance so that the amplitude after attenuation by the capacitive voltage divider becomes a desired amplitude. be able to.
  • an analog gain control unit that controls the analog gain of the analog-to-digital converter by adjusting the amplitude of the voltage of the gradient waveform. It can be configured to be provided.
  • the analog gain control unit may be configured to control the amplitude of the voltage of the gradient waveform and the capacity values of the first capacity unit and the second capacity unit.
  • the load current source is composed of an input side load current source and an output side load current source
  • the input transistor is a signal line and an input side load. It can be configured to be connected to a current source.
  • the comparator may be configured to have an output transistor connected between the signal line and the output side load current source and having the output of the input transistor as the gate input.
  • the image pickup apparatus and the electronic device of the present disclosure including the above-mentioned preferable configuration include a noise correction circuit that superimposes a correction voltage corresponding to the noise of the pixel power supply on the reference signal generated by the reference signal generation unit. It can be configured. At this time, the noise correction circuit may be configured to switch the gain for generating the correction voltage according to the switching of each capacitance value of the first capacitance section and the second capacitance section.
  • the reference signal is set when the reference signal generator generates the reference signal when controlling the analog gain of the analog-to-digital converter.
  • the configuration may include a control unit for setting a signal and a switch setting signal for switching a plurality of switch elements. Further, the configuration may include a logic circuit unit that generates illuminance data based on the data after analog-to-digital conversion by the analog-to-digital converter. Then, the control unit can be configured to set the reference signal setting signal and the switch setting signal based on the illuminance data generated by the logic circuit unit.
  • CMOS Complementary Metal Oxide Semiconductor
  • a CMOS image sensor is an image sensor made by applying or partially using a CMOS process.
  • FIG. 1 is a block diagram schematically showing an outline of a system configuration of a CMOS image sensor, which is an example of an image pickup apparatus to which the technique according to the present disclosure is applied.
  • the CMOS image sensor 1 has a configuration including a pixel array unit 11 and a peripheral circuit unit of the pixel array unit 11.
  • the pixel array unit 11 has a configuration in which pixels (pixel circuits) 20 including a light receiving element are two-dimensionally arranged in a row direction and a column direction, that is, in a matrix.
  • the row direction means the arrangement direction of the pixels 20 in the pixel row
  • the column direction means the arrangement direction of the pixels 20 in the pixel row.
  • the peripheral circuit unit of the pixel array unit 11 is composed of, for example, a row selection unit 12, an analog-to-digital conversion unit 13, a logic circuit unit 14 as a signal processing unit, a timing control unit 15, and the like.
  • pixel control lines 31 (31 1 to 31 m ) are wired along the row direction for each pixel row with respect to the matrix-shaped pixel array. Further, signal lines 32 ( 321 to 32 n ) are wired along the row direction for each pixel row.
  • the pixel control line 31 transmits a drive signal for driving when reading a signal from the pixel 20.
  • the pixel control line 31 is shown as one wiring, but the wiring is not limited to one.
  • One end of the pixel control line 31 is connected to the output end corresponding to each row of the row selection unit 12.
  • the row selection unit 12 is composed of a shift register, an address decoder, and the like, and controls the scanning of the pixel row and the address of the pixel row when selecting each pixel 20 of the pixel array unit 11. Although the specific configuration of the row selection unit 12 is not shown, it generally has two scanning systems, a read scanning system and a sweep scanning system.
  • the read scanning system selectively scans the pixels 20 of the pixel array unit 11 row by row in order to read the pixel signal from the pixels 20.
  • the pixel signal read from the pixel 20 is an analog signal.
  • the sweep scanning system performs sweep scanning in advance of the read scan performed by the read scan system by the time of the shutter speed.
  • the photoelectric conversion element is reset by sweeping out unnecessary charges from the photoelectric conversion element of the pixel 20 in the read row. Then, by sweeping out (resetting) unnecessary charges by this sweeping scanning system, a so-called electronic shutter operation is performed.
  • the electronic shutter operation refers to an operation of discarding the optical charge of the photoelectric conversion element and starting a new exposure (starting the accumulation of the optical charge).
  • the analog-to-digital converter 13 is composed of a set of a plurality of analog-to-digital converters (ADCs) provided corresponding to the pixel rows of the pixel array unit 11 (for example, for each pixel row).
  • the analog-digital conversion unit 13 is a column-parallel type analog-digital conversion unit that converts an analog pixel signal output through each of the signal lines 32 1 to 32 n for each pixel string into a digital signal.
  • analog-to-digital converter in the analog-to-digital converter 13 for example, a single-slope analog-digital converter which is an example of a reference signal comparison type analog-to-digital converter can be used.
  • the logic circuit unit 14 which is a signal processing unit, reads out the pixel signal digitized by the analog-to-digital conversion unit 13 and performs predetermined signal processing. Specifically, in the logic circuit unit 14, as predetermined signal processing, for example, correction of vertical line defects and point defects, or signal clamping, and further, parallel-serial conversion, compression, coding, addition, and averaging. , And digital signal processing such as intermittent operation is performed.
  • the logic circuit unit 14 outputs the generated image data as an output signal OUT of the CMOS image sensor 1 to a subsequent device.
  • the timing control unit 15 generates various timing signals, clock signals, control signals, etc. based on the synchronization signal given from the outside. Then, the timing control unit 15 performs drive control of the row selection unit 12, the analog-digital conversion unit 13, the logic circuit unit 14, and the like based on these generated signals.
  • FIG. 2 is a circuit diagram showing an example of the circuit configuration of the pixel 20.
  • the pixel 20 has, for example, a photodiode 21 as a photoelectric conversion element.
  • the pixel 20 has a transfer transistor 22, a reset transistor 23, an amplification transistor 24, and a selection transistor 25.
  • the four transistors of the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25, for example, an N-channel MOS field effect transistor is used.
  • the combination of the conductive types of the four transistors 22 to 25 exemplified here is only an example, and is not limited to these combinations.
  • a plurality of pixel control lines are commonly wired to each pixel 20 in the same pixel row as the pixel control lines 31 (31 1 to 31 m ) described above for the pixel 20. These plurality of pixel control lines are connected to the output end corresponding to each pixel row of the row selection unit 12 in pixel row units.
  • the row selection unit 12 appropriately outputs the transfer signal TRG, the reset signal RST, and the selection signal SEL to the plurality of pixel control lines.
  • the anode electrode is connected to a low-potential side power supply (for example, ground), and the received light is photoelectrically converted into a light charge (here, a photoelectron) having a charge amount corresponding to the light amount, and the light thereof is converted. Accumulates electric charge.
  • the cathode electrode of the photodiode 21 is electrically connected to the gate electrode of the amplification transistor 24 via the transfer transistor 22.
  • the region in which the gate electrode of the amplification transistor 24 is electrically connected is a floating diffusion (floating diffusion region / impurity diffusion region) FD.
  • the floating diffusion FD is a charge-voltage conversion unit that converts electric charge into voltage.
  • a transfer signal TRG in which a high level (for example, V DD level) is active is given to the gate electrode of the transfer transistor 22 from the row selection unit 12.
  • the transfer transistor 22 becomes conductive in response to the transfer signal TRG, is photoelectrically converted by the photodiode 21, and transfers the optical charge stored in the photodiode 21 to the floating diffusion FD.
  • the reset transistor 23 is connected between the node of the high potential side power supply voltage V DD and the floating diffusion FD.
  • a reset signal RST that activates a high level is given to the gate electrode of the reset transistor 23 from the row selection unit 12.
  • the reset transistor 23 becomes conductive in response to the reset signal RST, and resets the floating diffusion FD by discarding the charge of the floating diffusion FD to the node of the voltage V DD .
  • the gate electrode is connected to the floating diffusion FD, and the drain electrode is connected to the node of the high potential side power supply voltage VDD .
  • the amplification transistor 24 serves as an input unit for a source follower that reads out a signal obtained by photoelectric conversion in the photodiode 21. That is, in the amplification transistor 24, the source electrode is connected to the signal line 32 via the selection transistor 25.
  • the drain electrode is connected to the source electrode of the amplification transistor 24, and the source electrode is connected to the signal line 32.
  • a selection signal SEL in which a high level is active is given to the gate electrode of the selection transistor 25 from the row selection unit 12.
  • the selection transistor 25 enters a conduction state in response to the selection signal SEL, so that the signal output from the amplification transistor 24 is transmitted to the signal line 32 with the pixel 20 in the selection state.
  • the pixel 20 is composed of a transfer transistor 22, a reset transistor 23, an amplification transistor 24, and a selection transistor 25, that is, a 4Tr configuration composed of four transistors (Tr) is given as an example.
  • the selection transistor 25 may be omitted, and the amplification transistor 24 may have a 3Tr configuration in which the function of the selection transistor 25 is provided. If necessary, the number of transistors may be increased to a configuration of 5Tr or more. ..
  • a horizontal semiconductor chip structure and a laminated semiconductor chip structure can be exemplified.
  • a back surface irradiation type pixel structure that captures the light emitted from the back surface side on the opposite side can also be used.
  • a surface-illuminated pixel structure that captures the light emitted from the surface side can also be used.
  • FIG. 3A is a perspective view schematically showing a horizontal chip structure of the CMOS image sensor 1.
  • each component of the peripheral circuit unit of the pixel array unit 11 is placed on the same semiconductor substrate 41 as the pixel array unit 11 in which the pixels 20 are arranged in a matrix. It has a formed structure.
  • a row selection unit 12, an analog-to-digital conversion unit 13, a logic circuit unit 14, a timing control unit 15, and the like are formed on the same semiconductor substrate 41 as the pixel array unit 11.
  • Pads 42 for external connection and power supply are provided at, for example, both left and right ends of the semiconductor chip 41 of the first layer.
  • FIG. 3B is an exploded perspective view schematically showing a laminated semiconductor chip structure of the CMOS image sensor 1.
  • the laminated semiconductor chip structure that is, the laminated structure, has a structure in which at least two semiconductor chips of the first layer semiconductor chip 43 and the second layer semiconductor chip 44 are laminated. ..
  • the first layer semiconductor chip 43 is formed with a pixel array portion 11 in which pixels 20 including a photoelectric conversion element (for example, a photodiode 21) are two-dimensionally arranged in a matrix. It is a pixel chip. Pads 42 for external connection and power supply are provided at, for example, both left and right ends of the semiconductor chip 43 of the first layer.
  • the second-layer semiconductor chip 44 is a circuit chip in which a peripheral circuit unit of the pixel array unit 11, that is, a row selection unit 12, an analog-to-digital conversion unit 13, a logic circuit unit 14, a timing control unit 15, and the like are formed. Is.
  • the arrangement of the row selection unit 12, the analog-to-digital conversion unit 13, the logic circuit unit 14, and the timing control unit 15 is an example, and is not limited to this arrangement example.
  • the pixel array portion 11 on the first-layer semiconductor chip 43 and the peripheral circuit portion on the second-layer semiconductor chip 44 are metal-metal junctions including Cu—Cu junctions and through silicon vias (Through Silicon Via: TSV). ), It is electrically connected via the joints 72 and 73 made of microbumps and the like.
  • a process suitable for manufacturing the pixel array portion 11 can be applied to the semiconductor chip 43 of the first layer, and the semiconductor chip 44 of the second layer is suitable for manufacturing the circuit portion.
  • Process can be applied. This makes it possible to optimize the process in manufacturing the CMOS image sensor 1. This makes it possible to optimize the process in manufacturing the CMOS image sensor 1. In particular, advanced processes can be applied to the fabrication of circuit parts.
  • FIG. 4 shows an example of the configuration of the analog-to-digital conversion unit 13.
  • the analog-to-digital converter 13 is composed of a set of a plurality of single-slope analog-digital converters provided corresponding to each pixel sequence of the pixel array unit 11.
  • the n-th row single slope type analog-to-digital converter 130 will be described as an example.
  • the analog-to-digital converter 130 has a circuit configuration including a comparator 131 and a counter 132. Then, in the single slope type analog-to-digital converter 130, the reference signal generated by the reference signal generation unit 16 is used.
  • the reference signal generation unit 16 is composed of, for example, a digital-to-analog converter (DAC), and generates a reference signal V RAMP having a gradient waveform (so-called ramp wave) whose level (voltage) monotonically decreases with the passage of time. Then, it is given as a reference signal to the comparator 131 provided for each pixel row.
  • DAC digital-to-analog converter
  • the comparator 131 uses the analog pixel signal V VSL read from the pixel 20 as a comparison input and the reference signal V RAMP of the lamp wave generated by the reference signal generation unit 16 as a reference input, and compares both signals. Then, for example, when the reference signal V RAMP is larger than the pixel signal V VSL , the output of the comparator 131 is in the first state (for example, high level), and when the reference signal V RAMP is equal to or less than the pixel signal V VSL . The output is in the second state (eg, low level). As a result, the comparator 131 outputs a pulse signal having a pulse width corresponding to the signal level of the pixel signal VVSL , specifically, the magnitude of the signal level, as a comparison result.
  • a clock signal CLK is given to the counter 132 from the timing control unit 15 at the same timing as the supply start timing of the reference signal V RAMP to the comparator 131. Then, the counter 132 measures the period of the pulse width of the output pulse of the comparator 131, that is, the period from the start of the comparison operation to the end of the comparison operation by performing the counting operation in synchronization with the clock signal CLK.
  • the count result (count value) of the counter 132 is supplied to the logic circuit unit 14 as a digital value obtained by digitizing the analog pixel signal VVSL .
  • the reference signal V RAMP of the lamp wave generated by the reference signal generation unit 16 and the signal line 32 from the pixel 20 A digital value can be obtained from the time information until the magnitude relationship with the analog pixel signal VVSL read through is changed.
  • the analog-to-digital converter 130 is arranged as the analog-to-digital converter 13 in a one-to-one correspondence with the pixel array of the pixel array unit 11. It is also possible to configure the analog-to-digital converter 130 by arranging the pixel trains of the above as a unit.
  • Analog-to-digital converter comparator In the single slope type analog-to-digital converter 130 described above, as the comparator 131, a comparator having a differential amplifier configuration is generally used. However, in the case of a comparator with a differential amplifier configuration, it is necessary to secure an input range according to the signal amount of the pixel 20, so it is necessary to set the power supply voltage VDD to a relatively high value. Therefore, analog- There is a problem that the power consumption of the digital converter 130 and, by extension, the power consumption of the CMOS image sensor 1 are relatively high.
  • a P-channel MOS (Metal-Oxide-Semiconductor) transistor in which an analog pixel signal is input to the source electrode and a predetermined reference signal is input to the gate electrode is provided, and a pixel (pixel) is used as a current source for the comparator.
  • MOS Metal-Oxide-Semiconductor
  • a pixel pixel
  • the load current source of the circuit is shared (see, for example, Patent Document 1). According to such a conventional technique, power consumption can be reduced as compared with the case where a current source is provided in a comparator separately from the pixel circuit.
  • FIG. 5 shows an example of the circuit configuration of the comparator according to the reference example.
  • the circuit configuration for one pixel row is illustrated.
  • the comparator 131 includes a capacitive element C 11 , an auto zero switch SW AZ , an input transistor PT 11 , an input side load current source I 11 , a capacitive element C 12 , and an input side clamp transistor PT 13 .
  • the input side clamp transistor NT 11 , the output transistor PT 12 , the output side load current source I 12 , and the output side clamp transistor NT 12 are provided.
  • the input transistor PT 11 is composed of a P-channel MOS transistor and is connected between the signal line 32 and the input side load current source I 11 . Specifically, the source electrode of the input transistor PT 11 is connected to the signal line 32, and the drain electrode is connected to one end of the input side load current source I 11 . As a result, the analog pixel signal VVSL is input to the source electrode of the input transistor PT 11 through the signal line 32. It is desirable that the back gate of the input transistor PT 11 and the source electrode are short-circuited in order to suppress the back gate effect.
  • the other end of the input side load current source I 11 is connected to a low potential side power source, for example, ground GND.
  • the input-side load current source I 11 supplies a constant current to the series connection circuit of the input transistor PT 11 and the signal line 32.
  • the capacitive element C 11 is connected between the input terminal T 11 of the reference signal V RAMP of the lamp wave and the gate electrode of the input transistor PT 11 , and becomes the input capacitance for the reference signal V RAMP and absorbs the offset.
  • the analog pixel signal V VSL is input to the source electrode through the signal line 32, and the reference signal V RAMP of the ramp wave is input to the gate electrode via the capacitive element C 11 to the input transistor PT 11 .
  • the input transistor PT 11 is the difference between the reference signal V RAMP of the lamp wave input to the gate electrode and the analog pixel signal V VSL input to the source electrode, that is, the gate-source voltage V of the input transistor PT 11 . It amplifies gs and outputs it as a drain voltage V d from the drain electrode.
  • the auto zero switch SW AZ is connected between the gate electrode and the drain electrode of the input transistor PT 11 and is turned on (closed) by the drive signal AZ input from the timing control unit 15 shown in FIG. 1 via the input terminal T 12 . / Off (open) control is performed.
  • the auto zero switch SW AZ When the auto zero switch SW AZ is turned on, it performs an auto zero (initialization operation) that short-circuits between the gate electrode and the drain electrode of the input transistor PT 11 .
  • the auto zero switch SW AZ can be configured by using a P-channel or N-channel MOS transistor.
  • the capacitive element C 12 is connected in parallel to the input transistor PT 11 . Specifically, one end of the capacitive element C 12 is connected to the source electrode of the input transistor PT 11 , and the other end of the capacitive element C 12 is connected to the drain electrode of the input transistor PT 11 .
  • the capacitance element C 12 has a band limiting capacitance.
  • the input-side clamp transistor PT 13 is composed of, for example, a P-channel MOS transistor, and is connected between the source electrode and the drain electrode of the input transistor PT 11 .
  • the input side clamp transistor PT 13 has a diode connection configuration in which the gate electrode and the source electrode are commonly connected, and the drain voltage of the input transistor PT 11 drops when the input transistor PT 11 is in a non-conducting state. It acts as a suppressor.
  • the input-side clamp transistor NT 11 is composed of, for example, an N-channel MOS transistor, the drain electrode is connected to the source electrode of the input transistor PT 11 , and the source electrode is connected to the drain electrode of the input transistor PT 11 .
  • a predetermined bias voltage bias1 is applied to the gate electrode of the input-side clamp transistor NT 11 .
  • a predetermined bias voltage bias1 is applied to the gate electrode of the input-side clamp transistor NT 11 .
  • the output transistor PT 12 is composed of, for example, a P-channel MOS transistor, and is connected between the signal line 32 and the output side load current source I 12 . Specifically, the source electrode of the output transistor PT 12 is connected to the signal line 32, and the drain electrode is connected to one end of the output side load current source I 12 . As a result, the pixel signal VVSL is input to the source electrode of the output transistor PT 12 through the signal line 32. It is desirable that the back gate of the output transistor PT 12 and the source electrode are short-circuited in order to suppress the back gate effect.
  • the other end of the output side load current source I 12 is connected to a low potential side power supply, for example, ground GND.
  • the output-side load current source I 12 supplies a constant current to the series connection circuit of the output transistor PT 12 and the signal line 32.
  • the gate electrode of the output transistor PT 12 is connected to the drain electrode of the input transistor PT 11 .
  • the drain voltage of the input transistor PT 11 is input to the gate electrode of the output transistor PT 12 .
  • the signal OUT indicating whether or not the signal OUT is output from the drain electrode through the output terminal T 13 as a comparison result between the analog pixel signal V VSL and the lamp wave reference signal V RAMP .
  • the output side clamp transistor NT 12 is composed of, for example, an N-channel MOS transistor, the drain electrode is connected to the source electrode of the output transistor PT 12 , and the source electrode is connected to the drain electrode of the output transistor PT 12 .
  • a predetermined bias voltage bias 2 is applied to the gate electrode of the output-side clamp transistor NT 12 .
  • the output side clamp transistor NT 12 composed of an N-channel MOS transistor can limit the lower limit of the drain voltage of the output transistor PT 12 .
  • the comparator 131 according to the reference example has a circuit configuration in which the load current source I 11 and the load current source I 12 for supplying current to the signal line 32 are shared as the current source of the comparator 131. .. According to the comparator 131 having this circuit configuration, it is possible to reduce the power consumption of the analog-to-digital converter 130 and, by extension, the power consumption of the CMOS image sensor 1. That is, the comparator 131 according to the reference example is an ultra-low power consumption type comparator.
  • the comparator 131 since the input transistor PT 11 supplies the drain-source voltage between the gate and the source of the output transistor PT 12 , the change of the analog pixel signal V VSL and the reference of the lamp wave are made.
  • the comparison result can be inverted at the timing when the change of the signal V RAMP coincides. This makes it possible to reduce the non-linearity caused by the error of the inversion timing and improve the image quality of the image data.
  • FIG. 6 is a timing chart provided for explaining an example of the circuit operation of the comparator 131 according to the reference example.
  • the timing chart of FIG. 6 shows the analog pixel signal V VSL , the ramp wave reference signal V RAMP , the drain voltage V d of the input transient PT 11 , the comparison result COMP of the comparator 131, and the drive signal of the auto zero switch SW AZ .
  • the timing relationship of each waveform of AZ is shown.
  • the drive signal AZ of the auto zero switch SW AZ becomes an active state (high level state) over a predetermined auto zero period.
  • the auto zero switch SW AZ is turned on (closed) in response to the drive signal AZ, short-circuits the gate electrode and the drain electrode of the input transit PT 11 , and the initialization operation of the comparator 131, that is, the auto zero operation. I do.
  • the reference signal V RAMP is a lamp wave signal whose level (voltage) monotonically decreases with the passage of time.
  • the reset level (P phase) V VSL_P and the signal level (D phase) V VSL_D are read out from the pixel 20 as pixel signals.
  • the reset level V VSL_P corresponds to the potential of the floating diffusion FD when the floating diffusion FD of the pixel 20 is reset.
  • the signal level V VSL_D corresponds to the potential obtained by photoelectric conversion in the photodiode 21, that is, the potential of the floating diffusion FD when the charge stored in the photodiode 21 is transferred to the floating diffusion FD.
  • V d_p the drain voltage less than V d_p is the low level
  • V d_p or more the drain voltage of the input transition PT 11 is set.
  • V d reverses from low level to high level near time t3.
  • the reference signal V RAMP is initialized, and the reference signal V RAMP gradually starts to decrease from time t4 .
  • the electric charge is transferred from the photodiode 21 to the floating diffusion FD, and the signal level V VSL_D is output as a pixel signal.
  • This signal level V VSL_D is set to a level lower than the reset level V VSL_P by ⁇ V.
  • V d_d be the drain voltage V d of the input transit PT 11 at time t 5 .
  • This drain voltage V d_d is lower than the drain voltage V d_p by ⁇ V. That is, the drain voltage V d_d at time t 5 becomes a lower value as the signal level V VSL_D , which is the pixel signal at that time, is lower.
  • the drain voltage V d_d of the input transit PT 11 is lower than the drain voltage V d_p at the time of conversion of the reset level V VSL_P by ⁇ V.
  • the drain voltage V d_p is used to generate the comparison result COMP of the comparator 131
  • the reference signal V RAMP is the signal level V at the timing when the comparison result COMP is inverted (near time t 6 ). It deviates from the ideal timing (around time t 5 ) where it intersects with VSL_D .
  • a linearity error or an offset occurs, and the image quality of the image data may deteriorate due to this error.
  • the output transistor PT 12 is provided after the input transistor PT 11 , and the source electrode and the drain electrode of the input transistor PT 11 are the source electrode and the gate of the output transistor PT 12 . It is connected to the electrode. By this connection, the drain-source voltage V ds of the input transistor PT 11 is input to the output transistor PT 12 as its gate-source voltage.
  • the voltage drop amount ⁇ V of the pixel signal V VSL is the drain voltage of the input transit PT 11 . It is the same as the voltage drop of V d . Therefore, at these timings, the drain-source voltage V ds has the same value. At this time (that is, time t 3 and time t 5 ), the value of the drain-source voltage V ds becomes the same as that at the time of auto zero. Since the drain-source voltage V ds of the input transistor PT 11 is the gate-source voltage of the output transistor PT 12 , the drain voltage of the output transistor PT 12 is inverted at around time t 3 and around time t 5 .
  • the inversion timing of the comparison result COMP of the comparator 131 corresponds to the ideal timing at which the reference signal V RAMP intersects the signal level V VSL_D , the error of the inversion timing is suppressed. As a result, the linearity error and the offset can be reduced and the image quality of the image data can be improved as compared with the case where the drain voltage V d_p of the input transit PT 11 is used for generating the comparison result COMP.
  • the voltage drop amount ⁇ V of the drain voltage V d of the input transit PT 11 becomes the same as the voltage drop amount of the pixel signal V VSL input to the source electrode of the input transit PT 11 .
  • the reason for this is the same as the voltage drop amount of the pixel signal V VSL input to the source electrode of the input transit PT 11 .
  • FIG. 7 is a characteristic diagram showing an example of the characteristics of the P-channel MOS transistor used as the input transistor PT 11 in the comparator 131 according to the reference example.
  • the vertical axis is the drain current
  • the horizontal axis is the drain-source voltage.
  • the broken line indicates the boundary between the linear region and the saturated region.
  • the operating point of the P-channel MOS transistor is set so as to operate in the saturation region at the time of auto zero.
  • the drain current Id in the saturation region of the P-channel MOS transistor is expressed by the following equation (1).
  • I d (1/2) ⁇ ⁇ C OX (W / L) ⁇ (V GS -V th ) 2 (1 + ⁇ V ds ) ⁇ ⁇ ⁇ (1)
  • ⁇ is the electron mobility
  • COX is the capacitance per unit area of the MOS capacitor
  • W is the gate width
  • L is the gate length
  • V th is the threshold voltage.
  • ⁇ is a predetermined coefficient.
  • the equation (1) holds in the saturation region.
  • the drain current I d of the input transit PT 11 is a constant value I d 1 supplied by the input side load current source I 11 .
  • the electron mobility ⁇ , the unit capacitance C OX , the gate width W, the gate length L, the threshold voltage V th , and the coefficient ⁇ are constant values.
  • the gate-source voltage V gs is a constant value determined at auto zero. Is.
  • V ds1 V VSL_P -V d_p ⁇ ⁇ ⁇ (2)
  • V ds1 V VSL_D -V d_d ⁇ ⁇ ⁇ (3)
  • V VSL_P -V VSL_D V d_p -V d_d ... (4)
  • the voltage drop amount ⁇ V of the drain voltage V d of the input transistor PT 11 is the same as the voltage drop amount of the pixel signal V VSL input to the source electrode. Therefore, the timing relationship illustrated in the timing chart of FIG. 6 can be obtained.
  • the output end of the buffer 50 cannot be connected between the pixel rows.
  • the noise of the buffer 50 cannot be averaged between the pixel rows, the noise of the buffer 50 remains unattenuated, and the noise of the entire comparator 131 is deteriorated.
  • "kickback” is a phenomenon in which the electric potential fluctuates (sways) as the electric charge is injected or the electric charge is drawn.
  • the problem has been described by taking the noise of the buffer 50 arranged in front of the capacitive element C 11 as an example.
  • the analog-to-digital conversion has been described.
  • the noise that adversely affects the unit 13 is not limited to the noise of the buffer 50.
  • the noise of the reference signal generation unit 16 on the reference signal V RAMP of the lamp wave is also a problem in the image quality of the image data.
  • the noise of the reference signal generation unit 16 on the reference signal V RAMP of the lamp wave is also a problem in the image quality of the image data.
  • the comparator 131 has an ultra-low power consumption having an input transistor PT 11 connected between a load current source (specifically, an input side load current source I 11 ) and a signal line 32. It is a power type comparator. Then, as shown in FIG. 9, the comparator 131 according to the present embodiment inputs a predetermined reference signal, specifically, a reference signal VRAMP of a lamp wave to the gate electrode of the input transistor PT 11 . It has a capacitance section 51 and a second capacitance section 52 connected between the gate electrode of the input transistor PT 11 and the reference potential node (for example, ground).
  • a buffer 50 is provided on the gate input side of the input transistor PT 11 for the purpose of increasing the driving force of the reference signal V RAMP of the lamp wave and lowering the output impedance. May be distributed. Even in such a case, according to the comparator 131 according to the present embodiment having the above configuration, the output end of the buffer 50 does not need to be connected between the pixel rows, but the first capacitance section 51 and the second capacitance section 51 and the second capacitor section 51 are not connected. The noise of the buffer 50 input to the gate electrode of the input transistor PT 11 can be reduced by the capacitance attenuation due to the capacitance voltage division with the capacitance section 52.
  • the noise of the buffer 50 not only the noise of the buffer 50 but also the noise of the reference signal generation unit 16 on the reference signal V RAMP of the lamp wave can be reduced. Further, even when the buffer 50 is not arranged, the reference signal generated on the reference signal V RAMP of the lamp wave is generated by the capacitance attenuation due to the capacitance voltage division between the first capacitance section 51 and the second capacitance section 52. The noise of the unit 16 can be reduced.
  • the first embodiment is an example in which a variable capacitance element having a variable capacitance value is used as the first capacitance section 51 and the second capacitance section 52.
  • FIG. 10 shows an example of the circuit configuration of the comparator 131 according to the first embodiment.
  • variable capacitance element VC RAMP having a variable capacitance value is used as the first capacitance section 51, and the capacitance value is variable as the second capacitance section 52.
  • Variable capacitance element VC VSS is used.
  • the variable capacitance element VC RAMP is connected between the output end of the buffer 50 and the gate electrode of the input transistor PT 11 , and inputs the reference signal V RAMP of the lamp wave input via the buffer 50 to the input transistor PT 11 . Apply to the gate electrode of.
  • the variable capacitance element VC VSS is connected between the gate electrode of the input transistor PT 11 and the reference potential node (for example, ground).
  • the first capacitance section 51 and the second capacitance section 52 are composed of the variable capacitance element VC RAMP and the variable capacitance element VC VSS , and the capacitance value is variable. Therefore, in order to reduce noise, the attenuation ratio of the capacitance attenuation due to the capacitance division voltage can be arbitrarily set.
  • the attenuation ratio of the capacitance attenuation by the variable capacitance element VC RAMP and the variable capacitance element VC VSS can be set according to the analog gain of the analog-to-digital converter 130 including the comparator 131.
  • the analog gain of the analog-to-digital converter 130 is determined, for example, by the slope of the ramp wave of the reference signal V RAMP generated by the reference signal generation unit 16 (see FIG. 4). As shown in FIG. 11A, when the slope of the lamp wave of the reference signal V RAMP is gentle, the time until the cross point with the pixel signal V VSL is long, and the count number of the counter 132 (see FIG. 4) increases. This corresponds to increasing the analog gain of the analog-to-digital converter 130. Therefore, as shown in FIG. 11B, the amplitude of the lamp wave of the reference signal V RAMP and the analog gain of the analog-to-digital converter 130 are in an inversely proportional relationship.
  • the slope of the ramp wave of the reference signal V RAMP can be set in the reference signal generation unit 16 based on, for example, a DAC setting signal (see FIG. 35) described later.
  • the noise of the buffer 50 and the like can be reduced by the capacitance voltage division by the first capacitance section 51 and the second capacitance section 52.
  • the amplitude of the ramp wave (voltage of the gradient waveform) of the reference signal V RAMP is also attenuated. Therefore, in the reference signal generation unit 16, it is necessary to set a large amplitude of the ramp wave of the reference signal V RAMP in advance so that the amplitude after attenuation by the capacitive voltage divider becomes a desired amplitude.
  • the second embodiment is an example in which the first capacitance section 51 and the second capacitance section 52 are composed of a combination of a plurality of capacitance elements and a plurality of switch elements.
  • FIG. 12 shows an example of the circuit configuration of the comparator 131 according to the second embodiment.
  • the first capacitance unit 51 and the second capacitance unit 52 are a combination of a plurality of capacitance elements and a plurality of switch elements, for example, four capacitances. It is composed of elements C 1 to C 4 and a combination of four switch elements SW 1 to SW 4 . One end of each of the four capacitive elements C 1 to C 4 is connected to the gate electrode of the input transistor PT 11 . Of the four switch elements SW 1 to SW 4 , the three switch elements SW 1 to SW 3 are connected between the other ends of the four capacitance elements C 1 to C 4 .
  • the switch element SW 1 is connected between the other end of the capacitive element C 1 and the other end of the capacitive element C 2 .
  • the switch element SW 2 is connected between the other end of the capacitive element C 2 and the other end of the capacitive element C 3 .
  • the switch element SW 3 is connected between the other end of the capacitive element C 3 and the other end of the capacitive element C 4 .
  • the switch element SW 4 is connected between the other end of the capacitance element C 4 on the reference potential node side and the reference potential node (for example, ground) among the four capacitance elements C 1 to C 4 . ..
  • the comparator 131 In the comparator 131 according to the second embodiment of the above configuration, only one of the four switch elements SW 1 to SW 4 is in the off (open) state, and the remaining three are in the on (closed) state. Thereby, the capacity values of the first capacity unit 51 and the second capacity unit 52 can be changed.
  • the circuit configuration shown in FIG. 12 is an example and is not limited to this circuit configuration. That is, the number of the plurality of capacitive elements and the number of the plurality of switch elements are not limited to four.
  • Specific example 1 is an example in the case of a capacitance attenuation ratio of 4/4 (no attenuation).
  • FIG. 13 shows an example of a circuit configuration according to Specific Example 1 of the capacitance damping ratio.
  • the four capacitive elements C 1 to C 4 are connected in parallel between the output end of the buffer 50 and the gate electrode of the input transistor PT 11 to form the first capacitive section 51. It will be. In this case, the second capacitance section 52 does not exist. As a result, when only the switch element SW 4 is off and the remaining three switch elements SW 1 to SW 3 are on, the capacitance voltage division by the first capacitance section 51 and the second capacitance section 52 does not occur.
  • the capacitance attenuation ratio is 4/4 (no attenuation).
  • Specific example 2 is an example in the case of a capacitance damping ratio of 3/4.
  • FIG. 14 shows an example of a circuit configuration according to Specific Example 2 of the capacitance damping ratio.
  • Specific example 3 is an example in the case of a capacitance damping ratio of 2/4.
  • FIG. 15 shows an example of a circuit configuration according to a specific example 3 of the capacitance damping ratio.
  • the two capacitive elements C 1 and C 2 are connected in parallel between the output end of the buffer 50 and the gate electrode of the input transistor PT 11 to form the first capacitive portion 51.
  • the two capacitance elements C 3 and C 4 on the reference potential node side are connected in parallel between the gate electrode of the input transistor PT 11 and the reference potential node to form the second capacitance section 52. ..
  • the capacitance attenuation ratio is 2/4.
  • Specific example 4 is an example in the case of a capacitance damping ratio of 1/4.
  • FIG. 16 shows a circuit configuration example according to the specific example 4 of the capacitance damping ratio.
  • only one capacitive element C 1 is connected between the output end of the buffer 50 and the gate electrode of the input transistor PT 11 to form the first capacitive portion 51, and the remaining 3 are formed.
  • the capacitive elements C 2 to C 4 are connected in parallel between the gate electrode of the input transistor PT 11 and the reference potential node to form the second capacitive section 52.
  • the attenuation amount (capacitive attenuation ratio) is set by switching the capacitive elements C 1 to C 4 , and the noise of the buffer 50 and the reference signal V RAMP of the lamp wave are set. The noise of the reference signal generation unit 16 riding on the above is reduced.
  • the third embodiment is a modification of the second embodiment, and is an example in which the analog gain of the analog-to-digital converter 130 is finely controlled.
  • FIG. 18 shows an example of the circuit configuration of the comparator 131 according to the third embodiment.
  • the attenuation amount can be changed only stepwise only by switching the capacitive elements C 1 to C 4 . Therefore, in the comparator 131 according to the third embodiment, the reference signal generation unit 16 continuously controls the analog gain of the analog-to-digital converter 130 by adjusting the slope of the lamp wave of the reference signal V RAMP . To do so. This makes it possible to finely control the analog gain.
  • an analog gain control unit 53 is provided, and under the control of the analog gain control unit 53, the analog gain of the analog-to-digital converter 130 is controlled, and the capacitive element C 1 is used.
  • the amount of damping (capacitive damping ratio) is controlled by switching from C 4 to C 4 . Since the amplitude of the ramp wave of the reference signal V RAMP and the analog gain of the analog-digital converter 130 are inversely proportional to each other, the analog gain control unit 53 generates the reference signal generated by the reference signal V RAMP of the ramp wave.
  • the analog gain is controlled by adjusting the amplitude of the lamp wave with respect to the unit 16.
  • the analog gain control unit 53 for example, a control unit 17 (see FIG. 35) that controls the analog gain of the analog-to-digital converter 130 according to the illuminance data described later can also be used.
  • the analog gain control unit 53 adjusts the analog gain by adjusting the amplitude of the lamp wave of the reference signal V RAMP within the range in which the capacitance value does not switch. Then, when the capacitance value is switched by one step, the attenuation amount is switched by one step, so that the amplitude of the lamp wave is restored. Control the capacity value. By this control, the amplitude of the lamp wave of the reference signal V RAMP is also discontinuously switched at the place where the capacitance value is switched.
  • the fourth embodiment is an example in which the switch element is not provided on the reference potential node side.
  • FIG. 19 shows an example of the circuit configuration of the comparator 131 according to the fourth embodiment.
  • the first capacitance section 51 and the second capacitance section 52 have four capacitance elements C1 to C4 and three switch elements. It is composed of a combination of SW 1 to SW 3 . One end of each of the four capacitive elements C 1 to C 4 is connected to the gate electrode of the input transistor PT 11 . The three switch elements SW 1 to SW 3 are connected between the other ends of the four capacitance elements C 1 to C 4 .
  • the switch element SW 1 is connected between the other end of the capacitive element C 1 and the other end of the capacitive element C 2 .
  • the switch element SW 2 is connected between the other end of the capacitive element C 2 and the other end of the capacitive element C 3 .
  • the switch element SW 3 is connected between the other end of the capacitive element C 3 and the other end of the capacitive element C 4 .
  • the common connection node between the capacitive element C 4 and the switch element SW 3 is connected to the reference potential node (for example, ground).
  • the comparator 131 according to the fourth embodiment of the above configuration is a circuit configuration example having no switch element on the reference potential node side, that is, a circuit configuration example in which the switch element SW 4 in the comparator 131 according to the second embodiment is omitted. It has become.
  • the state where the switch element SW 4 in the second embodiment is off (open) that is, the state where the capacitance attenuation ratio is 4/4 (no attenuation) cannot be set, but the analog pixel signal V
  • the circuit configuration example may be used, and the area and control logic of one switch element can be reduced.
  • Example 5 is an example in which the capacitance element and the switch element are three.
  • FIG. 20 shows an example of the circuit configuration of the comparator 131 according to the fifth embodiment.
  • the first capacitance section 51 and the second capacitance section 52 have three capacitance elements C1 to C3 and three switch elements. It is composed of a combination of SW 1 to SW 3 . One end of each of the three capacitive elements C 1 to C 3 is connected to the gate electrode of the input transistor PT 11 . The three switch elements SW 1 to SW 3 are connected between the other ends of the three capacitance elements C 1 to C 3 .
  • the switch element SW 1 is connected between the other end of the capacitive element C 1 and the other end of the capacitive element C 2 .
  • the switch element SW 2 is connected between the other end of the capacitive element C 2 and the other end of the capacitive element C 3 .
  • the switch element SW 3 is connected between the other end of the capacitive element C 3 and the other end of the capacitive element C 4 .
  • the switch element SW 3 is connected between the other end of the capacitance element C 3 on the reference potential node side and the reference potential node (for example, ground) among the three capacitance elements C 1 to C 3 . ..
  • the capacitance attenuation ratio is 3/3 (no attenuation). It becomes.
  • the capacitance attenuation ratio is 2/3.
  • the capacitance attenuation ratio is 1/3.
  • the comparator 131 according to the second embodiment having four capacitive elements is superior to the comparator 131 according to the fifth embodiment having three capacitive elements.
  • the comparator 131 according to the fifth embodiment having three capacitive elements is superior to the comparator 131 according to the second embodiment having four capacitive elements.
  • Example 6 is a modification of Example 5, and is an example in which the connection relationship between the capacitive element and the switch element is different.
  • FIG. 21 shows an example of the circuit configuration of the comparator 131 according to the sixth embodiment.
  • the first capacitance section 51 and the second capacitance section 52 have three capacitance elements C1 to C3 and three switch elements.
  • the connection relationship between the capacitive elements C 1 to C 3 and the switch elements SW 1 to SW 3 is different from that of the fifth embodiment.
  • the three capacitive elements C 1 to C 3 are connected in series between the output end of the buffer 50 and the reference potential node (for example, ground).
  • One end of each of the switch elements SW 1 to SW 3 is connected to each output end of the capacitive elements C 1 to C 3 , and the other end of each is connected to the gate electrode of the input transistor PT 11 .
  • the comparator 131 according to the sixth embodiment having the above configuration is different from the case of the fifth embodiment in the operation of switching the capacitance damping ratio. Specifically, when the switch element SW 1 is on (closed) and the switch elements SW 2 and SW 3 are off (open), the capacitance attenuation ratio is 2/3. When the switch element SW 2 is on and the switch elements SW 1 and SW 3 are off, the capacitance attenuation ratio is 1/3.
  • the load seen from the buffer 50 is constant, and the difference in response when the capacitive elements C 1 to C 3 are switched is less likely to cause an output error. There is.
  • Example 7 is an example in which the circuit configuration of the comparator 131 is different from that of Examples 1 to 6.
  • FIG. 22 shows an example of the circuit configuration of the comparator 131 according to the seventh embodiment.
  • the comparator 131 has a circuit configuration further including an input side cascode connection transistor PT 14 and an output side cascode connection transistor PT 15 .
  • an input side cascode connection transistor PT 14 and the output side cascode connection transistor PT 15 for example, a P channel MOS transistor can be used.
  • the input side cascode connection transistor PT 14 is connected between the input transistor PT 11 and the input side load current source I 11 .
  • a predetermined bias voltage bias 3 is applied to the gate electrode of the input-side cascode connection transistor PT 14 .
  • the output-side cascode connection transistor PT 15 is connected between the output-side transistor PT 12 and the output-side load current source I 12 .
  • a predetermined bias voltage bias 4 is applied to the gate electrode of the output side cascode connection transistor PT 15 .
  • the influence of kickback can be reduced by further providing the input side cascode connection transistor PT 14 and the output side cascode connection transistor PT 15 , and thus the influence of kickback can be reduced. Interference can be reduced.
  • Example 8 is an example applied to a CMOS image sensor having a function of suppressing power supply noise of a pixel power supply.
  • FIG. 23 shows a circuit configuration example of the analog-to-digital converter 130 according to the eighth embodiment.
  • the noise of the pixel power supply (hereinafter, may be simply referred to as “power supply noise”) is a signal that is an input of the analog-digital converter 130 via the parasitic capacitance C p or the like in the pixel 20. You may get on line 32. The power supply noise on the signal line 32 becomes horizontal streaks in the image and is visually recognized.
  • the CMOS image sensor is equipped with, for example, a power supply noise correction circuit 60 called a PSRR correction circuit.
  • a PSRR correction circuit a power supply noise correction circuit 60
  • the PSRR Power Supply Rejection Ratio
  • the PSRR correction circuit is a performance index indicating how much power supply noise can be suppressed.
  • the power supply noise correction circuit 60 takes in power supply noise from the pixel power supply and adjusts the correction gain and frequency characteristics according to the power supply noise. It is converted into a correction current, and the correction current is poured into the output resistance of the reference signal generation unit 16 (corresponding to the output resistance 163 in FIG. ) I was trying to do it. As a result, the power supply noise on the signal line 32 could be canceled by the differential pair of the comparator.
  • the analog gain control of the analog-to-digital converter 130 when switching both the inclination of the ramp wave of the reference signal V RAMP and the input capacitance of the comparator 131, it is linked to the switching of the input capacitance. Then, the additional gain provided in the power supply noise correction circuit 60 is switched. The correction current output from the power supply noise correction circuit 60 is supplied to the reference signal generation unit 16.
  • the reference signal generation unit 16 is a current steering type digital-to-analog conversion circuit including a lamp wave generation digital signal generation unit 161, a variable current source 162, and an output resistance 163. DAC) configuration. Then, the correction current output from the power supply noise correction circuit 60 flows into the output resistor 163, is converted into a voltage, and is added to the reference signal V RAMP of the lamp wave.
  • the PSRR gain and frequency characteristics until the power supply noise reaches the comparator 131 via the pixel 20 and the signal line 32 are determined by the correction gain and frequency characteristic adjustment functions originally possessed by the power supply noise correction circuit 60, which is a PSRR correction circuit.
  • the adjustment is corrected.
  • the correction gain and frequency characteristic control registers are built in, for example, the logic circuit unit 14 of FIG. 4, and are adjusted to optimum values as described later.
  • the additional gain switching circuit 70 performs an operation of compensating for the capacitance attenuation in conjunction with the switching of the input capacitance of the comparator 131. Specifically, in the additional gain switching circuit 70, in conjunction with the switching of the input capacitance of the comparator 131 (that is, in conjunction with the switching of each capacitance value of the first capacitance section 51 and the second capacitance section 52). ), The gain of the power supply noise correction circuit 60, more specifically, the capacitance attenuation is supplemented by switching an additional gain other than the correction gain originally possessed by the power supply noise correction circuit 60.
  • the capacitance attenuation can be compensated for by switching the additional gain provided in the power supply noise correction circuit 60 in conjunction with the switching of the input capacitance of the comparator 131, so that the input capacitance of the comparator 131 can be compensated. It is possible to suppress power supply noise on the signal line 32 while absorbing the influence of switching.
  • Operation example 1 is an operation example when the capacitance attenuation ratio is 4/4 (no attenuation). An operation explanatory diagram of the operation example 1 is shown in FIG. 24.
  • the capacitance damping ratio is 4/4, it corresponds to the specific example 1 of the second embodiment, and is connected between the other end of the capacitance element C 4 and the reference potential node among the four switch elements SW 1 to SW 4 . Only the switch element SW 4 is turned off, and the remaining three switch elements SW 1 to SW 3 are turned on. In this case, since there is no attenuation, the gain 1 times is set in the additional gain switching circuit 70 of the power supply noise correction circuit 60 under the control of the analog gain control unit 53.
  • the operation example 2 is an operation example when the capacitance attenuation ratio is 3/4.
  • An operation explanatory diagram of the operation example 2 is shown in FIG.
  • the capacitance attenuation ratio is 3/4, it corresponds to the specific example 2 of the second embodiment, and of the four switch elements SW 1 to SW 4 , only the switch element SW 3 is in the off state, and the remaining three switches are in the off state. Elements SW 1 , SW 2 , and SW 4 are turned on.
  • the additional gain switching circuit 70 of the power supply noise correction circuit 60 sets the gain 4/3 times corresponding to the capacitance attenuation ratio 3/4. As a result, it is possible to suppress power supply noise on the signal line 32 while absorbing the influence of switching the input capacitance of the comparator 131.
  • the operation example 3 is an operation example when the capacitance attenuation ratio is 2/4.
  • An operation explanatory diagram of the operation example 3 is shown in FIG. 26.
  • the capacitance attenuation ratio is 2/4, it corresponds to the specific example 3 of the second embodiment, and of the four switch elements SW 1 to SW 4 , only the switch element SW 2 is in the off state, and the remaining three switches are in the off state. Elements SW 1 , SW 3 , and SW 4 are turned on.
  • the gain double is set corresponding to the capacitance attenuation ratio 2/4.
  • the operation example 4 is an operation example when the capacitance attenuation ratio is 1/4.
  • An operation explanatory diagram of the operation example 4 is shown in FIG. 27.
  • the capacitance attenuation ratio is 1/4, it corresponds to the specific example 4 of the second embodiment, and among the four switch elements SW 1 to SW 4 , only the switch element SW 1 connected to the output end of the buffer 50 is used. It is turned off, and the remaining three switch elements SW 2 to SW 4 are turned on.
  • a gain of 4 times is set corresponding to the capacitance attenuation ratio 1/4.
  • the reference signal generation unit 16 is not limited to the current steering type digital-to-analog conversion circuit (DAC) configuration including the variable current source 162 and the output resistance 163.
  • DAC digital-to-analog conversion circuit
  • FIG. 28 a circuit configuration in which an adder 80 is provided and the correction current output from the power supply noise correction circuit 60 is added to the reference signal V RAMP of the lamp wave generated by the reference signal generation unit 16. It is also possible to do.
  • the ninth embodiment is a circuit configuration example of the power supply noise correction circuit 60.
  • FIG. 29 shows an example of the circuit configuration of the power supply noise correction circuit 60 according to the ninth embodiment.
  • the power supply noise correction circuit 60 includes a conductance fixed bias unit 61, an input sense unit 62, a first bias unit 63, a frequency characteristic adjustment unit 64, a correction gain adjustment unit 65, and a second bias unit 66.
  • the configuration has an additional gain switching circuit 70.
  • the conduction fixed bias section 61 includes two P-channel MOS transistors PT 71 and PT 72 to which the gate electrode is commonly connected, two N-channel MOS transistors NT 71 and NT 72 to which the gate electrode is commonly connected, and a resistor. It has a configuration having an element R 71 . Both the P-channel MOS transistor PT 72 and the N-channel MOS transistor NT 71 have a diode connection configuration in which the gate electrode and the drain electrode are short-circuited.
  • the P-channel MOS transistor PT 71 and the N-channel MOS transistor NT 71 are connected in series between the high-potential side power supply and the low-potential side power supply (for example, ground).
  • the P-channel MOS transistor PT 72 , the N-channel MOS transistor NT 72 , and the resistance element R 71 are connected in series between the high-potential side power supply and the low-potential side power supply.
  • the input sense unit 62 has a switch element SW 71 , a capacitive element C 71 , and an N-channel MOS transistor NT 73 .
  • One end of the switch element SW 71 is connected to the gate electrodes of the N-channel MOS transistors NT 71 and NT 72 of the conductance fixed bias portion 61, and the other end is connected to the gate electrode of the N-channel MOS transistor NT 73 .
  • the capacitive element C 71 is connected between the power supply terminal T 71 connected to the pixel power supply and the gate electrode of the N-channel MOS transistor NT 73 .
  • the first bias unit 63 has a switch element SW 72 , a capacitive element C 72 , and a P-channel MOS transistor PT 73 .
  • One end of the switch element SW 72 is connected to the gate electrodes of the P-channel MOS transistors PT 71 and PT 72 of the conductance fixed bias portion 61, and the other end is connected to the gate electrode of the P-channel MOS transistor PT 73 .
  • the capacitive element C 72 is connected between the high potential side power supply and the gate electrode of the P channel MOS transistor PT 73 .
  • the P-channel MOS transistor PT 73 of the first bias unit 63 and the N-channel MOS transistor NT 73 of the input sense unit 62 are connected in series between the high-potential side power supply and the low-potential side power supply.
  • the drain common connection node of the P-channel MOS transistor PT 73 and the N-channel MOS transistor NT 73 is referred to as a node N 71 .
  • the frequency characteristic adjusting unit 64 is connected between the high potential side power supply and the node N 71 , that is, connected in parallel to the P channel MOS transistor PT 73 of the first bias unit 63, and the capacitance value is variable. It is composed of a variable capacitance element VC 71 .
  • the frequency characteristic adjusting unit 64 has a configuration in which the frequency characteristic can be adjusted by adjusting the capacitance value of the variable capacitance element VC 71 .
  • the correction gain adjusting unit 65 includes a P-channel MOS transistor PT 74 whose size can be adjusted.
  • the size of the P-channel MOS transistor PT 74 whose size can be adjusted can be adjusted by, for example, changing the number of parallel connections of the MOS transistors.
  • the correction gain adjusting unit 65 can adjust the correction gain by adjusting the size of the P-channel MOS transistor PT 74 .
  • the second bias unit 66 has a switch element SW 73 , a capacitive element C 73 , and an N-channel MOS transistor NT 74 .
  • One end of the switch element SW 73 is connected to the gate electrodes of the N-channel MOS transistors NT 71 and NT 72 of the conductance fixed bias portion 61, and the other end is connected to the gate electrode of the N-channel MOS transistor NT 74 .
  • the capacitive element C 73 is connected between the gate electrode of the N-channel MOS transistor NT 74 and the low potential side power supply.
  • the additional gain switching circuit 70 has a configuration including five P-channel MOS transistors PT 75 to PT 79 and four switch elements SW 74 to SW 77 .
  • the P-channel MOS transistor PT 75 has a diode connection configuration in which a gate electrode and a drain electrode are connected, and is an N-channel MOS transistor of the second bias portion 66 between the high potential side power supply and the low potential side power supply. It is directly connected to NT 74 .
  • the switch element SW 74 is connected between the gate electrodes of the P-channel MOS transistor PT 75 and the P-channel MOS transistor PT 76 .
  • the switch element SW 75 is connected between the gate electrodes of the P-channel MOS transistor PT 76 and the P-channel MOS transistor PT 77 .
  • the switch element SW 76 is connected between the gate electrodes of the P-channel MOS transistor PT 77 and the P-channel MOS transistor PT 78 .
  • the switch element SW 77 is connected between the gate electrodes of the P-channel MOS transistor PT 78 and the P-channel MOS transistor PT 79 .
  • the P-channel MOS transistors PT 75 and the P-channel MOS transistors PT 76 to PT 79 form a current mirror circuit.
  • the P-channel MOS transistor PT 75 is a transistor of an injection current source
  • the P-channel MOS transistor PT 79 is a transistor of an output stage mirror source.
  • the four switch elements SW 74 to SW 77 are additional gain changeover switches, and on (closed) / off (open) control is performed by a switch control signal from the analog gain control unit 53 (see FIG. 23), and the injection current is injected.
  • the number of parallel transistors of the source and the number of parallel transistors of the output stage mirror source are changed according to the analog gain.
  • the power supply noise correction circuit 60 in the input sense unit 62, the power supply noise of the pixel power supply input from the power supply terminal T 71 via the capacitive element C 71 is converted into a current signal, and the current signal has a frequency.
  • the frequency characteristic is adjusted by the characteristic adjusting unit 64 and flows into the additional gain switching circuit 70.
  • a constant bias current for operating the circuit is also added to this current.
  • the additional gain switching circuit 70 the current obtained by subtracting the current flowing from the injection current source from the current flowing through the frequency characteristic adjusting unit 64 flows to the output stage mirror source.
  • the circuit configuration of the power supply noise correction circuit 60 and the circuit configuration of the additional gain switching circuit 70 illustrated here are examples, and are not limited to the circuit configuration.
  • the number of transistors and switch elements of the additional gain switching circuit 70 is not limited to that shown in FIG. 29, and therefore the number and size of switching stages of the additional gain are not limited to this.
  • Gain control example 1 is a control example when the additional gain is 1 times.
  • FIG. 30 shows an operation explanatory diagram of the gain control example 1.
  • the switch element SW 74 is in the off state, and the remaining three switch elements SW 75 , SW 76 , and SW 77 are in the on state.
  • Gain control example 2 is a control example when the additional gain is 4/3 times.
  • FIG. 31 shows an operation explanatory diagram of the gain control example 2.
  • the number of parallel transistors of the injection current source is 1 and the number of parallel transistors of the output stage mirror source is 3.
  • the switch element SW 75 is in the off state, and the remaining three switch elements SW 74 , SW 76 , and SW 77 are in the on state.
  • Gain control example 3 is a control example when the additional gain is doubled.
  • FIG. 32 shows an operation explanatory diagram of the gain control example 3.
  • the number of parallel transistors of the injection current source is 2 and the number of parallel transistors of the output stage mirror source is 2.
  • the switch element SW 76 is in the off state, and the remaining three switch elements SW 74 , SW 75 , and SW 77 are in the on state.
  • Gain control example 4 is a control example when the additional gain is quadrupled. An operation explanatory diagram of the gain control example 4 is shown in FIG. 33.
  • the number of parallel transistors of the injection current source is 3 and the number of parallel transistors of the output stage mirror source is 1.
  • the switch element SW 77 is in the off state, and the remaining three switch elements SW 74 , SW 75 , and SW 76 are in the on state.
  • the bias current flowing through the output stage mirror source becomes 1/4.
  • the transconductance g m of the output stage mirror source is 1/4 as in the number of parallels.
  • the flowing current is converted into a gate voltage at a ratio of 1 / g m . Therefore, the gate voltage of the output stage mirror source remains the same as the original bias component, but the power supply noise component riding on it is four times the original. This is converted into a current again by the output stage current source and output.
  • Example 10 is a modification of Example 8 and is an example applied to a MOS image sensor that uses a reference voltage in the pixel 20.
  • FIG. 34 shows a circuit configuration example of the analog-to-digital converter 130 according to the tenth embodiment.
  • Example 8 it was an example of suppressing the noise of the pixel power supply.
  • the noise on the reference voltage is transmitted to the signal line 32 via the parasitic capacitance C p or the like in the pixel 20 illustrated in FIG. 34. You may get on it.
  • the noise on the signal line 32 becomes horizontal streaks in the image and is visually recognized.
  • the reference voltage is applied, for example, to the anode electrode of the photodiode 21.
  • the reference voltage of the pixel 20 is monitored by the power supply noise correction circuit 60 in order to suppress the noise on the reference voltage in the pixel 20.
  • the noise correction circuit that suppresses the noise on the reference voltage is referred to as the power supply noise correction circuit 60 for convenience.
  • the configuration and operation of the power supply noise correction circuit 60 and the additional gain switching circuit 70 built therein are the same as those of the eighth and ninth embodiments, and since they overlap, the description thereof will be omitted here.
  • the power supply noise correction circuit is linked to the switching of the input capacitance of the comparator 131 by the same principle as the analog-to-digital converter 130 according to the eighth embodiment.
  • the additional gain given to 60 is switched.
  • it is possible to compensate for the capacitance attenuation caused by the switching of the input capacitance of the comparator 131, so that the noise on the reference voltage of the pixel 20 can be suppressed while absorbing the influence of the switching of the input capacitance of the comparator 131. Can be done.
  • the reference signal setting signal (hereinafter, “DAC setting”) when the inclination of the lamp wave of the reference signal V RAMP and the input capacitance of the comparator 131 are switched. It is described as "signal”) and is an example of setting a switch setting signal.
  • FIG. 35 is a block diagram schematically showing an outline of the system configuration of the CMOS image sensor according to the eleventh embodiment, which has a DAC setting signal and a switch setting signal setting function at the time of analog gain control.
  • the logic circuit unit 14 acquires illuminance using all or a part of the pixel signals of the pixel array unit 11 and generates illuminance data.
  • the calculation means for generating illuminance data may be configured to obtain statistical values of a predetermined pixel signal, for example, an average value, a median value, and a mode value, and any linear / nonlinear calculation before and after obtaining the statistics. May be configured to apply.
  • a pixel dedicated to illuminance measurement may be provided, or a pixel configured to switch between use for imaging and illuminance measurement may be provided.
  • the CMOS image sensor 1 includes a control unit 17 for setting a DAC setting signal and a switch setting signal at the time of analog gain control.
  • the logic circuit unit 14 generates illuminance data based on the data after analog-to-digital conversion by the analog-to-digital converter 130, and supplies the illuminance data to the control unit 17.
  • the control unit 17 controls on / off of the switch element for switching the input capacitance of the comparator 131 based on at least one of the setting data written in the register 18 and the illuminance data input from the logic circuit unit 14.
  • the switch setting signal for controlling and the DAC setting signal for controlling the inclination of the ramp wave of the reference signal V RAMP are output.
  • the switch element for switching the input capacitance corresponds to, for example, the switch elements SW 1 to SW 4 in FIG.
  • the correspondence between the illuminance data and the setting data and the switch setting signal can be configured by the calculation hardware, the calculation software, and the look-up table.
  • the logic circuit unit 14 and the control unit 17 may be provided in the same pixel chip as the pixel array unit 11, or a part of the logic circuit unit 14 and the control unit 17 may be provided outside the pixel chip. It can also be.
  • the flowchart of FIG. 36 shows a readout sequence of one imaging frame in the case of a rolling shutter.
  • a read row is set under the drive of the row selection unit 12 (step S11), and then exposure and pixel signal output are performed for the set read row (step S12).
  • the analog-digital conversion unit 13 performs A / D conversion (analog-digital conversion) of the read line (step S13), and then outputs the data after the A / D conversion (step S14).
  • step S15 if the read line is not the last line (NO in step S15), the process returns to step S11, and if it is the last line (YES in step S15), the logic circuit unit 14 generates illuminance data (step S16). Then, the generated illuminance data is output to the control unit 17 (step S17).
  • control unit 17 controls on / off of the switch element for switching the input capacitance of the comparator 131 based on the setting data written in the register 18 and the illuminance data input from the logic circuit unit 14.
  • the switch setting signal for controlling the switch setting signal and the DAC setting signal for controlling the inclination of the ramp wave of the reference signal V RAMP are output (step S18).
  • the DAC setting signal and the switch setting signal at the time of analog gain control are set, and thereafter, the normal imaging operation is performed. As a result, imaging becomes possible with the optimum analog gain for each imaging frame.
  • the illuminance acquisition exposure may be used in combination with the imaging exposure, and the illuminance data may be generated according to the generation of the image data.
  • the exposure sequence for imaging and the exposure sequence for acquiring illuminance do not have to alternate.
  • the exposure sequence for acquiring illuminance may be once every several frames.
  • the circuit configuration of the comparator 131 in each of the above embodiments is an example, and is not limited to these circuit configurations.
  • the comparator 131 according to the first embodiment, the comparator 131 according to the second embodiment, or the comparator 131 according to the seventh embodiment the capacitive element C 12 , the input side clamp transistor PT 13 , and the input side clamp transistor NT.
  • the circuit configuration may be such that at least one of 11 and the output side clamp transistor NT 12 is omitted.
  • FIG. 37 is a circuit diagram showing a first modification of the comparator.
  • the example of FIG. 37 shows an example in which the capacitance CA DJ is added to the comparator 131 according to the embodiment of the present disclosure shown in FIG.
  • the internal configurations of the first capacitance section 51 and the second capacitance section 52 may be appropriately designed and may include the configuration examples shown in FIGS. 10 to 34.
  • the capacitance CA DJ is connected between the gate electrode and the source electrode of the input side clamp transistor NT 11 . That is, one end of the capacitive CA DJ is connected to the gate electrode of the input side clamp transistor NT 11 , and the other end of the capacitive CA DJ is connected to the drain electrode of the input transistor.
  • By connecting the capacitance CA DJ as shown in FIG. 37 it is possible to suppress defects such as noise due to the voltage input to the gate electrode of the input side clamp transistor NT 11 .
  • the capacitance CA DJ may be variable, and by adjusting the capacitance of the capacitance CA DJ , the voltage input to the gate electrode of the input side clamp transistor NT 11 is adjusted, and the trouble based on the voltage is more efficient. It may be suppressed. Further, the capacitance CA DJ may be adjusted according to the analog gain of the analog-to-digital converter 130 set based on the control signal generated by the analog gain control unit 53. Even if the capacity of the capacitance CA DJ is set to 0, there is no problem because the configuration is the same as that of the example of FIG.
  • the signal line (VSS wiring) for connecting the terminal of each element to the low potential side power supply is a plurality of elements. It may be shared.
  • the second capacitance section 52 of each comparator 131 may be connected to the same VSS wiring.
  • FIG. 38 is a diagram showing a circuit diagram showing a second modification of the comparator.
  • the example of FIG. 38 is different in arrangement from the example of FIG. 37, and the capacitive CADJ is connected between the gate electrode and the source electrode of the output side clamp transistor NT 12 . Others are the same as the example of FIG. 37.
  • the voltage input to the gate electrode of the output side clamp transistor NT 12 can be adjusted by adjusting the capacitance of the capacitance CA DJ . As a result, defects based on the voltage may be suppressed.
  • the comparator 131 may include not only two clamp transistors NT 11 on the input side and a clamp transistor NT 12 on the output side, but also three or more clamp transistors. In such cases, the capacitive CA DJ may be provided for one or more of the three or more clamp transistors.
  • FIG. 39 shows a configuration example in which the capacitance CA DJ is added to the conventional configuration example.
  • the image pickup apparatus according to the present embodiment described above can be used in various devices for sensing light such as visible light, infrared light, ultraviolet light, and X-ray. Specific examples of various devices are listed below.
  • Devices that take images for viewing such as digital cameras and portable devices with camera functions.
  • Devices used for traffic such as in-vehicle sensors that capture images of the rear, surroundings, and interior of vehicles, surveillance cameras that monitor traveling vehicles and roads, and distance measuring sensors that measure distance between vehicles.
  • Equipment used in home appliances such as TVs, refrigerators, and air conditioners to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, devices that perform angiography by receiving infrared light, etc.
  • Equipment used for medical and healthcare purposes ⁇ Equipment used for security such as surveillance cameras for crime prevention and cameras for person authentication ⁇ Skin measuring instruments for taking pictures of the skin and taking pictures of the scalp Equipment used for beauty such as microscopes ⁇ Equipment used for sports such as action cameras and wearable cameras for sports applications ⁇ Camera for monitoring the condition of fields and crops, etc.
  • Equipment used for agriculture ⁇ Equipment used for medical and healthcare purposes
  • Equipment used for security such as surveillance cameras for crime prevention and cameras for person authentication
  • Skin measuring instruments for taking pictures of the skin and taking pictures of the scalp Equipment used for beauty such as microscopes
  • Equipment used for sports such as action cameras and wearable cameras for sports applications
  • Camera for monitoring the condition of fields and crops, etc.
  • Equipment used for agriculture ⁇ Equipment used for agriculture
  • FIG. 41 is a block diagram showing a configuration example of an imaging system which is an example of the electronic device of the present disclosure.
  • the image pickup system 100 includes an image pickup optical system 101 including a lens group and the like, an image pickup unit 102, a DSP (Digital Signal Processor) circuit 103, a frame memory 104, a display device 105, and a recording device 106. , Operation system 107, power supply system 108, and the like.
  • the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, the operation system 107, and the power supply system 108 are connected to each other via the bus line 109.
  • the image pickup optical system 101 captures incident light (image light) from the subject and forms an image on the image pickup surface of the image pickup unit 102.
  • the image pickup unit 102 converts the amount of incident light imaged on the image pickup surface by the optical system 101 into an electric signal in pixel units and outputs it as a pixel signal.
  • the DSP circuit 103 performs general camera signal processing, for example, white balance processing, demosaic processing, gamma correction processing, and the like.
  • the frame memory 104 is appropriately used for storing data in the process of signal processing in the DSP circuit 103.
  • the display device 105 comprises a panel-type display device such as a liquid crystal display device or an organic EL (electroluminescence) display device, and displays a moving image or a still image captured by the image pickup unit 102.
  • the recording device 106 records the moving image or still image captured by the imaging unit 102 on a portable semiconductor memory, an optical disk, a recording medium such as an HDD (Hard Disk Drive), or the like.
  • the operation system 107 issues operation commands for various functions of the image pickup apparatus 100 under the operation of the user.
  • the power supply system 108 appropriately supplies various power sources that serve as operating power sources for the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, and the operation system 107 to these supply targets.
  • the image pickup device in the image pickup system 100 having the above configuration, can be used as the image pickup unit 102.
  • the power consumption of the analog-to-digital converter can be reduced, so that the power consumption of the image pickup apparatus can be reduced.
  • a single-slope analog-to-digital converter even if a buffer is provided in front of the capacitive element for absorbing the offset in order to increase the driving force of the reference signal of the lamp wave and decrease the output impedance. Since the noise of the buffer can be reduced without connecting the output end of the buffer between the pixel strings, a high-quality captured image can be obtained.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is any kind of movement such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, a robot, a construction machine, and an agricultural machine (tractor). It may be realized as an image pickup device mounted on a body.
  • FIG. 42 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 has a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, turn signals or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle outside information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the out-of-vehicle information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the image pickup unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether or not the driver has fallen asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the outside information detection unit 12030, and performs cooperative control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and image to an output device capable of visually or audibly notifying information to the passenger or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a head-up display.
  • FIG. 43 is a diagram showing an example of the installation position of the image pickup unit 12031.
  • the vehicle 12100 has an imaging unit 12101, 12102, 12103, 12104, 12105 as an imaging unit 12031.
  • the image pickup units 12101, 12102, 12103, 12104, 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100.
  • the image pickup unit 12101 provided in the front nose and the image pickup section 12105 provided in the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the image pickup units 12102 and 12103 provided in the side mirror mainly acquire images of the side of the vehicle 12100.
  • the image pickup unit 12104 provided in the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the images in front acquired by the image pickup units 12101 and 12105 are mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 43 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging range of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the image pickup units 12101 to 12104, a bird's-eye view image of the vehicle 12100 can be obtained.
  • At least one of the image pickup units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera including a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the image pickup range 12111 to 12114 based on the distance information obtained from the image pickup unit 12101 to 12104, and a temporal change of this distance (relative speed with respect to the vehicle 12100). By obtaining can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the image pickup units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the image pickup units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging unit 12101 to 12104.
  • pedestrian recognition is, for example, a procedure for extracting feature points in an image captured by an image pickup unit 12101 to 12104 as an infrared camera, and pattern matching processing is performed on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 determines the square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to, for example, the image pickup unit 12031 among the configurations described above. Then, by applying the technique according to the present disclosure to the image pickup unit 12031 or the like, it is possible to reduce the power consumption of the analog-digital converter and, by extension, the power consumption of the image pickup device, so that the power consumption of the vehicle control system is low. It can contribute to power consumption. Furthermore, in a single-slope analog-to-digital converter, even if a buffer is provided in front of the capacitive element for absorbing the offset in order to increase the driving force of the reference signal of the lamp wave and decrease the output impedance. Since the noise of the buffer can be reduced without connecting the output end of the buffer between the pixel strings, a high-quality captured image can be obtained.
  • the present disclosure may also have the following configuration.
  • A. Imaging device ⁇ [A-01] Load current source, A comparator having an input transistor connected between a signal line carrying a signal read from a pixel and a load current source, A first capacitive unit that inputs a predetermined reference signal to the gate electrode of the input transistor, and A second capacitive section connected between the gate electrode of the input transistor and the reference potential node, An image pickup device equipped with. [A-02] The first capacitance section and the second capacitance section attenuate a predetermined reference signal input to the gate electrode of the input transistor by a capacitance voltage divider. The image pickup apparatus according to the above [A-01].
  • the first capacitance section and the second capacitance section are composed of variable capacitance elements having variable capacitance values.
  • the capacitance values of the first capacitance section and the second capacitance section are variable according to the analog gain of the analog-to-digital converter including the comparator.
  • the first capacitive portion and the second capacitive portion are connected between a plurality of capacitive elements whose one end is connected to the gate electrode of the input transistor, and between the other ends of the plurality of capacitive elements. Has multiple switch elements, The image pickup apparatus according to the above [A-02].
  • a switch element is also provided between the other end of the capacitive element on the reference potential node side and the reference potential node.
  • the image pickup apparatus according to the above [A-05].
  • the predetermined reference signal is a voltage of a gradient waveform that changes linearly with a predetermined gradient.
  • the imaging apparatus according to any one of the above [A-01] to the above [A-06].
  • the comparator compares the voltage of the signal line with the voltage of the gradient waveform.
  • the image pickup apparatus according to the above [A-07].
  • [A-09] The amplitude of the voltage of the gradient waveform is attenuated by the capacitance voltage division by the first capacitance portion and the second capacitance portion.
  • [A-10] A reference signal generator that generates a voltage with a gradient waveform is provided. The reference signal generator sets a large amplitude of the voltage of the gradient waveform in advance so that the amplitude after attenuation by the capacitive voltage divider becomes a desired amplitude.
  • An analog gain control unit for controlling the analog gain of an analog-to-digital converter by adjusting the amplitude of the voltage of the gradient waveform is provided.
  • the imaging apparatus according to any one of the above [A-07] to the above [A-10].
  • the analog gain control unit controls the amplitude of the voltage of the gradient waveform and the capacitance values of the first capacitance section and the second capacitance section.
  • the image pickup apparatus according to the above [A-11].
  • the load current source consists of an input side load current source and an output side load current source.
  • the input transistor is connected between the signal line and the input side load current source.
  • the comparator is connected between the signal line and the output side load current source, and has an output transistor whose gate input is the output of the input transistor.
  • the comparator is an input side cascode connection transistor connected between an input transistor and an input side load current source, and an output side cascode connected between an output transistor and an output side load current source. Has a connecting transistor, The image pickup apparatus according to the above [A-13].
  • a noise correction circuit that superimposes a correction voltage corresponding to the noise of the pixel power supply on the reference signal generated by the reference signal generation unit is provided. The noise correction circuit switches the gain for generating the correction voltage according to the switching of each capacitance value of the first capacitance section and the second capacitance section.
  • the image pickup apparatus according to any one of the above [A-01] to the above [A-14].
  • [A-16] The noise correction circuit superimposes the noise correction voltage on the reference voltage used in the pixel on the reference signal generated by the reference signal generation unit.
  • [A-17] When controlling the analog gain of the analog-to-digital converter, the reference signal setting signal for generating the reference signal in the reference signal generation unit and the switch setting signal for switching between a plurality of switch elements are used. Equipped with a control unit to set The image pickup apparatus according to any one of the above [A-04] to the above [A-16].
  • [A-18] A logic circuit unit that generates illuminance data based on the data after analog-to-digital conversion by an analog-to-digital converter. The image pickup apparatus according to the above [A-17].
  • the control unit sets the reference signal setting signal and the switch setting signal based on the illuminance data generated by the logic circuit unit.
  • the image pickup apparatus according to the above [A-18].
  • the comparison unit is An output transistor in which the source electrode is connected to the source electrode of the input transistor and the gate electrode is connected to the drain electrode of the input transistor.
  • a clamp transistor in which the drain electrode is connected to the source electrode of the input transistor and the source electrode is connected to the drain electrode of the input transistor.
  • a third capacitive portion having one end connected to the gate electrode of the clamp transistor and the other end connected to the drain electrode of the input transistor.
  • the comparison unit is An output transistor in which the source electrode is connected to the source electrode of the input transistor and the gate electrode is connected to the drain electrode of the input transistor.
  • a clamp transistor in which the drain electrode is connected to the source electrode of the input transistor and the source electrode is connected to the drain electrode of the output transistor.
  • a third capacitive portion having one end connected to the gate electrode of the clamp transistor and the other end connected to the drain electrode of the output transistor.
  • ⁇ B. Electronic equipment [B-01] Load current source, A comparator having an input transistor connected between a signal line carrying a signal read from a pixel and a load current source, A first capacitive unit that inputs a predetermined reference signal to the gate electrode of the input transistor, and A second capacitive section connected between the gate electrode of the input transistor and the reference potential node, An electronic device having an image pickup device. [B-02] The first capacitance section and the second capacitance section attenuate a predetermined reference signal input to the gate electrode of the input transistor by a capacitance voltage divider. The electronic device according to the above [B-01].
  • the first capacitance section and the second capacitance section are composed of variable capacitance elements having variable capacitance values.
  • the capacitance values of the first capacitance section and the second capacitance section are variable according to the analog gain of the analog-to-digital converter including the comparator.
  • the first capacitive portion and the second capacitive portion are connected between a plurality of capacitive elements whose one end is connected to the gate electrode of the input transistor and between the other ends of the plurality of capacitive elements. Has multiple switch elements, The electronic device according to the above [B-02].
  • a switch element is also provided between the other end of the capacitive element on the reference potential node side and the reference potential node.
  • the predetermined reference signal is a voltage having a gradient waveform that changes linearly with a predetermined gradient.
  • the comparator compares the voltage of the signal line with the voltage of the gradient waveform.
  • the amplitude of the voltage of the gradient waveform is attenuated by the capacitance voltage division by the first capacitance portion and the second capacitance portion.
  • a reference signal generator for generating a voltage having a gradient waveform is provided.
  • the reference signal generator sets a large amplitude of the voltage of the gradient waveform in advance so that the amplitude after attenuation by the capacitive voltage divider becomes a desired amplitude.
  • the analog gain control unit for controlling the analog gain of the analog-to-digital converter by adjusting the amplitude of the voltage of the gradient waveform is provided.
  • the analog gain control unit controls the amplitude of the voltage of the gradient waveform and the capacitance values of the first capacitance section and the second capacitance section.
  • the electronic device according to the above [B-11].
  • the load current source consists of an input side load current source and an output side load current source.
  • the input transistor is connected between the signal line and the input side load current source.
  • the comparator is connected between the signal line and the output side load current source, and has an output transistor whose gate input is the output of the input transistor.
  • the electronic device according to any one of the above [B-01] to the above [B-12].
  • the comparator is an input side cascode connection transistor connected between an input transistor and an input side load current source, and an output side cascode connected between an output transistor and an output side load current source. Has a connecting transistor, The electronic device according to the above [B-13].
  • a noise correction circuit for superimposing a correction voltage corresponding to the noise of the pixel power supply on the reference signal generated by the reference signal generation unit is provided.
  • the noise correction circuit switches the gain for generating the correction voltage according to the switching of each capacitance value of the first capacitance section and the second capacitance section.
  • the electronic device according to any one of the above [B-01] to the above [B-14].
  • [B-16] The noise correction circuit superimposes the noise correction voltage on the reference voltage used in the pixel on the reference signal generated by the reference signal generation unit.
  • [B-17] When controlling the analog gain of the analog-to-digital converter, the reference signal setting signal for generating the reference signal in the reference signal generator and the switch setting signal for switching between a plurality of switch elements are used. Equipped with a control unit to set The electronic device according to any one of the above [B-04] to the above [B-16].
  • [B-18] A logic circuit unit that generates illuminance data based on the data after analog-to-digital conversion by an analog-to-digital converter. The electronic device according to the above [B-17].
  • the control unit sets the reference signal setting signal and the switch setting signal based on the illuminance data generated by the logic circuit unit.
  • the electronic device according to the above [B-18].
  • the comparison unit is An output transistor in which the source electrode is connected to the source electrode of the input transistor and the gate electrode is connected to the drain electrode of the input transistor.
  • a clamp transistor in which the drain electrode is connected to the source electrode of the input transistor and the source electrode is connected to the drain electrode of the input transistor.
  • a third capacitive portion having one end connected to the gate electrode of the clamp transistor and the other end connected to the drain electrode of the input transistor.
  • the comparison unit is An output transistor in which the source electrode is connected to the source electrode of the input transistor and the gate electrode is connected to the drain electrode of the input transistor.
  • a clamp transistor in which the drain electrode is connected to the source electrode of the input transistor and the source electrode is connected to the drain electrode of the output transistor.
  • a third capacitive portion having one end connected to the gate electrode of the clamp transistor and the other end connected to the drain electrode of the output transistor.
  • CMOS image sensor 11 ... pixel array unit, 12 ... row selection unit, 13 ... analog-digital conversion unit, 14 ... logic circuit unit (signal processing unit), 15 ... -Timing control unit, 16 ... Reference signal generation unit, 20 ... Pixels, 21 ... Photodiodies, 22 ... Transfer transistors, 23 ... Reset transistors, 24 ... Amplification transistors, 25. ⁇ ⁇ Selective transistor, 31 (31 1 to 31 m ) ⁇ ⁇ ⁇ pixel control line, 32 (32 1 to 32 n ) ⁇ ⁇ ⁇ signal line, 50 ⁇ ⁇ ⁇ buffer, 51 ⁇ ⁇ ⁇ first capacitance section, 52 ... 2nd capacitance section, 53 ...
  • analog gain control section 60 ... power supply noise correction circuit, 70 ... additional gain switching circuit, 130 ... analog-digital converter, 131 ... ⁇ Comparer, 132 ⁇ ⁇ ⁇ Counter, C 11 , C 12 , C 13 , CA DJ ⁇ ⁇ ⁇ Capacitive element, I 11 ⁇ ⁇ ⁇ ⁇ ⁇ Input side load current source, I 12 ⁇ ⁇ ⁇ Output side load current Source, PT 11 ... Input transistor, PT 12 ... Output transistor, Vss ... Low potential

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Abstract

アナログの画素信号と所定の参照信号とを比較する際に、その比較結果の反転タイミングの誤差を抑制できる撮像装置、及び、当該撮像装置を有する電子機器を提供する。本開示の撮像装置は、負荷電流源、画素から読み出された信号を伝送する信号線と負荷電流源との間に接続された入力トランジスタを有する比較器、入力トランジスタのゲート電極に所定の参照信号を入力する第１の容量部、及び、入力トランジスタのゲート電極と基準電位ノードとの間に接続された第２の容量部、を備える。また、本開示の電子機器は、上記の構成の撮像装置を有する。

Description

撮像装置及び電子機器
　本開示は、撮像装置及び電子機器に関する。
　撮像装置には、画素から読み出されるアナログの画素信号をデジタル化するアナログ－デジタル変換部が搭載されている。アナログ－デジタル変換部は、画素列に対応して配置された複数のアナログ－デジタル変換器から成る、所謂、列並列型のアナログ－デジタル変換部である。
　列並列型のアナログ－デジタル変換部を構成するアナログ－デジタル変換器としては、例えば、画素から読み出されるアナログの画素信号と所定の参照信号とを比較することによって、アナログの画素信号をデジタル化する、所謂、シングルスロープ型アナログ－デジタル変換器が知られている。
　シングルスロープ型アナログ－デジタル変換器は、例えば、アナログの画素信号と所定の参照信号とを比較する比較器、及び、当該比較器の比較結果に基づいて計数を行うカウンタから構成される。シングルスロープ型アナログ－デジタル変換器を有する撮像装置として、例えば、ソース電極にアナログの画素信号が入力され、ゲート電極に所定の参照信号が入力されるＰチャネルＭＯＳ（Metal-Oxide-Semiconductor）トランジスタとインバータとを比較器内に配置した撮像装置が提案されている（例えば、特許文献１参照）。
ＵＳ　２０１８／０１０３２２２　Ａ１
　特許文献１に記載の撮像装置では、アナログ－デジタル変換器の比較器が、その電流源として、画素（画素回路）の負荷電流源を共用する構成となっており、この電流源の共用により、画素回路と別途に比較器にも電流源を設ける構成の場合と比較して、消費電力の削減を図っている。
　しかしながら、特許文献１に記載の撮像装置におけるＰチャネルＭＯＳトランジスタに対する上記の接続構成では、アナログの画素信号と所定の参照信号とが一致する際に、ＰチャネルＭＯＳトランジスタのドレイン電圧は、画素信号のレベルに応じて変動してしまう。このため、比較器の比較結果が反転するタイミングが、画素信号と参照信号とが一致する理想的なタイミングからずれてしまうことがある。この反転タイミングの誤差に起因して、画素信号をアナログ－デジタル変換したデジタル信号に誤差や非線形性が生じ、画像データの画質が低下するという問題がある。
　本開示は、アナログの画素信号と所定の参照信号とを比較する際に、その比較結果の反転タイミングの誤差を抑制できる撮像装置、及び、当該撮像装置を有する電子機器を提供することを目的とする。
　上記の目的を達成するための本開示の撮像装置は、
　負荷電流源、
　画素から読み出された信号を伝送する信号線と負荷電流源との間に接続された入力トランジスタを有する比較器、
　入力トランジスタのゲート電極に所定の参照信号を入力する第１の容量部、及び、
　入力トランジスタのゲート電極と基準電位ノードとの間に接続された第２の容量部、
を備える。
　また、上記の目的を達成するための本開示の電子機器は、上記の構成の撮像装置を有する。
図１は、本開示に係る技術が適用される撮像装置の一例であるＣＭＯＳイメージセンサのシステム構成の概略を模式的に示すブロック図である。 図２は、画素の回路構成の一例を示す回路図である。 図３Ａは、平置型のチップ構造を模式的に示す斜視図であり、図３Ｂは、積層型の半導体チップ構造を模式的に示す分解斜視図である。 図４は、アナログ－デジタル変換部の構成の一例を模式的に示すブロック図である。 図５は、参考例に係る比較器の回路構成例を示す回路図である。 図６は、参考例に係る比較器の回路動作例の説明に供するタイミングチャートである。 図７は、ＰチャネルＭＯＳトランジスタの特性の一例を示す特性図である。 図８は、参考例に係る比較器の場合のバッファのノイズについて説明するための回路図である。 図９は、本開示の実施形態に係る比較器の回路構成例を示す回路図である。 図１０は、実施例１に係る比較器の回路構成例を示す回路図である。 図１１Ａは、参照信号のランプ波の傾きと、画素信号とのクロスポイントとの関係を示す波形図であり、図１１Ｂは、アナログ－デジタル変換器のアナログゲインと参照信号のランプ波の振幅との関係を示す図である。 図１２は、実施例２に係る比較器の回路構成例を示す回路図である。 図１３は、減衰比の具体例１に係る回路構成例を示す回路図である。 図１４は、減衰比の具体例２に係る回路構成例を示す回路図である。 図１５は、減衰比の具体例３に係る回路構成例を示す回路図である。 図１６は、減衰比の具体例４に係る回路構成例を示す回路図である。 図１７Ａは、アナログゲインと第１の容量部及び第２の容量部の容量値との関係を示す図であり、図１７Ｂは、アナログゲインと参照信号のランプ波の振幅との関係を示す図である。 図１８は、実施例３に係る比較器の回路構成例を示す回路図である。 図１９は、実施例４に係る比較器の回路構成例を示す回路図である。 図２０は、実施例５に係る比較器の回路構成例を示す回路図である。 図２１は、実施例６に係る比較器の回路構成例を示す回路図である。 図２２は、実施例７に係る比較器の回路構成例を示す回路図である。 図２３は、実施例８に係るアナログ－デジタル変換器の回路構成例を示す回路図である。 図２４は、実施例８の動作例１についての動作説明図である。 図２５は、実施例８の動作例２についての動作説明図である。 図２６は、実施例８の動作例３についての動作説明図である。 図２７は、実施例８の動作例４についての動作説明図である。 図２８は、参照信号生成部の他の回路構成を示す回路図である。 図２９は、実施例９に係る電源ノイズ補正回路の回路構成の一例を示す回路図である。 図３０は、実施例９のゲイン制御例１についての動作説明図である。 図３１は、実施例９のゲイン制御例２についての動作説明図である。 図３２は、実施例９のゲイン制御例３についての動作説明図である。 図３３は、実施例９のゲイン制御例４についての動作説明図である。 図３４は、実施例１０に係るアナログ－デジタル変換器の回路構成例を示す回路図である。 図３５は、実施例１１に係るＣＭＯＳイメージセンサのシステム構成の概略を模式的に示すブロック図である。 図３６は、ＤＡＣ設定信号及びスイッチ設定信号を設定する処理手順の一例を示すフローチャートである。 図３７は、比較器の第１の変形例を示す回路図である。 図３８は、比較器の第２の変形例を示す回路図である。 図３９は、従来の構成例に対して容量ＣADJを追加した構成例を示す回路図である。 図４０は、本開示に係る技術の適用例を示す図である。 図４１は、本開示の電子機器の一例である撮像システムの構成例の概略を示すブロック図である。 図４２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 図４３は、移動体制御システムにおける撮像部の設置位置の例を示す図である。
　以下、本開示に係る技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示に係る技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の撮像装置及び電子機器、全般に関する説明
２．本開示に係る技術が適用される撮像装置
　２－１．ＣＭＯＳイメージセンサの構成例
　２－２．画素の回路構成例
　２－３．半導体チップ構造
　　２－３－１．平置型の半導体チップ構造
　　２－３－２．積層型の半導体チップ構造
　２－４．アナログ－デジタル変換部の構成例
　２－５．アナログ－デジタル変換器の比較器について
　２－６．参考例に係る比較器
　　２－６－１．参考例に係る比較器の回路構成例
　　２－６－２．参考例に係る比較器の回路動作例
　　２－６－３．バッファのノイズについて
３．本開示の実施形態
　３－１．実施例１（第１の容量部及び第２の容量部として可変容量素子を用いる例）
　３－２．実施例２（第１の容量部及び第２の容量部が、複数の容量素子及び複数のスイッチ素子の組合せから成る例）
　　３－２－１．容量減衰比の具体例１（容量減衰比４／４（減衰無し）の例）
　　３－２－２．容量減衰比の具体例２（容量減衰比３／４の例）
　　３－２－３．容量減衰比の具体例３（容量減衰比２／４の例）
　　３－２－４．容量減衰比の具体例４（容量減衰比１／４の例）
　３－３．実施例３（実施例２の変形例：アナログゲインの制御を行う例）
　３－４．実施例４（基準電位ノード側にスイッチ素子を持たない例）
　３－５．実施例５（容量素子及びスイッチ素子が３個の例）
　３－６．実施例６（実施例５の変形例：容量素子及びスイッチ素子の接続関係が異なる例）
　３－７．実施例７（比較器の回路構成が異なる例）
　３－８．実施例８（画素電源の電源ノイズを抑制する機能を持つＣＭＯＳイメージセンサに適用する例）
　　３－８－１．動作例１（容量減衰比４／４の場合の例）
　　３－８－２．動作例２（容量減衰比３／４の場合の例）
　　３－８－３．動作例３（容量減衰比２／４の場合の例）
　　３－８－４．動作例４（容量減衰比１／４の場合の例）
　３－９．実施例９（電源ノイズ補正回路の回路構成例）
　　３－９－１．ゲイン制御例１（追加ゲインが１倍のときの制御例）
　　３－９－２．ゲイン制御例２（追加ゲインが４／３倍のときの制御例）
　　３－９－３．ゲイン制御例３（追加ゲインが２倍のときの制御例）
　　３－９－４．ゲイン制御例４（追加ゲインが４倍のときの制御例）
　３－１０．実施例１０（実施例８の変形例：画素内で参照電圧を使用するＭＯＳイメージセンサに適用する例）
　３－１１．実施例１１（ランプ波の傾き及び入力容量を切り替える際の、ＤＡＣ設定信号スイッチ設定信号を設定する例）
　３－１２．実施例１２（ＤＡＣ設定信号及びスイッチ設定信号を設定する処理手順）
４．変形例
５．応用例
６．本開示に係る技術の適用例
　６－１．本開示の電子機器（撮像装置の例）
　６－２．移動体への応用例
７．本開示がとることができる構成
＜本開示の撮像装置及び電子機器、全般に関する説明＞
　本開示の撮像装置及び電子機器にあっては、第１の容量部及び第２の容量部について、入力トランジスタのゲート電極に入力される所定の参照信号を、容量分圧によって減衰させる構成とすることができる。また、第１の容量部及び第２の容量部について、容量値が可変な可変容量素子から成る構成とすることができる。また、第１の容量部及び第２の容量部について、比較器を含むアナログ－デジタル変換器のアナログゲインに応じて容量値が可変な構成とすることができる。
　上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、第１の容量部及び第２の容量部について、各一端が入力トランジスタのゲート電極に接続された複数の容量素子、及び、複数の容量素子の各他端間に接続された複数のスイッチ素子を有する構成とすることができる。また、複数の容量素子のうち、基準電位ノード側の容量素子の他端と基準電位ノードとの間にもスイッチ素子が設けられている構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、所定の参照信号について、所定の傾斜を持って線形に変化する傾斜状波形の電圧である構成とすることができる。そして、比較器について、信号線の電圧と傾斜状波形の電圧とを比較する構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、傾斜状波形の電圧については、第１の容量部及び第２の容量部による容量分圧によって振幅が減衰する。このとき、傾斜状波形の電圧を生成する参照信号生成部について、容量分圧によって減衰した後の振幅が所望の振幅になるように、傾斜状波形の電圧の振幅をあらかじめ大きく設定する構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、傾斜状波形の電圧の振幅を調整することによって、アナログ－デジタル変換器のアナログゲインを制御するアナログゲイン制御部を備える構成とすることができる。そして、アナログゲイン制御部について、傾斜状波形の電圧の振幅、及び、第１の容量部及び第２の容量部の容量値の制御を行う構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、負荷電流源について、入力側負荷電流源及び出力側負荷電流源から成り、入力トランジスタについて、信号線と入力側負荷電流源との間に接続されている構成とすることができる。そして、比較器について、信号線と出力側負荷電流源との間に接続され、入力トランジスタの出力をゲート入力とする出力トランジスタを有する構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、画素電源のノイズに応じた補正電圧を、参照信号生成部で生成された参照信号に重畳するノイズ補正回路を備える構成とすることができる。このとき、ノイズ補正回路について、第１の容量部及び第２の容量部の各容量値の切り替えに応じて、補正電圧を生成するためのゲインを切り替える構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像装置及び電子機器にあっては、アナログ－デジタル変換器のアナログゲインを制御する際に、参照信号生成部で参照信号を生成するに当たっての参照信号設定信号、及び、複数のスイッチ素子を切り替えるに当たってのスイッチ設定信号を設定する制御部を備える構成とすることができる。更に、アナログ－デジタル変換器によるアナログ－デジタル変換後のデータに基づいて照度データを生成するロジック回路部を備える構成とすることができる。そして、制御部について、ロジック回路部で生成される照度データに基づいて、参照信号設定信号及びスイッチ設定信号を設定する構成とすることができる。
＜本開示に係る技術が適用される撮像装置＞
　本開示に係る技術が適用される撮像装置として、Ｘ－Ｙアドレス方式の撮像装置の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
［ＣＭＯＳイメージセンサの構成例］
　図１は、本開示に係る技術が適用される撮像装置の一例であるＣＭＯＳイメージセンサのシステム構成の概略を模式的に示すブロック図である。
　本適用例に係るＣＭＯＳイメージセンサ１は、画素アレイ部１１及び当該画素アレイ部１１の周辺回路部を有する構成となっている。画素アレイ部１１は、受光素子を含む画素（画素回路）２０が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは、画素行の画素２０の配列方向を言い、列方向とは、画素列の画素２０の配列方向を言う。画素２０は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。
　画素アレイ部１１の周辺回路部は、例えば、行選択部１２、アナログ－デジタル変換部１３、信号処理部としてのロジック回路部１４、及び、タイミング制御部１５等によって構成されている。
　画素アレイ部１１において、行列状の画素配列に対し、画素行毎に画素制御線３１（３１1～３１m）が行方向に沿って配線されている。また、画素列毎に信号線３２（３２1～３２n）が列方向に沿って配線されている。画素制御線３１は、画素２０から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素制御線３１について１本の配線として図示しているが、１本に限られるものではない。画素制御線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。
　以下に、画素アレイ部１１の周辺回路部の各構成要素、即ち、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５について説明する。
　行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、画素２０から画素信号を読み出すために、画素アレイ部１１の画素２０を行単位で順に選択走査する。画素２０から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の画素２０の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　アナログ－デジタル変換部１３は、画素アレイ部１１の画素列に対応して（例えば、画素列毎に）設けられた複数のアナログ－デジタル変換器（ＡＤＣ）の集合から成る。アナログ－デジタル変換部１３は、画素列毎に信号線３２1～３２nの各々を通して出力されるアナログの画素信号を、デジタル信号に変換する列並列型のアナログ－デジタル変換部である。
　アナログ－デジタル変換部１３におけるアナログ－デジタル変換器としては、例えば、参照信号比較型のアナログ－デジタル変換器の一例であるシングルスロープ型アナログ－デジタル変換器を用いることができる。
　信号処理部であるロジック回路部１４は、アナログ－デジタル変換部１３でデジタル化された画素信号の読み出しや所定の信号処理を行う。具体的には、ロジック回路部１４では、所定の信号処理として、例えば、縦線欠陥、点欠陥の補正、又は、信号のクランプ、更には、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などのデジタル信号処理が行われる。ロジック回路部１４は、生成した画像データを、本ＣＭＯＳイメージセンサ１の出力信号ＯＵＴとして後段の装置に出力する。
　タイミング制御部１５は、外部から与えられる同期信号に基づいて、各種のタイミング信号、クロック信号、及び、制御信号等を生成する。そして、タイミング制御部１５は、これら生成した信号を基に、行選択部１２、アナログ－デジタル変換部１３、及び、ロジック回路部１４等の駆動制御を行う。
［画素の回路構成例］
　図２は、画素２０の回路構成の一例を示す回路図である。画素２０は、光電変換素子として、例えば、フォトダイオード２１を有している。画素２０は、フォトダイオード２１の他に、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する構成となっている。
　転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとしては、例えばＮチャネルのＭＯＳ型電界効果トランジスタを用いている。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
　この画素２０に対して、先述した画素制御線３１（３１1～３１m）として、複数の画素制御線が同一画素行の各画素２０に対して共通に配線されている。これら複数の画素制御線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の画素制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
　フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
　転送トランジスタ２２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタ２３は、高電位側電源電圧ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
　増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が高電位側電源電圧ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して信号線３２に接続される。
　選択トランジスタ２５は、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が信号線３２に接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２０を選択状態として増幅トランジスタ２４から出力される信号を信号線３２に伝達する。
　尚、上記の回路例では、画素２０として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち、４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
［半導体チップ構造］
　上記の構成のＣＭＯＳイメージセンサ１の半導体チップ構造としては、平置型の半導体チップ構造及び積層型の半導体チップ構造を例示することができる。また、画素構造については、配線層が形成される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることもできるし、表面側から照射される光を取り込む表面照射型の画素構造とすることもできる。
　以下に、平置型の半導体チップ構造及び積層型の半導体チップ構造の概略について説明する。
（平置型の半導体チップ構造）
　図３Ａは、ＣＭＯＳイメージセンサ１の平置型のチップ構造を模式的に示す斜視図である。図３Ａに示すように、平置型の半導体チップ構造は、画素２０が行列状に配置されて成る画素アレイ部１１と同じ半導体基板４１上に、画素アレイ部１１の周辺回路部の各構成要素を形成した構造となっている。具体的には、画素アレイ部１１と同じ半導体基板４１上に、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５等が形成されている。１層目の半導体チップ４１の例えば左右両端部には、外部接続用や電源用のパッド４２が設けられている。
（積層型の半導体チップ構造）
　図３Ｂは、ＣＭＯＳイメージセンサ１の積層型の半導体チップ構造を模式的に示す分解斜視図である。図３Ｂに示すように、積層型の半導体チップ構造、所謂、積層構は、１層目の半導体チップ４３及び２層目の半導体チップ４４の少なくとも２つの半導体チップが積層された構造となっている。
　この積層型の半導体チップ構造において、１層目の半導体チップ４３は、光電変換素子（例えば、フォトダイオード２１）を含む画素２０が行列状に２次元配置されて成る画素アレイ部１１が形成された画素チップである。１層目の半導体チップ４３の例えば左右両端部には、外部接続用や電源用のパッド４２が設けられている。
　２層目の半導体チップ４４は、画素アレイ部１１の周辺回路部、即ち、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５等が形成された回路チップである。尚、行選択部１２、アナログ－デジタル変換部１３、ロジック回路部１４、及び、タイミング制御部１５の配置については、一例であって、この配置例に限られるものではない。
　１層目の半導体チップ４３上の画素アレイ部１１と、２層目の半導体チップ４４上の周辺回路部とは、Ｃｕ－Ｃｕ接合を含む金属－金属接合、シリコン貫通電極（Through Silicon Via：ＴＳＶ）、マイクロバンプ等から成る接合部７２，７３を介して電気的に接続される。
　上述した積層型の半導体チップ構造によれば、１層目の半導体チップ４３には画素アレイ部１１の作製に適したプロセスを適用でき、２層目の半導体チップ４４には回路部分の作製に適したプロセスを適用できる。これにより、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができる。これにより、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができる。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。
［アナログ－デジタル変換部の構成例］
　続いて、アナログ－デジタル変換部１３の構成の一例について説明する。ここでは、アナログ－デジタル変換部１３の各アナログ－デジタル変換器として、シングルスロープ型のアナログ－デジタル変換器を用いることとする。
　アナログ－デジタル変換部１３の構成の一例を図４に示す。ＣＭＯＳイメージセンサ１において、アナログ－デジタル変換部１３は、画素アレイ部１１の各画素列に対応して設けられた複数のシングルスロープ型のアナログ－デジタル変換器の集合から成る。ここでは、ｎ列目のシングルスロープ型のアナログ－デジタル変換器１３０を例に挙げて説明する。
　アナログ－デジタル変換器１３０は、比較器１３１及びカウンタ１３２を有する回路構成となっている。そして、シングルスロープ型のアナログ－デジタル変換器１３０では、参照信号生成部１６で生成される参照信号が用いられる。参照信号生成部１６は、例えば、デジタル－アナログ変換器（ＤＡＣ）から成り、時間の経過に応じてレベル（電圧）が単調減少する傾斜状波形（所謂、ランプ波）の参照信号ＶRAMPを生成し、画素列毎に設けられた比較器１３１に基準信号として与える。
　比較器１３１は、画素２０から読み出されるアナログの画素信号ＶVSLを比較入力とし、参照信号生成部１６で生成されるランプ波の参照信号ＶRAMPを基準入力とし、両信号を比較する。そして、比較器１３１は、例えば、参照信号ＶRAMPが画素信号ＶVSLよりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照信号ＶRAMPが画素信号ＶVSL以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、比較器１３１は、画素信号ＶVSLの信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。
　カウンタ１３２には、比較器１３１に対する参照信号ＶRAMPの供給開始タイミングと同じタイミングで、タイミング制御部１５からクロック信号ＣＬＫが与えられる。そして、カウンタ１３２は、クロック信号ＣＬＫに同期してカウント動作を行うことによって、比較器１３１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。カウンタ１３２のカウント結果（カウント値）は、アナログの画素信号ＶVSLをデジタル化したデジタル値として、ロジック回路部１４へ供給される。
　上述したシングルスロープ型のアナログ－デジタル変換器１３０の集合から成るアナログ－デジタル変換部１３によれば、参照信号生成部１６で生成されるランプ波の参照信号ＶRAMPと、画素２０から信号線３２を通して読み出されるアナログの画素信号ＶVSLとの大小関係が変化するまでの時間情報からデジタル値を得ることができる。
　尚、上記の例では、アナログ－デジタル変換部１３として、画素アレイ部１１の画素列に対して１対１の対応関係でアナログ－デジタル変換器１３０が配置されて成る構成を例示したが、複数の画素列を単位としてアナログ－デジタル変換器１３０が配置されて成る構成とすることも可能である。
［アナログ－デジタル変換器の比較器について］
　上述したシングルスロープ型のアナログ－デジタル変換器１３０において、比較器１３１としては、一般的に、差動アンプ構成の比較器が用いられる。しかし、差動アンプ構成の比較器の場合、画素２０の信号量に応じた入力レンジを確保する必要があるため、電源電圧ＶDDを相対的に高めに設定する必要があり、従って、アナログ－デジタル変換器１３０の消費電力、ひいては、ＣＭＯＳイメージセンサ１の消費電力が相対的に高くなるという問題がある。
　これに対し、ソース電極にアナログの画素信号が入力され、ゲート電極に所定の参照信号が入力されるＰチャネルＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを設け、比較器の電流源として、画素（画素回路）の負荷電流源を共用する構成の従来技術がある（例えば、特許文献１参照）。かかる従来技術によれば、画素回路と別途に比較器にも電流源を設ける構成の場合と比較して、消費電力を低減できる。
　しかしながら、従来技術の上記の接続構成では、アナログの画素信号と所定の参照信号とが一致する際に、ＰチャネルＭＯＳトランジスタのドレイン電圧は、画素信号のレベルに応じて変動してしまうため、比較器の比較結果が反転するタイミングが、画素信号と参照信号とが一致する理想的なタイミングからずれてしまうことがある。この反転タイミングの誤差に起因して、画素信号をアナログ－デジタル変換したデジタル信号に誤差や非線形性が生じ、画像データの画質が低下するという問題がある。
［参考例に係る比較器］
　上記の従来技術の問題点を解決するための比較器について、参考例に係る比較器として以下に説明する。
（参考例に係る比較器の回路構成例）
　参考例に係る比較器の回路構成例を図５に示す。ここでは、図面の簡略化のために、１画素列分の回路構成について図示している。
　図５に示すように、参考例に係る比較器１３１は、容量素子Ｃ11、オートゼロスイッチＳＷAZ、入力トランジスタＰＴ11、入力側負荷電流源Ｉ11、容量素子Ｃ12、入力側クランプトランジスタＰＴ13、入力側クランプトランジスタＮＴ11、出力トランジスタＰＴ12、出力側負荷電流源Ｉ12、及び、出力側クランプトランジスタＮＴ12を備える構成となっている。
　入力トランジスタＰＴ11は、ＰチャネルのＭＯＳトランジスタから成り、信号線３２と入力側負荷電流源Ｉ11との間に接続されている。具体的には、入力トランジスタＰＴ11のソース電極が信号線３２に接続され、ドレイン電極が入力側負荷電流源Ｉ11の一端に接続されている。これにより、入力トランジスタＰＴ11のソース電極には、信号線３２を通してアナログの画素信号ＶVSLが入力される。入力トランジスタＰＴ11のバックゲートとソース電極とは、バックゲート効果を抑制するために短絡することが望ましい。
　入力側負荷電流源Ｉ11の他端は、低電位側電源、例えばグランドＧＮＤに接続されている。入力側負荷電流源Ｉ11は、入力トランジスタＰＴ11と信号線３２との直列接続回路に対して一定の電流を供給する。
　容量素子Ｃ11は、ランプ波の参照信号ＶRAMPの入力端子Ｔ11と入力トランジスタＰＴ11のゲート電極との間に接続されており、参照信号ＶRAMPに対する入力容量となり、オフセットを吸収する。これにより、入力トランジスタＰＴ11には、アナログの画素信号ＶVSLが信号線３２を通してソース電極に入力され、ランプ波の参照信号ＶRAMPが容量素子Ｃ11を介してゲート電極に入力されることになる。
　入力トランジスタＰＴ11は、ゲート電極に入力されるランプ波の参照信号ＶRAMPと、ソース電極に入力されるアナログの画素信号ＶVSLとの差、即ち、入力トランジスタＰＴ11のゲート－ソース間電圧Ｖgsを増幅し、ドレイン電極からドレイン電圧Ｖdとして出力する。
　オートゼロスイッチＳＷAZは、入力トランジスタＰＴ11のゲート電極とドレイン電極との間に接続され、図１に示すタイミング制御部１５から入力端子Ｔ12を介して入力される駆動信号ＡＺによってオン（閉）／オフ（開）の制御が行われる。オートゼロスイッチＳＷAZは、オン状態になることにより、入力トランジスタＰＴ11のゲート電極とドレイン電極との間を短絡するオートゼロ（初期化動作）を行う。オートゼロスイッチＳＷAZについては、Ｐチャネル又はＮチャネルのＭＯＳトランジスタを用いて構成することができる。
　容量素子Ｃ12は、入力トランジスタＰＴ11に対して並列に接続されている。具体的には、容量素子Ｃ12の一端が入力トランジスタＰＴ11のソース電極に接続され、容量素子Ｃ12の他端が入力トランジスタＰＴ11のドレイン電極に接続されている。容量素子Ｃ12は、帯域制限容量である。
　入力側クランプトランジスタＰＴ13は、例えば、ＰチャネルのＭＯＳトランジスタから成り、入力トランジスタＰＴ11のソース電極とドレイン電極との間に接続されている。入力側クランプトランジスタＰＴ13は、ゲート電極とソース電極とが共通に接続されたダイオード接続の構成となっており、入力トランジスタＰＴ11が非導通状態のときの入力トランジスタＰＴ11のドレイン電圧の低下を抑制する作用をなす。
　入力側クランプトランジスタＮＴ11は、例えば、ＮチャネルのＭＯＳトランジスタから成り、ドレイン電極が入力トランジスタＰＴ11のソース電極に接続され、ソース電極が入力トランジスタＰＴ11のドレイン電極に接続されている。入力側クランプトランジスタＮＴ11のゲート電極には、所定のバイアス電圧ｂｉａｓ１が印加される。
　入力側クランプトランジスタＮＴ11は、ゲート電極に所定のバイアス電圧ｂｉａｓ１が印加される。これにより、信号線３２の電圧に関わりなく、入力トランジスタＰＴ11のドレイン電圧Ｖdの下限を制限し、ドレイン電流の供給停止を直接的に防止することができる。
　出力トランジスタＰＴ12は、例えば、ＰチャネルのＭＯＳトランジスタから成り、信号線３２と出力側負荷電流源Ｉ12との間に接続されている。具体的には、出力トランジスタＰＴ12のソース電極が信号線３２に接続され、ドレイン電極が出力側負荷電流源Ｉ12の一端に接続されている。これにより、出力トランジスタＰＴ12のソース電極には、信号線３２を通して画素信号ＶVSLが入力される。出力トランジスタＰＴ12のバックゲートとソース電極とは、バックゲート効果を抑制するために短絡することが望ましい。
　出力側負荷電流源Ｉ12の他端は、低電位側電源、例えばグランドＧＮＤに接続されている。出力側負荷電流源Ｉ12は、出力トランジスタＰＴ12と信号線３２との直列接続回路に対して一定の電流を供給する。
　出力トランジスタＰＴ12のゲート電極は、入力トランジスタＰＴ11のドレイン電極に接続されている。これにより、出力トランジスタＰＴ12のゲート電極には、入力トランジスタＰＴ11のドレイン電圧が入力される。
　出力トランジスタＰＴ12は、信号線３２を通してソース電極に入力されるアナログの画素信号ＶVSLと、ゲート電極に入力される入力トランジスタＰＴ11のドレイン電圧Ｖdとの電圧差が所定の閾値電圧を超えるか否かを示す信号ＯＵＴを、アナログの画素信号ＶVSLとランプ波の参照信号ＶRAMPとの比較結果として、ドレイン電極から出力端子Ｔ13を通して出力する。
　出力側クランプトランジスタＮＴ12は、例えば、ＮチャネルのＭＯＳトランジスタから成り、ドレイン電極が出力トランジスタＰＴ12のソース電極に接続され、ソース電極が出力トランジスタＰＴ12のドレイン電極に接続されている。出力側クランプトランジスタＮＴ12のゲート電極には、所定のバイアス電圧ｂｉａｓ２が印加される。ＮチャネルのＭＯＳトランジスタから成る出力側クランプトランジスタＮＴ12は、出力トランジスタＰＴ12のドレイン電圧の下限を制限することができる。
　上述したように、参考例に係る比較器１３１は、比較器１３１の電流源として、信号線３２に電流を供給する負荷電流源Ｉ11及び負荷電流源Ｉ12を共用した回路構成となっている。この回路構成の比較器１３１によれば、アナログ－デジタル変換器１３０の消費電力、ひいては、ＣＭＯＳイメージセンサ１の低消費電力化を図ることができる。すなわち、参考例に係る比較器１３１は、超低消費電力型の比較器である。
　更に、参考例に係る比較器１３１において、入力トランジスタＰＴ11が、ドレイン－ソース間電圧を出力トランジスタＰＴ12のゲート－ソース間に供給するため、アナログの画素信号ＶVSLの変化とランプ波の参照信号ＶRAMPの変化とが一致するタイミングで比較結果を反転させることができる。これにより、反転タイミングの誤差に起因する非線形性を低減し、画像データの画質を向上させることができる。
（比較器の回路動作例）
　続いて、上記の基本形の回路構成を有する比較器１３１の回路動作の一例について説明する。図６は、参考例に係る比較器１３１の回路動作の一例の説明に供するタイミングチャートである。図６のタイミングチャートには、アナログの画素信号ＶVSL、ランプ波の参照信号ＶRAMP、入力トランジスＰＴ11のドレイン電圧Ｖd、比較器１３１の比較結果ＣＯＭＰ、及び、オートゼロスイッチＳＷAZの駆動信号ＡＺの各波形のタイミング関係を示している。
　アナログ－デジタル変換（ＡＤ変換）の開始直前の時刻ｔ1で、オートゼロスイッチＳＷAZの駆動信号ＡＺが、所定のオートゼロ期間に亘ってアクティブ状態（高レベル状態）になる。これにより、オートゼロスイッチＳＷAZが、駆動信号ＡＺに応答してオン（閉）状態となり、入力トランジスＰＴ11のゲート電極とドレイン電極とを短絡し、比較器１３１の初期化動作、即ち、オートゼロ動作を行う。
　オートゼロ動作後、時刻ｔ2で、参照信号生成部１６から参照信号ＶRAMPの出力が開始される。参照信号ＶRAMPは、時間の経過に応じてレベル（電圧）が単調減少するランプ波の信号である。
　ところで、ＣＭＯＳイメージセンサ１では、一般的に、画素２０のリセット動作時のノイズを除去するために、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）によるノイズ除去処理が行わる。このため、画素２０からは、画素信号として、例えば、リセットレベル（Ｐ相）ＶVSL_P及び信号レベル（Ｄ相）ＶVSL_Dが読み出される。
　リセットレベルＶVSL_Pは、画素２０のフローティングディフュージョンＦＤをリセットしたときの当該フローティングディフュージョンＦＤの電位に相当する。信号レベルＶVSL_Dは、フォトダイオード２１での光電変換によって得られる電位、即ち、フォトダイオード２１に蓄積された電荷をフローティングディフュージョンＦＤへ転送したときの当該フローティングディフュージョンＦＤの電位に相当する。
　時刻ｔ3で、時間の経過に応じて電圧が徐々に減少する参照信号ＶRAMPが、リセットレベルＶVSL_Pと交差するものとする。ここで、時刻ｔ3での入力トランジスＰＴ11のドレイン電圧ＶdをＶd_pとし、ドレイン電圧Ｖd_p未満を低レベルとし、ドレイン電圧Ｖd_p以上を高レベルとすると、入力トランジスＰＴ11のドレイン電圧Ｖdは、時刻ｔ3付近で低レベルから高レベルに反転する。
　その後、参照信号ＶRAMPの初期化が行われ、時刻ｔ4から、参照信号ＶRAMPが徐々に低下を開始する。一方、画素２０では、フォトダイオード２１からフローティングディフュージョンＦＤへ電荷が転送され、画素信号として信号レベルＶVSL_Dが出力される。この信号レベルＶVSL_Dは、リセットレベルＶVSL_PよりもΔＶだけ低いレベルとする。
　そして、時刻ｔ5で、時間の経過に応じて電圧が徐々に減少する参照信号ＶRAMPが、信号レベルＶVSL_Dと交差するものとする。ここで、時刻ｔ5での入力トランジスＰＴ11のドレイン電圧ＶdをＶd_dとする。このドレイン電圧Ｖd_dは、ドレイン電圧Ｖd_pよりもΔＶだけ低い値となる。すなわち、時刻ｔ5でのドレイン電圧Ｖd_dは、そのときの画素信号である信号レベルＶVSL_Dが低いほど、低い値となる。
　入力トランジスＰＴ11のドレイン電圧Ｖd_dが、リセットレベルＶVSL_Pの変換時のドレイン電圧Ｖd_pよりもΔＶだけ降下している。従来技術では、このドレイン電圧Ｖdが反転したと判定されるのは、時刻ｔ5の後の時刻ｔ6となる。このため、仮に、このドレイン電圧Ｖd_pを、比較器１３１の比較結果ＣＯＭＰの生成のために用いると、比較結果ＣＯＭＰが反転するタイミング（時刻ｔ6付近）は、参照信号ＶRAMPが信号レベルＶVSL_Dと交差する理想的なタイミング（時刻ｔ5付近）からずれてしまう。この結果、アナログ－デジタル変換器１３０において、リニアリティ誤差やオフセットが生じ、この誤差に起因して画像データの画質が低下してしまうおそれがある。
　これに対して、参考例に係る比較器１３１では、入力トランジスタＰＴ11の後段に出力トランジスタＰＴ12が設けられ、入力トランジスタＰＴ11のソース電極及びドレイン電極が、出力トランジスタＰＴ12のソース電極及びゲート電極に接続されている。この接続により、入力トランジスタＰＴ11のドレイン－ソース間電圧Ｖdsが、出力トランジスタＰＴ12にそのゲート－ソース間電圧として入力される。
　図６のタイミングチャートに例示したように、参照信号ＶRAMPが画素信号ＶVSLと交差する時刻ｔ3及び時刻ｔ5において、画素信号ＶVSLの電圧降下量ΔＶは、入力トランジスＰＴ11のドレイン電圧Ｖdの電圧降下量と同一である。このため、これらのタイミングにおいて、ドレイン－ソース間電圧Ｖdsは同一の値となる。このとき（即ち、時刻ｔ3及び時刻ｔ5）のドレイン－ソース間電圧Ｖdsの値は、オートゼロ時と同じになる。入力トランジスＰＴ11のドレイン－ソース間電圧Ｖdsは、出力トランジスタＰＴ12のゲート－ソース間電圧であるため、時刻ｔ3付近及び時刻ｔ5付近で、出力トランジスタＰＴ12のドレイン電圧が反転する。
　比較器１３１の比較結果ＣＯＭＰの反転タイミングが、参照信号ＶRAMPが信号レベルＶVSL_Dと交差する理想的なタイミングに応じているため、反転タイミングの誤差が抑制される。これにより、入力トランジスＰＴ11のドレイン電圧Ｖd_pを比較結果ＣＯＭＰの生成のために用いる場合と比較して、リニアリティ誤差やオフセットを小さくして、画像データの画質を向上させることができる。
　続いて、時刻ｔ3及び時刻ｔ5で、入力トランジスＰＴ11のドレイン電圧Ｖdの電圧降下量ΔＶが、入力トランジスＰＴ11のソース電極に入力される画素信号ＶVSLの電圧降下量と同一になる理由について説明する。
　図７は、参考例に係る比較器１３１における入力トランジスＰＴ11として用いられるＰチャネルＭＯＳトランジスタの特性の一例を示す特性図である。図８の特性図において、縦軸は、ドレイン電流であり、横軸は、ドレイン－ソース間電圧である。また、破線は、線形領域と飽和領域との境界を示している。
　一般的に、ＰチャネルＭＯＳトランジスタは、オートゼロ時に飽和領域で動作するように動作点が定められる。ＰチャネルＭＯＳトランジスタの飽和領域のドレイン電流Ｉdは、次式（１）によって表される。
　　Ｉd＝（１／２）・μＣOX（Ｗ／Ｌ）・（ＶGS－Ｖth）2（１＋λＶds）・・・（１）
ここで、μは、電子の移動度であり、ＣOXは、ＭＯＳキャパシタの単位面積当たりの容量であり、Ｗは、ゲート幅であり、Ｌは、ゲート長であり、Ｖthは、閾値電圧であり、λは、所定の係数である。
　入力トランジスＰＴ11は、ＰチャネルＭＯＳトランジスタであるから、飽和領域において、式（１）が成立する。このとき入力トランジスＰＴ11のドレイン電流Ｉdは、入力側負荷電流源Ｉ11が供給する一定の値Ｉd1である。また、電子移動度μ、単位容量ＣOX、ゲート幅Ｗ、ゲート長Ｌ、閾値電圧Ｖth、及び、係数λは、一定の値である。
　また、入力トランジスタＰＴ11のゲート電極に入力される参照信号ＶRAMPが、ソース電極に入力される画素信号ＶVSLと交差すると言うとき、ゲート－ソース間電圧Ｖgsは、オートゼロ時に定まる一定の値である。
　従って、入力トランジスタＰＴ11のゲート電極に入力される参照信号ＶRAMPが、ソース電極に入力される画素信号ＶVSLと交差するときは、式（１）より、ドレイン－ソース間電圧Ｖdsも一定の値となる。その一定のドレイン－ソース間電圧をＶds1とすると、時刻ｔ3及び時刻ｔ5において次式（２），（３）が成立する。
　　　Ｖds1＝ＶVSL_P－Ｖd_p　　　　　　・・・（２）
　　　Ｖds1＝ＶVSL_D－Ｖd_d　　　　　　・・・（３）
　式（２）及び式（３）からドレイン－ソース間電圧Ｖds1を消去すると、次の式（４）が得られる。
　　　ＶVSL_P－ＶVSL_D＝Ｖd_p－Ｖd_d　　・・・（４）
尚、ＰチャネルＭＯＳトランジスタをオートゼロ時に線形領域となるように動作点を定めた場合、式（１）は違う形となるが、式（４）は同様に成り立つ。
　式（４）より、入力トランジスタＰＴ11のドレイン電圧Ｖdの電圧降下量ΔＶは、そのソース電極に入力される画素信号ＶVSLの電圧降下量と同一になる。従って、図６のタイミングチャートに例示したタイミング関係が得られる。
（バッファのノイズについて）
　ところで、シングルスロープ型のアナログ－デジタル変換器において、各画素列の比較器に供給されるランプ波の参照信号ＶRAMPの駆動力を上げ、出力インピーダンスを下げることを目的として、オフセットを吸収するための容量素子Ｃ11の前にバッファが配される。このとき、バッファのノイズが比較器に悪影響を与えることから、例えば差動アンプ構成の従来型の比較器では、バッファの出力端を画素列間に接続し、バッファのノイズを平均化することで低減させていた。
　ところが、上記の参考例に係る超低消費電力型の比較器１３１では、キックバックが大きいため、他の画素列への干渉、具体的には、ストリーキング（筋状のノイズ）を避けるために、図８に×印で示すように、バッファ５０の出力端を画素列間で接続することができない。その結果、バッファ５０のノイズを画素列間で平均化することができないため、バッファ５０のノイズが減衰されずに残り、比較器１３１全体のノイズが悪化することになる。ここで、「キックバック」とは、電荷が注入される、又は、電荷が引かれることに伴って電位が変動する（揺れる）現象である。
　尚、ここでは、アナログ－デジタル変換部１３に悪影響を与えるノイズについて、容量素子Ｃ11の前に配されるバッファ５０のノイズを例に挙げて、その問題点について説明したが、アナログ－デジタル変換部１３に悪影響を与えるノイズは、バッファ５０のノイズに限られるものではない。例えば、容量素子Ｃ11の前にバッファ５０が配されない場合であっても、ランプ波の参照信号ＶRAMPに乗る参照信号生成部１６のノイズに対しても、画像データの画質において問題とされることがある。
＜本開示の実施形態＞
　本開示の実施形態に係る比較器１３１は、負荷電流源（具体的には、入力側負荷電流源Ｉ11）と信号線３２との間に接続された入力トランジスタＰＴ11を有する、超低消費電力型の比較器である。そして、本実施形態に係る比較器１３１は、図９に示すように、入力トランジスタＰＴ11のゲート電極に所定の参照信号、具体的には、ランプ波の参照信号ＶRAMPを入力する第１の容量部５１、及び、入力トランジスタＰＴ11のゲート電極と基準電位ノード（例えば、グランド）との間に接続された第２の容量部５２を有する構成となっている。
　上記の構成の本実施形態に係る比較器１３１では、例えば、ランプ波の参照信号ＶRAMPの駆動力を上げ、出力インピーダンスを下げることを目的として、入力トランジスタＰＴ11のゲート入力側にバッファ５０を配する場合がある。このような場合であっても、上記の構成の本実施形態に係る比較器１３１によれば、バッファ５０の出力端を画素列間で接続しなくても、第１の容量部５１と第２の容量部５２との容量分圧による容量減衰によって、入力トランジスタＰＴ11のゲート電極に入力するバッファ５０のノイズを低減できる。このとき、バッファ５０のノイズのみならず、ランプ波の参照信号ＶRAMPに乗る参照信号生成部１６のノイズについても低減できる。また、バッファ５０が配されていない場合であっても、第１の容量部５１と第２の容量部５２との容量分圧による容量減衰によって、ランプ波の参照信号ＶRAMPに乗る参照信号生成部１６のノイズを低減できる。
　以下に、入力トランジスタＰＴ11のゲート電極にランプ波の参照信号ＶRAMPを入力する第１の容量部５１、及び、入力トランジスタＰＴ11のゲート電極と基準電位ノードとの間に接続された第２の容量部５２を有する本実施形態に係る比較器１３１の具体的な実施例について説明する。
［実施例１］
　実施例１は、第１の容量部５１及び第２の容量部５２として、容量値が可変な可変容量素子を用いる例である。実施例１に係る比較器１３１の回路構成例を図１０に示す。
　図１０に示すように、実施例１に係る比較器１３１では、第１の容量部５１として、容量値が可変な可変容量素子ＶＣRAMPを用い、第２の容量部５２として、容量値が可変な可変容量素子ＶＣVSSを用いている。可変容量素子ＶＣRAMPは、バッファ５０の出力端と入力トランジスタＰＴ11のゲート電極との間に接続されており、バッファ５０を経由して入力されるランプ波の参照信号ＶRAMPを入力トランジスタＰＴ11のゲート電極に印加する。可変容量素子ＶＣVSSは、入力トランジスタＰＴ11のゲート電極と基準電位ノード（例えば、グランド）との間に接続されている。
　上記の構成の実施例１に係る比較器１３１によれば、第１の容量部５１及び第２の容量部５２が可変容量素子ＶＣRAMP及び可変容量素子ＶＣVSSから成り、容量値が可変であることで、ノイズ低減に当たって、容量分圧による容量減衰の減衰比を任意に設定することができる。例えば、比較器１３１を含むアナログ－デジタル変換器１３０のアナログゲインに応じて、可変容量素子ＶＣRAMP及び可変容量素子ＶＣVSSによる容量減衰の減衰比を設定することができる。
　アナログ－デジタル変換器１３０のアナログゲインは、例えば、参照信号生成部１６（図４参照）で生成される参照信号ＶRAMPのランプ波の傾きによって決まる。図１１Ａに示すように、参照信号ＶRAMPのランプ波の傾きが緩やかな場合、画素信号ＶVSLとのクロスポイントまでの時間が長く、カウンタ１３２（図４参照）のカウント数が多くなる。これは、アナログ－デジタル変換器１３０のアナログゲインを高めていることに相当する。よって、図１１Ｂに示すように、参照信号ＶRAMPのランプ波の振幅と、アナログ－デジタル変換器１３０のアナログゲインとは反比例の関係にある。参照信号ＶRAMPのランプ波の傾きは、参照信号生成部１６において、例えば、後述するＤＡＣ設定信号（図３５参照）に基づいて設定することができる。
　尚、実施例１に係る比較器１３１によれば、第１の容量部５１及び第２の容量部５２による容量分圧によって、バッファ５０のノイズ等を低減することができる訳であるが、このとき同時、参照信号ＶRAMPのランプ波（傾斜状波形の電圧）の振幅も減衰することになる。そこで、参照信号生成部１６において、容量分圧によって減衰した後の振幅が所望の振幅になるように、参照信号ＶRAMPのランプ波の振幅をあらかじめ大きく設定することが必要となる。
［実施例２］
　実施例２は、第１の容量部５１及び第２の容量部５２が、複数の容量素子及び複数のスイッチ素子の組合せから成る例である。実施例２に係る比較器１３１の回路構成例を図１２に示す。
　図１２に示すように、実施例２に係る比較器１３１は、第１の容量部５１及び第２の容量部５２が、複数の容量素子及び複数のスイッチ素子の組合せ、例えば、４個の容量素子Ｃ1～Ｃ4、及び、４個のスイッチ素子ＳＷ1～ＳＷ4の組合せから成る構成となっている。４個の容量素子Ｃ1～Ｃ4は、各一端が入力トランジスタＰＴ11のゲート電極に接続されている。４個のスイッチ素子ＳＷ1～ＳＷ4のうち、３個のスイッチ素子ＳＷ1～ＳＷ3は、４個の容量素子Ｃ1～Ｃ4の各他端間に接続されている。
　具体的には、スイッチ素子ＳＷ1は、容量素子Ｃ1の他端と容量素子Ｃ2の他端との間に接続されている。スイッチ素子ＳＷ2は、容量素子Ｃ2の他端と容量素子Ｃ3の他端との間に接続されている。スイッチ素子ＳＷ3は、容量素子Ｃ3の他端と容量素子Ｃ4の他端との間に接続されている。また、スイッチ素子ＳＷ4は、４個の容量素子Ｃ1～Ｃ4のうち、基準電位ノード側の容量素子Ｃ4の他端と基準電位ノード（例えば、グランド）との間に接続されている。
　上記の構成の実施例２に係る比較器１３１では、４個のスイッチ素子ＳＷ1～ＳＷ4のうち、１個だけをオフ（開）状態とし、残りの３個をオン（閉）状態とすることによって、第１の容量部５１及び第２の容量部５２の容量値を変化させることができる。尚、図１２に示す回路構成は、一例であって、この回路構成に限られるものではない。すなわち、複数の容量素子の数、及び、複数のスイッチ素子の数は４つに限られるものではない。
　以下に、４個のスイッチ素子ＳＷ1～ＳＷ4のうち、１個だけをオフ状態とし、残りの３個をオン状態として設定される容量減衰比の具体例について説明する。
（具体例１）
　具体例１は、容量減衰比４／４（減衰無し）の場合の例である。容量減衰比の具体例１に係る回路構成例を図１３に示す。
　図１３に示すように、具体例１では、４個のスイッチ素子ＳＷ1～ＳＷ4のうち、容量素子Ｃ4の他端と基準電位ノードとの間に接続されているスイッチ素子ＳＷ4だけをオフ状態とし、残りの３個のスイッチ素子ＳＷ1～ＳＷ3をオン状態とする。
　この具体例１の場合、４個の容量素子Ｃ1～Ｃ4が、バッファ５０の出力端と入力トランジスタＰＴ11のゲート電極との間に並列に接続されて第１の容量部５１を構成することになる。この場合、第２の容量部５２は存在しない。その結果、スイッチ素子ＳＷ4だけがオフ、残りの３個のスイッチ素子ＳＷ1～ＳＷ3がオンの場合、第１の容量部５１及び第２の容量部５２による容量分圧が生じないため、容量減衰比４／４（減衰無し）となる。
（具体例２）
　具体例２は、容量減衰比３／４の場合の例である。容量減衰比の具体例２に係る回路構成例を図１４に示す。
　図１４に示すように、具体例２では、４個のスイッチ素子ＳＷ1～ＳＷ4のうち、スイッチ素子ＳＷ3だけをオフ状態とし、残りの３個のスイッチ素子ＳＷ1，ＳＷ2，ＳＷ4をオン状態とする。
　この具体例２の場合、３個の容量素子Ｃ1～Ｃ3が、バッファ５０の出力端と入力トランジスタＰＴ11のゲート電極との間に並列に接続されて第１の容量部５１を構成し、基準電位ノード側の容量素子Ｃ4が第２の容量部５２を構成することになる。その結果、スイッチ素子ＳＷ3だけがオフ、残りの３個のスイッチ素子ＳＷ1，ＳＷ2，ＳＷ4がオンの場合、容量減衰比３／４となる。
（具体例３）
　具体例３は、容量減衰比２／４の場合の例である。容量減衰比の具体例３に係る回路構成例を図１５に示す。
　図１５に示すように、具体例３では、４個のスイッチ素子ＳＷ1～ＳＷ4のうち、スイッチ素子ＳＷ2だけをオフ状態とし、残りの３個のスイッチ素子ＳＷ1，ＳＷ3，ＳＷ4をオン状態とする。
　この具体例３の場合、２個の容量素子Ｃ1，Ｃ2が、バッファ５０の出力端と入力トランジスタＰＴ11のゲート電極との間に並列に接続されて第１の容量部５１を構成し、基準電位ノード側の２個の容量素子Ｃ3，Ｃ4が、入力トランジスタＰＴ11のゲート電極と基準電位ノードとの間に並列に接続されて第２の容量部５２を構成することになる。その結果、スイッチ素子ＳＷ2だけがオフ、残りの３個のスイッチ素子ＳＷ1，ＳＷ3，ＳＷ4がオンの場合、容量減衰比２／４となる。
（具体例４）
　具体例４は、容量減衰比１／４の場合の例である。容量減衰比の具体例４に係る回路構成例を図１６に示す。
　図１６に示すように、具体例４では、４個のスイッチ素子ＳＷ1～ＳＷ4のうち、バッファ５０の出力端に接続されているスイッチ素子ＳＷ1だけをオフ状態とし、残りの３個のスイッチ素子ＳＷ2～ＳＷ4をオン状態とする。
　この具体例４の場合、１個の容量素子Ｃ1のみが、バッファ５０の出力端と入力トランジスタＰＴ11のゲート電極との間に接続されて第１の容量部５１を構成し、残りの３個の容量素子Ｃ2～Ｃ4が、入力トランジスタＰＴ11のゲート電極と基準電位ノードとの間に並列に接続されて第２の容量部５２を構成することになる。その結果、スイッチ素子ＳＷ1だけがオフ、残りの３個のスイッチ素子Ｃ2～Ｃ4がオンの場合、容量減衰比１／４となる。
　上述したように、実施例２に係る比較器１３１では、容量素子Ｃ1～Ｃ4を切り替えることによって減衰量（容量減衰比）を設定し、バッファ５０のノイズや、ランプ波の参照信号ＶRAMPに乗る参照信号生成部１６のノイズを低減することになる。
［実施例３］
　実施例３は、実施例２の変形例であり、アナログ－デジタル変換器１３０のアナログゲインの細かい制御を行う例である。実施例３に係る比較器１３１の回路構成例を図１８に示す。
　上述した実施例２に係る比較器１３１の場合、容量素子Ｃ1～Ｃ4の切り替えだけでは、減衰量を段階的にしか変えることができない。そこで、実施例３に係る比較器１３１では、参照信号生成部１６において、参照信号ＶRAMPのランプ波の傾きを調整することによって、アナログ－デジタル変換器１３０のアナログゲインの連続的な制御を行うようにする。これにより、アナログゲインの細かい制御を行うことができる。
　具体的には、図１８に示すように、アナログゲイン制御部５３を設け、当該アナログゲイン制御部５３による制御の下に、アナログ－デジタル変換器１３０のアナログゲインの制御、及び、容量素子Ｃ1～Ｃ4の切り替えによる減衰量（容量減衰比）の制御を行う。参照信号ＶRAMPのランプ波の振幅と、アナログ－デジタル変換器１３０のアナログゲインとは反比例の関係にあることから、アナログゲイン制御部５３は、ランプ波の参照信号ＶRAMPの生成する参照信号生成部１６に対して、ランプ波の振幅を調整することによってアナログゲインを制御する。
　アナログゲイン制御部５３としては、例えば、後述する照度データに応じてアナログ－デジタル変換器１３０のアナログゲインを制御する制御部１７（図３５参照）を兼用することができる。アナログゲイン制御部５３は、図１７Ａ及び図１７Ｂに示すように、容量値が切り替わらない範囲では、アナログゲインの調整は、参照信号ＶRAMPのランプ波の振幅調整で行う。そして、容量値が１段階切り替わると、減衰量が１段階切り替わるため、ランプ波の振幅を元に戻す、という具合に、ランプ波の振幅、並びに、第１容量部５１及び第２容量部５２の容量値の制御を行う。この制御により、容量値が切り替わるところで、参照信号ＶRAMPのランプ波の振幅も不連続に切り替わることになる。
　尚、低アナログゲイン側は、もともと参照信号ＶRAMPのランプ波の振幅が大きいため、容量減衰をあまりかけることができない。しかし、量子化ノイズも大きく、ノイズ要求が高アナログゲイン時ほど厳しくないために問題ない。低ノイズ化の要求の厳しい高アナログゲイン側で、容量減衰の効果を大きくかけることができる。
［実施例４］
　実施例４は、基準電位ノード側にスイッチ素子を持たない例である。実施例４に係る比較器１３１の回路構成例を図１９に示す。
　図１９に示すように、実施例４に係る比較器１３１は、第１の容量部５１及び第２の容量部５２が、４個の容量素子Ｃ1～Ｃ4、及び、３個のスイッチ素子ＳＷ1～ＳＷ3の組合せから成る構成となっている。４個の容量素子Ｃ1～Ｃ4は、各一端が入力トランジスタＰＴ11のゲート電極に接続されている。３個のスイッチ素子ＳＷ1～ＳＷ3は、４個の容量素子Ｃ1～Ｃ4の各他端間に接続されている。
　具体的には、スイッチ素子ＳＷ1は、容量素子Ｃ1の他端と容量素子Ｃ2の他端との間に接続されている。スイッチ素子ＳＷ2は、容量素子Ｃ2の他端と容量素子Ｃ3の他端との間に接続されている。スイッチ素子ＳＷ3は、容量素子Ｃ3の他端と容量素子Ｃ4の他端との間に接続されている。そして、容量素子Ｃ4とスイッチ素子ＳＷ3との共通接続ノードは、基準電位ノード（例えば、グランド）に接続されている。
　上記の構成の実施例４に係る比較器１３１は、基準電位ノード側にスイッチ素子を持たない回路構成例、即ち、実施例２に係る比較器１３１におけるスイッチ素子ＳＷ4が省略された回路構成例となっている。実施例４の回路構成例の場合、実施例２におけるスイッチ素子ＳＷ4がオフ（開）の状態、即ち、容量減衰比４／４（減衰無し）の状態を設定できないが、アナログの画素信号ＶVSLのダイナミックレンジが比較的小さいときに、当該回路構成例でよく、スイッチ素子１個分の面積や制御ロジックを減らすことができる。
［実施例５］
　実施例５は、容量素子及びスイッチ素子が３個の例である。実施例５に係る比較器１３１の回路構成例を図２０に示す。
　図２０に示すように、実施例５に係る比較器１３１は、第１の容量部５１及び第２の容量部５２が、３個の容量素子Ｃ1～Ｃ3、及び、３個のスイッチ素子ＳＷ1～ＳＷ3の組合せから成る構成となっている。３個の容量素子Ｃ1～Ｃ3は、各一端が入力トランジスタＰＴ11のゲート電極に接続されている。３個のスイッチ素子ＳＷ1～ＳＷ3は、３個の容量素子Ｃ1～Ｃ3の各他端間に接続されている。
　具体的には、スイッチ素子ＳＷ1は、容量素子Ｃ1の他端と容量素子Ｃ2の他端との間に接続されている。スイッチ素子ＳＷ2は、容量素子Ｃ2の他端と容量素子Ｃ3の他端との間に接続されている。スイッチ素子ＳＷ3は、容量素子Ｃ3の他端と容量素子Ｃ4の他端との間に接続されている。また、スイッチ素子ＳＷ3は、３個の容量素子Ｃ1～Ｃ3のうち、基準電位ノード側の容量素子Ｃ3の他端と基準電位ノード（例えば、グランド）との間に接続されている。
　上記の構成の実施例５に係る比較器１３１において、スイッチ素子ＳＷ1，ＳＷ2がオン（閉）、スイッチ素子ＳＷ3がオフ（開）のとき、容量減衰比は３／３（減衰なし）となる。スイッチ素子ＳＷ1，ＳＷ3がオン、スイッチ素子ＳＷ2がオフのとき、容量減衰比は２／３となる。スイッチ素子ＳＷ1がオフ、スイッチ素子ＳＷ2，ＳＷ3がオンのとき、容量減衰比は１／３となる。
　ところで、参照信号ＶRAMPに対する第１の容量部５１及び第２の容量部５２から成る入力容量を細かく分割すると、容量素子を切り替えるアナログゲインのポイントの前後でのノイズ段差が小さくなり、アナログゲインの変化に対するノイズの変化の仕方がよりスムーズになる。この観点からすると、容量素子が４個の実施例２に係る比較器１３１の方が、容量素子が３個の実施例５に係る比較器１３１よりも優れているということができる。
　一方で、入力容量の分割数を粗くすると、スイッチ素子の数が減って面積が小さくなり、単位容量が大きくなるため、ミスマッチによるゲインばらつきも小さくなる。因みに、画素列間でゲインばらつきがあると縦筋として見えてしまう。この観点からすると、容量素子が３個の実施例５に係る比較器１３１の方が、容量素子が４個の実施例２に係る比較器１３１よりも優れているということができる。
［実施例６］
　実施例６は、実施例５の変形例であり、容量素子及びスイッチ素子の接続関係が異なる例である。実施例６に係る比較器１３１の回路構成例を図２１に示す。
　図２１に示すように、実施例６に係る比較器１３１は、第１の容量部５１及び第２の容量部５２が、３個の容量素子Ｃ1～Ｃ3、及び、３個のスイッチ素子ＳＷ1～ＳＷ3の組合せから成る回路構成において、容量素子Ｃ1～Ｃ3及びスイッチ素子ＳＷ1～ＳＷ3の接続関係が実施例５の場合と異なっている。
　具体的には、３個の容量素子Ｃ1～Ｃ3は、バッファ５０の出力端と基準電位ノード（例えば、グランド）との間に直列に接続されている。スイッチ素子ＳＷ1～ＳＷ3は、各一端が容量素子Ｃ1～Ｃ3の各出力端に接続され、各他端が入力トランジスタＰＴ11のゲート電極に接続されている。
　上記の構成の実施例６に係る比較器１３１は、容量減衰比の切り替え動作が実施例５の場合と異なっている。具体的には、スイッチ素子ＳＷ1がオン（閉）、スイッチ素子ＳＷ2，ＳＷ3がオフ（開）のとき、容量減衰比は２／３となる。スイッチ素子ＳＷ2がオン、スイッチ素子ＳＷ1，ＳＷ3がオフのとき、容量減衰比は１／３となる。
　上記の構成の実施例６に係る比較器１３１によれば、バッファ５０から見た負荷が一定になり、容量素子Ｃ1～Ｃ3を切り替えたときの応答の差が出力の誤差になりにくい利点がある。
［実施例７］
　実施例７は、比較器１３１の回路構成が、実施例１乃至実施例６の場合と異なる例である。実施例７に係る比較器１３１の回路構成例を図２２に示す。
　図２２に示すように、実施例７に係る比較器１３１は、入力側カスコード接続トランジスタＰＴ14及び出力側カスコード接続トランジスタＰＴ15を更に備える回路構成となっている。入力側カスコード接続トランジスタＰＴ14及び出力側カスコード接続トランジスタＰＴ15としては、例えば、ＰチャネルのＭＯＳトランジスタを用いることができる。
　入力側カスコード接続トランジスタＰＴ14は、入力トランジスタＰＴ11と入力側負荷電流源Ｉ11との間に接続されている。入力側カスコード接続トランジスタＰＴ14のゲート電極には、所定のバイアス電圧ｂｉａｓ３が印加される。出力側カスコード接続トランジスタＰＴ15は、出力トランジスタＰＴ12と出力側負荷電流源Ｉ12との間に接続されている。出力側カスコード接続トランジスタＰＴ15のゲート電極には、所定のバイアス電圧ｂｉａｓ４が印加される。
　上記の構成の実施例７に係る比較器１３１によれば、入力側カスコード接続トランジスタＰＴ14及び出力側カスコード接続トランジスタＰＴ15を更に備えることにより、キックバックの影響を小さくできるため、画素列間の干渉を低減することができる。
［実施例８］
　実施例８は、画素電源の電源ノイズを抑制する機能を持つＣＭＯＳイメージセンサに適用する例である。実施例８に係るアナログ－デジタル変換器１３０の回路構成例を図２３に示す。
　ＣＭＯＳイメージセンサにおいて、画素電源のノイズ（以下、単に「電源ノイズ」と記述する場合がある）が、画素２０内の寄生容量Ｃp等を介して、アナログ－デジタル変換器１３０の入力である信号線３２に乗ってしまうことがある。この信号線３２に乗った電源ノイズは、画像としては横筋状のノイズになって視認されることになる。
　この電源ノイズを抑制するために、ＣＭＯＳイメージセンサには、例えば、ＰＳＲＲ補正回路と呼ばれる電源ノイズ補正回路６０が搭載されている。ここで、ＰＳＲＲ補正回路のＰＳＲＲ(Power Supply Rejection Ratio)は、電源ノイズをどの程度抑圧できるかを示す性能指標である。
　差動アンプ構成の従来型の比較器を用いるＣＭＯＳイメージセンサでは、電源ノイズ補正回路６０において、画素電源から電源ノイズを取り込んで、当該電源ノイズに応じて補正ゲイン調整や周波数特性調整をした上で補正電流に変換し、当該補正電流を参照信号生成部１６の出力抵抗（図２３の出力抵抗１６３に相当）に流し込んで電圧（補正電圧）に戻しつつランプ波の参照信号ＶRAMPに重畳（上乗せ）するようにしていた。これによって、信号線３２に乗った電源ノイズを比較器の差動対で相殺させることができた。
　上記の差動アンプ構成の従来型の比較器の場合の電源ノイズ抑制機能をそのまま、実施例１乃至実施例７に係る比較器１３１を有するシングルスロープ型の超低消費電力型のアナログ－デジタル変換器１３０に適用すると、比較器１３１の入力容量の切り替えによる容量減衰の変化をカバーするためには、電源ノイズ補正回路６０における補正ゲイン調整レンジや、補正ゲイン調整ステップ数が大きくなりすぎる。
　そこで、実施例８では、アナログ－デジタル変換器１３０のアナログゲイン制御において、参照信号ＶRAMPのランプ波の傾き、及び、比較器１３１の入力容量の両方を切り替えるに当たって、入力容量の切り替えに連動して、電源ノイズ補正回路６０に持たせた追加ゲインを切り替えるようにする。電源ノイズ補正回路６０から出力される補正電流は、参照信号生成部１６に供給される。
　本例では、参照信号生成部１６は、図２３に示すように、ランプ波生成用デジタル信号生成部１６１、可変電流源１６２、及び、出力抵抗１６３から成るカレントステアリング型のデジタル－アナログ変換回路（ＤＡＣ）構成となっている。そして、電源ノイズ補正回路６０から出力される補正電流は、出力抵抗１６３に流れ込むことで電圧に変換され、ランプ波の参照信号ＶRAMPに上乗せされる。
　電源ノイズが画素２０や信号線３２を経て比較器１３１に到達するまでのＰＳＲＲゲインや周波数特性は、ＰＳＲＲ補正回路である電源ノイズ補正回路６０が元々持っている補正ゲインや周波数特性の調整機能によって合わせ込み補正される。補正ゲインや周波数特性の制御レジスタは、例えば、図４のロジック回路部１４に内蔵されており、後述するように最適値に調整される。
　比較器１３１の入力容量の切り替えによる容量減衰量の変化があると、そのままでは信号線３２に乗る電源ノイズについて、比較器１３１で相殺できなくなってしまうため、電源ノイズ補正回路６０において、アナログゲイン制御部５３による制御の下、比較器１３１の入力容量の切り替えに連動して、追加ゲイン切り替え回路７０によって容量減衰分を補う動作を行う。具体的には、追加ゲイン切り替え回路７０において、比較器１３１の入力容量の切り替えに連動して（即ち、第１の容量部５１及び第２の容量部５２の各容量値の切り替えに連動して）、電源ノイズ補正回路６０のゲイン、より具体的には、電源ノイズ補正回路６０が元々持っている補正ゲイン以外の追加ゲインを切り替えることによって容量減衰分を補う。
　このように、比較器１３１の入力容量の切り替えに連動して、電源ノイズ補正回路６０に持たせた追加ゲインを切り替えることにより、容量減衰分を補うことができるため、比較器１３１の入力容量の切り替えの影響を吸収しつつ、信号線３２に乗る電源ノイズを抑制することができる。
　以下に、比較器１３１の入力容量の切り替え及びゲイン制御についての具体的な動作例について説明する。
（動作例１）
　動作例１は、容量減衰比４／４（減衰無し）の場合の動作例である。動作例１についての動作説明図を図２４に示す。
　容量減衰比４／４の場合は、実施例２の具体例１に相当し、４個のスイッチ素子ＳＷ1～ＳＷ4のうち、容量素子Ｃ4の他端と基準電位ノードとの間に接続されているスイッチ素子ＳＷ4だけがオフ状態となり、残りの３個のスイッチ素子ＳＷ1～ＳＷ3がオン状態となる。この場合は、減衰無しであるため、アナログゲイン制御部５３による制御の下に、電源ノイズ補正回路６０の追加ゲイン切り替え回路７０では、ゲイン１倍が設定される。
（動作例２）
　動作例２は、容量減衰比３／４の場合の動作例である。動作例２についての動作説明図を図２５に示す。
　容量減衰比３／４の場合は、実施例２の具体例２に相当し、４個のスイッチ素子ＳＷ1～ＳＷ4のうち、スイッチ素子ＳＷ3だけがオフ状態となり、残りの３個のスイッチ素子ＳＷ1，ＳＷ2，ＳＷ4がオン状態となる。この場合は、アナログゲイン制御部５３による制御の下に、電源ノイズ補正回路６０の追加ゲイン切り替え回路７０では、容量減衰比３／４に対応して、ゲイン４／３倍が設定される。これにより、比較器１３１の入力容量の切り替えの影響を吸収しつつ、信号線３２に乗る電源ノイズを抑制することができる。
（動作例３）
　動作例３は、容量減衰比２／４の場合の動作例である。動作例３についての動作説明図を図２６に示す。
　容量減衰比２／４の場合は、実施例２の具体例３に相当し、４個のスイッチ素子ＳＷ1～ＳＷ4のうち、スイッチ素子ＳＷ2だけがオフ状態となり、残りの３個のスイッチ素子ＳＷ1，ＳＷ3，ＳＷ4がオン状態となる。この場合は、アナログゲイン制御部５３による制御の下に、電源ノイズ補正回路６０の追加ゲイン切り替え回路７０では、容量減衰比２／４に対応して、ゲイン２倍が設定される。これにより、比較器１３１の入力容量の切り替えの影響を吸収しつつ、信号線３２に乗る電源ノイズを抑制することができる。
（動作例４）
　動作例４は、容量減衰比１／４の場合の動作例である。動作例４についての動作説明図を図２７に示す。
　容量減衰比１／４の場合は、実施例２の具体例４に相当し、４個のスイッチ素子ＳＷ1～ＳＷ4のうち、バッファ５０の出力端に接続されているスイッチ素子ＳＷ1だけがオフ状態となり、残りの３個のスイッチ素子ＳＷ2～ＳＷ4がオン状態となる。この場合は、アナログゲイン制御部５３による制御の下に、電源ノイズ補正回路６０の追加ゲイン切り替え回路７０では、容量減衰比１／４に対応して、ゲイン４倍が設定される。これにより、比較器１３１の入力容量の切り替えの影響を吸収しつつ、信号線３２に乗る電源ノイズを抑制することができる。
　尚、参照信号生成部１６については、可変電流源１６２及び出力抵抗１６３から成るカレントステアリング型のデジタル－アナログ変換回路（ＤＡＣ）構成に限られるものではない。例えば、図２８に示すように、加算器８０を設け、電源ノイズ補正回路６０から出力される補正電流を、参照信号生成部１６で生成されたランプ波の参照信号ＶRAMPに加算する回路構成とすることも可能である。
［実施例９］
　実施例９は、電源ノイズ補正回路６０の回路構成例である。実施例９に係る電源ノイズ補正回路６０の回路構成の一例を図２９に示す。
　図２９に示すように、電源ノイズ補正回路６０は、コンダクタンス固定バイアス部６１、入力センス部６２、第１バイアス部６３、周波数特性調整部６４、補正ゲイン調整部６５、及び、第２バイアス部６６に加えて、追加ゲイン切り替え回路７０を有する構成となっている。
　コンダクタンス固定バイアス部６１は、ゲート電極が共通に接続された２つのＰチャネルＭＯＳトランジスタＰＴ71，ＰＴ72、ゲート電極が共通に接続された２つのＮチャネルＭＯＳトランジスタＮＴ71，ＮＴ72、及び、抵抗素子Ｒ71を有する構成となっている。ＰチャネルＭＯＳトランジスタＰＴ72及びＮチャネルＭＯＳトランジスタＮＴ71は共に、ゲート電極とドレイン電極とが短絡されたダイオード接続構成となっている。
　ＰチャネルＭＯＳトランジスタＰＴ71及びＮチャネルＭＯＳトランジスタＮＴ71は、高電位側電源と低電位側電源（例えば、グランド）との間に直列に接続されている。ＰチャネルＭＯＳトランジスタＰＴ72、ＮチャネルＭＯＳトランジスタＮＴ72、及び、抵抗素子Ｒ71は、高電位側電源と低電位側電源との間に直列に接続されている。
　入力センス部６２は、スイッチ素子ＳＷ71、容量素子Ｃ71、及び、ＮチャネルＭＯＳトランジスタＮＴ73を有する構成となっている。スイッチ素子ＳＷ71は、一端がコンダクタンス固定バイアス部６１のＮチャネルＭＯＳトランジスタＮＴ71，ＮＴ72の各ゲート電極に接続され、他端がＮチャネルＭＯＳトランジスタＮＴ73のゲート電極に接続されている。容量素子Ｃ71は、画素電源に接続される電源端子Ｔ71とＮチャネルＭＯＳトランジスタＮＴ73のゲート電極との間に接続されている。
　第１バイアス部６３は、スイッチ素子ＳＷ72、容量素子Ｃ72、及び、ＰチャネルＭＯＳトランジスタＰＴ73を有する構成となっている。スイッチ素子ＳＷ72は、一端がコンダクタンス固定バイアス部６１のＰチャネルＭＯＳトランジスタＰＴ71，ＰＴ72の各ゲート電極に接続され、他端がＰチャネルＭＯＳトランジスタＰＴ73のゲート電極に接続されている。容量素子Ｃ72は、高電位側電源とＰチャネルＭＯＳトランジスタＰＴ73のゲート電極との間に接続されている。
　第１バイアス部６３のＰチャネルＭＯＳトランジスタＰＴ73と、入力センス部６２のＮチャネルＭＯＳトランジスタＮＴ73とは、高電位側電源と低電位側電源との間に直列に接続されている。ここで、ＰチャネルＭＯＳトランジスタＰＴ73及びＮチャネルＭＯＳトランジスタＮＴ73のドレイン共通接続ノードをノードＮ71とする。
　周波数特性調整部６４は、高電位側電源とノードＮ71との間に接続された、即ち、第１バイアス部６３のＰチャネルＭＯＳトランジスタＰＴ73に対して並列に接続された、容量値が可変な可変容量素子ＶＣ71によって構成されている。周波数特性調整部６４は、可変容量素子ＶＣ71の容量値の調整によって周波数特性の調整が可能な構成となっている。
　補正ゲイン調整部６５は、サイズ調整が可能なＰチャネルＭＯＳトランジスタＰＴ74から成る。ここで、サイズ調整が可能なＰチャネルＭＯＳトランジスタＰＴ74は、例えば、ＭＯＳトランジスタの並列接続数を変えることによってサイズを調整することができる。そして、補正ゲイン調整部６５は、ＰチャネルＭＯＳトランジスタＰＴ74のサイズの調整によって補正ゲインの調整が可能となっている。
　第２バイアス部６６は、スイッチ素子ＳＷ73、容量素子Ｃ73、及び、ＮチャネルＭＯＳトランジスタＮＴ74を有する構成となっている。スイッチ素子ＳＷ73は、一端がコンダクタンス固定バイアス部６１のＮチャネルＭＯＳトランジスタＮＴ71，ＮＴ72の各ゲート電極に接続され、他端がＮチャネルＭＯＳトランジスタＮＴ74のゲート電極に接続されている。容量素子Ｃ73は、ＮチャネルＭＯＳトランジスタＮＴ74のゲート電極と低電位側電源との間に接続されている。
　追加ゲイン切り替え回路７０は、５つのＰチャネルＭＯＳトランジスタＰＴ75～ＰＴ79、及び、４つのスイッチ素子ＳＷ74～ＳＷ77を有する構成となっている。ＰチャネルＭＯＳトランジスタＰＴ75は、ゲート電極とドレイン電極とが接続されたダイオード接続構成となっており、高電位側電源と低電位側電源との間に、第２バイアス部６６のＮチャネルＭＯＳトランジスタＮＴ74と直接の接続されている。
　スイッチ素子ＳＷ74は、ＰチャネルＭＯＳトランジスタＰＴ75及びＰチャネルＭＯＳトランジスタＰＴ76の各ゲート電極間に接続されている。スイッチ素子ＳＷ75は、ＰチャネルＭＯＳトランジスタＰＴ76及びＰチャネルＭＯＳトランジスタＰＴ77の各ゲート電極間に接続されている。スイッチ素子ＳＷ76は、ＰチャネルＭＯＳトランジスタＰＴ77及びＰチャネルＭＯＳトランジスタＰＴ78の各ゲート電極間に接続されている。スイッチ素子ＳＷ77は、ＰチャネルＭＯＳトランジスタＰＴ78及びＰチャネルＭＯＳトランジスタＰＴ79の各ゲート電極間に接続されている。
　以上により、ＰチャネルＭＯＳトランジスタＰＴ75とＰチャネルＭＯＳトランジスタＰＴ76～ＰＴ79とは、カレントミラー回路を構成している。ＰチャネルＭＯＳトランジスタＰＴ75は、注入電流源のトランジスタであり、ＰチャネルＭＯＳトランジスタＰＴ79は、出力段ミラー元のトランジスタである。
　４つのスイッチ素子ＳＷ74～ＳＷ77は、追加ゲイン切り替えスイッチであり、アナログゲイン制御部５３（図２３参照）からのスイッチ制御信号によってオン（閉）／オフ（開）制御が行われ、注入電流源のトランジスタの並列数、及び、出力段ミラー元のトランジスタの並列数をアナログゲインに応じて変化させる。
　上記の回路構成の電源ノイズ補正回路６０では、入力センス部６２において、電源端子Ｔ71から容量素子Ｃ71を介して入力される画素電源の電源ノイズが電流信号に変換され、当該電流信号が周波数特性調整部６４で周波数特性を調整されて追加ゲイン切り替え回路７０に流れ込む。この電流には回路を動作させるための一定のバイアス電流も足されている。そして、追加ゲイン切り替え回路７０において、周波数特性調整部６４を介して流れ込んだ電流から注入電流源に流す電流を引いた分の電流が出力段ミラー元に流れる。
　尚、ここで例示した電源ノイズ補正回路６０の回路構成、及び、追加ゲイン切り替え回路７０の回路構成は一例であって、当該回路構成に限定されるものではない。例えば、追加ゲイン切り替え回路７０のトランジスタ及びスイッチ素子の数は、図２９の限りではなく、よって、追加ゲインの切り替え段数や大きさもこの限りではない。
　以下に、電源ノイズ補正回路６０の追加ゲイン切り替え回路７０による具体的なゲイン制御例について説明する。
（ゲイン制御例１）
　ゲイン制御例１は、追加ゲインが１倍のときの制御例である。ゲイン制御例１についての動作説明図を図３０に示す。
　追加ゲインが１倍のときは、注入電流源のトランジスタの並列数が０で、出力段ミラー元のトランジスタの並列数が４であるとする。具体的には、４つのスイッチ素子ＳＷ74～ＳＷ77のうち、スイッチ素子ＳＷ74がオフ状態で、残りの３つのスイッチ素子ＳＷ75，ＳＷ76，ＳＷ77がオン状態であるとする。
（ゲイン制御例２）
　ゲイン制御例２は、追加ゲインが４／３倍のときの制御例である。ゲイン制御例２についての動作説明図を図３１に示す。
　追加ゲインが４／３倍のときは、注入電流源のトランジスタの並列数が１で、出力段ミラー元のトランジスタの並列数が３であるとする。具体的には、４つのスイッチ素子ＳＷ74～ＳＷ77のうち、スイッチ素子ＳＷ75がオフ状態で、残りの３つのスイッチ素子ＳＷ74，ＳＷ76，ＳＷ77がオン状態であるとする。
（ゲイン制御例３）
　ゲイン制御例３は、追加ゲインが２倍のときの制御例である。ゲイン制御例３についての動作説明図を図３２に示す。
　追加ゲインが２倍のときは、注入電流源のトランジスタの並列数が２で、出力段ミラー元のトランジスタの並列数が２であるとする。具体的には、４つのスイッチ素子ＳＷ74～ＳＷ77のうち、スイッチ素子ＳＷ76がオフ状態で、残りの３つのスイッチ素子ＳＷ74，ＳＷ75，ＳＷ77がオン状態であるとする。
（ゲイン制御例４）
　ゲイン制御例４は、追加ゲインが４倍のときの制御例である。ゲイン制御例４についての動作説明図を図３３に示す。
　追加ゲインが４倍のときは、注入電流源のトランジスタの並列数が３で、出力段ミラー元のトランジスタの並列数が１であるとする。具体的には、４つのスイッチ素子ＳＷ74～ＳＷ77のうち、スイッチ素子ＳＷ77がオフ状態で、残りの３つのスイッチ素子ＳＷ74，ＳＷ75，ＳＷ76がオン状態であるとする。
　上述したように、例えば、注入電流源のトランジスタの並列数を３、出力段ミラー元のトランジスタの並列数を１とすると、追加ゲイン４倍が実現される。その理由は、次の通りである。
　まず、注入電流源のトランジスタの並列数、及び、出力段ミラー元のトランジスタの並列数を変えることによって、出力段ミラー元に流れるバイアス電流は１／４になる。一方で、電流信号に変換された画素電源のノイズ成分は全て出力段ミラー元に流れるためその量は元のままである。このとき、出力段ミラー元のトランスコンダクタンスｇmは並列数と同様に１／４になっている。
　出力段ミラー元においては、１／ｇmの比率で、流れる電流がゲート電圧に変換される。従って，出力段ミラー元のゲート電圧は，バイアス成分としては元のままであるが、そこに乗る電源ノイズ成分は元の４倍になる．これが出力段電流源によって再び電流に変換されて出力される。
［実施例１０］
　実施例１０は、実施例８の変形例であり、画素２０内で参照電圧を使用するＭＯＳイメージセンサに適用する例である。実施例１０に係るアナログ－デジタル変換器１３０の回路構成例を図３４に示す。
　実施例８では、画素電源のノイズを抑制する例であった。画素電源のノイズ以外にも、画素２０内で参照電圧を使用している場合、当該参照電圧に乗るノイズが、図３４に例示した画素２０内の寄生容量Ｃp等を介して信号線３２に乗ってしまうことがある。この場合にも、電源ノイズの場合と同様に、信号線３２に乗ったノイズは、画像としては横筋状のノイズになって視認されることになる。参照電圧は、例えば、フォトダイオード２１のアノード電極に印加される。
　そこで、実施例１０に係るアナログ－デジタル変換器１３０では、画素２０内で参照電圧に乗るノイズを抑制するため、電源ノイズ補正回路６０によって画素２０の参照電圧をモニタするようにする。ここでは、参照電圧に乗るノイズを抑制するノイズ補正回路を、便宜上、電源ノイズ補正回路６０としている。電源ノイズ補正回路６０及びそれに内蔵される追加ゲイン切り替え回路７０の構成や動作等については、実施例８及び実施例９の場合と同じであり、重複するため、ここではそれらの説明を省略する。
　実施例１０に係るアナログ－デジタル変換器１３０の場合にも、実施例８に係るアナログ－デジタル変換器１３０と同様の原理により、比較器１３１の入力容量の切り替えに連動して、電源ノイズ補正回路６０に持たせた追加ゲインの切り替えが行われる。これにより、比較器１３１の入力容量の切り替えに伴う容量減衰分を補うことができるため、比較器１３１の入力容量の切り替えの影響を吸収しつつ、画素２０の参照電圧に乗るノイズを抑制することができる。
［実施例１１］
　実施例１１は、アナログ－デジタル変換器１３０のアナログゲイン制御において、参照信号ＶRAMPのランプ波の傾き、及び、比較器１３１の入力容量を切り替える際の、参照信号設定信号（以下、「ＤＡＣ設定信号」と記述する）及びスイッチ設定信号を設定する例である。
　図３５は、アナログゲイン制御の際のＤＡＣ設定信号及びスイッチ設定信号の設定機能を持つ、実施例１１に係るＣＭＯＳイメージセンサのシステム構成の概略を模式的に示すブロック図である。
　実施例１１に係るＣＭＯＳイメージセンサ１において、ロジック回路部１４は、画素アレイ部１１の全部又は一部の画素信号を用いて照度を取得し、照度データを生成する。照度データ生成の演算手段については、所定の画素信号の統計値、例えば、平均値、中央値、最頻値を得るように構成されてよいし、統計量を得る前後に任意の線形・非線形演算を施すように構成されてよい。
　尚、照度取得のバリエーションとしては、照度計測専用の画素を備えるようにしてもよいし、撮像に用いるか照度計測に用いるかを切り替えられるように構成された画素を備えるようにしてもよい
　図３５に示すように、実施例１１に係るＣＭＯＳイメージセンサ１は、アナログゲイン制御の際のＤＡＣ設定信号及びスイッチ設定信号を設定する制御部１７を備えている。ロジック回路部１４は、アナログ－デジタル変換器１３０によるアナログ－デジタル変換後のデータに基づいて照度データを生成し、制御部１７に供給する。
　制御部１７は、レジスタ１８に書き込まれた設定データ、及び、ロジック回路部１４から入力された照度データの少なくとも一方に基づいて、比較器１３１の入力容量切り替え用のスイッチ素子をオン／オフ制御するためのスイッチ設定信号、及び、参照信号ＶRAMPのランプ波の傾きを制御するためのＤＡＣ設定信号を出力する。入力容量切り替え用のスイッチ素子は、例えば、図１２のスイッチ素子ＳＷ1～ＳＷ4に相当する。照度データ及び設定データとスイッチ設定信号との対応は、演算ハードウェア、演算ソフトウェア、ルックアップテーブルで構成することができる。
　尚、ロジック回路部１４及び制御部１７については、画素アレイ部１１と同じ画素チップ内に設ける構成とすることもできるし、ロジック回路部１４の一部及び制御部１７を画素チップ外に設ける構成とすることもできる。
　続いて、実施例１１に係るＣＭＯＳイメージセンサ１において、アナログゲイン制御の際のＤＡＣ設定信号及びスイッチ設定信号を設定する処理手順の一例について、図３６のフローチャートを用いて説明する。
　図３６のフローチャートは、ローリングシャッタの場合の１撮像フレームの読み出しシーケンスを示している。
　先ず、行選択部１２による駆動の下に、読み出し行を設定し（ステップＳ１１）、次いで、設定した読み出し行について露光及び画素信号の出力を行う（ステップＳ１２）。次に、アナログ－デジタル変換部１３において、読み出し行のＡ／Ｄ変換（アナログ－デジタル変換）を行い（ステップＳ１３）、次いで、Ａ／Ｄ変換後のデータを出力する（ステップＳ１４）。
　次に、読み出し行が最終行でなければ（ステップＳ１５のＮＯ）、ステップＳ１１に戻り、最終行であれば（ステップＳ１５のＹＥＳ）、ロジック回路部１４において、照度データを生成し（ステップＳ１６）、次いで、生成した照度データを制御部１７へ出力する（ステップＳ１７）。
　次に、制御部１７は、レジスタ１８に書き込まれた設定データ、及び、ロジック回路部１４から入力された照度データに基づいて、比較器１３１の入力容量切り替え用のスイッチ素子をオン／オフ制御するためのスイッチ設定信号、及び、参照信号ＶRAMPのランプ波の傾きを制御するためのＤＡＣ設定信号を出力する（ステップＳ１８）。
　以上の一件の処理によって、アナログゲイン制御の際のＤＡＣ設定信号及びスイッチ設定信号が設定され、以降、通常の撮像動作が行われる。その結果、撮像フレーム毎に最適なアナログゲインで撮像が可能になる。
　照度データ生成のバリエーションとしては、撮像用露光で照度取得用露光を兼用し、画像データの生成に合わせて照度データを生成するようにしてもよい。また、撮像用露光シーケンスと、照度取得用露光シーケンスとは交互でなくてもよい。例えば、照度取得用露光シーケンスについては、数フレームに１度でもよい。
＜変形例＞
　以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示に係る技術は当該実施形態に限定されるものではない。上記の実施形態において説明した撮像装置の構成、構造は例示であり、適宜、変更することができる。
　例えば、上記の各実施例における比較器１３１の回路構成は一例であって、これらの回路構成に限定されるものではない。具体的には、実施例１に係る比較器１３１、実施例２に係る比較器１３１あるいは実施例７に係る比較器１３１において、容量素子Ｃ12、入力側クランプトランジスタＰＴ13、入力側クランプトランジスタＮＴ11、及び、出力側クランプトランジスタＮＴ12のうちの少なくとも１つを省略した回路構成であってもよい。
　また、製品に求められる精度などに応じて、比較器１３１に新たな素子が追加されてもよい。図３７は、比較器の第１の変形例を示す回路図である。図３７の例は、図９にて示した本開示の実施形態に係る比較器１３１に対し、容量ＣADJが追加された例を示す。なお、前述の通り、第１の容量部５１及び第２の容量部５２の内部構成は、適宜に設計されてよく、図１０から３４にて示された構成例を含み得る。
　容量ＣADJは、入力側クランプトランジスタＮＴ11のゲート電極及びソース電極の間に接続されている。すなわち、容量ＣADJの一端は入力側クランプトランジスタＮＴ11のゲート電極と接続され、容量ＣADJの他端は入力トランジスタのドレイン電極と接続されている。容量ＣADJを図３７のように接続することにより、ノイズなどといった、入力側クランプトランジスタＮＴ11のゲート電極に入力される電圧に基づく不具合を抑えてもよい。
　また、容量ＣADJは可変であってもよく、容量ＣADJの容量を調整することにより、入力側クランプトランジスタＮＴ11のゲート電極に入力される電圧を調整し、当該電圧に基づく不具合をより効率的に抑えてもよい。また、アナログゲイン制御部５３が生成する制御信号に基づいて設定されるアナログ－デジタル変換器１３０のアナログゲインに応じて容量ＣADJが調整されてもよい。なお、容量ＣADJの容量を０にしても、図９の例と同じ構成となるため、問題ない。
　また、図３７の入力側負荷電流源Ｉ11及び入力側負荷電流源Ｉ12のように、各素子の端子を低電位側電源に接続するための信号線（ＶＳＳ配線）は、複数の素子で共有されていてもよい。例えば、各比較器１３１の第２の容量部５２が、同一のＶＳＳ配線に接続されていてもよい。
　図３８は、比較器の第２の変形例を示す回路図を示す図である。図３８の例は、図３７の例と配置が異なり、容量ＣADJが、出力側クランプトランジスタＮＴ12のゲート電極及びソース電極との間に接続されている。その他は、図３７の例と同様である。図３８の例でも、容量ＣADJの容量を調整することにより、出力側クランプトランジスタＮＴ12のゲート電極に入力される電圧を調整することができる。それにより、当該電圧に基づく不具合を抑えてもよい。
　また、比較器１３１が、入力側クランプトランジスタＮＴ11及び出力側クランプトランジスタＮＴ12の二つだけでなく、三つ以上のクランプトランジスタを備えていることもあり得る。そのような場合において、容量ＣADJが、三つ以上のクランプトランジスタのうちの一つまたは複数に対して設けられていてもよい。
　なお、本実施形態は、第１の容量部５１と第２の容量部５２との容量分圧による容量減衰によって、入力トランジスタＰＴ11のゲート電極に入力するバッファ５０のノイズを低減するものであるが、クランプトランジスタのゲート電極に入力される電圧を調整する点においては、図５などに示したような従来の構成例に対して容量ＣADJを追加した構成も有効である。従来の構成例に対して容量ＣADJを追加した構成例を図３９に示す。
＜応用例＞
　以上説明した本実施形態に係る撮像装置は、例えば図４０に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜本開示に係る技術の適用例＞
　本開示に係る技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。
［本開示の電子機器］
　ここでは、デジタルスチルカメラやビデオカメラ等の撮像システムや、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機などの電子機器に適用する場合について説明する。
（撮像システムの例）
　図４１は、本開示の電子機器の一例である撮像システムの構成例を示すブロック図である。
　図４１に示すように、本例に係る撮像システム１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
　撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
　フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
　操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上記の構成の撮像システム１００において、撮像部１０２として、先述した実施形態に係る撮像装置を用いることができる。当該撮像装置によれば、アナログ－デジタル変換器の消費電力を低減できるために、撮像装置の低消費電力化を図ることができる。更に、シングルスロープ型のアナログ－デジタル変換器において、ランプ波の参照信号の駆動力を上げ、出力インピーダンスを下げるために、オフセットを吸収するための容量素子の前にバッファを設ける場合であっても、バッファの出力端を画素列間で接続しなくてもバッファのノイズを低減できるため、高画質の撮像画像を得ることができる。
［移動体への応用例］
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される撮像装置として実現されてもよい。
　図４２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図４３は、撮像部１２０３１の設置位置の例を示す図である。
　図４３では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図４３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。そして、撮像部１２０３１等に本開示に係る技術を適用することにより、アナログ－デジタル変換器の消費電力、ひいては、撮像装置の低消費電力化を図ることができるために、車両制御システムの低消費電力化に寄与できる。更に、シングルスロープ型のアナログ－デジタル変換器において、ランプ波の参照信号の駆動力を上げ、出力インピーダンスを下げるために、オフセットを吸収するための容量素子の前にバッファを設ける場合であっても、バッファの出力端を画素列間で接続しなくてもバッファのノイズを低減できるため、高画質の撮像画像を得ることができる。
＜本開示がとることができる構成＞
　尚、本開示は、以下のような構成をとることもできる。
≪Ａ．撮像装置≫
［Ａ－０１］負荷電流源、
　画素から読み出された信号を伝送する信号線と負荷電流源との間に接続された入力トランジスタを有する比較器、
　入力トランジスタのゲート電極に所定の参照信号を入力する第１の容量部、及び、
　入力トランジスタのゲート電極と基準電位ノードとの間に接続された第２の容量部、
を備える撮像装置。
［Ａ－０２］第１の容量部及び第２の容量部は、入力トランジスタのゲート電極に入力される所定の参照信号を、容量分圧によって減衰させる、
上記［Ａ－０１］に記載の撮像装置。
［Ａ－０３］第１の容量部及び第２の容量部は、容量値が可変な可変容量素子から成る、
上記［Ａ－０２］に記載の撮像装置。
［Ａ－０４］第１の容量部及び第２の容量部は、比較器を含むアナログ－デジタル変換器のアナログゲインに応じて容量値が可変である、
上記［Ａ－０３］に記載の撮像装置。
［Ａ－０５］第１の容量部及び第２の容量部は、各一端が入力トランジスタのゲート電極に接続された複数の容量素子、及び、複数の容量素子の各他端間に接続された複数のスイッチ素子を有する、
上記［Ａ－０２］に記載の撮像装置。
［Ａ－０６］複数の容量素子のうち、基準電位ノード側の容量素子の他端と基準電位ノードとの間にもスイッチ素子が設けられている、
上記［Ａ－０５］に記載の撮像装置。
［Ａ－０７］所定の参照信号は、所定の傾斜を持って線形に変化する傾斜状波形の電圧である、
上記［Ａ－０１］乃至上記［Ａ－０６］のいずれかに記載の撮像装置。
［Ａ－０８］比較器は、信号線の電圧と傾斜状波形の電圧とを比較する、
上記［Ａ－０７］に記載の撮像装置。
［Ａ－０９］傾斜状波形の電圧は、第１の容量部及び第２の容量部による容量分圧によって振幅が減衰する、
上記［Ａ－０８］に記載の撮像装置。
［Ａ－１０］傾斜状波形の電圧を生成する参照信号生成部を備え、
　参照信号生成部は、容量分圧によって減衰した後の振幅が所望の振幅になるように、傾斜状波形の電圧の振幅をあらかじめ大きく設定する、
上記［Ａ－０９］に記載の撮像装置。
［Ａ－１１］傾斜状波形の電圧の振幅を調整することによって、アナログ－デジタル変換器のアナログゲインを制御するアナログゲイン制御部を備える、
上記［Ａ－０７］乃至上記［Ａ－１０］のいずれかに記載の撮像装置。
［Ａ－１２］アナログゲイン制御部は、傾斜状波形の電圧の振幅、及び、第１の容量部及び第２の容量部の容量値の制御を行う、
上記［Ａ－１１］に記載の撮像装置。
［Ａ－１３］負荷電流源は、入力側負荷電流源及び出力側負荷電流源から成り、
　入力トランジスタは、信号線と入力側負荷電流源との間に接続されており、
　比較器は、信号線と出力側負荷電流源との間に接続され、入力トランジスタの出力をゲート入力とする出力トランジスタを有する、
上記［Ａ－０１］乃至上記［Ａ－１２］のいずれかに記載の撮像装置。
［Ａ－１４］比較器は、入力トランジスタと入力側負荷電流源との間に接続された入力側カスコード接続トランジスタ、及び、出力トランジスタと出力側負荷電流源との間に接続された出力側カスコード接続トランジスタを有する、
上記［Ａ－１３］に記載の撮像装置。
［Ａ－１５］画素電源のノイズに応じた補正電圧を、参照信号生成部で生成された参照信号に重畳するノイズ補正回路を備え、
　ノイズ補正回路は、第１の容量部及び第２の容量部の各容量値の切り替えに応じて、補正電圧を生成するためのゲインを切り替える、
上記［Ａ－０１］乃至上記［Ａ－１４］のいずれかに記載の撮像装置。
［Ａ－１６］ノイズ補正回路は、画素内で使用する参照電圧に乗るノイズ補正電圧を、参照信号生成部で生成された参照信号に重畳する、
上記［Ａ－１５］に記載の撮像装置。
［Ａ－１７］アナログ－デジタル変換器のアナログゲインを制御する際に、参照信号生成部で参照信号を生成するに当たっての参照信号設定信号、及び、複数のスイッチ素子を切り替えるに当たってのスイッチ設定信号を設定する制御部を備える、
上記［Ａ－０４］乃至上記［Ａ－１６］のいずれかに記載の撮像装置。
［Ａ－１８］アナログ－デジタル変換器によるアナログ－デジタル変換後のデータに基づいて照度データを生成するロジック回路部を備える、
上記［Ａ－１７］に記載の撮像装置。
［Ａ－１９］制御部は、ロジック回路部で生成される照度データに基づいて、参照信号設定信号及びスイッチ設定信号を設定する、
上記［Ａ－１８］に記載の撮像装置。
［Ａ－２０］前記比較部は、
　ソース電極が前記入力トランジスタのソース電極に接続され、ゲート電極が前記入力トランジスタのドレイン電極に接続された出力トランジスタと、
　ドレイン電極が前記入力トランジスタの前記ソース電極に接続され、ソース電極が前記入力トランジスタの前記ドレイン電極に接続されたクランプトランジスタと、
　一端が前記クランプトランジスタのゲート電極と接続され、他端が前記入力トランジスタの前記ドレイン電極と接続された第３の容量部と、
　をさらに含む、
上記［Ａ－０１］乃至上記［Ａ－１９］のいずれかに記載の撮像装置。
［Ａ－２１］前記比較部は、
　ソース電極が前記入力トランジスタのソース電極に接続され、ゲート電極が前記入力トランジスタのドレイン電極に接続された出力トランジスタと、
　ドレイン電極が前記入力トランジスタの前記ソース電極に接続され、ソース電極が前記出力トランジスタの前記ドレイン電極に接続されたクランプトランジスタと、
　一端が前記クランプトランジスタのゲート電極と接続され、他端が前記出力トランジスタの前記ドレイン電極と接続された第３の容量部と、
　をさらに含む、
上記［Ａ－０１］乃至上記［Ａ－２０］のいずれかに記載の撮像装置。
［Ａ－２２］前記第３の容量部の容量値は、前記比較器を含むアナログ－デジタル変換器のアナログゲインに応じて変動する、
上記［Ａ－２０］又は上記［Ａ－２１］に記載の撮像装置。
≪Ｂ．電子機器≫
［Ｂ－０１］負荷電流源、
　画素から読み出された信号を伝送する信号線と負荷電流源との間に接続された入力トランジスタを有する比較器、
　入力トランジスタのゲート電極に所定の参照信号を入力する第１の容量部、及び、
　入力トランジスタのゲート電極と基準電位ノードとの間に接続された第２の容量部、
を備える撮像装置を有する電子機器。
［Ｂ－０２］第１の容量部及び第２の容量部は、入力トランジスタのゲート電極に入力される所定の参照信号を、容量分圧によって減衰させる、
上記［Ｂ－０１］に記載の電子機器。
［Ｂ－０３］第１の容量部及び第２の容量部は、容量値が可変な可変容量素子から成る、
上記［Ｂ－０２］に記載の電子機器。
［Ｂ－０４］第１の容量部及び第２の容量部は、比較器を含むアナログ－デジタル変換器のアナログゲインに応じて容量値が可変である、
上記［Ｂ－０３］に記載の電子機器。
［Ｂ－０５］第１の容量部及び第２の容量部は、各一端が入力トランジスタのゲート電極に接続された複数の容量素子、及び、複数の容量素子の各他端間に接続された複数のスイッチ素子を有する、
上記［Ｂ－０２］に記載の電子機器。
［Ｂ－０６］複数の容量素子のうち、基準電位ノード側の容量素子の他端と基準電位ノードとの間にもスイッチ素子が設けられている、
上記［Ｂ－０５］に記載の電子機器。
［Ｂ－０７］所定の参照信号は、所定の傾斜を持って線形に変化する傾斜状波形の電圧である、
上記［Ｂ－０１］乃至上記［Ｂ－０６］のいずれかに記載の電子機器。
［Ｂ－０８］比較器は、信号線の電圧と傾斜状波形の電圧とを比較する、
上記［Ｂ－０７］に記載の電子機器。
［Ｂ－０９］傾斜状波形の電圧は、第１の容量部及び第２の容量部による容量分圧によって振幅が減衰する、
上記［Ｂ－０８］に記載の電子機器。
［Ｂ－１０］傾斜状波形の電圧を生成する参照信号生成部を備え、
　参照信号生成部は、容量分圧によって減衰した後の振幅が所望の振幅になるように、傾斜状波形の電圧の振幅をあらかじめ大きく設定する、
上記［Ｂ－０９］に記載の電子機器。
［Ｂ－１１］傾斜状波形の電圧の振幅を調整することによって、アナログ－デジタル変換器のアナログゲインを制御するアナログゲイン制御部を備える、
上記［Ｂ－０７］乃至上記［Ｂ－１０］のいずれかに記載の電子機器。
［Ｂ－１２］アナログゲイン制御部は、傾斜状波形の電圧の振幅、及び、第１の容量部及び第２の容量部の容量値の制御を行う、
上記［Ｂ－１１］に記載の電子機器。
［Ｂ－１３］負荷電流源は、入力側負荷電流源及び出力側負荷電流源から成り、
　入力トランジスタは、信号線と入力側負荷電流源との間に接続されており、
　比較器は、信号線と出力側負荷電流源との間に接続され、入力トランジスタの出力をゲート入力とする出力トランジスタを有する、
上記［Ｂ－０１］乃至上記［Ｂ－１２］のいずれかに記載の電子機器。
［Ｂ－１４］比較器は、入力トランジスタと入力側負荷電流源との間に接続された入力側カスコード接続トランジスタ、及び、出力トランジスタと出力側負荷電流源との間に接続された出力側カスコード接続トランジスタを有する、
上記［Ｂ－１３］に記載の電子機器。
［Ｂ－１５］画素電源のノイズに応じた補正電圧を、参照信号生成部で生成された参照信号に重畳するノイズ補正回路を備え、
　ノイズ補正回路は、第１の容量部及び第２の容量部の各容量値の切り替えに応じて、補正電圧を生成するためのゲインを切り替える、
上記［Ｂ－０１］乃至上記［Ｂ－１４］のいずれかに記載の電子機器。
［Ｂ－１６］ノイズ補正回路は、画素内で使用する参照電圧に乗るノイズ補正電圧を、参照信号生成部で生成された参照信号に重畳する、
上記［Ｂ－１５］に記載の電子機器。
［Ｂ－１７］アナログ－デジタル変換器のアナログゲインを制御する際に、参照信号生成部で参照信号を生成するに当たっての参照信号設定信号、及び、複数のスイッチ素子を切り替えるに当たってのスイッチ設定信号を設定する制御部を備える、
上記［Ｂ－０４］乃至上記［Ｂ－１６］のいずれかに記載の電子機器。
［Ｂ－１８］アナログ－デジタル変換器によるアナログ－デジタル変換後のデータに基づいて照度データを生成するロジック回路部を備える、
上記［Ｂ－１７］に記載の電子機器。
［Ｂ－１９］制御部は、ロジック回路部で生成される照度データに基づいて、参照信号設定信号及びスイッチ設定信号を設定する、
上記［Ｂ－１８］に記載の電子機器。
［Ｂ－２０］前記比較部は、
　ソース電極が前記入力トランジスタのソース電極に接続され、ゲート電極が前記入力トランジスタのドレイン電極に接続された出力トランジスタと、
　ドレイン電極が前記入力トランジスタの前記ソース電極に接続され、ソース電極が前記入力トランジスタの前記ドレイン電極に接続されたクランプトランジスタと、
　一端が前記クランプトランジスタのゲート電極と接続され、他端が前記入力トランジスタの前記ドレイン電極と接続された第３の容量部と、
　をさらに含む、
上記［Ｂ－０１］乃至上記［Ｂ－１９］のいずれかに記載の撮像装置。
［Ｂ－２１］前記比較部は、
　ソース電極が前記入力トランジスタのソース電極に接続され、ゲート電極が前記入力トランジスタのドレイン電極に接続された出力トランジスタと、
　ドレイン電極が前記入力トランジスタの前記ソース電極に接続され、ソース電極が前記出力トランジスタの前記ドレイン電極に接続されたクランプトランジスタと、
　一端が前記クランプトランジスタのゲート電極と接続され、他端が前記出力トランジスタの前記ドレイン電極と接続された第３の容量部と、
　をさらに含む、
上記［Ｂ－０１］乃至上記［Ｂ－２０］のいずれかに記載の撮像装置。
［Ｂ－２２］前記第３の容量部の容量値は、前記比較器を含むアナログ－デジタル変換器のアナログゲインに応じて変動する、
上記［Ｂ－２０］又は上記［Ｂ－２１］に記載の撮像装置。
　１・・・ＣＭＯＳイメージセンサ、１１・・・画素アレイ部、１２・・・行選択部、１３・・・アナログ－デジタル変換部、１４・・・ロジック回路部（信号処理部）、１５・・・タイミング制御部、１６・・・参照信号生成部、２０・・・画素、２１・・・フォトダイオード、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３１（３１1～３１m）・・・画素制御線、３２（３２1～３２n）・・・信号線、５０・・・バッファ、５１・・・第１の容量部、５２・・・第２の容量部、５３・・・アナログゲイン制御部、６０・・・電源ノイズ補正回路、７０・・・追加ゲイン切り替え回路、１３０・・・アナログ－デジタル変換器、１３１・・・比較器、１３２・・・カウンタ、Ｃ11，Ｃ12，Ｃ13，ＣADJ・・・容量素子、Ｉ11・・・・・・入力側負荷電流源、Ｉ12・・・出力側負荷電流源、ＰＴ11・・・入力トランジスタ、ＰＴ12・・・出力トランジスタ、Vss・・・低電位

Claims (23)

  1. 　負荷電流源、
    　画素から読み出された信号を伝送する信号線と負荷電流源との間に接続された入力トランジスタを有する比較器、
    　入力トランジスタのゲート電極に所定の参照信号を入力する第１の容量部、及び、
    　入力トランジスタのゲート電極と基準電位ノードとの間に接続された第２の容量部、
    を備える撮像装置。
  2. 　第１の容量部及び第２の容量部は、入力トランジスタのゲート電極に入力される所定の参照信号を、容量分圧によって減衰させる、
    請求項１に記載の撮像装置。
  3. 　第１の容量部及び第２の容量部は、容量値が可変な可変容量素子から成る、
    請求項２に記載の撮像装置。
  4. 　第１の容量部及び第２の容量部は、比較器を含むアナログ－デジタル変換器のアナログゲインに応じて容量値が可変である、
    請求項３に記載の撮像装置。
  5. 　第１の容量部及び第２の容量部は、各一端が入力トランジスタのゲート電極に接続された複数の容量素子、及び、複数の容量素子の各他端間に接続された複数のスイッチ素子を有する、
    請求項２に記載の撮像装置。
  6. 　複数の容量素子のうち、基準電位ノード側の容量素子の他端と基準電位ノードとの間にもスイッチ素子が設けられている、
    請求項５に記載の撮像装置。
  7. 　所定の参照信号は、所定の傾斜を持って線形に変化する傾斜状波形の電圧である、
    請求項１に記載の撮像装置。
  8. 　比較器は、信号線の電圧と傾斜状波形の電圧とを比較する、
    請求項７に記載の撮像装置。
  9. 　傾斜状波形の電圧は、第１の容量部及び第２の容量部による容量分圧によって振幅が減衰する、
    請求項８に記載の撮像装置。
  10. 　傾斜状波形の電圧を生成する参照信号生成部を備え、
    　参照信号生成部は、容量分圧によって減衰した後の振幅が所望の振幅になるように、傾斜状波形の電圧の振幅をあらかじめ大きく設定する、
    請求項９に記載の撮像装置。
  11. 　傾斜状波形の電圧の振幅を調整することによって、アナログ－デジタル変換器のアナログゲインを制御するアナログゲイン制御部を備える、
    請求項７に記載の撮像装置。
  12. 　アナログゲイン制御部は、傾斜状波形の電圧の振幅、及び、第１の容量部及び第２の容量部の容量値の制御を行う、
    請求項１１に記載の撮像装置。
  13. 　負荷電流源は、入力側負荷電流源及び出力側負荷電流源から成り、
    　入力トランジスタは、信号線と入力側負荷電流源との間に接続されており、
    　比較器は、信号線と出力側負荷電流源との間に接続され、入力トランジスタの出力をゲート入力とする出力トランジスタを有する、
    請求項１に記載の撮像装置。
  14. 　比較器は、入力トランジスタと入力側負荷電流源との間に接続された入力側カスコード接続トランジスタ、及び、出力トランジスタと出力側負荷電流源との間に接続された出力側カスコード接続トランジスタを有する、
    請求項１３に記載の撮像装置。
  15. 　前記比較部は、
    　　ソース電極が前記入力トランジスタのソース電極に接続され、ゲート電極が前記入力トランジスタのドレイン電極に接続された出力トランジスタと、
    　　ドレイン電極が前記入力トランジスタの前記ソース電極に接続され、ソース電極が前記入力トランジスタの前記ドレイン電極に接続されたクランプトランジスタと、
    　　一端が前記クランプトランジスタのゲート電極と接続され、他端が前記入力トランジスタの前記ドレイン電極と接続された第３の容量部と、
    　　をさらに含む、
    　請求項１に記載の撮像装置。
  16. 　前記比較部は、
    　　ソース電極が前記入力トランジスタのソース電極に接続され、ゲート電極が前記入力トランジスタのドレイン電極に接続された出力トランジスタと、
    　　ドレイン電極が前記入力トランジスタの前記ソース電極に接続され、ソース電極が前記出力トランジスタの前記ドレイン電極に接続されたクランプトランジスタと、
    　　一端が前記クランプトランジスタのゲート電極と接続され、他端が前記出力トランジスタの前記ドレイン電極と接続された第３の容量部と、
    　　をさらに含む、
    　請求項１に記載の撮像装置。
  17. 　前記第３の容量部の容量値は、前記比較器を含むアナログ－デジタル変換器のアナログゲインに応じて変動する、
    　請求項１５に記載の撮像装置。
  18. 　画素電源のノイズに応じた補正電圧を、参照信号生成部で生成された参照信号に重畳するノイズ補正回路を備え、
    　ノイズ補正回路は、第１の容量部及び第２の容量部の各容量値の切り替えに応じて、補正電圧を生成するためのゲインを切り替える、
    請求項１に記載の撮像装置。
  19. 　ノイズ補正回路は、画素内で使用する参照電圧に乗るノイズ補正電圧を、参照信号生成部で生成された参照信号に重畳する、
    請求項１８に記載の撮像装置。
  20. 　アナログ－デジタル変換器のアナログゲインを制御する際に、参照信号生成部で参照信号を生成するに当たっての参照信号設定信号、及び、複数のスイッチ素子を切り替えるに当たってのスイッチ設定信号を設定する制御部を備える、
    請求項４に記載の撮像装置。
  21. 　アナログ－デジタル変換器によるアナログ－デジタル変換後のデータに基づいて照度データを生成するロジック回路部を備える、
    請求項２０に記載の撮像装置。
  22. 　制御部は、ロジック回路部で生成される照度データに基づいて、参照信号設定信号及びスイッチ設定信号を設定する、
    請求項２１に記載の撮像装置。
  23. 　負荷電流源、
    　画素から読み出された信号を伝送する信号線と負荷電流源との間に接続された入力トランジスタを有する比較器、
    　入力トランジスタのゲート電極に所定の参照信号を入力する第１の容量部、及び、
    　入力トランジスタのゲート電極と基準電位ノードとの間に接続された第２の容量部、
    を備える撮像装置を有する電子機器。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024024334A1 (ja) * 2022-07-25 2024-02-01 ソニーセミコンダクタソリューションズ株式会社 バッファ回路及び撮像装置
WO2024199997A1 (en) * 2023-03-30 2024-10-03 Sony Semiconductor Solutions Corporation Image sensor assembly with data signal line for intensity readout

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021117369A (ja) * 2020-01-27 2021-08-10 ソニーセミコンダクタソリューションズ株式会社 表示装置
JP7419309B2 (ja) * 2021-09-08 2024-01-22 キヤノン株式会社 固体撮像装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014156028A1 (ja) * 2013-03-29 2014-10-02 パナソニック株式会社 固体撮像装置及び撮像装置
JP2015231096A (ja) * 2014-06-04 2015-12-21 ソニー株式会社 イメージセンサ、電子機器、ａｄ変換装置、及び、駆動方法
US20180103222A1 (en) * 2016-10-06 2018-04-12 Semiconductor Components Industries, Llc Image pixels with in-column comparators

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5552858B2 (ja) * 2010-03-26 2014-07-16 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
JP6057931B2 (ja) * 2014-02-10 2017-01-11 キヤノン株式会社 光電変換装置及びそれを用いた撮像システム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014156028A1 (ja) * 2013-03-29 2014-10-02 パナソニック株式会社 固体撮像装置及び撮像装置
JP2015231096A (ja) * 2014-06-04 2015-12-21 ソニー株式会社 イメージセンサ、電子機器、ａｄ変換装置、及び、駆動方法
US20180103222A1 (en) * 2016-10-06 2018-04-12 Semiconductor Components Industries, Llc Image pixels with in-column comparators

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024024334A1 (ja) * 2022-07-25 2024-02-01 ソニーセミコンダクタソリューションズ株式会社 バッファ回路及び撮像装置
WO2024199997A1 (en) * 2023-03-30 2024-10-03 Sony Semiconductor Solutions Corporation Image sensor assembly with data signal line for intensity readout

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