JP2015231096A - イメージセンサ、電子機器、ａｄ変換装置、及び、駆動方法 - Google Patents

イメージセンサ、電子機器、ａｄ変換装置、及び、駆動方法 Download PDF

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    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Abstract

【課題】ノイズを低減する。【解決手段】増幅部は、レベルが変化する参照信号を、1倍以上のK倍の増幅率で増幅した増幅参照信号を出力する。減衰部は、増幅参照信号を、1/K倍の減衰率で減衰し、減衰参照信号を出力する。AD変換部は、画素から出力される電気信号と、減衰参照信号とを比較することにより、電気信号のAD(Analog to Digital)変換を行う。本技術は、例えば、画素から出力される電気信号のAD変換を行う場合等に適用することができる。【選択図】図９

Description

本技術は、イメージセンサ、電子機器、AD変換装置、及び、駆動方法に関し、特に、例えば、ノイズを低減することができるようにするイメージセンサ、電子機器、AD変換装置、及び、駆動方法に関する。
近年、ディジタルビデオカメラやディジタルスチルカメラ等のディジタルカメラでは、画像を撮像する固体撮像装置として、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサが用いられる。
CMOSイメージセンサのアナログフロントエンドでは、画素から得られる電気信号と比較する参照信号を、複数のADC(Analog to Digital Converter)で共有し、１水平ラインの画素等の複数の画素から得られる電気信号のAD変換を並列で行う並列AD変換が行われる（例えば、特許文献１を参照）。
特許第4,470,700号明細書
列並列AD変換では、例えば、１水平ラインの画素から得られる電気信号のAD変換を行う複数のADCにおいて、参照信号が共有される。そのため、参照信号に含まれるノイズ（ランダムノイズ）が、画素から得られる電気信号に含まれるノイズ（ランダムノイズ）に対して、十分小さくないと、CMOSイメージセンサから得られる画像において、水平ライン方向に相関がある横筋状のノイズが目視することができる程度に現れ、画質が劣化する。
かかる画質の劣化を防止するためには、参照信号のノイズ（参照信号に含まれるノイズ）を、画素から得られる電気信号のノイズ（電気信号に含まれるノイズ）よりも１桁程度小さくする必要がある。
しかしながら、近年、画素から得られる電気信号のノイズは、数e-程度に著しく改善されており（eは、電気素量を表す）、参照信号に許されるノイズに要求される仕様は厳しくなっている。
本技術は、このような状況に鑑みてなされたものであり、参照信号のノイズを低減することができるようにするものである。
本技術のイメージセンサは、光電変換を行う光電変換素子を有し、電気信号を出力する画素と、レベルが変化する参照信号を出力する参照信号出力部と、前記参照信号を、1倍以上のK倍の増幅率で増幅した増幅参照信号を出力する増幅部と、前記増幅参照信号を、1/K倍の減衰率で減衰し、減衰参照信号を出力する減衰部と、前記画素から出力される前記電気信号と、前記減衰参照信号とを比較することにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部とを含むイメージセンサである。
本技術のイメージセンサの駆動方法は、光電変換を行う光電変換素子を有し、電気信号を出力する画素と、レベルが変化する参照信号を出力する参照信号出力部とを含むイメージセンサが、前記参照信号を、1倍以上のK倍の増幅率で増幅した増幅参照信号を出力し、前記増幅参照信号を、1/K倍の減衰率で減衰し、減衰参照信号を出力し、前記画素から出力される前記電気信号と、前記減衰参照信号とを比較することにより、前記電気信号のAD(Analog to Digital)変換を行うステップを含む駆動方法である。
本技術の電子機器は、光を集光する光学系と、光を受光し、画像を撮像するイメージセンサとを含み、前記イメージセンサは、光電変換を行う光電変換素子を有し、電気信号を出力する画素と、レベルが変化する参照信号を出力する参照信号出力部と、前記参照信号を、1倍以上のK倍の増幅率で増幅した増幅参照信号を出力する増幅部と、前記増幅参照信号を、1/K倍の減衰率で減衰し、減衰参照信号を出力する減衰部と、前記画素から出力される前記電気信号と、前記減衰参照信号とを比較することにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部とを含む電子機器である。
本技術のAD変換装置は、レベルが変化する参照信号を出力する参照信号出力部と、前記参照信号を、1倍以上のK倍の増幅率で増幅した増幅参照信号を出力する増幅部と、前記増幅参照信号を、1/K倍の減衰率で減衰し、減衰参照信号を出力する減衰部と、電気信号と、前記減衰参照信号とを比較するコンパレータとを含むAD変換装置である。
本技術においては、前記参照信号を、1倍以上のK倍の増幅率で増幅した増幅参照信号が出力され、前記増幅参照信号が、1/K倍の減衰率で減衰されて、減衰参照信号が出力される。そして、前記電気信号と、前記減衰参照信号とを比較することにより、前記電気信号のAD変換が行われる。
なお、イメージセンサやAD変換装置は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
本技術によれば、参照信号のノイズを低減することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。 イメージセンサ２の構成例を示すブロック図である。 画素１１ｍ，ｎの構成例を示す回路図である。 ADC３１ｎの構成例を示すブロック図である。 コンパレータ６１ｎの構成例を示すブロック図である。 VSL信号と参照信号との例を示す波形図である。 参照信号に含まれるノイズを説明する図である。 参照信号に含まれるノイズを説明する図である。 参照信号ノイズRN_REFを低減する列並列AD変換部２２の第１の構成例を示すブロック図である。 参照信号ノイズRN_REFを低減する列並列AD変換部２２の第２の構成例を示すブロック図である。 列並列AD変換部２２の動作の例を説明するフローチャートである。 減衰部１１１ｎの構成例を示す回路図である。 参照信号出力部３３の第１の構成例を示す回路図である。 参照信号出力部３３の第２の構成例を示す回路図である。 参照信号、増幅参照信号、及び、減衰参照信号の例を示す波形図である。 ディジタルカメラに設定されたISO感度と、増幅減衰パラメータKとの関係の例を示す図である。 ISO感度に応じて、増幅減衰パラメータKを設定する処理の例を説明するフローチャートである。 コンピュータの一実施の形態の構成例を示すブロック図である。
＜本技術を適用したディジタルカメラの一実施の形態＞
図１は、本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
なお、ディジタルカメラは、静止画、及び、動画のいずれも撮像することができる。
図１において、ディジタルカメラは、光学系１、イメージセンサ２、メモリ３、信号処理部４、出力部５、及び、制御部６を有する。
光学系１は、例えば、図示せぬズームレンズや、フォーカスレンズ、絞り等を有し、外部からの光を、イメージセンサ２に入射させる。
イメージセンサ２は、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサであり、光学系１からの入射光を受光し、光電変換を行って、光学系１からの入射光に対応する画像データを出力する。
メモリ３は、イメージセンサ２が出力する画像データを一時記憶する。
信号処理部４は、メモリ３に記憶された画像データを用いた信号処理としての、例えば、ノイズの除去や、ホワイトバランスの調整等の処理を行い、出力部５に供給する。
出力部５は、信号処理部４からの画像データを出力する。
すなわち、出力部５は、例えば、液晶等で構成されるディスプレイ（図示せず）を有し、信号処理部４からの画像データに対応する画像を、いわゆるスルー画として表示する。
また、出力部５は、例えば、半導体メモリや、磁気ディスク、光ディスク等の記録媒体を駆動するドライバ（図示せず）を有し、信号処理部４からの画像データを記録媒体に記録する。
制御部６は、ユーザの操作等に従い、ディジタルカメラを構成する各ブロックを制御する。
以上のように構成されるディジタルカメラでは、イメージセンサ２が、光学系１からの入射光を受光し、その入射光に応じて、画像データを出力する。
イメージセンサ２が出力する画像データは、メモリ３に供給されて記憶される。メモリ３に記憶された画像データについては、信号処理部４による信号処理が施され、その結果得られる画像データは、出力部５に供給されて出力される。
＜イメージセンサ２の構成例＞
図２は、図１のイメージセンサ２の構成例を示すブロック図である。
図２において、イメージセンサ２は、画素アレイ１０、制御部２０、画素駆動部２１、列並列AD変換部２２、及び、出力部２３を有する。
画素アレイ１０は、光電変換を行うM×N個（M及びNは、1以上の整数）の画素１１１，１，１１１，２，・・・，１１１，Ｎ，１１２，１，１１２，２，・・・，１１２，Ｎ，・・・，１１Ｍ，１，１１Ｍ，２，・・・，１１Ｍ，Ｎを有し、画像を撮像する撮像部（撮像素子）として機能する。
M×N個の画素１１１，１ないし１１Ｍ，Ｎは、２次元平面上に、M行N列の行列（格子）状に配置されている。
画素アレイ１０の、（上から）m行目（m＝1,2,・・・,M）の行方向（横方向）に並ぶN個の画素１１ｍ，１ないし１１ｍ，Ｎには、行方向に延びる画素制御線４１ｍが接続されている。
また、（左から）n列目（n＝1,2,・・・,N）の列方向（縦方向）に並ぶM個の画素１１１，ｎないし１１Ｍ，ｎには、列方向に延びるVSL(Vertical Signal Line)４２ｎが接続されている。
画素１１ｍ，ｎは、そこに入射する光（入射光）の光電変換を行う。さらに、画素１１ｍ，ｎは、光電変換によって得られる電荷に対応する電圧（電気信号）を、画素駆動部２１からの、画素制御線４１ｍを介しての制御に従い、電流源４３ｎが接続されたVSL４２ｎ上に出力する。
なお、画素１１ｍ，ｎは、例えば、ベイヤ配列等の色フィルタ（図示せず）を介して入射する所定の色の光の光電変換を行うことができる。
制御部２０は、画素駆動部２１や、列並列AD変換部２２（を構成するオートゼロ制御部３２や、参照信号出力部３３等）、その他の必要なブロックを、所定のロジック等に従って制御する。
画素駆動部２１は、制御部２０の制御に従い、画素制御線４１ｍを介して、その画素制御線４１ｍに接続されている画素１１ｍ，１ないし１１ｍ，Ｎを制御（駆動）する。
列並列AD変換部２２は、一行に並ぶ画素１１ｍ，１ないし１１ｍ，Ｎそれぞれと、VSL４２１ないし４２Ｎを介して接続されており、したがって、画素１１ｍ，ｎがVSL４２ｎ上に出力する電気信号（電圧）（以下、VSL信号ともいう）は、列並列AD変換部２２に供給される。
列並列AD変換部２２は、一行に並ぶ画素１１ｍ，１ないし１１ｍ，Ｎそれぞれから、VSL４２１ないし４２Ｎを介して供給されるVSL信号のAD変換を、並列で行う列並列AD変換装置であり、AD変換の結果得られるディジタルデータを、画素１１ｍ，１ないし１１ｍ，Ｎの画素値（画素データ）として、出力部２３に供給する。
ここで、列並列AD変換部２２は、一行に並ぶN個の画素１１ｍ，１ないし１１ｍ，Ｎすべての電気信号のAD変換を、並列で行う他、そのN個の画素１１ｍ，１ないし１１ｍ，Ｎのうちの、N個未満の1個以上の画素の電気信号のAD変換を、並列で行うことができる。
但し、以下では、説明を簡単にするため、列並列AD変換部２２は、一行に並ぶN個の画素１１ｍ，１ないし１１ｍ，ＮすべてのVSL信号のAD変換を、並列で行うこととする。
列並列AD変換部２２は、一行に並ぶN個の画素１１ｍ，１ないし１１ｍ，ＮすべてのVSL信号のAD変換を、並列で行うために、N個のADC(Analog to Digital Converter)３１１ないし３１Ｎを有する。
さらに、列並列AD変換部２２は、オートゼロ制御部３２、参照信号出力部３３、及び、クロック出力部３４を有する。
オートゼロ制御部３２は、ADC３１ｎが有する、後述するコンパレータ６１ｎのオートゼロ処理を制御するための信号であるオートゼロパルスを、オートゼロ制御線３２Ａを介して、ADC３１１ないし３１Ｎに供給（出力）する。
参照信号出力部３３は、例えば、DAC(Digital to Analog Converter)で構成され、ランプ(ramp)信号のような一定の傾きで、所定の初期値から所定の最終値までレベル（電圧）が変化する期間を有する参照信号を、参照信号線３３Ａを介して、ADC３１１ないし３１Ｎに供給（出力）する。
クロック出力部３４は、所定の周波数のクロックを、クロック線３４Ａを介して、ADC３１１ないし３１Ｎに供給（出力）する。
ADC３１ｎは、VSL４１ｎに接続されており、したがって、ADC３１ｎには、画素１１ｍ，ｎがVSL４１ｎ上に出力するVSL信号（電気信号）が供給される。
ADC３１ｎは、画素１１ｍ，ｎが出力するVSL信号のAD変換を、参照信号出力部３３からの参照信号、及び、クロック出力部３４からのクロックを用いて行い、さらに、CDS(Correlated Double Sampling)を行って、画素値としてのディジタルデータを求める。
ここで、ADC３１ｎは、画素１１ｍ，ｎのVSL信号と、参照信号出力部３３からの参照信号とを比較し、画素１１ｍ，ｎのVSL信号と参照信号とのレベルが一致するまでの（VSL信号と参照信号との大小関係が逆転するまでの）、参照信号のレベルの変化に要する時間をカウントすることにより、画素１１ｍ，ｎのVSL信号のAD変換を行う。
ADC３１ｎにおいて、画素１１ｍ，ｎのVSL信号と参照信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間のカウントは、クロック出力部３４からのクロックをカウントすることにより行われる。
また、N個のADC３１１ないし３１Ｎには、画素アレイ１０の第1行ないし第M行の各行のN個の画素１１ｍ，１ないし１１ｍ，ＮのVSL信号が、例えば、第1行から順次供給され、そのVSL信号のAD変換、及び、CDSが、行単位で行われる。
出力部２３は、画素値を読み出す列nを選択し、その列nのADC３１ｎから、そのADC３１ｎで求められた画素１１ｍ，ｎのAD変換（及びCDS）の結果を、画素値として読み出し、外部（本実施の形態では、メモリ３（図１））に出力する。
なお、ここでは、ADC３１ｎにおいて、AD変換の他、CDSを行うこととしたが、ADC３１ｎでは、AD変換のみを行い、CDSは、出力部２３で行うことが可能である。
また、以下では、CDSについては、適宜、説明を省略する。
＜画素１１ｍ，ｎの構成例＞
図３は、図２の画素１１ｍ，ｎの構成例を示す回路図である。
図３において、画素１１ｍ，ｎは、PD５１、並びに、４個のNMOS(negative channel MOS)のFET(Field Effect Transistor)５２，５４，５５、及び、５６を有する。
また、画素１１ｍ，ｎにおいては、FET５２のドレイン、FET５４のソース、及び、FET５５のゲートが接続されており、その接続点には、電荷を電圧に変換するためのFD(Floating Diffusion)（容量）５３が形成されている。
PD５１は、光電変換を行う光電変換素子の一例であり、入射光を受光して、その入射光に対応する電荷をチャージすることにより、光電変換を行う。
PD５１のアノードはグランド(ground)に接続され（接地され）、PD５１のカソードは、FET５２のソースに接続されている。
FET５２は、PD５１にチャージされた電荷を、PD５１からFD５３に転送するためのFETであり、以下、転送Tr５２ともいう。
転送Tr５２のソースは、PD５１のカソードに接続され、転送Tr５２のドレインは、FD５３を介して、FET５４のソースに接続されている。
また、転送Tr５２のゲートは、画素制御線４１ｍに接続されており、転送Tr５２のゲートには、画素制御線４１ｍを介して、転送パルスTRGが供給される。
ここで、画素駆動部２１（図２）が、画素制御線４１ｍを介して、画素１１ｍ，ｎを駆動（制御）するために、画素制御線４１ｍに流す制御信号には、転送パルスTRGの他、後述するリセットパルスRST、及び、選択パルスSELがある。
FD５３は、転送Tr５２のドレイン、FET５４のソース、及び、FET５５のゲートの接続点に形成された、コンデンサの如く電荷を電圧に変換する領域である。
FET５４は、FD５３にチャージされた電荷（電圧（電位））をリセットするためのFETであり、以下、リセットTr５４ともいう。
リセットTr５４のドレインは、電源Vddに接続されている。
また、リセットTr５４のゲートは、画素制御線４１ｍに接続されており、リセットTr５４のゲートには、画素制御線４１ｍを介して、リセットパルスRSTが供給される。
FET５５は、FD５３の電圧をバッファするためのFETであり、以下、増幅Tr５５ともいう。
増幅Tr５５のゲートは、FD５３に接続され、増幅Tr５５のドレインは、電源Vddに接続されている。また、増幅Tr５５のソースは、FET５６のドレインに接続されている。
FET５６は、VSL４２ｎへの電気信号（VSL信号）の出力を選択するためのFETであり、以下、選択Tr５６ともいう。
選択Tr５６のソースは、VSL４２ｎに接続されている。
また、選択Tr５６のゲートは、画素制御線４１ｍに接続されており、選択Tr５６のゲートには、画素制御線４１ｍを介して、選択パルスSELが供給される。
ここで、増幅Tr５５のソースが、選択Tr５６、及び、VSL４２ｎを介して電流源４３ｎに接続されることで、増幅Tr５５及び電流源４３ｎによって、SF(Source Follower)（の回路）が構成されており、したがって、FD５３は、SFを介して、VSL４２ｎに接続されている。
なお、画素１１ｍ，ｎは、選択Tr５６なしで構成することができる。
また、画素１１ｍ，ｎの構成としては、FD５３ないし選択Tr５６を、複数のPD５１及び転送Tr５２で共有する共有画素の構成を採用することができる。
以上のように構成される画素１１ｍ，ｎでは、PD５１は、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷のチャージを開始する。なお、ここでは、説明を簡単にするために、選択パルスSELはHレベルになっており、選択Tr５６はオン状態であることとする。
PD５１での電荷のチャージが開始されてから、所定の時間（露光時間）が経過すると、画素駆動部２１（図２）は、転送パルスTRGを、一時的に、（L(Low)レベルから）H(High)レベルにする。
転送パルスTRGが一時的にHレベルになることにより、転送Tr５２は、一時的に、オン状態になる。
転送Tr５２がオン状態になると、PD５１にチャージされた電荷は、転送Tr５２を介して、FD５３に転送されてチャージされる。
画素駆動部２１は、転送パルスTRGを一時的にHレベルにする前に、リセットパルスRSTを、一時的に、Hレベルにし、これにより、リセットTr５４を、一時的に、オン状態にする。
リセットTr５４がオン状態になることにより、FD５３は、リセットTr５４を介して、電源Vddに接続され、FD５３にある電荷は、リセットTr５４を介して、電源Vddに掃き出されてリセットされる。
ここで、以上のように、FD５３が、電源Vddに接続され、FD５３にある電荷がリセットされることが、画素１１ｍ，ｎのリセットである。
FD５３の電荷のリセット後、画素駆動部２１は、上述のように、転送パルスTRGを、一時的に、Hレベルにし、これにより、転送Tr５２は、一時的に、オン状態になる。
転送Tr５２がオン状態になることにより、PD５１にチャージされた電荷は、転送Tr５２を介して、リセット後のFD５３に転送されてチャージされる。
FD５３にチャージされた電荷に対応する電圧（電位）は、増幅Tr５５及び選択Tr５６を介して、VSL信号として、VSL４２ｎ上に出力される。
VSL４２ｎに接続されているADC３１ｎ（図２）では、画素１１ｍ，ｎのリセットが行われた直後のVSL信号であるリセットレベルがAD変換される。
さらに、ADC３１ｎでは、転送Tr５２が一時的にオン状態になった後のVSL信号（PD５１にチャージされ、FD５３に転送された電荷に対応する電圧）である信号レベル（リセットレベルと、画素値となるレベルとを含む）がAD変換される。
そして、ADC３１ｎでは、リセットレベルのAD変換結果（以下、リセットレベルAD値ともいう）と、信号レベルのAD変換結果（以下、信号レベルAD値ともいう）との差分を、画素値として求めるCDSが行われる。
＜ADC３１ｎの第１の構成例＞
図４は、図２のADC３１ｎの構成例を示すブロック図である。
ADC３１ｎは、コンパレータ６１ｎ、及び、カウンタ６２ｎを有し、参照信号比較型のAD変換、及び、CDSを行う。
コンパレータ６１ｎは、反転入力端子(-)、及び、非反転入力端子(+)の２つの入力端子を有する。
コンパレータ６１ｎの２つの入力端子のうちの一方の入力端子である反転入力端子(-)には、参照信号出力部３３からの参照信号、及び、画素１１ｍ，ｎのVSL信号（リセットレベル、信号レベル）のうちの一方である、例えば、参照信号が供給される。コンパレータ６１ｎの２つの入力端子のうちの他方の入力端子である非反転入力端子(+)には、参照信号出力部３３からの参照信号、及び、画素１１ｍ，ｎのVSL信号のうちの他方である、例えば、VSL信号が供給される。
コンパレータ６１ｎは、反転入力端子に供給される参照信号と、非反転入力端子に供給されるVSL信号とを比較し、その比較結果を出力する。
すなわち、コンパレータ６１ｎは、反転入力端子に供給される参照信号が、非反転入力端子に供給されるVSL信号よりも大である場合、H及びLレベルのうちの一方である、例えば、Lレベルを出力する。
また、コンパレータ６１ｎは、非反転入力端子に供給されるVSL信号が、反転入力端子に供給される参照信号の電圧よりも大である場合、H及びLレベルのうちの他方であるHレベルを出力する。
なお、コンパレータ６１ｎには、オートゼロ制御部３２から、オートゼロ制御線３２Ａを介して、オートゼロパルスが供給される。コンパレータ６１ｎでは、オートゼロ制御部３２からのオートゼロパルスに従って、オートゼロ処理が行われる。
ここで、オートゼロ処理では、コンパレータ６１ｎにおいて、そのコンパレータ６１ｎに現に与えられている２つの入力信号、すなわち、コンパレータ６１ｎの反転入力端子に現に供給されている信号と、非反転入力端子に現に供給されている信号とが一致している旨の比較結果が得られるように、コンパレータ６１ｎが設定される。
カウンタ６２ｎには、コンパレータ６１ｎの出力と、クロック出力部３４からのクロックとが供給される。
カウンタ６２ｎは、例えば、参照信号出力部３３からコンパレータ６１ｎに供給される参照信号（のレベル）が変化を開始するタイミングで、クロック出力部３４からのクロックのカウントを開始し、コンパレータ６１ｎの出力が、例えば、LレベルからHレベルになると、すなわち、コンパレータ６１ｎの反転入力端子に供給される参照信号と、非反転入力端子に供給されるVSL信号とのレベルが等しくなると（参照信号とVSL信号との大小関係が逆転すると）、クロック出力部３４からのクロックのカウントを終了する。
そして、カウンタ６２ｎは、クロックのカウント値を、コンパレータ６１ｎの非反転入力端子に供給されるVSL信号のAD変換結果として出力する。
ここで、参照信号出力部３３は、参照信号として、例えば、所定の初期値から所定の最終値まで、一定の割合で電圧が小さくなっていくスロープ（スロープ状の波形）を有する信号を出力する。
この場合、カウンタ６２ｎでは、スロープの開始から、参照信号が、コンパレータ６１ｎの非反転入力端子に供給されるVSL信号に一致する電圧に変化するまでの時間がカウントされ、そのカウントにより得られるカウント値が、コンパレータ６１ｎの非反転入力端子に供給されるVSL信号のAD変換結果とされる。
ADC３１ｎは、画素１１ｍ，ｎからコンパレータ６１ｎの非反転入力端子に供給されるVSL信号としてのリセットレベル、及び、信号レベルのAD変換結果を得る。そして、ADC３１ｎは、信号レベルのAD変換結果（信号レベルAD値）と、リセットレベルのAD変換結果（リセットレベルAD値）との差分を求めるCDSを行い、そのCDSにより得られる差分を、画素１１ｍ，ｎの画素値として出力する。
なお、ADC３１ｎにおいて、CDSは、信号レベルAD値とリセットレベルAD値との差分を求める演算を実際に実行することにより行う他、例えば、カウンタ６２ｎでのクロックのカウントを制御することにより行うことができる。
すなわち、カウンタ６２ｎにおいて、リセットレベルについては、例えば、カウント値を、１ずつデクリメントしながら、クロックをカウントし、信号レベルについては、リセットレベルについてのクロックのカウント値を初期値として、カウント値を、リセットレベルの場合とは逆に、１ずつインクリメントしながら、クロックをカウントすることにより、リセットレベル、及び、信号レベルのAD変換を行いつつ、信号レベル（のAD変換結果）とリセットレベル（のAD変換結果）との差分を求めるCDSを行うことができる。
また、本実施の形態では、参照信号として、一定の割合で小さくなっていくスロープを有するランプ信号を採用するが、参照信号としては、その他、例えば、一定の割合で大きくなっていくスロープを有するランプ信号等を採用することができる。
＜コンパレータ６１ｎの構成例＞
図５は、図４のコンパレータ６１ｎの構成例を示すブロック図である。
コンパレータ６１ｎは、キャパシタ回路７１及び７２、差動アンプ７３、並びに、出力アンプ７４を有する。
キャパシタ回路７１及び７２は、オートゼロ処理に用いられるコンデンサである。
キャパシタ回路７１としてのコンデンサの一端は、差動アンプ７３のFET８１のゲートに接続され、他端は、コンパレータ６１ｎの反転入力端子IN1(-)に接続されている。
キャパシタ回路７２としてのコンデンサの一端は、差動アンプ７３のFET８２のゲートに接続され、他端は、コンパレータ６１ｎの非反転入力端子IN2(+)に接続されている。
キャパシタ回路７１及び７２は、オートゼロ処理において、キャパシタ回路７１を介して、FET８１のゲートに供給される信号と、キャパシタ回路７２を介して、FET８２のゲートに供給される信号とが同一の電圧になるように、電荷をチャージする。
そして、キャパシタ回路７１は、反転入力端子IN1から供給される信号（参照信号）を、オートゼロ処理時にチャージした電荷に対応する電圧だけオフセットして、FET８１のゲートに供給する。キャパシタ回路７２も同様に、非反転入力端子IN2から供給される信号（VSL信号）を、オートゼロ処理時にチャージした電荷に対応する電圧だけオフセットして、FET８２のゲートに供給する。
差動アンプ７３には、反転入力端子IN1、及び、キャパシタ回路７１を介して、参照信号が供給されるとともに、非反転入力端子IN2、及び、キャパシタ回路７２を介して、VSL信号が供給される。
差動アンプ７３は、そこに供給される２つの信号である参照信号とVSL信号とを比較した比較結果を表す比較結果信号を、差動出力として、出力アンプ７４に出力する。すなわち、差動アンプ７３は、参照信号とVSL信号との差に対応する信号を、差動出力として出力する。
出力アンプ７４は、差動アンプ７３が出力する差動出力（比較結果信号）を、後段の回路に適切なレベルで出力するために、その差動出力をバッファリングするバッファとして機能する。
すなわち、出力アンプ７４は、差動アンプ７３が出力する差動出力（比較結果信号）を所定のゲインで増幅し、その増幅の結果得られる信号を、アンプ出力として出力する。
出力アンプ７４のアンプ出力は、参照信号とVSL信号とを比較した比較結果を表す、コンパレータ６１ｎの最終的な出力信号として、カウンタ６２ｎ（図４）に供給される。
カウンタ６２ｎは、上述したように、クロック出力部３４からのクロックをカウントし、コンパレータ６１ｎの出力に応じて、クロックのカウントを終了する。そして、カウンタ６２ｎは、クロックのカウント値を、コンパレータ６１ｎ（の差動アンプ７３）に供給されるVSL信号のAD変換結果として出力する。
ここで、図５において、差動アンプ７３は、FET８１，８２，８３、及び、８４，スイッチ８５及び８６、並びに、電流源８９を有する。
FET８１、及び、FET８２は、NMOS(Negative Channel MOS)のFETであり、それぞれのソースどうしが接続されている。さらに、FET８１及びFET８２のソースどうしの接続点は、一端が接地されている電流源８９の他端に接続されている。FET８１及びFET８２は、いわゆる差動対を構成している。
FET８１のゲートは、キャパシタ回路７１を介して、コンパレータ６１ｎ（差動アンプ７３）の反転入力端子IN1に接続され、FET８２のゲートは、キャパシタ回路７２を介して、コンパレータ６１ｎ（差動アンプ７３）の非反転入力端子IN2に接続されている。
コンパレータ６１ｎは、以上のように、FET８１、及び、FET８２で構成される差動対を入力段に有する。
FET８３及びFET８４は、PMOS(Positive Channel MOS)のFETであり、それぞれのゲートどうしが接続されている。
また、FET８３及びFET８４のソースは、電源Vddに接続され、FET８３及びFET８４のゲートどうしの接続点は、FET８３のドレインに接続されており、したがって、FET８３及びFET８４は、カレントミラーを構成している。
カレントミラーを構成するFET８３及びFET８４のうちの、FET８３のドレインは、FET８１のドレインに接続され、FET８４のドレインは、FET８２のドレインに接続されている。
そして、FET８２及びFET８４のドレインどうしの接続点は、差動アンプ７３の出力端子OUTdに接続されている。
スイッチ８５及びスイッチ８６は、例えば、FET等で構成されるスイッチであり、オートゼロ制御部３２から供給されるオートゼロパルスに応じて、オン又はオフする。
すなわち、スイッチ８５は、オートゼロパルスに応じて、FET８１のゲートとドレインとの間を接続又は切断するようにオン又はオフする。スイッチ８６は、オートゼロパルスに応じて、FET８２のゲートとドレインとの間を接続又は切断するようにオン又はオフする。
図５において、出力アンプ７４は、FET９１，９２、スイッチ９３、及び、コンデンサ９４を有する。
FET９１は、PMOSのFETであり、そのゲートは、差動アンプ７３の出力端子OUTdに接続されている。FET９１のソースは、電源Vddに接続され、ドレインは、FET９２のドレインに接続されている。
FET９２は、NMOSのFETであり、電流源として機能する。FET９２のゲートは、コンデンサ９４の一端に接続され、ソースは、接地されている。
スイッチ９３は、例えば、FET等で構成されるスイッチであり、オートゼロ制御部３２から供給されるオートゼロパルスに応じて、オン又はオフする。
すなわち、スイッチ９３は、オートゼロパルスに応じて、FET９２のゲートとドレインとの間を接続又は切断するようにオン又はオフする。
コンデンサ９４の一端は、FET９２のゲートに接続され、他端は接地されている。
なお、FET９１のドレインとFET９２のドレインとの接続点は、出力アンプ７４の出力端子OUT1に接続されており、FET９１のドレインとFET９２のドレインとの接続点の電圧が、出力端子OUT1から、アンプ出力として出力される。
以上のように構成されるコンパレータ６１ｎでは、差動アンプ７３のFET８１（のドレインからソース）には、FET８１のゲート電圧に対応する電流i1が流れ、FET８２（のドレインからソース）には、FET８２のゲート電圧に対応する電流i2が流れる。
また、カレントミラーを構成するFET８３及びFET８４（のソースからドレイン）には、FET８１に流れる電流i1と同一の電流が流れる。
反転入力端子IN1からキャパシタ回路７１を介してFET８１のゲートに印加される電圧（FET８１のゲート電圧）が、非反転入力端子IN2からキャパシタ回路７２を介してFET８２のゲートに印加される電圧（FET８２のゲート電圧）よりも大である場合には、FET８１に流れる電流i1が、FET８２に流れる電流i2よりも大になる。
この場合、FET８４には、FET８１に流れる電流i1と同一の電流が流れるが、FET８４と接続しているFET８２に流れる電流i2は、電流i1よりも小さい電流であるため、FET８２では、電流i2を増大させようとして、ドレインソース間電圧が大になる。
その結果、FET８２と８４との接続点である出力端子OUTdの差動出力は、Hレベルになる。
一方、FET８２のゲート電圧が、FET８１のゲート電圧よりも大である場合には、FET８２に流れる電流i2が、FET８１に流れる電流i1よりも大になる。
この場合、FET８４には、FET８１に流れる電流i1と同一の電流が流れるが、FET８４と接続しているFET８２に流れる電流i2は、電流i1よりも大きい電流であるため、FET８２では、電流i2を減少させようとして、ドレインソース間電圧が小になる。
その結果、FET８２と８４との接続点である出力端子OUTdの差動出力は、Lレベルになる。
出力端子OUTdの差動出力は、出力アンプ７４のFET９１のゲートに供給される。
出力アンプ７４では、FET９２は、電流源として機能し、FET９１のゲートに供給される差動出力がHレベルである場合には、FET９１はオフになる。
FET９１がオフである場合、FET９１のドレインは、Lレベルとなり、したがって、出力端子OUT1のアンプ出力は、Lレベルになる。
一方、FET９１のゲートに供給される差動出力がLレベルである場合には、FET９１はオンになる。
FET９１がオンである場合、FET９１のドレインは、Hレベルとなり、したがって、出力端子OUT1のアンプ出力は、Hレベルになる。
以上から、反転入力端子IN1に供給される参照信号が、非反転入力端子IN2に供給されるVSL信号よりも、電圧が高い場合には、出力端子OUT１のアンプ出力、すなわち、コンパレータ６１ｎの出力は、Lレベルになる。
一方、非反転入力端子IN2に供給されるVSL信号が、反転入力端子IN1に供給される参照信号よりも、電圧が高い場合には、出力端子OUT1のアンプ出力（コンパレータ６１ｎの出力）は、Hレベルになる。
ここで、スイッチ８５，８６、及び、９３は、オートゼロパルスに応じて、オン又はオフになる。
オートゼロパルスは、例えば、一時的に、LレベルからHレベルになるパルスであり、スイッチ８５及び８６は、オートゼロパルスがLレベルのときにオフ状態になり、オートゼロパルスがHレベルのときにオン状態になる。
スイッチ８５及び８６がオン状態になると、FET８１のゲートとドレインとが接続されるとともに、FET８２のゲートとドレインとが接続され、FET８１及び８２のゲート電圧は、同一になる。
したがって、オートゼロパルスがHレベルになったとき、反転入力端子IN1からキャパシタ回路７１を介してFET８１のゲートに印加される電圧（FET８１のゲート電圧）と、非反転入力端子IN2からキャパシタ回路７２を介してFET８２のゲートに印加される電圧（FET８２のゲート電圧）とが一致するように、キャパシタ回路７１及び７２には、電荷がチャージされる。
そして、オートゼロパルスがLレベルになると、FET８１のゲートとドレインとの接続が切断されるとともに、FET８２のゲートとドレインとの接続が切断される。そして、キャパシタ回路７１及び７２では、オートゼロパルスがHレベルになっていたときにチャージされた電荷が維持される。
その結果、コンパレータ６１ｎ（の差動アンプ７３）は、オートゼロパルスがHレベルになっていたときに（オートゼロパルスが立ち下がるときに）コンパレータ６１ｎに与えられていた２つの入力信号、すなわち、コンパレータ６１ｎの反転入力端子IN1に供給されている参照信号と、非反転入力端子IN2に供給されているVSL信号とが一致している旨の比較結果が得られるように設定される。
以上のようなコンパレータ６１ｎの設定が行われるのが、オートゼロ処理である。
オートゼロ処理によれば、差動アンプ７３、ひいては、コンパレータ６１ｎにおいて、オートゼロ処理時に、コンパレータ６１ｎの反転入力端子IN1に与えられていた電圧と、非反転入力端子IN2に与えられていた電圧とが一致しているということを基準として、反転入力端子IN1に与えられる電圧と、非反転入力端子IN2に与えられる電圧との大小関係を判定することができる。
なお、出力アンプ７４において、スイッチ９３は、スイッチ８５及び８６と同様に、オートゼロパルスがLレベルのときにオフ状態になり、オートゼロパルスがHレベルのときにオン状態になる。
スイッチ９３がオン状態になると、コンデンサ９４が、FET９２のドレイン電圧と等しい電圧にチャージされる。その後、スイッチ９３がオフ状態になると、コンデンサ９４の電圧が、FET９２のゲートに印加され、FET９２は、スイッチ９３がオン状態のときに流れていた電流と同一の電流を流す電流源として機能する。
＜イメージセンサ２の動作＞
図６は、イメージセンサ２（図２）の動作を説明する図である。
なお、図６において、横軸は時間を表し、縦軸は電圧を表す。
図６は、イメージセンサ２において、画素１１ｍ，ｎから、VSL４２ｎを介して、ADC３１ｎのコンパレータ６１ｎの非反転入力端子IN2(+)に供給される電気信号であるVSL信号（の電圧）と、参照信号出力部３２から、参照信号線３３Ａを介して、ADC３１ｎのコンパレータ６１ｎの反転入力端子IN1(-)に供給される参照信号（の電圧）との例を示す波形図である。
なお、図６では、VSL信号、及び、参照信号とともに、転送Tr５２（図３）（のゲート）に与えられる転送パルスTRG、リセットTr５４に与えられるリセットパルスRST、オートゼロ制御部３２からコンパレータ６１ｎ（図５）のスイッチ８５，８６、及び、９３に与えられるオートゼロパルス、差動アンプ７３（図５）の出力端子OUTdの差動出力、並びに、出力アンプ７４の出力端子OUT1のアンプ出力をも、図示してある。
また、図６において、VSL信号は、（VSL４２ｎ上の電圧そのものではなく、）コンパレータ６１ｎ（図５）のFET８１のゲートに印加される電圧を示しており、参照信号は、（参照信号線３４Ａ上の電圧そのものではなく、）コンパレータ６１ｎのFET８２のゲートに印加される電圧を示している。後述する図においても、同様である。
イメージセンサ２では、リセットパルスRSTが一時的にHレベルにされ、これにより、画素１１ｍ，ｎがリセットされる。
画素１１ｍ，ｎのリセットでは、図３で説明したように、FD５３が、リセットTr５４を介して、電源Vddに接続され、FD５３にある電荷がリセットされるため、画素１１ｍ，ｎが出力するVSL信号、すなわち、画素１１ｍ，ｎにおいて、FD５３から、増幅Tr５５及び選択Tr５６を介して出力されるVSL４２ｎ上のVSL信号の電圧は上昇し、時刻t1において、電源Vddに対応する電圧となる。
VSL信号は、FD５３が電源Vddに接続されている間、電源Vddに対応する電圧を維持し、その後、時刻t2において、リセットパルスRSTがLレベルになると、画素１１ｍ，ｎ内での多少の電荷の移動によって、FD５３に、僅かな電荷が入り込み、その結果、VSL信号は、僅かに降下する。
図６では、リセットパルスRSTがLレベルになった時刻t2から、その後の時刻t3にかけて、画素１１ｍ，ｎ内で生じる電荷の移動によって、VSL信号が、僅かに降下している。
以上のように、画素１１ｍ，ｎのリセット後に生じるVSL信号の降下は、リセットフィードスルーと呼ばれることがある。
画素１１ｍ，ｎのリセット後（又は、リセット中）に、オートゼロ制御部３２において、オートゼロパルスがLレベルからHレベルにされ、これにより、コンパレータ６１ｎ（図４）のオートゼロ処理が開始される。
図６では、リセットフィードスルーが生じた後の時刻t4に、オートゼロパルスがHレベルからLレベルにされ、コンパレータ６１ｎのオードゼロ処理が開始されている。そして、その後、時刻t5において、オートゼロパルスがHレベルからLレベルにされることにより、コンパレータ６１ｎのオートゼロ処理が終了（完了）している。
かかるオートゼロ処理によれば、オートゼロパルスの立ち下がりエッジのタイミングである時刻t5に、コンパレータ６１ｎに与えられているVSL信号と参照信号とが一致しているということを基準として、VSL信号と参照信号との大小関係を判定（比較）することができるように、コンパレータ６１ｎ（差動アンプ７３）が設定される。
図６では、オートゼロ処理は、画素１１ｍ，ｎのリセット後に完了している。
この場合、画素１１ｍ，ｎのリセット中のVSL信号から、リセットフィードスルーだけ下降した電圧と参照信号とが一致しているということを基準として、VSL信号と参照信号との大小関係を判定することができるように、コンパレータ６１ｎが設定される。
その結果、参照信号（の波形）は、画素１１ｍ，ｎのリセット中のVSL信号から、リセットフィードスルーだけ下降した電圧を、いわば基準とする位置に配置されることになる。
参照信号出力部３３（図４）は、オートゼロ処理が完了（終了）した後の時刻t6に、参照信号を、所定の電圧だけ上昇させる。
ここで、オートゼロ処理が終了した後の時刻t6に、参照信号を、所定の電圧だけ上昇させることを、以下、開始オフセットともいう。
また、参照信号出力部３３は、VSL信号のAD変換のために、参照信号の電圧を、一定の割合で小さくしていくが、この、参照信号の電圧が、一定の割合で小さくなっていく参照信号の部分を、スロープともいう。
参照信号出力部３３は、時刻t6において、参照信号を、スロープの方向（参照信号の電圧が変化していく方向）とは逆方向に、所定の電圧だけオフセットさせる開始オフセットを行う。
その後、参照信号出力部３３は、時刻t7から時刻t9までの一定期間、参照信号の電圧を、一定の割合で小さくしていく（下降させていく）。
したがって、時刻t7から時刻t9までの期間の参照信号は、スロープを形成している。
時刻t7から時刻t9までの期間の参照信号のスロープは、VSL信号のうちのリセットレベル（画素１１ｍ，ｎのリセット直後のVSL信号（画素１１ｍ，ｎがリセットされ、リセットフィードスルーによる電圧の降下が生じた後のVSL信号））をAD変換するためのスロープであり、以下、このスロープの期間（時刻t7から時刻t9までの期間）を、P(Preset)相ともいう。また、P相のスロープを、P相スロープともいう。
ここで、コンパレータ６１ｎは、画素１１ｍ，ｎのリセット後のオートゼロ処理によって、そのオートゼロ処理時のVSL信号と参照信号と（の電圧）が一致するように設定されるので、オートゼロ処理が終了した後の時刻t6に、参照信号が、所定の電圧だけ上昇される開始オフセットによれば、参照信号は、VSL信号（リセットレベル）より電圧が大になる。したがって、コンパレータ６１ｎは、P相の開始時刻t7では、参照信号が、VSL信号より大である旨の比較結果を出力する。
すなわち、差動アンプ７３の差動出力はHレベルになり、出力アンプ７４のアンプ出力はLレベルになる。
ADC３１ｎ（図４）のカウンタ６２ｎは、例えば、P相スロープの開始時刻t7から、クロックのカウントを開始する。
P相において、参照信号（の電圧）は小さくなっていき、図６では、P相の時刻t8において、参照信号とリセットレベルとしてのVSL信号とが一致し、参照信号とVSL信号との大小関係が、P相の開始時から逆転する。
その結果、コンパレータ６１ｎが出力する比較結果は、P相の開始時から逆転し、コンパレータ６１ｎは、リセットレベルとしてのVSL信号が、参照信号よりも大である旨の比較結果の出力を開始する。
すなわち、差動アンプ７３の差動出力はLレベルになり、出力アンプ７４のアンプ出力はHレベルになる。
コンパレータ６１ｎが出力する比較結果が逆転すると、すなわち、コンパレータ６１ｎの出力である、出力アンプ７４のアンプ出力がHレベルになると、ADC３１ｎ（図４）のカウンタ６２ｎは、クロックのカウントを終了し、そのときのカウンタ６２ｎのカウント値が、リセットレベルのAD変換結果（リセットレベルAD値）となる。
P相の終了後、イメージセンサ２では、時刻t10からt11までの間、転送パルスTRGがLレベルからHレベルにされ、その結果、画素１１ｍ，ｎ（図３）において、光電変換によってPD５１にチャージされた電荷が、転送Tr５２を介して、FD５３に転送されてチャージされる。
PD５１からFD５３に電荷がチャージされることにより、そのFD５３にチャージされた電荷に対応するVSL信号の電圧は下降し、時刻t11において、転送パルスTRGがHレベルからLレベルになると、PD５１からFD５３への電荷の転送が終了して、VSL信号は、FD５３にチャージされた電荷に対応する信号レベル（電圧）となる。
また、P相の終了後、参照信号出力部３３（図４）は、参照信号を、例えば、P相の開始時と同一の電圧に上昇させる。
以上のように、VSL信号が、FD５３にチャージされた電荷に対応する電圧となることや、参照信号がP相の開始時と同一の電圧に上昇することにより、参照信号とVSL信号との大小関係は、再び逆転する。
その結果、差動アンプ７３の差動出力はHレベルになり、出力アンプ７４のアンプ出力はLレベルになる。
参照信号出力部３３（図４）は、参照信号を、P相の開始時と同一の電圧に上昇させた後、時刻t12から時刻t14までの一定期間（時刻t7から時刻t9までの一定期間と一致している必要はない）、参照信号の電圧を、P相の場合と同一の変化の割合で小さくしていく（下降させていく）。
したがって、時刻t12から時刻t14までの期間の参照信号は、時刻t7から時刻t9までの期間の参照信号と同様に、スロープを形成している。
時刻t12から時刻t14までの期間の参照信号のスロープは、VSL信号のうちの信号レベル（画素１１ｍ，ｎ（図３）において、PD５１からFD５３への電荷の転送が行われた直後のVSL信号）をAD変換するためのスロープであり、以下、このスロープの期間（時刻t12から時刻t14までの期間）を、D(Data)相ともいう。また、D相のスロープを、D相スロープともいう。
ここで、D相の開始時刻t12では、P相の開始時刻t7の場合と同様に、参照信号は、VSL信号の（電圧）より大になる。したがって、コンパレータ６１ｎは、D相の開始時刻t12では、参照信号が、VSL信号より大である旨の比較結果を出力する。
すなわち、差動アンプ７３の差動出力はHレベルになり、出力アンプ７４のアンプ出力はLレベルになる。
ADC３１ｎ（図４）のカウンタ６２ｎは、例えば、D相スロープの開始時刻t12から、クロックのカウントを開始する。
D相において、参照信号（の電圧）は小さくなっていき、図６では、D相の時刻t13において、参照信号と信号レベルとしてのVSL信号とが一致し、参照信号とVSL信号との大小関係が、D相の開始時から逆転する。
その結果、コンパレータ６１ｎが出力する比較結果も、D相の開始時から逆転し、コンパレータ６１ｎは、信号レベルとしてのVSL信号が、参照信号よりも大である旨の比較結果の出力を開始する。
すなわち、差動アンプ７３の差動出力はLレベルになり、出力アンプ７４のアンプ出力はHレベルになる。
コンパレータ６１ｎが出力する比較結果が逆転し、Hレベルとなると、ADC３１ｎ（図４）のカウンタ６２ｎは、クロックのカウントを終了する。そして、そのときのカウンタ６２ｎのカウント値が、信号レベルのAD変換結果（信号レベルAD値）となる。
以上のようにして、P相でリセットレベルAD値が求められるとともに、D相で信号レベルAD値が求められると、イメージセンサ２では、リセットレベルAD値と信号レベルAD値との差分を求めるCDSが行われ、そのCDSの結果得られる差分が、画素値として出力される。
＜参照信号に含まれるノイズ＞
図７及び図８は、参照信号に含まれるノイズを説明する図である。
図７は、図２の列並列AD変換部２２の構成例を示すブロック図である。
なお、図中、図２の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図７では、図２の列並列AD変換部２２を簡略化して図示してある。
すなわち、図７では、オートゼロ制御部３２、オートゼロ制御線３２Ａ、クロック出力部３４、及び、クロック線３４Ａの図示が省略されており、ADC３１ｎ、参照信号出力部３３、及び、参照信号線３３Ａが図示されている。
列並列AD変換部２２では、図７に示すように、例えば、１水平ラインのN個の画素１１ｍ，１ないし１１ｍ，Ｎ等の複数の画素から得られるVSL信号のAD変換を行う複数であるN個のADC３１１ないし３１Ｎにおいて、参照信号出力部３３が出力する参照信号が共有される。
すなわち、N個のADC３１１ないし３１Ｎでは、参照信号出力部３３から参照信号線３３Ａを介して供給される参照信号を共通して用いて、１水平ラインのN個の画素１１ｍ，１ないし１１ｍ，ＮからVSL４２１ないし４２Ｎを介して供給されるVSL信号のAD変換が、それぞれ行われる。
そのため、参照信号に含まれるノイズ（ランダムノイズ）が、画素１１ｍ，ｎから得られるVSL信号に含まれるノイズ（ランダムノイズ）に対して、十分小さくない場合には、イメージセンサ２から得られる画像において、水平ライン方向に相関がある横筋状のノイズが目視することができる程度に現れ、画質が劣化する。
図８は、列並列AD変換部２２に関係するノイズを模式的に表した列並列AD変換部２２の構成例を示すブロック図である。
なお、図８において、図７と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
また、図８でも、図７の同様に、列並列AD変換部２２を簡略化して図示してある。
図８において、RN_REFは、参照信号出力部３３からADC３１１ないし３１Ｎに供給される参照信号に含まれるノイズ（以下、参照信号ノイズともいう）を表し、RN_SIG(n)は、ｎ列目の画素１１ｍ，ｎからADC３１ｎに供給されるVSL信号に含まれるノイズ（以下、画素ノイズともいう）を表す。
なお、あるn列目の画素ノイズRN_SIG(n)と他のn'列目の画素ノイズRN_SIG(n')との間に、相関はない。
図８に示すように、ADC３１ｎには、参照信号ノイズRN_REFを含む参照信号と、画素ノイズRN_SIG(n)を含むVSL信号とが供給される。そして、ADC３１ｎでは、参照信号を用いて、VSL信号のAD変換が行われる。
イメージセンサ２から得られる画像に生じる、上述したような横筋状のノイズを目立たなくするには、一般に、参照信号ノイズRN_REFのレベルを、画素ノイズRN_SIG(n)のレベルよりも１桁程度小さくする必要がある。
参照信号は、例えば、1チップで構成されるイメージセンサ２が内蔵する参照信号出力部３３を構成するDACで生成されるため、参照信号に含まれる参照信号ノイズRN_REFについては、DACの出力の熱雑音が支配的になる。
したがって、参照信号ノイズRN_REFを低減する方法としては、DACの出力の熱雑音を低減する方法がある。しかしながら、DACの出力の熱雑音を低減する場合には、DACの消費電流が増加する傾向がある。
また、列並列AD変換部２２では、参照信号出力部３３からADC３１ｎまでの配線経路である参照信号線３３Ａ上で、外乱ノイズ（カップリングノイズ等）が、参照信号に重畳する可能性がある。したがって、参照信号ノイズRN_REFには、DACの出力の熱雑音が支配的なランダムノイズの他、上述のような外乱ノイズが含まれることとがあるが、列並列AD変換部２２については、かかる外乱ノイズに、十分に注意した設計が求められている。
さらに、近年、画素ノイズRN_SIG(n)は、数e-程度に著しく改善されており、参照信号ノイズRN_REFに許されるレベルは厳しくなっている。
＜参照信号ノイズRN_REFを低減する列並列AD変換部２２の第１の構成例＞
図９は、参照信号ノイズRN_REFを低減する列並列AD変換部２２の第１の構成例を示すブロック図である。
なお、図９において、図８と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
また、図９でも、図７の同様に、列並列AD変換部２２を簡略化して図示してある。
図９の列並列AD変換部２２は、ADC３１ｎ、参照信号出力部３３、及び、参照信号線３３Ａを有する点で、図８の場合と共通する。
但し、図９の列並列AD変換部２２は、増幅部１０１、及び、減衰部１０２が新たに設けられている点で、図８の場合と相違する。
図９において、増幅部１０１は、参照信号出力部３３に内蔵されており、増幅部１０１には、（参照信号ノイズRN_REFが重畳される前の）参照信号が供給される。
増幅部１０１は、そこに供給される参照信号をK(>=1)倍の増幅率で増幅し、その増幅後の参照信号である増幅参照信号を、参照信号線３３Ａ上に出力する。
減衰部１０２は、増幅部１０１から参照信号線３３Ａを介して供給される増幅参照信号を、増幅率Kの逆数である1/K倍の減衰率で減衰し、その減衰後の増幅参照信号である減衰参照信号を、参照信号線３３Ａ上に出力する。
ここで、図９では、減衰部１０２は、参照信号線３３ＡがN個のADC３１１ないし３１Ｎに分岐する直前に設けられており、減衰部１０２が参照信号線３３Ａ上に出力する減衰参照信号は、N個のADC３１１ないし３１Ｎに共通に供給される。
したがって、図９では、減衰部１０２は、N個のADC３１１ないし３１Ｎで共有されている。
以上から、図９では、減衰部１０２は、N個のADC３１１ないし３１Ｎで共有することができる参照信号線３３Ａ上の位置であって、N個のADC３１１ないし３１ＮにおいてVSL信号と比較される直前の位置で、増幅参照信号を、減衰参照信号に減衰している、ということができる。
以上のように構成される列並列AD変換部２２では、参照信号出力部３３において、参照信号が生成され、増幅部１０１が、その参照信号を増幅率Kで増幅し、その結果得られる増幅参照信号を、参照信号線３３Ａ上に出力する。
増幅部１０１が参照信号線３３Ａ上に出力した増幅参照信号は、減衰部１０２に供給される。
減衰部１０２は、そこに供給される増幅参照信号を減衰率1/Kで減衰し、その結果得られる減衰参照信号を、参照信号線３３Ａ上に出力する。
減衰部１０２が参照信号線３３Ａ上に出力した減衰参照信号は、N個のADC３１１ないし３１Ｎに共通に供給され、VSL信号のAD変換に用いられる。
すなわち、ADC３１ｎでは、画素１１ｍ，ｎから出力されるVSL信号と、減衰部１０２から供給される減衰参照信号とが比較され、VSL信号と減衰参照信号とが一致するまでの、減衰参照信号の変化に要する時間をカウントすることにより、VSL信号のAD変換が行われる。
＜参照信号ノイズRN_REFを低減する列並列AD変換部２２の第２の構成例＞
図１０は、参照信号ノイズRN_REFを低減する列並列AD変換部２２の第２の構成例を示すブロック図である。
なお、図１０において、図９と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
また、図１０でも、図７の同様に、列並列AD変換部２２を簡略化して図示してある。
図１０の列並列AD変換部２２は、ADC３１ｎ、参照信号出力部３３、参照信号線３３Ａ、及び、増幅部１０１を有する点で、図９の場合と共通する。
但し、図１０の列並列AD変換部２２は、減衰部１０２に代えて、N個の減衰部１１１１ないし１１１Ｎが設けられている点で、図９の場合と相違する。
すなわち、図９では、1個の減衰部１０２が、その1個の減衰部１０２を、N個のADC３１１ないし３１Ｎで共有する形で設けられているが、図１０では、N個の減衰部１１１１ないし１１１Ｎが、各減衰部１１１ｎを、各ADC３１ｎに独立に割り当てる形で設けられている。
減衰部１１１ｎには、増幅部１０１が参照信号線３３Ａ上に出力する増幅参照信号が供給される。
減衰部１１１ｎは、そこに供給される増幅参照信号を、増幅率Kの逆数である1/K倍の減衰率で減衰し、その減衰後の増幅参照信号である減衰参照信号を、ADC３１ｎに供給する。
ここで、図１０では、減衰部１１１ｎは、ADC３１ｎの直前に設けられている。したがって、図１０では、減衰部１１１ｎは、参照信号線３３Ａ上の、ADC３１ｎにおいてVSL信号と比較される直前の位置で、増幅参照信号を、減衰参照信号に減衰している、ということができる。
以上のように構成される列並列AD変換部２２では、参照信号出力部３３において、参照信号が生成され、増幅部１０１が、その参照信号を増幅率Kで増幅し、その結果得られる増幅参照信号を、参照信号線３３Ａ上に出力する。
増幅部１０１が参照信号線３３Ａ上に出力した増幅参照信号は、減衰部１１１１ないし１１１Ｎに供給される。
減衰部１１１ｎは、そこに供給される増幅参照信号を減衰率1/Kで減衰し、その結果得られる減衰参照信号を、ADC３１ｎに供給する。
ADC３１ｎでは、画素１１ｍ，ｎから出力されるVSL信号と、減衰部１１１ｎから供給される減衰参照信号とが比較され、VSL信号と減衰参照信号とが一致するまでの、減衰参照信号の変化に要する時間をカウントすることにより、VSL信号のAD変換が行われる。
＜参照信号ノイズRN_REFを低減する列並列AD変換部２２の動作＞
図１１は、図９及び図１０の列並列AD変換部２２の動作の例を説明するフローチャートである。
ステップＳ１１において、参照信号出力部３３が、参照信号を生成し、増幅部１０１に供給する。
ステップＳ１２において、増幅部１０１が、参照信号出力部３３で生成された参照信号を増幅率Kで増幅し、その結果得られる増幅参照信号を、参照信号線３３Ａ上に出力する。
増幅部１０１が参照信号線３３Ａ上に出力した増幅参照信号は、減衰部１０２、又は、N個の減衰部１１１１ないし１１１Ｎに供給される。
ステップＳ１３において、減衰部１０２、又は、減衰部１１１１ないし１１１Ｎは、そこに供給される増幅参照信号を減衰率1/Kで減衰し、その結果得られる減衰参照信号を、ADC３１１ないし３１Ｎに供給する。
ステップＳ１４において、ADC３１ｎでは、画素１１ｍ，ｎから出力されるVSL信号と、減衰部１０２又は１１１ｎから供給される減衰参照信号とを比較し、VSL信号と減衰参照信号とが一致するまでの、減衰参照信号の変化に要する時間をカウントすることにより、VSL信号のAD変換を行う。
以上のように、図９及び図１０の列並列AD変換部２２では、参照信号を増幅率Kで増幅した増幅参照信号を出力し、その増幅参照信号を、増幅率Kの逆数の減衰率1/Kで減衰し、減衰参照信号を出力するので、（増幅）参照信号に含まれる参照信号ノイズRN_REFを、効率的に低減することができる。
すなわち、参照信号ノイズRN_REFを含まない参照信号をS_REFと、増幅参照信号をS_AMPと、減衰参照信号をS_ATTと、それぞれ表すこととすると、増幅参照信号S_AMPは、参照信号S_REFのK信と、参照信号ノイズRN_REFとを含むので、式S_AMP=K×S_REF+RN_REFで表すことができる。
減衰参照信号S_ATTは、増幅参照信号S_AMPの1/K信であるので、式S_ATT=1/K×S_AMP=S_REF+1/K×RN_REFで表される。
したがって、減衰参照信号S_ATTに含まれる参照信号ノイズについては、元の参照信号ノイズRN_REFの約1/Kに低減することができる。
ここで、この約1/Kのような、減衰参照信号に含まれる参照信号ノイズが、元の参照信号ノイズから低減される割合を、ノイズ減衰率ということとする。
減衰参照信号は、参照信号をK倍した増幅参照信号を1/K倍して得られるので、減衰参照信号のダイナミックレンジとしては、元の参照信号のダイナミックレンジがそのまま維持される。
したがって、ADC３１ｎでは、減衰参照信号を用いてAD変換を行う場合でも、参照信号を用いてAD変換を行う場合と同一のダイナミックレンジで、VSL信号のAD変換を行うことができる。
さらに、上述のように、減衰参照信号のダイナミックレンジとしては、元の参照信号のダイナミックレンジがそのまま維持されるのに対して、減衰参照信号に含まれる参照信号ノイズは、元の参照信号ノイズRN_REFの約1/Kに低減されるので、減衰参照信号については、S/N(Signal to Noise Ratio)を大きく改善することができる。
なお、参照信号を生成する参照信号出力部３３（のDAC）の回路構成によっては、参照信号ノイズRN_REFが、増幅参照信号のダイナミックレンジに依存する場合があり、かかる場合には、回路構成によって、ノイズ減衰率は異なる。
ここで、以下、増幅部１０１の増幅率K、及び、減衰部１０２と１１１ｎの減衰率1/Kを表すKを、増幅減衰パラメータKともいう。
また、参照信号を増幅した増幅参照信号を得て、その増幅参照信号を減衰参照信号に減衰する処理を、増幅減衰処理ともいう。
増幅減衰処理によれば、上述のように、減衰参照信号に含まれる参照信号ノイズが低減されるので、増幅減衰処理には、ノイズ低減機能があるということができる。
＜減衰部１１１ｎの構成例＞
図１２は、図１０の減衰部１１１ｎの構成例を示す回路図である。
減衰部１１１ｎは、例えば、コンデンサを有するスイッチドキャパシタ回路で実現することができる。
減衰部１１１ｎを、コンデンサを有するスイッチドキャパシタ回路で実現する場合、その減衰部１１１ｎとなるスイッチドキャパシタ回路を新たに設けることができる。
なお、図９の減衰部１０２も、減衰部１１１ｎと同様に構成することができる。
また、図１０の減衰部１１１ｎについては、オートゼロ処理に用いられるキャパシタ回路７１を、減衰部１１１ｎとしても機能するように構成することができる。
図１２は、減衰部１１１ｎとしても機能するキャパシタ回路７１の構成例を示している。
図１２では、キャパシタ回路７１は、K個のユニットコンデンサC1,1ないしC1,Kと、K-1個のスイッチ１３１１ないし１３１Ｋ−１とで構成される。
ユニットコンデンサC1,1ないしC1,Kは、オートゼロ処理に用いられるコンデンサ（以下、オートゼロ処理用コンデンサともいう）のうちの、コンパレータ６１ｎの反転入力端子IN1に接続されるコンデンサをK個に分割したコンデンサで、ユニットコンデンサC1,kは、オートゼロ処理用コンデンサの1/Kの容量を有する。
K個のユニットコンデンサC1,1ないしC1,Kの一端は、いずれも、差動アンプ７３（のFET８１のゲート）に接続されている。
また、K個のユニットコンデンサC1,1ないしC1,Kのうちの、1ないしK-1個目のユニットコンデンサC1,1ないしC1,K-1の他端は、スイッチ１３１１ないし１３１Ｋ−１に、それぞれ接続され、K個目のユニットコンデンサC1,Kの他端は、反転入力端子IN1に接続されている。
スイッチ１３１ｋは、k個目のユニットコンデンサC1,kの他端をGND（グランド）、又は、反転入力端子IN1に接続するように切り替えられる。
スイッチ１３１ｋの切り替えは、例えば、制御部６（図１）によるイメージセンサ２の制御に従って行われる。
以上のように構成されるキャパシタ回路７１では、オートゼロ処理が行われるときに、スイッチ１３１１ないし１３１Ｋ−１が、ユニットコンデンサC1,kないしC1,K-1の他端を、GND、又は、反転入力端子IN1に接続するように、それぞれ切り替えられる。
K-1個のスイッチ１３１１ないし１３１Ｋ−１のうちの0個以上のi個のスイッチが、反転入力端子IN1側に切り替えられた場合、減衰率は、(i+1)/Kとなる。
すなわち、例えば、1ないしi個目のi個のスイッチ１３１１ないし１３１ｉが、反転入力端子IN1側に切り替えられた場合、反転入力端子IN1には、増幅参照信号が供給されるが、その増幅参照信号は、i+1ないしK-1個目のK-i-1個のユニットコンデンサC1,i+1ないしC1,K-1と、1ないしi個目のi個のユニットコンデンサC1,1ないしC1,i、及び、K個目のユニットコンデンサC1,Kの合計でi+1個のユニットコンデンサとで分圧されることにより、(i+1)/K倍に減衰される。
図１２では、スイッチ１３１１ないし１３１Ｋ−１のいずれも、GND側に切り替えられており、反転入力端子IN1側に切り替えられているスイッチ１３１ｋの数iは、0個であるので、増幅参照信号は、減衰部１１１ｎとしても機能するキャパシタ回路７１において、1/K倍に減衰される。
以上のように、減衰部１１１ｎとしても機能するキャパシタ回路７１では、スイッチ１３１１ないし１３１Ｋ−１の切り替えによって、増幅参照信号を何倍にするかの減衰率を任意の値に可変に設定することができる。
また、減衰部１１１ｎとしても機能するキャパシタ回路７１によれば、減衰部１１１nとして、別個に新たな回路を設ける必要がないので、回路規模の増大を抑制して、減衰部１１１ｎを実現することができる。
なお、図１２では、キャパシタ回路７１とのバランスから、キャパシタ回路７２を構成するコンデンサについても、キャパシタ回路７１と同様に、オートゼロ処理用コンデンサのうちの、コンパレータ６１ｎの非反転入力端子IN2に接続されるコンデンサを、K個のユニットコンデンサC2,1ないしC2,Kに分割して表してある。
但し、キャパシタ回路７２を構成するコンデンサについては、コンパレータ６１ｎの非反転入力端子IN2に接続されるコンデンサをK個のユニットコンデンサC2,1ないしC2,Kに分割する必要はない。
＜増幅部１０１を有する参照信号出力部３３の第１の構成例＞
図１３は、増幅部１０１を有する参照信号出力部３３の第１の構成例を示す回路図である。
図１３において、参照信号出力部３３は、電流源１４１と抵抗１４２とから構成される。
電流源１４１は、例えば、カレントミラー回路で構成され、所定の電流を抵抗１４２に流す。
ここで、電流源１４１を構成するカレントミラー回路については、ミラー元に流れる電流に応じた電流が流れるミラー先を構成するトランジスタ（FET等）の数をスイッチングにより切り替えることで、ミラー元に流れる電流とミラー先に流れる電流との比であるミラー比を変更することができ、これにより、電流源１４１は、抵抗１４２に流れる電流を変更することができる。
抵抗１４２は、DACとして機能する。すなわち、抵抗１４２には、電流源１４１が流す電流が流れ、抵抗１４２に電流が流れることで、その抵抗１４２に生じる電圧（降下）が、電流源１４１が流す電流をDA変換した結果得られる参照信号として出力される。
以上のように構成される参照信号出力部３３では、電流源１４１、又は、抵抗１４２を、増幅部１０１として機能させることができる。
すなわち、電流源１４１において、ミラー比を変更することで、抵抗１４２に流す電流を、例えば、（本来の）参照信号を得る場合のK倍に調整することにより、電流源１４１は、参照信号をK倍に増幅する増幅部１０１としても機能する。
また、抵抗１４２の抵抗値を、例えば、参照信号を得る場合のK倍に調整することにより、抵抗１４２は、参照信号をK倍に増幅する増幅部１０１としても機能する。
なお、増幅部１０１の実装方法としては、電流源１４１の電流を調整する方法、及び、抵抗１４２の抵抗値を大に調整する方法のいずれをも採用することができる。但し、抵抗１４２の抵抗値を大に調整する場合には、抵抗１４２で生じる電圧に、熱雑音が増えることや、抵抗値を切り替えるためのスイッチが必要となる。
また、電流源１４１は、カレントミラー回路で構成する他、スイッチドキャパシタ回路（離散時間動作する電流源）等で構成することができる。電流源１４１をスイッチドキャパシタ回路で構成する場合には、そのスイッチドキャパシタ回路を構成するコンデンサの容量や、コンデンサへの接続をスイッチングする周波数を調整することで、抵抗１４２に流れる電流を変更することができる。
ここで、抵抗１４２の抵抗値を大にする場合には、抵抗１４２で生じる電圧としての参照信号に、熱雑音が増えるため、参照信号ノイズを低減する観点から、一般には、抵抗１４２の抵抗値を小にする必要がある。
抵抗１４２の抵抗値を小にする場合、電流源１４１の電流を大にする必要があるが、この場合、参照信号出力部３３の消費電力が大になる。
しかしながら、列並列AD変換部２２では、減衰部１０２又は１１１ｎにおいて、増幅参照信号が、減衰率1/Kで減衰され、参照信号ノイズが低減されるので、その、減衰部１０２又は１１１ｎでの参照信号ノイズの低減を考慮して、抵抗１４２の抵抗値は、ある程度大きな抵抗値に設計することができる。抵抗１４２の抵抗値を大きな抵抗値に設計することにより、電流源１４１の電流を小さい電流に抑えることができ、結果として、参照信号出力部３３の消費電力を削減することができる。
＜増幅部１０１を有する参照信号出力部３３の第２の構成例＞
図１４は、増幅部１０１を有する参照信号出力部３３の第２の構成例を示す回路図である。
なお、図中、図１３の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図１４において、参照信号出力部３３は、電流源１４１を有する点で、図１３の場合と共通する。
但し、図１４では、参照信号出力部３３は、抵抗１４２に代えて、オペアンプ１５１とコンデンサ１５２とが設けられている点で、図１３の場合と相違する。
オペアンプ１５１の反転入力端子(-)は、電流源１４１とコンデンサ１５２の一端とに接続されており、非反転入力端子(+1)は接地されている（GNDに接続されている）。また、オペアンプ１５１の出力端子は、コンデンサ１５２の他端に接続されている。
したがって、オペアンプ１５１及びコンデンサ１５２は、積分器を構成しており、DACとして機能する。
すなわち、オペアンプ１５１及びコンデンサ１５２で構成される積分器では、電流源１４１が流す電流が積分され、その電流の積分値に比例する電圧が、電流源１４１が流す電流をDA変換した結果得られる参照信号として、オペアンプ１５１の出力端子から出力される。
以上のように構成される参照信号出力部３３では、電流源１４１、又は、オペアンプ１５１とコンデンサ１５２とで構成される積分器を、増幅部１０１として機能させることができる。
すなわち、図１３で説明したように、電流源１４１において、その電流源１４１が流す電流を、例えば、参照信号を得る場合のK倍に調整することにより、電流源１４１は、参照信号をK倍に増幅する増幅部１０１としても機能する。
また、積分器を構成するコンデンサ１５２の容量（キャパシタンス）を、例えば、参照信号を得る場合の1/K倍に調整することにより、積分器は、参照信号をK倍に増幅する増幅部１０１としても機能する。
なお、増幅部１０１の実装方法としては、電流源１４１の電流を調整する方法、及び、コンデンサ１５２の容量を調整する方法のいずれをも採用することができる。但し、コンデンサ１５２の容量を調整する場合には、その容量を切り替えるためのスイッチが必要となる。
ここで、図１４の参照信号出力部３３では、オペアンプ１５１を用いていることから、低消費電力化を図ることができる。但し、オペアンプ１５１は、潜在的に内部熱雑音が大きく、そのため、参照信号ノイズが大になる。
しかしながら、列並列AD変換部２２では、減衰部１０２又は１１１ｎにおいて、増幅参照信号が、減衰率1/Kで減衰され、参照信号ノイズが低減されるので、低消費電力化を図ることができるオペアンプ１５１を用いることにより、参照信号ノイズが大になることを改善することができる。
＜参照信号、増幅参照信号、及び、減衰参照信号＞
図１５は、参照信号、増幅参照信号、及び、減衰参照信号の例を示す波形図である。
図１５のＡは、参照信号出力部３３が生成する元の参照信号（本来の参照信号）と、その参照信号を増幅部１０１でK倍に増幅した増幅参照信号との例を示す波形図である。
（元の）参照信号のダイナミックレンジをDorgと表すとともに、増幅参照信号のダイナミックレンジをDampと表すこととすると、増幅参照信号のダイナミックレンジDampは、元の参照信号のダイナミックレンジDorgのK倍になっており、式Damp=K×Dorgで表される。
図１５のＢは、増幅参照信号を減衰部１０２又は１１１ｎで1/K倍に減衰した減衰参照信号の例を示す波形図である。
減衰参照信号のダイナミックレンジをDattと表すこととすると、減衰参照信号のダイナミックレンジDattは、増幅参照信号のダイナミックレンジDampの1/K倍になっており、式Datt=1/K×Damp=1/K×K×Dorgで表される。
したがって、減衰参照信号のダイナミックレンジDattは、元の参照信号のダイナミックレンジDorgに一致する。
また、減衰参照信号は、増幅参照信号を1/K倍に減衰した信号であるから、減衰参照信号に含まれる参照信号ノイズは、増幅参照信号に含まれる参照信号ノイズの約1/K倍に低減される。
なお、本実施の形態では、列並列AD変換部２２が、いわゆるシングルスロープ型のAD変換装置であることを前提としており、そのため、参照信号は、一定の傾きで減少するランプ信号であるスロープを有するが、本技術は、AD変換の対象の電気信号と参照信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間をカウントすることによりAD変換を行うシングルスロープ型のAD変換装置の他、AD変換の対象の電気信号と参照信号との電位差によってAD変換を行うAD変換装置、その他の、参照信号を用いて、電気信号と参照信号とを比較することによりAD変換を行う任意の構成のAD変換装置に適用することができる。
すなわち、本技術は、シングルスロープ型のAD変換装置の他、例えば、パイプライン型や、ΔΣ型、フラッシュ型等のAD変換装置に適用することができる。
＜ISO感度に応じた増幅減衰パラメータKの設定＞
図１６は、ディジタルカメラ（図１）に設定されたISO感度と、増幅減衰パラメータKとの関係の例を示す図である。
上述したように、参照信号を増幅した増幅参照信号を得て、その増幅参照信号を減衰参照信号に減衰する増幅減衰処理によれば、元の参照信号とダイナミックレンジが同一で、参照信号ノイズを低減した減衰参照信号を得ることができる。
ところで、増幅減衰処理では、参照信号出力部３３の増幅部１０１において、参照信号が、増幅減衰パラメータKに従ってK倍に増幅される。
そのため、増幅減衰処理を行う場合には、参照信号出力部３３（を構成するDAC）の消費電力が増加する可能性がある。
また、実際の実装では、参照信号出力部３３は、FET等のトランジスタを用いて構成され、FETは、飽和領域で動作させる必要がある。しかしながら、元の参照信号のダイナミックレンジが、ある程度大きい場合には、その参照信号をK倍の増幅参照信号に増幅したときに、飽和領域でのFETの動作を確保することが困難になることがある。
そこで、増幅減衰処理において、参照信号を増幅する増幅率Kと、増幅参照信号を減衰する減衰率1/Kとを表す増幅減衰パラメータKは、ディジタルカメラに設定されたISO感度、ひいては、イメージセンサ２のアナログゲインに応じて設定することができる。
ここで、ISO感度に応じた増幅減衰パラメータKの設定は、例えば、制御部６（図１）において行われる。
図１６のＡは、ディジタルカメラに設定されたISO感度に応じて、増幅減衰パラメータKを設定する第１の設定方法を示している。
図１６のＡにおいて（図１６のＢでも同様）、横軸は、ISO感度（又はアナログゲイン）を表し、縦軸は、増幅減衰パラメータKを表す。さらに、Gminは、ISO感度の最小値を表し、Gmaxは、ISO感度の最大値を表す。
図１６のＡでは、ISO感度が、最小値Gminから所定の閾値THまでの範囲の値である場合には、増幅減衰パラメータKは、1に設定され、ISO感度が、所定の閾値THから最大値Gmaxまでの範囲の値である場合には、増幅減衰パラメータKは、1より大の所定値Pに設定される。
ここで、増幅減衰パラメータKが1である場合、増幅減衰処理では、参照信号を1倍に増幅した増幅参照信号が1/1倍に減衰されるので、増幅減衰処理は、実質的に無効になる。
すなわち、増幅減衰処理が、実質的に有効であるのは、増幅減衰パラメータKが1より大である場合である。
ISO感度が、最小値Gminから所定の閾値THまでの範囲の値であり、いわゆる低ISO感度（低アナログゲイン）である場合、参照信号のスロープの傾きが大になり、参照信号出力部３３において参照信号を生成するために流す電流が大になる。
そこで、ISO感度が、低ISO感度である場合には、増幅減衰パラメータKを1に設定し、ノイズ低減機能がある増幅減衰処理を無効にすることで、ノイズ低減機能はオフになるが、増幅減衰処理を行うことによる参照信号出力部３３の消費電力の増加を防止するとともに、参照信号出力部３３を構成するFETの飽和領域での動作を確保することができる。
一方、ISO感度が、所定の閾値THから最大値Gmaxまでの範囲の値であり、いわゆる高ISO感度（高アナログゲイン）である場合、参照信号のスロープの傾きが小になり、参照信号出力部３３において参照信号を生成するために流す電流が小になる。
そこで、ISO感度が、高ISO感度である場合には、増幅減衰パラメータKを1より大の値Pに設定し、増幅減衰処理を有効にすることで、ノイズ低減機能をオンにして、高ISO感度時に問題となる参照信号ノイズを低減する一方で、増幅減衰処理を行うことによる参照信号出力部３３の消費電力の増加を抑制するとともに、参照信号出力部３３を構成するFETの飽和領域での動作を確保することができる。
すなわち、高ISO感度時においては、参照信号出力部３３において参照信号を生成するために流す電流が小さいので、1より大の値Pに設定された増幅減衰パラメータKに従って増幅減衰処理を行っても、その増幅減衰処理によって、参照信号出力部３３の消費電力は、それほど大きくならない。さらに、高ISO感度時においては、参照信号のスロープの傾きが小さく、ダイナミックレンジも小さいので、1より大の値Pに設定された増幅減衰パラメータKに従って増幅減衰処理を行う場合であっても、参照信号出力部３３を構成するFETの飽和領域での動作を確保することができる。
そして、高ISO感度時においては、参照信号ノイズに起因して生じる画像の横縞が目立つ傾向があるが、1より大の値Pに設定された増幅減衰パラメータKに従って増幅減衰処理を行うことによって、参照信号ノイズを低減し、画像に横縞が生じることを抑制することができる。すなわち、例えば、暗所での撮影時には、ISO感度が高ISO感度に設定されるが、そのような暗所で撮影される画像の画質を改善することができる。
図１６のＢは、ディジタルカメラに設定されたISO感度に応じて、増幅減衰パラメータKを設定する第２の設定方法を示している。
図１６のＢでは、ISO感度が、最小値Gminから所定の閾値TH1までの範囲の値である場合には、増幅減衰パラメータKは、1に設定される。そして、ISO感度が、所定の閾値TH1から所定の閾値TH2(>TH1)までの範囲の値である場合には、増幅減衰パラメータKは、1より大の所定値P1に設定され、ISO感度が、所定の閾値TH2から最大値Gmaxまでの範囲の値である場合には、増幅減衰パラメータKは、所定値P1より大の所定値P2に設定される。
したがって、図１６のＢでは、ISO感度が、最小値Gminから所定の閾値TH1までの範囲の値であり、低ISO感度である場合には、増幅減衰パラメータKが1に設定され、その結果、増幅減衰処理は、実質的に無効になり、ノイズ低減機能はオフになる。
一方、ISO感度が、所定の閾値TH1から最大値Gmaxまでの範囲の値であり、高ISO感度である場合には、増幅減衰パラメータKが1より大の値P1又はP2に設定され、その結果、増幅減衰処理は有効になり、ノイズ低減機能はオンになる。
なお、図１６のＢでは、ISO感度が、所定の閾値TH1から所定の閾値TH2までの範囲の値である場合には、増幅減衰パラメータKが1より大の値P1に設定され、ISO感度が、所定の閾値TH2から最大値Gmaxまでの範囲の値である場合には、増幅減衰パラメータKが値P1より大の値P2に設定される。
増幅減衰パラメータKが値P1に設定された場合、増幅減衰処理では、参照信号ノイズは、約1/P1倍に低減される。また、増幅減衰パラメータKが値P2に設定された場合、増幅減衰処理では、参照信号ノイズは、約1/P2（<1/P1)倍に、より低減される。
以上のように、ディジタルカメラの撮影時に設定されているISO感度に応じて、増幅減衰処理を行うことで、増幅減衰処理を行うことによる参照信号出力部３３の消費電力の増加を抑制するとともに、参照信号出力部３３を構成するFETの飽和領域での動作を確保しつつ、参照信号ノイズを低減することができる。
なお、図１６では、増幅減衰パラメータKを1、又は、1より大の値に設定することにより、増幅減衰処理（によるノイズ低減機能）を無効、又は、有効とすることとしたが、増幅減衰処理を無効とする場合には、増幅減衰処理を、実際に行わないこととすることが可能である。
また、図１６では、ISO感度の閾値として、1又は2個の閾値を採用したが、ISO感度の閾値の数は、3個以上であっても良い。増幅減衰パラメータKの数についても同様である。
さらに、図１６では、ISO感度に応じて、増幅減衰パラメータKを、いわば離散的に設定することとしたが、増幅減衰パラメータKは、ISO感度に応じて連続的な値に設定することが可能である。
図１７は、第２の設定方法に従い、ISO感度に応じて、増幅減衰パラメータKを設定する処理の例を説明するフローチャートである。
ステップＳ２１において、制御部６（図１）は、ディジタルカメラのISO感度を変更する操作が、ユーザ等によって行われたかどうかを判定する。
ステップＳ２１において、ISO感度を変更する操作が行われていないと判定された場合、処理は、ステップＳ２２に進み、制御部６は、現在の増幅減衰パラメータKをそのまま維持し、処理は、ステップＳ２１に戻る。
また、ステップＳ２１において、ISO感度を変更する操作が行われたと判定された場合、処理は、ステップＳ２３に進み、制御部６は、変更後のISO感度が、閾値TH1より小（又は以下）であるかどうかを判定する。
ステップＳ２３において、ISO感度が、閾値TH1より小であると判定された場合、処理は、ステップＳ２４に進み、制御部６は、増幅減衰パラメータKを1に設定し、これにより、増幅減衰処理を無効にして、処理は、ステップＳ２１に戻る。
また、ステップＳ２３において、ISO感度が、閾値TH1より小でないと判定された場合、処理は、ステップＳ２５に進み、制御部６は、変更後のISO感度が、閾値TH1以上（又はより大）であり、かつ、閾値TH2より小（又は以下）であるかどうかを判定する。
ステップＳ２５において、ISO感度が、閾値TH1以上で、閾値TH2より小であると判定された場合、処理は、ステップＳ２６に進み、制御部６は、増幅減衰パラメータKを1より大の値P1に設定して、処理は、ステップＳ２１に戻る。
また、ステップＳ２５において、ISO感度が、閾値TH1以上で、閾値TH2より小でないと判定された場合、すなわち、変更後のISO感度が、閾値TH2以上（又はより大）である場合、処理は、ステップＳ２７に進み、制御部６は、増幅減衰パラメータKを値P1より大の値P2に設定して、処理は、ステップＳ２１に戻る。
＜制御部６の処理を行うコンピュータの説明＞
次に、制御部６が行う一連の処理は、ハードウェアにより行うこともできるし、ソフトウェアにより行うこともできる。一連の処理をソフトウェアによって行う場合には、そのソフトウェアを構成するプログラムが、マイクロコンピュータ等のコンピュータ等にインストールされる。
そこで、図１８は、上述した一連の処理を実行するプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。
プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク２０５やROM２０３に予め記録しておくことができる。
あるいはまた、プログラムは、リムーバブル記録媒体２１１に格納（記録）しておくことができる。このようなリムーバブル記録媒体２１１は、いわゆるパッケージソフトウエアとして提供することができる。ここで、リムーバブル記録媒体２１１としては、例えば、フレキシブルディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto Optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリ等がある。
なお、プログラムは、上述したようなリムーバブル記録媒体２１１からコンピュータにインストールする他、通信網や放送網を介して、コンピュータにダウンロードし、内蔵するハードディスク２０５にインストールすることができる。すなわち、プログラムは、例えば、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送することができる。
コンピュータは、CPU(Central Processing Unit)２０２を内蔵しており、CPU２０２には、バス２０１を介して、入出力インタフェース２１０が接続されている。
CPU２０２は、入出力インタフェース２１０を介して、ユーザによって、入力部２０７が操作等されることにより指令が入力されると、それに従って、ROM(Read Only Memory)２０３に格納されているプログラムを実行する。あるいは、CPU２０２は、ハードディスク２０５に格納されたプログラムを、RAM(Random Access Memory)２０４にロードして実行する。
これにより、CPU２０２は、上述したフローチャートにしたがった処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU２０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース２１０を介して、出力部２０６から出力、あるいは、通信部２０８から送信、さらには、ハードディスク２０５に記録等させる。
なお、入力部２０７は、キーボードや、マウス、マイク等で構成される。また、出力部２０６は、LCD(Liquid Crystal Display)やスピーカ等で構成される。
ここで、本明細書において、コンピュータがプログラムに従って行う処理は、必ずしもフローチャートとして記載された順序に沿って時系列に行われる必要はない。すなわち、コンピュータがプログラムに従って行う処理は、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含む。
また、プログラムは、１のコンピュータ（プロセッサ）により処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
すなわち、本技術は、ディジタルカメラの他、イメージセンサを搭載して画像を撮影する機能を有するスマートフォン等の携帯端末その他の、画像を撮影する機能が搭載されるあらゆる電子機器に適用可能である。
また、ディジタルカメラでは、ホワイトバランスに応じて、イメージセンサ２のアナログゲインを、色ごとに変更する場合があるが、そのように、ホワイトバランスに応じて変更される色ごとのアナログゲインに応じて、増幅減衰パラメータKを設定することができる。
さらに、本実施の形態では、減衰部１０２又は１１１ｎの減衰率として、増幅部１０１の増幅率Kの逆数1/Kを採用することとしたが、減衰部１０２又は１１１ｎの減衰率としては、増幅部１０１の増幅率Kの逆数1/Kとは異なる値を採用することができる。但し、減衰率として、増幅率Kの逆数1/Kとは異なる値を採用する場合には、AD変換に用いられる減衰参照信号のダイナミックレンジが、元の参照信号のダイナミックレンジに一致しなくなるので、その点に注意する必要がある。
また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
なお、本技術は、以下の構成をとることができる。
＜１＞
光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
レベルが変化する参照信号を出力する参照信号出力部と、
前記参照信号を、1倍以上のK倍の増幅率で増幅した増幅参照信号を出力する増幅部と、
前記増幅参照信号を、1/K倍の減衰率で減衰し、減衰参照信号を出力する減衰部と、
前記画素から出力される前記電気信号と、前記減衰参照信号とを比較することにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と
を含むイメージセンサ。
＜２＞
前記減衰部は、前記AD変換部において前記電気信号と比較される直前の前記増幅参照信号を減衰する
＜１＞に記載のイメージセンサ。
＜３＞
前記減衰部は、コンデンサを有するキャパシタ回路であり、
前記キャパシタ回路は、前記増幅参照信号を、コンデンサで分圧することにより減衰する
＜１＞又は＜２＞に記載のイメージセンサ。
＜４＞
前記キャパシタ回路は、
複数のコンデンサと、前記複数のコンデンサの接続を切り替えるスイッチとを有し、
前記スイッチでコンデンサの接続を切り替えることで、前記増幅参照信号を減衰する減衰率1/Kを変更する
＜３＞に記載のイメージセンサ。
＜５＞
前記コンデンサは、オートゼロ処理に用いられるコンデンサである
＜３＞又は＜４＞に記載のイメージセンサ。
＜６＞
撮影時のISO感度に応じて、前記参照信号を増幅した前記増幅参照信号を減衰する増幅減衰処理を行う
＜１＞ないし＜５＞のいずれかに記載のイメージセンサ。
＜７＞
前記ISO感度が所定の閾値以上の高ISO感度である場合、前記増幅減衰処理を有効にし、前記ISO感度が所定の閾値以上でない低ISO感度である場合、前記増幅減衰処理を無効にする
＜６＞に記載のイメージセンサ。
＜８＞
前記ISO感度に応じて、前記増幅減衰処理の増幅率K及び減衰率1/Kを表す増幅減衰パラメータKを設定する
＜６＞又は＜７＞に記載のイメージセンサ。
＜９＞
前記増幅減衰パラメータを1より大の値に設定することにより、前記増幅減衰処理を有効にし、
前記増幅減衰パラメータを1に設定することにより、前記増幅減衰処理を無効にする
＜８＞に記載のイメージセンサ。
＜１０＞
前記参照信号出力部は、
電流を流す電流源と、前記電流が流れる抵抗とを有し、
前記電流が抵抗を流れることにより生じる電圧を、前記参照信号として出力し、
前記電流源は、前記電流を調整することにより、前記増幅部として機能する
＜１＞ないし＜９＞のいずれかに記載のイメージセンサ。
＜１１＞
前記参照信号出力部は、
電流を流す電流源と、前記電流を積分するオペアンプ及びコンデンサとを有し、
前記電流を積分することにより得られる電圧を、前記参照信号として出力し、
前記電流源は、前記電流を調整することにより、前記増幅部として機能する
＜１＞ないし＜９＞のいずれかに記載のイメージセンサ。
＜１２＞
光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
レベルが変化する参照信号を出力する参照信号出力部と
を含むイメージセンサが、
前記参照信号を、1倍以上のK倍の増幅率で増幅した増幅参照信号を出力し、
前記増幅参照信号を、1/K倍の減衰率で減衰し、減衰参照信号を出力し、
前記画素から出力される前記電気信号と、前記減衰参照信号とを比較することにより、前記電気信号のAD(Analog to Digital)変換を行う
ステップを含む駆動方法。
＜１３＞
光を集光する光学系と、
光を受光し、画像を撮像するイメージセンサと
を含み、
前記イメージセンサは、
光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
レベルが変化する参照信号を出力する参照信号出力部と、
前記参照信号を、1倍以上のK倍の増幅率で増幅した増幅参照信号を出力する増幅部と、
前記増幅参照信号を、1/K倍の減衰率で減衰し、減衰参照信号を出力する減衰部と、
前記画素から出力される前記電気信号と、前記減衰参照信号とを比較することにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と
を含む
電子機器。
＜１４＞
レベルが変化する参照信号を出力する参照信号出力部と、
前記参照信号を、1倍以上のK倍の増幅率で増幅した増幅参照信号を出力する増幅部と、
前記増幅参照信号を、1/K倍の減衰率で減衰し、減衰参照信号を出力する減衰部と、
電気信号と、前記減衰参照信号とを比較するコンパレータと
を含むAD変換装置。
１ 光学系， ２ イメージセンサ， ３ メモリ， ４ 信号処理部， ５ 出力部， ６ 制御部， １０ 画素アレイ， １１１，１ないし１１Ｍ，Ｎ 画素， ２０ 制御部， ２１ 画素駆動部， ２２ 列並列AD変換部， ３１１ないし３１Ｎ ADC， ３２ オートゼロ制御部， ３２Ａ オートゼロ制御線， ３３ 参照信号出力部， ３３Ａ 参照信号線， ３４ クロック出力部， ３４Ａ クロック線， ４１１ないし４１Ｍ 画素制御線， ４２１ないし４２Ｎ VSL， ４３１ないし４３Ｎ 電流源， ５１ PD， ５２ 転送Tr， ５３ FD， ５４ リセットTr， ５５ 増幅Tr， ５６ 選択Tr， ６１１ないし６１Ｎ コンパレータ， ６２１ないし６２Ｎ カウンタ， ６３１ないし６３Ｎ コンパレータ， ６４１ないし６４Ｎ カウンタ， ７１，７２ キャパシタ回路， ７３ 差動アンプ， ７４ 出力アンプ， ８１ないし８４ FET， ８５，８６ スイッチ， ８９ 電流源， ９１，９２ FET， ９３ スイッチ， ９４ コンデンサ， １０１ 増幅部， １０２，１１１１ないし１１１Ｎ 減衰部， １３１１ないし１３１Ｋ−１ スイッチ， １４１ 電流源， １４２ 抵抗， １５１ オペアンプ， １５２ コンデンサ， ２０１ バス， ２０２ CPU， ２０３ ROM， ２０４ RAM， ２０５ ハードディスク， ２０６ 出力部， ２０７ 入力部， ２０８ 通信部， ２０９ ドライブ， ２１０ 入出力インタフェース， ２１１ リムーバブル記録媒体

Claims (14)

  1. 光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
    レベルが変化する参照信号を出力する参照信号出力部と、
    前記参照信号を、1倍以上のK倍の増幅率で増幅した増幅参照信号を出力する増幅部と、
    前記増幅参照信号を、1/K倍の減衰率で減衰し、減衰参照信号を出力する減衰部と、
    前記画素から出力される前記電気信号と、前記減衰参照信号とを比較することにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と
    を含むイメージセンサ。
  2. 前記減衰部は、前記AD変換部において前記電気信号と比較される直前の前記増幅参照信号を減衰する
    請求項１に記載のイメージセンサ。
  3. 前記減衰部は、コンデンサを有するキャパシタ回路であり、
    前記キャパシタ回路は、前記増幅参照信号を、コンデンサで分圧することにより減衰する
    請求項２に記載のイメージセンサ。
  4. 前記キャパシタ回路は、
    複数のコンデンサと、前記複数のコンデンサの接続を切り替えるスイッチとを有し、
    前記スイッチでコンデンサの接続を切り替えることで、前記増幅参照信号を減衰する減衰率1/Kを変更する
    請求項３に記載のイメージセンサ。
  5. 前記コンデンサは、オートゼロ処理に用いられるコンデンサである
    請求項３に記載のイメージセンサ。
  6. 撮影時のISO感度に応じて、前記参照信号を増幅した前記増幅参照信号を減衰する増幅減衰処理を行う
    請求項３に記載のイメージセンサ。
  7. 前記ISO感度が所定の閾値以上の高ISO感度である場合、前記増幅減衰処理を有効にし、前記ISO感度が所定の閾値以上でない低ISO感度である場合、前記増幅減衰処理を無効にする
    請求項６に記載のイメージセンサ。
  8. 前記ISO感度に応じて、前記増幅減衰処理の増幅率K及び減衰率1/Kを表す増幅減衰パラメータKを設定する
    請求項６に記載のイメージセンサ。
  9. 前記増幅減衰パラメータを1より大の値に設定することにより、前記増幅減衰処理を有効にし、
    前記増幅減衰パラメータを1に設定することにより、前記増幅減衰処理を無効にする
    請求項８に記載のイメージセンサ。
  10. 前記参照信号出力部は、
    電流を流す電流源と、前記電流が流れる抵抗とを有し、
    前記電流が抵抗を流れることにより生じる電圧を、前記参照信号として出力し、
    前記電流源は、前記電流を調整することにより、前記増幅部として機能する
    請求項３に記載のイメージセンサ。
  11. 前記参照信号出力部は、
    電流を流す電流源と、前記電流を積分するオペアンプ及びコンデンサとを有し、
    前記電流を積分することにより得られる電圧を、前記参照信号として出力し、
    前記電流源は、前記電流を調整することにより、前記増幅部として機能する
    請求項３に記載のイメージセンサ。
  12. 光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
    レベルが変化する参照信号を出力する参照信号出力部と
    を含むイメージセンサが、
    前記参照信号を、1倍以上のK倍の増幅率で増幅した増幅参照信号を出力し、
    前記増幅参照信号を、1/K倍の減衰率で減衰し、減衰参照信号を出力し、
    前記画素から出力される前記電気信号と、前記減衰参照信号とを比較することにより、前記電気信号のAD(Analog to Digital)変換を行う
    ステップを含む駆動方法。
  13. 光を集光する光学系と、
    光を受光し、画像を撮像するイメージセンサと
    を含み、
    前記イメージセンサは、
    光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
    レベルが変化する参照信号を出力する参照信号出力部と、
    前記参照信号を、1倍以上のK倍の増幅率で増幅した増幅参照信号を出力する増幅部と、
    前記増幅参照信号を、1/K倍の減衰率で減衰し、減衰参照信号を出力する減衰部と、
    前記画素から出力される前記電気信号と、前記減衰参照信号とを比較することにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と
    を含む
    電子機器。
  14. レベルが変化する参照信号を出力する参照信号出力部と、
    前記参照信号を、1倍以上のK倍の増幅率で増幅した増幅参照信号を出力する増幅部と、
    前記増幅参照信号を、1/K倍の減衰率で減衰し、減衰参照信号を出力する減衰部と、
    電気信号と、前記減衰参照信号とを比較するコンパレータと
    を含むAD変換装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018021054A1 (ja) * 2016-07-28 2018-02-01 ソニーセミコンダクタソリューションズ株式会社 センサ、駆動方法、及び、電子機器
WO2019239670A1 (ja) * 2018-06-14 2019-12-19 ソニーセミコンダクタソリューションズ株式会社 信号処理回路、固体撮像素子、および、信号処理回路の制御方法
WO2022030207A1 (ja) * 2020-08-06 2022-02-10 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018137569A (ja) * 2017-02-21 2018-08-30 ソニーセミコンダクタソリューションズ株式会社 測距装置、および測距方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5402373B2 (ja) * 2009-08-07 2014-01-29 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および撮像装置
JP2012010055A (ja) * 2010-06-24 2012-01-12 Sony Corp 固体撮像装置
JP5524028B2 (ja) * 2010-11-22 2014-06-18 株式会社東芝 固体撮像装置
WO2012144234A1 (ja) * 2011-04-21 2012-10-26 パナソニック株式会社 電圧発生回路、アナログ・デジタル変換回路、固体撮像装置、及び撮像装置
JP2015035637A (ja) * 2011-11-30 2015-02-19 パナソニック株式会社 固体撮像装置およびカメラ

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018021054A1 (ja) * 2016-07-28 2018-02-01 ソニーセミコンダクタソリューションズ株式会社 センサ、駆動方法、及び、電子機器
CN109496426A (zh) * 2016-07-28 2019-03-19 索尼半导体解决方案公司 传感器、驱动方法以及电子装置
US10840936B2 (en) 2016-07-28 2020-11-17 Sony Semiconductor Solutions Corporation Sensor, driving method, and electronic device
CN109496426B (zh) * 2016-07-28 2021-09-17 索尼半导体解决方案公司 传感器、驱动方法以及电子装置
WO2019239670A1 (ja) * 2018-06-14 2019-12-19 ソニーセミコンダクタソリューションズ株式会社 信号処理回路、固体撮像素子、および、信号処理回路の制御方法
US11223791B2 (en) 2018-06-14 2022-01-11 Sony Semiconductor Solutions Corporation Signal processing circuit, solid-state imaging element, and method for controlling signal processing circuit
WO2022030207A1 (ja) * 2020-08-06 2022-02-10 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器

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