WO2018021054A1 - センサ、駆動方法、及び、電子機器 - Google Patents

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雅子 長谷川
立太 岡元
知憲 山下
篤親 丹羽
洋介 植野
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present technology relates to a sensor, a driving method, and an electronic device, and more particularly, to a sensor, a driving method, and an electronic device that can improve, for example, the dynamic range and noise of AD conversion.
  • CMOS Complementary Metal Oxide Semiconductor
  • CMOS image sensor for example, in an ADC (Analog-to-Digital Converter), an electrical signal obtained from a pixel is compared with a reference signal whose level changes, and the comparison result between the electrical signal and the reference signal is used to compare the pixel.
  • AD Analog-to-Digital
  • AD conversion method employed in a CMOS image sensor for example, there is a column parallel AD conversion method in which AD conversion of electrical signals obtained from a plurality of pixels such as pixels of one horizontal line is performed in parallel.
  • the saturation charge amount of a pixel has increased with the improvement of the characteristics of the pixel of a CMOS image sensor.
  • the power supply voltage of the CMOS image sensor is being lowered.
  • the ADC dynamic range can be expanded by reducing the analog gain of the ADC.
  • the analog gain is set to a low gain, the quantization step (width) of AD conversion becomes large, and the quantization noise deteriorates in the dark part of the subject having a large contrast.
  • CMOS image sensors are required to improve AD conversion dynamic range and noise.
  • the improvement of the dynamic range and noise of AD conversion is required not only for CMOS image sensors, but also for AD conversion of electrical signals obtained by the sensors for sensors that sense arbitrary physical quantities.
  • the present technology has been made in view of such a situation, and is intended to improve the dynamic range and noise of AD conversion.
  • the sensor of the present technology includes a comparator that compares an electrical signal obtained by sensing a physical quantity with a reference signal whose level changes, and the comparison result of the electrical signal and the reference signal of the comparator
  • a AD converter that performs AD (Analog-to-Digital) conversion of the electrical signal, and an attenuator that attenuates the electrical signal input to the comparator according to the amplitude of the electrical signal It is.
  • the driving method of the present technology includes a comparator that compares an electrical signal obtained by sensing a physical quantity with a reference signal whose level changes, and the comparator compares the electrical signal with the reference signal.
  • a sensor including an AD conversion unit that performs AD (Analog-to-Digital) conversion of the electric signal attenuates the electric signal input to the comparator according to the amplitude of the electric signal. It is a driving method including.
  • An electronic apparatus includes an optical system that collects light and an image sensor that receives light and outputs a signal corresponding to the amount of received light, and the image sensor performs photoelectric conversion.
  • a pixel that has an element and outputs an electrical signal; a reference signal output unit that outputs a reference signal whose level changes; and a comparator that compares the electrical signal output from the pixel with the reference signal. Then, using the comparison result between the electrical signal and the reference signal of the comparator, an AD conversion unit that performs AD (Analog-to-Digital) conversion of the electrical signal, and depending on the amplitude of the electrical signal, It is an electronic device having an attenuation unit that attenuates the electrical signal input to the comparator.
  • AD Analog-to-Digital
  • the electrical signal is compared with a reference signal whose level is changed, and a comparison result between the electrical signal and the reference signal is used to compare the electrical signal.
  • AD Analog-to-Digital
  • the electric signal input to the comparator is attenuated according to the amplitude of the electric signal.
  • the senor may be an independent device or an internal block constituting one device.
  • the dynamic range and noise of AD conversion can be improved.
  • FIG. 2 is a block diagram illustrating a configuration example of an image sensor 2.
  • FIG. It is a circuit diagram which shows the structural example of pixel 11 m, n .
  • FIG. It is a block diagram which shows the structural example of ADC31 n .
  • FIG. 6 is a timing chart for explaining operations of a control unit 81 and an attenuation unit 82; 5 is a diagram illustrating a configuration example of an attenuation unit 82.
  • FIG. It is a timing chart explaining the principle of the amplitude determination of the VSL signal using the comparator output VOUT.
  • It is a circuit diagram which shows the 1st structural example of the control part 81 in the case of performing attenuation
  • FIG. 1 is a block diagram illustrating a configuration example of an embodiment of a digital camera to which the present technology is applied.
  • the digital camera can capture both still images and moving images.
  • the digital camera includes an optical system 1, an image sensor 2, a memory 3, a signal processing unit 4, an output unit 5, and a control unit 6.
  • the optical system 1 has, for example, a zoom lens, a focus lens, a diaphragm, and the like (not shown), and makes light from the outside enter the image sensor 2.
  • the image sensor 2 is, for example, a CMOS (Complementary Metal Oxide Semiconductor) image sensor that receives incident light from the optical system 1, performs photoelectric conversion, and outputs image data corresponding to the incident light from the optical system 1. To do.
  • CMOS Complementary Metal Oxide Semiconductor
  • the memory 3 temporarily stores image data output from the image sensor 2.
  • the signal processing unit 4 performs processing such as noise removal and white balance adjustment as signal processing using the image data stored in the memory 3 and supplies the processed signal to the output unit 5.
  • the output unit 5 outputs the image data from the signal processing unit 4.
  • the output unit 5 has a display (not shown) made of, for example, liquid crystal, and displays an image corresponding to the image data from the signal processing unit 4 as a so-called through image.
  • the output unit 5 includes a driver (not shown) that drives a recording medium such as a semiconductor memory, a magnetic disk, or an optical disk, and records the image data from the signal processing unit 4 on the recording medium.
  • a driver (not shown) that drives a recording medium such as a semiconductor memory, a magnetic disk, or an optical disk, and records the image data from the signal processing unit 4 on the recording medium.
  • the control unit 6 controls each block constituting the digital camera in accordance with a user operation or the like.
  • the image sensor 2 receives incident light from the optical system 1 and outputs image data according to the incident light.
  • the image data output from the image sensor 2 is supplied to and stored in the memory 3.
  • the image data stored in the memory 3 is subjected to signal processing by the signal processing unit 4, and the resulting image data is supplied to the output unit 5 and output.
  • FIG. 2 is a block diagram showing a configuration example of the image sensor 2 of FIG.
  • the image sensor 2 includes a pixel array 10, a control unit 20, a pixel driving unit 21, a column parallel AD conversion device 22, and an output unit 23.
  • Pixel array 10, M ⁇ N number for photoelectric conversion (M and N is an integer of 1 or more) pixels 11 1,1, 11 1, 2, ⁇ ⁇ ⁇ , 11 1, N, 11 2,1, 11 2,2, ⁇ , 11 2, N, ⁇ , 11 M, 1, 11 M, 2, ⁇ , 11 M, has a N, imaging unit for capturing an image (image pickup device) Function as.
  • M ⁇ N pixels 11 1,1 to 11 M, N are arranged in a matrix (lattice) of M rows and N columns on a two-dimensional plane.
  • n-th column (n 1,2, ⁇ , N ) M pixels 11 1 arranged in the column direction (vertical direction) of, n to 11 M, the n, the column direction An extending VSL (Vertical Signal Line) 42 n is connected.
  • the VSL42 n, pixel 11 1, n to 11 M, other n, the current source 43 n are connected.
  • the pixel 11 m, n performs photoelectric conversion of light (incident light) incident thereon. Furthermore, the pixel 11 m, n outputs a voltage (electric signal) corresponding to the electric charge obtained by photoelectric conversion on the VSL 42 n according to the control from the pixel driving unit 21 via the pixel control line 41 m. .
  • the pixels 11 m, n can perform photoelectric conversion of light of a predetermined color incident through a color filter (not shown) such as a Bayer array.
  • the control unit 20 controls the pixel driving unit 21, the column parallel AD conversion device 22 (the auto zero control unit 32, the reference signal output unit 33, and the like) and other necessary blocks according to a predetermined logic or the like.
  • Pixel driver 21 under the control of the control unit 20, via the pixel control line 41 m, to the pixel 11 m, 1 not connected to the pixel control line 41 m 11 m, and controls the N (drive).
  • the column parallel AD converter 22 is connected to the pixels 11 m, 1 to 11 m, N arranged in each row via the VSLs 42 1 to 42 N , so that the pixels 11 m, n are output on the VSL 42 n.
  • An electric signal (voltage) (hereinafter also referred to as a VSL signal) is supplied to the column parallel AD converter 22.
  • the column parallel AD converter 22 performs column AD conversion of VSL signals supplied from the pixels 11 m, 1 to 11 m, N arranged in a row via the VSL 42 1 to 42 N in parallel.
  • the digital data obtained as a result of AD conversion is supplied to the output unit 23 as pixel values (pixel data) of the pixels 11 m, 1 to 11 m, N.
  • the column parallel AD converter 22 performs AD conversion of all the electric signals of the N pixels 11 m, 1 to 11 m, N arranged in a row in parallel, and the N pixels 11 m, 1. Moreover, AD conversion of electrical signals of one or more pixels of less than N out of 11 m, N can be performed in parallel.
  • the column parallel AD converter 22 performs AD conversion of all VSL signals of N pixels 11 m, 1 to 11 m, N arranged in a row in parallel. To do.
  • the column parallel AD converter 22 performs N ADC (Analog to Digital Converter) 31 in order to perform AD conversion of all VSL signals of N pixels 11 m, 1 to 11 m, N arranged in a row in parallel. 1 to 31 N.
  • N ADC Analog to Digital Converter
  • the column parallel AD converter 22 includes an auto zero control unit 32, a reference signal output unit 33, and a clock output unit 34.
  • Auto-zero control unit 32 includes the ADC 31 n, supplying the comparator 73 of the auto zero processing is a signal for controlling the AZ pulses to be described later (auto-zero pulse), through the auto-zero control line 32A, the ADC 31 1 through 31 N (Output.
  • the reference signal output unit 33 is composed of, for example, a DAC (Digital to Analog Converter), and the level (voltage) changes from a predetermined initial value to a predetermined final value with a constant slope like a ramp signal.
  • a reference signal having a period is supplied (output) to the ADCs 31 1 to 31 N via the reference signal line 33A.
  • the clock output unit 34 supplies (outputs) a clock having a predetermined frequency to the ADCs 31 1 to 31 N via the clock line 34A.
  • ADC 31 n is connected to VSL41 n, therefore, the ADC 31 n, the pixel 11 m, VSL signal n is outputted on VSL41 n (electrical signal) is supplied.
  • the ADC 31 n performs AD conversion of the VSL signal output from the pixel 11 m, n using the reference signal from the reference signal output unit 33 and the clock from the clock output unit 34, and further performs CDS (Correlated Double Sampling). ) To obtain digital data as pixel values.
  • the ADC 31 n compares the VSL signal of the pixel 11 m, n with the reference signal from the reference signal output unit 33 until the level of the VSL signal of the pixel 11 m, n matches the level of the reference signal. By counting the time required for the change in the level of the reference signal (until the magnitude relationship between the VSL signal and the reference signal is reversed), AD conversion of the VSL signal of the pixel 11 m, n is performed.
  • the time required for the change in the level of the reference signal until the level of the VSL signal of the pixel 11 m, n matches the level of the reference signal is counted by counting the clock from the clock output unit 34. Is called.
  • the N ADCs 31 1 to 31 N receive the VSL signals of the N pixels 11 m, 1 to 11 m, N in the first to M-th rows of the pixel array 10, for example, the first row. Are sequentially supplied, and AD conversion and CDS of the VSL signal are performed in units of rows.
  • the output unit 23 selects a column n of reading the pixel values read from the ADC 31 n in the column n, the pixel 11 obtained in the ADC 31 n m, AD conversion of the n results (and CDS), as the pixel value And output to the outside (in this embodiment, the memory 3 (FIG. 1)).
  • the ADC 31 n performs CDS in addition to AD conversion.
  • the ADC 31 n performs only AD conversion, and CDS can be performed by the output unit 23.
  • FIG. 3 is a circuit diagram showing a configuration example of the pixel 11 m, n in FIG.
  • the pixel 11 m, n includes a PD (Photo Diode) 51 and four NMOS (Negative Channel MOS) FETs (Field Effect Transistors) 52, 54, 55, and 56.
  • PD Photo Diode
  • NMOS Near Channel MOS
  • FETs Field Effect Transistors
  • the drain of the FET 52, the source of the FET 54, and the gate of the FET 55 are connected, and an FD (Floating Diffusion) (capacitance) for converting the charge into a voltage is connected to the connection point. ) 53 is formed.
  • FD Floating Diffusion
  • the PD 51 is an example of a photoelectric conversion element that performs photoelectric conversion, and performs photoelectric conversion by receiving incident light and charging a charge corresponding to the incident light.
  • the anode of the PD 51 is connected (grounded) to the ground, and the cathode of the PD 51 is connected to the source of the FET 52.
  • the FET 52 is an FET for transferring the charge charged in the PD 51 from the PD 51 to the FD 53, and is also referred to as a transfer Tr 52 hereinafter.
  • the source of the transfer Tr 52 is connected to the cathode of the PD 51, and the drain of the transfer Tr 52 is connected to the source of the FET 54 via the FD 53.
  • the gate of the transfer Tr52 is connected to the pixel control line 41 m, the gate of the transfer Tr52 via the pixel control line 41 m, the transfer pulse TRG is supplied.
  • the pixel driving unit 21 (FIG. 2), via a pixel control line 41 m, the pixel 11 m, n and for driving (control), the control signal to be supplied to the pixel control line 41 m, the transfer pulse
  • TRG the transfer pulse
  • RST reset pulse
  • SEL selection pulse
  • the FD 53 is a region that converts charges into voltage like a capacitor formed at the connection point of the drain of the transfer Tr 52, the source of the FET 54, and the gate of the FET 55.
  • the FET 54 is an FET for resetting the charge (voltage (potential)) charged in the FD 53, and is also referred to as a reset Tr 54 hereinafter.
  • the drain of the reset Tr54 is connected to the power supply Vdd.
  • the gate of the reset Tr54 is connected to the pixel control line 41 m, the gate of the reset Tr54, via a pixel control line 41 m, the reset pulse RST is supplied.
  • the FET 55 is an FET for buffering the voltage of the FD 53, and is hereinafter also referred to as an amplifying Tr 55.
  • the gate of the amplification Tr55 is connected to the FD 53, and the drain of the amplification Tr55 is connected to the power supply Vdd.
  • the source of the amplifying Tr 55 is connected to the drain of the FET 56.
  • the FET 56 is an FET for selecting an output of an electric signal (VSL signal) to the VSL 42 n and is hereinafter also referred to as a selection Tr 56.
  • the source of the selection Tr 56 is connected to the VSL 42 n .
  • the gate of the selection Tr56 is connected to the pixel control line 41 m, the gate of the selection Tr56, via a pixel control line 41 m, a selection pulse SEL is supplied.
  • the source of the amplifying Tr 55 is connected to the current source 43 n via the selection Tr 56 and the VSL 42 n , thereby forming an SF (Source follower) (circuit) by the amplifying Tr 55 and the current source 43 n . Therefore, the FD 53 is connected to the VSL 42 n via the SF.
  • SF Source follower
  • the pixel 11 m, n can be configured without the selection Tr 56.
  • a configuration of a shared pixel in which the FD 53 or the selection Tr 56 is shared by the plurality of PDs 51 and the transfer Tr 52 can be employed.
  • the PD 51 receives light incident thereon and performs photoelectric conversion, thereby starting charge charging according to the amount of received incident light.
  • the selection pulse SEL is at the H level and the selection Tr 56 is in the ON state.
  • the pixel drive unit 21 (FIG. 2) temporarily transfers the transfer pulse TRG (from the L (Low) level). Set to H (High) level.
  • the transfer Tr 52 When the transfer Tr 52 is turned on, the charge charged in the PD 51 is transferred to the FD 53 via the transfer Tr 52 and charged.
  • the pixel driving unit 21 temporarily sets the reset pulse RST to the H level before temporarily setting the transfer pulse TRG to the H level, whereby the reset Tr 54 is temporarily turned on.
  • the FD 53 When the reset Tr 54 is turned on, the FD 53 is connected to the power supply Vdd via the reset Tr 54, and the charge in the FD 53 is swept out to the power supply Vdd via the reset Tr 54 and reset.
  • the pixel driving unit 21 After the charge of the FD 53 is reset, the pixel driving unit 21 temporarily sets the transfer pulse TRG to the H level as described above, and thereby the transfer Tr 52 is temporarily turned on.
  • the transfer Tr 52 When the transfer Tr 52 is turned on, the charge charged in the PD 51 is transferred to the FD 53 after reset via the transfer Tr 52 and charged.
  • a voltage (potential) corresponding to the electric charge charged in the FD 53 is output on the VSL 42 n as a VSL signal via the amplification Tr 55 and the selection Tr 56.
  • VSL42 n in the connected ADC 31 n (Fig. 2), the reset level is VSL signal immediately after the pixel 11 m, reset n has been performed is AD converted.
  • the signal level (reset level, pixel value, and VSL signal after the transfer Tr 52 is temporarily turned on (the voltage corresponding to the charge charged in the PD 51 and transferred to the FD 53). Are converted to AD.
  • a CDS that obtains a difference between a reset level AD conversion result (hereinafter also referred to as a reset level AD value) and a signal level AD conversion result (hereinafter also referred to as a signal level AD value) as a pixel value. Is done.
  • FIG. 4 is a block diagram illustrating a configuration example of the ADC 31 n of FIG.
  • the ADC 31 n includes a comparison unit 61 n and a counter 62 n , and performs reference signal comparison type AD conversion and CDS.
  • the comparison unit 61 n is supplied with the reference signal from the reference signal output unit 33 and the VSL signal (reset level, signal level) of the pixel 11 m, n .
  • the comparison unit 61 n compares the reference signal supplied thereto with the VSL signal and outputs the comparison result.
  • the comparison unit 61 n outputs one of the H and L levels, for example, the H level.
  • the comparison unit 61 n outputs the L level that is the other of the H and L levels.
  • the comparison unit 61 n is supplied with an AZ pulse from the auto zero control unit 32 via the auto zero control line 32A. In the comparison unit 61 n , auto zero processing is performed in accordance with the AZ pulse from the auto zero control unit 32.
  • the comparison unit 61 n can obtain a comparison result indicating that the reference signal and the VSL signal as the two input signals currently given to the comparison unit 61 n match.
  • the comparison unit 61 n is set (initial).
  • the counter 62 n is supplied with the output of the comparison unit 61 n and the clock from the clock output unit 34.
  • the counter 62 n starts counting the clock from the clock output unit 34 at the timing when the reference signal (level) supplied from the reference signal output unit 33 to the comparison unit 61 n starts changing, and the comparison unit For example, when the output of 61 n changes from the H level to the L level, that is, when the level of the reference signal and the VSL signal supplied to the comparison unit 61 n becomes equal (if the magnitude relationship between the reference signal and the VSL signal is reversed) ), The counting of the clock from the clock output unit 34 is terminated.
  • the counter 62 n outputs the clock count value as an AD conversion result of the VSL signal supplied to the comparison unit 61 n .
  • the reference signal output unit 33 outputs, for example, a signal having a slope (slope-shaped waveform) in which the voltage decreases at a constant rate from a predetermined initial value to a predetermined final value as the reference signal. .
  • the counter 62 n counts the time from the start of the slope until the reference signal changes to a voltage that matches the VSL signal supplied to the comparison unit 61 n, and the count value obtained by the count is The AD conversion result of the VSL signal supplied to the comparison unit 61 n is used.
  • the ADC 31 n performs AD conversion of the VSL signal using the comparison result between the reference signal and the VSL signal in the comparison unit 61 n .
  • the ADC 31 n obtains a reset level as a VSL signal supplied from the pixel 11 m, n to the comparison unit 61 n and an AD conversion result of the signal level. Then, the ADC 31 n performs CDS for obtaining a difference between the AD conversion result (signal level AD value) of the signal level and the AD conversion result (reset level AD value) of the reset level, and the difference obtained by the CDS is calculated as a pixel. Output as a pixel value of 11 m, n .
  • the CDS is performed by actually executing a calculation for obtaining a difference between the signal level AD value and the reset level AD value, and for example, by controlling the clock count in the counter 62 n. be able to.
  • the clock is counted while decrementing the count value by one, and for the signal level, the count value is set with the clock count value for the reset level as an initial value.
  • the AD conversion of the reset level and the signal level is performed, and the signal level (the AD conversion result) and the reset level ( CDS can be performed to obtain the difference from the AD conversion result.
  • a ramp signal having a slope that decreases at a constant rate is employed as the reference signal.
  • the reference signal has a slope that increases at a constant rate.
  • a ramp signal, a signal whose level changes nonlinearly, or the like can be used.
  • FIG. 5 is a diagram illustrating a first configuration example of the comparison unit 61 n of FIG.
  • the comparison unit 61 n includes capacitors (capacitances) 71 and 72, a comparator 73, and switches 74 and 75.
  • the capacitor 71 is a capacitor for auto-zero processing, and one end is connected to the non-inverting input terminal (+) IN1 of the comparator 73, and a reference signal is supplied to the other end. Therefore, the reference signal is supplied to the non-inverting input terminal IN1 of the comparator 73 via the capacitor 71.
  • the capacitor 72 is an auto-zero processing capacitor, one end of which is connected to the inverting input terminal ( ⁇ ) IN2 of the comparator 73, and the other end is supplied with a VSL signal. Therefore, the VSL signal is supplied to the inverting input terminal IN2 of the comparator 73 via the capacitor 72.
  • the comparator 73 has a non-inverting input terminal IN1, an inverting input terminal IN2, and an output terminal OUT1.
  • the comparator 73 compares the reference signal input (supplied) to the non-inverting input terminal IN1 via the capacitor 71 and the VSL signal input to the inverting input terminal IN2 via the capacitor 72, and the comparison result VOUT Is output from the output terminal OUT1 to the counter 62 n .
  • the comparator 73 is one of the H and L levels when the reference signal input to the non-inverting input terminal IN1 is larger than the VSL signal input to the inverting input terminal IN2, for example,
  • the H level is output from the output terminal OUT1 as the comparison result VOUT.
  • the comparator 73 determines that the other of the H and L levels is L when the VSL signal input to the inverting input terminal IN2 is larger than the voltage of the reference signal input to the non-inverting input terminal IN1.
  • the level is output from the output terminal OUT1 as the comparison result VOUT.
  • the switches 74 and 75 are turned on or off according to the AZ pulse supplied from the auto zero control unit 32 via the auto zero control line 32A.
  • the switch 74 turns on or off to turn on or off the connection between the non-inverting input terminal IN1 and the output terminal OUT1 of the comparator 73.
  • the switch 75 turns on or off the connection between the inverting input terminal IN2 and the output terminal OUT1 of the comparator 73 by turning on or off.
  • the comparator 61 n When the switches 74 and 75 are turned on and off, the comparator 61 n performs auto zero processing.
  • the output terminal OUT1 of the comparator 73 and the non-inverting input terminal IN1 and the inverting input terminal IN2 are temporarily connected to each other so that they are actually supplied to the non-inverting input terminal IN1 of the comparator 73.
  • the capacitors 71 and 72 are charged so that the comparison result that the signal and the signal currently supplied to the inverting input terminal IN2 match is obtained, and the DC of the non-inverting input terminal IN1 and the inverting input terminal IN2 is obtained. (Direct Current) level can be adjusted.
  • the voltage applied to the non-inverting input terminal IN1 of the comparator 73 and the voltage applied to the inverting input terminal IN2 at the time of the auto zero processing match. Can be used to determine the magnitude relationship between the voltage applied to the non-inverting input terminal IN1 and the voltage applied to the inverting input terminal IN2.
  • FIG. 6 is a diagram for explaining the operation of the image sensor 2 (FIG. 2).
  • the horizontal axis represents time
  • the vertical axis represents voltage
  • FIG. 6 shows the reference signal (voltage) supplied from the reference signal output unit 32 to the non-inverting input terminal IN1 of the comparison unit 61 n of the ADC 31 n and the pixel 11 in the image sensor 2 via the reference signal line 33A.
  • m from n, via the VSL42 n, waveform diagram showing an example of the ADC 31 n electric signal in which VSL signal supplied to the inverting input terminal IN2 of the comparator 73 constituting the comparing portion 61 n of the (voltage) It is.
  • the reference signal indicates the voltage applied to the non-inverting input terminal IN1 of the comparator 73 (not the voltage itself on the reference signal line 34A), and the VSL signal is (on VSL42 n
  • the voltage applied to the inverting input terminal IN2 of the comparator 73 (FIG. 6) is not shown.
  • the reset pulse RST is temporarily set to the H level, whereby the pixel 11 m, n is reset.
  • the FD 53 is connected to the power supply Vdd via the reset Tr 54 and the charge in the FD 53 is reset, so that the pixel 11 m, n is output.
  • the voltage of the VSL signal on the VSL 42 n output from the FD 53 via the amplification Tr 55 and the selection Tr 56 rises, and at time t 1 , the voltage corresponding to the power supply Vdd Become.
  • the drop in the VSL signal that occurs after the pixel 11 m, n is reset is called reset feedthrough.
  • the auto zero control unit 32 After the pixel 11 m, n is reset (or during reset), the auto zero control unit 32 changes the AZ pulse from the L level to the H level, thereby starting the auto zero process of the comparison unit 61 n .
  • the time t 5 is a timing of the falling edge of AZ pulse, based on the fact that the VSL signal given to the comparator unit 61 n and the reference signal are coincident, VSL signal
  • the comparison unit 61 n is set so that the magnitude relationship between the reference signal and the reference signal can be determined (compared).
  • the auto zero process is completed after the pixels 11 m, n are reset.
  • the magnitude relationship between the VSL signal and the reference signal is determined based on the fact that the reference signal and the voltage lowered by the reset feedthrough from the VSL signal during reset of the pixel 11 m, n match.
  • the comparison unit 61 n is set so that it is possible.
  • the reference signal (waveform thereof) is arranged at a position based on the voltage that is lowered by the reset feedthrough from the VSL signal during reset of the pixel 11 m, n .
  • Reference signal output unit 33 (FIG. 4) at time t 6 after the auto zero processing is completed (end), the reference signal is increased by a predetermined voltage.
  • a reference signal to be raised by a predetermined voltage, hereinafter also referred to as start offset.
  • the reference signal output unit 33 changes the voltage (level) of the reference signal so as to decrease at a constant rate for AD conversion of the VSL signal, but the voltage of the reference signal is constant.
  • the portion of the reference signal that decreases at the rate of is also called a slope.
  • Reference signal output unit 33 at time t 6 a reference signal, and the direction of the slope (direction in which the voltage of the reference signal will change) in the reverse direction to perform the starting offset to be offset by a predetermined voltage.
  • the reference signal output section 33 a certain period from time t 7 to the time t 9, the voltage of the reference signal, (gradually lowered) gradually reduced at a constant rate.
  • the reference signal in the period from the time t 7 to the time t 9 forms a slope.
  • the reset level (pixel 11 m, n reset immediately after the VSL signal (pixel 11 m of the VSL signal, n is reset, by the reset feedthrough the VSL signal)) after the voltage drop has occurred is the slope for AD conversion, below, the duration of the slope (the period from time t 7 to the time t 9), also referred to as P (Preset) phase.
  • the slope of the P phase is also referred to as the P phase slope.
  • the comparison unit 61 n is set so that the VSL signal and the reference signal at the time of auto-zero processing coincide with each other by auto-zero processing after resetting the pixels 11 m, n , so that auto-zero processing is performed.
  • the comparator 73 of the comparator 61 n outputs a comparison result indicating that the reference signal is larger than the VSL signal at the P-phase start time t 7 .
  • the comparator output VOUT of the comparator 73 becomes H level.
  • the counter 62 n of the ADC 31 n starts clock counting from the start time t 7 of the P-phase slope.
  • the reference signal (voltage) is gradually reduced, in FIG. 6, the magnitude of the at time t 8 the P phase, the VSL signal as the reference signal and the reset level is matched, the reference signal and VSL signal The relationship is reversed from the beginning of phase P.
  • the comparator output VOUT of the comparator 73 of the comparator 61 n is reversed from the start of the P phase, and the comparator 73 of the comparator 61 n has a VSL signal as a reset level larger than the reference signal. Starts outputting the comparison result.
  • the comparator output VOUT of the comparator 73 becomes L level.
  • the transfer pulse TRG is from L level to H level, as a result, the pixel 11 m, in n (FIG. 3), the photoelectric conversion
  • the charge charged in the PD 51 is transferred to the FD 53 via the transfer Tr 52 and charged.
  • the transfer pulse TRG changes from the H level to the L level, the PD51 FD 53
  • the VSL signal becomes a signal level (voltage) corresponding to the charge charged in the FD 53.
  • the reference signal output unit 33 raises the reference signal to the same voltage as at the start of the P phase, for example.
  • Reference signal output unit 33 (FIG. 4) is a reference signal, after raising the beginning and the same voltage of the P phase, from a period of time (time t 7 from the time t 12 to time t 14 to time t 9 The reference signal voltage is decreased (decreased) at the same rate of change as in the case of the P phase, for example.
  • D phase slope Slope of the reference signal during a period from the time t 12 to time t 14, in the signal level (pixel 11 m of the VSL signal, n (FIG. 3), immediately after the charge from PD51 to FD53 transfer occurred the VSL signal) and the slope for AD conversion, below, the duration of the slope (during a period from the time t 12 to time t 14), also referred to as D (Data) phase.
  • D phase slope The slope of D phase is also referred to as D phase slope.
  • the comparator output VOUT of the comparator 73 becomes H level to the reference signal indicating that a larger than VSL signal.
  • the counter 62 n of the ADC 31 n starts clock counting from the D-phase slope start time t 12 .
  • the reference signal (voltage) is gradually reduced, the magnitude of 6, at time t 13 in the D phase, the VSL signal as the reference signal and the signal level matches the reference signal and VSL signal The relationship is reversed from the beginning of phase D.
  • the comparator output VOUT of the comparator circuit 73 of the comparator 61 n is also reversed from the start of the D phase, and becomes the L level indicating that the VSL signal as the signal level is larger than the reference signal.
  • the counter 62 n of the ADC 31 n ends the clock counting. Then, the count value of the counter 62 n at that time becomes a signal level AD conversion result (signal level AD value).
  • the image sensor 2 obtains the difference between the reset level AD value and the signal level AD value. And the difference obtained as a result of the CDS is output as a pixel value.
  • the dynamic range of the ADC 31 n is expanded to cover the VSL signal, that is, the reference signal
  • the slope can cross the VSL signal.
  • the quantization step of AD conversion in the ADC 31 n becomes large, that is, the bit resolution becomes coarse, and the quantization noise deteriorates in the dark part of the subject with a large contrast.
  • the dynamic range and noise of AD conversion are improved by attenuating the VSL signal input to the comparator 73 according to the amplitude of the VSL signal.
  • FIG. 7 is a diagram illustrating a second configuration example of the comparison unit 61 n of FIG.
  • the comparison unit 61 n includes capacitors 71 and 72, a comparator 73, switches 74 and 75, a control unit 81, and an attenuation unit 82.
  • the comparator 61 n of FIG. 7 is common to the case of FIG. 5 in that it includes a capacitor 71 or a switch 75.
  • the comparator 61 n of FIG. 7 is different from the case of FIG. 5 in that a control unit 81 and an attenuation unit 82 are newly provided.
  • the control unit 81 controls the attenuation unit 82 so as to attenuate the VSL signal input to the comparator 73 in accordance with the amplitude of the VSL signal.
  • the attenuating unit 82 is provided, for example, on a signal line through which the VSL signal is input to the comparator 73, and attenuates the VSL signal input to the comparator 73 according to the control of the control unit 81.
  • the attenuation of the VSL signal is performed before the capacitor 72 through which the VSL signal is input to the inverting input terminal IN2 of the comparator 73 (on the opposite side of the capacitor 72 from the side connected to the comparator 73). Or after the capacitor 72 (between the capacitor 72 and the comparator 73).
  • the attenuating portion 82 can be provided before the capacitor 72 as indicated by a solid line in the drawing, or can be provided after the capacitor 72 as indicated by a dotted line in the drawing.
  • FIG. 8 is a timing chart for explaining operations of the control unit 81 and the attenuation unit 82 of FIG.
  • FIG. 8 shows an example of the reference signal and the VSL signal input to the non-inverting input terminal IN1 and the inverting input terminal IN2 of the comparator 73, respectively.
  • the control unit 81 controls the attenuation unit 82 so as not to attenuate the VSL signal input to the comparator 73.
  • the attenuation unit 82 outputs the VSL signal input to the attenuation unit 82 as it is under the control of the control unit 81.
  • the control unit 81 controls the attenuation unit 82 so as to attenuate the VSL signal input to the comparator 73.
  • the attenuation unit 82 attenuates and outputs the VSL signal input to the attenuation unit 82 according to the control of the control unit 81.
  • the attenuation unit 82 attenuates and outputs the VSL signal, so that the amplitude of the VSL signal input to the comparator 73 is small. become.
  • the VSL signal can be covered by the dynamic range of the ADC 31 n without reducing the analog gain of the ADC 31 n , that is, without increasing the slope of the slope of the reference signal.
  • This amplitude is large VSL signal, in the sense that, and can be covered by the ADC 31 n dynamic range, substantially, ADC 31 n dynamic range is improved, it is high dynamic range, It can be said.
  • the high dynamic range of the ADC 31 n can be carried out without the analog gain of the ADC 31 n to a low gain, by the analog gain of the ADC 31 n to the low gain, the high dynamic range of the ADC 31 n As in this case, the AD conversion quantization step in the ADC 31 n becomes large, and it is possible to prevent the quantization noise from deteriorating in a dark part of a subject having a large contrast.
  • the high dynamic range of the ADC 31 n by attenuating the VSL signal can be realized even when the power supply voltage Vdd is low, and therefore, the power consumption can be reduced.
  • the analog gain of the ADC 31 n can be increased, that is, the slope of the slope of the reference signal can be reduced.
  • the noise of the comparator 73 can be reduced by increasing the analog gain of the ADC 31 n .
  • the AD conversion result of the VSL signal takes into account the attenuation amount of the VSL signal, and for example, the attenuation amount times the count value of the counter 62 n is employed. .
  • FIG. 9 is a diagram illustrating a configuration example of the attenuation unit 82 of FIG.
  • FIG. 9 shows a configuration example of the attenuating unit 82 provided in the subsequent stage of the capacitor 72.
  • the attenuation unit 82 includes a switch 91 and a capacitor 92.
  • the switch 91 turns on or off the connection between the connection point of the capacitor 72 and the inverting input terminal IN2 of the comparator 73 and the capacitor 92 according to the control of the control unit 81.
  • One end of the capacitor 92 is connected to the switch 91, and the other end is grounded.
  • the control unit 81 controls the switch 91 to be turned off.
  • the VSL signal is input through the capacitor 72 to the inverting input terminal IN2 of the comparator 73 without being attenuated by the attenuation unit 82.
  • the control unit 81 controls the switch 91 to be turned on.
  • the VSL signal is attenuated by being divided by the capacitors 72 and 92 and input to the inverting input terminal IN2 of the comparator 73.
  • control unit 81 uses the VSL signal itself to determine whether the amplitude of the VSL signal is greater than a predetermined threshold value. It can be performed using the comparator output VOUT.
  • FIG. 10 is a timing chart for explaining the principle of the amplitude determination of the VSL signal using the comparator output VOUT.
  • FIG. 10 shows an example of the transfer pulse TRG, the reference signal, the VSL signal sigH having a large amplitude, the VSL signal sigL having a small amplitude, and the comparator output VOUT for each of the VSL signals sigH and sigL.
  • the transfer pulse TRG is temporarily changed from the L level to the H level, and the VSL signal (voltage) corresponding to the charge charged in the pixel 11 m, n (PD51). Falls to a signal level (voltage) corresponding to the charge charged in the pixel 11 m, n .
  • the reference signal output unit 33 raises the reference signal to the same voltage as that at the start of the P phase.
  • the VSL signal becomes a voltage corresponding to the charge charged in the pixel 11 m, n , or the reference signal is raised to the same voltage as that at the start of the P phase, so that the reference signal is
  • the comparator output VOUT changes from the L level to the H level when the signal becomes larger than the VSL signal.
  • the period from the timing at which the transfer pulse TRG changes from the L level to the H level until the reference signal is raised to the same voltage as that at the start of the P phase (immediately before) is the pixel 11 m. , n (FIG. 3), the charge charged in the PD 51 overlaps with the period transferred to the FD 53 via the transfer Tr 52, and this period is referred to as a transfer-in-progress period.
  • the magnitude relationship between the VSL signal and the reference signal and the comparator output VOUT of the comparator 73 are in the same state as at the end of the P phase. That is, at the start of the transfer period, the VSL signal is larger than the reference signal, and the comparator output VOUT of the comparator 73 is at the L level.
  • the VSL signal (the voltage thereof) drops corresponding to the charges charged in the pixels 11 m, n , but before the reference signal is raised to the same voltage as at the start of the P phase. For this reason, the voltage is low, such as the voltage at the end of the P phase or a voltage lower than that voltage.
  • the VSL signal when the degree (amount) of the drop of the VSL signal during the transfer period is large, that is, when the amplitude of the VSL signal is larger than a predetermined threshold, the VSL signal is at a low voltage. Below reference signal. As a result, the comparator output VOUT changes from the L level to the H level during the transfer period.
  • the VSL signal indicates a reference signal having a low voltage. Not below.
  • the comparator output VOUT remains at the L level during the transfer period.
  • amplitude determination for determining whether the amplitude of the VSL signal is larger or smaller than a predetermined threshold can be performed according to the comparator output VOUT during the transfer period.
  • the comparator output VOUT when the comparator output VOUT is inverted from the L level to the H level during the transfer period, it can be determined that the amplitude of the VSL signal is larger than a predetermined threshold value. On the other hand, when the comparator output VOUT remains at the L level during the transfer period, it can be determined that the amplitude of the VSL signal is smaller than the predetermined threshold value.
  • control unit 81 determines the amplitude of the VSL signal using the comparator output VOUT, and the attenuation unit 82 determines the amplitude (the magnitude) of the VSL signal obtained from the determination result of the amplitude determination. Attenuation of VSL signal can be controlled.
  • FIG. 11 shows the first determination of the control unit 81 and the attenuation unit 82 in the case where the amplitude determination using the comparator output VOUT is performed and the VSL signal is attenuated according to the determination result (the amplitude of the VSL signal obtained from the determination result).
  • It is a circuit diagram which shows the example of a structure.
  • control unit 81 includes a D flip-flop 101 and an OR gate 102.
  • the input terminal D of the D flip-flop 101 is connected to the output terminal OUT1 of the comparator 73, and therefore, the comparator output VOUT is supplied to the input terminal D.
  • the signal ATT_DET is supplied to the clock terminal G of the D flip-flop 101.
  • the D flip-flop 101 latches the comparator output VOUT supplied to the input terminal D according to the signal ATT_DET supplied to the clock terminal G and outputs it from the output terminal Q.
  • the OR gate 102 is a two-input OR gate and has two input terminals. One input terminal of the two input terminals of the OR gate 102 is connected to the output terminal Q of the D flip-flop 101, and the pulse AZ2 is supplied to the other input terminal.
  • the OR gate 102 calculates and outputs a logical sum ATT_EN of the output from the output terminal Q of the D flip-flop 101 and the pulse AZ2.
  • the attenuation unit 82 includes a switch 91 and a capacitor 92. That is, in FIG. 11, the attenuator 82 is configured in the same manner as in FIG.
  • the switch 91 is turned on when the logical sum ATT_EN is at the H level and turned off when the logical sum ATT_EN is at the L level in accordance with the logical sum ATT_EN output from the OR gate 102.
  • the capacitance of the auto-zero processing capacitors 71 and 72 is C
  • the capacitance of the capacitor 92 is 3C.
  • the signal ATT_DET and the pulse AZ2 are supplied from the control unit 20 (FIG. 2), for example.
  • FIG. 12 is a timing chart for explaining an example of the operation of the control unit 81 and the attenuation unit 82 in FIG. 11 when the amplitude of the VSL signal is smaller than a predetermined threshold value.
  • FIG. 12 shows an example of a reference signal, a VSL signal having a small amplitude, a comparator output VOUT, an AZ pulse, a pulse AZ2, a signal ATT_DET, and a logical sum ATT_EN.
  • the pulse AZ2 becomes H level during a part of the period when the AZ pulse is H level, and becomes L level during other periods.
  • the signal ATT_DET becomes the H level in a part of the period Ttrf in the transfer period, and becomes the L level in the other periods.
  • the period (timing) in which the signal ATT_DET is at the H level is set in advance so as to include, for example, a timing during which the VSL signal falls to some extent corresponding to the charge charged in the pixels 11 m, n during the transfer period. Is done.
  • the pulse AZ2 becomes H level during a part of the period when the AZ pulse is at H level, and the logical sum ATT_EN output from the OR gate 102 to which the pulse AZ2 is supplied is that the pulse AZ2 is at H level During the period of, it changes from L level to H level.
  • the switch 91 is turned on from off during the period in which the logical sum ATT_EN is at the H level, that is, the period during which the pulse AZ2 is at the H level. And 72, the capacitor 92 can obtain a comparison result indicating that the signal supplied to the non-inverting input terminal IN1 of the comparator 73 matches the signal supplied to the inverting input terminal IN2. Is charged.
  • the D flip-flop 101 latches the comparator output VOUT at that time and outputs it from the output terminal Q.
  • the VSL signal since the amplitude of the VSL signal is smaller than a predetermined threshold, the VSL signal does not fall below the reference signal during the transfer period, and the comparator output VOUT indicates that the VSL signal is larger than the reference signal. Represents the L level.
  • the output of the D flip-flop 101 becomes L level (remains), and the logical sum ATT_EN of the OR gate 102 also becomes L level (remains).
  • the switch 91 is turned off (remains) according to the logical sum ATT_EN, and the VSL signal is input to the inverting input terminal IN2 of the comparator 73 without being attenuated.
  • FIG. 13 is a timing chart for explaining an example of the operation of the control unit 81 and the attenuation unit 82 in FIG. 11 when the amplitude of the VSL signal is larger than a predetermined threshold value.
  • FIG. 13 shows an example of a reference signal, a VSL signal having a large amplitude, a comparator output VOUT, an AZ pulse, a pulse AZ2, a signal ATT_DET, and a logical sum ATT_EN.
  • the reference signal, the AZ pulse, the pulse AZ2, and the signal ATT_DET are the same as those in FIG.
  • the capacitors 71 and 72 and the capacitor 92 are supplied to the signal supplied to the non-inverting input terminal IN ⁇ b> 1 of the comparator 73. Charging is performed so as to obtain a comparison result indicating that the signal supplied to the inverting input terminal IN2 matches.
  • the D flip-flop 101 latches the comparator output VOUT at that time and outputs it from the output terminal Q.
  • the comparator output VOUT that has become H level is latched in synchronization with the signal ATT_DET during the transfer period.
  • the output of the D flip-flop 101 changes from L level to H level, and the logical sum ATT_EN of the OR gate 102 also changes from L level to H level.
  • the switch 91 is turned on from off according to the logical sum ATT_EN, and the VSL signal is attenuated by being divided by the capacitors 72 and 92, and the inverting input terminal IN2 of the comparator 73 is obtained. Is input.
  • FIG. 14 is a circuit diagram illustrating a second configuration example of the control unit 81 and the attenuation unit 82 in the case where the amplitude determination using the comparator output VOUT is performed and the VSL signal is attenuated according to the determination result. .
  • control unit 81 and the attenuation unit 82 are configured in the same manner as in FIG.
  • the capacitances of the auto-zero processing capacitors 71 and 72 are C and 1 / 3C, respectively, and the capacitance of the capacitor 92 is 2 / 3C.
  • the capacitance of the capacitor 92 constituting the attenuation unit 82 is 3C, which is three times the capacitance of the capacitors 71 and 72 for auto-zero processing. Since the area of the capacitor 92 having a capacitance of 3C becomes large, the image sensor 2 in which the capacitor 92 is formed may be increased in size.
  • the capacitance of the capacitor 72 can be set to 1 / 3C, and the capacitance of the capacitor 92 can be set to 2 / 3C.
  • FIG. 15 is a circuit diagram illustrating a third configuration example of the control unit 81 and the attenuation unit 82 in the case where the amplitude determination using the comparator output VOUT is performed and the VSL signal is attenuated according to the determination result. .
  • control unit 81 and the attenuation unit 82 are configured similarly to the case of FIG. 11.
  • the auto-zero processing capacitor 71 is not provided, and the capacitance of the capacitor 92 is C.
  • the DC (Direct Current) level on the non-inverting input terminal IN1 side is set to the inverting input terminal IN2 side. It is necessary to adjust the output of the comparator 73 so as to match the DC level.
  • FIG. 16 is a circuit diagram showing a fourth configuration example of the control unit 81 and the attenuation unit 82 in the case where the amplitude determination using the comparator output VOUT is performed and the VSL signal is attenuated according to the determination result. .
  • control unit 81 and the attenuation unit 82 are configured in the same manner as in FIG. 11.
  • the capacitances of the auto-zero processing capacitors 71 and 72 are C and 1 / 4C, respectively, and the capacitance of the capacitor 92 is 3 / 4C.
  • a capacitor 111 having a capacitance of 3 / 4C and a switch 112 are newly provided.
  • the switch 75, the capacitor 111, and the switch 112 are connected in series to form a series circuit. Further, one end of the series circuit composed of the switch 75, the capacitor 111, and the switch 112 is connected to the output terminal OUT1 of the comparator 73, and the other end is connected to the front stage of the capacitor 72 (the comparator 73 of the capacitor 72). Connected to the side opposite to the side connected to).
  • the switch 112 is turned on or off according to the output of the D flip-flop 101. That is, the switch 112 is turned on when the output of the D flip-flop 101 is at the H level. The switch 112 is turned off when the output of the D flip-flop 101 is at the L level.
  • control unit 81 the operations of the control unit 81 and the attenuation unit 82 are the same as those in FIG.
  • FIG. 17 is a circuit diagram illustrating a fifth configuration example of the control unit 81 and the attenuation unit 82 in the case where the amplitude determination using the comparator output VOUT is performed and the VSL signal is attenuated according to the determination result. .
  • control unit 81 is configured in the same manner as in FIG.
  • the attenuation unit 82 includes a switch 91, a resistor 121, and a power source 122.
  • the attenuation unit 82 is common to the case of FIG. However, in FIG. 17, the attenuation unit 82 is different from the case of FIG. 11 in that it includes a resistor 121 and a power source 122 instead of the capacitor 92.
  • auto-zero processing capacitors 71 and 72 are not provided, and further, switches 74 and 75 are not provided due to the absence of capacitors 71 and 72.
  • a resistor 131 that divides the VSL signal is provided together with the resistor 121 in place of the capacitor 71.
  • Resistance values of the resistors 121 and 131 are 3R and R, respectively.
  • the VSL signal is attenuated by being divided by the resistors 131 and 121 and input to the inverting input terminal IN2 of the comparator 73. Is done.
  • the VSL signal is input to the inverting input terminal IN2 of the comparator 73 without being divided through the resistor 131.
  • the power source 122 is a DC power source having a predetermined voltage Vc, and is a power source for adjusting the DC level on the inverting input terminal IN2.
  • FIG. 18 is a diagram illustrating an outline of a configuration example of an image sensor (solid-state imaging device) to which the present technology can be applied.
  • FIG. 18A shows a schematic configuration example of a non-stacked image sensor.
  • the image sensor 210 has a single die (semiconductor substrate) 211 as shown in FIG.
  • the die 211 is mounted with a pixel region 212 in which pixels are arranged in an array, a control circuit 213 for driving the pixel and other various controls, and a logic circuit 214 for signal processing.
  • the image sensor 220 is configured as one semiconductor chip in which two dies, a sensor die 221 and a logic die 222, are stacked and electrically connected.
  • the pixel region 212 and the control circuit 213 are mounted on the sensor die 221, and the logic circuit 214 including a signal processing circuit that performs signal processing is mounted on the logic die 222.
  • the sensor die 221 has a pixel region 212 mounted thereon, and the logic die 222 has a control circuit 213 and a logic circuit 214 mounted thereon.
  • the present technology can be applied to a non-stacked image sensor as shown in FIG. 18A or to a stacked image sensor as shown in FIGS. 18B and 18C.
  • B and C in FIG. 18 are two-layer image sensors in which two dies are stacked.
  • the present technology can also be applied to an image sensor in which three (or more) dies are stacked. .
  • FIG. 19 is a diagram illustrating details of a configuration example of a two-layer image sensor 220 to which the present technology can be applied.
  • the pixel 312 (in the pixel region 212) formed in the sensor die 221 is divided into pixel blocks 311 including one or more pixels 312. That is, the sensor die 221 is divided into X ⁇ Y pixel blocks 311 in the horizontal and vertical directions (X and Y are integers of 1 or more).
  • the signal processing circuit 321 includes an ADC 322 that performs AD conversion of a pixel signal as an electrical signal output from each pixel 312 of the pixel block 311 of the sensor die 221, and a signal processing block that performs various signal processing such as black level correction and development. (Not shown).
  • one signal processing circuit 321 has the same size as one pixel block 311 and is arranged at a position facing one pixel block 311.
  • the signal processing circuit 321 takes charge of the signal processing of the pixel signal output from the pixel 312 constituting the pixel block 311 located at the position facing the signal processing circuit 321.
  • a set of pixels 312 in which one signal processing circuit 321 is in charge of signal processing constitutes one pixel block 311.
  • the pixel block 311 as a set of pixels 312 in charge of signal processing or the like by the signal processing circuit 321 is referred to as a pixel block 311 corresponding to the signal processing circuit 321, the signal processing circuit 321 in the logic die 222. Can be said to be arranged at a position facing the corresponding pixel block 311.
  • the signal processing circuit 321 is connected by a signal line 323 to a pixel block 311 corresponding to the signal processing circuit 321 (at a position facing the signal processing circuit 321).
  • the pixel signal output from the pixel 312 of the pixel block 311 is supplied to the signal processing circuit 321 corresponding to the pixel block 311 via the signal line 323.
  • the ADC 322 included in the signal processing circuit 321 is in charge of AD conversion of the pixel signal supplied from the pixel 312 of the corresponding pixel block 311 via the signal line 323.
  • AD conversion method is called area ADC (AD conversion) method.
  • AD conversion of pixel signals can be performed in parallel by a number equal to the number X ⁇ Y of the signal processing circuits 321. The same applies to signal processing other than AD conversion.
  • the present technology can be applied to the ADC 322 of the image sensor 220 that employs the area ADC as described above.
  • the present technology can be applied to any of the column parallel AD conversion system as shown in FIG. 2 and the area ADC system as shown in FIG.
  • FIG. 20 is a diagram showing a usage example in which the image sensor 2 of FIG. 1 is used.
  • the image sensor 2 can be used in various electronic devices that sense light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Electronic devices that capture images for viewing such as digital cameras and mobile devices with camera functions
  • Electronic devices used for traffic such as in-vehicle sensors that take pictures of the back, surroundings, inside the car, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Electronic devices used in home appliances such as TVs, refrigerators, and air conditioners to capture gestures and perform device operations in accordance with the gestures
  • Endoscopes, electron microscopes, and infrared light reception Electronic devices used for medical and healthcare such as angiography devices
  • Electronic devices used for security such as surveillance cameras for crime prevention and cameras for personal authentication
  • Photographs the skin Photographing skin measuring instrument and scalp Electronic devices used for beauty such as a microscope to perform
  • Electronic devices used for sports such as action cameras and wearable cameras for sports applications, etc.
  • the present technology can be applied not only to an image sensor that senses visible light but also to an image sensor that senses electromagnetic waves other than visible light such as infrared rays.
  • the present technology provides an AD conversion of an electrical signal other than the electrical signal output by the pixel of the image sensor, that is, an analog electrical signal output by, for example, a microphone that senses sound or a sensor that senses any other physical quantity. Can be applied to.
  • the present technology can be applied to AD conversion of an arbitrary analog signal in addition to the electric signal output from the sensor.
  • this technique can take the following structures.
  • a comparator for comparing an electrical signal obtained by sensing a physical quantity with a reference signal whose level changes, and using the comparison result between the electrical signal and the reference signal of the comparator,
  • An AD converter that performs AD (Analog to Digital) conversion of the signal;
  • a sensor comprising: an attenuation unit that attenuates the electrical signal input to the comparator in accordance with the amplitude of the electrical signal.
  • ⁇ 3> The sensor according to ⁇ 1> or ⁇ 2>, wherein the attenuation unit attenuates the electric signal according to an amplitude of the electric signal obtained from the comparison result of the comparator.
  • the electrical signal passes through the auto-zero processing capacitor used for auto-zero processing to set the comparator so that the comparison result that the electrical signal and the reference signal match is obtained.
  • Input to the The attenuation unit attenuates the electrical signal by dividing the electrical signal input to the comparator using the auto-zero processing capacitor.
  • ⁇ 5> The sensor according to any one of ⁇ 1> to ⁇ 4>, further including a pixel that includes a photoelectric conversion element that performs photoelectric conversion and outputs the electrical signal.
  • a sensor with an AD converter that performs AD (Analog to Digital) conversion of signals A driving method including the step of attenuating the electric signal input to the comparator in accordance with the amplitude of the electric signal.
  • An optical system that collects the light;
  • An image sensor that receives light and outputs a signal corresponding to the amount of light received;
  • the image sensor is A pixel having a photoelectric conversion element for performing photoelectric conversion and outputting an electrical signal;
  • a reference signal output unit that outputs a reference signal whose level changes;
  • a comparator for comparing the electrical signal output from the pixel with the reference signal, and using a comparison result between the electrical signal and the reference signal of the comparator, AD ( Analog to Digital) AD converter that performs conversion
  • An electronic apparatus comprising: an attenuation unit that attenuates the electric signal input to the comparator in accordance with an amplitude of the electric signal.

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Abstract

本技術は、AD変換のダイナミックレンジ及びノイズを改善することができるようにするセンサ、駆動方法、及び、電子機器に関する。 AD変換部は、電気信号と、レベルが変化する参照信号とを比較する比較器を有し、比較器の、電気信号と参照信号との比較結果を用いて、電気信号のAD変換を行う。減衰部は、電気信号の振幅に応じて、比較器に供給される電気信号を減衰する。本技術は、例えば、電気信号のAD変換を行う場合に適用することができる。

Description

センサ、駆動方法、及び、電子機器
　本技術は、センサ、駆動方法、及び、電子機器に関し、特に、例えば、AD変換のダイナミックレンジ及びノイズを改善することができるようにするセンサ、駆動方法、及び、電子機器に関する。
　近年、ディジタル（スチル／ビデオ）カメラその他の電子機器では、画像を撮像する固体撮像装置として、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサが用いられる。
　CMOSイメージセンサでは、ADC(Analog to Digital Converter)において、例えば、画素から得られる電気信号と、レベルが変化する参照信号とが比較され、その電気信号と参照信号との比較結果を用いて、画素から得られる電気信号のAD(Analog to Digital)変換が行われる。
　CMOSイメージセンサで採用するAD変換方式としては、例えば、１水平ラインの画素等の複数の画素から得られる電気信号のAD変換を並列で行う列並列AD変換方式がある。
　なお、アナログ画素電圧を精度よくディジタル信号に変換するため、アナログ画素電圧が飽和しないように、アナログ画素電圧が小さい場合には増幅率を高くし、アナログ画素電圧が大きい場合には増幅率を低くして、アナログ画素電圧を増幅するイメージセンサが提案されている（例えば、特許文献１を参照）。
特開2015-167347号公報
　近年、CMOSイメージセンサの画素の特性の向上に伴い、画素の飽和電荷量が増大している。また、省電力化の要請により、CMOSイメージセンサの電源電圧の低電圧化が進行している。
　以上のような飽和電荷量の増大、及び、電源電圧の低電圧化に起因して、ADCのダイナミックレンジが、画素にチャージされた電荷に対応する電気信号としての画素信号をカバーすることが困難になりつつある。
　ADCのアナログゲインを低ゲインにすることで、ADCのダイナミックレンジを拡げることができる。しかしながら、アナログゲインを低ゲインにすると、AD変換の量子化ステップ（幅）が大になり、明暗差の大きい被写体の暗部において、量子化ノイズが悪化する。
　以上から、CMOSイメージセンサについては、AD変換のダイナミックレンジ及びノイズの改善が要請されている。
　また、AD変換のダイナミックレンジ及びノイズの改善は、CMOSイメージセンサのみならず、任意の物理量をセンシングするセンサについて、そのセンサで得られる電気信号のAD変換に要請される。
　本技術は、このような状況に鑑みてなされたものであり、AD変換のダイナミックレンジ及びノイズを改善することができるようにするものである。
　本技術のセンサは、物理量をセンシングすることにより得られる電気信号と、レベルが変化する参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号を減衰する減衰部とを備えるセンサである。
　本技術の駆動方法は、物理量をセンシングすることにより得られる電気信号と、レベルが変化する参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部を備えるセンサが、前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号を減衰するステップを含む駆動方法である。
　本技術の電子機器は、光を集光する光学系と、光を受光し、前記光の受光量に対応する信号を出力するイメージセンサとを備え、前記イメージセンサは、光電変換を行う光電変換素子を有し、電気信号を出力する画素と、レベルが変化する参照信号を出力する参照信号出力部と、前記画素から出力される前記電気信号と、前記参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号を減衰する減衰部とを有する電子機器である。
　本技術のセンサ、駆動方法、及び、電子機器においては、電気信号と、レベルが変化する参照信号とを比較する比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行う場合に、前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号が減衰される。
　なお、センサは、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
　本技術によれば、AD変換のダイナミックレンジ及びノイズを改善することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。 イメージセンサ２の構成例を示すブロック図である。 画素１１m,nの構成例を示す回路図である。 ADC３１nの構成例を示すブロック図である。 比較部６１nの第１の構成例を示す図である。 イメージセンサ２の動作を説明する図である。 比較部６１nの第２の構成例を示す図である。 制御部８１及び減衰部８２の動作を説明するタイミングチャートである。 減衰部８２の構成例を示す図である。 比較器出力VOUTを用いたVSL信号の振幅判定の原理を説明するタイミングチャートである。 比較器出力VOUTを用いた振幅判定の判定結果に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第１の構成例を示す回路図である。 VSL信号の振幅が所定の閾値よりも小さい場合の制御部８１及び減衰部８２の動作の例を説明するタイミングチャートである。 VSL信号の振幅が所定の閾値よりも大きい場合の制御部８１及び減衰部８２の動作の例を説明するタイミングチャートである。 比較器出力VOUTを用いた振幅判定の判定結果に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第２の構成例を示す回路図である。 比較器出力VOUTを用いた振幅判定の判定結果に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第３の構成例を示す回路図である。 比較器出力VOUTを用いた振幅判定の判定結果に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第４の構成例を示す回路図である。 比較器出力VOUTを用いた振幅判定の判定結果に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第５の構成例を示す回路図である。 本技術を適用し得るイメージセンサ（固体撮像装置）の構成例の概要を示す図である。 本技術を適用し得る2層のイメージセンサ２２０の構成例の詳細を示す図である。 イメージセンサ２を使用する使用例を示す図である。
　＜本技術を適用したディジタルカメラの一実施の形態＞
　図１は、本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
　なお、ディジタルカメラは、静止画、及び、動画のいずれも撮像することができる。
　図１において、ディジタルカメラは、光学系１、イメージセンサ２、メモリ３、信号処理部４、出力部５、及び、制御部６を有する。
　光学系１は、例えば、図示せぬズームレンズや、フォーカスレンズ、絞り等を有し、外部からの光を、イメージセンサ２に入射させる。
　イメージセンサ２は、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサであり、光学系１からの入射光を受光し、光電変換を行って、光学系１からの入射光に対応する画像データを出力する。
　メモリ３は、イメージセンサ２が出力する画像データを一時記憶する。
　信号処理部４は、メモリ３に記憶された画像データを用いた信号処理としての、例えば、ノイズの除去や、ホワイトバランスの調整等の処理を行い、出力部５に供給する。
　出力部５は、信号処理部４からの画像データを出力する。
　すなわち、出力部５は、例えば、液晶等で構成されるディスプレイ（図示せず）を有し、信号処理部４からの画像データに対応する画像を、いわゆるスルー画として表示する。
　また、出力部５は、例えば、半導体メモリや、磁気ディスク、光ディスク等の記録媒体を駆動するドライバ（図示せず）を有し、信号処理部４からの画像データを記録媒体に記録する。
　制御部６は、ユーザの操作等に従い、ディジタルカメラを構成する各ブロックを制御する。
　以上のように構成されるディジタルカメラでは、イメージセンサ２が、光学系１からの入射光を受光し、その入射光に応じて、画像データを出力する。
　イメージセンサ２が出力する画像データは、メモリ３に供給されて記憶される。メモリ３に記憶された画像データについては、信号処理部４による信号処理が施され、その結果得られる画像データは、出力部５に供給されて出力される。
　＜イメージセンサ２の構成例＞
　図２は、図１のイメージセンサ２の構成例を示すブロック図である。
　図２において、イメージセンサ２は、画素アレイ１０、制御部２０、画素駆動部２１、列並列AD変換装置２２、及び、出力部２３を有する。
　画素アレイ１０は、光電変換を行うM×N個（M及びNは、1以上の整数）の画素１１1,1，１１1,2，・・・，１１1,N，１１2,1，１１2,2，・・・，１１2,N，・・・，１１M,1，１１M,2，・・・，１１M,Nを有し、画像を撮像する撮像部（撮像素子）として機能する。
　M×N個の画素１１1,1ないし１１M,Nは、２次元平面上に、M行N列の行列（格子）状に配置されている。
　画素アレイ１０の、（上から）m行目（m＝1,2,・・・,M）の行方向（横方向）に並ぶN個の画素１１m,1ないし１１m,Nには、行方向に延びる画素制御線４１mが接続されている。
　また、（左から）n列目（n＝1,2,・・・,N）の列方向（縦方向）に並ぶM個の画素１１1,nないし１１M,nには、列方向に延びるVSL(Vertical Signal Line)４２nが接続されている。VSL４２nには、画素１１1,nないし１１M,nの他、電流源４３nが接続されている。
　画素１１m,nは、そこに入射する光（入射光）の光電変換を行う。さらに、画素１１m,nは、光電変換によって得られる電荷に対応する電圧（電気信号）を、画素駆動部２１からの、画素制御線４１mを介しての制御に従い、VSL４２n上に出力する。
　なお、画素１１m,nは、例えば、ベイヤ配列等の色フィルタ（図示せず）を介して入射する所定の色の光の光電変換を行うことができる。
　制御部２０は、画素駆動部２１や、列並列AD変換装置２２（を構成するオートゼロ制御部３２や、参照信号出力部３３等）、その他の必要なブロックを、所定のロジック等に従って制御する。
　画素駆動部２１は、制御部２０の制御に従い、画素制御線４１mを介して、その画素制御線４１mに接続されている画素１１m,1ないし１１m,Nを制御（駆動）する。
　列並列AD変換装置２２は、各行に並ぶ画素１１m,1ないし１１m,Nそれぞれと、VSL４２1ないし４２Nを介して接続されており、したがって、画素１１m,nがVSL４２n上に出力する電気信号（電圧）（以下、VSL信号ともいう）は、列並列AD変換装置２２に供給される。
　列並列AD変換装置２２は、一行に並ぶ画素１１m,1ないし１１m,Nそれぞれから、VSL４２1ないし４２Nを介して供給されるVSL信号のAD変換を、並列で行う列並列AD変換装置であり、AD変換の結果得られるディジタルデータを、画素１１m,1ないし１１m,Nの画素値（画素データ）として、出力部２３に供給する。
　ここで、列並列AD変換装置２２は、一行に並ぶN個の画素１１m,1ないし１１m,Nすべての電気信号のAD変換を、並列で行う他、そのN個の画素１１m,1ないし１１m,Nのうちの、N個未満の1個以上の画素の電気信号のAD変換を、並列で行うことができる。
　但し、以下では、説明を簡単にするため、列並列AD変換装置２２は、一行に並ぶN個の画素１１m,1ないし１１m,NすべてのVSL信号のAD変換を、並列で行うこととする。
　列並列AD変換装置２２は、一行に並ぶN個の画素１１m,1ないし１１m,NすべてのVSL信号のAD変換を、並列で行うために、N個のADC(Analog to Digital Converter)３１1ないし３１Nを有する。
　さらに、列並列AD変換装置２２は、オートゼロ制御部３２、参照信号出力部３３、及び、クロック出力部３４を有する。
　オートゼロ制御部３２は、ADC３１nが有する、後述する比較器７３のオートゼロ処理を制御するための信号であるAZパルス（オートゼロパルス）を、オートゼロ制御線３２Ａを介して、ADC３１1ないし３１Nに供給（出力）する。
　参照信号出力部３３は、例えば、DAC(Digital to Analog Converter)で構成され、ランプ(ramp)信号のような一定の傾きで、所定の初期値から所定の最終値までレベル（電圧）が変化する期間を有する参照信号を、参照信号線３３Ａを介して、ADC３１1ないし３１Nに供給（出力）する。
　クロック出力部３４は、所定の周波数のクロックを、クロック線３４Ａを介して、ADC３１1ないし３１Nに供給（出力）する。
　ADC３１nは、VSL４１nに接続されており、したがって、ADC３１nには、画素１１m,nがVSL４１n上に出力するVSL信号（電気信号）が供給される。
　ADC３１nは、画素１１m,nが出力するVSL信号のAD変換を、参照信号出力部３３からの参照信号、及び、クロック出力部３４からのクロックを用いて行い、さらに、CDS(Correlated Double Sampling)を行って、画素値としてのディジタルデータを求める。
　ここで、ADC３１nは、画素１１m,nのVSL信号と、参照信号出力部３３からの参照信号とを比較し、画素１１m,nのVSL信号と参照信号とのレベルが一致するまでの（VSL信号と参照信号との大小関係が逆転するまでの）、参照信号のレベルの変化に要する時間をカウントすることにより、画素１１m,nのVSL信号のAD変換を行う。
　ADC３１nにおいて、画素１１m,nのVSL信号と参照信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間のカウントは、クロック出力部３４からのクロックをカウントすることにより行われる。
　また、N個のADC３１1ないし３１Nには、画素アレイ１０の第1行ないし第M行の各行のN個の画素１１m,1ないし１１m,NのVSL信号が、例えば、第1行から順次供給され、そのVSL信号のAD変換、及び、CDSが、行単位で行われる。
　出力部２３は、画素値を読み出す列nを選択し、その列nのADC３１nから、そのADC３１nで求められた画素１１m,nのAD変換（及びCDS）の結果を、画素値として読み出し、外部（本実施の形態では、メモリ３（図１））に出力する。
　なお、ここでは、ADC３１nにおいて、AD変換の他、CDSを行うこととしたが、ADC３１nでは、AD変換のみを行い、CDSは、出力部２３で行うことが可能である。
　また、以下では、CDSについては、適宜、説明を省略する。
　＜画素１１m,nの構成例＞
　図３は、図２の画素１１m,nの構成例を示す回路図である。
　図３において、画素１１m,nは、PD(Photo Diode)５１、並びに、４個のNMOS(negative channel MOS)のFET(Field Effect Transistor)５２，５４，５５、及び、５６を有する。
　また、画素１１m,nにおいては、FET５２のドレイン、FET５４のソース、及び、FET５５のゲートが接続されており、その接続点には、電荷を電圧に変換するためのFD(Floating Diffusion)（容量）５３が形成されている。
　PD５１は、光電変換を行う光電変換素子の一例であり、入射光を受光して、その入射光に対応する電荷をチャージすることにより、光電変換を行う。
　PD５１のアノードはグランド(ground)に接続され（接地され）、PD５１のカソードは、FET５２のソースに接続されている。
　FET５２は、PD５１にチャージされた電荷を、PD５１からFD５３に転送するためのFETであり、以下、転送Tr５２ともいう。
　転送Tr５２のソースは、PD５１のカソードに接続され、転送Tr５２のドレインは、FD５３を介して、FET５４のソースに接続されている。
　また、転送Tr５２のゲートは、画素制御線４１mに接続されており、転送Tr５２のゲートには、画素制御線４１mを介して、転送パルスTRGが供給される。
　ここで、画素駆動部２１（図２）が、画素制御線４１mを介して、画素１１m,nを駆動（制御）するために、画素制御線４１mに流す制御信号には、転送パルスTRGの他、後述するリセットパルスRST、及び、選択パルスSELがある。
　FD５３は、転送Tr５２のドレイン、FET５４のソース、及び、FET５５のゲートの接続点に形成された、コンデンサの如く電荷を電圧に変換する領域である。
　FET５４は、FD５３にチャージされた電荷（電圧（電位））をリセットするためのFETであり、以下、リセットTr５４ともいう。
　リセットTr５４のドレインは、電源Vddに接続されている。
　また、リセットTr５４のゲートは、画素制御線４１mに接続されており、リセットTr５４のゲートには、画素制御線４１mを介して、リセットパルスRSTが供給される。
　FET５５は、FD５３の電圧をバッファするためのFETであり、以下、増幅Tr５５ともいう。
　増幅Tr５５のゲートは、FD５３に接続され、増幅Tr５５のドレインは、電源Vddに接続されている。また、増幅Tr５５のソースは、FET５６のドレインに接続されている。
　FET５６は、VSL４２nへの電気信号（VSL信号）の出力を選択するためのFETであり、以下、選択Tr５６ともいう。
　選択Tr５６のソースは、VSL４２nに接続されている。
　また、選択Tr５６のゲートは、画素制御線４１mに接続されており、選択Tr５６のゲートには、画素制御線４１mを介して、選択パルスSELが供給される。
　ここで、増幅Tr５５のソースが、選択Tr５６、及び、VSL４２nを介して電流源４３nに接続されることで、増幅Tr５５及び電流源４３nによって、SF(Source Follower)（の回路）が構成されており、したがって、FD５３は、SFを介して、VSL４２nに接続されている。
　なお、画素１１m,nは、選択Tr５６なしで構成することができる。
　また、画素１１m,nの構成としては、FD５３ないし選択Tr５６を、複数のPD５１及び転送Tr５２で共有する共有画素の構成を採用することができる。
　以上のように構成される画素１１m,nでは、PD５１は、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷のチャージを開始する。なお、ここでは、説明を簡単にするために、選択パルスSELはHレベルになっており、選択Tr５６はオン状態であることとする。
　PD５１での電荷のチャージが開始されてから、所定の時間（露光時間）が経過すると、画素駆動部２１（図２）は、転送パルスTRGを、一時的に、（L(Low)レベルから）H(High)レベルにする。
　転送パルスTRGが一時的にHレベルになることにより、転送Tr５２は、一時的に、オン状態になる。
　転送Tr５２がオン状態になると、PD５１にチャージされた電荷は、転送Tr５２を介して、FD５３に転送されてチャージされる。
　画素駆動部２１は、転送パルスTRGを一時的にHレベルにする前に、リセットパルスRSTを、一時的に、Hレベルにし、これにより、リセットTr５４を、一時的に、オン状態にする。
　リセットTr５４がオン状態になることにより、FD５３は、リセットTr５４を介して、電源Vddに接続され、FD５３にある電荷は、リセットTr５４を介して、電源Vddに掃き出されてリセットされる。
　ここで、以上のように、FD５３が、電源Vddに接続され、FD５３にある電荷がリセットされることが、画素１１m,nのリセットである。
　FD５３の電荷のリセット後、画素駆動部２１は、上述のように、転送パルスTRGを、一時的に、Hレベルにし、これにより、転送Tr５２は、一時的に、オン状態になる。
　転送Tr５２がオン状態になることにより、PD５１にチャージされた電荷は、転送Tr５２を介して、リセット後のFD５３に転送されてチャージされる。
　FD５３にチャージされた電荷に対応する電圧（電位）は、増幅Tr５５及び選択Tr５６を介して、VSL信号として、VSL４２n上に出力される。
　VSL４２nに接続されているADC３１n（図２）では、画素１１m,nのリセットが行われた直後のVSL信号であるリセットレベルがAD変換される。
　さらに、ADC３１nでは、転送Tr５２が一時的にオン状態になった後のVSL信号（PD５１にチャージされ、FD５３に転送された電荷に対応する電圧）である信号レベル（リセットレベルと、画素値となるレベルとを含む）がAD変換される。
　そして、ADC３１nでは、リセットレベルのAD変換結果（以下、リセットレベルAD値ともいう）と、信号レベルのAD変換結果（以下、信号レベルAD値ともいう）との差分を、画素値として求めるCDSが行われる。
　＜ADC３１nの構成例＞
　図４は、図２のADC３１nの構成例を示すブロック図である。
　ADC３１nは、比較部６１n、及び、カウンタ６２nを有し、参照信号比較型のAD変換、及び、CDSを行う。
　比較部６１nには、参照信号出力部３３からの参照信号、及び、画素１１m,nのVSL信号（リセットレベル、信号レベル）が供給される。
　比較部６１nは、そこに供給される参照信号とVSL信号とを比較し、その比較結果を出力する。
　すなわち、比較部６１nは、参照信号がVSL信号よりも大である場合、H及びLレベルのうちの一方である、例えば、Hレベルを出力する。
　また、比較部６１nは、VSL信号が参照信号の電圧よりも大である場合、H及びLレベルのうちの他方であるLレベルを出力する。
　なお、比較部６１nには、オートゼロ制御部３２から、オートゼロ制御線３２Ａを介して、AZパルスが供給される。比較部６１nでは、オートゼロ制御部３２からのAZパルスに従って、オートゼロ処理が行われる。
　ここで、オートゼロ処理では、比較部６１nにおいて、その比較部６１nに現に与えられている２つの入力信号としての参照信号及びVSL信号が一致している旨の比較結果が得られるように、比較部６１nが（初期）設定される。
　カウンタ６２nには、比較部６１nの出力と、クロック出力部３４からのクロックとが供給される。
　カウンタ６２nは、例えば、参照信号出力部３３から比較部６１nに供給される参照信号（のレベル）が変化を開始するタイミングで、クロック出力部３４からのクロックのカウントを開始し、比較部６１nの出力が、例えば、HレベルからLレベルになると、すなわち、比較部６１nに供給される参照信号とVSL信号とのレベルが等しくなると（参照信号とVSL信号との大小関係が逆転すると）、クロック出力部３４からのクロックのカウントを終了する。
　そして、カウンタ６２nは、クロックのカウント値を、比較部６１nに供給されるVSL信号のAD変換結果として出力する。
　ここで、参照信号出力部３３は、参照信号として、例えば、所定の初期値から所定の最終値まで、一定の割合で電圧が小さくなっていくスロープ（スロープ状の波形）を有する信号を出力する。
　この場合、カウンタ６２nでは、スロープの開始から、参照信号が、比較部６１nに供給されるVSL信号に一致する電圧に変化するまでの時間がカウントされ、そのカウントにより得られるカウント値が、比較部６１nに供給されるVSL信号のAD変換結果とされる。
　以上のように、ADC３１nでは、比較部６１nでの参照信号とVSL信号との比較結果を用いて、VSL信号のAD変換が行われる。
　ADC３１nは、画素１１m,nから比較部６１nに供給されるVSL信号としてのリセットレベル、及び、信号レベルのAD変換結果を得る。そして、ADC３１nは、信号レベルのAD変換結果（信号レベルAD値）と、リセットレベルのAD変換結果（リセットレベルAD値）との差分を求めるCDSを行い、そのCDSにより得られる差分を、画素１１m,nの画素値として出力する。
　なお、ADC３１nにおいて、CDSは、信号レベルAD値とリセットレベルAD値との差分を求める演算を実際に実行することにより行う他、例えば、カウンタ６２nでのクロックのカウントを制御することにより行うことができる。
　すなわち、カウンタ６２nにおいて、リセットレベルについては、例えば、カウント値を、１ずつデクリメントしながら、クロックをカウントし、信号レベルについては、リセットレベルについてのクロックのカウント値を初期値として、カウント値を、リセットレベルの場合とは逆に、１ずつインクリメントしながら、クロックをカウントすることにより、リセットレベル、及び、信号レベルのAD変換を行いつつ、信号レベル（のAD変換結果）とリセットレベル（のAD変換結果）との差分を求めるCDSを行うことができる。
　また、本実施の形態では、参照信号として、一定の割合で小さくなっていくスロープを有するランプ信号を採用するが、参照信号としては、その他、例えば、一定の割合で大きくなっていくスロープを有するランプ信号や、非線形にレベルが変化する信号等を採用することができる。
　＜比較部６１nの第１の構成例＞
　図５は、図４の比較部６１nの第１の構成例を示す図である。
　比較部６１nは、キャパシタ（容量）７１及び７２、比較器７３、並びに、スイッチ７４及び７５を有する。
　キャパシタ７１は、オートゼロ処理用のキャパシタであり、一端が、比較器７３の非反転入力端子(+)IN1に接続され、他端には、参照信号が供給される。したがって、参照信号は、キャパシタ７１を介して、比較器７３の非反転入力端子IN1に供給される。
　キャパシタ７２は、オートゼロ処理用のキャパシタであり、一端が、比較器７３の反転入力端子(-)IN2に接続され、他端には、VSL信号が供給される。したがって、VSL信号は、キャパシタ７２を介して、比較器７３の反転入力端子IN2に供給される。
　比較器７３は、非反転入力端子IN1、反転入力端子IN2、及び、出力端子OUT1を有する。
　比較器７３は、キャパシタ７１を介して非反転入力端子IN1に入力（供給）される参照信号と、キャパシタ７２を介して反転入力端子IN2に入力されるVSL信号とを比較し、その比較結果VOUTを、出力端子OUT1からカウンタ６２nに出力する。
　すなわち、比較器７３は、非反転入力端子IN1に入力される参照信号が、反転入力端子IN2に入力されるVSL信号よりも大である場合、H及びLレベルのうちの一方である、例えば、Hレベルを、比較結果VOUTとして、出力端子OUT1から出力する。
　また、比較器７３は、反転入力端子IN2に入力されるVSL信号が、非反転入力端子IN1に入力される参照信号の電圧よりも大である場合、H及びLレベルのうちの他方であるLレベルを、比較結果VOUTとして、出力端子OUT1から出力する。
　スイッチ７４及び７５は、オートゼロ制御部３２から、オートゼロ制御線３２Ａを介して供給されるAZパルスに応じて、オン又はオフする。スイッチ７４は、オン又はオフすることにより、比較器７３の非反転入力端子IN1と出力端子OUT1との接続をオン又はオフにする。スイッチ７５は、オン又はオフすることにより、比較器７３の反転入力端子IN2と出力端子OUT1との接続をオン又はオフにする。
　スイッチ７４及び７５のオン及びオフにより、比較部６１nでは、オートゼロ処理が行われる。
　オートゼロ処理では、比較器７３の出力端子OUT1と、非反転入力端子IN1及び反転入力端子IN2それぞれとが一時的に接続されることで、比較器７３の非反転入力端子IN1に現に供給されている信号と、反転入力端子IN2に現に供給されている信号とが一致している旨の比較結果が得られるように、キャパシタ７１及び７２がチャージされ、非反転入力端子IN1及び反転入力端子IN2のDC(Direct Current)レベルが合わせられる。
　オートゼロ処理によれば、比較器７３において、オートゼロ処理時に、比較器７３の非反転入力端子IN1に与えられていた電圧と、反転入力端子IN2に与えられていた電圧とが一致しているということを基準として、非反転入力端子IN1に与えられる電圧と、反転入力端子IN2に与えられる電圧との大小関係を判定することができる。
　＜イメージセンサ２の動作＞
　図６は、イメージセンサ２（図２）の動作を説明する図である。
　なお、図６において、横軸は時間を表し、縦軸は電圧を表す。
　図６は、イメージセンサ２において、参照信号出力部３２から、参照信号線３３Ａを介して、ADC３１nの比較部６１nの非反転入力端子IN1に供給される参照信号（の電圧）と画素１１m,nから、VSL４２nを介して、ADC３１nの比較部６１nを構成する比較器７３の反転入力端子IN2に供給される電気信号であるVSL信号（の電圧）との例を示す波形図である。
　なお、図６では、VSL信号、及び、参照信号とともに、転送Tr５２（図３）（のゲート）に与えられる転送パルスTRG、リセットTr５４に与えられるリセットパルスRST、オートゼロ制御部３２から比較部６１n（図５）に与えられるAZパルス、及び、比較器７３（図５）の出力端子OUT1の比較結果（以下、比較器出力ともいう）VOUTをも、図示してある。
　また、図６において、参照信号は、（参照信号線３４Ａ上の電圧そのものではなく、）比較器７３の非反転入力端子IN1に印加される電圧を示しており、VSL信号は、（VSL４２n上の電圧そのものではなく、）比較器７３（図６）の反転入力端子IN2に印加される電圧を示している。
　イメージセンサ２では、リセットパルスRSTが一時的にHレベルにされ、これにより、画素１１m,nがリセットされる。
　画素１１m,nのリセットでは、図３で説明したように、FD５３が、リセットTr５４を介して、電源Vddに接続され、FD５３にある電荷がリセットされるため、画素１１m,nが出力するVSL信号、すなわち、画素１１m,nにおいて、FD５３から、増幅Tr５５及び選択Tr５６を介して出力されるVSL４２n上のVSL信号の電圧は上昇し、時刻t1において、電源Vddに対応する電圧となる。
　VSL信号は、FD５３が電源Vddに接続されている間、電源Vddに対応する電圧を維持し、その後、時刻t2において、リセットパルスRSTがLレベルになると、画素１１m,n内での多少の電荷の移動によって、FD５３に、僅かな電荷が入り込み、その結果、VSL信号は、僅かに降下する。
　図６では、リセットパルスRSTがLレベルになった時刻t2から、その後の時刻t3にかけて、画素１１m,n内で生じる電荷の移動によって、VSL信号が、僅かに降下している。
　以上のように、画素１１m,nのリセット後に生じるVSL信号の降下は、リセットフィードスルーと呼ばれる。
　画素１１m,nのリセット後（又は、リセット中）に、オートゼロ制御部３２において、AZパルスがLレベルからHレベルにされ、これにより、比較部６１nのオートゼロ処理が開始される。
　図６では、リセットフィードスルーが生じた後の時刻t4に、AZパルスがLレベルからHレベルにされ、比較部６１nのオードゼロ処理が開始されている。そして、その後、時刻t5において、AZパルスがHレベルからLレベルにされることにより、比較部６１nのオートゼロ処理が終了（完了）している。
　かかるオートゼロ処理によれば、AZパルスの立ち下がりエッジのタイミングである時刻t5に、比較部６１nに与えられているVSL信号と参照信号とが一致しているということを基準として、VSL信号と参照信号との大小関係を判定（比較）することができるように、比較部６１nが設定される。
　図６では、オートゼロ処理は、画素１１m,nのリセット後に完了している。
　この場合、画素１１m,nのリセット中のVSL信号から、リセットフィードスルーだけ下降した電圧と参照信号とが一致しているということを基準として、VSL信号と参照信号との大小関係を判定することができるように、比較部６１nが設定される。
　その結果、参照信号（の波形）は、画素１１m,nのリセット中のVSL信号から、リセットフィードスルーだけ下降した電圧を、いわば基準とする位置に配置される。
　参照信号出力部３３（図４）は、オートゼロ処理が完了（終了）した後の時刻t6に、参照信号を、所定の電圧だけ上昇させる。
　ここで、オートゼロ処理が終了した後の時刻t6に、参照信号を、所定の電圧だけ上昇させることを、以下、開始オフセットともいう。
　また、参照信号出力部３３は、VSL信号のAD変換のために、参照信号の電圧（レベル）を、一定の割合で小さくしていくように変化させるが、この、参照信号の電圧が、一定の割合で小さくなっていく参照信号の部分を、スロープともいう。
　参照信号出力部３３は、時刻t6において、参照信号を、スロープの方向（参照信号の電圧が変化していく方向）とは逆方向に、所定の電圧だけオフセットさせる開始オフセットを行う。
　その後、参照信号出力部３３は、時刻t7から時刻t9までの一定期間、参照信号の電圧を、一定の割合で小さくしていく（下降させていく）。
　したがって、時刻t7から時刻t9までの期間の参照信号は、スロープを形成している。
　時刻t7から時刻t9までの期間の参照信号のスロープは、VSL信号のうちのリセットレベル（画素１１m,nのリセット直後のVSL信号（画素１１m,nがリセットされ、リセットフィードスルーによる電圧の降下が生じた後のVSL信号））をAD変換するためのスロープであり、以下、このスロープの期間（時刻t7から時刻t9までの期間）を、P(Preset)相ともいう。また、P相のスロープを、P相スロープともいう。
　ここで、比較部６１nは、画素１１m,nのリセット後のオートゼロ処理によって、そのオートゼロ処理時のVSL信号と参照信号と（の電圧）が一致するように設定されるので、オートゼロ処理が終了した後の時刻t6に、参照信号が、所定の電圧だけ上昇される開始オフセットによれば、参照信号は、VSL信号（リセットレベル）より電圧が大になる。したがって、比較部６１nの比較器７３は、P相の開始時刻t7では、参照信号が、VSL信号より大である旨の比較結果を出力する。
　すなわち、比較器７３の比較器出力VOUTはHレベルになる。
　ADC３１n（図４）のカウンタ６２nは、例えば、P相スロープの開始時刻t7から、クロックのカウントを開始する。
　P相において、参照信号（の電圧）は小さくなっていき、図６では、P相の時刻t8において、参照信号とリセットレベルとしてのVSL信号とが一致し、参照信号とVSL信号との大小関係が、P相の開始時から逆転する。
　その結果、比較部６１nの比較器７３の比較器出力VOUTは、P相の開始時から逆転し、比較部６１nの比較器７３は、リセットレベルとしてのVSL信号が、参照信号よりも大である旨の比較結果の出力を開始する。
　すなわち、比較器７３の比較器出力VOUTはLレベルになる。
　比較器７３の比較器出力VOUT、ひいては、比較部６１nが出力する比較結果が逆転すると、ADC３１n（図４）のカウンタ６２nは、クロックのカウントを終了し、そのときのカウンタ６２nのカウント値が、リセットレベルのAD変換結果（リセットレベルAD値）となる。
　P相の終了後、イメージセンサ２では、時刻t10からt11までの間、転送パルスTRGがLレベルからHレベルにされ、その結果、画素１１m,n（図３）において、光電変換によってPD５１にチャージされた電荷が、転送Tr５２を介して、FD５３に転送されてチャージされる。
　PD５１からFD５３に電荷がチャージされることにより、そのFD５３にチャージされた電荷に対応するVSL信号の電圧は下降し、時刻t11において、転送パルスTRGがHレベルからLレベルになると、PD５１からFD５３への電荷の転送が終了して、VSL信号は、FD５３にチャージされた電荷に対応する信号レベル（電圧）となる。
　また、P相の終了後、参照信号出力部３３（図４）は、参照信号を、例えば、P相の開始時と同一の電圧に上昇させる。
　以上のように、VSL信号が、FD５３にチャージされた電荷に対応する電圧となることや、参照信号がP相の開始時と同一の電圧に上昇することにより、参照信号とVSL信号との大小関係は、再び逆転する。
　その結果、比較器７３の比較器出力VOUTはHレベルになる。
　参照信号出力部３３（図４）は、参照信号を、P相の開始時と同一の電圧に上昇させた後、時刻t12から時刻t14までの一定期間（時刻t7から時刻t9までの一定期間と一致している必要はない）、参照信号の電圧を、例えば、P相の場合と同一の変化の割合で小さくしていく（下降させていく）。
　したがって、時刻t12から時刻t14までの期間の参照信号は、時刻t7から時刻t9までの期間の参照信号と同様に、スロープを形成している。
　時刻t12から時刻t14までの期間の参照信号のスロープは、VSL信号のうちの信号レベル（画素１１m,n（図３）において、PD５１からFD５３への電荷の転送が行われた直後のVSL信号）をAD変換するためのスロープであり、以下、このスロープの期間（時刻t12から時刻t14までの期間）を、D(Data)相ともいう。また、D相のスロープを、D相スロープともいう。
　ここで、D相の開始時刻t12では、P相の開始時刻t7の場合と同様に、参照信号は、VSL信号の（電圧）より大になる。したがって、D相の開始時刻t12では、比較器７３の比較器出力VOUTは、参照信号がVSL信号よりの大である旨を表すHレベルになる。
　ADC３１n（図４）のカウンタ６２nは、D相スロープの開始時刻t12から、クロックのカウントを開始する。
　D相において、参照信号（の電圧）は小さくなっていき、図６では、D相の時刻t13において、参照信号と信号レベルとしてのVSL信号とが一致し、参照信号とVSL信号との大小関係が、D相の開始時から逆転する。
　その結果、比較部６１nの比較回路７３の比較器出力VOUTも、D相の開始時から逆転し、信号レベルとしてのVSL信号が、参照信号よりも大である旨を表すLレベルになる。
　比較器出力VOUTが逆転し、Lレベルとなると、ADC３１n（図４）のカウンタ６２nは、クロックのカウントを終了する。そして、そのときのカウンタ６２nのカウント値が、信号レベルのAD変換結果（信号レベルAD値）となる。
　以上のようにして、P相でリセットレベルAD値が求められるとともに、D相で信号レベルAD値が求められると、イメージセンサ２では、リセットレベルAD値と信号レベルAD値との差分を求めるCDSが行われ、そのCDSの結果得られる差分が、画素値として出力される。
　ところで、画素１１m,nの飽和電荷量の増大、及び、電源電圧Vddの低電圧化が進行すると、ADC３１nのダイナミックレンジが、画素１１m,nにチャージされた電荷に対応するVSL信号（画素信号）をカバーすることが困難になる。
　一方、ADC３１nのアナログゲインを低ゲインにすること、すなわち、参照信号のスロープの傾きを大にするで、ADC３１nのダイナミックレンジを、VSL信号をカバーするように拡げること、すなわち、参照信号のスロープがVSL信号と交差するようにすることができる。
　しかしながら、アナログゲインを低ゲインにすると、ADC３１nでのAD変換の量子化ステップが大になり、すなわち、ビット分解能が粗くなり、明暗差の大きい被写体の暗部において、量子化ノイズが悪化する。
　そこで、本技術では、VSL信号の振幅に応じて、比較器７３に入力されるVSL信号を減衰することで、AD変換のダイナミックレンジ及びノイズの改善を図る。
　＜比較部６１nの第２の構成例＞
　図７は、図４の比較部６１nの第２の構成例を示す図である。
　なお、図中、図５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図７において、比較部６１nは、キャパシタ７１及び７２、比較器７３、スイッチ７４及び７５、制御部８１、並びに、減衰部８２を有する。
　したがって、図７の比較器６１nは、キャパシタ７１ないしスイッチ７５を有する点で、図５の場合と共通する。
　但し、図７の比較器６１nは、制御部８１及び減衰部８２が新たに設けられている点で、図５の場合と相違する。
　制御部８１は、VSL信号の振幅に応じて、比較器７３に入力されるVSL信号を減衰するように、減衰部８２を制御する。
　減衰部８２は、例えば、VSL信号が比較器７３に入力される信号線上に設けられ、制御部８１の制御に従い、比較器７３に入力されるVSL信号を減衰する。
　なお、VSL信号の減衰は、VSL信号が比較器７３の反転入力端子IN2に入力される際に経由するキャパシタ７２の前段（キャパシタ７２の、比較器７３に接続されている側とは反対側）で行うこともできるし、キャパシタ７２の後段（キャパシタ７２と比較器７３との間）で行うこともできる。
　すなわち、減衰部８２は、図中、実線で示すように、キャパシタ７２の前段に設けることもできるし、図中、点線で示すように、キャパシタ７２の後段に設けることもできる。
　図８は、図７の制御部８１及び減衰部８２の動作を説明するタイミングチャートである。
　すなわち、図８は、比較器７３の非反転入力端子IN1及び反転入力端子IN2にそれぞれ入力される参照信号及びVSL信号の例を示している。
　VSL信号（の電圧）の振幅が、例えば、所定の閾値より小である場合、制御部８１は、比較器７３に入力されるVSL信号を減衰しないように、減衰部８２を制御する。この場合、減衰部８２は、制御部８１の制御に従い、減衰部８２に入力されるVSL信号を、そのまま出力する。
　一方、VSL信号の振幅が、所定の閾値よりも大である場合、制御部８１は、比較器７３に入力されるVSL信号を減衰するように、減衰部８２を制御する。この場合、減衰部８２は、制御部８１の制御に従い、減衰部８２に入力されるVSL信号を減衰して出力する。
　以上のように、VSL信号の振幅が、所定の閾値よりも大である場合、減衰部８２は、VSL信号を減衰して出力するので、比較器７３に入力されるVSL信号の振幅は、小になる。
　その結果、ADC３１nのアナログゲインを低ゲインにすることなく、すなわち、参照信号のスロープの傾きを大にすることなく、ADC３１nのダイナミックレンジによって、VSL信号をカバーすることができる。
　このことは、振幅が大きいVSL信号を、ADC３１nのダイナミックレンジによってカバーすることができている、という意味で、実質的に、ADC３１nのダイナミックレンジが改善され、高ダイナミックレンジ化されている、ということができる。
　さらに、ADC３１nの高ダイナミックレンジ化を、ADC３１nのアナログゲインを低ゲインにすることなく行うことができるので、ADC３１nのアナログゲインを低ゲインにすることで、ADC３１nの高ダイナミックレンジ化を図る場合のように、ADC３１nでのAD変換の量子化ステップが大になり、明暗差の大きい被写体の暗部において、量子化ノイズが悪化することを防止することができる。
　したがって、AD変換のダイナミックレンジ及びノイズの改善を図ることができる。
　また、VSL信号を減衰することによるADC３１nの高ダイナミックレンジ化は、電源電圧Vddが低くても実現することができ、したがって、低消費電力化を図ることができる。
　さらに、VSL信号を減衰することによるADC３１nの高ダイナミックレンジ化によれば、ADC３１nのアナログゲインを高ゲインにすること、すなわち、参照信号のスロープの傾きを小にすることが可能になる。以上のように、ADC３１nのアナログゲインを高ゲインにすることにより、比較器７３の低ノイズ化を図ることができる。
　なお、VSL信号を減衰してAD変換を行った場合、VSL信号のAD変換結果としては、VSL信号の減衰量を考慮し、例えば、カウンタ６２nのカウント値の減衰量倍等が採用される。
　図９は、図７の減衰部８２の構成例を示す図である。
　すなわち、図９は、キャパシタ７２の後段に設けられる減衰部８２の構成例を示している。
　図９では、減衰部８２は、スイッチ９１及びキャパシタ９２を有する。
　スイッチ９１は、制御部８１の制御に従い、キャパシタ７２及び比較器７３の反転入力端子IN2の接続点と、キャパシタ９２との接続をオン又はオフにする。
　キャパシタ９２の一端は、スイッチ９１に接続され、他端は接地されている。
　VSL信号の振幅が、所定の閾値より小である場合、制御部８１は、スイッチ９１をオフに制御する。この場合、VSL信号は、キャパシタ７２を介し、減衰部８２で減衰されずに、比較器７３の反転入力端子IN2に入力する。
　一方、VSL信号の振幅が、所定の閾値よりも大である場合、制御部８１は、スイッチ９１をオンに制御する。この場合、VSL信号は、キャパシタ７２と９２とで分圧されることにより減衰され、比較器７３の反転入力端子IN2に入力される。
　ところで、図７（及び図９）では、制御部８１が、VSL信号そのものを用いて、VSL信号の振幅が所定の閾値より大であるかどうかの振幅判定を行うが、振幅判定は、VSL信号そのものを用いる他、比較器出力VOUTを用いて行うことができる。
　以下、比較器出力VOUTを用いて、VSL信号の振幅判定を行う実施の形態について説明する。
　＜比較器出力VOUTを用いたVSL信号の振幅判定＞
　図１０は、比較器出力VOUTを用いたVSL信号の振幅判定の原理を説明するタイミングチャートである。
　すなわち、図１０は、転送パルスTRG、参照信号、振幅が大のVSL信号sigH、振幅が小のVSL信号sigL、並びに、VSL信号sigH及びsigLそれぞれに対する比較器出力VOUTの例を示している。
　図６で説明したように、参照信号のP相において、リセットレベルとしてのVSL信号が、参照信号よりも大になると、比較器７３の比較器出力VOUTはLレベルになる。
　そして、P相の終了後においては、転送パルスTRGが一時的にLレベルからHレベルにされ、画素１１m,n（のPD５１）にチャージされた電荷に対応して、VSL信号（の電圧）が下降して、画素１１m,nにチャージされた電荷に対応する信号レベル（電圧）となる。
　また、P相の終了後、参照信号出力部３３（図４）は、参照信号を、P相の開始時と同一の電圧に上昇させる。
　以上のように、VSL信号が、画素１１m,nにチャージされた電荷に対応する電圧となることや、参照信号がP相の開始時と同一の電圧に上昇されることにより、参照信号は、VSL信号より大になって、比較器出力VOUTはLレベルからHレベルになる。
　そして、その後、D相が開始する。
　ここで、P相の終了後、転送パルスTRGがLレベルからHレベルになるタイミングから、参照信号がP相の開始時と同一の電圧に上昇される（直前）までの期間は、画素１１m,n（図３）において、PD５１にチャージされた電荷が、転送Tr５２を介して、FD５３に転送される期間に重複するが、この期間を、転送中期間ということとする。
　転送中期間の開始時（開始直前）においては、VSL信号と参照信号との大小関係、及び、比較器７３の比較器出力VOUTは、P相の終了時と同様の状態になっている。すなわち、転送中期間の開始時においては、VSL信号は参照信号より大になっており、比較器７３の比較器出力VOUTはLレベルになっている。
　転送中期間では、VSL信号（の電圧）は、画素１１m,nにチャージされた電荷に対応して下降するが、参照信号は、P相の開始時と同一の電圧に上昇される前であるため、P相の終了時の電圧や、その電圧より低い電圧等の低い電圧になっている。
　そのため、転送中期間でのVSL信号の下降の程度（量）が大である場合、すなわち、VSL信号の振幅が、所定の閾値よりも大である場合、VSL信号は、低い電圧になっている参照信号を下回る。その結果、転送中期間において、比較器出力VOUTは、LレベルからHレベルになる。
　一方、転送中期間でのVSL信号の下降の程度が小である場合、すなわち、VSL信号の振幅が、所定の閾値よりも小である場合、VSL信号は、低い電圧になっている参照信号を下回らない。その結果、転送中期間において、比較器出力VOUTは、Lレベルのままになる。
　したがって、転送期間中の比較器出力VOUTに応じて、VSL信号の振幅が、所定の閾値よりも大であるか、又は、小であるかの判定を行う振幅判定を行うことができる。
　すなわち、転送期間中において、比較器出力VOUTがLレベルからHレベルに反転した場合には、VSL信号の振幅が、所定の閾値よりも大であると判定することができる。一方、転送期間中において、比較器出力VOUTがLレベルのままである場合には、VSL信号の振幅が、所定の閾値よりも小であると判定することができる。
　制御部８１では、以上のように、比較器出力VOUTを用いたVSL信号の振幅判定を行い、その振幅判定の判定結果から得られるVSL信号の振幅（の大小）に応じて、減衰部８２でのVSL信号の減衰を制御することができる。
　図１１は、比較器出力VOUTを用いた振幅判定を行い、その判定結果（から得られるVSL信号の振幅）に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第１の構成例を示す回路図である。
　なお、図中、図９の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１１において、制御部８１は、Dフリップフロップ１０１、及び、ORゲート１０２を有する。
　Dフリップフロップ１０１の入力端子Dは、比較器７３の出力端子OUT1と接続されており、したがって、入力端子Dには、比較器出力VOUTが供給される。
　また、Dフリップフロップ１０１のクロック端子Gには、信号ATT_DETが供給される。
　Dフリップフロップ１０１は、入力端子Dに供給される比較器出力VOUTを、クロック端子Gに供給される信号ATT_DETに応じてラッチし、出力端子Qから出力する。
　ORゲート１０２は、２入力のORゲートであり、２つの入力端子を有する。ORゲート１０２の２つの入力端子のうちの一方の入力端子は、Dフリップフロップ１０１の出力端子Qと接続され、他方の入力端子には、パルスAZ2が供給される。
　ORゲート１０２は、Dフリップフロップ１０１の出力端子Qからの出力と、パルスAZ2との論理和ATT_ENを演算して出力する。
　減衰部８２は、スイッチ９１及びキャパシタ９２を有する。すなわち、図１１において、減衰部８２は、図９の場合と同様に構成される。
　なお、図１１において、スイッチ９１は、ORゲート１０２が出力する論理和ATT_ENに応じて、論理和ATT_ENがHレベルの場合にオンになり、論理和ATT_ENがLレベルの場合にオフになる。
　また、図１１では、オートゼロ処理用のキャパシタ７１及び７２のキャパシタンスは、Cになっており、キャパシタ９２のキャパシタンスは、3Cになっている。
　さらに、信号ATT_DET、及び、パルスAZ2は、例えば、制御部２０（図２）から供給される。
　図１２は、VSL信号の振幅が所定の閾値よりも小さい場合の、図１１の制御部８１及び減衰部８２の動作の例を説明するタイミングチャートである。
　すなわち、図１２は、参照信号、振幅が小さいVSL信号、比較器出力VOUT、AZパルス、パルスAZ2、信号ATT_DET、及び、論理和ATT_ENの例を示している。
　ここで、パルスAZ2は、AZパルスが、Hレベルになっている期間内の一部の期間でHレベルになり、他の期間でLレベルになる。
　また、信号ATT_DETは、転送中期間内の一部の期間TtrfでHレベルになり、他の期間でLレベルになる。なお、信号ATT_DETがHレベルになる期間（タイミング）は、例えば、転送中期間において、VSL信号が、画素１１m,nにチャージされた電荷に対応してある程度下降するタイミングを含むようにあらかじめ設定される。
　パルスAZ2は、AZパルスが、Hレベルになっている期間内の一部の期間でHレベルになり、そのパルスAZ2が供給されるORゲート１０２が出力する論理和ATT_ENは、パルスAZ2がHレベルになっている期間だけ、LレベルからHレベルになる。
　スイッチ９１は、論理和ATT_ENがHレベルになっている期間、すなわち、パルスAZ2がHレベルになっている期間、オフからオンになり、これにより、オートゼロ処理が行われている期間において、キャパシタ７１及び７２の他、キャパシタ９２が、比較器７３の非反転入力端子IN1に供給されている信号と、反転入力端子IN2に供給されている信号とが一致している旨の比較結果が得られるようにチャージされる。
　その後、転送中期間において、信号ATT_DETが一時的にHレベルになると、Dフリップフロップ１０１は、そのときの比較器出力VOUTをラッチし、出力端子Qから出力する。
　図１２では、VSL信号の振幅が所定の閾値よりも小さいので、転送中期間において、VSL信号は、参照信号を下回らず、比較器出力VOUTは、VSL信号が参照信号よりも大である旨を表すLレベルのままになる。
　その結果、Dフリップフロップ１０１の出力は、Lレベル（のまま）になり、ORゲート１０２の論理和ATT_ENも、Lレベル（のまま）になる。
　したがって、減衰部８２において、スイッチ９１は、論理和ATT_ENに応じて、オフ（のまま）になり、VSL信号は、減衰されずに、比較器７３の反転入力端子IN2に入力される。
　図１３は、VSL信号の振幅が所定の閾値よりも大きい場合の、図１１の制御部８１及び減衰部８２の動作の例を説明するタイミングチャートである。
　すなわち、図１３は、参照信号、振幅が大きいVSL信号、比較器出力VOUT、AZパルス、パルスAZ2、信号ATT_DET、及び、論理和ATT_ENの例を示している。
　なお、図１３において、参照信号、AZパルス、パルスAZ2、及び、信号ATT_DETは、図１２の場合と同様である。
　図１３でも、図１２の場合と同様に、オートゼロ処理が行われている期間において、キャパシタ７１及び７２、並びに、キャパシタ９２が、比較器７３の非反転入力端子IN1に供給されている信号と、反転入力端子IN2に供給されている信号とが一致している旨の比較結果が得られるようにチャージされる。
　そして、転送中期間において、信号ATT_DETが一時的にHレベルになると、Dフリップフロップ１０１は、そのときの比較器出力VOUTをラッチし、出力端子Qから出力する。
　図１３では、VSL信号の振幅が所定の閾値よりも大きいので、転送中期間において、VSL信号は、参照信号を下回り、比較器出力VOUTは、VSL信号が参照信号よりも大である旨を表すLレベルから、参照信号がVSL信号よりも大である旨を表すHレベルになる。
　Dフリップフロップ１０１では、転送中期間の信号ATT_DETに同期して、Hレベルになった比較器出力VOUTがラッチされる。その結果、Dフリップフロップ１０１の出力は、LレベルからHレベルになり、ORゲート１０２の論理和ATT_ENも、LレベルからHレベルになる。
　したがって、減衰部８２において、スイッチ９１は、論理和ATT_ENに応じて、オフからオンになり、VSL信号は、キャパシタ７２及び９２によって分圧されることにより減衰され、比較器７３の反転入力端子IN2に入力される。
　図１４は、比較器出力VOUTを用いた振幅判定を行い、その判定結果に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第２の構成例を示す回路図である。
　なお、図中、図１１の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１４において、制御部８１及び減衰部８２は、図１１の場合と同様に構成される。
　但し、図１４では、オートゼロ処理用のキャパシタ７１及び７２のキャパシタンスは、C及び1/3Cにそれぞれなっており、キャパシタ９２のキャパシタンスは、2/3Cになっている。
　ここで、図１１では、減衰部８２を構成するキャパシタ９２のキャパシタンスが3Cであり、オートゼロ処理用のキャパシタ７１及び７２の3倍のキャパシタンスになっている。キャパシタンスが3Cのキャパシタ９２の面積は大になるため、かかるキャパシタ９２が形成されるイメージセンサ２は、大型化するおそれがある。
　そこで、図１４に示すように、キャパシタ７２のキャパシタンスを、1/3Cにするとともに、キャパシタ９２のキャパシタンスを、2/3Cにすることができる。
　この場合、キャパシタ９２、ひいては、イメージセンサ２の大型化を防止することができる。
　図１５は、比較器出力VOUTを用いた振幅判定を行い、その判定結果に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第３の構成例を示す回路図である。
　なお、図中、図１１の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１５において、制御部８１及び減衰部８２は、図１１の場合と同様に構成される。
　但し、図１５では、オートゼロ処理用のキャパシタ７１が設けられておらず、キャパシタ９２のキャパシタンスは、Cになっている。
　図１５では、イメージセンサ２において、オートゼロ処理用のキャパシタ７１が占めていた面積を、キャパシタ９２に充てることができるので、イメージセンサ２の大型化を防止することができる。
　なお、図１５では、非反転入力端子IN1側に設けられていたオートゼロ処理用のキャパシタ７１が設けられていないため、非反転入力端子IN1側に設けられていたスイッチ７４も設けられていない。
　また、図１５では、非反転入力端子IN1側に設けられていたオートゼロ処理用のキャパシタ７１が設けられていないため、非反転入力端子IN1側のDC(Direct Current)レベルを、反転入力端子IN2側のDCレベルに合わせるように、比較器７３の出力を調整する必要がある。
　図１６は、比較器出力VOUTを用いた振幅判定を行い、その判定結果に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第４の構成例を示す回路図である。
　なお、図中、図１１の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１６において、制御部８１及び減衰部８２は、図１１の場合と同様に構成される。
　但し、図１６では、オートゼロ処理用のキャパシタ７１及び７２のキャパシタンスは、C及び1/4Cにそれぞれなっており、キャパシタ９２のキャパシタンスは、3/4Cになっている。
　また、図１６では、キャパシタンスが3/4Cのキャパシタ１１１と、スイッチ１１２とが新たに設けられている。そして、スイッチ７５、キャパシタ１１１、及び、スイッチ１１２は、直列に接続され、直列回路を構成している。さらに、そのスイッチ７５、キャパシタ１１１、及び、スイッチ１１２で構成される直列回路の一端は、比較器７３の出力端子OUT1に接続され、他端は、キャパシタ７２の前段（キャパシタ７２の、比較器７３に接続されている側とは反対側）に接続されている。
　スイッチ１１２は、Dフリップフロップ１０１の出力に応じて、オン又はオフになる。すなわち、スイッチ１１２は、Dフリップフロップ１０１の出力がHレベルの場合にオンになる。また、スイッチ１１２は、Dフリップフロップ１０１の出力がLレベルの場合にオフになる。
　図１６において、制御部８１及び減衰部８２の動作は、図１１の場合と同様である。
　図１６では、図１４等の場合と同様に、図１１の場合に比較して、キャパシタ９２、ひいては、イメージセンサ２の大型化を抑制することができる。
　図１７は、比較器出力VOUTを用いた振幅判定を行い、その判定結果に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第５の構成例を示す回路図である。
　なお、図中、図１１の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１７において、制御部８１は、図１１の場合と同様に構成される。
　また、図１７において、減衰部８２は、スイッチ９１、抵抗１２１、及び、電源１２２を有する。
　したがって、図１７において、減衰部８２は、スイッチ９１を有する点で、図１１の場合と共通する。但し、図１７では、減衰部８２は、キャパシタ９２に代えて、抵抗１２１及び電源１２２を有する点で、図１１の場合と相違する。
　なお、図１７では、オートゼロ処理用のキャパシタ７１及び７２が設けられておらず、さらに、キャパシタ７１及び７２が設けられていないことに伴い、スイッチ７４及び７５も設けられていない。
　また、図１７では、キャパシタ７１に代えて、抵抗１２１とともに、VSL信号を分圧する抵抗１３１が設けられている。
　抵抗１２１及び１３１の抵抗値は、それぞれ3R及びRになっている。
　以上のように構成される減衰部８２では、スイッチ９１がオンである場合には、VSL信号は、抵抗１３１及び１２１で分圧されることにより減衰され、比較器７３の反転入力端子IN2に入力される。
　また、スイッチ９１がオフである場合には、VSL信号が、抵抗１３１を介して、分圧されずに、比較器７３の反転入力端子IN2に入力される。
　なお、電源１２２は、所定の電圧Vcの直流電源であり、反転入力端子IN2側のDCレベルを調整するための電源である。
　＜本技術の適用が可能なイメージセンサの概要＞
　図１８は、本技術を適用し得るイメージセンサ（固体撮像装置）の構成例の概要を示す図である。
　図１８のＡは、非積層型のイメージセンサの概略構成例を示している。イメージセンサ２１０は、図１８のＡに示すように、１枚のダイ（半導体基板）２１１を有する。このダイ２１１には、画素がアレイ状に配置された画素領域２１２と、画素の駆動その他の各種の制御を行う制御回路２１３と、信号処理するためのロジック回路２１４とが搭載されている。
　図１８のＢ及びＣは、積層型のイメージセンサの概略構成例を示している。イメージセンサ２２０は、図１８のＢ及びＣに示すように、センサダイ２２１とロジックダイ２２２との2枚のダイが積層され、電気的に接続されて、１つの半導体チップとして構成されている。
　図１８のＢでは、センサダイ２２１には、画素領域２１２と制御回路２１３が搭載され、ロジックダイ２２２には、信号処理を行う信号処理回路を含むロジック回路２１４が搭載されている。
　図１８のＣでは、センサダイ２２１には、画素領域２１２が搭載され、ロジックダイ２２２には、制御回路２１３及びロジック回路２１４が搭載されている。
　本技術は、図１８のＡのような非積層型のイメージセンサに適用することもできるし、図１８のＢ及びＣのような積層型のイメージセンサに適用することもできる。
　また、図１８のＢ及びＣは、2枚のダイが積層された2層のイメージセンサであるが、本技術は、3枚（以上）のダイが積層されたイメージセンサに適用することもできる。
　図１９は、本技術を適用し得る2層のイメージセンサ２２０の構成例の詳細を示す図である。
　図１９の2層のイメージセンサ２２０では、センサダイ２２１に形成された（画素領域２１２の）画素３１２が、１以上の画素３１２からなる画素ブロック３１１に区分されている。すなわち、センサダイ２２１は、横×縦がX×Y個の画素ブロック３１１に区分されている（X,Yは、１以上の整数）。
　ロジックダイ２２２には、画素ブロック３１１と同一の数、すなわち、横×縦がX×Y個の信号処理回路３２１がアレイ状に配列されている。
　信号処理回路３２１は、センサダイ２２１の画素ブロック３１１の各画素３１２が出力する電気信号としての画素信号のAD変換を行うADC３２２や、黒レベルの補正、現像等の各種の信号処理を行う信号処理ブロック（図示せず）を有する。
　ロジックダイ２２２において、１個の信号処理回路３２１は、１個の画素ブロック３１１と同程度のサイズになっており、１個の画素ブロック３１１に対向する位置に配置される。
　信号処理回路３２１は、その信号処理回路３２１と対向する位置にある画素ブロック３１１を構成する画素３１２が出力する画素信号の信号処理を担当する。
　したがって、１個の信号処理回路３２１が信号処理を担当する画素３１２の集合が、１個の画素ブロック３１１を構成する、ということができる。また、信号処理回路３２１が、信号処理等を担当する画素３１２の集合としての画素ブロック３１１を、その信号処理回路３２１に対応する画素ブロック３１１ということとすると、ロジックダイ２２２において、信号処理回路３２１は、対応する画素ブロック３１１に対向する位置に配列されている、ということができる。
　信号処理回路３２１は、その信号処理回路３２１に対応する（信号処理回路３２１と対向する位置にある）画素ブロック３１１と、信号線３２３によって接続されている。
　画素ブロック３１１の画素３１２が出力する画素信号は、信号線３２３を介して、その画素ブロック３１１に対応する信号処理回路３２１に供給される。信号処理回路３２１が有するADC３２２は、対応する画素ブロック３１１の画素３１２から、信号線３２３を介して供給される画素信号のAD変換を担当する。
　このようなAD変換方式は、エリアADC(AD Conversion)方式と呼ばれる。エリアADC方式によれば、信号処理回路３２１の数X×Yに等しい数だけ並列に、画素信号のAD変換を行うことができる。AD変換以外の信号処理についても、同様である。
　本技術は、以上のようなエリアADCを採用するイメージセンサ２２０のADC３２２に適用することができる。
　すなわち、本技術は、図２に示したような列並列AD変換方式、及び、図１９に示したようなエリアADC方式のうちのいずれにも適用することができる。
　＜イメージセンサの使用例＞
　図２０は、図１のイメージセンサ２を使用する使用例を示す図である。
　イメージセンサ２は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々な電子機器に使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する電子機器
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される電子機器
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される電子機器
　・内視鏡や、電子顕微鏡、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される電子機器
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される電子機器
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される電子機器
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される電子機器
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される電子機器
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、本技術は、可視光線をセンシングするイメージセンサの他、赤外線その他の、可視光線以外の電磁波をセンシングするイメージセンサに適用することができる。
　さらに、本技術は、イメージセンサの画素が出力する電気信号以外の電気信号、すなわち、例えば、音をセンシングするマイクロフォンや、その他の任意の物理量のセンシングするセンサが出力するアナログの電気信号のAD変換に適用することができる。
　また、本技術は、センサが出力する電気信号の他、任意のアナログ信号のAD変換に適用することができる。
　ここで、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　なお、本技術は、以下の構成をとることができる。
　＜１＞
　物理量をセンシングすることにより得られる電気信号と、レベルが変化する参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
　前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号を減衰する減衰部と
　を備えるセンサ。
　＜２＞
　前記電気信号の振幅に応じて、前記電気信号を減衰するように、前記減衰部を制御する制御部をさらに備える
　＜１＞に記載のセンサ。
　＜３＞
　前記減衰部は、前記比較器の前記比較結果から得られる前記電気信号の振幅に応じて、前記電気信号を減衰する
　＜１＞又は＜２＞に記載のセンサ。
　＜４＞
　前記電気信号は、前記電気信号と前記参照信号とが一致している旨の前記比較結果が得られるように前記比較器を設定するオートゼロ処理に用いられるオートゼロ処理用のキャパシタを介して、前記比較器に入力され、
　前記減衰部は、前記オートゼロ処理用のキャパシタを利用して、前記比較器に入力される前記電気信号を分圧することにより、前記電気信号を減衰する
　＜１＞ないし＜３＞のいずれかに記載のセンサ。
　＜５＞
　光電変換を行う光電変換素子を有し、前記電気信号を出力する画素をさらに備える
　＜１＞ないし＜４＞のいずれかに記載のセンサ。
　＜６＞
　物理量をセンシングすることにより得られる電気信号と、レベルが変化する参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部を備えるセンサが、
　前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号を減衰する
　ステップを含む駆動方法。
　＜７＞
　光を集光する光学系と、
　光を受光し、前記光の受光量に対応する信号を出力するイメージセンサと
　を備え、
　前記イメージセンサは、
　光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
　レベルが変化する参照信号を出力する参照信号出力部と、
　前記画素から出力される前記電気信号と、前記参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
　前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号を減衰する減衰部と
　を有する
　電子機器。
　１　光学系，　２　イメージセンサ，　３　メモリ，　４　信号処理部，　５　出力部，　６　制御部，　１０　画素アレイ，　１１1,1ないし１１M,N　画素，　２０　制御部，　２１　画素駆動部，　２２　列並列AD変換装置，　３１1ないし３１N　ADC，　３２　オートゼロ制御部，　３２Ａ　オートゼロ制御線，　３３　参照信号出力部，　３３Ａ　参照信号線，　３４　クロック出力部，　３４Ａ　クロック線，　４１1ないし４１M　画素制御線，　４２1ないし４２N　VSL，　４３1ないし４３N　電流源，　５１　PD，　５２　転送Tr，　５３　FD，　５４　リセットTr，　５５　増幅Tr，　５６　選択Tr，　６１1ないし６１N　比較部，　６２1ないし６２N　カウンタ，　７１，７２　キャパシタ，　７３　比較器，　７４，７５　スイッチ，　８１　制御部，　８２　減衰部，　９１　スイッチ，　９２　キャパシタ，　１０１　Dフリップフロップ，　１０２　ORゲート，　１１１　キャパシタ，　１１２　スイッチ，　１２１　抵抗，　１２２　電源，　１３１　抵抗，　２１０　イメージセンサ，　２１１　ダイ，　２１２　画素領域，　２１３　制御回路，　２１４　ロジック回路，　２２０　イメージセンサ，　２２１　センサダイ，　２２２　ロジックダイ，　３１１　画素ブロック，　３１２　画素，　３２１　信号処理回路，　３２２　ADC，　３２３　信号線

Claims (7)

  1. 　物理量をセンシングすることにより得られる電気信号と、レベルが変化する参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
    　前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号を減衰する減衰部と
    　を備えるセンサ。
  2. 　前記電気信号の振幅に応じて、前記電気信号を減衰するように、前記減衰部を制御する制御部をさらに備える
    　請求項１に記載のセンサ。
  3. 　前記減衰部は、前記比較器の前記比較結果から得られる前記電気信号の振幅に応じて、前記電気信号を減衰する
    　請求項１に記載のセンサ。
  4. 　前記電気信号は、前記電気信号と前記参照信号とが一致している旨の前記比較結果が得られるように前記比較器を設定するオートゼロ処理に用いられるオートゼロ処理用のキャパシタを介して、前記比較器に入力され、
    　前記減衰部は、前記オートゼロ処理用のキャパシタを利用して、前記比較器に入力される前記電気信号を分圧することにより、前記電気信号を減衰する
    　請求項１に記載のセンサ。
  5. 　光電変換を行う光電変換素子を有し、前記電気信号を出力する画素をさらに備える
    　請求項１に記載のセンサ。
  6. 　物理量をセンシングすることにより得られる電気信号と、レベルが変化する参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部を備えるセンサが、
    　前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号を減衰する
    　ステップを含む駆動方法。
  7. 　光を集光する光学系と、
    　光を受光し、前記光の受光量に対応する信号を出力するイメージセンサと
    　を備え、
    　前記イメージセンサは、
    　光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
    　レベルが変化する参照信号を出力する参照信号出力部と、
    　前記画素から出力される前記電気信号と、前記参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
    　前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号を減衰する減衰部と
    　を有する
    　電子機器。
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