JP2014131147A - 光電変換装置、撮像システム、および光電変換装置の駆動方法 - Google Patents

Abstract

【課題】 １個の信号に異なるゲインをかける構成では、後段の回路が複雑になる恐れがあった。
【解決手段】 複数の画素を含み、前記複数の画素に基づいてアナログ信号を出力する複数のアナログ信号出力部と、複数の信号処理部とを有する光電変換装置であって、前記複数の信号処理部の各々は、前記複数のアナログ信号出力部のいずれかに対応して設けられ、前記アナログ信号にゲインをかけるゲイン付与部と、ＡＤ変換部とを含み、ゲイン付与部は、前記アナログ信号に１倍以下の第１のゲインをかけた第１の増幅信号と、前記アナログ信号に前記第１のゲインよりも低い第２のゲインをかけた第２の増幅信号と、のいずれかを出力し、前記ＡＤ変換部は、前記ゲイン付与部から出力された前記第１の増幅信号または前記第２の増幅信号をＡＤ変換する。
【選択図】 図２

Description

本発明は、光電変換装置、撮像システム、および光電変換装置の駆動方法に関する。

撮像装置の分野においては、同一の信号に対して複数のゲインを適用することがある。引用文献１には、画素アレイの各列に設けられた増幅器により１つの信号をともに１以上の異なるゲインで増幅し、信号の大きさに応じていずれかを選択して利用する撮像システムが記載されている。また、特許文献１には、各列の増幅器のそれぞれに対してＡＤ変換器が設けられることが記載されている。

特開２０１０−０１６４１６号公報

しかしながら、引用文献１は、ともに１以上のゲインで信号を増幅するため、後段にある回路の入力ダイナミックレンジを広くすることが求められる。しかしながら、入力ダイナミックレンジを広くするためには、構成が複雑になる。
このような状況を鑑みて、本発明は、後段の回路が複雑になることを抑制することを目的とする。

本発明の一つの側面である光電変換装置によれば、複数の画素を含み、前記複数の画素に基づいてアナログ信号を出力する複数のアナログ信号出力部と、複数の信号処理部とを有する光電変換装置であって、前記複数の信号処理部の各々は、前記複数のアナログ信号出力部のいずれかに対応して設けられ、前記アナログ信号に、ゲインをかけるゲイン付与部と、ＡＤ変換部とを含み、前記ゲイン付与部は、前記アナログ信号に１倍以下の第１のゲインをかけた第１の増幅信号と、前記アナログ信号に前記第１のゲインよりも低い第２のゲインをかけた第２の増幅信号と、のいずれかを出力し、前記ＡＤ変換部は、前記ゲイン付与部から出力された前記第１の増幅信号または前記第２の増幅信号をＡＤ変換する。

本発明によれば、回路構成が複雑になることを抑制できる。

光電変換装置の構成例を示す図である。 列比較部の構成例を示す図である。 実施例１に係るタイミング図である。 画素の構成例を示す図である。 増幅器の構成例を示す図である。 実施例２に係るタイミング図である。 列比較部の構成例を示す図である。 列比較部の構成例を示す図である。 列比較部の構成例を示す図である。 実施例５に係るタイミング図である。 列比較部の構成例を示す図である。 実施例６に係るタイミング図である。 光電変換装置の構成例を示す図である。 列比較部の構成例を示す図である。 実施例７に係るタイミング図である。 列比較部の構成例を示す図である。 実施例８に係るタイミング図である。 列比較部の構成例を示す図である。 列比較部の構成例を示す図である。 実施例１０に係るタイミング図である。 撮像システムの構成例を示す図である。

（実施例１）
図面を参照しながら本発明に係る実施例を説明する。

図１は、本実施例に係る光電変換装置の構成例を示す図である。光電変換装置１００は、画素アレイ１０、増幅部２０、比較部３０、メモリ部４０、カウンタ５０、垂直走査回路１２、水平走査回路６０、および信号処理部６５を有する。タイミング発生回路１３は、光電変換装置１００の動作を制御する信号を生成する。

画素アレイ１０は、行列状に配列された複数の画素１１を含む。画素アレイ１０のうちの同じ列に設けられた複数の画素は、それぞれの出力ノードが共通の信号線Ｖ−ｎに接続される。ここで、ｎは整数であり、画素アレイ１０の左から数えた番号を表す。これ以降の説明においても、画素アレイの列に対応して設けられた要素については同様の表記を行う。

増幅器群２０は、複数の増幅器２０−ｎを含む。増幅器２０−ｎは、対応する信号線Ｖ−ｎから与えられた信号を増幅する。

比較器群３０は、複数の列比較部３０−ｎを含む。列比較部３０−ｎは、対応する増幅器２０−ｎの出力と、参照信号生成部３１から与えられる参照信号とを比較した結果を出力する。

メモリ群４０は、複数の列メモリ４０−ｎを含む。列メモリ４０−ｎは、対応する列比較部３０−ｎの出力を受けて、カウンタ５０から出力されるカウント信号を保持する。

水平走査回路６０が列メモリ４０−ｎを選択すると、選択された列メモリ４０−ｎに保持された信号は信号処理部６５へと伝送される。

各列に着目すると、画素部１０の同一列に設けられた複数の画素１１と、これに対応して設けられた増幅器２０−ｎとを含むアナログ信号出力部と、アナログ信号処理部から出力された信号をＡＤ変換する機能を有する信号処理部を持つとも言える。

図２に、本実施例に係る列比較部３０−ｎの構成を示す。列比較部３０−ｎは、比較器１０１、判定回路１０２、ゲイン付与部ＧＡ、入力容量Ｃｒａｍｐ、およびＣ１を含む。本実施例に係るゲイン付与部ＧＡは、アッテネータ、スイッチＳ１およびＳ２を含む。列比較部３０−ｎの一方の入力ノードは、入力容量Ｃｒａｍｐを介して参照信号Ｖｒａｍｐが与えられるように構成されている。増幅器２０−ｎの出力は、スイッチＳ２および入力容量Ｃ１、または、アッテネータ１０３、スイッチＳ１および入力容量Ｃ１を介して列比較部３０−ｎの他方の入力ノードに接続される。比較器１０１の出力は判定回路１０２に接続される。判定部は、比較器１０１の出力に応じて、スイッチＳ１またはＳ２のいずれかが導通するように制御する。これにより、比較器１０１には、増幅器２０−ｎの出力をアッテネータ１０３により増幅した信号または、増幅器２０−ｎの出力が与えられる。アッテネータから出力されるのは１を下回るゲインで増幅器２０−ｎの出力を増幅した信号である。スイッチＳ２を介して比較器に与えられる増幅器２０−ｎの出力は、アナログ信号に１倍のゲインをかけて増幅した信号である。

ゲイン付与部ＧＡは、入力された信号の振幅を変換する部分、言い換えると、アナログ信号にかけるゲインに寄与する部分、が受動素子のみによって構成される。本実施例では、アッテネータ１０３の出力をＶｐｉｘ１と表記し、入力容量Ｃ１の入力ノードの電位をＶｐｉｘ’で示している。

本実施例において、各列の構成に着目すると、複数の画素１１と増幅器２０−ｎがアナログ信号を出力するアナログ信号出力部を構成し、列比較部３０−ｎおよび列メモリ４０−ｎは参照信号生成部３１およびカウンタ５０とともにＡＤ変換部を構成する。

次に、図３を参照しながら本実施例に係る動作を説明する。

増幅器２０−ｎの出力Ｖｐｉｘが後述する閾値よりも大きい場合を破線で示し、閾値よりも小さい場合を実線で示している。

時刻ｔ０に、増幅器２０−ｎの出力Ｖｐｉｘが０であるとする。この時刻において、スイッチＳ１は開放されており、スイッチＳ２は閉じられているので、増幅器２０−ｎの出力Ｖｐｉｘは、スイッチＳ２と入力容量Ｃ１を介して比較器１０１に与えられる。

時刻ｔ１に、増幅器２０−ｎの出力Ｖｐｉｘが変化し始めて、時刻ｔ２に静定する。

一方、参照信号Ｖｒａｍｐは、時刻ｔ２までに閾値Ｖｒに静定する。時刻ｔ２から時刻ｔ３までの判定期間において、仮に出力Ｖｐｉｘが閾値Ｖｒを上回る場合には、破線で示すように比較器１０１の出力１０１がＬレベルを維持する。この結果を受けて、判定回路１０２はスイッチＳ２を開放し、さらにスイッチＳ２を閉じる。つまり、増幅器２０−ｎの出力Ｖｐｉｘがアッテネータ１０３により減衰されて比較器１０１に与えられるように切り替える。仮に、出力Ｖｐｉｘが閾値Ｖｒよりも小さい場合には、実線で示すように比較器１０１の出力ＶｏｕｔがＨレベルになる。この場合には、スイッチＳ１およびＳ２の状態は時刻ｔ０から変わらない。つまり、出力Ｖｐｉｘが閾値Ｖｒよりも小さい場合には第１のゲインで増幅された信号が比較器１０１に与えられ、出力Ｖｐｉｘが閾値Ｖｒよりも大きい場合には第２のゲインで増幅された信号が比較器１０１に与えられる。以下では、第１のゲインで増幅された信号を第１の増幅信号と称し、第２のゲインで増幅された信号を第２の増幅信号と称する。本実施例では、第１のゲインは１であり、第２のゲインは１を下回る。

時刻ｔ４から参照信号Ｖｒａｍｐのレベルが単調に変化を開始する。タイミング発生回路１３は、参照信号Ｖｒａｍｐの変化の開始に同期して、カウンタ５０にカウント動作を開始させる。

増幅器２０−ｎの出力Ｖｐｉｘが閾値Ｖｒよりも大きい場合には時刻はｔ５’に、増幅器２０−ｎの出力Ｖｐｉｘが閾値Ｖｒよりも小さい場合には時刻はｔ５に比較器１０１の出力がＬからＨレベルに切り替わる。比較器１０１の出力がＨレベルに切り替わったことを受けて、列メモリ４０−ｎにカウント信号が保持される。以上により、増幅器２０−ｎの出力Ｖｐｉｘがデジタル信号に変換される。

こうして得られたデジタル信号は、信号処理部６５に伝送される。本実施例では図示していないが、判定期間における判定結果をフラグ信号として列メモリ４０−ｎに保持させても良い。これにより、信号処理部６５やその後段の回路は、得られたデジタル信号が、ゲイン付与部ＧＡのいずれのゲインで増幅された信号に基づくものであるのかを識別することができる。

特許文献１に記載された撮像装置では、増幅器により１以上のゲインで増幅された２つの信号を生成していたために、増幅器の後段に設けられた回路の入力ダイナミックレンジを広くすることが求められた。

これに対して、本実施例によれば、第１および第２の増幅信号がともに１倍以下のゲインで増幅されるため、特許文献１と比較して、後段に設けられた回路の入力ダイナミックレンジを広くしなくても良い。そのため、入力ダイナミックレンジを広げるために後段に設けられた回路が複雑な構成になることを抑制できる。

また、特許文献１に示されたように、オペアンプを含む増幅器でゲインをシーケンシャルに切り替える場合には、オペアンプは能動回路であるため、増幅器の出力が静定するまでの時間がオペアンプの応答性に依存していた。一般に、撮像装置は低消費電力化が求められるので、オペアンプの応答性を向上させるために消費電力を増大させることは困難である。

これに対して、本実施例によれば、閾値を超えるレベルの信号であったとしても、ゲイン付与部１０３は受動素子のみにより信号にゲインをかけるので、消費電力の増大を抑制しながらも動作速度を高めることができる。

本実施例では、判定期間においてアナログ信号の信号レベルを判定し、その判定結果に応じて、ゲイン付与部ＧＡのゲインを切り替えている。これにより、ゲインを切り替えずにＳ変換期間の処理を行う場合と比べてＳ変換期間の長さを短縮できるので、撮像装置の動作速度をさらに高めることができる。仮にゲイン付与部ＧＡが増幅器２０−ｎの出力Ｖｐｉｘを１／２に減衰させるとすると、Ｓ変換期間に参照信号Ｖｒａｍｐの変化範囲を１／２にできるので、Ｓ変換期間の長さが１／２になる。

（実施例２）
以下では、実施例１との相違点を中心に説明を行う。実施例１と共通する部分は説明を省略する。

図４は、別の実施例に係る画素１１を示す図である。画素１１はフォトダイオードＰＤ、増幅トランジスタＳＦ、転送トランジスタＴＸ、リセットトランジスタＲＥＳおよび選択トランジスタＳＥＬを含む。転送トランジスタＴＸ、リセットトランジスタＲＥＳ、選択トランジスタＳＥＬは、信号ＰＴＸ、ＰＲＥＳ、ＰＳＥＬによってそれぞれ導通または非導通に切り替えられる。フォトダイオードＰＤのアノードには接地電位が与えられ、カソードは転送トランジスタＴＸを介して浮遊拡散部ＦＤに接続される。増幅トランジスタＳＦのゲートは浮遊拡散部ＦＤに接続されるとともに、リセットトランジスタＲＥＳを介して電源ＳＶＤＤに接続される。増幅トランジスタＳＦの一方の主ノードは電源ＳＶＤＤに接続され、他方の主ノードは選択トランジスタＳＥＬを介して出力ノードＰＩＸＯＵＴに接続される。

図５に、本実施例に係る増幅器２０−ｎの構成を示す。増幅器２０−ｎは、差動増幅器１０５、入力容量Ｃｉｎ、帰還容量Ｃｃａ１、Ｃｃａ２、スイッチＳｃａ１、Ｓｃａ２、Ｓｒｓｔを含む。差動増幅器１０５の非反転入力ノードには参照電圧Ｖｒｅｆが与えられ、反転入力ノードは入力容量Ｃｉｎを介して信号線Ｖ−ｎに接続される。差動増幅器１０５の反転入力ノードと出力ノードとは、スイッチＳｒｓｔ、スイッチＳｃａ１および帰還容量Ｃｃａ１、ならびにスイッチＳｃａ２および帰還容量Ｃｃａ２を介して接続される。スイッチＳｃａ１、Ｓｃａ２の導通状態を制御することで、増幅器２０−ｎのゲインを切り替えることができる。

図６を参照しながら、本実施例に係る動作を説明する。

時刻ｔ０において、スイッチＳ１は開放されており、スイッチＳ２は閉じられているので、増幅器２０−ｎの出力Ｖｐｉｘは、スイッチＳ２と入力容量Ｃ１を介して比較器１０１に与えられる。

時刻ｔ０に信号ＰＳＥＬがＨレベルになり、選択トランジスタＳＥＬがオンする。これにより、増幅トランジスタＳＦは信号線Ｖ−ｎに設けられた不図示の電流源とともに、ソースフォロワ回路として動作する。

時刻ｔ１に信号ＰＲＥＳがＨレベルになり、リセットトランジスタＲＥＳがオンする。これにより、浮遊拡散部ＦＤがリセットされ、浮遊拡散部ＦＤの電位に追従して信号線Ｖ−ｎの電位が変動する。この時の画素１１の出力は、浮遊拡散部ＦＤをリセットしたことによるノイズ成分が主となる信号である。

同じく時刻ｔ１に信号ＰＳｒｓｔがＨレベルになり、増幅器２０−ｎ内のスイッチＳｒｓｔがオンする。これにより差動増幅器１０５の入出力端子がショートされ、入力容量Ｃｉｎの一方のノードが差動増幅器１０５の出力でリセットされる。この後、信号ＰＳｒｓｔがＬレベルになると、浮遊拡散部ＦＤをリセットしたことによるノイズ成分と、増幅器２０−ｎの出力との電位差が入力容量Ｃｉｎに保持される。

時刻ｔ２に、参照信号Ｖｒａｍｐの信号レベルを基準となるレベルに変化させる。

時刻ｔ３に、参照信号Ｖｒａｍｐの信号レベルを、時間に対して一定の割合で変化させる。タイミング発生回路１３は、参照信号Ｖｒａｍｐの変化の開始に同期して、カウンタ５０にカウント動作を開始させる。この後、増幅器２０−ｎの出力を参照信号Ｖｒａｍｐが上回ると、比較器１０１の出力ＶｏｕｔがＨレベルになる。出力ＶｏｕｔがＨレベルになったことを受けて、列メモリ４０−ｎは、カウンタ５０から出力されるカウント信号を保持する。ここで列メモリ４０−ｎに保持される信号は、増幅器２０−ｎに起因するノイズに対応する。以上により、増幅器２０−ｎに起因するノイズがデジタル信号に変換される。

時刻ｔ４に、参照信号Ｖｒａｍｐの変化を停止して初期値に戻すと、比較器１０１の出力はＬレベルに変化する。

時刻ｔ５に、信号ＰＴＸをＨレベルにする。これにより、転送トランジスタＴＸがオンして、フォトダイオードＰＤに蓄積された電荷が浮遊拡散部ＦＤに転送される。浮遊拡散部ＦＤに転送された電荷量に応じて浮遊拡散部ＦＤの電位が変化し、信号線Ｖ−ｎの電位もこれに追従して変化する。同様に、増幅器２０−ｎの出力も変化する。増幅器２０−ｎの出力は、画素１１の出力から、浮遊拡散部ＦＤをリセットしたことによるノイズ成分を低減した信号を増幅した信号である。つまり、理想的には、画素１１に起因するノイズ成分が除去された信号が増幅される。

時刻ｔ６に、参照信号レベルＶｒａｍｐが閾値Ｖｒに静定する。仮に出力Ｖｐｉｘが閾値Ｖｒを上回る場合には、破線で示すように比較器１０１の出力ＶｏｕｔがＬレベルを維持する。この結果を受けて、判定回路１０２はスイッチＳ２を開放し、さらにスイッチＳ１を閉じる。つまり、増幅器２０−ｎの出力Ｖｐｉｘがアッテネータ１０３により減衰されて比較器１０１に与えられるように切り替える。仮に、出力Ｖｐｉｘが閾値Ｖｒよりも小さい場合には、実線で示すように比較器１０１の出力がＨレベルになる。この場合には、スイッチＳ１およびＳ２の状態は時刻ｔ０から変わらない。

時刻ｔ８から参照信号Ｖｒａｍｐのレベルが時間に対して一定の割合で変化を開始する。タイミング発生回路１３は、参照信号Ｖｒａｍｐの変化の開始に同期して、カウンタ５０にカウント動作を開始させる。

増幅器２０−ｎの出力Ｖｐｉｘが閾値Ｖｒよりも大きい場合には時刻はｔ９’に、増幅器２０−ｎの出力Ｖｐｉｘが閾値Ｖｒよりも小さい場合には時刻はｔ９に比較器１０１の出力がＬからＨレベルに切り替わる。比較器１０１の出力がＨレベルに切り替わったことを受けて、列メモリ４０−ｎにカウント信号が保持される。以上により、増幅器２０−ｎの出力Ｖｐｉｘがデジタル信号に変換される。時刻ｔ３から時刻ｔ４までの期間にメモリ４０−ｎに保持されたデジタル信号と、時刻ｔ９または時刻ｔ９’に保持されたデジタル信号との差分処理をたとえば信号処理部６５で行うことにより、増幅器２０−ｎに起因するノイズが低減されたデジタル信号が得られる。

本実施例によれば、後段に設けられた回路が複雑な構成になることを抑制できる。

さらに、本実施例によれば、実施例１と同様に、閾値を超えるレベルの信号であったとしても、のゲイン付与部ＧＡのうち、ゲインに寄与する部分は受動素子のみにより構成されるので、消費電力の増大を抑制しながらも動作速度を高めることができる。

さらに、本実施例によれば、さらに、浮遊拡散部ＦＤをリセットしたことによるノイズならびに増幅器２０−ｎに起因するノイズを低減できるので、Ｓ／Ｎ比が高い信号を得られる。

（実施例３）
図７はさらに別の実施例に係る列比較部３０−ｎの構成を示す図である。実施例１および２との相違点は、アッテネータ１０３を２個の容量Ｃ２およびＣ３で構成した点である。先の実施例と共通する部分の説明は省略する。

第１の容量素子である容量Ｃ２は、一方のノードがアナログ信号出力部と接続され、他方のノードが第２の容量素子である容量Ｃ３の一方のノードと、スイッチＳ１と接続される。容量Ｃ３の他方のノードには、固定電位が与えられる。この構成により、アッテネータ１０３のゲインはＣ２とＣ３の比で決定される。

本実施例に係るアッテネータ１０３の構成では、容量Ｃ２およびＣ３をリセットするために、図６の時刻ｔ２までの間にスイッチＳ１を一時的に閉状態にする必要がある。この点を除いては、図６に示した動作と同じ動作を実行できる。

（実施例４）
図８はさらに別の実施例に係る列比較部３０−ｎの構成を示す図である。実施例３との相違点は、ゲイン付与部ＧＡにおいて、入力容量Ｃ１がなくなり、容量Ｃ４が追加された点である。

本実施例に係る光電変換装置の動作は、実施例３と同じ動作にできる。

（実施例５）
本発明の別の実施例を説明する。

図９は、本実施例に係る列比較部３０−ｎの構成を示す図である。図８に示した列比較部と異なるのは、増幅器２０−ｎの出力が容量Ｃ４を介して比較器１０１に与えられる経路と、容量Ｃ２を介して与えられる経路とを切り替えるための構成が、比較器１０１とゲイン付与部ＧＡとで共有されている点である。先の実施例と共通する部分の説明は省略する。

比較器１０１は、トランジスタＭ１〜Ｍ６を含んで構成される。第１の入力トランジスタであるトランジスタＭ１は、第２の入力トランジスタであるトランジスタＭ４とともに差動対を構成する。第３の入力トランジスタであるトランジスタＭ２もまた、トランジスタＭ４とともに差動対を構成する。トランジスタＭ１およびＭ２は互いに並列に接続されている。トランジスタＭ３は、差動入力対のテール電流源として機能する。トランジスタＭ５およびＭ６は、Ｍ１、Ｍ２およびＭ４に対する電流源として機能する。トランジスタＭ１の一方の主ノードは、スイッチＳ３を介してトランジスタと接続され、他方の主ノードがトランジスタＭ３と接続される。トランジスタＭ１の制御ノードは、容量Ｃ２およびＣ３の共通接点に接続され、容量Ｃ２を介して列比較部３０−ｎの入力端子に接続されるとともに、スイッチＳ５を介してトランジスタＭ５とスイッチＳ３の共通ノードに接続される。トランジスタＭ２の一方の主ノードは、スイッチＳ４を介してトランジスタＭ５と接続され、他方の主ノードがトランジスタＭ３と接続される。トランジスタＭ２の制御ノードは、容量Ｃ４を介して列比較部３０−ｎの入力端子に接続されるとともに、スイッチＳ６を介してトランジスタＭ５とスイッチＳ３の共通ノードに接続される。トランジスタＭ４は一方の主ノードがトランジスタＭ３に接続され、他方の主ノードがトランジスタＭ６に接続される。トランジスタＭ４の制御ノードは、容量Ｃｒａｍｐを介して参照信号Ｖｒａｍｐを供給する配線と接続されるとともに、スイッチＳ７を介してトランジスタＭ４の他方の主ノード、トランジスタＭ６および列比較部３０−ｎの出力ノードに接続される。スイッチＳ３およびＳ４は判定回路１０２によって制御される。

図１０を参照しながら、本実施例に係る光電変換装置の動作を説明する。

図１０に示す動作が図６の動作と異なるのは、スイッチＳ１およびＳ２の動作がなくなり、スイッチＳ３〜Ｓ７の動作が導入された点である。ここでは、図６と重複する部分は省略し、図６との違いのみを説明する。

時刻ｔ０に信号ＰＳＥＬがＨレベルになってから時刻ｔ１までの間に、容量Ｃ２〜Ｃ４のリセットを行う。

まず、スイッチＳ３をオンするとともに、スイッチＳ４をオフする。これにより、トランジスタＭ１とトランジスタＭ５の間が導通し、トランジスタＭ１およびＭ４が比較器１０１のアクティブな差動入力対をなす。

次に、スイッチＳ５およびＳ７をオンする。これにより、容量Ｃ２およびＣ３が、スイッチＳ３およびトランジスタＭ５の共通接点の電位にリセットされる。また、容量Ｃｒａｍｐの一方のノードが、トランジスタＭ４およびＭ６の共通接点の電位にリセットされる。

次に、スイッチＳ３をオフするとともに、スイッチＳ４をオンする。これにより、トランジスタＭ２およびＭ４が、比較器１０１のアクティブな差動入力対をなすように切り替わる。

次に、スイッチＳ６およびＳ７をオンする。これにより、容量Ｃ６が、スイッチＳ４およびトランジスタＭ５の共通接点の電位にリセットされる。また、容量Ｃｒａｍｐの一方のノードが、トランジスタＭ４およびＭ６の共通接点の電位に再びリセットされる。

これ以降は、時刻ｔ７に判定期間が終了するまでは、スイッチＳ４がオンしているので、増幅器２０−ｎの出力が、容量Ｃ４を介して比較器１０１に入力される状態になる。つまり、図６で示した動作と同様に、２つの経路のうち、より高いゲインがかかる経路を介して増幅器２０−ｎの出力が比較器１０１に与えられる。

判定期間において、増幅器２０−ｎの出力が閾値Ｖｒを下回る場合には、実線で示すように、スイッチＳ３をオフに維持し、スイッチＳ４をオンに維持する。一方、判定期間において、増幅器２０−ｎの出力が閾値Ｖｒを上回る場合には、破線で示したように、スイッチＳ４がオフし、スイッチＳ３がオンする。これにより、増幅器２０−ｎの出力は容量Ｃ２およびＣ３からなるアッテネータを介して比較器１０１に与えられる。

本実施例においても、比較器１０１に入力される信号は受動素子のみによりゲインをかけるので、消費電力の増大を抑制しながらも動作速度を高めることができる。

本実施例では、容量Ｃ４をリセットする前に、容量Ｃ２およびＣ３のリセットを行ったが、逆の順序で行っても良い。ただし、その場合には、容量Ｃ２およびＣ３をリセットした後にアクティブな差動入力対を切り替える必要があるので、動作の高速化という観点で、図１０に示した動作の方が有利である。

（実施例６）
図１１はさらに別の実施例に係る列比較部３０−ｎの構成を示す図である。図８に示した列比較部は、比較器１０１の一方の入力端子に対して、スイッチＳ１およびＳ２によって切り替えられる２つの経路を介して列比較部３０−ｎの一方の入力ノードと接続されるように構成されていた。これに対して本実施例では、比較器１０１の一方の入力ノードと列比較部３０−ｎの一方の入力ノードとの経路は１つになっている。本実施例では、アッテネータ１０３をバイパスする経路を設けずに、ゲインを切り替えるように構成している。先の実施例と共通する部分の説明は省略する。

図１２は、本実施例に係る動作を説明するタイミング図である。図６に示したタイミングとの違いは、スイッチＳ１が、時刻ｔ０から時刻ｔ１の間に一時的に閉状態になる点である。スイッチＳ１をオンにすることで、容量Ｃ２およびＣ３をリセットする。スイッチＳ１以外の動作は、図６に示した動作と同じにできる。

本実施例によれば、消費電力の増大を抑制しながらも動作速度を高めることができるだけでなく、さらに、増幅器２０−ｎから比較器１０１までの経路が簡略化されるので、光電変換装置の縮小化が可能となる。

（実施例７）
図１３はさらに別の実施例に係る光電変換装置１００’の構成を示す図である。図１に示した光電変換装置１００とは、カウンタ５０が省略された点で異なっている。先の実施例と共通する部分の説明は省略する。

図１４は、本実施例に係る列比較部３０−ｎの構成を示す。図２とは、列比較部が比較電圧生成部１０４を備える点で異なっている。比較器１０１の他方の入力ノードと増幅器２０−ｎの出力との間の構成は図２と同じである。

比較電圧生成部１０４は、互いに並列に設けられた複数の容量と、各容量に直列に設けられたスイッチを含んでなる。各容量は、対応するスイッチを介して、接地電圧ＧＮＤまたは基準電圧Ｖｒ１に選択的に接続される。ここでは、６個の容量が並列に設けられた例を示しており、それぞれの容量値は図中左から１６Ｃｒ、８Ｃｒ、４Ｃｒ、２Ｃｒ、Ｃｒ、４Ｃｒである。本実施例において、参照信号生成部３１は、各列の比較器群３０に対して基準電圧Ｖｒ１を供給する。複数の容量１６Ｃｒ、８Ｃｒ、４Ｃｒ、２Ｃｒ、Ｃｒ、４Ｃｒと対応して設けられた各スイッチが接続される先を切り替えることにより、列比較部３０−ｎは逐次比較型のＡＤ変換器として動作する。

図１５を参照しながら、本実施例に係る動作を説明する。

時刻ｔ０に、信号ＰＳＥＬ、ＰＲＥＳ、ＰＴＸ、ＰＳｒｓｔはいずれもＬレベルである。そのため、増幅器２０−ｎの出力ＶｐｉｘもＬレベルである。

また、時刻ｔ０では、スイッチＳ１およびＳ２が閉状態にあり、スイッチＳｒ０、Ｓｒ１、Ｓｒ２、Ｓｒ４、Ｓｒ８およびＳｒ１６は開状態にある。ここでスイッチＳｒ０、Ｓｒ１、Ｓｒ２、Ｓｒ４、Ｓｒ８およびＳｒ１６が開状態とは、対応する容量にＧＮＤ電位が与えられる状態であり、閉状態とは、対応する容量に基準電圧Ｖｒ１が与えられた状態である。

以下では、増幅器群２０の各増幅器２０−ｎが、図５に示した構成であるものとして説明を行う。

時刻ｔ１に信号ＰＳＥＬがＨレベルになり、選択トランジスタＳＥＬがオンする。これにより、増幅トランジスタＳＦは信号線Ｖ−ｎに設けられた不図示の電流源とともにソースフォロワ回路として動作する。

時刻ｔ１に信号ＰＲＥＳがＨレベルになり、リセットトランジスタＲＥＳがオンする。これにより、浮遊拡散部ＦＤがリセットされ、浮遊拡散部ＦＤの電位に追従して信号線Ｖ−ｎの電位が変動する。この時の画素１１の出力は、浮遊拡散部ＦＤをリセットしたことによるノイズ成分が主となる信号である。

同じく時刻ｔ１に信号ＰＳｒｓｔがＨレベルになり、増幅器２０−ｎ内のスイッチＳｒｓｔがオンする。これにより差動増幅器１０５の入出力端子がショートされ、入力容量Ｃｉｎの一方のノードが差動増幅器１０５の出力でリセットされる。この後、信号ＰＳｒｓｔがＬレベルになると、浮遊拡散部ＦＤをリセットしたことによるノイズ成分と、増幅器２０−ｎの出力との電位差が入力容量Ｃｉｎに保持される。

時刻ｔ３にスイッチＳ１を開状態にして、アッテネータ１０３を経由しない信号のみが容量Ｃ１を介して比較器１０１に与えられるようになる。

時刻ｔ４にスイッチＳｒ０が開状態になり、を持つ容量にＧＮＤ電位が与えられる。

時刻ｔ４にスイッチＳｒ０が開状態になった後ＡＤ変換期間が開始する。この期間ではスイッチＳｒ１、Ｓｒ２、Ｓｒ４、Ｓｒ８、およびＳｒ１６を逐次切り替えて、比較器に与えられたアナログ信号をデジタル信号に変換する。ここでの動作は、既知の逐次比較型ＡＤ変換器と同様なので詳細な説明は省略する。Ｎ変換期間の動作により、増幅器２０−ｎに起因するノイズがデジタル信号に変換される。

時刻ｔ５に、信号ＰＴＸをＨレベルにする。これにより、転送トランジスタＴＸがオンして、フォトダイオードＰＤに蓄積された電荷が浮遊拡散部ＦＤに転送される。浮遊拡散部ＦＤに転送された電荷量に応じて浮遊拡散部ＦＤの電位が変化し、信号線Ｖ−ｎの電位もこれに追従して変化する。同様に、増幅器２０−ｎの出力も変化する。増幅器２０−ｎの出力は、画素１１の出力から、浮遊拡散部ＦＤをリセットしたことによるノイズ成分を低減した信号を増幅した信号である。つまり、理想的には、画素１１に起因するノイズ成分が除去された信号が増幅される。

時刻ｔ６にスイッチＳｒ１、Ｓｒ２、Ｓｒ４、Ｓｒ８、およびＳｒ１６を閉状態にする。このときの比較器の一方の入力ノードが閾値Ｖｒであるとする。時刻ｔ７までの判定期間では、閾値Ｖｒと、他方の入力ノードに与えられる増幅器２０−ｎの出力Ｖｐｉｘとを比較する。

判定期間において、Ｖｐｉｘが閾値Ｖｒを上回る場合の波形を点線で示し、Ｖｐｉｘが閾値Ｖｒを下回る場合の波形を実線で示している。図１５では、Ｖｐｉｘと閾値Ｖｒとが等しい場合には、Ｖｐｉｘが閾値Ｖｒを下回る場合と同じ扱いをしているが、Ｖｐｉｘが閾値Ｖｒを上回る場合と同じ扱いをしても良い。

Ｖｐｉｘが閾値Ｖｒ１を上回る場合には、スイッチＳ１を閉状態にするとともに、スイッチＳ２を開状態にする。これにより、増幅器２０−ｎの出力Ｖｐｉｘはアッテネータ１０３により減衰された第２の増幅信号が比較器１０１に与えられる。

一方、Ｖｐｉｘが閾値Ｖｒ１を下回る場合には、スイッチＳ１およびＳ２の導通状態を維持する。

スイッチＳｒ１、Ｓｒ２、Ｓｒ４、Ｓｒ８、Ｓｒ８、およびＳｒ１６を開状態にした後の時刻ｔ８から開始するＳ変換期間は、既知の逐次比較型のＡＤ変換器と同様の動作により、デジタル信号を得る。

Ｎ変換期間で得たデジタル信号とＳ変換期間で得たデジタル信号との差分処理を行うことで、増幅器２０−ｎに起因するノイズを低減したデジタル信号を得られる。

本実施例によれば、後段に設けられた回路が複雑な構成になることを抑制できる。

さらに、本実施例によれば、実施例１と同様に、閾値を超えるレベルの信号であったとしても、のアッテネータ１０３はゲインに寄与する部分が受動素子のみにより構成されるので、消費電力の増大を抑制しながらも動作速度を高めることができる。

さらに、本実施例によれば、さらに、浮遊拡散部ＦＤをリセットしたことによるノイズならびに増幅器２０−ｎに起因するノイズを低減できるので、Ｓ／Ｎ比が高い信号を得られる。

（実施例８）
上記の各実施例では、ゲイン付与部ＧＡに含まれるアッテネータ１０３のうち、ゲインに影響を与える部分は受動素子のみによって構成されていた。これに対して、本実施例では、能動素子を含むアッテネータ１０３を用いる。

図１６に、本実施例にかかる列比較部３０−ｎの構成を示す。図２に示した列比較部３０−ｎとは、ゲイン可変の増幅器を有する点で異なる。

増幅器２０−ｎの出力は、容量Ｃｉｎを介して差動増幅器１０７の反転入力ノードに接続される。差動増幅器１０７は、反転入力ノードと出力ノードとの間に３個の帰還経路が設けられている。このうちの２個は、スイッチＳ８と容量Ｃ５とを介する経路と、スイッチＳ９と容量Ｃ６とを介する経路である。この２つの帰還経路のうちの導通する帰還経路を切り替えることで、容量Ｃｉｎとともに差動増幅器のゲイン切り替える。３個目の帰還経路は、スイッチＳｒｓｔを介する経路である。スイッチＳ８およびスイッチＳ９は、比較器１０１の出力に応じて判定回路１０２によって制御される。

図１７をさらに参照しながら、本実施例に係る動作を説明する。以下では、容量Ｃ５の容量値が容量Ｃ６の容量値よりも大きいものとして説明を行う。画素１１から増幅器２０−ｎまでの動作は他の実施例と同様であるため、ここでは説明を省略する。

時刻ｔ０に、増幅器２０−ｎの出力Ｖｐｉｘ０が０であるとする。この時刻において、スイッチＳｒｓｔ、Ｓ８およびＳ９は閉じられている。これにより、容量Ｃ５およびＣ６に保持された信号がリセットされる。

時刻ｔ１にスイッチＳｒｓｔを開放し、その後スイッチＳ８を開放する。これにより、差動増幅器１０７の帰還経路のうち、スイッチＳ９および容量Ｃ６を介する経路のみが有効になるので、ゲイン付与部ＧＡがアナログ信号にかけるゲインは容量Ｃｉｎと容量Ｃ６の容量値の比で決まる。このときのゲインが１以下であるように、容量Ｃｉｎと容量Ｃ６の容量値を設定する。

時刻ｔ２に開始するＮ変換期間では、増幅器２０−ｎをリセットしたことにより出力される基準信号がＡＤ変換される。

Ｎ変換期間の動作が終了してから判定期間までの間に、増幅器２０−ｎの出力が変化して、時刻ｔ３までに静定する。参照信号Ｖｒａｍｐは、同じく時刻ｔ３までに閾値Ｖｒに静定する。

時刻ｔ３に開始する判定期間では、ゲイン付与部ＧＡの出力Ｖｐｉｘが閾値Ｖｒと比較器１０１によって比較される。ゲイン付与部ＧＡの出力Ｖｐｉｘが閾値Ｖｒよりも大きい場合には、点線で示すようにスイッチＳ８を閉状態にし、さらにスイッチＳ９を開放する。これにより、差動増幅器１０７の帰還経路にはスイッチＳ８と容量Ｃ５を介する経路のみが有効になる。Ｃ５の方が容量Ｃ６よりも容量値が大きいので、差動増幅器１０７のゲインが低くなる。一方、ゲイン付与部ＧＡの出力Ｖｐｉｘが閾値Ｖｒよりも小さい場合には、実線で示すようにスイッチＳ９の閉状態を維持する。

上述のように、判定期間の処理によって、差動増幅器１０７のゲインが設定された後、時刻ｔ４からＳ変換期間の動作が行われる。

本実施例によれば、第１および第２の増幅信号がともに１以下のゲインで増幅されるため、特許文献１と比較して、後段に設けられた回路の入力ダイナミックレンジを広くしなくても良い。そのため、入力ダイナミックレンジを広げるために後段に設けられた回路が複雑な構成になることを抑制できる。

（実施例９）
実施例８に示した列比較部３０−ｎは、１個のゲイン可変な増幅器を用いて第１および第２の増幅信号を生成する。しかし、２個の増幅器を用いて第１および第２の増幅信号を生成しても良い。

図１８に示す本実施例に係る列比較部３０−ｎは、互いに異なるゲインの増幅器を備える点で実施例９の構成とは異なっている。

本実施例に係る動作は、図６に示した動作に対して、時刻ｔ０から時刻ｔ１までの期間にスイッチＳｒｓｔを閉じて、容量Ｃ５およびＣ６をリセットする他は、同じ動作でよい。ここでは、容量Ｃ６を帰還容量とする増幅器のゲインは１以下であって、かつ、容量Ｃ５を帰還容量とする増幅器のゲインよりも大きいものとする。

本実施例によれば、第１および第２の増幅信号がともに１以下のゲインで増幅されるため、特許文献１と比較して、後段に設けられた回路の入力ダイナミックレンジを広くしなくても良い。そのため、入力ダイナミックレンジを広げるために後段に設けられた回路が複雑な構成になることを抑制できる。

図１８に示した構成では、２個の増幅器を設けたが、このうちの一方を、たとえば図７に示したように、アナログ信号にゲインをかける部分を受動素子のみにより構成されるアッテネータに置換しても良い。

（実施例１０）
上述の各実施例において、判定回路１０２は、比較器１０１の出力を受けて、スイッチの制御を行っていた。本実施例では、判定回路１０２が、比較器１０１とは別の比較器１０８の出力を受けてスイッチを制御する構成を説明する。

図１９に、本実施例に係る列比較部３０−ｎの構成を示す。本実施例のゲイン付与部ＧＡは、図２に示した列比較部３０−ｎのゲイン付与部ＧＡと同じ構成としている。本実施例では、ゲイン付与部ＧＡに対して並列に比較器１０８と判定回路１０２が設けられている点で、図２の列比較部３０−ｎとは異なっている。言い方を変えると、先の実施例では、ゲイン付与部ＧＡの出力と閾値を比較するのに対して、本実施例では、ゲイン付与部ＧＡへの入力と閾値とを比較する点で異なる。比較器１０８の一方の入力ノードには、スイッチＳｒを介して閾値ＶｒまたはＧＮＤ電位が選択的に与えられる。

図２０をさらに参照しながら、本実施例に係る動作を説明する。画素１１から増幅器２０−ｎまでの動作は他の実施例と同様であるため、ここでは説明省略する。

時刻ｔ０に、増幅器２０−ｎの出力Ｖｐｉｘ０が０であるとする。また、時刻ｔ０においてスイッチＳｒはＧＮＤ電位側に接続されるほか、スイッチＳ２は閉状態にある。時刻ｔ０から、スイッチＳ１が一時的に閉状態になった後、再び開放される。この状態で、時刻ｔ１から開始するＮ変換期間の開始までに、不図示のリセット部により比較器１０８の入力ノードをリセットする。

増幅器２０−ｎをリセットしたことにより出力される基準信号を、Ｎ変換期間にＡＤ変換される。

Ｎ変換期間の動作が終了してから判定期間までの間に、増幅器２０−ｎの出力が変化して、時刻ｔ２までに静定する。参照信号Ｖｒａｍｐは、同じく時刻ｔ２までに閾値Ｖｒに静定する。

時刻ｔ２に開始する判定期間では、まずスイッチＳｒが閾値Ｖｒ側に接続される。ここで、増幅器２０−ｎの出力Ｖｐｉｘは閾値Ｖｒと比較器１０８によって比較される。

増幅器２０−ｎの出力Ｖｐｉｘが閾値Ｖｒよりも大きい場合には、点線で示すようにスイッチＳ１を閉状態にし、さらにスイッチＳ２を開放する。これにより、増幅器２０−ｎの出力Ｖｐｉｘには、アッテネータ１０３により１を下回るゲインがかけられ、第２の増幅信号が比較器１０１に与えられる。一方、増幅器２０−ｎの出力Ｖｐｉｘが閾値Ｖｒよりも小さい場合には、実線で示すようにスイッチＳ２の閉状態を維持する。

上述のように、判定期間の処理によって、ゲイン付与部ＧＡのゲインが設定された後、時刻ｔ４からＳ変換期間の動作が行われる。

本実施例によれば、第１および第２の増幅信号がともに１以下のゲインで増幅されるため、特許文献１と比較して、後段に設けられた回路の入力ダイナミックレンジを広くしなくても良い。そのため、入力ダイナミックレンジを広げるために後段に設けられた回路が複雑な構成になることを抑制できる。

（実施例１１）
本実施例に係る撮像システムを、図２１を用いて説明する。
撮像システム１０００は、例えば、光学部１０１０、光電変換装置１００１、映像信号処理回路部１０３０、記録・通信部１０４０、タイミング制御回路部１０５０、システムコントロール回路部１０６０、および再生・表示部１０７０を含む。撮像システム１０００は、少なくとも後述する加算モードと非加算モードとで動作可能であり、その両者を切り替えることができる。

光電変換装置１００１は、上述の各実施例で説明したものが用いられる。

レンズなどの光学系である光学部１０１０は、被写体からの光を光電変換装置１００１の、複数の画素が２次元状に配列された画素アレイに結像させ、被写体の像を形成する。光電変換装置１００１は、タイミング制御回路部１０５０からの信号に基づくタイミングで、画素アレイに結像された光に応じた信号を出力する。光電変換装置１００１が備えるタイミング発生回路１３を省略して、タイミング制御回路部１０５０が光電変換装置１００１の動作に必要な信号を生成するように構成しても良い。

光電変換装置１００１から出力された信号は、映像信号処理部である映像信号処理回路部１０３０に入力され、映像信号処理回路部１０３０が、プログラムなどによって定められた方法に従って、入力された電気信号に対して補正などの処理を行う。映像信号処理回路部１０３０での処理によって得られた信号は画像データとして記録・通信部１０４０に送られる。記録・通信部１０４０は、画像を形成するための信号を再生・表示部１０７０に送り、再生・表示部１０７０に動画や静止画像を再生・表示させる。記録・通信部１０４０は、また、映像信号処理回路部１０３０からの信号を受けて、システムコントロール回路部１０６０とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システムコントロール回路部１０６０は、撮像システムの動作を統括的に制御するものであり、光学部１０１０、タイミング制御回路部１０５０、記録・通信部１０４０、および再生・表示部１０７０の駆動を制御する。また、システムコントロール回路部１０６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール回路部１０６０は、例えばユーザの操作に応じて動作モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。

タイミング制御回路部１０５０は、制御部であるシステムコントロール回路部１０６０による制御に基づいて光電変換装置１００１および映像信号処理回路部１０３０の駆動タイミングを制御する。

（その他）
上記の各実施例は、本発明を実施する上での例示的なものであって、本発明の技術的思想から逸脱しない範囲で変更したり、複数の実施例の要素を組み合わせたりできる。たとえば、図１に示した増幅部２０を省略したり、列比較部３０−ｎにおいて、入力容量Ｃｒａｍｐ、Ｃ１を省略したりできる。

１０ 画素アレイ
２０ 増幅部
３０ 比較部
４０ メモリ部
５０ カウンタ
５１ 参照信号生成部
１０１ 比較器
１０２ 判定回路
１０３ アッテネータ
１０６ 増幅部
ＧＡ ゲイン付与部

Claims (12)

1. 複数の画素を含み、前記複数の画素に基づいてアナログ信号を出力する複数のアナログ信号出力部と、複数の信号処理部とを有する光電変換装置であって、
   前記複数の信号処理部の各々は、前記複数のアナログ信号出力部のいずれかに対応して設けられ、前記アナログ信号にゲインをかけるゲイン付与部と、ＡＤ変換部とを含み、
   前記ゲイン付与部は、前記アナログ信号に１倍以下の第１のゲインをかけた第１の増幅信号と、前記アナログ信号に前記第１のゲインよりも低い第２のゲインをかけた第２の増幅信号と、のいずれかを出力し、
   前記ＡＤ変換部は、前記ゲイン付与部から出力された前記第１の増幅信号または前記第２の増幅信号をＡＤ変換すること
   を特徴とする光電変換装置。
2. 前記信号処理部は、判定部を有し、
   前記判定部は、前記第１の増幅信号と閾値とを比較した結果に基づいて、前記第１および第２の増幅信号のいずれかを前記ＡＤ変換部に与えること
   を特徴とする請求項１に記載の光電変換装置。
3. 前記第１のゲインが１倍であることを特徴とする請求項１または２に記載の光電変換装置。
4. 前記ゲイン付与部は、前記アナログ信号を減衰させるアッテネータを有し、
   前記アッテネータにより、前記第２の増幅信号を生成すること
   を特徴とする請求項３に記載の光電変換装置。
5. 前記アッテネータは、第１の容量素子と第２の容量素子とを含み、
   前記第１の容量素子の一方のノードは前記アナログ信号出力部と接続され、他方のノードは前記第２の容量素子の一方のノードおよび前記ＡＤ変換部に接続されること
   を特徴とする請求項４に記載の光電変換装置。
6. 前記アッテネータは、前記第２の容量の一方のノードと、前記第１の容量素子との接続を切り替える切り替え部を備えることを特徴とする請求項５に記載の光電変換装置。
7. 前記ＡＤ変換部は比較器を有し、
   前記比較器は第１、第２、および第３の入力トランジスタを含み、
   前記第１および前記第２の入力トランジスタが差動対を構成するとともに、前記第３および前記第２の入力トランジスタが差動対を構成し、
   前記アッテネータは、前記第１の入力トランジスタと接続され、
   前記アナログ信号出力部は、前記第２の入力トランジスタと接続されること
   を特徴とする請求項４に記載の光電変換装置。
8. 前記ゲイン付与部は、ゲイン可変の増幅器を含み、
   前記第１および第２の増幅信号を前記増幅器により生成することを特徴とする請求項１〜３のいずれかに記載の光電変換装置。
9. 前記ゲイン付与部のうち、前記アナログ信号にかけるゲインに寄与する部分は受動素子のみにより構成されることを特徴とする、請求項１〜３のいずれかに記載の光電変換装置。
10. 前記アナログ信号出力部は、前記複数の画素に共通に接続された増幅器を含むことを特徴とする請求項１〜９のいずれかに記載の光電変換装置。
11. 請求項１〜１０のいずれかに記載の光電変換装置と、
    前記複数の画素に像を形成する光学系と、
    前記光電変換装置から出力された信号を処理して画像データを生成する映像信号処理部と、を備えたこと
    を特徴とする撮像システム。
12. 複数の画素を含み、前記複数の画素に基づいてアナログ信号を出力する複数のアナログ信号出力部と、複数の信号処理部とを有する光電変換装置の駆動方法であって、
    前記複数の信号処理部の各々は、前記複数のアナログ信号出力部のいずれかに対応して設けられ、前記アナログ信号にゲインをかけるゲイン付与部と、を含み、
    前記ゲイン付与部により前記アナログ信号に１倍以下の第１のゲインをかけた第１の増幅信号を生成し、
    前記第１の増幅信号が閾値よりも小さい場合には、前記第１の増幅信号をＡＤ変換し、
    前記第１の増幅信号が閾値よりも大きい場合には、前記ゲイン付与部により前記アナログ信号に前記第１のゲインよりも低い第２のゲインをかけた第２の増幅信号をＡＤ変換すること
    を特徴とする光電変換装置の駆動方法。

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