JPWO2017169480A1 - 撮像素子および撮像装置 - Google Patents
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Abstract
Description
本発明の第2の態様によると、撮像素子は、入射した光を光電変換して電荷を生成する光電変換部を有する第1半導体基板と、前記光電変換部により生成された電荷に基づく信号を読み出す配線を有する第1配線層とを有する第1回路層と、前記第1配線層の配線と接続される配線を有する第2配線層と、前記第2配線層の配線と接続される貫通電極を有する第2半導体基板と、を有する第2回路層と、前記第2回路層の貫通電極と接続される貫通電極を有する第3半導体基板と、前記第3半導体基板の貫通電極と接続される配線を有する第3配線層と、を有する第3回路層と、を備え、光が入射する側から、前記第1半導体基板、前記第1配線層、前記第2配線層、前記第2半導体基板、前記第3半導体基板、第3配線層が設けられる。
本発明の第3の態様によると、撮像素子は、入射した光を光電変換して電荷を生成する光電変換部を有する第1半導体基板と、前記光電変換部により生成された電荷に基づく信号を読み出す配線を有する第1配線層とを有する第1回路層と、前記第1配線層の配線と接続される配線を有する第2配線層と、前記第2配線層の配線と接続される貫通電極を有する第2半導体基板と、を有する第2回路層と、前記第2回路層の貫通電極と接続される貫通電極を有する第3半導体基板と、前記第3半導体基板の貫通電極と接続される配線を有する第3配線層と、を有する第3回路層と、を備え、光が入射する側から、前記第1配線層、前記第1半導体基板、前記第2半導体基板、前記第2配線層、第3配線層、前記第3半導体基板が設けられる。
本発明の第4の態様によると、撮像装置は、第1〜3のいずれか一態様の撮像素子と、前記画素からの信号に基づいて画像データを生成する画像生成部と、を備える。
図1は、第1の実施の形態に係る撮像装置の構成を示すブロック図である。撮像装置1は、撮影光学系2、撮像素子3、および制御部4を備える。撮像装置1は、例えばカメラである。撮影光学系2は、撮像素子3上に被写体像を結像する。撮像素子3は、撮影光学系2により結像する被写体像を撮像して画像信号を生成する。撮像素子3は、例えばCMOSイメージセンサである。制御部4は、撮像素子3の動作を制御するための制御信号を撮像素子3に出力する。また、制御部4は、撮像素子3から出力された画像信号に対して各種の画像処理を施し、画像データを生成する画像生成部として機能する。なお、撮影光学系2は、撮像装置1から着脱可能にしてもよい。
(1)撮像素子3は、入射した光を光電変換する光電変換部12を有する光電変換層161と、光電変換層161に積層され、第1の回路を有する第1の回路層162と、第1の回路層162に積層され、第2の回路を有する第2の回路層163と、第2の回路層163に積層され、第3の回路を有する第3の回路層164と、を備える。光電変換層161の電極(ゲート電極)が設けられる面(第1面105a)と、第1の回路層162の電極(ゲート電極)が設けられる面(第1面106a)とは対向して積層され、第2の回路層163の電極(ゲート電極)が設けられる面(第1面107a)と、第3の回路層164の電極(ゲート電極)が設けられる面(第1面108a)とは対向して積層される。このようにしたので、チップ面積を増大させることなく、画素10からの信号を処理するための複数の回路等を配置することができる。また、画素10が有する開口率が低下することを防ぐことができる。さらに、光電変換層161に設けられる回路と第1の回路層162に設けられる回路とは、例えば複数のバンプを介して電気的に接続することができ、光電変換層161の各画素10による多数の信号を、第1の回路層162に同時に伝送することができる。
図8および図9を参照して、第2の実施の形態に係る撮像素子を説明する。なお、図中、第1の実施の形態と同一もしくは相当部分には、同一の参照番号を付し、第1の実施の形態に係る撮像素子との相違点を主に説明する。図8は、第2の実施の形態に係る撮像素子の構成を示すブロック図である。第1基板111は、2次元状に配置される複数の画素10を有し、第2基板112は、複数の比較部30を有する。比較部30は、画素10から出力される信号と基準信号とを比較し、比較結果を第3基板113および第4基板114に出力する。
(7)第1の回路層162は、光電変換部12から出力された信号を基準信号と比較する比較部30を有し、第2の回路層163は、比較部30の比較結果に基づき、所定ビット数のデジタル信号のうちの第1のビット数のデジタル信号を記憶する第1の記憶部50を有し、第3の回路層164は、比較部30の比較結果に基づき、所定ビット数のデジタル信号のうちの第2のビット数のデジタル信号を記憶する第2の記憶部60を有し、比較部30と第1の記憶部50と第2の記憶部60とは、光電変換部12から読み出された信号を所定ビット数のデジタル信号に変換するAD変換部100を構成する。本実施の形態では、第1記憶部50を第2の回路層163に配置し、第2記憶部60を第3の回路層164に配置する。このため、チップ面積を増大させることなく、複数の記憶部を配置することができ、AD変換の分解能を向上させることができる。また、第1記憶部50および第2記憶部60は、それぞれ対応する画素10に積層して設けられる。このため、画素10が有する開口率が低下することを防ぐことができる。
図10および図11を参照して、第3の実施の形態に係る撮像素子を説明する。なお、図中、第1および第2の実施の形態と同一もしくは相当部分には、同一の参照番号を付し、第1および第2の実施の形態に係る撮像素子との相違点を主に説明する。図10は、第3の実施の形態に係る撮像素子のAD変換部100の構成を示すブロック図である。AD変換部100は、比較部30と第1記憶部50と第2記憶部60とレベル変換部(レベルシフタ)180とを含んで構成される。
(9)第1の回路層162の第2の回路層163側に設けられ、第1の接続部153に接続される第1の容量C1を有する第1の容量層171と、第2の回路層163の第1の回路層162側に設けられ、第2の接続部154に接続されるとともに第1の容量C1に直列に接続される第2の容量C2を有する第2の容量層172と、を備える。このようにしたので、第2基板112や第3基板113等に配置する回路の面積を小さくすることができる。
上述した第1の実施の形態では、画素間演算の結果となる画素信号を、信号線122を介してセンスアンプ300に順次出力する例について説明した。しかし、記憶部83に記憶された補正信号を、画素信号として信号線122を介してセンスアンプ300に出力するようにしてもよい。また、信号用記憶部41に記憶された光電変換信号に応じたデジタル信号、およびノイズ用記憶部42に記憶されたノイズ信号に応じたデジタル信号の各々を、デマルチプレクサ81を介して信号線122に出力するようにしてもよい。
上述した第1の実施の形態では、CDS処理および画素間演算を1ビット毎に時分割的に行う例について説明した。しかし、制御部70により演算ユニット80等を制御して、複数ビット数毎に演算を行うようにしてもよい。例えば、2ビット毎に演算を行うようにしてもよいし、ノイズ用記憶部42に記憶されるデジタル信号のビット数より少ないビット数毎に行うようにしてもよい。
上述した第1の実施の形態では、各画素10の信号間の演算前にデジタルCDSを行う例について説明した。しかし、各画素10の信号間の演算前にアナログCDSを行うようにしてもよい。例えば、AD変換部100において、光電変換信号とノイズ信号との差分処理を行って、信号間の差分に基づくアナログ信号をデジタル信号に変換するようにする。この場合、各記憶部には、画素10毎のノイズ信号成分を除去したデジタル信号が記憶される。
上述した第1の実施の形態では、第1基板111が複数の画素10を有し、第2基板112が複数のAD変換部100を有し、第3基板113が複数の制御部70を有し、第4基板114が複数の演算ユニット80を有し、4つの基板が積層される例について説明した。しかし、基板の数は4つに限定されない。撮像素子3を、3つの基板が積層された構成としてもよい。また、上述した第1の実施の形態では、光電変換層161の第1面105aと第1の回路層162の第1面106aとが対向して積層され、第2の回路層163の第1面107aと第3の回路層164の第1面108aとが対向して積層される例について説明した。しかし、光電変換層161の第2面105bと第1の回路層162の第2面106bとを対向して積層し、第2の回路層163の第2面107bと、第3の回路層164の第1面108aとを対向して積層するようにしてもよい。撮像素子3では、例えば、入射光Lが入射する側から、配線層140、第1基板111、第2基板112、配線層141、配線層144、第3基板113、配線層145、第4基板114が設けられる。この場合、撮像素子3を、3つの基板(第1基板111〜第3基板113)が積層された構成としてもよい。第1基板111と第2基板112との間に、基板間接続層を設けてもよい。
上述した実施の形態では、12ビットのデジタル信号へのAD変換を行う例について説明した。しかし、任意のビット数のAD変換に関しても同様に適用することができる。任意のビット数に応じた複数のラッチ回路(記憶部)を設けてもよい。
上述した実施の形態では、撮像素子3は、裏面照射型の構成とする例について説明した。しかし、撮像素子3を、光が入射する入射面側に配線層140を設ける表面照射型の構成としてもよい。
上述した実施の形態では、光電変換部12としてフォトダイオードを用いる例について説明した。しかし、光電変換部12として光電変換膜を用いるようにしてもよい。
上述した実施の形態では、画素10毎にAD変換部100を設ける例について説明した。しかし、複数の画素10毎にAD変換部100を設けるようにしてもよい。例えば、RGGBの4色ベイヤー配列に従って画素が配置されている場合に、RGGBの4つの画素からなる画素ブロックごとにAD変換部100を設けるようにしてもよいし、行方向および列方向に同数かつ偶数個配置された画素からなる画素ブロックごとにAD変換部100を設けるようにしてもよい。
上述した実施の形態および変形例では、AD変換部100として、時間とともに基準信号の信号レベルを変化させてAD変換を行う積分型のAD変換回路を用いる例について説明した。しかし、逐次比較型などの他の回路構成を用いるようにしてもよい。例えば、逐次比較型のAD変換部は、比較部、記憶部、および容量部を含んで構成される。容量部には、AD変換の分解能に応じて、デジタル信号のビット数に対応する複数の容量と、各容量の接続状態を切り換える複数のスイッチとが設けられる。容量部は、入力される信号(電圧信号)と各容量の接続状態とによって決まる基準信号を生成して、比較部に出力する。
上述の実施の形態で説明した撮像素子3は、カメラ、スマートフォン、タブレット、PCに内臓のカメラ、車載カメラ等に適用されてもよい。
日本国特許出願2016年第70960号(2016年3月31日出願)
Claims (20)
- 入射した光を光電変換して電荷を生成する光電変換部を有する第1半導体基板と、前記光電変換部により生成された電荷に基づく信号を読み出す配線を有する第1配線層とを有する第1回路層と、
前記第1配線層の配線と接続される配線を有する第2配線層と、前記第2配線層の配線と接続される貫通電極を有する第2半導体基板と、を有する第2回路層と、
前記第2回路層の貫通電極と接続される貫通電極を有する第3半導体基板と、前記第3半導体基板の貫通電極と接続される配線を有する第3配線層と、を有する第3回路層と、
前記第3配線層の配線と接続される配線を有する第4配線層と、前記第4配線層の配線と接続される第4半導体基板とを有する第4回路層と、を備え、
光が入射する側から、前記第1回路層と前記第2回路層と前記第3回路層と前記第4回路層とが設けられる撮像素子。 - 請求項1に記載の撮像素子において、
光が入射する側から、前記第1半導体基板、前記第1配線層、前記第2配線層、前記第2半導体基板、前記第3半導体基板、第3配線層、前記第4配線層、前記第4半導体基板が設けられる撮像素子。 - 請求項1または請求項2に記載の撮像素子において、
前記第1回路層と前記第2回路層との間に設けられる第1接続部と、
前記第2回路層と前記第3回路層との間に設けられる第2接続部と、
前記第3回路層と前記第4回路層との間に設けられる第3接続部と、を備え、
前記第1配線層の配線と前記第2配線層の配線とは前記第1接続部を介して接続され、
前記第2半導体基板の貫通電極と前記第3半導体基板の貫通電極とは前記第2接続部を介して接続され、
前記第3配線層の配線と前記第4配線層の配線とは前記第3接続部を介して接続される撮像素子。 - 請求項3に記載の撮像素子において、
前記第1接続部と前記第2接続部と前記第3接続部とは複数設けられ、
前記第1配線層が有する複数の配線と前記第2配線層が有する複数の配線とは複数の前記第1接続部を介してそれぞれ接続され、
前記第2半導体基板が有する複数の貫通電極と前記第3半導体基板が有する複数の貫通電極とは複数の前記第2接続部を介してそれぞれ接続され、
前記第3配線層が有する複数の配線と前記第4配線層が有する複数の配線とは複数の前記第3接続部を介してそれぞれ接続される撮像素子。 - 請求項3または請求項4に記載の撮像素子において、
前記第1接続部と前記第3接続部の少なくとも一方の数は、前記第2接続部の数より多い撮像素子。 - 請求項3から請求項5までのいずれか一項に記載の撮像素子において、
前記第1接続部と前記第3接続部の少なくとも一方の数は、前記第2半導体基板の貫通電極の数、または前記第3半導体基板の貫通電極の数よりも多い撮像素子。 - 請求項3から請求項6までのいずれか一項に記載の撮像素子において、
光が入射する方向と交差する面において、前記第2接続部の面積は、前記第2半導体基板の貫通電極の面積、または前記第3半導体基板の貫通電極の面積よりも大きい撮像素子。 - 請求項3から請求項7までのいずれか一項に記載の撮像素子において、
前記第2回路層と前記第3回路層との間に設けられ、前記第2接続部に接続される、第1容量を有する第1容量層と第2容量を有する第2容量層とを備える撮像素子。 - 請求項8に記載の撮像素子において、
前記第1容量と前記第2容量とは直列に接続される撮像素子。 - 請求項3から請求項9までのいずれか一項に記載の撮像素子において、
前記第1接続部と前記第2接続部と前記第3接続部とはバンプまたは電極である撮像素子。 - 請求項1から請求項10までのいずれか一項に記載の撮像素子において、
前記第2回路層は、前記光電変換部により生成された電荷に基づく信号をAD変換してデジタル信号を出力するAD変換部を有し、
前記第4回路層は、デジタル信号を演算処理する演算部を有し、
前記第3回路層は、前記演算部を制御する制御部を有する撮像素子。 - 請求項1から請求項10までのいずれか一項に記載の撮像素子において
前記第1回路層は、複数の光電変換部を有し、
前記第2回路層は、複数の前記光電変換部により生成された電荷に基づく信号をそれぞれAD変換してデジタル信号を出力する複数のAD変換部を有し、
前記第4回路層は、前記複数のAD変換部から出力されたデジタル信号をそれぞれ演算処理する複数の演算部を有し、
前記第3回路層は、複数の前記演算部をそれぞれ制御する複数の制御部を有する撮像素子。 - 請求項11または請求項12に記載の撮像素子において、
前記第2回路層は、前記デジタル信号をシリアル信号として出力する信号処理部を有する撮像素子。 - 請求項1から請求項10までのいずれか一項に記載の撮像素子において、
前記第2回路層は、前記光電変換部により生成された電荷に基づく信号を基準信号と比較する比較部を有し、
前記第3回路層は、前記比較部から出力される信号に基づいて生成される信号のうち第1信号を記憶する第1記憶部を有し、
前記第4回路層は、前記比較部から出力される信号に基づいて生成される信号のうち第2信号を記憶する第2記憶部を有する撮像素子。 - 請求項14に記載の撮像素子において、
前記第1記憶部は、前記光電変換部により生成された電荷に基づく信号と前記基準信号とが前記比較部により比較されるとき、前記光電変換部により生成された電荷に基づく信号と前記基準信号との大小関係が変化するまでの時間を、第1周波数の信号で計測された結果に基づいた第1信号を記憶し、
前記第2記憶部は、前記光電変換部により生成された電荷に基づく信号と前記基準信号とが前記比較部により比較されるとき、前記光電変換部により生成された電荷に基づく信号と前記基準信号との大小関係が変化するまでの時間を、前記第1周波数より周波数が低い第2周波数の信号で計測された結果に基づいた第2信号を記憶する撮像素子。 - 請求項1から請求項10までのいずれか一項に記載の撮像素子において、
前記第2回路層は、前記光電変換部により生成された電荷に基づく信号を基準信号と比較する比較部を有し、
前記第3回路層は、前記基準信号を生成するための第3容量を有し、
前記第4回路層は、前記基準信号を生成するための第4容量を有する撮像素子。 - 請求項16に記載の撮像素子において、
前記第3容量は前記第4容量よりも容量値が小さい容量である撮像素子。 - 入射した光を光電変換して電荷を生成する光電変換部を有する第1半導体基板と、前記光電変換部により生成された電荷に基づく信号を読み出す配線を有する第1配線層とを有する第1回路層と、
前記第1配線層の配線と接続される配線を有する第2配線層と、前記第2配線層の配線と接続される貫通電極を有する第2半導体基板と、を有する第2回路層と、
前記第2回路層の貫通電極と接続される貫通電極を有する第3半導体基板と、前記第3半導体基板の貫通電極と接続される配線を有する第3配線層と、を有する第3回路層と、を備え、
光が入射する側から、前記第1半導体基板、前記第1配線層、前記第2配線層、前記第2半導体基板、前記第3半導体基板、第3配線層が設けられる撮像素子。 - 入射した光を光電変換して電荷を生成する光電変換部を有する第1半導体基板と、前記光電変換部により生成された電荷に基づく信号を読み出す配線を有する第1配線層とを有する第1回路層と、
前記第1配線層の配線と接続される配線を有する第2配線層と、前記第2配線層の配線と接続される貫通電極を有する第2半導体基板と、を有する第2回路層と、
前記第2回路層の貫通電極と接続される貫通電極を有する第3半導体基板と、前記第3半導体基板の貫通電極と接続される配線を有する第3配線層と、を有する第3回路層と、を備え、
光が入射する側から、前記第1配線層、前記第1半導体基板、前記第2半導体基板、前記第2配線層、第3配線層、前記第3半導体基板が設けられる撮像素子。 - 請求項1から請求項19までのいずれか一項に記載の撮像素子と、
前記撮像素子からの信号に基づいて画像データを生成する画像生成部と、を備える撮像装置。
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