JP2021184510A - 固体撮像装置およびその駆動方法、並びに電子機器 - Google Patents

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Abstract

【課題】複数画素単位でAD変換回路を備える固体撮像装置において、コンパレータのノイズを低減する。【解決手段】固体撮像装置は、少なくとも３枚の基板が積層されており、複数の画素を含む画素ブロック単位で、第１基板は、入射光に応じた電荷を生成する光電変換部と、転送トランジスタと、フローティングディフュージョンとを画素ごとに備え、第２基板は、フローティングディフュージョンの電圧に応じた信号と参照信号とを比較するコンパレータを１つ備え、複数の画素が、コンパレータを共有しており、第３基板は、カウンタのコードを生成させるコード生成回路と、コードを記憶する記憶部と、コードを記憶部へ記憶させるタイミングを制御するタイミング制御回路とを備え、画素ブロックを複数配列した画素アレイを備える。本技術は、例えば、固体撮像装置等に適用できる。【選択図】図２

Description

本技術は、固体撮像装置およびその駆動方法、並びに電子機器に関し、特に、複数画素単位でAD変換回路を備える固体撮像装置において、コンパレータのノイズを低減することができるようにした固体撮像装置およびその駆動方法、並びに電子機器に関する。
複数の半導体基板の積層構造で固体撮像装置を実現する技術が知られている。例えば、光電変換部と転送トランジスタ等の画素回路を第１の半導体基板に設け、画素回路から出力される画素信号をAD変換するAD変換回路を第２の半導体基板に設けた積層構造の固体撮像装置がある（例えば、特許文献１参照）。
特開２０１７−１０３７７１号公報
しかしながら、複数画素単位でAD変換回路を設ける固体撮像装置を２層の積層構造で実現しようとすると、コンパレータサイズが小さくなり、ノイズ性能が悪化する。
本技術は、このような状況に鑑みてなされたものであり、複数画素単位でAD変換回路を備える固体撮像装置において、コンパレータのノイズを低減することができるようにするものである。
本技術の第１の側面の固体撮像装置は、少なくとも３枚の基板が積層されており、複数の画素を含む画素ブロック単位で、第１基板は、入射光に応じた電荷を生成する光電変換部と、転送トランジスタと、フローティングディフュージョンとを前記画素ごとに備え、第２基板は、前記フローティングディフュージョンの電圧に応じた信号と参照信号とを比較するコンパレータを１つ備え、前記複数の画素が、前記コンパレータを共有しており、第３基板は、カウンタのコードを生成させるコード生成回路と、前記コードを記憶する記憶部と、前記コードを前記記憶部へ記憶させるタイミングを制御するタイミング制御回路とを備え、前記画素ブロックを複数配列した画素アレイを備える。
本技術の第２の側面の固体撮像装置の駆動方法は、少なくとも３枚の基板が積層されており、複数の画素を含む画素ブロック単位で、第１基板は、入射光に応じた電荷を生成する光電変換部と、転送トランジスタと、フローティングディフュージョンとを前記画素ごとに備え、第２基板は、前記フローティングディフュージョンの電圧に応じた信号と参照信号とを比較するコンパレータを１つ備え、前記複数の画素が、前記コンパレータを共有しており、第３基板は、カウンタのコードを生成させるコード生成回路と、前記コードを記憶する記憶部と、前記コードを前記記憶部へ記憶させるタイミングを制御するタイミング制御回路とを備え、前記画素ブロックを複数配列した画素アレイを備える固体撮像装置の、前記第１基板の各画素が、前記フローティングディフュージョンの電圧に応じた信号を前記コンパレータに出力し、前記第２基板の前記コンパレータが、前記信号と前記参照信号とを比較し、前記第３基板の記憶部が、前記コンパレータの比較結果に基づく前記タイミングに従って、前記コード生成回路から供給された前記コードを記憶する。
本技術の第３の側面の電子機器は、少なくとも３枚の基板が積層されており、複数の画素を含む画素ブロック単位で、第１基板は、入射光に応じた電荷を生成する光電変換部と、転送トランジスタと、フローティングディフュージョンとを前記画素ごとに備え、第２基板は、前記フローティングディフュージョンの電圧に応じた信号と参照信号とを比較するコンパレータを１つ備え、前記複数の画素が、前記コンパレータを共有しており、第３基板は、カウンタのコードを生成させるコード生成回路と、前記コードを記憶する記憶部と、前記コードを前記記憶部へ記憶させるタイミングを制御するタイミング制御回路とを備え、前記画素ブロックを複数配列した画素アレイを備える固体撮像装置を備える。
本技術の第１乃至第３の側面においては、少なくとも３枚の基板が積層されており、複数の画素を含む画素ブロック単位で、第１基板には、入射光に応じた電荷を生成する光電変換部と、転送トランジスタと、フローティングディフュージョンとが前記画素ごとに設けられ、第２基板には、前記フローティングディフュージョンの電圧に応じた信号と参照信号とを比較するコンパレータが１つ設けられ、前記複数の画素は前記コンパレータを共有しており、第３基板には、カウンタのコードを生成させるコード生成回路と、前記コードを記憶する記憶部と、前記コードを前記記憶部へ記憶させるタイミングを制御するタイミング制御回路とが設けられ、前記画素ブロックを複数配列した画素アレイが設けられる。
固体撮像装置及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本技術の第１乃至第３の側面によれば、コンパレータのノイズを低減することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用した固体撮像装置の概略構成を示す断面図である。 図１の固体撮像装置の第１実施の形態の回路構成を示す図である。 図１の固体撮像装置の第２実施の形態の回路構成を示す図である。 図１の固体撮像装置の第３実施の形態の回路構成を示す図である。 図１の固体撮像装置の第４実施の形態の回路構成を示す図である。 第４実施の形態の第１の変形例の回路構成を示す図である。 第４実施の形態の第２の変形例の回路構成を示す図である。 第４実施の形態の第３の変形例の回路構成を示す図である。 第４実施の形態の第４の変形例の回路構成を示す図である。 図１の固体撮像装置の第５実施の形態の回路構成を示す図である。 第３基板の第１構成例を示す図である。 第３基板の第２構成例を示す図である。 第３基板の第３構成例を示す図である。 画素アレイの断面構造例を示す図である。 画素アレイの平面構造例を示す図である。 画素アレイのその他の断面構造例を示す図である。 画素アレイのその他の平面構造例を示す図である。 ３層の各ブロックの第１の位置関係例を示す図である。 ３層の各ブロックの第２の位置関係例を示す図である。 ３層の各ブロックの第３の位置関係例を示す図である。 グレイコード生成回路の配置例を示す図である。 本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。 イメージセンサの使用例を説明する図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．固体撮像装置の全体構成例
２．第１実施の形態の回路構成
３．第２実施の形態の回路構成
４．第３実施の形態の回路構成
５．第４実施の形態の回路構成
６．第５実施の形態の回路構成
７．第３基板の第１構成例
８．第３基板の第２構成例
９．第３基板の第３構成例
１０．画素アレイの断面構造例
１１．画素アレイの平面構造例
１２．３層の各ブロックの外形の関係
１３．３層の各ブロックの位置関係
１４．グレイコード生成回路の配置例
１５．電子機器への適用例
１６．移動体への応用例
＜１．固体撮像装置の全体構成例＞
図１は、本技術を適用した固体撮像装置の概略構成を示す断面図である。
図１に示される固体撮像装置１は、図中の矢印の方向で装置に入射する光もしくは電磁波を電気信号へ変換する。以下では、便宜上、電気信号へと変換する対象として、光を電気信号へ変換する装置を例に用いて説明する。
固体撮像装置１は、画素が行列状に２次元配置された画素アレイを備え、各画素のフォトダイオードPDで入射光を光電変換して得られた画素信号を出力する。
固体撮像装置１は、第１基板１１A、第２基板１１B、および、第３基板１１Cの３層を貼り合わせた積層構造により構成されている。上下に接続する２枚の基板の配線どうし、すなわち、第１基板１１Aと第２基板１１Bの配線、および、第２基板１１Bと第３基板１１Cの配線は、それぞれ、Cu-Cu等の金属接合により、電気的に接続されている。以下、第１基板１１A、第２基板１１B、および、第３基板１１Cのそれぞれを特に区別する必要がない場合には、単に、基板１１と称する。
第１基板１１Aには、入射光を電気信号へ変換する画素が行方向及び列方向の行列状に２次元配置されている。第１基板１１Aの各画素には、例えば、光電変換するためのフォトダイオードPDと、フォトダイオードPDへ入射光を集光するマイクロレンズ１２などが設けられている。
第２基板１１Bおよび第３基板１１Cには、第１基板１１Aの各画素から出力された画素信号Vsigを処理する信号処理回路が形成されている。
＜２．第１実施の形態の回路構成＞
図２は、３層の基板１１で構成される固体撮像装置１の第１実施の形態の回路構成を示している。
第１基板１１Aは、複数の画素PXを１つの画素ブロック２１として、複数の画素ブロック２１と、垂直走査回路２２とを備える。複数の画素ブロック２１は行列状に複数配列されて画素アレイを構成しているが、図２では、１つの画素ブロック２１のみが図示されている。本実施の形態では、画素ブロック２１が４つの画素PXで構成される例について説明するが、画素ブロック２１を構成する画素数は、４個に限られない。
第１基板１１Aの各画素ブロック２１では、フォトダイオードPDと転送トランジスタMTが画素PX単位に設けられ、フローティングディフュージョンFD、リセットトランジスタMR、増幅トランジスタMA、および、負荷トランジスタMLは、画素ブロック２１単位で設けられている。
すなわち、４画素で構成される１つの画素ブロック２１は、４個のフォトダイオードPDおよび転送トランジスタMTと、それぞれ１個のフローティングディフュージョンFD、リセットトランジスタMR、増幅トランジスタMA、および、負荷トランジスタMLを備える。フローティングディフュージョンFD、リセットトランジスタMR、増幅トランジスタMA、および、負荷トランジスタMLは、４画素で共有される。
１つの画素ブロック２１を構成する４つの画素PXを、画素PX1ないしPX4と区別すると、画素PX1はフォトダイオードPD1および転送トランジスタMT1を備え、画素PX2はフォトダイオードPD2および転送トランジスタMT2を備え、画素PX3はフォトダイオードPD3および転送トランジスタMT3を備え、画素PX4はフォトダイオードPD4および転送トランジスタMT4を備える。
フォトダイオードPDは、入射光に応じた電荷（電子）を生成し、蓄積する。転送トランジスタMTは、転送信号φTにより導通状態とされたとき、フォトダイオードPDで生成された電荷（電子）を読み出し、フローティングディフュージョンFDに転送する。フローティングディフュージョンFDは、フォトダイオードPDから転送された電荷が読み出されるまでの間、一時的に電荷を保持する電荷保持部である。
リセットトランジスタMRは、リセット制御信号φRにより導通状態とされたとき、フローティングディフュージョンFDに保持されている電荷が電源電圧VDDに排出されることで、フローティングディフュージョンFDの電位をリセットする。
増幅トランジスタMAは、フローティングディフュージョンFDの電位に応じた画素信号Vsigを出力する。すなわち、増幅トランジスタMAは定電流源としての負荷トランジスタMLとソースフォロワ回路を構成し、フローティングディフュージョンFDに保持されている電荷に応じたレベルを示す画素信号Vsigを、増幅トランジスタMAから出力する。
垂直走査回路２２は、各画素PXの光電変換動作や光電変換された電気信号を読み出す動作を制御する駆動制御部であり、転送信号φT、および、リセット制御信号φRを、各画素ブロック２１に供給する。
第２基板１１Bは、複数のADCアナログブロック３１と、ランプ信号生成回路３２とを備える。図２では、１つのADCアナログブロック３１と、ランプ信号生成回路３２とが図示されている。
ADCアナログブロック３１は、第１基板１１Aに形成された画素ブロック２１と１対１に対応して設けられる。換言すれば、第２基板１１Bには、第１基板１１Aに形成された画素ブロック２１の数と同数のADCアナログブロック３１が設けられている。
ADCアナログブロック３１は、コンパレータ（比較器）４１、キャパシタ（容量素子）４２、および、スイッチ４３を備える。
コンパレータ４１は、ランプ信号生成回路３２から参照信号として供給されるランプ信号VRAMPと、画素ブロック２１から供給される画素信号Vsigを比較し、その比較結果を示す比較結果信号を第３基板１１Cに出力する。コンパレータ４１において、参照信号であるランプ信号VRAMPとの大きさを比較する画素信号Vsigは、リセットレベルの信号と光信号（フォトダイオードPDでの光電変換の結果生じた電荷による信号）の２つである。リセットレベルの信号は、フローティングディフュージョンFDをリセットした直後の画素信号Vsigであり、光信号は、フォトダイオードPDに蓄積された信号電荷をフローティングディフュージョンFDに転送した後の画素信号Vsigである。比較結果信号は、例えば、ランプ信号VRAMPが画素信号Vsigより大である場合にはHi(High)の信号、ランプ信号VRAMPが画素信号Vsigより小である場合にはLo(Low)の信号となる。
キャパシタ４２およびスイッチ４３は、コンパレータ４１の入力端子と出力端子をショートすることによりコンパレータ４１の基準レベルをリセットするオートゼロ動作を行う。
ランプ信号生成回路３２は、時間経過に応じてレベル（電圧）が階段状に変化するランプ信号VRAMPを生成し、各ADCアナログブロック３１のコンパレータ４１に供給する。
第３基板１１Cは、複数のADCデジタルメモリブロック５１、グレイコード生成回路５２、水平走査回路５３、センスアンプ部５４、ALU(Arithmetic Logical Unit)５５、および、入出力回路５６を備える。
ADCデジタルメモリブロック５１は、第２基板１１Bに形成されたADCアナログブロック３１と１対１に対応して設けられる。換言すれば、第３基板１１Cには、第１基板１１Aの画素ブロック２１および第２基板１１BのADCアナログブロック３１の数と同数のADCデジタルメモリブロック５１が設けられている。図２では、１つのADCデジタルメモリブロック５１が図示されている。
ADCデジタルメモリブロック５１は、パルス発生回路６１と、メモリ部６２（ラッチ記憶部）とを備える。
コンパレータ４１において、２種類の画素信号Vsig（リセットレベルの信号と光信号）が、それぞれ参照信号であるランプ信号VRAMPと大きさを比較され、画素信号Vsigと参照信号の大小関係が反転したそれぞれのタイミングで、比較結果信号がコンパレータ４１からパルス発生回路６１へと入力される。パルス発生回路６１（タイミング制御回路）は、コンパレータ４１の出力である比較結果信号の反転タイミングに応じてパルスを発生させ、メモリ部６２に供給する。メモリ部６２は、パルス発生回路６１から供給されるパルスのタイミングでグレイコード生成回路５２から供給されたグレイコードを記憶する。メモリ部６２にグレイコードとして記憶される信号は、リセットレベルの信号と光信号の２つである。メモリ部６２に記憶されたこれら２つのグレイコードは、CDS(Correlated Double Sampling；相関２重サンプリング)を行うため、後述するALU５５において減算処理される。
コンパレータ４１がランプ信号VRAMPと画素信号Vsigの大きさの比較を始めてから大小関係が反転するまでに要した時間をカウントするため、グレイコード生成回路５２は、カウンタ信号であるグレイコード（カウンタのコード）を生成し、メモリ部６２に供給する。なお、図２では、グレイコード生成回路５２がADCデジタルメモリブロック５１の外に設けられているが、後述するように、グレイコード生成回路５２はADCデジタルメモリブロック５１内に設けられる場合もある。
第２基板１１BのADCアナログブロック３１と、それに対応する第３基板１１CのADCデジタルメモリブロック５１とで、ADC(analog to digital converter)が構成される。
水平走査回路５３は、水平方向に並ぶ複数のADCデジタルメモリブロック５１を順次選択し、ADCデジタルメモリブロック５１のメモリ部６２に記憶されているグレイコードをセンスアンプ部５４に出力する。
センスアンプ部５４は、水平走査回路５３から供給されるグレイコード（の信号）を増幅して、ALU５５に出力する。
ALU５５は、リセットレベルの信号と光信号に対応する２つのグレイコードをバイナリコードに変換し、光信号からリセットレベルの信号を減算するCDS演算を行う。また、ALU５５は、複数フレームの画素信号を加算するフレーム加算処理や、１フレームまたは複数フレームの隣接する複数の同色画素の画素信号を加算する同色画素加算処理などを行うこともできる。
入出力回路５６は、CDS演算後の各画素PXの画素信号を装置外へ出力したり、固体撮像装置１を制御するコマンドの入力を受け付ける。
以上のように構成される第１実施の形態の回路構成によれば、複数の画素PXからなる１つの画素ブロック２１が第１基板１１Aに設けられ、その画素ブロック２１に対応するADCアナログブロック３１が第２基板１１Bに設けられ、その画素ブロック２１に対応するADCデジタルメモリブロック５１が第３基板１１Cに設けられる。このように３枚の基板１１に分けて配置することにより、画素ブロック２１単位で、１つのADCアナログブロック３１とADCデジタルメモリブロック５１を設けることができる。本実施の形態では、４画素に対して１つのコンパレータ４１を設けるので、コンパレータ４１の形成面積を大きく確保することができ、コンパレータ４１のノイズを低減することができる。
＜３．第２実施の形態の回路構成＞
図３は、３層の基板１１で構成される固体撮像装置１の第２実施の形態の回路構成を示している。
図３においては、図２の第１実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図３の第２実施の形態では、第１基板１１Aの画素ブロック２１の構成が、図２に示した第１実施の形態と異なり、その他の構成は、図２に示した第１実施の形態と共通する。
図２に示した第１実施の形態では、フォトダイオードPDと転送トランジスタMTが画素PX単位に設けられ、フローティングディフュージョンFD、リセットトランジスタMR、増幅トランジスタMA、および、負荷トランジスタMLは、画素ブロック２１単位で設けられていた。
これに対して、第２実施の形態の画素ブロック２１では、フォトダイオードPD、転送トランジスタMT、フローティングディフュージョンFD、リセットトランジスタMR、増幅トランジスタMA、および、選択トランジスタMSが、画素PX単位に設けられ、負荷トランジスタMLのみが画素ブロック２１単位に設けられている。
より詳しくは、例えば、画素PX1は、フォトダイオードPD1、転送トランジスタMT1、フローティングディフュージョンFD1、リセットトランジスタMR1、増幅トランジスタMA1、および、選択トランジスタMS1を備える。画素PX2は、フォトダイオードPD2、転送トランジスタMT2、フローティングディフュージョンFD2、リセットトランジスタMR2、増幅トランジスタMA2、および、選択トランジスタMS2を備える。画素PX3およびPX4についても同様である。
選択トランジスタMSは、第１実施の形態の画素PXには存在せず、第２実施の形態の画素PXにおいて、新たに追加されている。選択トランジスタMSは、選択信号φSにより画素PXが選択されたとき導通状態とされ、画素PXの画素信号Vsigを、第２基板１１Bに出力する。選択信号φSも、垂直走査回路２２によって制御される。
第１実施の形態では、各画素PXの画素信号Vsigが第２基板１１Bのコンパレータ４１に出力されるタイミングは、転送トランジスタMTが導通状態（オン）とされたときであり、画素ブロック２１内の４つの画素PXで順番に転送トランジスタMTをオンする必要がある。したがって、４つの画素PXで露光時間に若干ずれが生じる。
一方、第２実施の形態では、選択トランジスタMSによって、画素信号Vsigのコンパレータ４１への出力を切り替えるため、転送トランジスタMTをオンするタイミングを画素PX1ないしPX4で揃えることができる。
したがって、第２実施の形態では、画素アレイの全画素で露光時間を同一とする完全なグローバルシャッタ動作が可能となる。
また、第２実施の形態の回路構成においても、第１実施の形態と同様に、３枚の基板１１に分けて回路を配置することにより、コンパレータ４１の形成面積を大きく確保することができ、ノイズを低減することができる。
＜４．第３実施の形態の回路構成＞
図４は、３層の基板１１で構成される固体撮像装置１の第３実施の形態の回路構成を示している。
図４においては、上述した第１および第２実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図４の第３実施の形態は、フォトダイオードPD、転送トランジスタMT、フローティングディフュージョンFD、リセットトランジスタMR、増幅トランジスタMA、および、選択トランジスタMSが、画素PX単位に設けられ、負荷トランジスタMLのみが画素ブロック２１単位に設けられている点で、図３の第２実施の形態と共通する。
しかしながら、図３の第２実施の形態において、第１基板１１A内に配置されていた画素PX単位の選択トランジスタMSと、画素ブロック２１単位の負荷トランジスタMLが、第２基板１１Bに配置されている点で、図３の第２実施の形態と相違する。
換言すれば、図４の第３実施の形態は、図３の第２実施の形態の選択トランジスタMSと負荷トランジスタMLを、第２基板１１Bに移動した構成である。
このように、選択トランジスタMSと負荷トランジスタMLを、第２基板１１Bに移動することにより、画素PX内の素子数が減るので、第２実施の形態と比較して、フォトダイオードPDを大きく形成することができ、飽和電子数を増大させることができる。
また、第３実施の形態の回路構成においても、第１実施の形態と同様に、３枚の基板１１に分けて回路を配置することにより、コンパレータ４１の形成面積を大きく確保することができ、ノイズを低減することができる。
＜５．第４実施の形態の回路構成＞
図５は、３層の基板１１で構成される固体撮像装置１の第４実施の形態の回路構成を示している。
図５においては、上述した第１ないし第３実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図５の第４実施の形態は、フォトダイオードPD、転送トランジスタMT、フローティングディフュージョンFD、リセットトランジスタMR、増幅トランジスタMA、および、選択トランジスタMSが、画素PX単位に設けられ、負荷トランジスタMLのみが画素ブロック２１単位に設けられている点で、図３の第２実施の形態と共通する。
しかしながら、図５の第４実施の形態は、リセットトランジスタMR、増幅トランジスタMA、および、選択トランジスタMSと、画素ブロック２１単位の負荷トランジスタMLが第２基板１１Bに配置されている点と、フローティングディフュージョンFDが第１基板１１Aと第２基板１１Bの双方に形成され、２つの間が電気的に接続されている点が、図３の第２実施の形態と相違する。
換言すれば、図５の第４実施の形態は、図３の第２実施の形態のリセットトランジスタMR、増幅トランジスタMA、および、選択トランジスタMSを、第２基板１１Bに移動した構成である。
図４の第３実施の形態と比較すると、図５の第４実施の形態は、リセットトランジスタMRと増幅トランジスタMAを、第２基板１１BのADCアナログブロック３１に移動した構成である。これらのトランジスタを第２基板１１BのADCアナログブロック３１に移動した結果、画素ブロック２１と1対1に対応させて第２基板１１Bに配置したADCアナログブロック３１は、ADCのアナログ回路だけでなく複数個の画素トランジスタをも備えたアナログ回路ブロックとなっている。以下では、ADCアナログブロック３１をアナログ回路ブロック３１とも称する。
このように、リセットトランジスタMR、増幅トランジスタMA、および、選択トランジスタMSと、負荷トランジスタMLとを、第２基板１１Bに移動することにより、第１基板１１Aにおいて画素PX単位に設ける素子が、フォトダイオードPDと転送トランジスタMTとフローティングディフュージョンFDのみとなる。これにより、フォトダイオードPDの飽和電子数をさらに増大させることができ、感度を向上させることができる。
また、第４実施の形態の回路構成においても、第１実施の形態と同様に、３枚の基板１１に分けて回路を配置することにより、コンパレータ４１の形成面積を大きく確保することができ、ノイズを低減することができる。
さらに、第４実施の形態の回路構成は、他の実施の形態と比較して、第１基板１１Aに設けられるトランジスタが転送トランジスタMTのみと少ない。このため、他の実施の形態と比較して、画素内に転送トランジスタMTを配置する際、そのレイアウトの自由度が高い。その結果、例えば、画素の特性をより改善するレイアウトを用いることができるという効果がもたらされる。
＜第４実施の形態の変形例＞
図６は、第４実施の形態の第１の変形例を示している。
図６に示される第１の変形例は、アナログ回路ブロック３１内の回路構成が、図５に示した第４実施の形態と異なる。第１の変形例においては、画素毎に第１基板１１Aから第２基板１１Bへと接続されたフローティングディフュージョンFDが、第２基板１１B内で相互に接続されている。そして、この相互に接続されたフローティングディフュージョンFDに対して、アナログ回路ブロック３１内で１組の画素トランジスタ（リセットトランジスタMR、増幅トランジスタMA、および、選択トランジスタMS）と負荷トランジスタMLが接続されている。したがって、１組の画素トランジスタ（リセットトランジスタMR、増幅トランジスタMA、および、選択トランジスタMS）と負荷トランジスタMLが、複数の画素PXで共有されている。増幅トランジスタMAの出力は選択トランジスタMSを介してコンパレータ４１へ入力されている。第１の変形例では、図５の第４実施の形態と比較して、アナログ回路ブロック３１に備えるトランジスタが少なく、これにより、コンパレータ４１の形成面積を大きく確保することができ、コンパレータ４１のノイズを低減することができる。
図７は、第４実施の形態の第２の変形例を示している。
図７に示される第２の変形例は、アナログ回路ブロック３１内の回路構成が、図６に示した第１の変形例と異なる。第２の変形例においては、画素毎に第１基板１１Aから第２基板１１Bへと接続されたフローティングディフュージョンFDが、第２基板１１B内で相互に接続されている。そして、この相互に接続されたフローティングディフュージョンFDが１つの共通配線４０に接続され、共通配線４０が能動素子を介することなくコンパレータ４１へと接続されている。共通配線４０とフローティングディフュージョンFDには、リセットトランジスタMRも接続されている。第２の変形例では、第１の変形例と比較して、アナログ回路ブロック３１に備えるトランジスタがさらに少なく、これにより、コンパレータ４１の形成面積をさらに大きく確保することができ、コンパレータ４１のノイズをさらに低減することができる。
図８は、第４実施の形態の第３の変形例を示している。
図８に示される第３の変形例は、フローティングディフュージョンFDの構成が、図６に示した第１の変形例と異なる。第３の変形例においては、画素毎に備わるフローティングディフュージョンFDが第１基板１１A内の共通配線２３により相互に接続されている。そして、フローティングディフュージョンFDが相互に接続された第１基板１１Aの共通配線２３が、第２基板１１Bの配線３３と接続され、第２基板１１Bのアナログ回路ブロック３１内で１組の画素トランジスタ（リセットトランジスタMR、増幅トランジスタMA、および、選択トランジスタMS）と負荷トランジスタMLとに接続されている。したがって、１組の画素トランジスタ（リセットトランジスタMR、増幅トランジスタMA、および、選択トランジスタMS）と負荷トランジスタMLが、複数の画素PXで共有されている。増幅トランジスタMAの出力は選択トランジスタMSを介してコンパレータ４１へ入力されている。第３の変形例では、第１の変形例と比較して、第１基板１１Aから第２基板１１Bへと接続されるフローティングディフュージョンFDの個数が少なく、これによりフローティングディフュージョンFDの寄生容量が削減される。その結果、フローティングディフュージョンFDにおける変換ゲイン（電荷１個を電圧へ変換した際に得られる出力電圧）が高く、ＳＮ比の高い信号を得ることができる。
図９は、第４実施の形態の第４の変形例を示している。
図９に示される第４の変形例は、アナログ回路ブロック３１内の回路構成が、図８に示した第３変形例と異なる。第４の変形例においては、画素毎に備わるフローティングディフュージョンFDが第１基板１１A内の共通配線２３により相互に接続されている。そして、フローティングディフュージョンFDが相互に接続された第１基板１１Aの共通配線２３が、第２基板１１Bの１つの共通配線４０と接続されている。そして、この１つの共通配線４０が能動素子を介することなくコンパレータ４１へと接続されている。共通配線４０にはリセットトランジスタMRも接続されている。第４の変形例では、第３の変形例と比較して、アナログ回路ブロック３１に備えるトランジスタがさらに少なく、これにより、コンパレータ４１の形成面積をさらに大きく確保することができ、コンパレータ４１のノイズをさらに低減することができる。
＜６．第５実施の形態の回路構成＞
図１０は、３層の基板１１で構成される固体撮像装置１の第５実施の形態の回路構成を示している。
図１０においては、上述した第１ないし第４実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図１０の第５実施の形態は、第１基板１１A内に、フォトダイオードPD、転送トランジスタMT、フローティングディフュージョンFD、リセットトランジスタMR、および、増幅トランジスタMAが、画素PX単位に設けられ、負荷トランジスタMLのみが画素ブロック２１単位に設けられている点で、図３の第２実施の形態と共通する。
一方で、図１０の第５実施の形態は、第２基板１１BのADCアナログブロック３１内に、コンパレータ４１、キャパシタ４２、および、スイッチ４３が、画素PXごとに設けられている点で、図３の第２実施の形態と相違する。したがって、図１０の第５実施の形態では、コンパレータ４１、キャパシタ４２、および、スイッチ４３が、ADCアナログブロック３１内に、４セット設けられている。
第１基板１１A内の画素PXと、第２基板１１B内のコンパレータ４１が１対１に設けられることにより、画素PX単位に選択トランジスタMSが不要となるので、図１０の第５実施の形態では、選択トランジスタMSが省略されている。
＜７．第３基板の第１構成例＞
上述した第１ないし第５実施の形態は、主に、第１基板１１Aと第２基板１１Bの詳細構成について説明した。次に、第３基板１１Cの詳細構成について説明する。
図１１は、第３基板１１Cの第１構成例を示している。
ADCデジタルメモリブロック５１は、パルス発生回路６１と、メモリ部６２とを備える。メモリ部６２は、例えばDRAM(Dynamic Read Only Memory)で構成される。DRAMの各セルは、MOSトランジスタとキャパシタ、または、３個のMOSトランジスタで構成される。
パルス発生回路６１は、コンパレータ４１の出力である比較結果信号の反転タイミングに応じてパルスを発生させ、メモリ部６２であるDRAMの所定のワード線８１に供給する。
メモリ部６２のDRAMの１ワードはADCの変換ビット数と一致し、ワード数は画素ブロック２１を構成する画素数の２倍と一致する。メモリ部６２が複数フレームの画素信号を記憶する場合には、ワード数は、画素数の２倍にフレーム数を乗じた数となる。具体的には、画素ブロック２１内の画素数NP、ADCの変換ビット数NADC、メモリ部６２に記憶するフレーム数NFRMとすると、メモリ部６２は、NPｘNADCｘNFRMｘ2ビットで構成される。ワード数を画素数の２倍とするのは、リセットレベルの信号と光信号の両方を同時に記憶するためである。
なお、リセットレベルの信号の１ワードのADCの変換ビット数は、光信号の１ワードのADCの変換ビット数より数ビット少なくしてもよい。例えば、光信号とリセットレベルの信号のビット数の差をNREMとし、演算に必要な冗長ビット数をNALUとすると、メモリ部６２は、NPｘNADCｘ（（NFRM＋NALU）ｘ2−NREM）ビットで構成される。
メモリ部６２は、パルス発生回路６１からパルスが供給されたタイミングで、グレイコード生成回路５２からビット線８２を介して供給されるグレイコードを記憶する。また、メモリ部６２は、水平走査回路５３の制御にしたがい、記憶しているグレイコードを、ビット線８２を介してセンスアンプ部５４に出力する。
水平走査回路５３は、複数のバスライン９１と、各バスライン９１に対応する数のスイッチ９２および９３とを有する。水平走査回路５３は、スイッチ９２および９３を制御し、グレイコード生成回路５２が生成したグレイコードをメモリ部６２に供給する。また、水平走査回路５３は、スイッチ９３を制御し、メモリ部６２に記憶されているグレイコードをセンスアンプ部５４に出力させる。
センスアンプ部５４は、水平走査回路５３を介してメモリ部６２から供給される、リセットレベルの信号と光信号それぞれのグレイコード（の信号）を増幅して、ALU５５に出力する。
ALU５５は、リセットレベルの信号と光信号に対応する２つのグレイコードをバイナリコードに変換し、光信号からリセットレベルの信号を減算するCDS演算を行う。
入出力回路５６は、CDS演算後の各画素PXの画素信号を装置外へ出力する。
第３基板１１Cの第１構成例は、以上のように構成される。
なお、図１１では、紙面の制約上、メモリ部６２であるDRAMを１次元走査するように記載しているが、DRAMは一般には２次元に展開されており、水平走査回路５３は、２次元の走査を行うことができる。
＜８．第３基板の第２構成例＞
図１２は、第３基板１１Cの第２構成例を示している。
図１２においては、図１１の第１構成例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
第３基板１１Cの第２構成例は、グレイコード生成回路５２の配置が図１１の第１構成例と異なる。
すなわち、図１１の第１構成例では、グレイコード生成回路５２が、複数のADCデジタルメモリブロック５１と水平走査回路５３とは別に設けられていたが、図１２の第２構成例では、ADCデジタルメモリブロック５１内に設けられている。したがって、第２構成例では、グレイコード生成回路５２は、ADCデジタルメモリブロック５１の一構成として、複数のADCデジタルメモリブロック５１それぞれに設けられる。換言すれば、第１構成例では、グレイコード生成回路５２が、全てのADCデジタルメモリブロック５１で共有されていたのに対して、第２構成例では、グレイコード生成回路５２が、ADCデジタルメモリブロック５１単位で構成されている。また、グレイコード生成回路５２の移動に伴って、スイッチ９２もADCデジタルメモリブロック５１内に移動され、グレイコード生成回路５２とビット線８２が、スイッチ９２を介して接続される。
第３基板１１Cの第２構成例は、以上のように構成される。
第２構成例のように、グレイコード生成回路５２をADCデジタルメモリブロック５１ごとに設けることにより、バスライン９１による配線遅延を抑制し、バスライン９１の寄生容量による消費電力を抑制することができる。他方、第１構成例のように、グレイコード生成回路５２を全てのADCデジタルメモリブロック５１で共有する場合には、１つのグレイコード生成回路５２のみで足りるため、全体の素子数を削減することができる。
さらに、第２構成例のように、グレイコード生成回路５２をADCデジタルメモリブロック５１ごとに設ける場合、デジタルCDS（デジタル２重相関サンプリング）処理を行うことが可能となる。ここで、デジタルCDS処理とは、まず、グレイコードをダウンカウントしながら、リセットレベルの信号の大きさを検出し、リセットレベルの信号の大きさを検出したときのグレイコードカウント値を起点としてグレイコードをアップカウントしながら光信号の大きさを検出する手法である。この手法を用いると、光信号の大きさを検出した時点でのグレイコードカウント値が、光信号の大きさからリセットレベルの信号の大きさを減じた値となっているため、光信号の大きさからリセットレベルの信号の大きさを減算するためのALU５５を別に備える必要はなくなる。これにより、図１２に示した構成から、ALU５５を削除した構成を用いることも可能になる。
なお、第２構成例では、１個のADCデジタルメモリブロック５１に対して１個のグレイコード生成回路５２を設けたが、複数個のADCデジタルメモリブロック５１に対して１個のグレイコード生成回路５２を設けてもよい。
＜９．第３基板の第３構成例＞
図１３は、第３基板１１Cの第３構成例を示している。
図１３においては、図１１の第１構成例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
第３基板１１Cの第３構成例は、図１１の第１構成例に対して、さらに、ALU５５と所定のバスライン９１とを接続するスイッチ９４が追加された構成である。バスライン９１とALU５５とを接続する各スイッチ９４は、例えば、水平走査回路５３によって制御される。
メモリ部６２が複数フレームの信号を記憶できる場合、スイッチ９４をオンすることにより、ALU５５で演算した後の画素信号をメモリ部６２に戻して記憶させることができる。この第３構成例は、例えば、フレーム間で画素信号の減算を行って動きベクトルのデータを算出するなど、複数フレームの演算を行う場合に有効となる。
＜１０．画素アレイの断面構造例＞
図１４は、固体撮像装置１の画素アレイの断面構造例を示す図である。
図１４は、図５に示した第４実施の形態の回路構成、すなわち、フォトダイオードPD、転送トランジスタMTとフローティングディフュージョンFDが第１基板１１A内に形成され、リセットトランジスタMR、増幅トランジスタMA、選択トランジスタMS、および、負荷トランジスタMLは第２基板１１Bに形成される構成に対応する断面構造を示している。
第１基板１１Aでは、半導体として例えばシリコン（Si）等を用いた半導体基板１１１の裏面側と表面側に、それぞれ、絶縁膜１１２および１１３が形成されている。半導体基板１１１の裏面側の絶縁膜１１２の上側には、カラーフィルタ１１４、マイクロレンズ１２が、その順で形成されている。マイクロレンズ１２が形成された半導体基板１１１の裏面側が、光入射側となる。したがって、固体撮像装置１は、裏面照射型の固体撮像装置である。
絶縁膜１１２および１１３の材料には、例えば、酸化シリコン（ＳｉＯ２）等が用いられる。半導体基板１１１の光入射側には、絶縁膜１１２の他に、窒化シリコン（ＳｉＮ）、酸化ハフニウム（ＨｆＯ２）等による反射防止膜や固定電荷膜等が形成されてもよい。
カラーフィルタ１１４は、例えば、R（赤色）、G（緑色）、または、B（青色）のベイヤ配列となっている。カラーフィルタ１１４は、例えば顔料や染料などの色素を含んだ感光性樹脂を回転塗布することによって形成される。マイクロレンズ１２は、例えば、スチレン系樹脂、アクリル系樹脂、スチレン−アクリル共重合系樹脂、またはシロキサン系樹脂等の樹脂系材料で形成される。
半導体基板１１１には、画素PXの境界部分に、隣接画素どうしを電気的に分離するDTI（Deep Trench Isolation)１２１が、酸化シリコン（ＳｉＯ２）等の絶縁膜により形成されている。そして、画素境界部分のDTI１２１で囲まれる画素中心側には、N型半導体領域１２３とP型半導体領域１２４とによるフォトダイオードPDが形成されている。入射光が光電変換された電子は、N型半導体領域１２３に蓄積される。
半導体基板１１１の表面側界面には、転送トランジスタMTと、フローティングディフュージョンFDとなる、高濃度のN型半導体領域１２５Aが形成されている。
フローティングディフュージョンFDとなる、高濃度のN型半導体領域１２５Aの周囲は、電荷（電子）の転送パスとなる経路のN型半導体領域１２３を除いて、P型半導体領域１２４で囲まれている。
半導体基板１１１の表面側に形成された転送トランジスタMTのゲート電極MT_Gよりも第２基板１１B側には、転送トランジスタMTのゲート電極MT_Gへ接続されるゲート電極MT_Gの制御信号線１３０が形成され、そのさらに第２基板１１B側には、タングステン（Ｗ）、アルミニウム（Al）、銅（Cu）等の金属材料で形成された遮光膜１２７が形成されている。遮光膜１２７は、半導体基板１１１の裏面側から入射される光が第２基板１１Bへ到達しないように遮光する。これにより、寄生受光感度(PLS: Parasitic Light Sensitivity)を抑制する。
第２基板１１Bには、半導体として例えばシリコン（Si）等を用いた半導体基板１３１の第１基板１１A側と第３基板１１C側に、それぞれ、絶縁膜１３２および１３３が形成されている。
半導体基板１３１の第１基板１１A側（例えば、基板表面側）の界面には、複数のMOSトランジスタTRが形成されている。半導体基板１３１に形成されるMOSトランジスタは、例えば、リセットトランジスタMR、増幅トランジスタMA、選択トランジスタMS、または、負荷トランジスタML等である。
第１基板１１Aの表面側（第２基板１１B側）に形成されたフローティングディフュージョンFDは、第２基板１１Bに形成された回路と接続される。その具体的な接続先は、増幅トランジスタMAのゲート電極、リセットトランジスタMRのソース領域となるN型半導体領域、リセットトランジスタMRのソース領域とは異なるN型半導体領域であってリセットトランジスタMRのソース領域へ電気的に接続されたN型半導体領域、あるいは、コンパレータ（比較器）４１の入力部である。これらのゲート電極、N型半導体領域、あるいは入力部と、第１基板１１Aに形成されたフローティングディフュージョンFDとは、絶縁膜１１３の積層方向（基板深さ方向）に形成された導電性接続部１２６と、第２基板１１Bの絶縁膜１３２の積層方向に形成された導電性接続部１２９との接合により電気的および物理的に接続されている。導電性接続部１２６および１２９の材料は、例えば、Cu、Al等である。なお、上記ゲート電極、N型半導体領域、あるいは入力部と、第１基板１１Aに形成されたフローティングディフュージョンFDとの間を電気的および物理的に接続する導電性接続部は、導電性接続部１２６と１２９の２個に限らず、より多くの導電性接続部によって接続してもよい。
また、導電性接続部１２６および１２９の周囲には、空洞（Air Gap）１２８が形成されている。導電性接続部１２６および１２９の周囲に空洞１２８を設けることにより、導電性接続部１２６および１２９の周囲に生じるフリンジ容量を低減することができる。また、平面方向に隣接する２つの導電性接続部１２６および１２９を、第１の導電性接続部１２６および１２９と、第２の導電性接続部１２６および１２９と称することとすると、これら第１と第２の導電性接続部１２６および１２９の間に空洞１２８が存在することにより、第１と第２の導電性接続部１２６および１２９の間のクロストークを低減することができる。なお、空洞１２８の代わりに、低誘電率絶縁膜(Low-k絶縁膜)もフリンジ容量を低減することができる。
半導体基板１３１の第１基板１１A側に形成された回路は、半導体基板１３１を貫通する貫通電極１３４と、導電性接続部１３５を介して、第３基板１１Cの半導体基板１４１の第２基板１１B側に形成された回路と、電気的に接続されている。貫通電極１３４と導電性接続部１３５も、Cu、Al等の金属材料を用いた金属接合により接続されている。
＜１１．画素アレイの平面構造例＞
図１５は、転送トランジスタMTが形成されている第１基板１１Aの半導体基板１１１の表面側（第２基板１１B側）の２ｘ２の４画素相当の平面図である。
図１５に示される４画素のうち、上段の２画素は、第１基板１１Aの半導体基板１１１の表面側における転送トランジスタMTのゲート電極MT_Gの形状を表している。図１５に示される４画素のうち、下段の２画素は、第１基板１１Aの半導体基板１１１の表面側における転送トランジスタMTのゲート電極MT_Gとこれに接続するゲート電極MT_Gの制御信号線１３０の形状を表している。
図１５において破線で示されるX-X線は、図１４で示した断面図の断面線を表す。
図１５に示されるように、転送トランジスタMTのゲート電極MT_GおよびフローティングディフュージョンFDとしてのN型半導体領域１２５Aは、矩形の画素PXの光電変換領域（N型半導体領域１２３とP型半導体領域１２４）に対して、光学的に対称な配置になるように形成されている。
具体的には、矩形の画素PXの平面視において、画素PXに備わる矩形の光電変換領域は、その中心が画素PXの中心に合わせて配置されている。この画素PXと光電変換領域の中心部に、フローティングディフュージョンFDとしてのN型半導体領域１２５Aが配置され、フローティングディフュージョンFDを取り囲むように転送トランジスタMTのゲート電極MT_Gがリング状に配置されている。これにより、フローティングディフュージョンFDと転送トランジスタMTは、画素PXと光電変換領域の各部に対して光学的に対称な位置へ配置されている。これにより、画素内の光学特性（例えば受光感度）や電荷の転送特性を均一に保つことができ、さらには、これらの画素特性を、画素アレイに備わる複数の画素間で均一に保つことができる。
なお、図１５のように、転送トランジスタMTのゲート電極MT_GおよびフローティングディフュージョンFDは光学的対称配置としているが、図１４に示したように、N型半導体領域１２５Aの周囲のP型半導体領域１２４は、電荷の転送パスを設けるために、光学的非対称に形成されている。
そこで、例えば図１６に示されるように、N型半導体領域１２５Aの周囲に低濃度のP-型半導体領域１２４’を一様に配置することで、光学的対称に形成することができる。さらに、電荷の転送パスは、P-型半導体領域１２４’の光学的対称な所定の方向（経路）のP型の不純物濃度を変えることにより、光学的対称に形成してもよい。
転送トランジスタMTのゲート電極MT_GおよびフローティングディフュージョンFDとしてのN型半導体領域１２５Aは、図１５のように光学的対称配置を実現し、画素中央部に配置することが好ましいが、その他の配置でもよい。例えば、図１７のAに示されるように、矩形の画素PXの光電変換領域（N型半導体領域１２３とP型半導体領域１２４）の角部に配置したり、図１７のBに示されるように、矩形の所定の一辺に配置してもよい。
＜１２．３層の各ブロックの外形の関係＞
ここで、第１基板１１Aに設ける画素ブロック２１と、画素ブロック２１と1対1に対応させて第２基板１１Bに設ける回路（以下、第２の回路とも称する。）と、画素ブロック２１と1対1に対応させて第３基板１１Cに設ける回路（以下、第３の回路とも称する。）と、の外形の関係を説明する。
（１）画素ブロック２１の外形と第２の回路の外形と第３の回路の外形が、同じ面積の正方形でもよい。
（２）画素ブロック２１の外形が正方形であって、かつ、第２の回路の外形と第３の回路の外形の少なくとも一方が、長方形であってその面積が画素ブロック２１と同じでもよい。
（３）画素ブロック２１の外形が長方形でもよい。一例として、１個の画素ブロック２１が４個の画素を含む場合、画素ブロック２１は４個の画素を１列に並べた長方形でもよい。他の例として１個の画素ブロック２１が８個の画素を含む場合、画素ブロック２１は、８個の画素を縦２個×横４個あるいは縦４個×横２個のように、縦と横のそれぞれに複数画素となるアレイ状に並べた長方形でもよい。そして、これらの例のように画素ブロック２１の外形が長方形である場合に、第２の回路の外形と第３の回路の外形が、長方形であってその面積と縦横比（長辺の長さ／短辺の長さ）が画素ブロック２１と同じでもよい。
（４）上記（３）と同様に画素ブロック２１の外形が長方形である場合に、第２の回路の外形と第３の回路の外形の少なくとも一方が、長方形であってその面積が画素ブロック２１と同じで、かつ縦横比（長辺の長さ／短辺の長さ）が画素ブロック２１よりも大きくてもよい。
（５）上記（３）と同様に画素ブロック２１の外形が長方形である場合に、第２の回路の外形と第３の回路の外形の少なくとも一方が、長方形であってその面積が画素ブロック２１と同じで、かつ縦横比（長辺の長さ／短辺の長さ）が画素ブロック２１よりも小さくてもよい。
（６）上記（３）と同様に画素ブロック２１の外形が長方形である場合に、第２の回路の外形と第３の回路の外形の少なくとも一方が、正方形であってその面積が画素ブロック２１と同じでもよい。
＜１３．３層の各ブロックの位置関係＞
次に、対応する画素ブロック２１、ADCアナログブロック３１、および、ADCデジタルメモリブロック５１の平面位置関係について説明する。
対応する各ブロックの平面的な位置関係は、３層の基板１１で同じでもよいし、異なっていてもよい。また、対応する各ブロックの平面領域の形状およびサイズも、同じでもよいし、異なっていてもよい。
例えば、図１８は、第１基板１１Aの画素ブロック２１と、第２基板１１BのADCアナログブロック３１の平面位置がずれており、第２基板１１BのADCアナログブロック３１と、第３基板１１CのADCデジタルメモリブロック５１の平面位置が一致している例を示している。
図１９は、第１基板１１Aの画素ブロック２１と、第２基板１１B のADCアナログブロック３１の平面位置がずれており、第２基板１１BのADCアナログブロック３１と、第３基板１１CのADCデジタルメモリブロック５１の平面位置もずれている例を示している。
図２０は、第１基板１１Aの画素ブロック２１と、第２基板１１B のADCアナログブロック３１の平面位置がずれており、第２基板１１BのADCアナログブロック３１と、第３基板１１CのADCデジタルメモリブロック５１の平面位置もずれ、かつ、ADCアナログブロック３１とADCデジタルメモリブロック５１の形状も異なる例を示している。
＜１４．グレイコード生成回路の配置例＞
次に、第３基板１１Cにおけるグレイコード生成回路５２の配置例について説明する。
グレイコード生成回路５２は、図１１に示したように、第３基板１１Cの全てのADCデジタルメモリブロック５１に対して１つのみ設ける構成とすることもできるし、図１２に示したように、ADCデジタルメモリブロック５１に対して１対１に設ける構成とすることもできる。また、それらの中間的な構成として、複数のADCデジタルメモリブロック５１に対して１つのグレイコード生成回路５２を設ける構成も可能である。
グレイコード生成回路５２の配置は、例えば、図２１のAないしDに示される各種の配置が可能である。
図２１のAは、ADCデジタルメモリブロック５１単位で１つのグレイコード生成回路５２を設けた場合のグレイコード生成回路５２の配置例を示している。グレイコード生成回路５２は、ADCデジタルメモリブロック５１の水平方向または垂直方向に隣接して配置される。図２１のAは、垂直方向に隣接して配置された例である。
図２１のBは、複数のADCデジタルメモリブロック５１単位で１つのグレイコード生成回路５２を設けた場合のグレイコード生成回路５２の配置例を示している。グレイコード生成回路５２は、複数のADCデジタルメモリブロック５１の水平方向または垂直方向に隣接して配置される。図２１のBは、垂直方向に隣接して配置された例である。
なお、図２１のBでは、２ｘ２の４個のADCデジタルメモリブロック５１に対して１つのグレイコード生成回路５２が配置されているが、４個の例に限られない。また、水平方向と垂直方向のADCデジタルメモリブロック５１の数が同数でなくてもよい。
図２１のCは、複数列のADCデジタルメモリブロック５１単位で１つのグレイコード生成回路５２を設けた場合のグレイコード生成回路５２の配置例を示している。図２１のCでは、４列のADCデジタルメモリブロック５１に対して１つのグレイコード生成回路５２が配置されているが、４列以外の複数列でもよいし、１列でもよい。
図２１のDは、複数行のADCデジタルメモリブロック５１単位で１つのグレイコード生成回路５２を設けた場合のグレイコード生成回路５２の配置例を示している。図２１のDでは、３行のADCデジタルメモリブロック５１に対して１つのグレイコード生成回路５２が配置されているが、３行以外の複数行でもよいし、１行でもよい。
＜１５．電子機器への適用例＞
本技術は、固体撮像装置への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
図２２は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
図２２の撮像装置２００は、レンズ群などからなる光学部２０１、図１の固体撮像装置１の構成が採用される固体撮像装置（撮像デバイス）２０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路２０３を備える。また、撮像装置２００は、フレームメモリ２０４、表示部２０５、記録部２０６、操作部２０７、および電源部２０８も備える。DSP回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６、操作部２０７および電源部２０８は、バスライン２０９を介して相互に接続されている。
光学部２０１は、被写体からの入射光（像光）を取り込んで固体撮像装置２０２の撮像面上に結像する。固体撮像装置２０２は、光学部２０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置２０２として、図１の固体撮像装置１、即ち、複数画素を１つの画素ブロック２１として、画素ブロック２１に対応するADCアナログブロック３１、および、ADCデジタルメモリブロック５１のそれぞれを別基板に配置し、３層の積層構造を有する固体撮像装置を用いることができる。
表示部２０５は、例えば、LCD(Liquid Crystal Display)や有機EL(Electro Luminescence)ディスプレイ等の薄型ディスプレイで構成され、固体撮像装置２０２で撮像された動画または静止画を表示する。記録部２０６は、固体撮像装置２０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
操作部２０７は、ユーザによる操作の下に、撮像装置２００が持つ様々な機能について操作指令を発する。電源部２０８は、DSP回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６および操作部２０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
上述したように、固体撮像装置２０２として、画素ブロック２１単位にコンパレータ４１やメモリ部６２を備える固体撮像装置１を用いることで、アナログ回路とデジタル回路を３層の基板１１に適切に配置することで、ノイズを低減した画像を生成することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置２００においても、撮像画像の高画質化を図ることができる。
＜イメージセンサの使用例＞
図２３は、上述の固体撮像装置１を用いたイメージセンサの使用例を示す図である。
上述の固体撮像装置１を用いたイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜１６．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図２４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２４に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２４の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図２５は、撮像部１２０３１の設置位置の例を示す図である。
図２５では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図２５には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、撮像部１２０３１として、上述した固体撮像装置１を適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、低ノイズの画像を生成することができる。また、得られた画像を用いて、ドライバの疲労を軽減したり、ドライバや車両の安全度を高めることが可能になる。
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
上述した実施の形態では、３枚の基板（半導体基板）を積層した構成について説明したが、積層される基板の枚数は３枚に限らず、４枚以上でもよい。例えば、４枚目の基板ひは、メモリ部（DRAM）を形成し、固体撮像装置１が記憶できるフレーム数を増やすことができる。
例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
少なくとも３枚の基板が積層されており、
複数の画素を含む画素ブロック単位で、
第１基板は、入射光に応じた電荷を生成する光電変換部と転送トランジスタとフローティングディフュージョンを前記画素ごとに備え、
第２基板は、前記フローティングディフュージョンの電圧に応じた信号と参照信号とを比較するコンパレータを１つ備え、
前記複数の画素が、前記コンパレータを共有しており、
第３基板は、カウンタのコードを生成させるコード生成回路と、前記コードを記憶する記憶部と、前記コードを前記記憶部へ記憶させるタイミングを制御するタイミング制御回路とを備え、
前記画素ブロックを複数配列した画素アレイを備える
固体撮像装置。
（２）
前記フローティングディフュージョンと前記転送トランジスタのゲート電極は、平面視で前記画素および前記光電変換部の中心に配置されている
前記（１）に記載の固体撮像装置。
（３）
前記転送トランジスタのゲート電極は、前記フローティングディフュージョンの全周を囲むリング状のゲート電極である
前記（１）または（２）に記載の固体撮像装置。
（４）
前記画素ブロックは、前記第２基板に、リセットトランジスタ、増幅トランジスタ、および、選択トランジスタを前記画素ごとにさらに備える
前記（１）乃至（３）のいずれかに記載の固体撮像装置。
（５）
前記画素ブロックは、前記第２基板に、リセットトランジスタと増幅トランジスタを１個ずつさらに備え、
前記複数の画素が、前記リセットトランジスタと増幅トランジスタを共有している
前記（１）乃至（３）のいずれかに記載の固体撮像装置。
（６）
前記画素ブロックは、複数の前記フローティングディフュージョン毎に接続された配線が、１つの共通配線へと接続され、
前記共通配線が、能動素子を介することなく前記第２基板に備わる前記コンパレータへと接続されている
前記（１）乃至（３）のいずれかに記載の固体撮像装置。
（７）
前記画素ブロックは、複数の前記フローティングディフュージョン毎に接続された配線が、前記フローティングディフュージョン毎に前記第２基板へと接続され、前記第２基板内で１つの共通配線へと接続されている
前記（５）または（６）に記載の固体撮像装置。
（８）
前記画素ブロックは、複数の前記フローティングディフュージョン毎に接続された配線が、前記第１基板内で１つの共通配線へと接続され、
前記１つの共通配線が前記第２基板へと接続されている
前記（５）または（６）に記載の固体撮像装置。
（９）
前記コード生成回路は、全ての前記画素ブロックで共有されるか、
１もしくは複数の前記画素ブロック単位で配置されるか、
または、１行以上の行もしくは１列以上の列の前記画素ブロック単位で配置されるかのいずれかである
前記（１）乃至（８）のいずれかに記載の固体撮像装置。
（１０）
前記第１乃至第３基板のそれぞれにおける前記画素ブロックの外形は矩形であり、
前記第２または第３基板の少なくとも一方における前記画素ブロックの外形の縦横比が、前記第１基板における前記画素ブロックの外形の縦横比と異なる
前記（１）乃至（９）のいずれかに記載の固体撮像装置。
（１１）
前記第１基板と前記第２基板との間に、遮光膜をさらに備える
前記（１）乃至（１０）のいずれかに記載の固体撮像装置。
（１２）
前記第１基板に配置された回路と前記第２基板に配置された回路を接続する接続部の周囲に、空洞をさらに備える
前記（１）乃至（１１）のいずれかに記載の固体撮像装置。
（１３）
前記フローティングディフュージョンは、前記フローティングディフュージョンが形成された半導体基板内において、光電変換領域へと延在する一部のN型半導体領域を除いて、P型半導体領域で囲まれている
前記（１）乃至（１２）のいずれかに記載の固体撮像装置。
（１４）
前記フローティングディフュージョンは、前記フローティングディフュージョンが形成された半導体基板内において、光電変換領域の画素周辺部分に配置されたP型半導体領域よりも低濃度となるP型半導体領域によって、全域が囲まれている
前記（１）乃至（１２）のいずれかに記載の固体撮像装置。
（１５）
前記第１基板は、リセットトランジスタ、増幅トランジスタ、および、選択トランジスタを前記画素ごとにさらに備える
前記（１）乃至（１４）のいずれかに記載の固体撮像装置。
（１６）
前記第１基板は、前記画素ブロックに備わる複数の画素で共有される、リセットトランジスタと増幅トランジスタをさらに備える
前記（１）乃至（１５）のいずれかに記載の固体撮像装置。
（１７）
前記第１基板は、リセットトランジスタと増幅トランジスタを前記画素ごとにさらに備え、
前記第２基板は、選択トランジスタを前記画素ごとにさらに備える
前記（１）乃至（１６）のいずれかに記載の固体撮像装置。
（１８）
少なくとも３枚の基板が積層されており、
複数の画素を含む画素ブロック単位で、
第１基板は、入射光に応じた電荷を生成する光電変換部と、転送トランジスタと、フローティングディフュージョンとを前記画素ごとに備え、
第２基板は、前記フローティングディフュージョンの電圧に応じた信号と参照信号とを比較するコンパレータを１つ備え、
前記複数の画素が、前記コンパレータを共有しており、
第３基板は、カウンタのコードを生成させるコード生成回路と、前記コードを記憶する記憶部と、前記コードを前記記憶部へ記憶させるタイミングを制御するタイミング制御回路とを備え、前記画素ブロックを複数配列した画素アレイを備える固体撮像装置の、
前記第１基板の各画素が、前記フローティングディフュージョンの電圧に応じた信号を前記コンパレータに出力し、
前記第２基板の前記コンパレータが、前記信号と前記参照信号とを比較し、
前記第３基板の前記記憶部が、前記コンパレータの比較結果に基づく前記タイミングに従って、前記コード生成回路から供給された前記コードを記憶する
固体撮像装置の駆動方法。
（１９）
少なくとも３枚の基板が積層されており、
複数の画素を含む画素ブロック単位で、
第１基板は、入射光に応じた電荷を生成する光電変換部と、転送トランジスタと、フローティングディフュージョンとを前記画素ごとに備え、
第２基板は、前記フローティングディフュージョンの電圧に応じた信号と参照信号とを比較するコンパレータを１つ備え、
前記複数の画素が、前記コンパレータを共有しており、
第３基板は、カウンタのコードを生成させるコード生成回路と、前記コードを記憶する記憶部と、前記コードを前記記憶部へ記憶させるタイミングを制御するタイミング制御回路とを備え、
前記画素ブロックを複数配列した画素アレイを備える
固体撮像装置
を備える電子機器。
１ 固体撮像装置， １１A 第１基板， １１B 第２基板， １１C 第３基板， PX 画素， PD フォトダイオード， MT 転送トランジスタ， FD フローティングディフュージョン， MR リセットトランジスタ， MA 増幅トランジスタ， MS 選択トランジスタ， ML 負荷トランジスタ， ５５ ALU， ２１ 画素ブロック， ２３ 共通配線， ３１ ADCアナログブロック， ４０ 共通配線， ４１ コンパレータ， ５１ ADCデジタルメモリブロック， ５２ グレイコード生成回路， ５３ 水平走査回路， ６１ パルス発生回路， ６２ メモリ部， １１１ 半導体基板， １２７ 遮光膜， １２８ 空洞， ２００ 撮像装置， ２０２ 固体撮像装置

Claims (19)

  1. 少なくとも３枚の基板が積層されており、
    複数の画素を含む画素ブロック単位で、
    第１基板は、入射光に応じた電荷を生成する光電変換部と、転送トランジスタと、フローティングディフュージョンとを前記画素ごとに備え、
    第２基板は、前記フローティングディフュージョンの電圧に応じた信号と参照信号とを比較するコンパレータを１つ備え、
    前記複数の画素が、前記コンパレータを共有しており、
    第３基板は、カウンタのコードを生成させるコード生成回路と、前記コードを記憶する記憶部と、前記コードを前記記憶部へ記憶させるタイミングを制御するタイミング制御回路とを備え、
    前記画素ブロックを複数配列した画素アレイを備える
    固体撮像装置。
  2. 前記フローティングディフュージョンと前記転送トランジスタのゲート電極は、平面視で前記画素および前記光電変換部の中心に配置されている
    請求項１に記載の固体撮像装置。
  3. 前記転送トランジスタのゲート電極は、前記フローティングディフュージョンの全周を囲むリング状のゲート電極である
    請求項１に記載の固体撮像装置。
  4. 前記画素ブロックは、前記第２基板に、リセットトランジスタ、増幅トランジスタ、および、選択トランジスタを前記画素ごとにさらに備える
    請求項１に記載の固体撮像装置。
  5. 前記画素ブロックは、前記第２基板に、リセットトランジスタと増幅トランジスタを１個ずつさらに備え、
    前記複数の画素が、前記リセットトランジスタと増幅トランジスタを共有している
    請求項１に記載の固体撮像装置。
  6. 前記画素ブロックは、複数の前記フローティングディフュージョン毎に接続された配線が、１つの共通配線へと接続され、
    前記共通配線が、能動素子を介することなく前記第２基板に備わる前記コンパレータへと接続されている
    請求項１に記載の固体撮像装置。
  7. 前記画素ブロックは、複数の前記フローティングディフュージョン毎に接続された配線が、前記フローティングディフュージョン毎に前記第２基板へと接続され、前記第２基板内で１つの共通配線へと接続されている
    請求項５に記載の固体撮像装置。
  8. 前記画素ブロックは、複数の前記フローティングディフュージョン毎に接続された配線が、前記第１基板内で１つの共通配線へと接続され、
    前記共通配線が前記第２基板へと接続されている
    請求項５に記載の固体撮像装置。
  9. 前記コード生成回路は、全ての前記画素ブロックで共有されるか、
    １もしくは複数の前記画素ブロック単位で配置されるか、
    または、１行以上の行もしくは１列以上の列の前記画素ブロック単位で配置されるかのいずれかである
    請求項１に記載の固体撮像装置。
  10. 前記第１乃至第３基板のそれぞれにおける前記画素ブロックの外形は矩形であり、
    前記第２または第３基板の少なくとも一方における前記画素ブロックの外形の縦横比が、前記第１基板における前記画素ブロックの外形の縦横比と異なる
    請求項１に記載の固体撮像装置。
  11. 前記第１基板と前記第２基板との間に、遮光膜をさらに備える
    請求項１に記載の固体撮像装置。
  12. 前記第１基板に配置された回路と前記第２基板に配置された回路を接続する接続部の周囲に、空洞をさらに備える
    請求項１に記載の固体撮像装置。
  13. 前記フローティングディフュージョンは、前記フローティングディフュージョンが形成された半導体基板内において、光電変換領域へと延在する一部のN型半導体領域を除いて、P型半導体領域で囲まれている
    請求項１に記載の固体撮像装置。
  14. 前記フローティングディフュージョンは、前記フローティングディフュージョンが形成された半導体基板内において、光電変換領域の画素周辺部分に配置されたP型半導体領域よりも低濃度となるP型半導体領域によって、全域が囲まれている
    請求項１に記載の固体撮像装置。
  15. 前記第１基板は、リセットトランジスタ、増幅トランジスタ、および、選択トランジスタを前記画素ごとにさらに備える
    請求項１に記載の固体撮像装置。
  16. 前記第１基板は、前記画素ブロックに備わる複数の画素で共有される、リセットトランジスタと増幅トランジスタをさらに備える
    請求項１に記載の固体撮像装置。
  17. 前記第１基板は、リセットトランジスタと増幅トランジスタを前記画素ごとにさらに備え、
    前記第２基板は、選択トランジスタを前記画素ごとにさらに備える
    請求項１に記載の固体撮像装置。
  18. 少なくとも３枚の基板が積層されており、
    複数の画素を含む画素ブロック単位で、
    第１基板は、入射光に応じた電荷を生成する光電変換部と、転送トランジスタと、フローティングディフュージョンとを前記画素ごとに備え、
    第２基板は、前記フローティングディフュージョンの電圧に応じた信号と参照信号とを比較するコンパレータを１つ備え、
    前記複数の画素が、前記コンパレータを共有しており、
    第３基板は、カウンタのコードを生成させるコード生成回路と、前記コードを記憶する記憶部と、前記コードを前記記憶部へ記憶させるタイミングを制御するタイミング制御回路とを備え、前記画素ブロックを複数配列した画素アレイを備える固体撮像装置の、
    前記第１基板の各画素が、前記フローティングディフュージョンの電圧に応じた信号を前記コンパレータに出力し、
    前記第２基板の前記コンパレータが、前記信号と前記参照信号とを比較し、
    前記第３基板の前記記憶部が、前記コンパレータの比較結果に基づく前記タイミングに従って、前記コード生成回路から供給された前記コードを記憶する
    固体撮像装置の駆動方法。
  19. 少なくとも３枚の基板が積層されており、
    複数の画素を含む画素ブロック単位で、
    第１基板は、入射光に応じた電荷を生成する光電変換部と、転送トランジスタと、フローティングディフュージョンとを前記画素ごとに備え、
    第２基板は、前記フローティングディフュージョンの電圧に応じた信号と参照信号とを比較するコンパレータを１つ備え、
    前記複数の画素が、前記コンパレータを共有しており、
    第３基板は、カウンタのコードを生成させるコード生成回路と、前記コードを記憶する記憶部と、前記コードを前記記憶部へ記憶させるタイミングを制御するタイミング制御回路とを備え、
    前記画素ブロックを複数配列した画素アレイを備える
    固体撮像装置
    を備える電子機器。
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