KR102618358B1 - 이미지 센서 - Google Patents
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Abstract
이미지 센서가 제공된다. 이미지 센서는 반도체 기판 상에 차례로 적층된 제 1, 제 2, 및 제 3 패드 전극들; 상기 제 1 패드 전극과 상기 제 2 패드 전극 사이에 연결된 하부 캐패시터 구조체로서, 상기 하부 캐패시터 구조체는 제 1 하부 전극, 제 1 상부 전극, 및 제 1 하부 및 상부 전극들 사이의 제 1 유전막 패턴을 포함하는 것; 상기 제 2 패드 전극과 상기 제 3 패드 전극 사이에 연결된 상부 캐패시터 구조체로서, 상기 상부 캐패시터 구조체는 제 2 하부 전극, 제 2 상부 전극, 및 제 2 하부 및 상부 전극들 사이의 제 2 유전막 패턴을 포함하는 것; 및 상기 제 1 패드 전극과 상기 제 3 패드 전극을 연결하는 도전 플러그를 포함할 수 있다.
Description
본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는 글로벌 셔터 동작이 가능한 이미지 센서를 제공하는데 있다.
이미지 센서는 광학 영상을 전기 신호로 변환시키는 전자 장치이다. 최근 들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다. 나아가, 최근에는 컬러 영상뿐만 아니라 3차원 영상을 구현하기 위한 이미지 센서들이 개발되고 있다.
본원 발명이 해결하고자 하는 과제는 보다 향상된 셔터 효율(shutter efficiency)을 갖는 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 이미지 센서는 반도체 기판 상에 차례로 적층된 제 1, 제 2, 및 제 3 패드 전극들; 상기 제 1 패드 전극과 상기 제 2 패드 전극 사이에 연결된 하부 캐패시터 구조체로서, 상기 하부 캐패시터 구조체는 제 1 하부 전극, 제 1 상부 전극, 및 제 1 하부 및 상부 전극들 사이의 제 1 유전막 패턴을 포함하는 것; 상기 제 2 패드 전극과 상기 제 3 패드 전극 사이에 연결된 상부 캐패시터 구조체로서, 상기 상부 캐패시터 구조체는 제 2 하부 전극, 제 2 상부 전극, 및 제 2 하부 및 상부 전극들 사이의 제 2 유전막 패턴을 포함하는 것; 및 상기 제 1 패드 전극과 상기 제 3 패드 전극을 연결하는 도전 플러그를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 이미지 센서는 반도체 기판 내에 배치되며, 복수 개의 픽셀 영역들을 정의하는 픽셀 분리 구조체; 상기 각 픽셀 영역에서 상기 반도체 기판 내에 제공된 광전 변환층; 상기 반도체 기판 상에 배치된 트랜지스터들; 및 상기 트랜지스터들과 전기적으로 연결되며, 상기 각 픽셀 영역에서 상기 광전 변환층과 중첩되는 제 1 및 제 2 캐패시터들을 포함하되, 상기 제 1 및 제 2 캐패시터들 각각은: 차례로 적층된 제 1, 제 2, 제 3 패드 전극들; 상기 제 1 및 제 2 패드 전극들 사이에 병렬로 연결된 하부 캐패시터들; 및 상기 제 2 및 제 3 패드 전극들 사이에 연결된 병렬로 연결된 상부 캐패시터들을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 이미지 센서는
복수 개의 제 1 및 제 2 픽셀 영역들을 포함하는 반도체 기판; 상기 제 1 및 제 2 픽셀 영역들 각각에 제공되는 광전 변환 영역들; 상기 제 1 픽셀 영역들에 각각 대응하여 제공되고, 상기 반도체 기판 상의 하부 몰드 절연막 내에 배치된 하부 캐패시터 구조체들; 및 상기 제 2 픽셀 영역들에 각각 대응하여 제공되고, 상기 하부 몰드 절연막 상의 상부 몰드 절연막 내에 배치된 상부 캐패시터 구조체들을 포함하되, 상기 하부 캐패시터 구조체들 각각은 서로 인접하는 상기 제 1 및 제 2 픽셀 영역들과 오버랩되고, 상기 상부 캐패시터 구조체들 각각은 서로 인접하는 상기 하부 캐패시터 구조체들과 오버랩될 수 있다.
본 발명의 실시예들에 따르면, 각 픽셀 영역에 제공되는 제 1 및 제 2 캐패시터들 각각은 하부 및 상부 캐패시터 구조체들이 수직적으로 적층되고, 서로 병렬로 연결될 수 있다. 그러므로, 제 1 및 제 2 캐패시터들의 정전용량이 증가될 수 있다. 따라서, 글로벌 셔터 동작시 전하들의 손실 및 노이즈 발생을 줄일 수 있으므로, 셔터 효율이 향상될 수 있다.
도 1는 본 발명의 실시예들에 따른 이미지 센서를 나타내는 블록도이다.
도 2은 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이를 나타내는 개략적인 블록도이다.
도 3a, 도 3b, 및 도 3c는 본 발명의 실시예들에 따른 픽셀 어레이의 단위 픽셀을 나타내는 회로도이다.
도 4a, 도 4b, 및 도 4c는 본 발명의 실시예들에 따른 단위 픽셀 내에 구비된 캐패시터(capacitive circuit)의 회로도이다.
도 5는 본 발명의 실시예들에 따른 이미지 센서의 개략적인 평면도이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 각각 도 5의 I-I'선 및 II-II'선을 따라 자른 단면을 나타낸다.
도 7 내지 도 18은 본 발명의 다양한 실시예들에 따른 이미지 센서의 단면도들이다.
도 2은 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이를 나타내는 개략적인 블록도이다.
도 3a, 도 3b, 및 도 3c는 본 발명의 실시예들에 따른 픽셀 어레이의 단위 픽셀을 나타내는 회로도이다.
도 4a, 도 4b, 및 도 4c는 본 발명의 실시예들에 따른 단위 픽셀 내에 구비된 캐패시터(capacitive circuit)의 회로도이다.
도 5는 본 발명의 실시예들에 따른 이미지 센서의 개략적인 평면도이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 각각 도 5의 I-I'선 및 II-II'선을 따라 자른 단면을 나타낸다.
도 7 내지 도 18은 본 발명의 다양한 실시예들에 따른 이미지 센서의 단면도들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 이미지 센서에 대해 상세히 설명한다.
도 1는 본 발명의 실시예들에 따른 이미지 센서를 나타내는 블록도이다.
도 1를 참조하면, 이미지 센서(110)는 픽셀 어레이(10; Pixel array), 행 디코더(row decoder; 20), 행 드라이버(row driver; 30), 열 디코더(column decoder; 40), 타이밍 발생기(timing generator; 50), 상관 이중 샘플러(CDS: Correlated Double Sampler; 60), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 70) 및 입출력 버퍼(I/O buffer; 80)를 포함한다.
픽셀 어레이(10)는 행들 및 열들을 따라 배열된 복수 개의 단위 픽셀들을 포함하며, 단위 픽셀들 입사되는 빛을 전기적 신호로 변환한다. 행 디코더(20)는 단위 픽셀들의 각 행 별로 구동 신호들을 제공할 수 있다. 또한, 구동 신호들에 응답하여 픽셀 어레이(10)에서 변환된 전기적 신호는 상관 이중 샘플러(60)에 제공된다. 행 드라이버(30)는 행 디코더(20)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 픽셀 어레이(10)로 제공한다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행 별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(50)는 행 및 열 디코더들(20, 40), 상관 이중 샘플러(60), 아날로그 디지털 컨버터(70), 및 입출력 버퍼(80)를 제어하며, 이들의 동작에 클럭 신호(Clock signal), 타이밍 컨트롤 신호(Timing control signal) 등과 같은 제어 신호들(Control signals)을 공급할 수 있다. 타이밍 발생기(50)는 로직 제어 회로(Logic control circuit), 위상 고정 루프(Phase Lock Loop; PLL) 회로, 타이밍 컨트롤 회로(Timing control circuit), 및 통신 인터페이스 회로 (Communication interface circuit) 등을 포함할 수 있다.
상관 이중 샘플러(CDS; 60)는 픽셀 어레이(10)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링한다. 상관 이중 샘플러(60)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(ADC; 70)는 상관 이중 샘플러(60)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다. 입출력 버퍼(80)는 아날로그 디지털 컨버터(70)에서 출력되는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(40)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(미도시)로 디지털 신호를 출력한다.
도 2은 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이의 개략적인 블록도이다.
도 2을 참조하면, 픽셀 어레이(10)는 복수 개의 행들 및 복수 개의 열들을 따라 2차원적으로 배열된 복수의 단위 픽셀들(P), 복수 개의 구동 신호 라인들(SL), 및 출력 라인들(VOUT)을 포함한다.
단위 픽셀들(P) 각각에서 입사 광에 의해 전기적 신호가 발생될 수 있으며, 단위 픽셀들(P)에 연결되는 구동 신호 라인들(SL)을 통해 전송되는 구동 신호에 의해 단위 픽셀들(P)이 구동될 수 있다. 구동 신호 라인들(SL)은 동일한 행에 포함된 단위 픽셀들(P)이 동시에 구동되도록 행 방향(수평 방향)으로 연장될 수 있다.
각각의 단위 픽셀들(P)은 광전 변환 소자 및 리드아웃(readout) 회로와 샘플링 회로를 구성하는 복수 개의 모스(MOS) 트랜지스터들을 포함할 수 있다. 단위 픽셀들(P)의 광전 변환 소자들은 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성할 수 있으며, 생성된 광전하의 양에 비례하여 전압으로 변환 및 저장될 수 있다. 실시예들에 따르면, 단위 픽셀들(P) 각각에서, 생성되는 전하의 양에 비례하여 전압으로 변환되어 저장될 수 있다.
각 단위 픽셀(P)은 광전 변환 소자로부터 생성된 전하들을 홀딩 및 샘플링하는 샘플링 회로를 포함할 수 있으며, 이에 따라 본 발명의 실시예들에 따른 이미지 센서는 글로벌 셔터(global shutter) 동작이 가능할 수 있다. 즉, 이미지 센서의 동작시 모든 단위 픽셀들(P)을 동시에 노출(exposure)시켜 각 단위 픽셀(P)에서 전하들이 동시에 저장될 수 있으며, 행 별로 순차적으로 픽셀 신호들이 출력될 수 있다. 실시예들에서 단위 픽셀들(P)은 동일한 회로 구성을 가질 수 있으며, 이에 대해 도 3a, 도 3b, 및 도 3c를 참조하여 상세히 설명된다.
도 3a, 도 3b, 및 도 3c는 본 발명의 실시예들에 따른 픽셀 어레이의 단위 픽셀을 나타내는 회로도들이다.
도 3a를 참조하면, 본 발명의 실시예들에 따른 이미지 센서는 인-픽셀(in-pixel) 상호상관 이중 샘플링(CDS(correlated double sampling)) 구조를 가질 수 있다.
각 단위 픽셀(P)은 광전 변환 소자(PD), 트랜스퍼 트랜지스터(TX), 리셋 트랜지스터(RX), 제 1 소오스 팔로워 트랜지스터(SF1), 프리차지 트랜지스터(PC), 샘플링 트랜지스터(SAM), 캘리브레이션 트랜지스터(CAL), 제 2 소오스 팔로워 트랜지스터(SF2), 선택 트랜지스터(SEL), 제 1 캐패시터(C1) 및 제 2 캐패시터(C2)를 포함할 수 있다.
트랜스퍼 트랜지스터(TX)는 광전 변환 소자(PD)와 전하 검출 노드(FD; 즉, 플로팅 확산 영역(Floating Diffusion region)) 사이에 연결될 수 있다. 트랜스퍼 트랜지스터(TX)은 광전 변환 소자(PD)에 축적된 전하를 전하 검출 노드(FD)로 전송한다. 트랜스퍼 트랜지스터(TX)은 트랜스퍼 게이트 전극에 입력되는 전하 전송 신호에 의해 제어될 수 있다.
광전 변환 소자(PD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 실시예들에서, 광전 변환 소자(PD)는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 사용될 수 있다.
전하 검출 노드(FD)는 광전 변환 소자(PD)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있으며, 전하 검출 노드(FD)에 축적된 광전하들의 양에 따라 제 1 소오스 팔로워 트랜지스터(SF1)의 게이트 전극의 전위가 달라질 수 있다.
리셋 트랜지스터(RX)는 전하 검출 노드(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)는 게이트 전극에 입력되는 리셋 신호에 의해 제어될 수 있다. 리셋 트랜지스터(RX)의 드레인은 전하 검출 노드(FD)와 연결되며, 리셋 트랜지스터(RX)의 소오스는 전원 전압(Vpix)에 연결될 수 있다. 리셋 신호에 의해 리셋 트랜지스터(RX)가 턴 온되면, 리셋 트랜지스터(RX)의 소오스와 연결된 전원 전압(Vpix)이 전하 검출 노드(FD)로 전달될 수 있다. 즉, 리셋 트랜지스터(RX)가 턴 온될 때, 전하 검출 노드(FD)에 축적된 광전하들이 배출되어 전하 검출 노드(FD)가 리셋될 수 있다.
제 1 소오스 팔로워 트랜지스터(SF1)는 게이트 전극으로 입력되는 광 전하량에 비례하여 소오스-드레인 전류를 발생시키는 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier)일 수 있다. 제 1 소오스 팔로워 트랜지스터(SF1)의 드레인은 전원 전압(Vpix)에 연결되고, 제 1 소오스 팔로워 트랜지스터(SF1)의 소오스는 캘리브레이션 트랜지스터(CAL)의 소오스 및 샘플링 트랜지스터(SAM)의 소오스에 연결될 수 있다.
샘플링 트랜지스터(SAM)가 제 1 소오스 팔로워 트랜지스터(SF1)의 소오스와 제 1 노드(n1) 사이에 연결될 수 있다. 제 1 및 제 2 캐패시터들(C1, C2)의 제 1 전극들이 제 1 노드(n1)에 연결될 수 있다. 제 1 캐패시터(C1)의 제 2 전극에 커패시터 전압(Vc)이 인가될 수 있으며, 제 2 캐패시터(C2)의 제 2 전극은 제 2 노드(n2)에 연결될 수 있다.
캘리브레이션 트랜지스터(CAL)의 드레인은 전원 전압(Vpix)에 연결되고, 캘리브레이션 트랜지스터(CAL)의 소오스는 제 2 노드(n2)에 연결될 수 있다. 제 2 노드(n2)는 캘리브레이션 트랜지스터(CAL)에 의해 캘리브레이션될 수 있다.
제 2 소오스 팔로워 트랜지스터(SF2)의 게이트 전극은 제 2 노드(n2)에 연결될 수 있다. 제 2 소오스 팔로워 트랜지스터(SF2)의 드레인은 전원 전압(Vpix)에 연결되고, 제 2 소오스 팔로워 트랜지스터(SF2)의 소오스는 선택 트랜지스터(SEL)의 드레인과 연결될 수 있다. 제 2 소오스 팔로워 트랜지스터(SF2)는 제 2 노드(n2)에서의 전위 변화를 증폭하고 선택 트랜지스터(SEL)를 통해 픽셀 신호를 출력 라인(Vout)으로 출력할 수 있다.
단위 픽셀(P)의 동작은 광전 변환 소자(PD) 및 전하 검출 노드(FD)를 리셋시키는 리셋 단계, 광전 변환 소자(PD)에 광전하들을 축적하는 광 축적 단계, 및 축적된 광전하들을 픽셀 신호로 출력하는 샘플링 단계를 포함할 수 있다. 샘플링 단계는 리셋 신호 샘플링 단계와 이미지 신호 샘플링 단계를 포함할 수 있다.
리셋 단계에서, 리셋 트랜지스터(RX) 및 트랜스퍼 트랜지스터(TX)가 턴 온될 수 있다. 이에 따라, 전하 검출 노드(FD)에 픽셀 전원 전압(Vpis)이 제공되어 광전 변환 소자(PD) 및 전하 검출 노드(FD)에서 전하들이 배출되어 리셋될 수 있다.
광전 변환 소자(PD) 및 전하 검출 노드(FD)를 리셋시킨 후, 트랜스퍼 트랜지스터(TX)가 턴 오프된 후 다시 턴 온될 때까지(즉, 광전 변환 시간 동안), 광전 변환 소자(PD)에서 광 전하들이 생성 및 축적될 수 있다.
광 축적 단계 후에, 전하 검출 노드(FD)는 픽셀 전원 전압(Vpix)으로 리셋될 수 있다. 여기서, 리셋 신호는 노이즈 성분을 포함할 수 있다. 노이즈 성분을 포함하는 리셋 신호가 제 1 소오스 팔로워 트랜지스터(SF1)에서 증폭될 수 있다.
리셋 신호 샘플링 단계에서, 샘플링 트랜지스터(SAM)가 턴온될 수 있으며, 제 1 캐패시터(C1)와 제 2 캐패시터(C2)는 리셋 신호를 샘플링할 수 있다. 리셋 신호 샘플링 단계를 시작할 때, 제 1 캐패시터(C1)와 제 2 캐패시터(C2)는 그들의 이전의 샘플링된 전압을 제거하여 제 1 소오스 팔로워 트랜지스터(SF1)가 새로운 전압을 샘플링할 수 있도록 프리차지될 수 있다. 이러한 프리차지 동작은 프리차지 트랜지스터(PC)를 이용하여 일어날 수 있다. 리셋 신호 샘플링 단계에서 캘리브레이션 트랜지스터(CAL)는 턴 오프될 수 있다. 리셋 신호 샘플링 단계 후에, 트랜스퍼 트랜지스터(TX)가 다시 턴온될 수 있으며, 전하 검출 노드(FD)에서 검출되는 이미지 신호는 노이즈를 포함하지 않을 수 있다.
이미지 신호 샘플링 단계에서, 샘플링 트랜지스터(SAM)가 턴온될 수 있으며, 제 1 캐패시터(C1)와 제 2 캐패시터(C2)는 이미지 신호를 샘플링할 수 있다. 여기서, 제 1 캐패시터(C1)의 전압은 트랜스퍼 트랜지스터(TX)에 의해 전송된 전하량에 비례하는 전압 값이 될 수 있다. 그러므로, 제 1 캐패시터(C1)에서 전압 값은 이전의 리셋 신호와 다른 새로운 전압 값이 될 수 있다. 이미지 신호 샘플링 단계에서, 제 2 캐패시터(C2)의 제 2 노드(n2)는 플로팅될 수 있으며, 제 2 캐패시터(C2)의 전하량은 이전 리셋 신호 샘플링 단계의 전하량으로 유지될 수 있다. 여기서, 제 2 캐패시터(C2)의 제 2 노드(n2)가 캘리브레이션된 전압(예를 들어, Vpix)보다 제 2 캐패시터(C2)의 제 1 노드(n1)의 전압으로 떨어질 수 있다.
리셋 신호 샘플링 단계에서 제 2 캐패시터(C2)의 제 2 노드(n2)는 항상 캘리브레이션된 전압(예를 들어, Vpix)으로 캘리브레이션되므로 노이즈 성분을 포함하지 않을 수 있다. 이는 노이즈 성분을 포함하지 않는 픽셀 신호(Vout)가 아날로그 디지털 컨버터로 전달될 수 있다.
이미지 신호 샘플링 단계에서 제 2 캐패시터(C2)는 리셋 신호 샘플링 단계에서 차징된 전압(예컨대, 리셋 신호(Vres))에서 픽셀(P)로부터 발생된 이미지 신호의 차이에 상응하는 전압을 차징(charging)할 수 있다.
각 단위 픽셀(P)에서, 특정한 노이즈 레벨(noise level)과 영상에 의한 이미지 신호 레벨을 이중으로 샘플링하여, 노이즈 레벨과 이미지 신호 레벨의 차이에 해당하는 픽셀 신호(Vout)가 각 단위 픽셀(P)에서 출력될 수 있다. 다시 말해, 각 단위 픽셀(P)에서, 리셋 상태에서 전하 검출 노드(FD)의 전위와, 이미지 신호에 의해 생성된 광 전하에 의한 이미지 검출 노드(FD)의 전위 차이에 비례하는 전압이 발생될 수 있다.
도 3b에 도시된 실시예에 따르면, 단위 픽셀(P)은 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 및 제 1 및 제 2 전하 전송 트랜지스터들(TX1, TX2)을 포함할 수 있다. 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)은 전하 검출 노드(FD)를 공유할 수 있다. 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)은 전하 전송 신호들에 의해 독립적으로 제어될 수 있다.
도 3c에 도시된 실시예에 따르면, 단위 픽셀(P)은 제 1, 제 2, 제 3, 및 제 4 광전 변환 소자들(PD1~PD4) 및 제 1, 제 2, 제 3, 및 제 4 전하 전송 트랜지스터들(TX1~TX4)을 포함할 수 있다. 제 1 내지 제 4 전하 전송 트랜지스터들(TX1~TX4)은 전하 검출 노드(FD)를 공유할 수 있다. 제 1, 제 2, 제 3, 및 제 4 전하 전송 트랜지스터들(TX1~TX4)은 전하 전송 신호들에 의해 독립적으로 제어될 수 있다.
도 4a, 도 4b, 및 도 4c는 본 발명의 실시예들에 따른 단위 픽셀 내에 구비된 캐패시터의 회로도들이다.
도 4a를 참조하면, 제 1 및 제 2 캐패시터들(C1, C2) 각각은 제 1 및 제 2 서브-캐패시터들(Ca, Cb)을 포함할 수 있다. 제 1 및 제 2 서브-캐패시터들(Ca, Cb) 각각은 제 1 전극 및 제 2 전극을 포함할 수 있다. 제 1 및 제 2 서브-캐패시터들(Ca, Cb)의 제 1 전극들에 공통으로 하부 전압(Vb)이 인가될 수 있다. 제 1 및 제 2 서브-캐패시터들(Ca, Cb)의 제 2 전극들에 공통으로 상부 전압(Vt)이 인가될 수 있다. 즉, 제 1 및 제 2 서브-캐패시터들(Ca, Cb)은 병렬로 연결되어 제 1 및 제 2 캐패시터들(C1, C2) 각각의 캐패시턴스(capacitance)가 증가될 수 있다.
도 4b를 참조하면, 제 1 및 제 2 캐패시터들(C1, C2) 각각은 제 1, 제 2, 및 제 3 서브-캐패시터들(Ca, Cb, Cc)을 포함할 수 있다. 제 1 내지 제 3 서브-캐패시터들(Ca, Cb, Cc) 각각은 제 1 전극 및 제 2 전극을 포함할 수 있다. 제 1 내지 제 3 서브-캐패시터들(Ca, Cb, Cc)의 제 1 전극들에 공통으로 하부 전압(Vb)이 인가될 수 있으며, 제 1 내지 제 3 서브-캐패시터들(Ca, Cb, Cc)의 제 2 전극들에 공통으로 상부 전압(Vt)이 인가될 수 있다. 즉, 제 1 내지 제 3 서브 캐패시터들(Ca, Cb, Cc)이 서로 병렬로 연결될 수 있다.
도 4c를 참조하면, 제 1 및 제 2 캐패시터들(C1, C2) 각각은 제 1, 제 2, 제 3, 및 제 4 서브-캐패시터들(Ca, Cb, Cc, Cd)을 포함할 수 있다. 제 1, 제 2, 제 3, 및 제 4 서브-캐패시터들(Ca, Cb, Cc, Cd) 각각은 제 1 전극 및 제 2 전극을 포함할 수 있다. 제 1 내지 제 4 서브-캐패시터들(Ca, Cb, Cc, Cd)의 제 1 전극들에 공통으로 하부 전압(Vb)이 인가될 수 있으며, 제 1 내지 제 4 서브-캐패시터들(Ca, Cb, Cc, Cd)의 제 2 전극들에 공통으로 상부 전압(Vt)이 인가될 수 있다. 즉, 제 1 내지 제 4 서브 캐패시터들(Ca, Cb, Cc, Cd)이 서로 병렬로 연결될 수 있다. 실시예들에 따르면, 제 1 및 제 2 캐패시터들(C1, C2) 각각을 구성하며, 서로 병렬 연결된 서브-캐패시터들의 수가 증가될수록 각 캐패시터의 저장 용량이 증가될 수 있다.
도 5은 본 발명의 실시예들에 따른 이미지 센서의 개략적인 평면도이다. 도 6a 및 도 6b는 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 각각 도 5의 I-I'선 및 II-II'선을 따라 자른 단면을 나타낸다.
도 5, 도 6a, 및 도 6b를 참조하면, 본 발명의 실시예들에 따른 이미지 센서는 광전 변환층(100), 집적 회로층(200), 전하 저장층(300), 배선층(400), 및 광 투과층(500)을 포함할 수 있다. 광전 변환층(100)은, 수직적 관점에서, 집적 회로층(200)과 광 투과층(300) 사이에 배치될 수 있다. 전하 저장층(300)은 배선층(400)과 집적 회로층(200) 사이에 배치될 수 있다.
광전 변환층(100)은 반도체 기판(101), 픽셀 영역(PR)을 정의하는 픽셀 분리 구조체(103), 및 반도체 기판(101) 내에 제공된 광전 변환 영역들(111)을 포함할 수 있다. 집적 회로층(200)이 반도체 기판(101)의 제 1 면(101a) 상에 배치될 수 있다. 집적 회로층(200)은 광전 변환 영역들(111)과 전기적으로 연결되는 리드아웃 회로들 및 샘플링 회로들을 포함할 수 있다. 집적 회로층(200)은 앞서 도 3a 내지 도 3c를 참조하여 설명된 리셋 트랜지스터(RX), 제 1 및 제 2 소오스 팔로워 트랜지스터들(SF1, SF2), 샘플링 트랜지스터(SAM), 프리차지 트랜지스터(PC), 캘리브레이션 트랜지스터(CAL)), 및 선택 트랜지스터(SEL)를 포함할 수 있다. 전하 저장층(300)이 집적 회로층(200) 상에 배치될 수 있으며, 각 픽셀 영역(PR)에서 제 1 및 제 2 캐패시터들(C1, C2)을 포함할 수 있다. 제 1 및 제 2 캐패시터들(C1, C2)은 도 3a를 참조하여 설명한 것처럼, 집적 회로층의 리드아웃 회로들 및 샘플링 회로들과 연결될 수 있다. 전하 저장층(300)에서, 제 1 및 제 2 캐패시터들(C1, C2) 각각은 하부 패드 전극(222a 또는 222b)과 중간 패드 전극(237) 사이의 하부 캐패시터 구조체(LC1 또는 LC2) 및 중간 패드 전극(237)과 상부 패드 전극(247a 또는 247b) 사이의 상부 캐패시터 구조체(UC1, 또는 UC2)를 포함할 수 있다. 배선층(400)이 전하 저장층(300) 상에 배치될 수 있으며, 집적 회로층(200)의 트랜지스터들 및 전하 저장층(300)의 제 1 및 제 2 캐패시터들(C1, C2)과 연결되는 배선들(351, 361, 371)을 포함할 수 있다. 광 투과층(500)이 반도체 기판(101)의 제 2 면(101b) 상에 배치될 수 있다. 광 투과층(500)은 평탄 절연막(510), 차광 패턴(515), 광 필터층(520), 및 마이크로 렌즈들(ML)을 포함할 수 있다.
보다 상세하게, 반도체 기판(101)은 서로 대향하는 제 1 면(101a; 또는 전면) 및 제 2 면(101b; 또는 후면)을 가질 수 있다. 반도체 기판(101)은 제 1 도전형(예를 들어, p형) 벌크(bulk) 실리콘 기판일 수 있다.
픽셀 분리 구조체(103)는 반도체 기판(101) 내에 배치될 수 있으며, 제 1 방향(D1) 또는 제 2 방향(D2)을 따라 매트릭스 형태로 배열되는 복수 개의 픽셀 영역들(PR)을 정의할 수 있다. 픽셀 분리 구조체(103)는, 평면적 관점에서, 픽셀 영역들(PR) 각각을 둘러쌀 수 있다. 상세하게, 픽셀 분리 구조체(103)는 제 1 방향(D1)을 따라 서로 나란하게 연장되는 제 1 부분들 및 제 1 부분들을 가로질러 제 2 방향(D2)을 따라 서로 나란하게 연장되는 제 2 부분들을 포함할 수 있다.
픽셀 분리 구조체(103)는 반도체 기판(101; 예를 들어, 실리콘)보다 굴절률이 낮은 절연 물질로 형성될 수 있으며, 하나 또는 복수 개의 절연막들을 포함할 수 있다. 픽셀 분리 구조체(103)는 반도체 기판(101)을 관통할 수 있다. 즉, 픽셀 분리 구조체(103)의 수직적 두께는 반도체 기판(101)의 수직적 두께와 실질적으로 동일할 수 있다. 이와 달리, 픽셀 분리 구조체(103)의 수직적 두께는 반도체 기판(101)의 수직적 두께보다 작을 수도 있다.
격리 구조체(105)가 각 픽셀 영역(PR)에서 반도체 기판(101)을 관통할 수 있으며, 수광 영역(R1) 및 차광 영역(R2)을 정의할 수 있다. 즉, 각각의 픽셀 영역들(PR)은 수광 영역(R1) 및 차광 영역(R2)을 포함할 수 있다. 격리 구조체(105)는 제 1 방향(D1) 또는 제 2 방향(D2)으로 연장될 수 있다.
격리 구조체(105)는 픽셀 분리 구조체(103)와 실질적으로 동일한 구조를 가질 수 있다. 격리 구조체(105)는 픽셀 분리 구조체(103)와 마찬가지로, 반도체 기판(101; 예를 들어, 실리콘)보다 굴절률이 낮은 절연 물질로 형성될 수 있으며, 하나 또는 복수 개의 절연막들을 포함할 수 있다.
광전 변환 영역(111)이 각 픽셀 영역(PR)의 수광 영역(R1)에 제공될 수 있다. 광전 변환 영역(111)은 제 1 도전형의 반도체 기판(101)과 반대의 제 2 도전형을 갖는 불순물들을 반도체 기판(101) 내에 이온 주입하여 형성될 수 있다. 제 1 도전형의 반도체 기판(101)과 제 2 도전형의 광전 변환 영역들(111)의 접합(junction)에 의해 포토다이오드들이 형성될 수 있다. 외부에서 입사된 광은 광전 변환 영역들(111)에서 전기적 신호로 변환될 수 있다.
소자 분리막(107)이 반도체 기판(101)의 제 1 면(101a)에 인접하게 배치될 수 있으며, 소자 분리막(107)은 활성 영역들을 정의할 수 있다.
반도체 기판(101)의 제 1면(101a) 상에 도 3a를 참조하여 설명된 트랜스퍼 트랜지스터(TX), 리셋 트랜지스터(RX), 및 제 1 소오스 팔로워 트랜지스터(SF1)은 수광 영역(R1)에 배치될 수 있으며, 샘플링 트랜지스터(SAM), 프리차지 트랜지스터(PC), 캘리브레이션 트랜지스터(CAL)), 선택 트랜지스터(SEL), 및 제 2 소오스 팔로워 트랜지스터(SF2)는 차광 영역(R2)에 배치될 수 있다.
각각의 픽셀 영역들(PR)에서, 반도체 기판(101)의 제 1 면(101a) 상에 트랜스퍼 게이트 전극(TG), 및 도 3a 내지 도 3c를 참조하여 설명한 트랜지스터들의 게이트 전극들(GE)이 배치될 수 있다.
트랜스퍼 게이트 전극(TG)의 일부는 반도체 기판(101) 내에 배치될 수 있으며, 트랜스퍼 게이트 전극(TG)과 반도체 기판(101) 사이에 게이트 절연막이 개재될 수 있다.
플로팅 확산 영역(FD)이 트랜스퍼 게이트 전극(TG)과 일측의 반도체 기판(101) 내에 제공될 수 있다. 플로팅 확산 영역(FD)과 함께 도 3a 내지 도 3c를 참조하여 설명된 트랜지스터들의 소오스/드레인 불순물 영역들(101sd)이 반도체 기판(101) 내에 제공될 수 있다.
플로팅 확산 영역(FD) 및 소오스/드레인 불순물 영역들(101sd)은 반도체 기판(101)과 반대의 불순물을 이온 주입하여 형성될 수 있다. 예를 들어, 플로팅 확산 영역(FD) 및 소오스/드레인 불순물 영역들(101sd)은 n형 불순물 영역일 수 있다.
제 1 층간 절연막(210)이 반도체 기판(101)의 제 1 면(101a)을 덮을 수 있으며, 제 1 층간 절연막(210)은 트랜지스터들을 덮을 수 있다. 제 1 층간 절연막(210) 상에 제 1 배선들(211)이 배치될 수 있다. 제 1 배선들(211)은 제 1 콘택 플러그들(CP1)을 통해 트랜지스터들과 전기적으로 연결될 수 있다.
제 2 층간 절연막(220)이 제 1 층간 절연막(210) 상에 배치될 수 있으며, 제 1 배선들(211)을 덮을 수 있다. 제 1 및 제 2 층간 절연막들(210, 220)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제 2 층간 절연막(220) 상에 제 2 배선들(221) 및 제 1 및 제 2 하부 패드 전극들(222a, 222b)이 배치될 수 있다. 제 2 배선들(221)은 제 2 콘택 플러그들(CP2)을 통해 제 1 배선들(211) 중 일부에 선택적으로 연결될 수 있다. 제 2 하부 패드 전극(222b)은 제 2 콘택 플러그들(CP2) 중 하나를 통해 제 1 배선들(211)과 연결될 수 있다. 제 2 하부 패드 전극(222b)은 제 1 및 제 2 콘택 플러그들(CP1, CP2) 및 제 1 배선들(211)을 통해 제 2 소오스 팔로워 트랜지스터의 게이트 전극 및 캘리브레이션 트랜지스터의 소오스/드레인 불순물 영역과 전기적으로 연결될 수 있다.
제 1 및 제 2 하부 패드 전극들(222a, 222b)은 각 픽셀 영역(PR)에서 서로 이격되어 배치될 수 있다. 제 1 및 제 2 하부 패드 전극들(222a, 222b)은 평판(plate) 형태를 가질 수 있다. 즉, 제 1 및 제 2 하부 패드 전극들(222a, 222b)은, 평면적 관점에서, 광전 변환 영역(111)과 중첩될 수 있다. 평판 형태의 제 1 및 제 2 하부 패드 전극들(222a, 222b)은 반도체 기판(101)을 통과하여 입사되는 빛을 반사시켜 광전 변환 영역(111)으로 재입사시킬 수 있다.
제 2 배선들(221) 및 제 1 및 제 2 하부 패드 전극들(222a, 222b)은 제 1 금속 물질을 포함할 수 있으며, 예를 들어, 텅스텐, 티타늄, 및 탄탈륨과 같은 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다.
제 2 층간 절연막(220) 상에 하부 몰드 절연막(230)이 배치될 수 있으며, 하부 몰드 절연막(230)은 제 2 배선들(221) 및 제 1 및 제 2 하부 패드 전극들(222a, 222b)을 덮을 수 있다.
하부 몰드 절연막(230)은 제 1 및 제 2 하부 패드 전극들(222a, 222b)을 노출시키는 복수 개의 오프닝들을 가질 수 있다. 하부 몰드 절연막(230)은 실리콘 산화막, 실리콘질화막, 실리콘산화질화막 중 적어도 하나를 포함할 수 있다.
하부 몰드 절연막(230) 내에 제 1 및 제 2 하부 캐패시터 구조체들(LC1, LC2)이 배치될 수 있다. 제 1 하부 캐패시터 구조체(LC1)는 제 1 하부 스토리지 전극들(231a), 하부 유전막 패턴(233), 및 하부 플레이트 전극(235)을 포함할 수 있다. 제 2 하부 캐패시터 구조체(LC2)는 제 2 하부 스토리지 전극들(231b), 하부 유전막 패턴(233), 하부 플레이트 전극(235)을 포함할 수 있다.
보다 상세하게, 하부 몰드 절연막(230)의 오프닝들 내에 하부 스토리지 전극들(231a, 231b)이 각각 배치될 수 있다. 실시예들에서, 하부 스토리지 전극들은 제 1 하부 패드 전극(222a) 상에 배치되는 복수 개의 제 1 하부 스토리지 전극들(231a) 및 제 2 하부 패드 전극(222b) 상에 배치되는 복수 개의 제 2 하부 스토리지 전극들(231b)을 포함할 수 있다.
제 1 하부 스토리지 전극들(231a)은 제 1 하부 패드 전극(222a) 상에서 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있으며, 인접하는 제 1 및 제 2 하부 스토리지 전극들(231a, 231b)은 서로 어긋나게 배열될 수 있다. 즉, 제 1 하부 스토리지 전극들(231a)이 지그재그(zigzag) 또는 벌집(honeycomb) 형태로 배열될 수 있다. 제 2 하부 스토리지 전극들(231b)은 제 2 하부 패드 전극(222b) 상에서, 제 1 하부 스토리지 전극들(231a)과 마찬가지로, 지그재그 또는 벌집 형태로 배열될 수 있다. 보다 상세하게, 적어도 2개의 제 1 및 제 2 하부 스토리지 전극들(231a, 231b)의 중심들은 실질적으로 동일한 간격으로 이격될 수 있다. 이와 같이, 제 1 및 제 2 하부 스토리지 전극들(231a, 231b)이 지그재그 또는 벌집 형태로 배열함으로써, 제 1 및 제 2 하부 스토리지 전극들(231a, 231b)의 직경을 증가시키는데 유리할 수 있으며, 제 1 및 제 2 하부 스토리지 전극들(231a, 231b)의 집적도를 향상시킬 수 있다. 다른 예로, 제 1 및 제 2 하부 스토리지 전극들(231a, 231b)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 일정 간격 이격되어 매트릭스 형태로 배열될 수도 있다.
일 예로, 제 1 및 제 2 하부 스토리지 전극들(231a, 231b) 각각은 오프닝들의 내벽을 컨포말하게 덮는 컵 형상을 가질 수 있다. 상세하게, 하부 스토리지 전극들(231a, 231b) 각각은 바닥부 및 바닥부로부터 수직적으로 연장되어 빈 공간을 정의하는 측벽부를 갖는 실린더(cylinder) 형태를 가질 수 있다. 하부 스토리지 전극들(231a, 231b)의 상면들은 하부 몰드 절연막(230)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
하부 몰드 절연막(230) 상에 복수 개의 제 1 및 제 2 하부 스토리지 전극들(231a, 231b)을 컨포말하게 덮는 하부 유전막 패턴(233) 및 하부 플레이트 전극(235)이 차례로 배치될 수 있다. 하부 유전막 패턴(233)은 복수 개의 제 1 및 제 2 하부 스토리지 전극들(231a, 231b)의 내벽을 덮도록 균일한 두께로 형성될 수 있다. 하부 플레이트 전극(235)은 하부 유전막 패턴(233) 상에서 복수 개의 제 1 및 제 2 하부 스토리지 전극들(231a, 231b)을 덮을 수 있다.
하부 플레이트 전극(235)은 하부 유전막 패턴(233)의 표면을 균일한 두께로 덮을 수 있다. 일 예로, 하부 플레이트 전극(235)은 제 1 및 제 2 하부 스토리지 전극들(231a, 231b) 및 하부 유전막 패턴(233)이 형성된 오프닝들을 채울 수 있다. 다른 예로, 하부 플레이트 전극(235)은 하부 몰드 절연막(230)의 오프닝들 내에 갭 영역을 정의할 수도 있다.
제 1 및 제 2 하부 스토리지 전극들(231a, 231b) 및 하부 플레이트 전극(235)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막 및/또는 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막을 포함할 수 있다.
하부 유전막 패턴(233)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물 또는 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합을 포함할 수 있다.
하부 플레이트 전극(235) 상에 중간 패드 전극(237)이 배치될 수 있다. 중간 패드 전극(237)은 하부 플레이트 전극(235)과 다른 도전 물질 또는 불순물이 도핑된 반도체 물질을 포함할 수 있다. 중간 패드 전극(237)은, 예를 들어, 불순물이 도핑된 폴리실리콘이나 실리콘 게르마늄, 및/또는 텅스텐, 구리, 알루미늄, 티타늄 및 탄탈륨과 같은 금속을 포함할 수 있다.
중간 패드 전극(237)은, 평면적 관점에서 제 1 및 제 2 하부 패드 전극들(222a, 222b)과 중첩될 수 있다. 중간 패드 전극(237)의 두께는 제 1 및 제 2 하부 패드 전극들(222a, 222b)의 두께보다 클 수 있다. 중간 패드 전극(237)은 하부 몰드 절연막(230)의 상면 상에 배치된 하부 플레이트 전극(235)의 상면과 직접 접촉할 수 있다.
상부 몰드 절연막(240)이 하부 몰드 절연막(230) 상에 배치될 수 있으며, 상부 패드 전극(237)을 덮을 수 있다. 상부 몰드 절연막(240)은 중간 패드 전극(237)을 노출시키는 복수 개의 오프닝들을 가질 수 있다. 상부 몰드 절연막(240)은 실리콘 산화막, 실리콘질화막, 실리콘산화질화막 중 적어도 하나를 포함할 수 있다. 상부 몰드 절연막(240)의 두께는 하부 몰드 절연막(230)의 두께와 동일하거나 다를 수 있다.
상부 몰드 절연막(240) 내에 제 1 및 제 2 상부 캐패시터 구조체들(UC1, UC2)이 배치될 수 있다. 제 1 상부 캐패시터 구조체(UC1)는 제 1 상부 스토리지 전극들(241a, 241b), 제 1 상부 유전막 패턴(243a), 및 제 1 상부 플레이트 전극(245a)을 포함할 수 있다. 제 2 상부 캐패시터 구조체(UC2)는 제 2 상부 스토리지 전극들(241b), 제 2 상부 유전막 패턴(243b), 및 제 2 상부 플레이트 전극(245b)을 포함할 수 있다.
보다 상세하게, 상부 몰드 절연막(240)의 오프닝들 내에 상부 스토리지 전극들(241a, 241b)이 배치될 수 있다. 실시예들에서, 상부 스토리지 전극들(241a, 241b)은 제 1 하부 스토리지 전극들(241a) 상에 배치되는 제 1 상부 스토리지 전극들(241a) 및 제 2 하부 스토리지 전극들(241b) 상에 배치되는 제 2 상부 스토리지 전극들(241b)를 포함할 수 있다.
제 1 및 제 2 상부 스토리지 전극들(241a, 241b)은 중간 패드 전극(237)을 통해 하부 플레이트 전극(235)과 전기적으로 연결될 수 있다. 제 1 및 제 2 상부 스토리지 전극들(241a, 241b)은, 제 1 및 제 2 하부 스토리지 전극들(231a, 231b)과 마찬가지로, 지그재그(zigzag) 또는 벌집(honeycomb) 형태로 배열될 수 있다. 또한, 제 1 및 제 2 상부 스토리지 전극들(241a, 241b)은, 제 1 및 제 2 하부 스토리지 전극들(231a, 231b)과 마찬가지로, 상부 몰드 절연막(240)의 오프닝들의 내벽을 컨포말하게 덮는 컵 형상 또는 실린더(cylinder) 형태를 가질 수 있다. 제 1 및 제 2 상부 스토리지 전극들(241a, 241b)의 상면들은 상부 몰드 절연막(240)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 제 1 및 제 2 상부 스토리지 전극들(241a, 241b)은 제 1 및 제 2 하부 스토리지 전극들(231a, 231b)과 동일한 도전 물질을 포함할 수 있다.
상부 몰드 절연막(240) 상에 복수 개의 제 1 상부 스토리지 전극들(241a)을 컨포말하게 덮는 제 1 상부 유전막 패턴(243) 및 제 1 상부 플레이트 전극(245a)이 차례로 배치될 수 있다. 상부 몰드 절연막(240) 상에 복수 개의 제 2 상부 스토리지 전극들(241b)을 컨포말하게 덮는 제 2 상부 유전막 패턴(243b) 및 제 2 상부 플레이트 전극(245b)이 차례로 배치될 수 있다.
제 1 및 제 2 상부 유전막 패턴들(243a. 243b)은 제 1 및 제 2 상부 스토리지 전극들(241a, 241b)의 내벽을 덮도록 균일한 두께로 형성될 수 있다. 제 1 및 제 2 상부 플레이트 전극들(245a, 245b)은 제 1 및 제 2 상부 유전막 패턴들(243a, 243b) 상에서 복수 개의 제 1 및 제 2 상부 스토리지 전극들(241a, 241b)을 덮을 수 있다. 제 1 및 제 2 상부 플레이트 전극들(245a, 245b)은 제 1 및 제 2 하부 패드 전극들(222a, 222b)처럼, 서로 이격될 수 있다.
제 1 및 제 2 상부 유전막 패턴들(243a, 243b)은 하부 유전막 패턴(233)과 동일한 유전 물질을 포함하거나, 하부 유전막 패턴(233)과 다른 유전 물질을 포함할 수 있다.
제 1 및 제 2 상부 플레이트 전극들(245a, 245b)은 제 1 및 제 2 상부 유전막 패턴들(243a, 243b)의 표면을 균일한 두께로 덮을 수 있다. 제 1 및 제 2 상부 플레이트 전극들(245a, 245b)은 제 1 및 제 2 상부 스토리지 전극들(241a, 241b) 및 제 1 및 제 2 상부 유전막 패턴(243a, 243b)이 형성된 오프닝들을 채울 수 있다. 제 1 및 제 2 상부 플레이트 전극들(245a, 245b)은 하부 플레이트 전극(235)과 동일한 도전 물질을 포함할 수 있다.
제 1 및 제 2 상부 플레이트 전극들(245a, 245b) 상에 제 1 및 제 2 상부 패드 전극들(247a, 247b)이 각각 배치될 수 있다. 제 1 및 제 2 상부 패드 전극들(247a, 247b)은 제 1 및 제 2 상부 플레이트 전극들(245a, 245b))과 다른 도전 물질 또는 불순물이 도핑된 반도체 물질을 포함할 수 있다. 제 1 및 제 2 상부 패드 전극들(247a, 247b)은, 예를 들어, 불순물이 도핑된 폴리실리콘이나 실리콘 게르마늄, 및/또는 텅스텐, 구리, 알루미늄, 티타늄 및 탄탈륨과 같은 금속을 포함할 수 있다.
제 1 및 제 2 상부 패드 전극들(247a, 247b)은, 평면적 관점에서, 제 1 및 제 2 하부 패드 전극들(222a, 222b)과 각각 중첩될 수 있다. 제 1 및 제 2 상부 패드 전극들(247a, 247b)의 두께는 제 1 및 제 2 하부 패드 전극들(222a, 222b)의 두께보다 클 수 있다. 제 3 층간 절연막(310)이 상부 몰드 절연막(240) 상에 배치될 수 있으며, 제 1 및 제 2 상부 패드 전극들(247a, 247b)을 덮을 수 있다.
제 1 하부 콘택 플러그(BCP1)가 하부 및 상부 몰드 절연막들(230, 240)을 관통하여 제 1 하부 패드 전극(222a)에 접속될 수 있다. 제 2 하부 콘택 플러그(BCP2)는 하부 및 상부 몰드 절연막들(230, 240)을 관통하여 제 2 하부 패드 전극(222b)에 접속될 수 있다.
제 1 상부 패드 전극(247a)이 제 1 하부 콘택 플러그(BCP1)와 접속될 수 있으며, 제 2 상부 패드 전극(247b)이 제 2 하부 콘택 플러그(BCP2)와 접속될 수 있다. 즉, 제 1 하부 스토리지 전극들(231a)과 제 1 상부 플레이트 전극(245a)이 전기적으로 연결될 수 있으며, 제 2 하부 스토리지 전극들(231b)과 제 2 상부 플레이트 전극(245b)이 전기적으로 연결될 수 있다.
실시예들에 따르면, 제 1 하부 패드 전극(222a), 중간 패드 전극(237), 제 1 상부 패드 전극(247a), 제 1 하부 캐패시터 구조체(LC1), 및 제 1 상부 캐패시터 구조체(UC1)는 도 3a를 참조하여 설명된 제 1 캐패시터(C1)를 구성할 수 있다. 제 2 하부 패드 전극(222b)과 중간 패드 전극(237) 사이의 제 2 하부 캐패시터 구조체(LC2), 및 중간 패드 전극(237과 제 2 상부 패드 전극(247b) 사이의 제 2 상부 캐패시터 구조체(UC2)는 도 3a를 참조하여 설명된 제 2 캐패시터(C2)를 구성할 수 있다. 여기서, 중간 패드 전극(237)은 제 1 및 제 2 캐패시터들(C1, C2)에 공통으로 연결될 수 있다.
상부 콘택 플러그(TCP)가 제 3 층간 절연막(310) 및 상부 몰드 절연막(240)을 관통하여 중간 패드 전극(237)에 접속될 수 있다. 제 3 콘택 플러그(CP3)가 제 3 층간 절연막(310) 및 상부 및 하부 몰드 절연막들(230, 240)을 관통하여 제 2 배선들(221) 중 적어도 하나에 연결될 수 있다.
상부 콘택 플러그들(TCP), 제 1 및 제 2 하부 콘택 플러그들(BCP1, BCP2), 및 제 3 콘택 플러그들(CP3)은 동일한 금속 물질을 포함할 수 있다. 상부 콘택 플러그들(TCP), 제 1 및 제 2 하부 콘택 플러그들(BCP1, BCP2), 및 제 3 콘택 플러그들(CP3)은 제 1 및 제 2 배선들(211, 221)과 동일한 제 1 금속 물질을 포함할 수 있다. 제 1 금속 물질은 예를 들어, 텅스텐, 티타늄, 및 탄탈륨과 같은 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다.
제 3 배선들(351)이 제 3 층간 절연막(310) 상에 배치될 수 있으며, 제 3 콘택 플러그(CP3)를 통해 제 2 배선들(221) 중 적어도 하나와 연결될 수 있다. 제 3 배선들(351) 중 하나는 제 4 콘택 플러그(CP4)를 통해 제 2 상부 패드 전극(237b)에 연결될 수 있다. 제 3 배선들(241) 중 일부는 일 방향으로 연장되는 라인 형태를 가질 수 있으며, 상부 콘택 플러그(TCP)를 통해 중간 패드 전극(237)에 접속될 수 있다.
실시예들에 따르면, 제 3 층간 절연막(310)의 상면보다 위에 배치되는 제 3 및 제 4 배선들(351, 361)은 제 3 층간 절연막(310)의 상면보다 아래에 제공되는 제 1 및 제 2 배선들(211, 221)과 다른 제 2 금속 물질을 포함할 수 있다. 제 2 금속 물질은 제 1 금속 물질보다 비저항이 작을 수 있다. 제 2 금속 물질은, 예를 들어, 구리 또는 구리 합금을 포함할 수 있다.
제 3 배선들(351)은 중 일부는 복수 개의 픽셀 영역들(PR)을 가로지르며, 전원 전압 및 캐패시터 전압이 인가되는 전원 라인들을 포함할 수 있다. 이러한 제 3 배선들(351)은 비저항이 작은 제 2 금속 물질로 형성되므로, 신호 지연을 줄일 수 있다. 제 4 층간 절연막(320) 상에 제 4 배선들(361)을 덮는 제 5 층간 절연막(330)이 배치될 수 있다. 제 5 층간 절연막(330) 상에 제 5 배선(371)이 배치될 수 있다. 제 5 배선(371)은 각 픽셀 영역(PR)을 덮는 플레이트 형태일 수 있다. 제 5 층간 절연막(330) 상에 제 5 배선(371)을 덮는 제 6 층간 절연막(340)이 배치될 수 있다.
나아가, 평탄 절연막(510)이 반도체 기판(101)의 제 2 면(101b)을 덮을 수 있다. 평탄 절연막(510)은 반도체 기판(101)과 다른 굴절률을 갖는 절연 물질로 이루어질 수 있다. 차광 패턴(515)은 차광 영역(R2)에서 평탄 절연막(510) 상에 배치될 수 있다. 차광 패턴(515)은 반도체 기판(101)의 제 2 면(101b)으로 입사되는 빛을 반사 및 차단시킬 수 있다. 즉, 차광 패턴(515)에 의해 각 픽셀 영역(PR)의 차광 영역(R2)으로 입사되는 빛이 차단하여, 차광 패턴(515)은 차광 영역(R2)의 반도체 기판(101)에서 광전하들이 발생되는 것을 방지할 수 있으며, 차광 영역(R2)에서 반도체 기판(101)의 제 1 면(101a) 상에 형성된 샘플링 회로들로 빛이 입사되는 것을 차단할 수 있다. 차광 패턴(515)은 예를 들어, 텅스텐 또는 알루미늄과 같은 금속 물질로 이루어질 수 있다. 차광 영역(R2)의 평탄 절연막(510) 상에 차광 패턴(515)을 덮는 버퍼 절연막(517)이 배치될 수 있다.
광 필터층(520)은 수광 영역(R1)에서 반도체 기판(101)의 제 2 면(101b) 상에 배치될 수 있다. 광 필터층(520)은 외부에서 입사된 빛에서 특정 파장 대역의 빛을 투과시킬 수 있다. 광 필터층(520)은 컬러 필터들 및/또는 적외선 필터를 포함할 수 있다.
광 필터층(520) 상에 광전 변환 영역들(111)에 각각 대응하는 마이크로 렌즈들(ML)이 배치될 수 있다. 마이크로 렌즈들(ML)은 서로 교차하는 제 1 및 제 2 방향들(D1, D2)을 따라 2차원적으로 배열될 수 있다. 마이크로 렌즈들(ML)은 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있다.
도 7 내지 도 11는 본 발명의 다양한 실시예들에 따른 이미지 센서의 단면도들이다. 설명의 간략함을 위해 앞서 설명된 실시예들과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성요소에 대한 설명은 생략한다.
도 7을 참조하면, 반도체 기판(101)의 각 픽셀 영역(PR) 상에 하부 패드 전극(222), 제 1 및 제 2 중간 패드 전극들(237, 247), 및 상부 패드 전극(257)이 수직적으로 적층될 수 있다. 하부 캐패시터 구조체(LC)가 하부 패드 전극(222)과 제 1 중간 패드 전극(237) 사이에 제공될 수 있으며, 중간 캐패시터 구조체(MC)가 제 1 및 제 2 중간 패드 전극들(237, 247) 사이에 제공될 수 있다. 또한, 상부 캐패시터 구조체(UC)가 제 2 중간 패드 전극(247)과 상부 패드 전극(257) 사이에 제공될 수 있다.
하부, 중간, 및 상부 캐패시터 구조체들(LC, MC, UC) 각각은 복수 개의 스토리지 전극들(231, 241, 251), 유전막 패턴(233, 243, 253), 및 플레이트 전극(235, 245, 255)을 포함할 수 있다. 하부 패드 전극(222), 제 1 및 제 2 중간 패드 전극들(237, 247), 상부 패드 전극(257), 및 하부, 중간, 및 상부 캐패시터 구조체들(LC, MC, UC)은 도 3a를 참조하여 설명한 제 1 및 제 2 캐패시터들(C1, C2) 중 어느 하나를 구성할 수 있다.
실시예에 따르면, 하부 콘택 플러그(BCP)가 하부 패드 전극(222)과 제 2 중간 패드 전극(247)을 전기적으로 연결할 수 있으며, 상부 콘택 플러그(TCP)가 제 1 중간 패드 전극(237)과 상부 패드 전극(257)을 전기적으로 연결할 수 있다. 즉, 하부 캐패시터 구조체(LC)의 스토리지 전극들(231), 중간 캐패시터 구조체(MC)의 플레이트 전극(245), 및 상부 캐패시터 구조체(UC)의 스토리지 전극들(251)이 전기적으로 연결될 수 있다. 또한, 하부 캐패시터 구조체LC1)의 플레이트 전극(235), 중간 캐패시터 구조체(MC)은 스토리지 전극들(241), 및 상부 캐패시터 구조체(UC)의 플레이트 전극(245)이 전기적으로 연결될 수 있다.
도 7에 도시된 실시예에서, 3개의 캐패시터 구조체들(LC, MC, UC)이 적층되는 것으로 설명하였으나, 다른 실시예들에서, 캐패시터 구조체들의 적층 수는 3층 이상일 수 있으며, 캐패시터 구조체들 사이에 각각 패드 전극들이 제공될 수 있다. 여기서, 홀수 번째 패드 전극들 간에 전기적으로 연결될 수 있으며, 짝수 번째 패드 전극들 간에 전기적으로 연결될 수 있다. 이와 같이, 캐패시터 구조체의 적층 수를 증가시키면서, 캐패시터 구조체들을 전기적으로 병렬 연결함으로써, 제 1 또는 제 2 캐패시터(도 3a의 C1, C2의 저장 용량을 증가시킬 수 있다.
도 8를 참조하면, 하부 및 상부 캐패시터 구조체들(LC, UC) 각각은 스토리지 전극들(231a 241a), 유전막 패턴(233, 243), 및 플레이트 전극(235, 245a)을 포함할 수 있다.
하부 캐패시터 구조체(LC)에서 하부 스토리지 전극들(231a)의 폭(W1)은 상부 캐패시터 구조체(UC)에서 상부 스토리지 전극들(241a)의 폭(W2)과 다를 수 있다. 일 예로, 하부 스토리지 전극들(231a)의 폭(W1)이 상부 스토리지 전극들(241a)의 폭(W2)보다 작을 수 있다. 다른 예로, 인접하는 하부 스토리지 전극들(231a) 간의 간격은 인접하는 상부 스토리지 전극들(241a) 간의 간격과 다를 수도 있다. 또 다른 예로, 하부 스토리지 전극들(231a)의 높이는 상부 스토리지 전극들(241a)의 높이와 다를 수도 있다.
도 9을 참조하면, 하부 및 상부 캐패시터 구조체들(LC, UC) 각각은 스토리지 전극들(231a 241a), 유전막 패턴(233, 243), 및 플레이트 전극(235, 245a)을 포함할 수 있다.
하부 및 상부 스토리지 전극들(231a, 241a)은 기둥(pillar) 형태를 가질 수 있다. 하부 및 상부 스토리지 전극들(231a 241a)의 폭 또는 높이가 서로 동일하거나 다를 수 있다. 기둥 형태의 하부 및 상부 스토리지 전극들(231a, 241a)은, 앞서 설명한 것처럼, 지그재그(zigzag) 또는 벌집(honeycomb) 형태로 배열될 수 있다.
하부 및 상부 유전막 패턴들(233, 243)은 하부 및 상부 스토리지 전극들(231a, 241a)의 외벽들을 균일한 두께로 덮을 수 있다. 하부 유전막 패턴(233)은 하부 스토리지 전극들(231a) 사이에서 하부 패드 전극(222a)을 덮을 수 있다. 상부 유전막 패턴(243)은 상부 스토리지 전극들(241a) 사이에서 중간 패드 전극(237)을 덮을 수 있다.
하부 플레이트 전극(235)은 하부 유전막 패턴(233) 상에서 복수 개의 하부 스토리지 전극들(231a)을 덮을 수 있으며, 하부 스토리지 전극들(231a) 사이를 채울 수 있다. 상부 플레이트 전극(245a)은 상부 유전막 패턴(243) 상에서 복수 개의 상부 스토리지 전극들(241a)을 덮을 수 있으며, 상부 스토리지 전극들(241a) 사이를 채울 수 있다.
도 9에서, 하부 및 상부 스토리지 전극들(231a, 241a)이 모두 기둥(pillar) 형태를 갖는 것으로 설명하였으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 하부 및 상부 스토리지 전극들(231a, 241a) 중 하나는 기둥 형태를 가질 수 있으며, 다른 하나는 도 6a를 참조하여 설명한 것처럼 실린더 형태를 가질 수도 있다.
도 10을 참조하면, 이미지 센서는 집적 회로층(200)과 전하 저장층(300) 사이의 하부 블록킹 절연막(BLK1) 및 전하 저장층(300)과 배선층(400) 사이의 상부 블록킹 절연막(BLK2)을 더 포함할 수 있다. 하부 및 상부 블록킹 절연막들(BLK1, BLK2)은 예를 들어, SiN, SiON, SiC, SiCN막, SiOCH막, SiOC막 및 SiOF막과 같은 절연 물질을 포함할 수 있다.
하부 및 상부 블록킹 절연막들(BLK1, BLK2)은 이미지 센서의 제조시 수행되는 수소(H2) 또는 중수소(deuterium) 어닐링 공정에서 하부 및 상부 캐패시터 구조체들(LC1, UC1)로 수소 또는 중수소가 침투하는 것을 방지할 수 있다. 이에 따라, 하부 및 상부 캐패시터 구조체들(LC1, UC1)에서, 유전막 패턴(233, 243)과 스토리지 전극들(231a, 241a) 또는 플레이트 전극들(235, 245) 사이의 계면이 열화되는 것을 방지할 수 있다.
도 11를 참조하면, 식각 정지막(ESL)이 중간 패드 전극(237)의 상면에 배치될 수 있다. 식각 정지막(ESL)은 상부 몰드 절연막(240)에 대해 식각 선택성을 갖는 절연막을 포함할 수 있다. 상부 몰드 절연막(240)이 실리콘 산화물로 형성될 경우, 식각 정지막(ESL)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
실시예들에서, 상부 캐패시터 구조체(UC1)의 상부 스토리지 전극들(241a)은 식각 정지막(ESL)을 관통하여 중간 패드 전극(237)과 연결될 수 있다. 상부 스토리지 전극들(241a)의 하부 부분들은 중간 패드 전극(237) 내에 위치할 수 있다. 즉, 상부 스토리지 전극들(241a)의 바닥면들이 중간 패드 전극(237)의 상면보다 낮을 수 있다.
도 12을 참조하면, 본 발명의 실시예들에 따른 이미지 센서는 하부 전자 소자(EC1) 및 상부 전자 소자(EC2)를 포함할 수 있다.
하부 전자 소자(EC1)는 광전 변환층(100-1), 집적 회로층(200), 제 1 전하 저장층(300-1), 하부 배선층(400-1), 및 광 투과층(500)을 포함할 수 있다. 하부 전자 소자(EC1)의 광전 변환층(100-1) 및 집적 회로층(200)은, 앞서 도 6a및 도 6b를 참조하여 설명한 광전 변환층(100) 및 집적 회로층(200)과 실질적으로 동일할 수 있으며, 이에 대한 설명은 생략하기로 한다.
제 1 전하 저장층(300-1)은 제 1 몰드층(230) 및 제 1 패드 전극(222)과 제 2 패드 전극(237) 사이의 하부 캐패시터 구조체(LC)를 포함할 수 있다. 제 1 하부 콘택 플러그(BCPa)가 제 1 패드 전극(222)에 접속될 수 있으며, 제 1 상부 콘택 플러그(TCPa)가 제 2 패드 전극(237)에 접속될 수 있다. 이 실시예에서, 제 1 패드 전극(222), 제 2 패드 전극(237), 및 하부 캐패시터 구조체(LC)는, 도 6a및 도 6b를 참조하여 설명된 하부 패드 전극, 중간 패드 전극, 및 하부 캐패시터 구조체와 실질적으로 동일할 수 있으며, 이에 대한 설명은 생략하기로 한다.
하부 배선층(400-1)은 제 1 층간 절연막들(310, 320, 330) 및 제 1 층간 절연막들(310, 320, 330) 내의 하부 도전 라인들(LCL)을 포함할 수 있다. 또한, 하부 배선층(400-1)은 하부 도전 라인들(LCL)과 전기적으로 연결된 하부 도전 패드들(PAD1)을 포함할 수 있다.
상부 전자 소자(EC2)는 반도체 소자층(100-2), 제 2 전하 저장층(300-2), 및 상부 배선층(400-2)을 포함할 수 있다.
반도체 소자층(100-2)은 상부 반도체 기판(601), 상부 반도체 기판(601) 상에 형성된 트랜지스터들(TR) 및 트랜지스터들(TR)과 연결되는 도전 라인들(711)을 포함할 수 있다. 일 예로, 반도체 소자층(100-2)은 데이터를 연산 및 처리하는 로직 소자들을 포함할 수 있다. 다른 예로, 반도체 소자층(100-2)은 데이터를 저장하는 메모리 소자들을 포함할 수도 있다. 상부 반도체 기판(601) 상에 트랜지스터들(TR)을 덮는 하부 층간 절연막들(710, 720)이 적층될 수 있다.
제 2 전하 저장층(300-2)은 제 2 몰드층(730) 및 제 3 패드 전극(722)과 제 4 패드 전극(737) 사이의 상부 캐패시터 구조체(UC)를 포함할 수 있다. 제 2 하부 콘택 플러그(BCPb)가 제 3 패드 전극(722)에 접속될 수 있으며, 제 2 상부 콘택 플러그(TCPb)가 제 4 패드 전극(737)에 접속될 수 있다. 상부 캐패시터 구조체(UC)는, 도 6a를 참조하여 설명한 것처럼, 스토리지 전극들(731), 유전막 패턴(733), 및 플레이트 전극(735)을 포함할 수 있다.
상부 배선층(400-2)은 제 2 층간 절연막들(810, 820, 830) 및 제 2 층간 절연막들(810, 820, 830) 내의 상부 도전 라인들(UCL)을 포함할 수 있다. 또한, 상부 배선층(400-2)은 상부 도전 라인들(UCL)과 전기적으로 연결된 상부 도전 패드들(PAD1)을 포함할 수 있다.
상부 도전 패드들(PAD2)은 하부 도전 패드들(PAD1)에 대응하여 배치될 수 있다. 상부 도전 패드들(PAD2)의 배열 및 크기는 하부 도전 패드들(PAD1)의 배열 및 크기와 실질적으로 동일할 수 있다. 상부 전자 소자(EC2)의 상부 도전 패드들(PAD2)은 하부 전자 소자(EC1)의 하부 도전 패드들(PAD1)과 직접 연결될 수 있다. 즉, 하부 및 상부 도전 패드들(PAD1, PAD2))이 서로 접하도록 하부 및 상부 전자 소자들(EC1, EC2)이 접합될 수 있다. 하부 및 상부 도전 패드들(PAD1, PAD2)은 금속, 예를 들어, 구리(Cu), 니켈(Ni), 코발트(Co), 텅스텐(W), 티타늄(Ti), 주석(Sn) 또는 이들의 합금을 포함할 수 있다.
실시예들에서, 제 1 및 제 3 패드 전극들(222, 732)은 제 1 및 제 2 하부 콘택 플러그들(BCPa, BCPb) 및 하부 및 상부 도전 패드들(PAD1, PAD2)을 통해 전기적으로 연결될 수 있다. 제 2 및 제 4 패드 전극들(237, 737)은 제 1 및 제 2 상부 콘택 플러그들(TCPa, TCPb) 및 하부 및 상부 도전 패드들(PAD1, PAD2)을 통해 전기적으로 연결될 수 있다.
도 13 내지 도 16은 본 발명의 실시예들에 따른 이미지 센서의 단면도들이다. 설명의 간략함을 위해 앞서 도 12을 참조하여 설명된 실시예들과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성요소에 대한 설명은 생략한다.
도 13를 참조하면, 하부 전자 소자(EC1)의 하부 배선층(400-1)은 최상층에서 하부 휨(warpage) 조절막(WCL1)을 포함할 수 있으며, 상부 전자 소자(EC2)의 상부 배선층(400-2)은 최상층에서 상부 휨 조절막(WCL2)을 포함할 수 있다.
하부 및 상부 휨 조절막들(WCL1, WCL2)이 서로 접하도록 하부 및 상부 전자 소자들(EC1, EC2)이 접합될 수 있다. 하부 및 상부 휨 조절막들(WCL1, WCL2)은 인장력 또는 압축력을 갖는 절연 물질로 이루어질 수 있다. 일 예로, 하부 휨 조절막(WCL1)은 인장력을 갖는 절연 물질로 이루어지고, 상부 휨 조절막(WCL2)은 압축력을 갖는 절연 물질로 이루어질 수 있다. 다른 예로, 하부 및 상부 휨 조절막들(WCL1, WCL2)은 동일한 물질을 포함하되 두께가 다를 수 있다. 하부 및 상부 휨 조절막들(WCL1, WCL2)은, 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 14를 참조하면, 하부 캐패시터 구조체(LC)의 하부 스토리지 전극들(131)의 형태는 상부 캐패시터 구조체(UC)의 상부 스토리지 전극들(731)의 형태와 다를 수 있다. 일 예로, 하부 스토리지 전극들(231)은 실린더 형태를 가질 수 있으며, 상부 스토리지 전극들(731)은 기둥 형태를 가질 수 있다.
도 15을 참조하면, 하부 캐패시터 구조체(LC)의 하부 스토리지 전극들(231)의 개수와 상부 캐패시터 구조체(UC)의 상부 스토리지 전극들(731)의 개수가 다를 수 있다. 이에 따라, 하부 캐패시터 구조체(LC)의 저장 용량과 상부 캐패시터 구조체(UC)의 저장 용량이 다를 수 있다.
도 16을 참조하면, 하부 전자 소자(EC1)의 제 1 패드 전극(222)과 상부 전자 소자(UC)의 제 3 패드 전극(722)이 관통 플러그(TSV)를 통해 전기적으로 연결될 수 있다. 일 예로, 관통 도전 플러그(TSV)는 하부 반도체 기판(101)의 제 2 면(101b)으로부터 상부 전자 소자(EC2)의 제 3 패드 전극(722)으로 수직적으로 연장될 수 있다. 관통 도전 플러그(TSV)는 하부 반도체 기판(101), 하부 몰드 절연막(230), 상부 몰드 절연막(730)을 관통할 수 있으며, 제 1 패드 전극(222) 및 제 3 패드 전극(722)과 직접 접촉할 수 있다. 즉, 관통 도전 플러그(TSV)는 제 1 및 제 3 패드 전극들(222, 722)에 전기적으로 공통 연결될 수 있다. 관통 도전 플러그(TSV)는 하부 반도체 기판(101)의 제 2 면(101b)에 제공된 도전 패드(325)와 연결될 수 있다.
도 17 및 도 18는 본 발명의 실시예들에 따른 이미지 센서의 단면도들이다.
도 17을 참조하면, 광전 변환층(100)은 픽셀 분리 구조체(103)에 의해 정의된 제 1 및 제 2 픽셀 영역들(PR1, PR2)을 포함할 수 있다. 제 1 및 제 2 픽셀 영역들(PR1, PR2)은 일 방향을 따라 번갈아 배열될 수 있다. 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각은, 앞서 도 5, 도 6a, 및 도 6b를 참조하여 설명된 픽셀 영역(PR)에서 구조와 실질적으로 동일할 수 있다.
제 1 및 제 2 전하 저장층들(300-1, 300-2)이 집적 회로층(200) 상에 차례로 적층될 수 있다. 제 1 및 제 2 전하 저장층들(300-1, 300-2) 사이에 중간 절연막(260)이 제공될 수 있다.
제 1 전하 저장층(300-1)은 제 1 패드 전극들(222), 제 2 패드 전극들(237), 및 제 1 및 제 2 패드 전극들(222, 237) 사이에 각각 배치되는 하부 캐패시터 구조체들(LC)을 포함할 수 있다. 실시예에서, 제 1 및 제 2 패드 전극들(222, 237) 각각은 제 1 및 제 2 픽셀 영역들(PR1, PR2) 상에 배치될 수 있다. 다시 말해, 제 1 및 제 2 패드 전극들(222, 237) 각각은 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 광전 변환 영역들(111)의 일부들과 중첩될 수 있다. 하부 캐패시터 구조체들(LC) 각각은 하부 스토리지 전극들(231), 하부 유전막 패턴(233), 및 하부 플레이트 전극(235)을 포함할 수 있다. 하부 캐패시터 구조체들(LC)은 제 1 픽셀 영역들(PR1)의 트랜지스터들과 전기적으로 연결될 수 있다. 상세하게, 제 1 하부 콘택 플러그들(BCP1)을 통해 제 1 픽셀 영역(PR1)의 트랜지스터와 제 1 패드 전극(222)이 전기적으로 연결될 수 있다.
제 2 전하 저장층(300-2)은 제 3 패드 전극들(262), 제 4 패드 전극들(247), 및 제 3 및 제 4 패드 전극들(262, 247) 사이에 각각 배치되는 상부 캐패시터 구조체들(UC)을 포함할 수 있다. 상부 캐패시터 구조체들(UC) 각각은 인접하는 하부 캐패시터 구조체들(LC)과 일부 중첩되도록 배치될 수 있다. 하부 캐패시터 구조체들(LC) 각각은 상부 스토리지 전극들(241), 상부 유전막 패턴(243), 및 상부 플레이트 전극(245)을 포함할 수 있다. 상부 캐패시터 구조체들(UC)은 제 2 픽셀 영역들(PR2)의 트랜지스터들과 전기적으로 연결될 수 있다. 상세하게, 제 2 하부 콘택 플러그(BCP2)를 통해 제 2 픽셀 영역(PR2)의 트랜지스터와 제 3 패드 전극(362)이 전기적으로 연결될 수 있다. 일 예로, 제 2 하부 콘택 플러그들(BCP2) 각각은 서로 인접하는 하부 캐패시터 구조체들(LC) 사이에서 하부 몰드 절연막(230)을 관통할 수 있다.
배선층(400)이 제 2 전하 저장층(300-2) 상에 제공될 수 있다. 배선층(400)은 상부 몰드 절연막(240) 상에 수직적으로 적층된 층간 절연막들(310~340) 및 층간 절연막들(310~340) 사이의 배선들(351, 361, 371)을 포함할 수 있다.
제 1 상부 콘택 플러그들(TCP)이 제 3 층간 절연막(310) 및 상부 몰드 절연막(240)을 관통하여 제 2 패드 전극들(237)에 각각 접속될 수 있다. 제 1 상부 콘택 플러그들(TCP1) 각각은 서로 인접하는 상부 캐패시터 구조체들(UC) 사이에서 상부 몰드 절연막(240)을 관통할 수 있다. 제 2 상부 콘택 플러그들(TCP2)이 제 3 층간 절연막(310)을 관통하여 제 4 패드 전극들(247)에 각각 접속될 수 있다.
이 실시예에서, 제 1 및 제 2 전하 저장층들(300-1, 300-2)이 적층되는 것으로 설명하였으나, 본 발명은 이에 제한되지 않으며, 3개 및 4개 이상의 전하 저장층들이 제 1 및 제 2 전하 저장층들(300-1, 300-2)처럼 집적 회로층(200) 상에 적층될 수 있다.
도 18를 참조하면, 광전 변환층(100)은 픽셀 분리 구조체(103)에 의해 정의된 제 1 및 제 2 픽셀 영역들(PR1, PR2)을 포함할 수 있다. 제 1 및 제 2 픽셀 영역들(PR1, PR2)은 일 방향을 따라 번갈아 배열될 수 있다. 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각은, 앞서 도 5, 도 6a, 및 도 6b를 참조하여 설명된 픽셀 영역(PR)에서 구조와 실질적으로 동일하되, 제 1 픽셀 영역(PR1)의 면적과 제 2 픽셀 영역(PR2)의 면적이 서로 다를 수 있다. 다시 말해, 일 방향에서, 제 1 픽셀 영역(PR1)의 폭이 제 2 픽셀 영역(PR2)의 폭보다 작을 수 있다. 실시예들에 따르면, 제 1 픽셀 영역들(PR1)은 고조도 픽셀에 해당할 수 있으며, 제 2 픽셀 영역들(PR2)은 저조도 픽셀에 해당할 수 있다. 나아가, 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각에서, 반도체 기판(101) 내에 제 1 및 제 2 광전 변환 영역들(111a, 111b)이 제공될 수 있다. 여기서, 제 1 광전 변환 영역(111a)의 면적이 제 2 광전 변환 영역(111b)의 면적보다 작을 수 있다.
집적 회로층(200)이 반도체 기판(101)의 제 1 면(101a) 상에 배치될 수 있다. 집적 회로층(200)은 제 1 및 제 2 층간 절연막들(210, 220), 도 3a를 참조하여 설명된 트랜지스터들, 트랜지스터들과 전기적으로 연결된 제 1 콘택 플러그들(CP1, 제 1 배선들(211), 및 제 2 콘택 플러그들(CP2)을 포함할 수 있다.
전하 저장층(300)은 제 1 픽셀 영역들(PR1) 각각에 대응하는 제 1 픽셀 전하 저장부들 및 제 2 픽셀 영역들(PR2) 각각에 대응하는 제 2 픽셀 전하 저장부들 을 포함할 수 있다. 여기서, 제 1 픽셀 전하 저장부에서 전하 저장 용량은 제 2 픽셀 전하 저장부에서 전하 저장 용량보다 클 수 있다.
제 1 픽셀 전하 저장부들 각각은 제 1 하부 패드 전극(222)과 중간 패드 전극(237) 사이의 제 1 하부 캐패시터 구조체(LC1) 및 중간 패드 전극(237)과 제 1 상부 패드 전극(247) 사이의 상부 캐패시터 구조체(UC)를 포함할 수 있다. 여기서, 제 1 하부 캐패시터 구조체(LC1)와 상부 캐패시터 구조체(UC)는 전기적으로 병렬 연결될 수 있다. 제 1 하부 캐패시터 구조체(LC1)는 하부 몰드 절연막(230) 내에 제공되며, 제 1 하부 스토리지 전극들(231), 제 1 하부 유전막 패턴(233), 및 제 2 하부 플레이트 전극(235)을 포함할 수 있다. 상부 캐패시터 구조체(UC)는 상부 몰드 절연막(240) 내에 제공되며, 상부 스토리지 전극들(241), 상부 유전막 패턴(243), 및 상부 플레이트 전극(245)을 포함할 수 있다. 여기서, 제 1 하부 패드 전극(222a)과 제 1 상부 패드 전극(247)은 하부 콘택 플러그(BCP)를 통해 전기적으로 연결될 수 있다. 제 1 하부 패드 전극(222a)은 제 2 콘택 플러그(CP2)를 통해 제 1 픽셀 영역(PR2)의 트랜지스터들과 전기적으로 연결될 수 있다. 중간 패드 전극(237a)은 상부 콘택 플러그(TCP)를 통해 배선층(400)의 배선들과 전기적으로 연결될 수 있다.
제 2 픽셀 전하 저장부들 각각은 제 2 하부 패드 전극(222b)과 제 2 상부 패드 전극(237b) 사이의 제 2 하부 캐패시터 구조체(LC2)를 포함할 수 있다. 제 2 하부 캐패시터 구조체(LC2)는 제 2 하부 스토리지 전극들(231), 제 2 하부 유전막 패턴(233), 제 2 하부 플레이트 전극(235)을 포함할 수 있다. 제 2 하부 패드 전극(222b)은 제 2 콘택 플러그(CP2)를 통해 제 2 픽셀 영역(PR2)의 트랜지스터들과 전기적으로 연결될 수 있다. 제 2 상부 패드 전극(237b)은 제 2 상부 콘택 플러그(TCP2)를 통해 배선층(400)의 배선들(351)과 전기적으로 연결될 수 있다.
Claims (20)
- 반도체 기판 상에 차례로 적층된 제 1, 제 2, 및 제 3 패드 전극들;
상기 제 1 패드 전극과 상기 제 2 패드 전극 사이에 연결된 하부 캐패시터 구조체로서, 상기 하부 캐패시터 구조체는 제 1 하부 전극, 제 1 상부 전극, 및 제 1 하부 및 상부 전극들 사이의 제 1 유전막 패턴을 포함하는 것;
상기 제 2 패드 전극과 상기 제 3 패드 전극 사이에 연결된 상부 캐패시터 구조체로서, 상기 상부 캐패시터 구조체는 제 2 하부 전극, 제 2 상부 전극, 및 제 2 하부 및 상부 전극들 사이의 제 2 유전막 패턴을 포함하는 것; 및
상기 제 1 패드 전극과 상기 제 3 패드 전극을 연결하는 도전 플러그를 포함하는 이미지 센서. - 제 1 항에 있어서,
상기 제 1 패드 전극은 상기 제 1 하부 전극과 연결되며,
상기 제 3 패드 전극은 상기 제 2 상부 전극과 연결되고,
상기 제 2 패드 전극은 상기 제 1 상부 전극 및 상기 제 2 하부 전극과 연결되는 이미지 센서. - 제 1 항에 있어서,
상기 제 2 및 제 3 패드 전극들은 상기 제 1 및 제 2 상부 전극들과 다른 도전 물질을 포함하는 이미지 센서. - 제 1 항에 있어서,
상기 제 1 및 제 2 하부 전극들 각각은 바닥부 및 상기 바닥부로부터 수직으로 연장되어 빈 공간을 정의하는 측벽부를 포함하는 이미지 센서. - 제 1 항에 있어서,
상기 제 1 하부 전극의 폭은 상기 제 2 하부 전극의 폭과 다른 이미지 센서. - 제 1 항에 있어서,
상기 제 1 하부 전극은 바닥부 및 상기 바닥부로부터 수직으로 연장되어 빈 공간을 정의하는 측벽부를 포함하고,
상기 제 2 하부 전극은 수직적으로 연장된 기둥 형태를 갖는 이미지 센서. - 제 1 항에 있어서,
상기 반도체 기판 내에 제공된 광전 변환 영역을 더 포함하되,
상기 제 1, 제 2, 제 3 패드 전극들은 상기 광전 변환 영역과 중첩되는 이미지 센서. - 제 1 항에 있어서,
상기 반도체 기판과 상기 제 1 패드 전극 사이에 제공되며, 상기 반도체 기판 상에 집적된 트랜지스터들을 포함하는 집적 회로층을 더 포함하되,
상기 제 1 패드 전극은 상기 트랜지스터들과 전기적으로 연결되는 이미지 센서. - 제 1 항에 있어서,
상기 제 2 패드 전극의 상면을 덮는 식각 정지막을 더 포함하되,
상기 상부 캐패시터 구조체의 상기 제 2 하부 전극은 상기 식각 정지막을 관통하여 상기 제 2 패드 전극과 연결되는 이미지 센서. - 제 1 항에 있어서,
제 3 패드 전극 상에 배치되며, 상기 제 2 패드 전극과 연결되는 도전 라인을 더 포함하는 이미지 센서. - 제 1 항에 있어서,
상기 제 3 패드 전극과 수직적으로 이격된 상부 반도체 기판;
상기 제 2 패드 전극과 상기 제 3 패드 전극 사이에 제공된 제 4 패드 전극;
상기 제 1 패드 전극과 상기 제 2 패드 전극 사이의 하부 몰드 절연막; 및
상기 제 3 패드 전극과 상기 제 4 패드 전극 사이의 상부 몰드 절연막을 더 포함하되,
상기 하부 캐패시터 구조체는 상기 하부 몰드 절연막 내에 제공되고, 상기 상부 캐패시터 구조체는 상기 상부 몰드 절연막 내에 제공되며,
상기 4 패드 전극은 상기 제 2 패드 전극과 연결되는 이미지 센서. - 제 11 항에 있어서,
상기 제 2 패드 전극에 접속되는 제 1 도전 패드; 및
상기 제 4 패드 전극에 접속되는 제 2 도전 패드를 더 포함하되,
상기 제 1 및 제 2 도전 패드들이 서로 접합된 이미지 센서. - 제 11 항에 있어서,
상기 도전 플러그는 상기 반도체 기판, 상기 하부 몰드 절연막, 및 상기 상부 몰드 절연막을 관통하여 상기 제 1 및 제 3 패드 전극들에 공통으로 접촉하는 이미지 센서. - 반도체 기판 내에 배치되며, 복수 개의 픽셀 영역들을 정의하는 픽셀 분리 구조체;
상기 각 픽셀 영역에서 상기 반도체 기판 내에 제공된 광전 변환층;
상기 반도체 기판 상에 배치된 트랜지스터들; 및
상기 트랜지스터들과 전기적으로 연결되며, 상기 각 픽셀 영역에서 상기 광전 변환층과 중첩되는 제 1 및 제 2 캐패시터들을 포함하되,
상기 제 1 및 제 2 캐패시터들 각각은:
차례로 적층된 제 1, 제 2, 제 3 패드 전극들;
상기 제 1 및 제 2 패드 전극들 사이에 병렬로 연결된 하부 캐패시터들; 및
상기 제 2 및 제 3 패드 전극들 사이에 연결된 병렬로 연결된 상부 캐패시터들을 포함하는 이미지 센서. - 제 14 항에 있어서,
상기 제 1 및 제 2 캐패시터들의 상기 제 2 패드 전극들은 서로 공통으로 연결되는 이미지 센서. - 제 14 항에 있어서,
상기 제 1 및 제 2 캐패시터들을 덮는 층간 절연막 상에 배치되며 상기 트랜지스터들 및 상기 제 1 및 제 2 캐패시터와 연결되는 복수 개의 도전 라인들;
상기 제 1 캐패시터의 상기 제 1 패드 전극과 상기 트랜지스터들을 연결하는 제 1 콘택 플러그; 및
상기 제 2 캐패시터의 상기 제 3 패드 전극과 상기 도전 라인들 중 하나를 연결하는 제 2 콘택 플러그를 더 포함하는 이미지 센서. - 제 16 항에 있어서,
상기 제 1 및 제 2 콘택 플러그들은 제 1 금속 물질을 포함하고,
상기 도전 라인들은 상기 제 1 금속 물질보다 비저항이 작은 제 2 금속 물질을 포함하는 이미지 센서. - 제 14 항에 있어서,
상기 하부 캐패시터들은:
상기 제 1 패드 전극 상에 배치되는 복수 개의 하부 스토리지 전극들;
상기 하부 스토리지 전극들을 덮는 하부 유전막; 및
상기 하부 유전막 상의 하부 플레이트 전극을 포함하되,
상기 제 2 패드 전극은 상기 하부 플레이트 전극과 접촉하는 이미지 센서. - 제 14 항에 있어서,
상기 상부 캐패시터들은:
상기 제 2 패드 전극 상에 배치되는 복수 개의 상부 스토리지 전극들;
상기 상부 스토리지 전극들을 덮는 상부 유전막; 및
상기 상부 유전막 상의 상부 플레이트 전극을 포함하되,
상기 제 3 패드 전극은 상기 상부 플레이트 전극과 접촉하는 이미지 센서. - 제 14 항에 있어서,
상기 제 1 및 제 2 캐패시터들의 상기 제 1 패드 전극들 중 하나는 상기 트랜지스터들과 연결되는 이미지 센서.
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