JP2022045912A - イメージセンサ - Google Patents

イメージセンサ Download PDF

Info

Publication number
JP2022045912A
JP2022045912A JP2021143267A JP2021143267A JP2022045912A JP 2022045912 A JP2022045912 A JP 2022045912A JP 2021143267 A JP2021143267 A JP 2021143267A JP 2021143267 A JP2021143267 A JP 2021143267A JP 2022045912 A JP2022045912 A JP 2022045912A
Authority
JP
Japan
Prior art keywords
capacitor
electrode pad
image sensor
upper electrode
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021143267A
Other languages
English (en)
Inventor
杠 默 林
Kang Mook Lim
大 訓 金
Dae Hoon Kim
昇 埴 金
Seungsik Kim
智 娟 宋
Ji-Youn Song
在 勳 全
Jae Hoon Zeon
東 錫 趙
Dongseok Cho
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2022045912A publication Critical patent/JP2022045912A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H01L27/14605—Structural or functional details relating to the position of the pixel elements, e.g. smaller pixel elements in the center of the imager compared to pixel elements at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14638—Structures specially adapted for transferring the charges across the imager perpendicular to the imaging plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/50—Constructional details
    • H04N23/54—Mounting of pick-up tubes, electronic image sensors, deviation or focusing coils
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】集積度を向上させたイメージセンサを提供する。【解決手段】本発明の複数の単位ピクセルを含むイメージセンサは、互いに反対になる第１面及び第２面を含む基板と、基板内の光電変換層と、基板の第１面上の配線構造体と、複数の単位ピクセルの各々の配線構造体内の第１キャパシタと、複数の単位ピクセルの各々の配線構造体内の第１キャパシタから離隔する第２キャパシタと、複数の単位ピクセルの各々の縁に沿って配列された配線構造体内の複数のエッジビアと、第１キャパシタと第２キャパシタとの間に介在する配線構造体内の複数のセンタービアと、を有する。【選択図】図５

Description

本発明は、イメージセンサに関し、より詳細には、グローバルシャッタ（ｇｌｏｂａｌ ｓｈｕｔｔｅｒ）動作を行うことができるイメージセンサに関する。
イメージセンサ（ｉｍａｇｅ ｓｅｎｓｏｒ）は光学情報を電気信号に変換する半導体素子の一つである。このようなイメージセンサは電荷結合型（ＣＣＤ：Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサ及びシーモス型（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ－Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサを含む。
イメージセンサはパッケージ（ｐａｃｋａｇｅ）形態で構成されるが、この際のパッケージはイメージセンサを保護すると共にイメージセンサの受光面（ｐｈｏｔｏ ｒｅｃｅｉｖｉｎｇ ｓｕｒｆａｃｅ）又はセンシング領域（ｓｅｎｓｉｎｇ ａｒｅａ）に光が入射する構造で構成される。
最近では、イメージセンサに形成されるピクセルが向上した受光効率及び光感度（ｓｅｎｓｉｔｉｖｉｔｙ）を有するように半導体基板の裏面を介して入射光が照射される裏面照射型（ＢＳＩ；ｂａｃｋｓｉｄｅ ｉｌｌｕｍｉｎａｔｉｏｎ）イメージセンサが研究されている。
米国特許第９，６０９，２５０号明細書
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、集積度を向上させたイメージセンサを提供することにある。
上記目的を達成するためになされた本発明の一態様によるイメージセンサは、複数の単位ピクセルを含むイメージセンサであって、互いに反対になる第１面及び第２面を含む基板と、前記基板内の光電変換層と、前記基板の第１面上の配線構造体と、前記複数の単位ピクセルの各々の前記配線構造体内の第１キャパシタと、前記複数の単位ピクセルの各々の前記配線構造体内の前記第１キャパシタから離隔する第２キャパシタと、前記複数の単位ピクセルの各々の縁に沿って配列された前記配線構造体内の複数のエッジビアと、前記第１キャパシタと前記第２キャパシタとの間に介在する前記配線構造体内の複数のセンタービアと、を有する。
上記目的を達成するためになされた本発明の他の態様によるイメージセンサは、互いに反対になる第１面及び第２面を含む基板と、前記基板内の光電変換層と、前記基板の第１面上の第１層間絶縁膜と、前記第１層間絶縁膜上の互いに離隔する下部電極パッド及びセンター配線と、前記第１層間絶縁膜上の前記下部電極パッド及び前記センター配線を覆う第２層間絶縁膜と、前記第２層間絶縁膜上の互いに離隔する第１上部電極パッド及び第２上部電極パッドと、前記第２層間絶縁膜内の前記下部電極パッド及び前記第１上部電極パッドに接続された第１キャパシタと、前記第２層間絶縁膜内の前記下部電極パッド及び前記第２上部電極パッドに接続された第２キャパシタと、前記第１キャパシタと前記第２キャパシタとの間で前記第２層間絶縁膜を貫いて前記センター配線に接続されたセンタービアと、を有する。
上記目的を達成するためになされた本発明の更に他の態様によるイメージセンサは、複数の単位ピクセルを含むイメージセンサであって、互いに反対になる第１面及び第２面を含む基板と、前記基板内の光電変換層と、前記基板の第１面上の第１サンプリングトランジスタ及び第２サンプリングトランジスタと、前記基板の第１面上の前記第１サンプリングトランジスタ及び前記第２サンプリングトランジスタを覆う配線構造体と、前記複数の単位ピクセルの各々の前記配線構造体内の前記第１サンプリングトランジスタのソース／ドレイン領域に接続された第１キャパシタと、前記複数の単位ピクセルの各々の前記配線構造体内の前記第２サンプリングトランジスタのソース／ドレイン領域に接続された第２キャパシタと、前記複数の単位ピクセルの各々の縁に沿って配列された前記配線構造体内の複数のエッジビアと、前記第１キャパシタと前記第２キャパシタとの間に介在する前記配線構造体内の複数のセンタービアと、前記基板の第２面上に順に積層されたカラーフィルタ及びマイクロレンズと、を有する。
本発明のイメージセンサによれば、電極パッドの形状を変更しなくてもキャパシタ周辺のビアが効率的に配置され、集積度を向上させたイメージセンサを提供することができる。
一実施形態によるイメージ処理装置を説明するための例示的なブロック図である。 図１のイメージセンサを説明するための例示的なブロック図である。 図２のイメージセンサのアクティブピクセルセンサアレイを説明するための概略的なブロック図である。 一実施形態によるイメージセンサの単位ピクセルを説明するための多様な例示的な回路図である。 一実施形態によるイメージセンサの単位ピクセルを説明するための多様な例示的な回路図である。 一実施形態によるイメージセンサの単位ピクセルを説明するための多様な例示的な回路図である。 一実施形態によるイメージセンサの単位ピクセルを説明するための例示的なレイアウト図である。 図５のＡ－Ａに沿って切断した断面図である。 図６のＲ領域を説明するための拡大図である。 一実施形態によるイメージセンサの単位ピクセルを説明するための多様な断面図である。 一実施形態によるイメージセンサの単位ピクセルを説明するための多様な断面図である。 一実施形態によるイメージセンサの単位ピクセルを説明するための多様な例示的なレイアウト図である。 一実施形態によるイメージセンサの単位ピクセルを説明するための多様な例示的なレイアウト図である。 他の実施形態によるイメージセンサの単位ピクセルを説明するための例示的なレイアウト図である。 図１２のＢ－Ｂに沿って切断した断面図である。 更に他の実施形態によるイメージセンサの単位ピクセルを説明するための例示的なレイアウト図である。 図１４のＣ－Ｃに沿って切断した断面図である。 他の実施形態によるイメージセンサの単位ピクセルを説明するための多様な例示的な回路図である。 他の実施形態によるイメージセンサの単位ピクセルを説明するための多様な例示的な回路図である。
本明細書で、第１、第２などが多様な素子や構成要素を記述するために使われるが、これらの素子や構成要素はこれらの用語によって制限されないのは勿論である。これらの用語は単に一つの素子や構成要素を他の素子や構成要素と区別するために使用する。従って、以下で言及する第１素子や構成要素は本発明の技術的思想内で第２素子や構成要素であり得るのは勿論である。
以下、本発明のイメージセンサを実施するための形態の具体例を、図面を参照しながら詳細に説明する。
図１は、一実施形態によるイメージ処理装置を説明するための例示的なブロック図である。
図１を参照すると、本実施形態によるイメージ処理装置１０００は、イメージセンサ１１０、イメージ信号処理ユニット（ＩＰＳ：Ｉｍａｇｅ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１２０、表示装置１３０、及びストレージデバイス１４０を含む。
イメージ処理装置１０００はスマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）及びデジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）のように外部映像を取得する電子装置の一つを含む。
イメージセンサ１１０は外部から提供される光信号を電気的信号に変換する。イメージセンサ１１０は複数の単位ピクセルを含む。イメージセンサ１１０の単位ピクセルの各々は、例えば外部物体から反射する光を受信し、受信された光を電気的な映像信号又は写真信号に変換する。
イメージ信号処理ユニット１２０はイメージセンサ１１０から提供されるフレームデータＦＲ（例えば、映像信号又は写真信号）を信号処理して補正されたイメージデータＩＭＧを出力する。例えば、イメージ信号処理ユニット１２０は、受信されたフレームデータＦＲに対してカラーインタープリテーション（ｃｏｌｏｒ ｉｎｔｅｒｐｏｌａｔｉｏｎ）、カラー補正（ｃｏｌｏｒ ｃｏｒｒｅｃｔｉｏｎ）、ガンマ補正（ｇａｍｍａ ｃｏｒｒｅｃｔｉｏｎ）、カラー空間変換（ｃｏｌｏｒ ｓｐａｃｅ ｃｏｎｖｅｒｓｉｏｎ）、エッジ補正などのような信号処理動作を行ってイメージデータＩＭＧを生成する。
表示装置１３０はイメージ信号処理ユニット１２０から提供されるイメージデータＩＭＧをユーザーが確認できるように出力する。例えば、表示装置１３０は、液晶表示パネル（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ ｐａｎｅｌ）、有機発光表示パネル（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｓｐｌａｙ ｐａｎｅｌ）、電気泳動表示パネル（ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ ｄｉｓｐｌａｙ ｐａｎｅｌ）、エレクトロウェッティング表示パネル（ｅｌｅｃｔｒｏｗｅｔｔｉｎｇ ｄｉｓｐｌａｙ ｐａｎｅｌ）などのような多様な表示パネルのうちの少なくとも一つを含む。表示装置１３０は表示パネルを介してイメージデータＩＭＧを出力する。
ストレージデバイス１４０はイメージ信号処理ユニット１２０からのイメージデータＩＭＧを格納するように構成される。ストレージデバイス１４０は、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）などのような揮発性メモリ素子を含むか、又はＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ装置、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）などのような不揮発性メモリ素子を含む。
図２は、図１のイメージセンサを説明するための例示的なブロック図である。
図２を参照すると、本実施形態によるイメージセンサ１１０は、アクティブピクセルセンサアレイ（ＡＰＳ：ａｃｔｉｖｅ ｐｉｘｅｌ ｓｅｎｓｏｒ ａｒｒａｙ）１０、行デコーダ（Ｒｏｗ Ｄｅｃｏｄｅｒ）２０、行ドライバ（Ｒｏｗ Ｄｒｉｖｅｒ）３０、列デコーダ（Ｃｏｌｕｍｎ Ｃｅｃｏｄｅｒ）４０、タイミング発生器（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）５０、相関二重サンプラ（ＣＤＳ：ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｅｒ）６０、アナログデジタルコンバータ（ＡＤＣ：ａｎａｌｏｇ ｔｏ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）７０、及び入出力バッファ（Ｉ／Ｏ Ｂｕｆｆｅｒ）８０を含む。
アクティブピクセルセンサアレイ１０は、２次元的に配列された複数の単位ピクセルを含み、光信号を電気的信号に変換する。アクティブピクセルセンサアレイ１０は、行ドライバ３０からのピクセル選択信号、リセット信号、及び電荷伝送信号のような複数の駆動信号によって駆動される。また、アクティブピクセルセンサアレイ１０により変換された電気的信号は、相関二重サンプラ６０に提供される。
行ドライバ３０は行デコーダ２０でデコーディングされた結果によって複数の単位ピクセルを駆動するための多数の駆動信号をアクティブピクセルセンサアレイ１０に提供する。単位ピクセルが行列（ｍａｔｒｉｘ）形状に配列された場合、各行別に駆動信号が提供される。
タイミング発生器５０は行デコーダ２０及び列デコーダ４０にタイミング（ｔｉｍｉｎｇ）信号及び制御信号を提供する。
相関二重サンプラ（ＣＤＳ）６０はアクティブピクセルセンサアレイ１０で生成された電気的信号を受信して維持（ｈｏｌｄ）及びサンプリング（ｓａｍｐｌｉｎｇ）する。相関二重サンプラ６０は特定のノイズレベル（ｎｏｉｓｅ ｌｅｖｅｌ）と電気的信号による信号レベルとを二重にサンプリングして、雑音レベルと信号レベルとの差に該当する差レベルを出力する。
アナログデジタルコンバータ（ＡＤＣ）７０は相関二重サンプラ６０で出力された差レベルに該当するアナログ信号をデジタル信号に変換して出力する。
入出力バッファ８０はデジタル信号をラッチ（ｌａｔｃｈ）し、ラッチされた信号は列デコーダ４０でのデコーディング結果によって順次に映像信号処理部（図示せず）にデジタル信号として出力される。
図３は、図２のイメージセンサのアクティブピクセルセンサアレイを説明するための概略的なブロック図である。
図３を参照すると、本実施形態によるアクティブピクセルセンサアレイ１０は、複数の単位ピクセルＵＰ、複数の駆動信号線ＳＬ、及び出力線Ｖｏｕｔを含む。
単位ピクセルＵＰは複数の行及び複数の列に沿って２次元的に配列される。単位ピクセルＵＰの各々では光信号によって電気的信号が発生する。
単位ピクセルＵＰの各々は単位ピクセルＵＰの各々に連結される駆動信号線ＳＬを介して駆動される。駆動信号線ＳＬは同じ行に含まれる単位ピクセルＵＰが同時に駆動されるように行方向（水平方向）に延びる。一実施形態で、駆動信号線ＳＬは、伝送信号線、リセット信号線、第１サンプリング信号線、第２サンプリング信号線、フリーチャージ信号線、選択信号線を含む。伝送信号線、リセット信号線、選択信号線は同じ行の単位ピクセルＵＰに共通して連結される。
出力線Ｖｏｕｔは列方向（垂直方向）に延びる。出力線Ｖｏｕｔは同じ列に配列された単位ピクセルＵＰに共通して連結される。
単位ピクセルＵＰの各々は光電変換素子及びリードアウト（ｒｅａｄｏｕｔ）回路及びサンプリング回路を構成する複数のモス（ＭＯＳ）トランジスタを含む。
単位ピクセルＵＰの光電変換素子は外部から入射する光の量に比例して電荷（光電荷）を生成する。生成された電荷は電圧に変換されて格納される。本実施形態で、単位ピクセルＵＰの各々は電荷を生成する光電変換素子を含む。
単位ピクセルＵＰの各々は光電変換素子から生成された電荷をホールディング及びサンプリングするサンプリング回路を含むため、本実施形態によるイメージセンサはグローバルシャッタ（ｇｌｏｂａｌ ｓｈｕｔｔｅｒ）動作を行う。即ち、本実施形態によるイメージセンサの動作時に、全ての単位ピクセルＵＰは外部から提供される光信号に同時に露出し、単位ピクセルＵＰの各々に電荷が同時に格納される。本実施形態で、格納された電荷によるピクセル信号は行別に順次出力される。
図４ａ～図４ｃは、一実施形態によるイメージセンサの単位ピクセルを説明するための多様な例示的な回路図である。
図１～図４ａを参照すると、本実施形態によるイメージセンサの単位ピクセル（例えば、図３のＵＰ）の各々は、光電変換素子ＰＤ、トランスファートランジスタＴＸ、リセットトランジスタＲＸ、第１ソースフォロワトランジスタＳＦ１、フリーチャージトランジスタＰＣ、第１サンプリングトランジスタＳＭＰ１、第２サンプリングトランジスタＳＭＰ２、第２ソースフォロワトランジスタＳＦ２、選択トランジスタＳＥＬ、第１キャパシタＣ１、及び第２キャパシタＣ２を含む。
光電変換素子ＰＤは外部から入射する光の量に比例して電荷（光電荷）を生成して蓄積する。光電変換素子ＰＤは、例えばフォトダイオード（ｐｈｏｔｏ ｄｉｏｄｅ）、フォトトランジスタ（ｐｈｏｔｏ ｔｒａｎｓｉｓｔｏｒ）、フォトゲート（ｐｈｏｔｏ ｇａｔｅ）、埋め込みフォトダイオード（Ｐｉｎｎｅｄ Ｐｈｏｔｏ Ｄｉｏｄｅ；ＰＰＤ）、及びこれらの組み合わせのうちの少なくとも一つを含むが、これに制限されるものではない。
トランスファートランジスタＴＸは光電変換素子ＰＤとフローティングディフュージョン領域（ＦＤ：Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ ｒｅｇｉｏｎ）との間に連結される。トランスファートランジスタＴＸはそのゲート電極（トランスファーゲート電極）に入力される伝送信号によって制御される。トランスファートランジスタＴＸがターンオン（ｔｕｒｎ－ｏｎ）されると、光電変換素子ＰＤに蓄積された電荷はフローティングディフュージョン領域ＦＤに伝送される。
フローティングディフュージョン領域ＦＤは光電変換素子ＰＤで生成された電荷の提供を受けてこれを累積的に格納する。フローティングディフュージョン領域ＦＤに蓄積された電荷の量に応じて、第１ソースフォロワトランジスタＳＦ１のゲート電極の電位が変わる。
リセットトランジスタＲＸはフローティングディフュージョン領域ＦＤに蓄積された電荷を周期的にリセットする。リセットトランジスタＲＸはそのゲート電極（リセットゲート電極）に入力されるリセット信号によって制御される。リセットトランジスタＲＸのソースはフローティングディフュージョン領域ＦＤに連結される。リセット信号によってリセットトランジスタＲＸがターンオンされると、リセットトランジスタＲＸのドレインに提供される所定の電気的ポテンシャル（例えば、第２電源電圧Ｖｐｉｘ２）がフローティングディフュージョン領域ＦＤに伝達される。そのため、リセットトランジスタＲＸがターンオンされると、フローティングディフュージョン領域ＦＤに蓄積された光電荷が排出されてフローティングディフュージョン領域ＦＤがリセットされる。
第１ソースフォロワトランジスタＳＦ１のゲート電極（第１ソースフォロワゲート電極）はフローティングディフュージョン領域ＦＤに連結される。第１ソースフォロワトランジスタＳＦ１はフローティングディフュージョン領域ＦＤの電位変化を増幅してソース／ドレイン電流を発生させるソースフォロワバッファアンプ（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）である。第１ソースフォロワトランジスタＳＦ１のドレインは電源電圧（例えば、第１電源電圧Ｖｐｉｘ１）に連結され、第１ソースフォロワトランジスタＳＦ１のソースはノードｎｄに連結される。
本実施形態で、第１サンプリングトランジスタＳＭＰ１は第１ソースフォロワトランジスタＳＦ１のソース（又はノードｎｄ）と第１キャパシタＣ１との間に連結される。第１キャパシタＣ１は第１サンプリングトランジスタＳＭＰ１に連結される。例えば、第１キャパシタＣ１の第１電極は第１サンプリングトランジスタＳＭＰ１に連結され、第１キャパシタＣ１の第２電極には所定の電気的ポテンシャル（例えば、第２電源電圧Ｖｐｉｘ２）が印加される。第１サンプリングトランジスタＳＭＰ１はそのゲート電極（第１サンプリングゲート電極）に入力される第１サンプリング信号によって制御される。第１サンプリングトランジスタＳＭＰ１がターンオンされると、第１キャパシタＣ１はノードｎｄの電気的信号をサンプリングする。
本実施形態で、第２サンプリングトランジスタＳＭＰ２は第１ソースフォロワトランジスタＳＦ１のソース（又はノードｎｄ）と第２キャパシタＣ２との間に連結される。第２キャパシタＣ２は第２サンプリングトランジスタＳＭＰ２に連結される。例えば、第２キャパシタＣ２の第１電極は第２サンプリングトランジスタＳＭＰ２に連結され、第２キャパシタＣ２の第２電極には所定の電気的ポテンシャル（例えば、第２電源電圧Ｖｐｉｘ２）が印加される。第２サンプリングトランジスタＳＭＰ２はそのゲート電極（第２サンプリングゲート電極）に入力される第２サンプリング信号によって制御される。第２サンプリングトランジスタＳＭＰ２がターンオンされると、第２キャパシタＣ２はノードｎｄの電気的信号をサンプリングする。
第２ソースフォロワトランジスタＳＦ２のゲート電極（第２ソースフォロワゲート電極）はノードｎｄに連結される。第２ソースフォロワトランジスタＳＦ２はノードｎｄの電位変化を増幅してソース／ドレイン電流を発生させるソースフォロワバッファアンプ（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）である。第２ソースフォロワトランジスタＳＦ２のドレインは電源電圧（例えば、第２電源電圧Ｖｐｉｘ２）に連結され、第２ソースフォロワトランジスタＳＦ２のソースは選択トランジスタＳＥＬのドレインに連結される。
選択トランジスタＳＥＬは行単位で読み出す単位ピクセルを選択する。選択トランジスタＳＥＬはそのゲート電極（選択ゲート）に入力される選択信号によって制御される。選択トランジスタＳＥＬがターンオンされると、出力線Ｖｏｕｔにピクセル信号が出力される。
本実施形態によるイメージセンサの単位ピクセルの動作は、光電変換素子ＰＤ及びフローティングディフュージョン領域ＦＤをリセットさせるリセット段階、光電変換素子ＰＤに光電荷を蓄積する光蓄積段階、及び蓄積された光電荷をピクセル信号として出力するサンプリング段階を含む。サンプリング段階はノイズ信号のサンプリング段階とイメージ信号のサンプリング段階とを含む。
リセット段階で、リセットトランジスタＲＸ及びトランスファートランジスタＴＸがターンオンされる。そのため、フローティングディフュージョン領域ＦＤに電源電圧（例えば、第２電源電圧Ｖｐｉｘ２）が提供され、光電変換素子ＰＤ及びフローティングディフュージョン領域ＦＤの電荷が排出されてリセットされる。
リセット段階の後に、トランスファートランジスタＴＸがターンオフ（ｔｕｒｎ－ｏｆｆ）される。光蓄積段階で、ターンオフされたトランスファートランジスタＴＸが再びターンオンされるまで（即ち、光電変換時間の間）、光電変換素子ＰＤでは光電荷が生成されて蓄積される。
光蓄積段階の後に、フローティングディフュージョン領域ＦＤは電源電圧（例えば、第２電源電圧Ｖｐｉｘ２）にリセットされてノイズ信号を提供する。ここで、ノイズ信号はノイズ（ｎｏｉｓｅ）成分を含む。ノイズ成分を含むノイズ信号は第１ソースフォロワトランジスタＳＦ１により増幅される。
本実施形態によるノイズ信号のサンプリング段階で、第１サンプリングトランジスタＳＭＰ１がターンオンされ、第１キャパシタＣ１はノイズ成分を含む第１サンプリング信号をサンプリングする。
ノイズ信号のサンプリング段階の前に、第１キャパシタＣ１は前にサンプリングされた電圧を除去して第１ソースフォロワトランジスタＳＦ１が新たな電圧をサンプリングできるようにフリーチャージされる。このようなフリーチャージ動作はフリーチャージトランジスタＰＣにより行われる。ノイズ信号のサンプリング段階で、第２サンプリングトランジスタＳＭＰ２はターンオフされる。
ノイズ信号のサンプリング段階の後に、トランスファートランジスタＴＸが再びターンオンされる。イメージ信号は第１ソースフォロワトランジスタＳＦ１により増幅される。
本実施形態によるイメージ信号のサンプリング段階で、第１サンプリングトランジスタＳＭＰ１がターンオンされ、第２キャパシタＣ２はイメージ信号をサンプリングする。
イメージ信号サンプリング段階の前に、第２キャパシタＣ２は前にサンプリングされた電圧を除去して第１ソースフォロワトランジスタＳＦ１が新たな電圧をサンプリングできるようにフリーチャージされる。このようなフリーチャージ動作はフリーチャージトランジスタＰＣにより行われる。イメージ信号のサンプリング段階で、第１サンプリングトランジスタＳＭＰ１はターンオフされる。
本実施形態によるイメージセンサの単位ピクセル（例えば、図３のＵＰ）の各々は、相関二重サンプリング（ＣＤＳ：ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ）動作を行う。例えば、単位ピクセルＵＰの各々はノイズ信号及びイメージ信号を二重にサンプリングし、ノイズ信号と前記イメージ信号との差に該当する差レベルを出力線Ｖｏｕｔに出力する。これにより、ノイズ成分が除去されたピクセル信号が出力線Ｖｏｕｔに出力される。
図４ｂを参照すると、本実施形態によるイメージセンサは第１及び第２光電変換素子（ＰＤ１、ＰＤ２）及び第１及び第２トランスファートランジスタ（ＴＸ１、ＴＸ２）を含む。
第１トランスファートランジスタＴＸ１は第１光電変換素子ＰＤ１とフローティングディフュージョン領域ＦＤとの間に連結される。第２トランスファートランジスタＴＸ２は第２光電変換素子ＰＤ２とフローティングディフュージョン領域ＦＤとの間に連結される。第１及び第２トランスファートランジスタ（ＴＸ１、ＴＸ２）は伝送信号によって独立して制御される。本実施形態で、第１及び第２トランスファートランジスタ（ＴＸ１、ＴＸ２）はフローティングディフュージョン領域ＦＤを共有する。
第１及び第２光電変換素子（ＰＤ１、ＰＤ２）は互いに異なる単位ピクセルＵＰ内にそれぞれ配置されるか、又は一つの単位ピクセルＵＰ内に配置される。同様に、第１及び第２トランスファートランジスタ（ＴＸ１、ＴＸ２）は互いに異なる単位ピクセルＵＰ内にそれぞれ配置されるか、又は一つの単位ピクセルＵＰ内に配置される。
図４ｃを参照すると、本実施形態によるイメージセンサは第１～第４光電変換素子（ＰＤ１～ＰＤ４）及び第１～第４トランスファートランジスタ（ＴＸ１～ＴＸ４）を含む。
第３トランスファートランジスタＴＸ３は第３光電変換素子ＰＤ３とフローティングディフュージョン領域ＦＤとの間に連結される。第４トランスファートランジスタＴＸ４は第４光電変換素子ＰＤ４とフローティングディフュージョン領域ＦＤとの間に連結される。第１～第４トランスファートランジスタ（ＴＸ１～ＴＸ４）は伝送信号によって独立して制御される。本実施形態で、第１～第４トランスファートランジスタ（ＴＸ１～ＴＸ４）はフローティングディフュージョン領域ＦＤを共有する。
第１～第４光電変換素子（ＰＤ１～ＰＤ４）はそれぞれ異なる単位ピクセルＵＰ内にそれぞれ配置されるか、又は一つの単位ピクセルＵＰ内に配置される。同様に、第１～第４トランスファートランジスタ（ＴＸ１～ＴＸ４）はそれぞれ異なる単位ピクセルＵＰ内にそれぞれ配置されるか、又は一つの単位ピクセルＵＰ内に配置される。
図５は、一実施形態によるイメージセンサの単位ピクセルを説明するための例示的なレイアウト図である。図６は、図５のＡ－Ａに沿って切断した断面図である。図７は、図６のＲ領域を説明するための拡大図である。説明の便宜上、図１～図４ｃを用いて上述した内容に重複する部分は簡略に説明するか又は省略する。
図５～図７を参照すると、本実施形態によるイメージセンサの単位ピクセルＵＰの各々は、光電変換構造体１００、配線構造体２００、及び光透過構造体３００を含む。
光電変換構造体１００は、基板１０１、ピクセル分離パターン１０５、及び光電変換素子ＰＤを含む。
基板１０１は半導体基板である。例えば、基板１０１はバルクシリコン又はＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）である。基板１０１は、シリコン基板であるか、又は他の物質、例えばシリコンゲルマニウム、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素、若しくはアンチモン化ガリウムを含む。或いは、基板１０１はベース基板上にエピ層が形成されたものである。
基板１０１は互いに反対になる第１面１０１ａ及び第２面１０１ｂを含む。後述する実施形態で、第１面１０１ａは基板１０１の表面（ｆｒｏｎｔ ｓｉｄｅ）と称し、第２面１０１ｂは基板１０１の裏面（ｂａｃｋ ｓｉｄｅ）と称する。
本実施形態で、基板１０１の第１面１０１ａ上にトランジスタ（ＴＲ１～ＴＲ３）が配置される。トランジスタ（ＴＲ１～ＴＲ３）は図４ａに関する説明で上述したトランスファートランジスタＴＸ、リセットトランジスタＲＸ、第１ソースフォロワトランジスタＳＦ１、フリーチャージトランジスタＰＣ、第１サンプリングトランジスタＳＭＰ１、第２サンプリングトランジスタＳＭＰ２、第２ソースフォロワトランジスタＳＦ２、選択トランジスタＳＥＬなどのトランジスタのうちの少なくとも一部を含む。
それぞれのトランジスタ（ＴＲ１～ＴＲ３）はゲート電極ＧＥ及びソース／ドレイン領域１０２を含む。
ゲート電極ＧＥは基板１０１の第１面１０１ａ上に形成される。ゲート電極ＧＥはゲート誘電膜によって第１基板１０１から離隔される。ゲート電極ＧＥは基板１０１の第１面１０１ａに沿って延びることのみを示したが、これは例示的なものである。図面に示していないが、トランスファートランジスタＴＸのゲート電極ＧＥの少なくとも一部は垂直方向Ｚに延びて基板１０１内に埋め込まれる。ゲート電極ＧＥは、例えば不純物がドーピングされたポリシリコン、コバルトシリサイドなどの金属シリサイド、チタン窒化物などの金属窒化物、並びにタングステン、銅、及びアルミニウムなどの金属のうちの少なくとも一つを含むが、これに制限されるものではない。
ソース／ドレイン領域１０２はゲート電極ＧＥの両側の基板１０１内に形成される。ソース／ドレイン領域１０２は基板１０１内に不純物がドーピングされて形成される。例えば、ソース／ドレイン領域１０２はｐ型である基板１０１内にｎ型不純物がイオン注入されて形成される。
本実施形態で、基板１０１の第２面１０１ｂは光が入射する受光面である。即ち、本実施形態によるイメージセンサは裏面照射型（ＢＳＩ）イメージセンサである。
基板１０１には単位ピクセルＵＰが定義される。単位ピクセルＵＰは、例えば第１方向Ｘ及び第２方向Ｙを含む平面で２次元的に（例えば、行列形状に）配列される。
ピクセル分離パターン１０５は基板１０１内に形成される。ピクセル分離パターン１０５は、例えば基板１０１がパターニングされて形成された深いトレンチ（ｄｅｅｐ ｔｒｅｎｃｈ）内に絶縁物質が埋め込まれて形成される。
ピクセル分離パターン１０５は複数の単位ピクセルＵＰを定義する。例えば、ピクセル分離パターン１０５は平面的視点で格子形に形成されて単位ピクセルＵＰの各々をそれぞれ分離する。即ち、ピクセル分離パターン１０５は平面的視点でそれぞれの単位ピクセルＵＰを囲むように形成される。
単位ピクセルＵＰの各々は光電変換素子ＰＤを含む。光電変換素子ＰＤは基板１０１内に形成される。光電変換素子ＰＤは外部から入射する光の量に比例して電荷を生成する。
光電変換素子ＰＤは基板１０１内に不純物がドーピングされて形成される。例えば、光電変換素子ＰＤはｐ型である基板１０１内にｎ型不純物がイオン注入されて形成される。本実施形態で、光電変換素子ＰＤは基板１０１の表面（例えば、第１面１０１ａ又は第２面１０１ｂ）に直交する垂直方向Ｚにポテンシャル傾きを有する。例えば、光電変換素子ＰＤは複数の不純物領域が積層された形態である。
素子分離パターン１０７は基板１０１内に形成される。素子分離パターン１０７は、例えば基板１０１がパターニングされて形成された浅いトレンチ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ）内に絶縁物質が埋め込まれて形成される。本実施形態で、素子分離パターン１０７は基板１０１の第１面１０１ａから延びる。
素子分離パターン１０７はそれぞれの単位ピクセルＵＰ内で活性領域を定義する。例えば、素子分離パターン１０７はトランジスタ（ＴＲ１～ＴＲ３）をそれぞれ分離する。
配線構造体２００は基板１０１の第１面１０１ａ上に配置される。配線構造体２００はトランジスタ（ＴＲ１～ＴＲ３）を覆う。配線構造体２００は光電変換素子ＰＤに電気的に接続されるリードアウト回路及びサンプリング回路を含む。
例示的に、配線構造体２００は基板１０１の第１面１０１ａ上に順に積層された第１～第６層間絶縁膜（２１０、２２０、２３０、２４０、２５０、２６０）、第１配線２２２、第２配線（２３２、２３５ｃ）、下部電極パッド２３５、第１キャパシタＣ１、第２キャパシタＣ２、上部電極パッド（２４５ａ、２４５ｂ）、エッジビアＥＶ、センタービアＣＶ、第３配線２５２、及び第４配線２６２を含む。
第１層間絶縁膜２１０は基板１０１の第１面１０１ａ上に積層される。第１層間絶縁膜２１０はトランジスタ（ＴＲ１～ＴＲ３）を覆う。第１配線２２２は第１層間絶縁膜２１０上に配置される。第１配線２２２はコンタクト２１７を介してトランジスタ（ＴＲ１～ＴＲ３）に電気的に接続される。例えば、コンタクト２１７は第１層間絶縁膜２１０を貫いて第１配線２２２とトランジスタ（ＴＲ１～ＴＲ３）のゲート電極ＧＥ又はソース／ドレイン領域１０２とを連結する。
第２層間絶縁膜２２０は第１層間絶縁膜２１０上に積層される。第２層間絶縁膜２２０は第１配線２２２を覆う。第２配線（２３２、２３５ｃ）は第２層間絶縁膜２２０上に配置される。第２配線（２３２、２３５ｃ）は第１接続ビア２２７を介して第１配線２２２に電気的に接続される。例えば、第１接続ビア２２７は第２層間絶縁膜２２０を貫いて第２配線（２３２、２３５ｃ）と第１配線２２２とを連結する。
下部電極パッド２３５はそれぞれの単位ピクセルＵＰの配線構造体２００内に配置される。例示的に、下部電極パッド２３５は第２層間絶縁膜２２０上に形成される。下部電極パッド２３５は平板（ｐｌａｔｅ）形状を有する。例示的に、図５に示すように、下部電極パッド２３５は四角平板形状を有するが、これに制限されるものではない。
本実施形態で、下部電極パッド２３５に所定の電気的ポテンシャルが印加される。例えば、下部電極パッド２３５に図４ａの第２電源電圧Ｖｐｉｘ２が印加される。即ち、下部電極パッド２３５は図４ａの第１キャパシタＣ１の第２電極及び第２キャパシタＣ２の第２電極に対応する。
本実施形態で、下部電極パッド２３５は第２配線（２３２、２３５ｃ）と同一レベルに配置される。本明細書で、「同一レベルに配置」されるとは、基板１０１から同一の高さに配置されることを意味する。例えば、基板１０１の第１面１０１ａを基準として、下部電極パッド２３５及び第２配線（２３２、２３５ｃ）は同一の高さに配置される。本明細書で、「同一」とは、完全に同一であることだけでなく工程上のマージンなどにより発生する微細な差を含む意味である。
本実施形態で、下部電極パッド２３５は第２配線（２３２、２３５ｃ）と同一レベルで形成される。本明細書で、「同一レベルで形成」されるとは、同じ製造工程によって形成されることを意味する。例えば、下部電極パッド２３５は第２配線（２３２、２３５ｃ）と同じ物質構成を有する。
第１配線２２２、コンタクト２１７、第２配線（２３２、２３５ｃ）、第１接続ビア２２７、及び下部電極パッド２３５はそれぞれ第１導電物質を含む。第１導電物質は、例えばタングステン、チタン、及びタンタルなどの金属、チタン窒化物、タンタル窒化物、及びタングステン窒化物などの導電性金属窒化物、並びにこれらの組み合わせのうちの少なくとも一つを含むが、これらに制限されるものではない。
第３層間絶縁膜２３０は第２層間絶縁膜２２０上に積層される。第３層間絶縁膜２３０は第２配線（２３２、２３５ｃ）及び下部電極パッド２３５を覆う。
第１キャパシタＣ１及び第２キャパシタＣ２はそれぞれの単位ピクセルＵＰの下部電極パッド２３５上に配置される。例示的に、第１キャパシタＣ１及び第２キャパシタＣ２は第３層間絶縁膜２３０内に形成される。第１キャパシタＣ１及び第２キャパシタＣ２は下部電極パッド２３５に電気的に接続される。
第１キャパシタＣ１及び第２キャパシタＣ２はそれぞれの単位ピクセルＵＰ内で互いに離隔する。例えば、図５に示すように、第１キャパシタＣ１及び第２キャパシタＣ２は互いに離隔して第１方向Ｘに沿って配列される。
本実施形態で、複数の第１キャパシタＣ１及び複数の第２キャパシタＣ２が下部電極パッド２３５に接続される。隣接する第１キャパシタＣ１及び隣接する第２キャパシタＣ２は特定のパターン形状に配列される。例えば、図５に示すように、第１キャパシタＣ１及び第２キャパシタＣ２はそれぞれ蜂の巣（ｈｏｎｅｙｃｏｍｂ）形状に配列される。しかし、これは例示的なものであり、第１キャパシタＣ１及び第２キャパシタＣ２はそれぞれ行列形状に配列され得ることは勿論である。
第１キャパシタＣ１及び第２キャパシタＣ２は、それぞれ下部電極４１０、キャパシタ誘電膜４２０、及び上部電極４３０を含む。下部電極４１０は下部電極パッド２３５に電気的に接続される。本実施形態で、下部電極パッド２３５は第１キャパシタＣ１の下部電極４１０と第２キャパシタＣ２の下部電極４１０とを連結する。キャパシタ誘電膜４２０及び上部電極４３０は下部電極４１０上に順に積層される。即ち、キャパシタ誘電膜４２０は下部電極４１０と上部電極４３０との間に介在する。
本実施形態で、第１キャパシタＣ１及び第２キャパシタＣ２はそれぞれシリンダー（ｃｙｌｉｎｄｅｒ）形状を有する。例えば、第３層間絶縁膜２３０内に下部電極パッド２３５を露出させる複数のキャパシタトレンチＣＴが形成される。複数のキャパシタトレンチＣＴは実質的に均一な幅を有する。下部電極４１０はそれぞれのキャパシタトレンチＣＴのプロファイルに沿ってコンフォーマルに延びる。キャパシタ誘電膜４２０及び上部電極４３０は下部電極４１０上に順に積層される。
本実施形態で、キャパシタ誘電膜４２０は下部電極４１０上でそれぞれのキャパシタトレンチＣＴのプロファイルに沿ってコンフォーマルに延びる。本実施形態で、上部電極４３０は下部電極４１０及びキャパシタ誘電膜４２０が形成されて残ったキャパシタトレンチＣＴの領域を埋める。本実施形態で、キャパシタ誘電膜４２０の一部及び上部電極４３０の一部は第３層間絶縁膜２３０の上面に沿って延びる。
下部電極４１０及び上部電極４３０は、例えばそれぞれコバルト、チタン、ニッケル、タングステン、及びモリブデンなどの高融点金属膜、及び／又はチタン窒化膜（ＴｉＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、タンタル窒化膜（ＴａＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、及びタングステン窒化膜（ＷＮ）などの金属窒化膜、並びにこれらの組み合わせのうちの少なくとも一つを含むが、これらに制限されるものではない。
キャパシタ誘電膜４２０は、例えばＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ３、及びＴｉＯ２などの金属酸化物、ＳｒＴｉＯ３（ＳＴＯ）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＢａＴｉＯ３、ＰＺＴ、ＰＬＺＴなどのペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）構造の誘電物質、並びにこれらの組み合わせのうちの少なくとも一つを含むが、これらに制限されるものではない。キャパシタ誘電膜４２０は、単一膜であるか又は多重膜である。
上部電極パッド（２４５ａ、２４５ｂ）はそれぞれの単位ピクセルＵＰの配線構造体２００内に配置される。例示的に、上部電極パッド（２４５ａ、２４５ｂ）は第３層間絶縁膜２３０上に形成される。上部電極パッド（２４５ａ、２４５ｂ）は平板形態を有する。
本実施形態で、上部電極パッド（２４５ａ、２４５ｂ）はそれぞれの単位ピクセルＵＰ内で所定の距離（例えば、第１距離ＤＳ１）で離隔する第１上部電極パッド２４５ａ及び第２上部電極パッド２４５ｂを含む。例えば、図５に示すように、第１上部電極パッド２４５ａ及び第２上部電極パッド２４５ｂは第１方向Ｘに第１距離ＤＳ１で離隔して第１方向Ｘに沿って配列される。第１距離ＤＳ１は約０．３μｍ～０．４μｍである。
本実施形態で、第１上部電極パッド２４５ａと第２上部電極パッド２４５ｂとが第１方向Ｘに離隔する第１距離ＤＳ１は第２方向Ｙに沿って一定である。本明細書で、「一定」とは、完全に一定であることだけでなく工程上のマージンなどにより発生する微細な差を含む意味である。
第１上部電極パッド２４５ａは第１キャパシタＣ１に電気的に接続され、第２上部電極パッド２４５ｂは第２キャパシタＣ２に電気的に接続される。例えば、第１上部電極パッド２４５ａは第１キャパシタＣ１の上部電極４３０の上面に沿って延び、第２上部電極パッド２４５ｂは第２キャパシタＣ２の上部電極４３０の上面に沿って延びる。
上部電極パッド（２４５ａ、２４５ｂ）は、例えば不純物がドーピングされたポリシリコン、シリコンゲルマニウムなどの半導体物質、及び／又はタングステン、銅、アルミニウム、チタン、及びタンタルなどの金属、並びにこれらの組み合わせのうちの少なくとも一つを含むが、これらに制限されるものではない。本実施形態で、上部電極パッド（２４５ａ、２４５ｂ）は上部電極４３０及び他の物質を含む。
第４層間絶縁膜２４０は第３層間絶縁膜２３０上に積層される。第４層間絶縁膜２４０は上部電極パッド（２４５ａ、２４５ｂ）を覆う。第３配線２５２は第４層間絶縁膜２４０上に配置される。第３配線２５２は後述するエッジビアＥＶ及びセンタービアＣＶを介して第２配線（２３２、２３５ｃ）、第１キャパシタ又は第２キャパシタＣ２に電気的に接続される。
エッジビアＥＶ及びセンタービアＣＶはそれぞれの単位ピクセルＵＰの配線構造体２００内で第１キャパシタＣ１及び第２キャパシタＣ２の周辺に配置される。本実施形態で、エッジビアＥＶ及びセンタービアＣＶは垂直方向Ｚで下部電極パッド２３５に重ならない。
エッジビアＥＶは第１キャパシタＣ１とそれぞれの単位ピクセルＵＰの縁との間及び第２キャパシタＣ２とそれぞれの単位ピクセルＵＰの縁との間に介在する。例えば、図５に示すように、複数のエッジビアＥＶは平面的視点でそれぞれの単位ピクセルＵＰの縁に沿って配列される。
本実施形態で、第１キャパシタＣ１及び第２キャパシタＣ２はエッジビアＥＶに電気的に接続される。例えば、エッジビアＥＶは第４層間絶縁膜２４０を貫いて第３配線２５２と第１上部電極パッド２４５ａとを連結する第１エッジビア２４７ａを含む。また、エッジビアＥＶは第４層間絶縁膜２４０を貫いて第３配線２５２と第２上部電極パッド２４５ｂとを連結する第２エッジビア２４７ｂを含む。
本実施形態で、第１上部電極パッド２４５ａはそれぞれの単位ピクセルＵＰの縁に向かって突出する第１突出部２４５ｐ１を含む。第１エッジビア２４７ａは第４層間絶縁膜２４０を貫いて第１突出部２４５ｐ１に接続される。本実施形態で、第２上部電極パッド２４５ｂはそれぞれの単位ピクセルＵＰの縁に向かって突出する第２突出部２４５ｐ２を含む。第２エッジビア２４７ｂは第４層間絶縁膜２４０を貫いて第２突出部２４５ｐ２に接続される。第１突出部２４５ｐ１及び第２突出部２４５ｐ２はいずれも第１方向Ｘに突出することのみが示されているが、これは例示的なものである。他の例として、第１突出部２４５ｐ１及び第２突出部２４５ｐ２のうちの少なくとも一つは第２方向Ｙに突出し得ることは勿論である。
本実施形態で、エッジビアＥＶは第２配線（２３２、２３５ｃ）に接続される。例えば、第２配線（２３２、２３５ｃ）は下部電極パッド２３５とそれぞれの単位ピクセルＵＰの縁との間に介在するエッジ配線２３２を含む。エッジビアＥＶは第３及び第４層間絶縁膜（２３０、２４０）を貫いて第３配線２５２とエッジ配線２３２とを連結する第３エッジビア２４９ａ及び第４エッジビア２４９ｂを含む。
本実施形態で、第１キャパシタＣ１及び第２キャパシタＣ２はエッジビアＥＶを介してトランジスタ（ＴＲ１～ＴＲ３）に電気的に接続される。
一例として、第１キャパシタＣ１の上部電極４３０は第１エッジビア２４７ａ及び第３エッジビア２４９ａを介して第１トランジスタＴＲ１のソース／ドレイン領域１０２に電気的に接続される。本実施形態で、第１トランジスタＴＲ１は第１サンプリングトランジスタＳＭＰ１である。即ち、第１キャパシタＣ１の上部電極４３０は第１サンプリングトランジスタＳＭＰ１のドレインに連結される。図４ａに関する説明で上述したように、第１キャパシタＣ１はノードｎｄの電気的信号をサンプリングする。
一例として、第２キャパシタＣ２の上部電極４３０は第２エッジビア２４７ｂ及び第４エッジビア２４９ｂを介して第２トランジスタＴＲ２のソース／ドレイン領域１０２に電気的に接続される。本実施形態で、第２トランジスタＴＲ２は第２サンプリングトランジスタＳＭＰ２である。即ち、第２キャパシタＣ２の上部電極４３０は第２サンプリングトランジスタＳＭＰ２のドレインに連結される。図４ａに関する説明で上述したように、第２キャパシタＣ２はノードｎｄの電気的信号をサンプリングする。
本実施形態で、第３トランジスタＴＲ３のゲート電極ＧＥは第１トランジスタＴＲ１のソース／ドレイン領域１０２及び第２トランジスタＴＲ２のソース／ドレイン領域１０２に電気的に接続される。本実施形態で、第３トランジスタＴＲ３は第２ソースフォロワトランジスタＳＦ２である。図４ａに関する説明で上述したように、第２ソースフォロワトランジスタＳＦ２はノードｎｄの電位変化を増幅してソース／ドレイン電流を発生させるソースフォロワバッファアンプ（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）である。
センタービアＣＶは第１キャパシタＣ１と第２キャパシタＣ２との間に介在する。例えば、図５に示すように、複数のセンタービアＣＶは第１キャパシタＣ１と第２キャパシタＣ２との間で第２方向Ｙに沿って配列される。そのため、エッジビアＥＶ及びセンタービアＣＶは第１キャパシタＣ１の周囲及び第２キャパシタＣ２の周囲を囲むように配列される。本実施形態で、複数のセンタービアＣＶは第１上部電極パッド２４５ａと第２上部電極パッド２４５ｂとの間に介在する。
複数のセンタービアＣＶは下部電極パッド２３５又は上部電極パッド（２４５ａ、２４５ｂ）から所定の距離（例えば、第２距離ＤＳ２）で離隔する。例えば、複数のセンタービアＣＶは第１上部電極パッド２４５ａから第２距離ＤＳ２で離隔する。第２距離ＤＳ２は約０．０５μｍ～約０．２μｍである。
本実施形態で、センタービアＣＶは第２配線（２３２、２３５ｃ）に接続される。例えば、第２配線（２３２、２３５ｃ）はエッジ配線２３２と同一レベルに配置されて下部電極パッド２３５から離隔するセンター配線２３５ｃを含む。センタービアＣＶは第３及び第４層間絶縁膜（２３０、２４０）を貫いて第３配線２５２とセンター配線２３５ｃとを連結する。
本実施形態で、センター配線２３５ｃは平面的視点で下部電極パッド２３５内に配置される。例えば、下部電極パッド２３５は第２層間絶縁膜２２０の上面を露出させる下部開口２３５Ｏを含む。下部開口２３５Ｏは第１キャパシタＣ１と第２キャパシタＣ２との間に介在する。センター配線２３５ｃは下部電極パッド２３５の下部開口２３５Ｏ内に配置される。
複数のセンタービアＣＶ及び複数のエッジビアＥＶは所定の距離（例えば、第３距離ＤＳ３）で互いに離隔する。例えば、図５に示すように、複数のエッジビアＥＶは第３距離ＤＳ３で互いに離隔する。第３距離ＤＳ３は約０．１μｍ～約１０μｍである。
本実施形態で、センタービアＣＶはエッジビアＥＶと同一レベルで形成される。例えば、センタービアＣＶはエッジビアＥＶと同じ物質構成を有する。
エッジビアＥＶ及びセンタービアＣＶのそれぞれは、例えばタングステン、チタン、及びタンタルなどの金属、チタン窒化物、タンタル窒化物、及びタングステン窒化物などの導電性金属窒化物、並びにこれらの組み合わせのうちの少なくとも一つを含むが、これらに制限されるものではない。本実施形態で、エッジビアＥＶ及びセンタービアＣＶは第１配線２２２及び第２配線（２３２、２３５ｃ）と同じ第１導電物質を含む。
第５層間絶縁膜２５０は第４層間絶縁膜２４０上に積層される。第５層間絶縁膜２５０は第３配線２５２を覆う。第４配線２６２は第５層間絶縁膜２５０上に配置される。第６層間絶縁膜２６０は第５層間絶縁膜２５０上に積層される。第６層間絶縁膜２６０は第４配線２６２を覆う。
第１～第６層間絶縁膜（２１０、２２０、２３０、２４０、２５０、２６０）のそれぞれは、例えばシリコン酸化物、シリコン窒化物、シリコン酸窒化物、及びシリコン酸化物よりも誘電率が低い低誘電率（ｌｏｗ－ｋ）物質のうちの少なくとも一つを含むが、これらに制限されるものではない。
第３配線２５２及び第４配線２６２はそれぞれ導電物質を含む。本実施形態で、第３配線２５２及び第４配線２６２は第１導電物質よりも比抵抗が低い第２導電物質を含む。例示的に、第１導電物質はタングステン（Ｗ）を含み、第２導電物質は銅又は銅合金を含む。ここで、銅合金とは、銅内に微量のＣ、Ａｇ、Ｃｏ、Ｔａ、Ｉｎ、Ｓｎ、Ｚｎ、Ｍｎ、Ｔｉ、Ｍｇ、Ｃｒ、Ｇｅ、Ｓｒ、Ｐｔ、Ｍｇ、Ａｌ、又はＺｒが混合されたことを意味する。そのため、第３配線２５２及び第４配線２６２は信号遅延を軽減する。第３配線２５２及び第４配線２６２は、またそれぞれバリア金属膜を含む。
光透過構造体３００は基板１０１の第２面１０１ｂ上に配置される。本実施形態で、光透過構造体３００は、表面絶縁膜３０５、カラーフィルタ３１０、及びマイクロレンズ３４０を含む。
表面絶縁膜３０５は基板１０１の第２面１０１ｂ上に積層される。表面絶縁膜３０５は絶縁物質を含む。例えば、表面絶縁膜３０５は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、アルミニウム酸化物、ハフニウム酸化物、及びこれらの組み合わせのうちの少なくとも一つを含むが、これらに制限されるものではない。
表面絶縁膜３０５は、反射防止膜として機能し、基板１０１ｌに入射する光の反射を防止することによって光電変換素子ＰＤの受光率を向上させる。また、表面絶縁膜３０５は、平坦化膜として機能し、後述するカラーフィルタ３１０及びマイクロレンズ３４０を均一な高さに形成する。
カラーフィルタ３１０は表面絶縁膜３０５内に配置される。カラーフィルタ３１０はそれぞれの単位ピクセルＵＰに対応するように配列される。例えば、複数のカラーフィルタ３１０は第１方向Ｘ及び第２方向Ｙを含む平面で２次元的に（例えば、行列形状に）配列される。
カラーフィルタ３１０は単位ピクセルＵＰにより多様なカラーフィルタを有する。例えば、カラーフィルタ３１０は、隣接する４個の単位ピクセルＵＰが赤色（ｒｅｄ）カラーフィルタ、緑色（ｇｒｅｅｎ）カラーフィルタ、及び青色（ｂｌｕｅ）カラーフィルタを含むベイヤーパターン（ｂａｙｅｒ ｐａｔｔｅｒｎ）に配列される。しかし、これは例示的なものであり、カラーフィルタ３１０は隣接する４個の単位ピクセルＵＰが同じカラーを有するテトラパターン（ｔｅｔｒａ ｐａｔｔｅｒｎ）に配列され得る。或いはカラーフィルタ３１０は、イエローフィルタ（ｙｅｌｌｏｗ ｆｉｌｔｅｒ）、マゼンタフィルタ（ｍａｇｅｎｔａ ｆｉｌｔｅｒ）、及びシアンフィルタ（ｃｙａｎ ｆｉｌｔｅｒ）を含むこともでき、ホワイトフィルタ（ｗｈｉｔｅ ｆｉｌｔｅｒ）を更に含むこともできる。
マイクロレンズ３４０はカラーフィルタ３１０上に配置される。マイクロレンズ３４０はそれぞれの単位ピクセルＵＰに対応するように配列される。例えば、複数のマイクロレンズ３４０は第１方向Ｘ及び第２方向Ｙを含む平面で２次元的に（例えば、行列形状に）配列される。
マイクロレンズ３４０は、膨らんだ形状を有し、所定の曲率半径を有する。そのため、マイクロレンズ３４０は光電変換素子ＰＤに入射する光を集光させる。マイクロレンズ３４０は、例えば光透過性樹脂を含むが、これに制限されるものではない。
イメージセンサのグローバルシャッタ（ｇｌｏｂａｌ ｓｈｕｔｔｅｒ）動作を実現するために、それぞれの単位ピクセルの配線構造体内にキャパシタが配置される。しかし、イメージセンサがますます高集積化されるにつれ、キャパシタが占める空間によりキャパシタ周辺に配置されるビアのための空間確保が難しい問題がある。
しかし、本実施形態によるイメージセンサはエッジビアＥＶ及びセンタービアＣＶを全て備えて第１キャパシタＣ１及び第２キャパシタＣ２周辺のビアを効率的に配列する。上述したように、エッジビアＥＶはそれぞれの単位ピクセルＵＰの縁に沿って配列され、センタービアＣＶは第１キャパシタＣ１と第２キャパシタＣ２との間に介在する。そのため、下部電極パッド２３５又は上部電極パッド（２４５ａ、２４５ｂ）の形状を変更しなくても第１キャパシタＣ１及び第２キャパシタＣ２周辺のビア（即ち、エッジビアＥＶ及びセンタービアＣＶ）が効率的に配置され、集積度を向上させたイメージセンサを提供することができる。
図８及び図９は、一実施形態によるイメージセンサの単位ピクセルを説明するための多様な断面図である。説明の便宜上、図１～図７を用いて上述した内容に重複する部分は簡略に説明するか又は省略する。
図８を参照すると、本実施形態によるイメージセンサで、下部電極４１０は複数の柱（ｐｉｌｌａｒ）形状を有する。
柱形状の複数の下部電極４１０は蜂の巣状に配列される。しかし、これは例示的なものであり、複数の下部電極４１０は行列形状に配列され得ることは勿論である。下部電極４１０の上面は実質的に共面（ｃｏｐｌａｎａｒ）をなす。また、下部電極４１０の幅は実質的に均一な幅を有する。
本実施形態で、キャパシタ誘電膜４２０は下部電極４１０の表面に沿ってコンフォーマルに延びる。
本実施形態で、第１キャパシタＣ１の上部電極４３０は第１キャパシタＣ１のキャパシタ誘電膜４２０を覆い、第２キャパシタＣ２の上部電極４３０は第２キャパシタＣ２のキャパシタ誘電膜４２０を覆う。また、第１キャパシタＣ１の上部電極４３０は第１キャパシタＣ１の下部電極４１０の間の空間を埋め、第２キャパシタＣ２の上部電極４３０は第２キャパシタＣ２の下部電極４１０の間の空間を埋める。
本実施形態で、センタービアＣＶは第１キャパシタＣ１の上部電極４３０と第２キャパシタＣ２の上部電極４３０との間に介在する。
図９を参照すると、本実施形態によるイメージセンサで、キャパシタ誘電膜４２０の最下面は下部電極４１０の下面よりも高く配置される。
例えば、柱形状の複数の下部電極４１０は第３層間絶縁膜２３０の上面よりも突出する。本実施形態で、キャパシタ誘電膜４２０は、第３層間絶縁膜２３０の上面、及び第３層間絶縁膜２３０の上面よりも突出する下部電極４１０の表面に沿ってコンフォーマルに延びる。
図１０及び図１１は、一実施形態によるイメージセンサの単位ピクセルを説明するための多様な例示的なレイアウト図である。説明の便宜上、図１～図７を用いて上述した内容に重複する部分は簡略に説明するか又は省略する。
図１０を参照すると、本実施形態によるイメージセンサで、下部電極パッド２３５は互いに離隔する第１開口２３５Ｏ１及び第２開口２３５Ｏ２を含む。
第１開口２３５Ｏ１及び第２開口２３５Ｏ２は、例えば第２方向Ｙに沿って配列される。本実施形態で、センタービアＣＶの一部は第１開口２３５Ｏ１内に配置され、センタービアＣＶの他の一部は第２開口２３５Ｏ２内に配置される。
下部電極パッド２３５は２個の開口のみを含む場合を説明したが、これは例示的なものであり、下部電極パッド２３５は３個以上の開口を含むこともできるのは勿論である。
図１１を参照すると、本実施形態によるイメージセンサで、下部電極パッド（２３５ａ、２３５ｂ）はそれぞれの単位ピクセルＵＰ内で所定の距離で離隔する第１下部電極パッド２３５ａ及び第２下部電極パッド２３５ｂを含む。
例えば、第１下部電極パッド２３５ａ及び第２下部電極パッド２３５ｂは互いに離隔して第１方向Ｘに沿って配列される。本実施形態で、第１下部電極パッド２３５ａと第２下部電極パッド２３５ｂとが第１方向Ｘで離隔する距離は第２方向Ｙに沿って一定である。
第１下部電極パッド２３５ａは第１キャパシタＣ１に電気的に接続され、第２下部電極パッド２３５ｂは第２キャパシタＣ２に電気的に接続される。例えば、第１キャパシタＣ１の下部電極（例えば、図６の４１０）は第１上部電極パッド２４５ａに接続され、第２キャパシタＣ２の下部電極（例えば、図６の４１０）は第２上部電極パッド２４５ｂに接続される。
図１２は、他の実施形態によるイメージセンサの単位ピクセルを説明するための例示的なレイアウト図である。図１３は、図１２のＢ－Ｂに沿って切断した断面図である。説明の便宜上、図１～図１１を用いて上述した内容に重複する部分は簡略に説明するか又は省略する。
図１２及び図１３を参照すると、本実施形態によるイメージセンサで、センタービアＣＶは上部電極パッド２４５を貫く。
例えば、上部電極パッド２４５は第３層間絶縁膜２３０の上面を露出させる上部開口２４５Ｏを含む。上部開口２４５Ｏは第１キャパシタＣ１と第２キャパシタＣ２との間に介在する。センタービアＣＶは上部電極パッド２４５の上部開口２４５Ｏ内に配置される。
本実施形態で、上部電極パッド２４５に所定の電気的ポテンシャルが印加される。例えば、上部電極パッド２４５に図４ａの第２電源電圧Ｖｐｉｘ２が印加される。即ち、上部電極パッド２４５は図４ａの第１キャパシタＣ１の第２電極及び第２キャパシタＣ２の第２電極に対応する。一例として、第４層間絶縁膜２４０を貫いて第３配線２５２と上部電極パッド２４５とを連結する第２接続ビア２４８が形成される。第３配線２５２は第２接続ビア２４８を介して上部電極パッド２４５に所定の電気的ポテンシャルを印加する。
本実施形態で、上部電極パッド２４５は第１キャパシタＣ１の上部電極４３０と第２キャパシタＣ２の上部電極４３０とを連結する。
本実施形態で、第１キャパシタＣ１の下部電極４１０は第１トランジスタＴＲ１のソース／ドレイン領域１０２に電気的に接続される。一例として、第１エッジビア２４７ａは第３及び第４層間絶縁膜（２３０、２４０）を貫いて第３配線２５２と第１下部電極パッド２３５ａとを連結する。
本実施形態で、第２キャパシタＣ２の下部電極４１０は第２トランジスタＴＲ２のソース／ドレイン領域１０２に電気的に接続される。一例として、第２エッジビア２４７ｂは第３及び第４層間絶縁膜（２３０、２４０）を貫いて第３配線２５２と第２下部電極パッド２３５ｂとを連結する。
本実施形態で、第１下部電極パッド２３５ａはそれぞれの単位ピクセルＵＰの縁に向かって突出する第３突出部２３５ｐ１を含む。第１エッジビア２４７ａは第３突出部２３５ｐ１に接続される。本実施形態で、第２下部電極パッド２３５ｂはそれぞれの単位ピクセルＵＰの縁に向かって突出する第４突出部２３５ｐ２を含む。第２エッジビア２４７ｂは第４突出部２３５ｐ２に接続される。第３突出部２３５ｐ１及び第４突出部２３５ｐ２はいずれも第１方向Ｘに突出することのみを示したが、これは例示的なものである。他の例として、第３突出部２３５ｐ１及び第４突出部２３５ｐ２の少なくとも一つは第２方向Ｙに突出することもできるのは勿論である。
図１４は、更に他の実施形態によるイメージセンサの単位ピクセルを説明するための例示的なレイアウト図である。図１５は、図１４のＣ－Ｃに沿って切断した断面図である。説明の便宜上、図１～図７を用いて上述した内容に重複する部分は簡略に説明するか又は省略する。
図１４及び図１５を参照すると、本実施形態によるイメージセンサで、センタービアＣＶのうちの少なくとも一部は下部電極パッド２３５に接続される。
例えば、センタービアＣＶのうちの少なくとも一部は第３及び第４層間絶縁膜（２３０、２４０）を貫いて第３配線２５２と下部電極パッド２３５とを連結する。
本実施形態で、第３配線２５２はセンタービアＣＶのうちの少なくとも一部を介して下部電極パッド２３５に所定の電気的ポテンシャル（例えば、図４ａの第２電源電圧Ｖｐｉｘ２）を印加する。
図１６及び図１７は、他の実施形態によるイメージセンサの単位ピクセルを説明するための多様な例示的な回路図である。説明の便宜上、図１～図１５を用いて上述した内容に重複する部分は簡略に説明するか又は省略する。
図１６を参照すると、本実施形態によるイメージセンサで、第１サンプリングトランジスタＳＭＰ１は第１ソースフォロワトランジスタＳＦ１のソースと第１ノードｎｄ１との間に連結され、第２サンプリングトランジスタＳＭＰ２は第１ノードｎｄ１と第２ノードｎｄ２との間に連結される。
第１キャパシタＣ１の第１電極は第１ノードｎｄ１に連結され、第１キャパシタＣ１の第２電極には所定の電気的ポテンシャル（例えば、第２電源電圧Ｖｐｉｘ２）が印加される。
第２キャパシタＣ２の第１電極は第１ノードｎｄ１に連結され、第２キャパシタＣ２の第２電極には所定の電気的ポテンシャル（例えば、第２電源電圧Ｖｐｉｘ２）が印加される。
第２ソースフォロワトランジスタＳＦ２のゲート電極（第２ソース／フォロワゲート電極）は第２ノードｎｄ２に連結される。第２ソースフォロワトランジスタＳＦ２は第２ノードｎｄ２の電位変化を増幅してソース／ドレイン電流を発生させるソースフォロワバッファアンプ（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）である。
本実施形態によるノイズ信号のサンプリング段階で、第１サンプリングトランジスタＳＭＰ１がターンオンされ、第１キャパシタＣ１はノイズ成分を含む第１サンプリング信号をサンプリングする。
本実施形態によるイメージ信号のサンプリング段階で、第１サンプリングトランジスタＳＭＰ１及び第２サンプリングトランジスタＳＭＰ２がターンオンされ、第２キャパシタＣ２はイメージ信号をサンプリングする。
そのため、本実施形態によるイメージセンサの単位ピクセル（例えば、図３のＵＰ）の各々は、相関二重サンプリング（ＣＤＳ：ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ）動作を行う。
図１７を参照すると、本実施形態によるイメージセンサはサンプリングトランジスタＳＭＰ及びキャリブレーショントランジスタＣＡＬを含む。
サンプリングトランジスタＳＭＰは第１ソースフォロワトランジスタＳＦ１のソースと第１ノードｎｄ１との間に連結される。
第１キャパシタＣ１の第１電極及び第２キャパシタＣ２の第１電極は第１ノードｎｄ１に連結される。第１キャパシタＣ１の第２電極には所定の電気的ポテンシャル（例えば、キャパシタ電圧ＶＣ）が印加される。第２キャパシタＣ２の第２電極は第２ノードｎｄ２に連結される。
キャリブレーショントランジスタＣＡＬのドレインは電源電圧（例えば、第２電源電圧Ｖｐｉｘ２）に連結され、キャリブレーショントランジスタＣＡＬのソースは第２ノードｎｄ２に連結される。第２ノードｎｄ２はキャリブレーショントランジスタＣＡＬによりキャリブレーション（ｃａｌｉｂｒａｔｉｏｎ）される。
本実施形態によるノイズ信号のサンプリング段階で、サンプリングトランジスタＳＭＰがターンオンされ、第１キャパシタＣ１及び第２キャパシタＣ２はノイズ成分を含む第１サンプリング信号をサンプリングする。ノイズ信号のサンプリング段階で、キャリブレーショントランジスタＣＡＬはターンオフされる。
本実施形態によるイメージ信号のサンプリング段階で、サンプリングトランジスタＳＭＰ及びキャリブレーショントランジスタＣＡＬがターンオンされ、第１キャパシタＣ１及び第２キャパシタＣ２はイメージ信号をサンプリングする。
ここで、第１キャパシタＣ１の電圧はトランスファートランジスタＴＸにより伝送された電荷量に比例する電圧値になる。そのため、イメージ信号サンプリング段階での第１キャパシタＣ１の電圧はノイズ信号のサンプリング段階での電圧とは異なる新たな値を有する。第２キャパシタＣ２の第２ノードｎｄ２はフローティングされ、第２キャパシタＣ２の電荷量は前のノイズ信号のサンプリング段階での電荷量を維持する。第２キャパシタＣ２の第２ノードｎｄ２はキャリブレーションされた電圧（例えば、Ｖｐｉｘ）にキャリブレーションされるためノイズ成分を含まない。
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更実施することが可能である。
１０ アクティブピクセルセンサアレイ（ＡＰＳ）
２０ 行デコーダ
３０ 行ドライバ
４０ 列デコーダ
５０ タイミング発生器
６０ 相関二重サンプラ（ＣＤＳ）
７０ アナログデジタルコンバータ（ＡＤＣ）
８０ 入出力（Ｉ／Ｏ）バッファ
１００ 光電変換構造体
１０１ 基板
１０１ａ、１０１ｂ 第１、第２面
１０２ ソース／ドレイン領域
１０５ ピクセル分離パターン
１０７ 素子分離パターン
１１０ イメージセンサ
１２０ イメージ信号処理ユニット（ＩＰＳ）
１３０ 表示装置
１４０ ストレージデバイス
２００ 配線構造体
２１０、２２０、２３０、２４０、２５０、２６０ 第１～第６層間絶縁膜
２１７ コンタクト
２２２ 第１配線
２２７、２４８ 第１、第２接続ビア
２３２、２３５ｃ 第２配線
２３５ 下部電極パッド
２３５ａ、２３５ｂ 第１、第２下部電極パッド
２３５Ｏ、２４５Ｏ 下部、上部開口
２３５Ｏ１、２３５Ｏ２ 第１、第２開口
２３５Ｐ１、２３５Ｐ２ 第３、第４突出部
２４５ 上部電極パッド
２４５ａ、２４５ｂ 第１、第２上部電極パッド
２４５Ｐ１、２４５Ｐ２ 第１、第２突出部
２４７ａ、２４７ｂ 第１、第２エッジビア
２４９ａ、２４９ｂ 第３、第４エッジビア
２５２ 第３配線
２６２ 第４配線
３００ 光透過構造体
３０５ 表面絶縁膜
３１０ カラーフィルタ
３４０ マイクロレンズ
４１０、４３０ 下部、上部電極
４２０ キャパシタ誘電膜
１０００ イメージ処理装置
Ｃ１、Ｃ２ 第１、第２キャパシタ
ＣＡＬ キャリブレーショントランジスタ
ＣＴ キャパシタトレンチ
ＣＶ センタービア
ＥＶ エッジビア
ＦＤ フローティングディフュージョン領域
ＦＲ フレームデータ
ＧＥ ゲート電極
ＩＭＧ イメージデータ
ＰＣ フリーチャージトランジスタ
ＰＤ 光電変換素子
ＰＤ１～ＰＤ４ 第１～第４光電変換素子
ＲＸ リセットトランジスタ
ＳＥＬ 選択トランジスタ
ＳＦ１、ＳＦ２ 第１、第２ソースフォロワトランジスタ
ＳＬ 駆動信号線
ＳＭＰ１～ＳＭＰ３ 第１～第３サンプリングトランジスタ
ＴＲ１～ＴＲ３ 第１～第３トランジスタ
ＴＸ トランスファートランジスタ
ＴＸ１～ＴＸ４ 第１～第４トランスファートランジスタ
ＵＰ 単位ピクセル
Ｖｏｕｔ 出力線
Ｖｐｉｘ１、Ｖｐｉｘ２ 第１、第２電源電圧

Claims (20)

  1. 複数の単位ピクセルを含むイメージセンサであって、
    互いに反対になる第１面及び第２面を含む基板と、
    前記基板内の光電変換層と、
    前記基板の第１面上の配線構造体と、
    前記複数の単位ピクセルの各々の前記配線構造体内の第１キャパシタと、
    前記複数の単位ピクセルの各々の前記配線構造体内の前記第１キャパシタから離隔する第２キャパシタと、
    前記複数の単位ピクセルの各々の縁に沿って配列された前記配線構造体内の複数のエッジビアと、
    前記第１キャパシタと前記第２キャパシタとの間に介在する前記配線構造体内の複数のセンタービアと、を有することを特徴とするイメージセンサ。
  2. 前記複数のエッジビア及び前記複数のセンタービアは、平面的視点で前記第１キャパシタの周囲及び前記第２キャパシタの周囲を囲むことを特徴とする請求項１に記載のイメージセンサ。
  3. 前記第１キャパシタ及び前記第２キャパシタは、前記基板の第１面に平行な第１方向に沿って配列され、
    前記複数のセンタービアは、前記基板の第１面に平行して前記第１方向に直交する第２方向に沿って配列されることを特徴とする請求項１に記載のイメージセンサ。
  4. 前記第１キャパシタ及び前記第２キャパシタは、前記基板の第１面上に順に積層された下部電極、キャパシタ誘電膜、及び上部電極をそれぞれ含み、
    前記配線構造体は、前記下部電極に接続される下部電極パッドと、前記上部電極に接続される上部電極パッドとを含むことを特徴とする請求項１に記載のイメージセンサ。
  5. 前記下部電極パッドは、前記第１キャパシタの下部電極と前記第２キャパシタの下部電極とを連結し、
    前記上部電極パッドは、前記第１キャパシタの上部電極に連結された第１上部電極パッドと、前記第１上部電極パッドから離隔して前記第２キャパシタの上部電極に連結された第２上部電極パッドとを含み、
    前記複数のセンタービアは、前記第１上部電極パッドと前記第２上部電極パッドとの間に介在することを特徴とする請求項４に記載のイメージセンサ。
  6. 前記下部電極パッドは、前記第１キャパシタの下部電極に連結された第１下部電極パッドと、前記第１下部電極パッドから離隔して前記第２キャパシタの下部電極に連結された第２下部電極パッドとを含み、
    前記上部電極パッドは、前記第１キャパシタの上部電極と前記第２キャパシタの上部電極とを連結し、
    前記複数のセンタービアは、前記第１下部電極パッドと前記第２下部電極パッドとの間に介在することを特徴とする請求項４に記載のイメージセンサ。
  7. 前記配線構造体は、前記下部電極パッドと同一レベルに配置されて互いに離隔するエッジ配線及びセンター配線を更に含み、
    前記複数のエッジビアの各々は、前記エッジ配線に接続され、
    前記複数のセンタービアの各々は、前記センター配線に接続されることを特徴とする請求項４に記載のイメージセンサ。
  8. 前記基板の第１面上の第１トランジスタ及び第２トランジスタを更に含み、
    前記第１キャパシタは、前記第１トランジスタに接続され、
    前記第２キャパシタは、前記第２トランジスタに接続されることを特徴とする請求項１に記載のイメージセンサ。
  9. 前記複数のエッジビアは、
    前記第１キャパシタと前記第１トランジスタのソース／ドレイン領域とを連結する第１エッジビアと、
    前記第２キャパシタと前記第２トランジスタのソース／ドレイン領域とを連結する第２エッジビアを含むことを特徴とする請求項８に記載のイメージセンサ。
  10. 前記基板の第２面上に順に積層されたカラーフィルタ及びマイクロレンズを更に含むことを特徴とする請求項１に記載のイメージセンサ。
  11. 互いに反対になる第１面及び第２面を含む基板と、
    前記基板内の光電変換層と、
    前記基板の第１面上の第１層間絶縁膜と、
    前記第１層間絶縁膜上の互いに離隔する下部電極パッド及びセンター配線と、
    前記第１層間絶縁膜上の前記下部電極パッド及び前記センター配線を覆う第２層間絶縁膜と、
    前記第２層間絶縁膜上の互いに離隔する第１上部電極パッド及び第２上部電極パッドと、
    前記第２層間絶縁膜内の前記下部電極パッド及び前記第１上部電極パッドに接続された第１キャパシタと、
    前記第２層間絶縁膜内の前記下部電極パッド及び前記第２上部電極パッドに接続された第２キャパシタと、
    前記第１キャパシタと前記第２キャパシタとの間で前記第２層間絶縁膜を貫いて前記センター配線に接続されたセンタービアと、を有することを特徴とするイメージセンサ。
  12. 前記第１層間絶縁膜上の前記下部電極パッド及び前記センター配線から離隔する第１エッジ配線と、
    前記第１キャパシタを間に置いて前記センタービアから離隔して前記第２層間絶縁膜を貫いて前記第１エッジ配線に接続された第１エッジビアを更に含むことを特徴とする請求項１１に記載のイメージセンサ。
  13. 前記第１層間絶縁膜上の前記下部電極パッド、前記センター配線、及び前記第１エッジ配線から離隔する第２エッジ配線と、
    前記第２キャパシタを間に置いて前記センタービアから離隔して前記第２層間絶縁膜を貫いて前記第２エッジ配線に接続された第２エッジビアを更に含むことを特徴とする請求項１２に記載のイメージセンサ。
  14. 前記第１上部電極パッド及び前記第２上部電極パッドは、前記基板の第１面に平行な第１方向で互いに離隔し、
    前記第１上部電極パッドと前記第２上部電極パッドとが前記第１方向で離隔する距離は、前記第１面に平行して前記第１方向に直交する第２方向に沿って一定であることを特徴とする請求項１１に記載のイメージセンサ。
  15. 前記下部電極パッドは、開口を含み、
    前記センター配線は、前記下部電極パッドの開口内に配置されることを特徴とする請求項１１に記載のイメージセンサ。
  16. 前記第１上部電極パッドと前記第２上部電極パッドとが離隔する距離は、０．３μｍ～０．４μｍであることを特徴とする請求項１１に記載のイメージセンサ。
  17. 前記第１上部電極パッドと前記センタービアとが離隔する距離は、０．０５μｍ～０．２μｍであることを特徴とする請求項１１に記載のイメージセンサ。
  18. 前記基板の第１面上の第１トランジスタ及び第２トランジスタを更に含み、
    前記第１上部電極パッドは、前記第１トランジスタのソース／ドレイン領域に接続され、
    前記第２上部電極パッドは、前記第２トランジスタのソース／ドレイン領域に接続されることを特徴とする請求項１１に記載のイメージセンサ。
  19. 複数の単位ピクセルを含むイメージセンサであって、
    互いに反対になる第１面及び第２面を含む基板と、
    前記基板内の光電変換層と、
    前記基板の第１面上の第１サンプリングトランジスタ及び第２サンプリングトランジスタと、
    前記基板の第１面上の前記第１サンプリングトランジスタ及び前記第２サンプリングトランジスタを覆う配線構造体と、
    前記複数の単位ピクセルの各々の前記配線構造体内の前記第１サンプリングトランジスタのソース／ドレイン領域に接続された第１キャパシタと、
    前記複数の単位ピクセルの各々の前記配線構造体内の前記第２サンプリングトランジスタのソース／ドレイン領域に接続された第２キャパシタと、
    前記複数の単位ピクセルの各々の縁に沿って配列された前記配線構造体内の複数のエッジビアと、
    前記第１キャパシタと前記第２キャパシタとの間に介在する前記配線構造体内の複数のセンタービアと、
    前記基板の第２面上に順に積層されたカラーフィルタ及びマイクロレンズと、を有することを特徴とするイメージセンサ。
  20. 前記基板の第１面上のソースフォロワトランジスタを更に含み、
    前記第１サンプリングトランジスタのソース／ドレイン領域及び前記第２サンプリングトランジスタのソース／ドレイン領域は、前記ソースフォロワトランジスタのゲート電極に接続されることを特徴とする請求項１９に記載のイメージセンサ。

JP2021143267A 2020-09-09 2021-09-02 イメージセンサ Pending JP2022045912A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200115121A KR20220033130A (ko) 2020-09-09 2020-09-09 이미지 센서
KR10-2020-0115121 2020-09-09

Publications (1)

Publication Number Publication Date
JP2022045912A true JP2022045912A (ja) 2022-03-22

Family

ID=80470061

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021143267A Pending JP2022045912A (ja) 2020-09-09 2021-09-02 イメージセンサ

Country Status (5)

Country Link
US (2) US11855115B2 (ja)
JP (1) JP2022045912A (ja)
KR (1) KR20220033130A (ja)
CN (1) CN114242739A (ja)
TW (1) TW202211675A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024053372A1 (ja) * 2022-09-08 2024-03-14 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および製造方法、並びに、電子機器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6024103B2 (ja) * 2011-06-30 2016-11-09 ソニー株式会社 撮像素子、撮像素子の駆動方法、撮像素子の製造方法、および電子機器
US9064841B2 (en) * 2011-10-07 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-oxide-metal capacitor apparatus with a via-hole region
FR3012664B1 (fr) * 2013-10-29 2016-01-01 Ipdia Structure a capacite amelioree
JP2017055084A (ja) 2015-09-11 2017-03-16 株式会社東芝 固体撮像装置
EP3646381B1 (en) * 2017-06-29 2023-05-31 Sony Semiconductor Solutions Corporation Wafer bonded back illuminated imager
CN109920808B (zh) * 2017-12-13 2024-05-14 松下知识产权经营株式会社 摄像装置
KR102476562B1 (ko) * 2017-12-27 2022-12-09 엘지디스플레이 주식회사 전계발광 표시장치
CN110164850A (zh) * 2018-02-15 2019-08-23 松下知识产权经营株式会社 电容元件和电容元件的制造方法
KR102591627B1 (ko) 2018-08-17 2023-10-20 삼성전자주식회사 이미지 센서
KR20200027123A (ko) 2018-09-03 2020-03-12 삼성전자주식회사 이미지 센서
KR102587498B1 (ko) 2018-10-02 2023-10-10 삼성전자주식회사 이미지 센서
KR102624610B1 (ko) 2018-10-04 2024-01-15 삼성전자주식회사 이미지 센서
KR102573305B1 (ko) 2018-10-18 2023-08-31 삼성전자 주식회사 Sl 기반의 3d 이미지 센서
KR102618358B1 (ko) 2019-06-05 2023-12-28 삼성전자주식회사 이미지 센서
US20220013555A1 (en) * 2020-07-13 2022-01-13 Drs Network & Imaging Systems, Llc High-density capacitor for focal plane arrays

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024053372A1 (ja) * 2022-09-08 2024-03-14 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および製造方法、並びに、電子機器

Also Published As

Publication number Publication date
US20220077216A1 (en) 2022-03-10
US11855115B2 (en) 2023-12-26
CN114242739A (zh) 2022-03-25
TW202211675A (zh) 2022-03-16
US20240079437A1 (en) 2024-03-07
KR20220033130A (ko) 2022-03-16

Similar Documents

Publication Publication Date Title
KR102662585B1 (ko) 이미지 센서
US9160953B2 (en) Solid state imaging device that includes a color filter and an interlayer dielectric layer on opposite sides of a semiconductor substrate
US9490373B2 (en) Solid-state imaging device and electronic apparatus with improved storage portion
KR102624610B1 (ko) 이미지 센서
US11665452B2 (en) Image sensor
US10930685B2 (en) Image sensor including a shield structure
EP3605607B1 (en) Imaging element and electronic device
US10163946B2 (en) Three-layer stacked image sensor
US20240079437A1 (en) Image sensor
US20230163151A1 (en) Image sensor
US11812175B2 (en) Image sensor and method of operating the same
US20230207595A1 (en) Image sensor
US20220231060A1 (en) Image sensor
US20220238570A1 (en) Semiconductor device and image sensor including the same
US20240047488A1 (en) Image sensor
US20230144105A1 (en) Image sensor including a buried gate