KR20220033130A - 이미지 센서 - Google Patents

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KR20220033130A
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김대훈
김승식
송지연
전재훈
조동석
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삼성전자주식회사
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Abstract

집적도가 향상된 이미지 센서가 제공된다. 이미지 센서는, 복수의 단위 픽셀들을 포함하는 이미지 센서로, 서로 반대되는 제1 면 및 제2 면을 포함하는 기판, 상기 기판 내의 광전 변환층, 상기 기판의 상기 제1 면 상의 배선 구조체, 각각의 상기 단위 픽셀들의 상기 배선 구조체 내의 제1 커패시터, 각각의 상기 단위 픽셀들의 상기 배선 구조체 내에, 상기 제1 커패시터로부터 이격되는 제2 커패시터, 상기 배선 구조체 내에, 각각의 상기 단위 픽셀들의 가장자리를 따라 배열되는 복수의 에지 비아들, 상기 배선 구조체 내에, 상기 제1 커패시터와 상기 제2 커패시터 사이에 개재되는 복수의 센터 비아들을 포함한다.

Description

이미지 센서{IMAGE SENSOR}
본 발명은 이미지 센서에 관한 것이다. 보다 구체적으로, 본 발명은 글로벌 셔터(global shutter) 동작 수행이 가능한 이미지 센서에 관한 것이다.
이미지 센서(image sensor)는 광학 정보를 전기 신호로 변환시키는 반도체 소자 중 하나이다. 이러한 이미지 센서는 전하 결합형(CCD; Charge Coupled Device) 이미지 센서와 씨모스형(CMOS; Complementary Metal-Oxide Semiconductor) 이미지 센서를 포함할 수 있다.
이미지 센서는 패키지(package) 형태로 구성될 수 있는데, 이 때 패키지는 이미지 센서를 보호하는 동시에, 이미지 센서의 수광면(photo receiving surface) 또는 센싱 영역(sensing area)에 광이 입사될 수 있는 구조로 구성될 수 있다.
최근에는 이미지 센서에 형성되는 픽셀들이 향상된 수광 효율 및 광 감도(sensitivity)를 가지도록 반도체 기판의 후면을 통하여 입사광이 조사되는 후면 조사형(BSI; backside illumination) 이미지 센서가 연구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 집적도가 향상된 이미지 센서를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 이미지 센서는, 복수의 단위 픽셀들을 포함하는 이미지 센서로, 서로 반대되는 제1 면 및 제2 면을 포함하는 기판, 상기 기판 내의 광전 변환층, 상기 기판의 상기 제1 면 상의 배선 구조체, 각각의 상기 단위 픽셀들의 상기 배선 구조체 내의 제1 커패시터, 각각의 상기 단위 픽셀들의 상기 배선 구조체 내에, 상기 제1 커패시터로부터 이격되는 제2 커패시터, 상기 배선 구조체 내에, 각각의 상기 단위 픽셀들의 가장자리를 따라 배열되는 복수의 에지 비아들, 상기 배선 구조체 내에, 상기 제1 커패시터와 상기 제2 커패시터 사이에 개재되는 복수의 센터 비아들을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 이미지 센서는, 서로 반대되는 제1 면 및 제2 면을 포함하는 기판, 상기 기판 내의 광전 변환층, 상기 기판의 상기 제1 면 상의 제1 층간 절연막, 상기 제1 층간 절연막 상에, 서로 이격되는 하부 전극 패드 및 센터 배선, 상기 제1 층간 절연막 상에, 상기 하부 전극 패드 및 상기 센터 배선을 덮는 제2 층간 절연막, 상기 제2 층간 절연막 상에, 서로 이격되는 제1 상부 전극 패드 및 제2 상부 전극 패드, 상기 제2 층간 절연막 내에, 상기 하부 전극 패드 및 상기 제1 상부 전극 패드와 접속되는 제1 커패시터, 상기 제2 층간 절연막 내에, 상기 하부 전극 패드 및 상기 제2 상부 전극 패드와 접속되는 제2 커패시터, 및 상기 제1 커패시터와 상기 제2 커패시터 사이에, 상기 제2 층간 절연막을 관통하여 상기 센터 배선과 접속되는 센터 비아를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 이미지 센서는, 복수의 단위 픽셀들을 포함하는 이미지 센서로, 서로 반대되는 제1 면 및 제2 면을 포함하는 기판, 상기 기판 내의 광전 변환층, 상기 기판의 상기 제1 면 상의 제1 샘플링 트랜지스터 및 제2 샘플링 트랜지스터, 상기 기판의 상기 제1 면 상에, 상기 제1 샘플링 트랜지스터 및 상기 제2 샘플링 트랜지스터를 덮는 배선 구조체, 각각의 상기 단위 픽셀들의 상기 배선 구조체 내에, 상기 제1 샘플링 트랜지스터의 소오스/드레인 영역과 접속되는 제1 커패시터, 각각의 상기 단위 픽셀들의 상기 배선 구조체 내에, 상기 제2 샘플링 트랜지스터의 소오스/드레인 영역과 접속되는 제2 커패시터, 상기 배선 구조체 내에, 각각의 상기 단위 픽셀들의 가장자리를 따라 배열되는 복수의 에지 비아들, 상기 배선 구조체 내에, 상기 제1 커패시터와 상기 제2 커패시터 사이에 개재되는 복수의 센터 비아들, 및 상기 기판의 상기 제2 면 상에 차례로 적층되는 컬러 필터 및 마이크로 렌즈를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 이미지 처리 장치를 설명하기 위한 예시적인 블록도이다.
도 2는 도 1의 이미지 센서를 설명하기 위한 예시적인 블록도이다.
도 3은 도 2의 이미지 센서의 액티브 픽셀 센서 어레이를 설명하기 위한 개략적인 블록도이다.
도 4a 내지 도 4c는 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 다양한 예시적인 회로도들이다.
도 5는 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 예시적인 레이아웃도이다.
도 6은 도 5의 A-A를 따라서 절단한 단면도이다.
도 7은 도 6의 R 영역을 설명하기 위한 확대도이다.
도 8 및 도 9는 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 다양한 단면도들이다.
도 10 및 도 11은 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 다양한 예시적인 레이아웃도들이다.
도 12는 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 예시적인 레이아웃도이다.
도 13은 도 12의 B-B를 따라서 절단한 단면도이다.
도 14는 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 예시적인 레이아웃도이다.
도 15는 도 14의 C-C를 따라서 절단한 단면도이다.
도 16 및 도 17은 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 다양한 예시적인 회로도들이다.
본 명세서에서, 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
이하에서, 도 1 내지 도 17을 참조하여 몇몇 실시예에 따른 예시적인 이미지 센서들을 설명한다.
도 1은 몇몇 실시예에 따른 이미지 처리 장치를 설명하기 위한 예시적인 블록도이다.
도 1을 참조하면, 몇몇 실시예에 따른 이미지 처리 장치(1000)는 이미지 센서(110), 이미지 신호 처리 유닛(2; IPS(Image Signal Processing Unit)), 표시 장치(3) 및 저장 장치(4)를 포함할 수 있다.
이미지 처리 장치(1000)는 스마트폰(smart phone) 및 디지털 카메라(digital camera)와 같이 외부 영상을 획득하는 전자 장치들 중 하나를 포함할 수 있다.
이미지 센서(1)는 외부로부터 제공되는 광 신호를 전기적 신호로 변환할 수 있다. 이미지 센서(1)는 복수의 단위 픽셀들을 포함할 수 있다. 이미지 센서(110)의 각각의 단위 픽셀들은 예를 들어, 외부 물체로부터 반사되는 광을 수신하고, 수신된 광을 전기적인 영상 신호 또는 사진 신호로 변환할 수 있다.
이미지 신호 처리 유닛(2)은 이미지 센서(1)로부터 제공되는 프레임 데이터(FR; 예를 들어, 영상 신호 또는 사진 신호)를 신호 처리하여 보정된 이미지 데이터(IMG)를 출력할 수 있다. 예를 들어, 이미지 신호 처리 유닛(2)은 수신된 프레임 데이터(FR)에 대하여 컬러 인터폴레이션(color interpolation), 컬러 보정(color correction), 감마 보정(gamma correction), 컬러 공간 변환(color space conversion), 에지 보정 등과 같은 신호 처리 동작을 수행하여 이미지 데이터(IMG)를 생성할 수 있다.
표시 장치(3)는 이미지 신호 처리 유닛(2)으로부터 제공되는 이미지 데이터(IMG)를 사용자가 확인할 수 있도록 출력할 수 있다. 예를 들어, 표시 장치(3)는 액정 표시 패널(liquid crystal display panel), 유기 발광 표시 패널(organic light emitting display panel), 전기 영동 표시 패널(electrophoretic display panel), 일렉트로웨팅 표시 패널(electrowetting display panel) 등과 같은 다양한 표시 패널들 중 적어도 하나를 포함할 수 있다. 표시 장치(3)는 표시 패널을 통해 이미지 데이터(IMG)를 출력할 수 있다.
저장 장치(4)는 이미지 신호 처리 유닛(2)으로부터의 이미지 데이터(IMG)를 저장하도록 구성될 수 있다. 저장 장치(4)는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리 소자를 포함할 수도 있고, 또는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등과 같은 불휘발성 메모리 소자를 포함할 수도 있다.
도 2는 도 1의 이미지 센서를 설명하기 위한 예시적인 블록도이다.
도 2를 참조하면, 몇몇 실시예에 따른 이미지 센서(110)는 액티브 픽셀 센서 어레이(10; APS(active pixel sensor array)), 행 디코더(20; Row Decoder), 행 드라이버(30; Row Driver), 열 디코더(40; Column Cecoder), 타이밍 발생기(50; Timing Generator), 상관 이중 샘플러(60; CDS, correlated double sampler), 아날로그 디지털 컨버터(70; ADS, analog to digital converter) 및 입출력 버퍼(80; I/O Buffer)를 포함할 수 있다.
액티브 픽셀 센서 어레이(10)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함하고, 광 신호를 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(10)는 행 드라이버(30)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 액티브 픽셀 센서 어레이(10)에 의해 변환된 전기적 신호는 상관 이중 샘플러(60)에 제공될 수 있다.
행 드라이버(30)는 행 디코더(20)에서 디코딩된 결과에 따라 복수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(10)로 제공할 수 있다. 단위 픽셀들이 행렬(matrix) 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(50)는 행 디코더(20) 및 열 디코더(40)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상관 이중 샘플러(CDS; 60)는 액티브 픽셀 센서 어레이(10)에서 생성된 전기적 신호를 수신하여 유지(hold) 및 샘플링(sampling)할 수 있다. 상관 이중 샘플러(60)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
아날로그 디지털 컨버터(ADC; 70)는 상관 이중 샘플러(60)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
입출력 버퍼(80)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(40)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(미도시)로 디지털 신호를 출력할 수 있다.
도 3은 도 2의 이미지 센서의 액티브 픽셀 센서 어레이를 설명하기 위한 개략적인 블록도이다.
도 3을 참조하면, 몇몇 실시예에 따른 액티브 픽셀 센서 어레이(10)는 복수의 단위 픽셀들(UP), 복수의 구동 신호 라인들(SL), 및 출력 라인들(Vout)을 포함할 수 있다.
단위 픽셀들(UP)은 복수의 행들 및 복수의 열들을 따라 2차원적으로 배열될 수 있다. 각각의 단위 픽셀들(UP)에서는 광 신호에 의해 전기적 신호가 발생될 수 있다.
각각의 단위 픽셀들(UP)은 각각의 단위 픽셀들(UP)에 연결되는 구동 신호 라인들(SL)을 통해 구동될 수 있다. 구동 신호 라인들(SL)은 동일한 행에 포함된 단위 픽셀들(UP)이 동시에 구동되도록 행 방향(수평 방향)으로 연장될 수 있다. 몇몇 실시예에서, 구동 신호 라인들(SL)은 전송 신호 라인, 리셋 신호 라인, 제1 샘플링 신호 라인, 제2 샘플링 신호 라인, 프리차지 신호 라인, 선택 신호 라인을 포함할 수 있다. 전송 신호 라인, 리셋 신호 라인, 선택 신호 라인은 동일한 행의 단위 픽셀들(UP)에 공통으로 연결될 수 있다.
출력 라인들(Vout)은 열 방향(수직 방향)으로 연장될 수 있다. 출력 라인들(Vout)은 동일한 열에 배열된 단위 픽셀들(UP)에 공통으로 연결될 수 있다.
각각의 단위 픽셀들(UP)은 광전 변환 소자 및 리드아웃(readout) 회로와 샘플링 회로를 구성하는 복수 개의 모스(MOS) 트랜지스터들을 포함할 수 있다.
단위 픽셀들(UP)의 광전 변환 소자들은 외부로부터 입사되는 광의 양에 비례하여 전하(광전하)들 생성할 수 있다. 생성된 전하들은 전압으로 변환 및 저장될 수 있다. 몇몇 실시예에서, 각각의 단위 픽셀들(UP)은 전하들을 생성하는 광전 변환 소자를 포함할 수 있다.
각각의 단위 픽셀들(UP)은 광전 변환 소자로부터 생성된 전하들을 홀딩 및 샘플링하는 샘플링 회로를 포함할 수 있으며, 이에 따라 몇몇 실시예에 따른 이미지 센서는 글로벌 셔터(global shutter) 동작을 수행할 수 있다. 즉, 몇몇 실시예에 따른 이미지 센서의 동작 시에, 모든 단위 픽셀들(UP)은 외부로부터 제공되는 광 신호에 동시에 노출되어, 각각의 단위 픽셀들(UP)에 전하들이 동시에 저장될 수 있다. 몇몇 실시예에서, 저장된 전하들에 의한 픽셀 신호들은 행 별로 순차적으로 출력될 수 있다.
도 4a 내지 도 4c는 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 다양한 예시적인 회로도들이다.
도 1 내지 도 4a를 참조하면, 몇몇 실시예에 따른 이미지 센서의 각각의 단위 픽셀들(예를 들어, 도 3의 UP)은 광전 변환 소자(PD), 트랜스퍼 트랜지스터(TX), 리셋 트랜지스터(RX), 제1 소오스 팔로워 트랜지스터(SF1), 프리차지 트랜지스터(PC), 제1 샘플링 트랜지스터(SMP1), 제2 샘플링 트랜지스터(SMP2), 제2 소오스 팔로워 트랜지스터(SF2), 선택 트랜지스터(SEL), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다.
광전 변환 소자(PD)는 외부로부터 입사되는 광의 양에 비례하여 전하(광전하)들을 생성 및 축적할 수 있다. 광전 변환 소자(PD)는 예를 들어, 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
트랜스퍼 트랜지스터(TX)는 광전 변환 소자(PD)와 플로팅 디퓨전 영역(FD; Floating Diffusion region) 사이에 연결될 수 있다. 트랜스퍼 트랜지스터(TX)는 그 게이트 전극(트랜스퍼 게이트 전극)에 입력되는 전송 신호에 의해 제어될 수 있다. 트랜스퍼 트랜지스터(TX)가 턴 온(turn-on)되면, 광전 변환 소자(PD)에 축적된 전하들은 플로팅 디퓨전 영역(FD)으로 전송될 수 있다.
플로팅 디퓨전 영역(FD)은 광전 변환 소자(PD)에서 생성된 전하를 제공받아 이를 누적적으로 저장할 수 있다. 플로팅 디퓨전 영역(FD)에 축적된 전하들의 양에 따라, 제1 소오스 팔로워 트랜지스터(SF1)의 게이트 전극의 전위가 달라질 수 있다.
리셋 트랜지스터(RX)는 플로팅 디퓨전 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)는 그 게이트 전극(리셋 게이트 전극)에 입력되는 리셋 신호에 의해 제어될 수 있다. 리셋 트랜지스터(RX)의 소오스는 플로팅 디퓨전 영역(FD)과 연결될 수 있다. 리셋 신호에 의해 리셋 트랜지스터(RX)가 턴 온되면, 리셋 트랜지스터(RX)의 드레인에 제공되는 소정의 전기적 포텐셜(예컨대, 제2 전원 전압(Vpix2))이 플로팅 디퓨전 영역(FD)으로 전달될 수 있다. 이에 따라, 리셋 트랜지스터(RX)가 턴 온될 때, 플로팅 디퓨전 영역(FD)에 축적된 광전하들이 배출되어 플로팅 디퓨전 영역(FD)이 리셋될 수 있다.
제1 소오스 팔로워 트랜지스터(SF1)의 게이트 전극(제1 소오스/팔로워 게이트 전극)은 플로팅 디퓨전 영역(FD)에 연결될 수 있다. 제1 소오스 팔로워 트랜지스터(SF1)는 플로팅 디퓨전 영역(FD)의 전위 변화를 증폭하여 소오스/드레인 전류를 발생시키는 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier)일 수 있다. 제1 소오스 팔로워 트랜지스터(SF1)의 드레인은 전원 전압(예컨대, 제1 전원 전압(Vpix1))에 연결되며, 제1 소오스 팔로워 트랜지스터(SF1)의 소오스는 노드(nd)에 연결될 수 있다.
몇몇 실시예에서, 제1 샘플링 트랜지스터(SMP1)는 제1 소오스 팔로워 트랜지스터(SF1)의 소오스(또는, 노드(nd))와 제1 커패시터(C1) 사이에 연결될 수 있다. 제1 커패시터(C1)는 제1 샘플링 트랜지스터(SMP1)에 연결될 수 있다. 예를 들어, 제1 커패시터(C1)의 제1 전극은 제1 샘플링 트랜지스터(SMP1)에 연결될 수 있고, 제1 커패시터(C1)의 제2 전극에는 소정의 전기적 포텐셜(예컨대, 제2 전원 전압(Vpix2))이 인가될 수 있다. 제1 샘플링 트랜지스터(SMP1)는 그 게이트 전극(제1 샘플링 게이트 전극)에 입력되는 제1 샘플링 신호에 의해 제어될 수 있다. 제1 샘플링 트랜지스터(SMP1)가 턴 온되면, 제1 커패시터(C1)는 노드(nd)의 전기적 신호를 샘플링할 수 있다.
몇몇 실시예에서, 제2 샘플링 트랜지스터(SMP2)는 제1 소오스 팔로워 트랜지스터(SF1)의 소오스(또는, 노드(nd))와 제2 커패시터(C2) 사이에 연결될 수 있다. 제2 커패시터(C2)는 제2 샘플링 트랜지스터(SMP2)에 연결될 수 있다. 예를 들어, 제2 커패시터(C2)의 제1 전극은 제2 샘플링 트랜지스터(SMP2)에 연결될 수 있고, 제2 커패시터(C2)의 제2 전극에는 소정의 전기적 포텐셜(예컨대, 제2 전원 전압(Vpix2))이 인가될 수 있다. 제2 샘플링 트랜지스터(SMP2)는 그 게이트 전극(제2 샘플링 게이트 전극)에 입력되는 제2 샘플링 신호에 의해 제어될 수 있다. 제2 샘플링 트랜지스터(SMP2)가 턴 온되면, 제2 커패시터(C2)는 노드(nd)의 전기적 신호를 샘플링할 수 있다.
제2 소오스 팔로워 트랜지스터(SF2)의 게이트 전극(제2 소오스/팔로워 게이트 전극)은 노드(nd)에 연결될 수 있다. 제2 소오스 팔로워 트랜지스터(SF2)는 노드(nd)의 전위 변화를 증폭하여 소오스/드레인 전류를 발생시키는 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier)일 수 있다. 제2 소오스 팔로워 트랜지스터(SF2)의 드레인은 전원 전압(예컨대, 제2 전원 전압(Vpix2))에 연결되며, 제2 소오스 팔로워 트랜지스터(SF2)의 소오스는 선택 트랜지스터(SEL)의 드레인과 연결될 수 있다.
선택 트랜지스터(SEL)는 행 단위로 읽어낼 단위 픽셀을 선택할 수 있다. 선택 트랜지스터(SEL)는 그 게이트 전극(선택 게이트)에 입력되는 선택 신호에 의해 제어될 수 있다. 선택 트랜지스터(SEL)가 턴 온되면, 출력 라인(Vout)으로 픽셀 신호가 출력될 수 있다.
몇몇 실시예에 따른 이미지 센서의 단위 픽셀의 동작은 광전 변환 소자(PD) 및 플로팅 디퓨전 영역(FD)을 리셋시키는 리셋 단계, 광전 변환 소자(PD)에 광전하들을 축적하는 광 축적 단계, 및 축적된 광전하들을 픽셀 신호로 출력하는 샘플링 단계를 포함할 수 있다. 샘플링 단계는 노이즈 신호 샘플링 단계와 이미지 신호 샘플링 단계를 포함할 수 있다.
리셋 단계에서, 리셋 트랜지스터(RX) 및 트랜스퍼 트랜지스터(TX)가 턴 온될 수 있다. 이에 따라, 플로팅 디퓨전 영역(FD)에 전원 전압(예컨대, 제2 전원 전압(Vpix2))이 제공될 수 있고, 광전 변환 소자(PD) 및 플로팅 디퓨전 영역(FD)의 전하들이 배출되어 리셋될 수 있다.
상기 리셋 단계 후에, 트랜스퍼 트랜지스터(TX)가 턴 오프(turn-off)될 수 있다. 광 축적 단계에서, 턴 오프된 트랜스퍼 트랜지스터(TX)가 다시 턴 온될 때까지(즉, 광전 변환 시간 동안), 광전 변환 소자(PD)에서는 광전하들이 생성 및 축적될 수 있다.
상기 광 축적 단계 후에, 플로팅 디퓨전 영역(FD)은 전원 전압(예컨대, 제2 전원 전압(Vpix2))으로 리셋되어 노이즈 신호를 제공할 수 있다. 여기서, 노이즈 신호는 노이즈(noise) 성분을 포함할 수 있다. 노이즈 성분을 포함하는 노이즈 신호는 제1 소오스 팔로워 트랜지스터(SF1)에 의해 증폭될 수 있다.
몇몇 실시예에 따른 노이즈 신호 샘플링 단계에서, 제1 샘플링 트랜지스터(SMP1)가 턴 온될 수 있고, 제1 커패시터(C1)는 노이즈 성분을 포함하는 제1 샘플링 신호를 샘플링할 수 있다.
상기 노이즈 신호 샘플링 단계 전에, 제1 커패시터(C1)는 이전에 샘플링된 전압을 제거하여 제1 소오스 팔로워 트랜지스터(SF1)가 새로운 전압을 샘플링할 수 있도록 프리차지될 수 있다. 이러한 프리차지 동작은 프리차지 트랜지스터(PC)에 의해 수행될 수 있다. 상기 노이즈 신호 샘플링 단계에서, 제2 샘플링 트랜지스터(SMP2)는 턴 오프될 수 있다.
상기 노이즈 신호 샘플링 단계 후에, 트랜스퍼 트랜지스터(TX)가 다시 턴온될 수 있다. 이미지 신호는 제1 소오스 팔로워 트랜지스터(SF1)에 의해 증폭될 수 있다.
몇몇 실시예에 따른 이미지 신호 샘플링 단계에서, 제1 샘플링 트랜지스터(SMP1)가 턴 온될 수 있고, 제2 커패시터(C2)는 이미지 신호를 샘플링할 수 있다.
상기 이미지 신호 샘플링 단계 전에, 제2 커패시터(C2)는 이전에 샘플링된 전압을 제거하여 제1 소오스 팔로워 트랜지스터(SF1)가 새로운 전압을 샘플링할 수 있도록 프리차지될 수 있다. 이러한 프리차지 동작은 프리차지 트랜지스터(PC)에 의해 수행될 수 있다. 상기 이미지 신호 샘플링 단계에서, 제1 샘플링 트랜지스터(SMP1)는 턴 오프될 수 있다.
몇몇 실시예에 따른 이미지 센서의 각각의 단위 픽셀들(예를 들어, 도 3의 UP)은, 상관 이중 샘플링(CDS; correlated double sampling) 동작을 수행할 수 있다. 예를 들어, 각각의 단위 픽셀들(UP)은 상기 노이즈 신호 및 상기 이미지 신호를 이중으로 샘플링하여, 상기 노이즈 신호와 상기 이미지 신호의 차이에 해당하는 차이 레벨을 출력 라인(Vout)으로 출력할 수 있다. 이에 따라, 노이즈 성분이 제거된 픽셀 신호가 출력 라인(Vout)으로 출력될 수 있다.
도 4b를 참조하면, 몇몇 실시예에 따른 이미지 센서는 제1 및 제2 광전 변환 소자(PD1, PD2) 및 제1 및 제2 트랜스퍼 트랜지스터(TX1, TX2)를 포함할 수 있다.
제1 트랜스퍼 트랜지스터(TX1)는 제1 광전 변환 소자(PD1)와 플로팅 디퓨전 영역(FD) 사이에 연결될 수 있다. 제2 트랜스퍼 트랜지스터(TX2)는 제2 광전 변환 소자(PD2)와 플로팅 디퓨전 영역(FD) 사이에 연결될 수 있다. 제1 및 제2 트랜스퍼 트랜지스터(TX1, TX2)는 전송 신호들에 의해 독립적으로 제어될 수 있다. 몇몇 실시예에서, 제1 및 제2 트랜스퍼 트랜지스터(TX1, TX2)는 플로팅 디퓨전 영역(FD)을 공유할 수 있다.
제1 및 제2 광전 변환 소자(PD1, PD2)는 서로 다른 단위 픽셀(UP) 내에 각각 배치될 수도 있고, 하나의 단위 픽셀(UP) 내에 배치될 수도 있다. 마찬가지로, 제1 및 제2 트랜스퍼 트랜지스터(TX1, TX2)는 서로 다른 단위 픽셀(UP) 내에 각각 배치될 수도 있고, 하나의 단위 픽셀(UP) 내에 배치될 수도 있다.
도 4c를 참조하면, 몇몇 실시예에 따른 이미지 센서는 제1 내지 제4 광전 변환 소자(PD1~PD4) 및 제1 내지 제4 트랜스퍼 트랜지스터(TX1~TX4)를 포함할 수 있다.
제3 트랜스퍼 트랜지스터(TX3)는 제3 광전 변환 소자(PD3)와 플로팅 디퓨전 영역(FD) 사이에 연결될 수 있다. 제4 트랜스퍼 트랜지스터(TX4)는 제4 광전 변환 소자(PD4)와 플로팅 디퓨전 영역(FD) 사이에 연결될 수 있다. 제1 내지 제4 트랜스퍼 트랜지스터(TX1~TX4)는 전송 신호들에 의해 독립적으로 제어될 수 있다. 몇몇 실시예에서, 제1 내지 제4 트랜스퍼 트랜지스터(TX1~TX4)는 플로팅 디퓨전 영역(FD)을 공유할 수 있다.
제1 내지 제4 광전 변환 소자(PD1~PD4)는 서로 다른 단위 픽셀(UP) 내에 각각 배치될 수도 있고, 하나의 단위 픽셀(UP) 내에 배치될 수도 있다. 마찬가지로, 제1 내지 제4 트랜스퍼 트랜지스터(TX1~TX4)는 서로 다른 단위 픽셀(UP) 내에 각각 배치될 수도 있고, 하나의 단위 픽셀(UP) 내에 배치될 수도 있다.
도 5는 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 예시적인 레이아웃도이다. 도 6은 도 5의 A-A를 따라서 절단한 단면도이다. 도 7은 도 6의 R 영역을 설명하기 위한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 4c를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5 내지 도 7을 참조하면, 몇몇 실시예에 따른 이미지 센서의 각각의 단위 픽셀들(UP)은 광전 변환 구조체(100), 배선 구조체(200) 및 광 투과 구조체(300)를 포함할 수 있다.
광전 변환 구조체(100)는 기판(101), 픽셀 분리 패턴(105) 및 광전 변환 소자(PD)를 포함할 수 있다.
기판(101)은 반도체 기판일 수 있다. 예를 들어, 기판(101)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 기판(101)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(101)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(101)은 서로 반대되는 제1 면(101a) 및 제2 면(101b)을 포함할 수 있다. 후술되는 실시예들에서, 제1 면(101a)은 기판(101)의 전면(front side)으로 지칭될 수 있고, 제2 면(101b)은 기판(101)의 후면(back side)으로 지칭될 수 있다.
몇몇 실시예에서, 기판(101)의 제1 면(101a) 상에 트랜지스터들(TR1~TR3)이 배치될 수 있다. 트랜지스터들(TR1~TR3)은 도 4a에 관한 설명에서 상술한 트랜스퍼 트랜지스터(TX), 리셋 트랜지스터(RX), 제1 소오스 팔로워 트랜지스터(SF1), 프리차지 트랜지스터(PC), 제1 샘플링 트랜지스터(SMP1), 제2 샘플링 트랜지스터(SMP2), 제2 소오스 팔로워 트랜지스터(SF2), 선택 트랜지스터(SEL) 등의 트랜지스터들 중 적어도 일부를 포함할 수 있다.
각각의 트랜지스터들(TR1~TR3)은 게이트 전극(GE) 및 소오스/드레인 영역(102)을 포함할 수 있다.
게이트 전극(GE)은 기판(101)의 제1 면(101a) 상에 형성될 수 있다. 게이트 전극(GE)은 게이트 유전막에 의해 제1 기판(101)으로부터 이격될 수 있다. 게이트 전극(GE)은 기판(101)의 제1 면(101a)을 따라 연장되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 도시되지 않았으나, 트랜스퍼 트랜지스터(TX)의 게이트 전극(GE)의 적어도 일부는 수직 방향(Z)으로 연장되어 기판(101) 내에 매립될 수도 있다. 게이트 전극(GE)은 예를 들어, 불순물이 도핑된 폴리실리콘, 코발트 실리사이드 등의 금속 실리사이드, 티타늄 질화물 등의 금속 질화물, 및 텅스텐, 구리 및 알루미늄 등의 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
소오스/드레인 영역(102)은 게이트 전극(GE)의 양측의 기판(101) 내에 형성될 수 있다. 소오스/드레인 영역(102)은 기판(101) 내에 불순물이 도핑되어 형성될 수 있다. 예를 들어, 소오스/드레인 영역(102)은 p형인 기판(101) 내에 n형 불순물이 이온 주입되어 형성될 수 있다.
몇몇 실시예에서, 기판(101)의 제2 면(101b)은 광이 입사되는 수광면일 수 있다. 즉, 몇몇 실시예에 따른 이미지 센서는 후면 조사형(BSI) 이미지 센서일 수 있다.
기판(101)에는 단위 픽셀들(UP)이 정의될 수 있다. 단위 픽셀들(UP)은 예를 들어, 제1 방향(X) 및 제2 방향(Y)을 포함하는 평면에서 2차원적으로(예를 들어, 행렬 형태로) 배열될 수 있다.
픽셀 분리 패턴(105)은 기판(101) 내에 형성될 수 있다. 픽셀 분리 패턴(105)은 예를 들어, 기판(101)이 패터닝되어 형성된 깊은 트렌치(deep trench) 내에 절연 물질이 매립되어 형성될 수 있다.
픽셀 분리 패턴(105)은 복수의 단위 픽셀들(UP)을 정의할 수 있다. 예를 들어, 픽셀 분리 패턴(105)은 평면적 관점에서 격자형으로 형성되어 단위 픽셀들(UP)을 서로 분리할 수 있다. 즉, 픽셀 분리 패턴(105)은 평면적 관점에서 각각의 단위 픽셀들(UP)을 둘러싸도록 형성될 수 있다.
각각의 단위 픽셀들(UP)은 광전 변환 소자(PD)를 포함할 수 있다. 광전 변환 소자(PD)는 기판(101) 내에 형성될 수 있다. 광전 변환 소자(PD)는 외부로부터 입사되는 광의 양에 비례하여 전하를 생성할 수 있다.
광전 변환 소자(PD)는 기판(101) 내에 불순물이 도핑되어 형성될 수 있다. 예를 들어, 광전 변환 소자(PD)는 p형인 기판(101) 내에 n형 불순물이 이온 주입되어 형성될 수 있다. 몇몇 실시예에서, 광전 변환 소자(PD)는 기판(101)의 표면(예를 들어, 제1 면(110a) 또는 제2 면(110b))과 교차하는 수직 방향(Z)에서 포텐셜 기울기를 가질 수 있다. 예를 들어, 광전 변환 소자(PD)는 복수 개의 불순물 영역들이 적층된 형태일 수 있다.
소자 분리 패턴(107)은 기판(101) 내에 형성될 수 있다. 소자 분리 패턴(107)은 예를 들어, 기판(101)이 패터닝되어 형성된 얕은 트렌치(shallow trench) 내에 절연 물질이 매립되어 형성될 수 있다. 몇몇 실시예에서, 소자 분리 패턴(107)은 기판(101)의 제1 면(101a)으로부터 연장될 수 있다.
소자 분리 패턴(107)은 각각의 단위 픽셀들(UP) 내에서 활성 영역을 정의할 수 있다. 예를 들어, 소자 분리 패턴(107)은 트랜지스터들(TR1~TR3)을 서로 분리할 수 있다.
배선 구조체(200)는 기판(101)의 제1 면(101a) 상에 배치될 수 있다. 배선 구조체(200)는 트랜지스터들(TR1~TR3)을 덮을 수 있다. 배선 구조체(200)는 광전 변환 소자(PD)와 전기적으로 연결되는 리드아웃 회로들 및 샘플링 회로들을 포함할 수 있다.
예시적으로, 배선 구조체(200)는 기판(101)의 제1 면(101a) 상에 차례로 적층되는 제1 내지 제6 층간 절연막(210, 220, 230, 240, 250, 260), 제1 배선들(222), 제2 배선들(232, 235c), 하부 전극 패드(235), 제1 커패시터(C1), 제2 커패시터(C2), 상부 전극 패드(245a, 245b), 에지 비아들(EV), 센터 비아들(CV), 제3 배선들(252) 및 제4 배선들(262)을 포함할 수 있다.
제1 층간 절연막(210)은 기판(101)의 제1 면(101a) 상에 적층될 수 있다. 제1 층간 절연막(210)은 트랜지스터들(TR1~TR3)을 덮을 수 있다. 제1 배선들(222)은 제1 층간 절연막(210) 상에 배치될 수 있다. 제1 배선들(222)은 콘택들(217)을 통해 트랜지스터들(TR1~TR3)과 전기적으로 연결될 수 있다. 예를 들어, 콘택들(217)은 제1 층간 절연막(210)을 관통하여 제1 배선들(222)과 트랜지스터들(TR1~TR3)의 게이트 전극(GE) 또는 소오스/드레인 영역(102)을 연결할 수 있다.
제2 층간 절연막(220)은 제1 층간 절연막(210) 상에 적층될 수 있다. 제2 층간 절연막(220)은 제1 배선들(222)을 덮을 수 있다. 제2 배선들(232, 235c)은 제2 층간 절연막(220) 상에 배치될 수 있다. 제2 배선들(232, 235c)은 제1 접속 비아들(227)을 통해 제1 배선들(222)과 전기적으로 연결될 수 있다. 예를 들어, 제1 접속 비아들(227)은 제2 층간 절연막(220)을 관통하여 제2 배선들(232, 235c)과 제1 배선들(222)을 연결할 수 있다.
하부 전극 패드(235)는 각각의 단위 픽셀들(UP)의 배선 구조체(200) 내에 배치될 수 있다. 예시적으로, 하부 전극 패드(235)는 제2 층간 절연막(220) 상에 형성될 수 있다. 하부 전극 패드(235)는 평판(plate) 형태를 가질 수 있다. 예시적으로, 도 5에 도시된 것처럼, 하부 전극 패드(235)는 사각 평판 형태를 가질 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 하부 전극 패드(235)에 소정의 전기적 포텐셜이 인가될 수 있다. 예를 들어, 하부 전극 패드(235)에 도 4a의 제2 전원 전압(Vpix2)이 인가될 수 있다. 즉, 하부 전극 패드(235)는 도 4a의 제1 커패시터(C1)의 제2 전극 및 제2 커패시터(C2)의 제2 전극에 대응될 수 있다.
몇몇 실시예에서, 하부 전극 패드(235)는 제2 배선들(232, 235c)과 동일 레벨에 배치될 수 있다. 본 명세서에서, "동일 레벨에 배치"됨이란, 기판(101)으로부터 동일 높이에 배치됨을 의미한다. 예를 들어, 기판(101)의 제1 면(101a)을 기준으로, 하부 전극 패드(235) 및 제2 배선들(232, 235c)은 동일 높이에 배치될 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
몇몇 실시예에서, 하부 전극 패드(235)는 제2 배선들(232, 235c)과 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨에서 형성"됨이란, 동일한 제조 공정에 의해 형성됨을 의미한다. 예를 들어, 하부 전극 패드(235)는 제2 배선들(232, 235c)과 동일한 물질 구성을 가질 수 있다.
제1 배선들(222), 콘택들(217), 제2 배선들(232, 235c), 제1 접속 비아들(227) 및 하부 전극 패드(235)는 각각 제1 도전 물질을 포함할 수 있다. 상기 제1 도전 물질은 예를 들어, 텅스텐, 티타늄 및 탄탈륨 등의 금속, 티타늄 질화물, 탄탈륨 질화물 및 텅스텐 질화물 등의 도전성 금속 질화물, 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 층간 절연막(230)은 제2 층간 절연막(220) 상에 적층될 수 있다. 제3 층간 절연막(230)은 제2 배선들(232, 235c) 및 하부 전극 패드(235)를 덮을 수 있다.
제1 커패시터(C1) 및 제2 커패시터(C2)는 각각의 단위 픽셀들(UP)의 하부 전극 패드(235) 상에 배치될 수 있다. 예시적으로, 제1 커패시터(C1) 및 제2 커패시터(C2)는 제3 층간 절연막(230) 내에 형성될 수 있다. 제1 커패시터(C1) 및 제2 커패시터(C2)는 하부 전극 패드(235)와 전기적으로 접속될 수 있다.
제1 커패시터(C1) 및 제2 커패시터(C2)는 각각의 단위 픽셀들(UP) 내에서 서로 이격될 수 있다. 예를 들어, 도 5에 도시된 것처럼, 제1 커패시터(C1) 및 제2 커패시터(C2)는 서로 이격되어 제1 방향(X)을 따라 배열될 수 있다.
몇몇 실시예에서, 복수의 제1 커패시터(C1)들 및 복수의 제2 커패시터(C2)들이 하부 전극 패드(235)와 접속될 수 있다. 인접하는 제1 커패시터(C1)들 및 인접하는 제2 커패시터(C2)들은 특정한 패턴 형태로 배열될 수 있다. 예를 들어, 도 5에 도시된 것처럼, 제1 커패시터(C1)들 및 제2 커패시터(C2)들은 각각 벌집(honeycomb) 형태로 배열될 수 있다. 그러나, 이는 예시적인 것일 뿐이고, 제1 커패시터(C1)들 및 제2 커패시터(C2)들은 각각 행렬 형태로 배열될 수도 있음은 물론이다.
제1 커패시터(C1) 및 제2 커패시터(C2)는 각각 하부 전극(410), 커패시터 유전막(420) 및 상부 전극(430)을 포함할 수 있다. 하부 전극(410)은 하부 전극 패드(235)와 전기적으로 접속될 수 있다. 몇몇 실시예에서, 하부 전극 패드(235)는 제1 커패시터(C1)의 하부 전극(410)과 제2 커패시터(C2)의 하부 전극(410)을 연결할 수 있다. 커패시터 유전막(420) 및 상부 전극(430)은 하부 전극(410) 상에 차례로 적층될 수 있다. 즉, 커패시터 유전막(420)은 하부 전극(410)과 상부 전극(430) 사이에 개재될 수 있다.
몇몇 실시예에서, 제1 커패시터(C1) 및 제2 커패시터(C2)는 각각 실린더(cylinder) 형태를 가질 수 있다. 예를 들어, 제3 층간 절연막(230) 내에 하부 전극 패드(235)를 노출시키는 복수의 커패시터 트렌치들(CT)이 형성될 수 있다. 복수의 커패시터 트렌치들(CT)은 실질적으로 균일한 폭을 가질 수 있다. 하부 전극(410)은 각각의 커패시터 트렌치들(CT)의 프로파일을 따라 컨포멀하게 연장될 수 있다. 커패시터 유전막(420) 및 상부 전극(430)은 하부 전극(410) 상에 차례로 적층될 수 있다.
몇몇 실시예에서, 커패시터 유전막(420)은 하부 전극(410) 상에서 각각의 커패시터 트렌치들(CT)의 프로파일을 따라 컨포멀하게 연장될 수 있다. 몇몇 실시예에서, 상부 전극(430)은 하부 전극(410) 및 커패시터 유전막(420)이 형성되고 남은 커패시터 트렌치들(CT)의 영역을 채울 수 있다. 몇몇 실시예에서, 커패시터 유전막(420)의 일부 및 상부 전극(430)의 일부는 제3 층간 절연막(230)의 상면을 따라 연장될 수 있다.
하부 전극(410) 및 상부 전극(430)은 예를 들어, 각각 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴 등의 고융점 금속막, 및/또는 티타늄 질화막(TiN), 티타늄 실리콘 질화막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN) 등의 금속 질화막, 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
커패시터 유전막(420)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2 등의 금속 산화물, SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT 등의 페브로스카이트(perovskite) 구조의 유전 물질, 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 커패시터 유전막(420)은 단일막일 수도 있고, 다중막일 수도 있다.
상부 전극 패드(245a, 245b)는 각각의 단위 픽셀들(UP)의 배선 구조체(200) 내에 배치될 수 있다. 예시적으로, 상부 전극 패드(245a, 245b)는 제2 층간 절연막(220) 상에 형성될 수 있다. 상부 전극 패드(245a, 245b)는 평판 형태를 가질 수 있다.
몇몇 실시예에서, 상부 전극 패드(245a, 245b)는 각각의 단위 픽셀들(UP) 내에서 소정의 거리(예컨대, 제1 거리(DS1))로 이격되는 제1 상부 전극 패드(245a) 및 제2 상부 전극 패드(245b)를 포함할 수 있다. 예를 들어, 도 5에 도시된 것처럼, 제1 상부 전극 패드(245a) 및 제2 상부 전극 패드(245b)는 제1 방향(X)에서 제1 거리(DS1)로 이격되어 제1 방향(X)을 따라 배열될 수 있다. 제1 거리(DS1)는 약 0.3 μm 내지 0.4 μm일 수 있다.
몇몇 실시예에서, 제1 상부 전극 패드(245a)와 제2 상부 전극 패드(245b)가 제1 방향(X)에서 이격되는 제1 거리(DS1)는 제2 방향(Y)을 따라 일정할 수 있다. 본 명세서에서, "일정"이란, 완전히 일정한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
제1 상부 전극 패드(245a)는 제1 커패시터(C1)와 전기적으로 접속될 수 있고, 제2 상부 전극 패드(245b)는 제2 커패시터(C2)와 전기적으로 접속될 수 있다. 예를 들어, 제1 상부 전극 패드(245a)는 제1 커패시터(C1)의 상부 전극(430)의 상면을 따라 연장될 수 있고, 제2 상부 전극 패드(245b)는 제2 커패시터(C2)의 상부 전극(430)의 상면을 따라 연장될 수 있다.
상부 전극 패드(245a, 245b)는 예를 들어, 불순물이 도핑된 폴리실리콘, 실리콘 게르마늄 등의 반도체 물질, 및/또는 텅스텐, 구리, 알루미늄, 티타늄 및 탄탈륨 등의 금속, 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 상부 전극 패드(245a, 245b)는 상부 전극(430)과 다른 물질을 포함할 수 있다.
제4 층간 절연막(240)은 제3 층간 절연막(230) 상에 적층될 수 있다. 제4 층간 절연막(240)은 상부 전극 패드(245a, 245b)를 덮을 수 있다. 제3 배선들(252)은 제4 층간 절연막(240) 상에 배치될 수 있다. 제3 배선들(252)은 후술되는 에지 비아들(EV) 및 센터 비아들(CV)을 통해 제2 배선들(232, 235c), 제1 커패시터 또는 제2 커패시터(C2)와 전기적으로 연결될 수 있다.
에지 비아들(EV) 및 센터 비아들(CV)은 각각의 단위 픽셀들(UP)의 배선 구조체(200) 내에서 제1 커패시터(C1) 및 제2 커패시터(C2) 주변에 배치될 수 있다. 몇몇 실시예에서, 에지 비아들(EV) 및 센터 비아들(CV)은 수직 방향(Z)에서 하부 전극 패드(235)와 중첩되지 않을 수 있다.
에지 비아들(EV)은 제1 커패시터(C1)와 각각의 단위 픽셀들(UP)의 가장자리 사이 및 제2 커패시터(C2)와 각각의 단위 픽셀들(UP)의 가장자리 사이에 개재될 수 있다. 예를 들어, 도 5에 도시된 것처럼, 복수의 에지 비아들(EV)은 평면적 관점에서 각각의 단위 픽셀들(UP)의 가장자리를 따라 배열될 수 있다.
몇몇 실시예에서, 제1 커패시터(C1) 및 제2 커패시터(C2)는 에지 비아들(EV)과 전기적으로 접속될 수 있다. 예를 들어, 에지 비아들(EV)은 제4 층간 절연막(240)을 관통하여 제3 배선들(252)과 제1 상부 전극 패드(245a)를 연결하는 제1 에지 비아(247a)를 포함할 수 있다. 또한, 에지 비아들(EV)은 제4 층간 절연막(240)을 관통하여 제3 배선들(252)과 제2 상부 전극 패드(245b)를 연결하는 제2 에지 비아(247b)를 포함할 수 있다.
몇몇 실시예에서, 제1 상부 전극 패드(245a)는 각각의 단위 픽셀들(UP)의 가장자리를 향해 돌출되는 제1 돌출부(245p1)를 포함할 수 있다. 제1 에지 비아(247a)는 제4 층간 절연막(240)을 관통하여 제1 돌출부(245p1)와 접속될 수 있다. 몇몇 실시예에서, 제2 상부 전극 패드(245b)는 각각의 단위 픽셀들(UP)의 가장자리를 향해 돌출되는 제2 돌출부(245p2)를 포함할 수 있다. 제2 에지 비아(247b)는 제4 층간 절연막(240)을 관통하여 제2 돌출부(245p2)와 접속될 수 있다. 제1 돌출부(245p1) 및 제2 돌출부(245p2)는 모두 제1 방향(X)으로 돌출되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제1 돌출부(245p1) 및 제2 돌출부(245p2) 중 적어도 하나는 제2 방향(Y)으로 돌출될 수도 있음은 물론이다.
몇몇 실시예에서, 에지 비아들(EV)은 제2 배선들(232, 235c)과 접속될 수 있다. 예를 들어, 제2 배선들(232, 235c)은 하부 전극 패드(235)와 각각의 단위 픽셀들(UP)의 가장자리 사이에 개재되는 에지 배선들(232)을 포함할 수 있다. 에지 비아들(EV)은 제3 및 제4 층간 절연막(230, 240)을 관통하여 제3 배선들(252)과 에지 배선들(232)을 연결하는 제3 에지 비아(249a) 및 제4 에지 비아(249b)를 포함할 수 있다.
몇몇 실시예에서, 제1 커패시터(C1) 및 제2 커패시터(C2)는 에지 비아들(EV)을 통해 트랜지스터들(TR1~TR3)과 전기적으로 접속될 수 있다.
일례로, 제1 커패시터(C1)의 상부 전극(430)은 제1 에지 비아(247a) 및 제3 에지 비아(249a)를 통해 제1 트랜지스터(TR1)의 소오스/드레인 영역(102)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 제1 트랜지스터(TR1)는 제1 샘플링 트랜지스터(SMP1)일 수 있다. 즉, 제1 커패시터(C1)의 상부 전극(430)은 제1 샘플링 트랜지스터(SMP1)의 드레인에 연결될 수 있다. 도 4a에 관한 설명에서 상술한 것처럼, 제1 커패시터(C1)는 노드(nd)의 전기적 신호를 샘플링할 수 있다.
일례로, 제2 커패시터(C2)의 상부 전극(430)은 제2 에지 비아(247b) 및 제4 에지 비아(249b)를 통해 제2 트랜지스터(TR2)의 소오스/드레인 영역(102)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 제2 트랜지스터(TR2)는 제2 샘플링 트랜지스터(SMP2)일 수 있다. 즉, 제2 커패시터(C2)의 상부 전극(430)은 제2 샘플링 트랜지스터(SMP2)의 드레인에 연결될 수 있다. 도 4a에 관한 설명에서 상술한 것처럼, 제2 커패시터(C2)는 노드(nd)의 전기적 신호를 샘플링할 수 있다.
몇몇 실시예에서, 제3 트랜지스터(TR3)의 게이트 전극(GE)은 제1 트랜지스터(TR1)의 소오스/드레인 영역(102) 및 제2 트랜지스터(TR2)의 소오스/드레인 영역(102)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 제3 트랜지스터(TR3)는 제2 소오스 팔로워 트랜지스터(SF2)일 수 있다. 도 4a에 관한 설명에서 상술한 것처럼, 제2 소오스 팔로워 트랜지스터(SF2)는 노드(nd)의 전위 변화를 증폭하여 소오스/드레인 전류를 발생시키는 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier)일 수 있다.
센터 비아들(CV)은 제1 커패시터(C1)와 제2 커패시터(C2) 사이에 개재될 수 있다. 예를 들어, 도 5에 도시된 것처럼, 복수의 센터 비아들(CV)은 제1 커패시터(C1)와 제2 커패시터(C2) 사이에서 제2 방향(Y)을 따라 배열될 수 있다. 이에 따라, 에지 비아들(EV) 및 센터 비아들(CV)은 제1 커패시터(C1)의 둘레 및 제2 커패시터(C2)의 둘레를 둘러싸도록 배열될 수 있다. 몇몇 실시예에서, 복수의 센터 비아들(CV)은 제1 상부 전극 패드(245a)와 제2 상부 전극 패드(245b) 사이에 개재될 수 있다.
복수의 센터 비아들(CV)은 하부 전극 패드(235) 또는 상부 전극 패드(245a, 245b)로부터 소정의 거리(예컨대, 제2 거리(DS2))로 이격될 수 있다. 예를 들어, 복수의 센터 비아들(CV)은 제1 상부 전극 패드(245a)로부터 제2 거리(DS2)로 이격될 수 있다. 제2 거리(DS2)는 약 0.05 μm 내지 약 0.2 μm일 수 있다.
몇몇 실시예에서, 센터 비아들(CV)은 제2 배선들(232, 235c)과 접속될 수 있다. 예를 들어, 제2 배선들(232, 235c)은 에지 배선들(232)과 동일 레벨에 배치되며 하부 전극 패드(235)로부터 이격되는 센터 배선(235c)을 포함할 수 있다. 센터 비아들(CV)은 제3 및 제4 층간 절연막(230, 240)을 관통하여 제3 배선들(252)과 센터 배선(235c)을 연결할 수 있다.
몇몇 실시예에서, 센터 배선(235c)은 평면적 관점에서 하부 전극 패드(235) 내에 배치될 수 있다. 예를 들어, 하부 전극 패드(235)는 제2 층간 절연막(220)의 상면을 노출시키는 하부 개구(235O)를 포함할 수 있다. 하부 개구(235O)는 제1 커패시터(C1)와 제2 커패시터(C2) 사이에 개재될 수 있다. 센터 배선(235c)은 하부 전극 패드(235)의 하부 개구(235O) 내에 배치될 수 있다.
복수의 센터 비아들(CV) 및 복수의 에지 비아들(EV)은 소정의 거리(예컨대, 제3 거리(DS3))로 서로 이격될 수 있다. 예를 들어, 도 5에 도시된 것처럼, 복수의 에지 비아들(EV)은 제3 거리(DS3)로 서로 이격될 수 있다. 제3 거리(DS3)는 약 0.1 μm 내지 약 10 μm일 수 있다.
몇몇 실시예에서, 센터 비아들(CV)은 에지 비아들(EV)과 동일 레벨에서 형성될 수 있다. 예를 들어, 센터 비아들(CV)은 에지 비아들(EV)과 동일한 물질 구성을 가질 수 있다.
에지 비아들(EV) 및 센터 비아들(CV)은 각각 예를 들어, 텅스텐, 티타늄 및 탄탈륨 등의 금속, 티타늄 질화물, 탄탈륨 질화물 및 텅스텐 질화물 등의 도전성 금속 질화물, 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 에지 비아들(EV) 및 센터 비아들(CV)은 제1 배선들(222) 및 제2 배선들(232, 235c)과 동일한 상기 제1 도전 물질을 포함할 수 있다.
제5 층간 절연막(250)은 제4 층간 절연막(240) 상에 적층될 수 있다. 제5 층간 절연막(250)은 제3 배선들(252)을 덮을 수 있다. 제4 배선들(262)은 제5 층간 절연막(250) 상에 배치될 수 있다. 제6 층간 절연막(260)은 제5 층간 절연막(250) 상에 적층될 수 있다. 제6 층간 절연막(260)은 제4 배선들(262)을 덮을 수 있다.
제1 내지 제6 층간 절연막(210, 220, 230, 240, 250, 260)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 배선들(252) 및 제4 배선들(262)은 각각 도전 물질을 포함할 수 있다. 몇몇 실시예에서, 제3 배선들(252) 및 제4 배선들(262)은 상기 제1 도전 물질보다 비저항이 낮은 제2 도전 물질을 포함할 수 있다. 예시적으로, 상기 제1 도전 물질은 텅스텐(W)을 포함할 수 있고, 상기 제2 도전 물질은 구리 또는 구리 합금을 포함할 수 있다. 여기서, 구리 합금이란, 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr이 혼합된 것을 의미한다. 이에 따라, 제3 배선들(252) 및 제4 배선들(262)은 신호 지연을 경감할 수 있다. 제3 배선들(252) 및 제4 배선들(262)은 또한, 각각 배리어 금속막을 포함할 수도 있다.
광 투과 구조체(300)는 기판(101)의 제2 면(101b) 상에 배치될 수 있다. 몇몇 실시예에서, 광 투과 구조체(300)는 표면 절연막(305), 컬러 필터(310) 및 마이크로 렌즈(340)를 포함할 수 있다.
표면 절연막(305)은 기판(101)의 제2 면(101b) 상에 적층될 수 있다. 표면 절연막(305)은 절연 물질을 포함할 수 있다. 예를 들어, 표면 절연막(305)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 하프늄 산화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
표면 절연막(305)은 반사 방지막으로 기능하여, 기판(101)으로 입사되는 광의 반사를 방지함으로써 광전 변환 소자(PD)의 수광률을 향상시킬 수 있다. 또한, 표면 절연막(305)은 평탄화막으로 기능하여, 후술되는 컬러 필터(310) 및 마이크로 렌즈(340)를 균일한 높이로 형성할 수 있다.
컬러 필터(310)는 표면 절연막(140) 내에 배치될 수 있다. 컬러 필터(310)는 각각의 단위 픽셀들(UP)에 대응되도록 배열될 수 있다. 예를 들어, 복수의 컬러 필터(310)들은 제1 방향(X) 및 제2 방향(Y)을 포함하는 평면에서 2차원적으로(예를 들어, 행렬 형태로) 배열될 수 있다.
컬러 필터(310)는 단위 픽셀들(UP)에 따라 다양한 컬러 필터를 가질 수 있다. 예를 들어, 컬러 필터(310)는 인접하는 4개의 단위 픽셀들(UP)이 적색(red) 컬러 필터, 녹색(green) 컬러 필터 및 청색(blue) 컬러 필터를 포함하는 베이어 패턴(bayer pattern)으로 배열될 수 있다. 그러나, 이는 예시적인 것일 뿐이고, 컬러 필터(310)는 인접하는 4개의 단위 픽셀들(UP)이 동일한 컬러를 갖는 테트라 패턴(tetra pattern)으로 배열될 수도 있다. 또는, 컬러 필터(310)는 옐로우 필터(yellow filter), 마젠타 필터(magenta filter) 및 시안 필터(cyan filter)를 포함할 수도 있고, 화이트 필터(white filter)를 더 포함할 수도 있다.
마이크로 렌즈(340)는 컬러 필터(310) 상에 배치될 수 있다. 마이크로 렌즈(340)는 각각의 단위 픽셀들(UP)에 대응되도록 배열될 수 있다. 예를 들어, 복수의 마이크로 렌즈(340)들은 제1 방향(X) 및 제2 방향(Y)을 포함하는 평면에서 2차원적으로(예를 들어, 행렬 형태로) 배열될 수 있다.
마이크로 렌즈(340)는 볼록한 형상을 가지며, 소정의 곡률 반경을 가질 수 있다. 이에 따라, 마이크로 렌즈(340)는 광전 변환 소자(PD)에 입사되는 광을 집광시킬 수 있다. 마이크로 렌즈(340)는 예를 들어, 광투과성 수지를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이미지 센서의 글로벌 셔터(global shutter) 동작을 구현하기 위해, 각각의 단위 픽셀들의 배선 구조체 내에 커패시터들이 배치될 수 있다. 그러나, 이미지 센서가 점점 고집적화됨에 따라, 커패시터들이 차지하는 공간으로 인해 커패시터들 주변에 배치되는 비아들을 위한 공간 확보가 어려운 문제가 있다.
그러나, 몇몇 실시예에 따른 이미지 센서는 에지 비아들(EV) 및 센터 비아들(CV)을 모두 구비하여 제1 커패시터(C1) 및 제2 커패시터(C2) 주변의 비아들을 효율적으로 배열할 수 있다. 상술한 것처럼, 에지 비아들(EV)은 각각의 단위 픽셀들(UP)의 가장자리를 따라 배열될 수 있고, 센터 비아들(CV)은 제1 커패시터(C1)와 제2 커패시터(C2) 사이에 개재될 수 있다. 이에 따라, 하부 전극 패드(235) 또는 상부 전극 패드(245a, 245b)의 형상의 변경 없이도 제1 커패시터(C1) 및 제2 커패시터(C2) 주변의 비아들(즉, 에지 비아들(EV) 및 센터 비아들(CV))이 효율적으로 배치될 수 있고, 집적도가 향상된 이미지 센서가 제공될 수 있다.
도 8 및 도 9는 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 하부 전극(410)은 복수의 기둥(pillar) 형태를 가질 수 있다.
기둥 형태의 복수의 하부 전극(410)들은 벌집 형태로 배열될 수 있다. 그러나, 이는 예시적인 것일 뿐이고, 복수의 하부 전극(410)들은 행렬 형태로 배열될 수도 있음은 물론이다. 하부 전극(410)들의 상면은 실질적으로 공면(coplanar)을 이룰 수 있다. 또한, 하부 전극(410)들의 폭은 실질적으로 균일한 폭을 가질 수 있다.
몇몇 실시예에서, 커패시터 유전막(420)은 하부 전극(410)들의 표면을 따라 컨포멀하게 연장될 수 있다.
몇몇 실시예에서, 제1 커패시터(C1)의 상부 전극(430)은 제1 커패시터(C1)의 커패시터 유전막(420)을 덮을 수 있고, 제2 커패시터(C2)의 상부 전극(430)은 제2 커패시터(C2)의 커패시터 유전막(420)을 덮을 수 있다. 또한, 제1 커패시터(C1)의 상부 전극(430)은 제1 커패시터(C1)의 하부 전극(410)들 사이의 공간을 채울 수 있고, 제2 커패시터(C2)의 상부 전극(430)은 제2 커패시터(C2)의 하부 전극(410)들 사이의 공간을 채울 수 있다.
몇몇 실시예에서, 센터 비아들(CV)은 제1 커패시터(C1)의 상부 전극(430)과 제2 커패시터(C2)의 상부 전극(430) 사이에 개재될 수 있다.
도 9를 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 커패시터 유전막(420)의 최하면은 하부 전극(410)들의 하면보다 높게 배치될 수 있다.
예를 들어, 기둥 형태의 복수의 하부 전극(410)들은 제3 층간 절연막(230)의 상면보다 돌출될 수 있다. 몇몇 실시예에서, 커패시터 유전막(420)은 제3 층간 절연막(230)의 상면 및 제3 층간 절연막(230)의 상면보다 돌출되는 하부 전극(410)들의 표면을 따라 컨포멀하게 연장될 수 있다.
도 10 및 도 11은 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 다양한 예시적인 레이아웃도들이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 하부 전극 패드(235)는 서로 이격되는 제1 개구(235O1) 및 제2 개구(235O2)를 포함할 수 있다.
제1 개구(235O1) 및 제2 개구(235O2)는 예를 들어, 제2 방향(Y)을 따라 배열될 수 있다. 몇몇 실시예에서, 센터 비아들(CV) 중 일부는 제1 개구(235O1) 내에 배치될 수 있고, 센터 비아들(CV) 중 다른 일부는 제2 개구(235O2) 내에 배치될 수 있다.
하부 전극 패드(235)는 2개의 개구들만을 포함하는 것으로 설명되었으나, 이는 예시적인 것일 뿐이며, 하부 전극 패드(235)는 3개 이상의 개구들을 포함할 수도 있음은 물론이다.
도 11을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 하부 전극 패드(235a, 235b)는 각각의 단위 픽셀들(UP) 내에서 소정의 거리로 이격되는 제1 하부 전극 패드(235a) 및 제2 하부 전극 패드(235b)를 포함할 수 있다.
예를 들어, 제1 상부 전극 패드(245a) 및 제2 상부 전극 패드(245b)는 서로 이격되어 제1 방향(X)을 따라 배열될 수 있다. 몇몇 실시예에서, 제1 하부 전극 패드(235a)와 제2 하부 전극 패드(235b)가 제1 방향(X)에서 이격되는 거리는 제2 방향(Y)을 따라 일정할 수 있다.
제1 하부 전극 패드(235a)는 제1 커패시터(C1)와 전기적으로 접속될 수 있고, 제2 하부 전극 패드(235b)는 제2 커패시터(C2)와 전기적으로 접속될 수 있다. 예를 들어, 제1 커패시터(C1)의 하부 전극(예를 들어, 도 6의 410)은 제1 상부 전극 패드(245a)와 접속될 수 있고, 제2 커패시터(C2)의 하부 전극(예를 들어, 도 6의 410)은 제2 상부 전극 패드(245b)와 접속될 수 있다.
도 12는 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 예시적인 레이아웃도이다. 도 13은 도 12의 B-B를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 11을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12 및 도 13을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 센터 비아들(CV)은 상부 전극 패드(245)를 관통할 수 있다.
예를 들어, 상부 전극 패드(245)는 제3 층간 절연막(230)의 상면을 노출시키는 상부 개구(245O)를 포함할 수 있다. 상부 개구(245O)는 제1 커패시터(C1)와 제2 커패시터(C2) 사이에 개재될 수 있다. 센터 비아들(CV)은 상부 전극 패드(245)의 상부 개구(245O) 내에 배치될 수 있다.
몇몇 실시예에서, 상부 전극 패드(245)에 소정의 전기적 포텐셜이 인가될 수 있다. 예를 들어, 상부 전극 패드(245)에 도 4a의 제2 전원 전압(Vpix2)이 인가될 수 있다. 즉, 상부 전극 패드(245)는 도 4a의 제1 커패시터(C1)의 제2 전극 및 제2 커패시터(C2)의 제2 전극에 대응될 수 있다. 일례로, 제4 층간 절연막(240)을 관통하여 제3 배선들(252)과 상부 전극 패드(245)를 연결하는 제2 접속 비아(248)가 형성될 수 있다. 제3 배선들(252)은 제2 접속 비아(248)를 통해 상부 전극 패드(245)에 소정의 전기적 포텐셜을 인가할 수 있다.
몇몇 실시예에서, 상부 전극 패드(245)는 제1 커패시터(C1)의 상부 전극(430)과 제2 커패시터(C2)의 상부 전극(430)을 연결할 수 있다.
몇몇 실시예에서, 제1 커패시터(C1)의 하부 전극(410)은 제1 트랜지스터(TR1)의 소오스/드레인 영역(102)과 전기적으로 연결될 수 있다. 일례로, 제1 에지 비아(247a)는 제3 및 제4 층간 절연막(230, 240)을 관통하여 제3 배선들(252)과 제1 하부 전극 패드(235a)를 연결할 수 있다.
몇몇 실시예에서, 제2 커패시터(C2)의 하부 전극(410)은 제2 트랜지스터(TR2)의 소오스/드레인 영역(102)과 전기적으로 연결될 수 있다. 일례로, 제2 에지 비아(247b)는 제3 및 제4 층간 절연막(230, 240)을 관통하여 제3 배선들(252)과 제2 하부 전극 패드(235b)를 연결할 수 있다.
몇몇 실시예에서, 제1 하부 전극 패드(235a)는 각각의 단위 픽셀들(UP)의 가장자리를 향해 돌출되는 제3 돌출부(235p1)를 포함할 수 있다. 제1 에지 비아(247a)는 제3 돌출부(235p1)와 접속될 수 있다. 몇몇 실시예에서, 제2 하부 전극 패드(235b)는 각각의 단위 픽셀들(UP)의 가장자리를 향해 돌출되는 제4 돌출부(235p2)를 포함할 수 있다. 제2 에지 비아(247b)는 제4 돌출부(235p2)와 접속될 수 있다. 제3 돌출부(235p1) 및 제4 돌출부(235p2)는 모두 제1 방향(X)으로 돌출되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제3 돌출부(235p1) 및 제4 돌출부(235p2) 중 적어도 하나는 제2 방향(Y)으로 돌출될 수도 있음은 물론이다.
도 14는 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 예시적인 레이아웃도이다. 도 15는 도 14의 C-C를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12 및 도 13을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 센터 비아들(CV) 중 적어도 일부는 하부 전극 패드(235)와 접속될 수 있다.
예를 들어, 센터 비아들(CV) 중 적어도 일부는 제3 및 제4 층간 절연막(230, 240)을 관통하여 제3 배선들(252)과 하부 전극 패드(235)를 연결할 수 있다.
몇몇 실시예에서, 제3 배선들(252)은 센터 비아들(CV) 중 적어도 일부를 통해 하부 전극 패드(235)에 소정의 전기적 포텐셜(예컨대, 도 4a의 제2 전원 전압(Vpix2))을 인가할 수 있다.
도 16 및 도 17은 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 다양한 예시적인 회로도들이다. 설명의 편의를 위해, 도 1 내지 도 15를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 16을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 제1 샘플링 트랜지스터(SMP1)는 제1 소오스 팔로워 트랜지스터(SF1)의 소오스와 제1 노드(nd1) 사이에 연결될 수 있고, 제2 샘플링 트랜지스터(SMP2)는 제1 노드(nd1)와 제2 노드(nd2) 사이에 연결될 수 있다.
제1 커패시터(C1)의 제1 전극은 제1 노드(nd1)에 연결될 수 있고, 제1 커패시터(C1)의 제2 전극에는 소정의 전기적 포텐셜(예컨대, 제2 전원 전압(Vpix2))이 인가될 수 있다.
제2 커패시터(C2)의 제1 전극은 제1 노드(nd1)에 연결될 수 있고, 제2 커패시터(C2)의 제2 전극에는 소정의 전기적 포텐셜(예컨대, 제2 전원 전압(Vpix2))이 인가될 수 있다.
제2 소오스 팔로워 트랜지스터(SF2)의 게이트 전극(제2 소오스/팔로워 게이트 전극)은 제2 노드(nd2)에 연결될 수 있다. 제2 소오스 팔로워 트랜지스터(SF2)는 제2 노드(nd2)의 전위 변화를 증폭하여 소오스/드레인 전류를 발생시키는 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier)일 수 있다.
몇몇 실시예에 따른 노이즈 신호 샘플링 단계에서, 제1 샘플링 트랜지스터(SMP1)가 턴 온될 수 있고, 제1 커패시터(C1)는 노이즈 성분을 포함하는 제1 샘플링 신호를 샘플링할 수 있다.
몇몇 실시예에 따른 이미지 신호 샘플링 단계에서, 제1 샘플링 트랜지스터(SMP1) 및 제2 샘플링 트랜지스터(SMP2)가 턴 온될 수 있고, 제2 커패시터(C2)는 이미지 신호를 샘플링할 수 있다.
이에 따라, 몇몇 실시예에 따른 이미지 센서의 각각의 단위 픽셀들(예를 들어, 도 3의 UP)은, 상관 이중 샘플링(CDS; correlated double sampling) 동작을 수행할 수 있다.
도 16을 참조하면, 몇몇 실시예에 따른 이미지 센서는 샘플링 트랜지스터(SMP) 및 캘리브레이션 트랜지스터(CAL)를 포함할 수 있다.
샘플링 트랜지스터(SMP)는 제1 소오스 팔로워 트랜지스터(SF1)의 소오스와 제1 노드(nd1) 사이에 연결될 수 있다.
제1 커패시터(C1)의 제1 전극 및 제2 커패시터(C2)의 제1 전극은 제1 노드(nd1)에 연결될 수 있다. 제1 커패시터(C1)의 제2 전극에는 소정의 전기적 포텐셜(예컨대, 커패시터 전압(VC))이 인가될 수 있다. 제2 커패시터(C2)의 제2 전극은 제2 노드(nd2)에 연결될 수 있다.
캘리브레이션 트랜지스터(CAL)의 드레인은 전원 전압(예컨대, 제2 전원 전압(Vpix2))에 연결되며, 캘리브레이션 트랜지스터(CAL)의 소오스는 제2 노드(nd2)에 연결될 수 있다. 제2 노드(nd2)는 캘리브레이션 트랜지스터(CAL)에 의해 캘리브레이션(calibration)될 수 있다.
몇몇 실시예에 따른 노이즈 신호 샘플링 단계에서, 샘플링 트랜지스터(SMP)가 턴 온될 수 있고, 제1 커패시터(C1) 및 제2 커패시터(C2)는 노이즈 성분을 포함하는 제1 샘플링 신호를 샘플링할 수 있다. 상기 노이즈 신호 샘플링 단계에서, 캘리브레이션 트랜지스터(CAL)는 턴 오프될 수 있다.
몇몇 실시예에 따른 이미지 신호 샘플링 단계에서, 샘플링 트랜지스터(SMP) 및 캘리브레이션 트랜지스터(CAL)가 턴 온될 수 있고, 제1 커패시터(C1) 및 제2 커패시터(C2)는 이미지 신호를 샘플링할 수 있다.
여기서, 제1 커패시터(C1)의 전압은 트랜스퍼 트랜지스터(TX)에 의해 전송된 전하량에 비례하는 전압 값이 될 수 있다. 이에 따라, 이미지 신호 샘플링 단계에서의 제1 커패시터(C1)의 전압은 노이즈 신호 샘플링 단계에서의 전압과는 다른 새로운 값을 가질 수 있다. 제2 커패시터(C2)의 제2 노드(nd2)는 플로팅될 수 있으며, 제2 커패시터(C2)의 전하량은 이전 노이즈 신호 샘플링 단계에서의 전하량으로 유지될 수 있다. 제2 커패시터(C2)의 제2 노드(nd2)는 캘리브레이션된 전압(예를 들어, Vpix)으로 캘리브레이션되므로 노이즈 성분을 포함하지 않을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 광전 변환 구조체 101: 기판
105: 픽셀 분리 패턴 107: 소자 분리 패턴
200: 배선 구조체 222: 제1 배선들
232, 235c: 제2 배선들 235: 하부 전극 패드
245a, 245b: 상부 전극 패드 252: 제3 배선들
262: 제4 배선들 300: 광 투과 구조체
305: 표면 절연막 310: 컬러 필터
340: 마이크로 렌즈
C1: 제1 커패시터 C2: 제2 커패시터
CV: 센터 비아들 EV: 에지 비아들
PD: 광전 변환 소자 SMP1: 제1 샘플링 트랜지스터
SMP2: 제2 샘플링 트랜지스터 TR1~TR3: 트랜지스터들

Claims (20)

  1. 복수의 단위 픽셀들을 포함하는 이미지 센서로,
    서로 반대되는 제1 면 및 제2 면을 포함하는 기판;
    상기 기판 내의 광전 변환층;
    상기 기판의 상기 제1 면 상의 배선 구조체;
    각각의 상기 단위 픽셀들의 상기 배선 구조체 내의 제1 커패시터;
    각각의 상기 단위 픽셀들의 상기 배선 구조체 내에, 상기 제1 커패시터로부터 이격되는 제2 커패시터;
    상기 배선 구조체 내에, 각각의 상기 단위 픽셀들의 가장자리를 따라 배열되는 복수의 에지 비아들;
    상기 배선 구조체 내에, 상기 제1 커패시터와 상기 제2 커패시터 사이에 개재되는 복수의 센터 비아들을 포함하는 이미지 센서.
  2. 제 1항에 있어서,
    복수의 상기 에지 비아들 및 복수의 상기 센터 비아들은, 평면적 관점에서 상기 제1 커패시터의 둘레 및 상기 제2 커패시터의 둘레를 둘러싸는 이미지 센서.
  3. 제 1항에 있어서,
    상기 제1 커패시터 및 상기 제2 커패시터는 상기 기판의 상기 제1 면과 평행한 제1 방향을 따라 배열되고,
    복수의 상기 센터 비아들은 상기 기판의 상기 제1 면과 평행하며 상기 제1 방향과 교차하는 제2 방향을 따라 배열되는 이미지 센서.
  4. 제 1항에 있어서,
    각각의 상기 제1 커패시터 및 상기 제2 커패시터는, 상기 기판의 상기 제1 면 상에 차례로 적층되는 하부 전극, 커패시터 유전막 및 상부 전극을 포함하고,
    상기 배선 구조체는, 상기 하부 전극과 접속되는 하부 전극 패드와, 상기 상부 전극과 접속되는 상부 전극 패드를 포함하는 이미지 센서.
  5. 제 4항에 있어서,
    상기 하부 전극 패드는 상기 제1 커패시터의 상기 하부 전극과 상기 제2 커패시터의 상기 하부 전극을 연결하고,
    상기 상부 전극 패드는, 상기 제1 커패시터의 상기 상부 전극과 연결되는 제1 상부 전극 패드와, 상기 제1 상부 전극 패드로부터 이격되며 상기 제2 커패시터의 상기 상부 전극과 연결되는 제2 상부 전극 패드를 포함하고,
    복수의 상기 센터 비아들은 상기 제1 상부 전극 패드와 상기 제2 상부 전극 패드 사이에 개재되는 이미지 센서.
  6. 제 4항에 있어서,
    상기 하부 전극 패드는, 상기 제1 커패시터의 상기 하부 전극과 연결되는 제1 하부 전극 패드와, 상기 제1 하부 전극 패드로부터 이격되며 상기 제2 커패시터의 상기 하부 전극과 연결되는 제2 하부 전극 패드를 포함하고,
    상기 상부 전극 패드는 상기 제1 커패시터의 상기 상부 전극과 상기 제2 커패시터의 상기 상부 전극을 연결하고,
    복수의 상기 센터 비아들은 상기 제1 하부 전극 패드와 상기 제2 하부 전극 패드 사이에 개재되는 이미지 센서.
  7. 제 4항에 있어서,
    상기 배선 구조체는, 상기 하부 전극 패드와 동일 레벨에 배치되며 서로 이격되는 에지 배선 및 센터 배선을 더 포함하고,
    각각의 상기 에지 비아들은 상기 에지 배선과 접속되고,
    각각의 상기 센터 비아들은 상기 센터 배선과 접속되는 이미지 센서.
  8. 제 1항에 있어서,
    상기 기판의 상기 제1 면 상의 제1 트랜지스터 및 제2 트랜지스터를 더 포함하되,
    상기 제1 커패시터는 상기 제1 트랜지스터와 접속되고, 상기 제2 커패시터는 상기 제2 트랜지스터와 접속되는 이미지 센서.
  9. 제 8항에 있어서,
    복수의 상기 에지 비아들은, 상기 제1 커패시터와 상기 제1 트랜지스터의 소오스/드레인 영역을 연결하는 제1 에지 비아와, 상기 제2 커패시터와 상기 제2 트랜지스터의 소오스/드레인 영역을 연결하는 제2 에지 비아를 포함하는 이미지 센서.
  10. 제 1항에 있어서,
    상기 기판의 상기 제2 면 상에 차례로 적층되는 컬러 필터 및 마이크로 렌즈를 더 포함하는 이미지 센서.
  11. 서로 반대되는 제1 면 및 제2 면을 포함하는 기판;
    상기 기판 내의 광전 변환층;
    상기 기판의 상기 제1 면 상의 제1 층간 절연막;
    상기 제1 층간 절연막 상에, 서로 이격되는 하부 전극 패드 및 센터 배선;
    상기 제1 층간 절연막 상에, 상기 하부 전극 패드 및 상기 센터 배선을 덮는 제2 층간 절연막;
    상기 제2 층간 절연막 상에, 서로 이격되는 제1 상부 전극 패드 및 제2 상부 전극 패드;
    상기 제2 층간 절연막 내에, 상기 하부 전극 패드 및 상기 제1 상부 전극 패드와 접속되는 제1 커패시터;
    상기 제2 층간 절연막 내에, 상기 하부 전극 패드 및 상기 제2 상부 전극 패드와 접속되는 제2 커패시터; 및
    상기 제1 커패시터와 상기 제2 커패시터 사이에, 상기 제2 층간 절연막을 관통하여 상기 센터 배선과 접속되는 센터 비아를 포함하는 이미지 센서.
  12. 제 11항에 있어서,
    상기 제1 층간 절연막 상에, 상기 하부 전극 패드 및 상기 센터 배선으로부터 이격되는 제1 에지 배선과,
    상기 제1 커패시터를 사이에 두고 상기 센터 비아로부터 이격되며, 상기 제2 층간 절연막을 관통하여 상기 제1 에지 배선과 접속되는 제1 에지 비아를 더 포함하는 이미지 센서.
  13. 제 12항에 있어서,
    상기 제1 층간 절연막 상에, 상기 하부 전극 패드, 상기 센터 배선 및 상기 제1 에지 배선으로부터 이격되는 제2 에지 배선과,
    상기 제2 커패시터를 사이에 두고 상기 센터 비아로부터 이격되며, 상기 제2 층간 절연막을 관통하여 상기 제2 에지 배선과 접속되는 제2 에지 비아를 더 포함하는 이미지 센서.
  14. 제 11항에 있어서,
    상기 제1 상부 전극 패드 및 상기 제2 상부 전극 패드는 상기 기판의 상기 제1 면과 평행한 제1 방향에서 서로 이격되고,
    상기 제1 상부 전극 패드와 상기 제2 상부 전극 패드가 상기 제1 방향에서 이격되는 거리는, 상기 제1 면과 평행하며 상기 제1 방향과 교차하는 제2 방향을 따라 일정한 이미지 센서.
  15. 제 11항에 있어서,
    상기 하부 전극 패드는 개구를 포함하고,
    상기 센터 배선은 상기 하부 전극 패드의 상기 개구 내에 배치되는 이미지 센서.
  16. 제 11항에 있어서,
    상기 제1 상부 전극 패드와 상기 제2 상부 전극 패드가 이격되는 거리는 0.3 μm 내지 0.4 μm인 이미지 센서.
  17. 제 11항에 있어서,
    상기 제1 상부 전극 패드와 상기 센터 비아가 이격되는 거리는 0.05 μm 내지 0.2 μm인 이미지 센서.
  18. 제 11항에 있어서,
    상기 기판의 상기 제1 면 상의 제1 트랜지스터 및 제2 트랜지스터를 더 포함하되,
    상기 제1 상부 전극 패드는 상기 제1 트랜지스터의 소오스/드레인 영역과 접속되고, 상기 제2 상부 전극 패드는 상기 제2 트랜지스터의 소오스/드레인 영역과 접속되는 이미지 센서.
  19. 복수의 단위 픽셀들을 포함하는 이미지 센서로,
    서로 반대되는 제1 면 및 제2 면을 포함하는 기판;
    상기 기판 내의 광전 변환층;
    상기 기판의 상기 제1 면 상의 제1 샘플링 트랜지스터 및 제2 샘플링 트랜지스터;
    상기 기판의 상기 제1 면 상에, 상기 제1 샘플링 트랜지스터 및 상기 제2 샘플링 트랜지스터를 덮는 배선 구조체;
    각각의 상기 단위 픽셀들의 상기 배선 구조체 내에, 상기 제1 샘플링 트랜지스터의 소오스/드레인 영역과 접속되는 제1 커패시터;
    각각의 상기 단위 픽셀들의 상기 배선 구조체 내에, 상기 제2 샘플링 트랜지스터의 소오스/드레인 영역과 접속되는 제2 커패시터;
    상기 배선 구조체 내에, 각각의 상기 단위 픽셀들의 가장자리를 따라 배열되는 복수의 에지 비아들;
    상기 배선 구조체 내에, 상기 제1 커패시터와 상기 제2 커패시터 사이에 개재되는 복수의 센터 비아들; 및
    상기 기판의 상기 제2 면 상에 차례로 적층되는 컬러 필터 및 마이크로 렌즈를 포함하는 이미지 센서.
  20. 제 19항에 있어서,
    상기 기판의 상기 제1 면 상의 소오스/팔로워 트랜지스터를 더 포함하되,
    상기 제1 샘플링 트랜지스터의 소오스/드레인 영역 및 상기 제2 샘플링 트랜지스터의 소오스/드레인 영역은, 상기 소오스/팔로워 트랜지스터의 게이트 전극과 접속되는 이미지 센서.
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