KR102591627B1 - 이미지 센서 - Google Patents

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Abstract

본 발명은 이미지 센서를 제공한다. 이 이미지 센서는, 복수의 픽셀들을 포함하는 제 1 기판; 상기 픽셀들의 각각에서 상기 제 1 기판 내에 형성된 광전변환부; 상기 제 1 기판 상에 배치되는 제 1 캐패시터; 및 상기 제 1 캐패시터와 이격되되 상기 제 1 캐패시터를 둘러싸는 차폐 구조물을 포함한다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본 발명이 해결하고자 하는 과제는 선명한 화질을 구현할 수 있는 이미지 센서를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 이미지 센서는, 복수의 픽셀들을 포함하는 제 1 기판; 상기 픽셀들의 각각에서 상기 제 1 기판 내에 형성된 광전변환부; 상기 제 1 기판 상에 배치되는 제 1 캐패시터; 및 상기 제 1 캐패시터와 이격되되 상기 제 1 캐패시터를 둘러싸는 차폐 구조물을 포함한다.
본 발명의 일 양태에 따른 이미지 센서는, 복수의 픽셀들을 포함하는 기판; 상기 픽셀들의 각각에서 상기 기판 내에 형성된 광전변환부; 상기 기판 상에 배치되는 적어도 하나의 캐패시터; 상기 적어도 하나의 캐패시터에 인접한 도전 패턴; 및 상기 캐패시터와 상기 도전 패턴 사이에 개재되는 차폐 구조물을 포함한다.
본 발명의 다른 양태에 따른 이미지 센서는, 복수의 픽셀들을 포함하는 제 1 기판; 상기 픽셀들의 각각에서 상기 제 1 기판 내에 형성된 광전변환부; 상기 제 1 기판 상에 배치되는 제 1 캐패시터와 제 2 캐패시터; 및 상기 제 1 캐패시터 및 상기 제 2 캐패시터와 이격되되 상기 제 1 캐패시터 및 상기 제 2 캐패시터를 둘러싸는 차폐 구조물을 포함한다.
본 발명의 실시예들에 따른 이미지 센서는 캐패시터를 둘러싸는 차폐 구조물을 포함함으로써 커패시터와 인접하는 도선들 간의 기생 캐패시턴스를 방지하거나 최소화하여 커플링 노이즈를 줄일 수 있다. 이로써 선명한 화질을 구현할 수 있는 이미지 센서를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 처리 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 4는 도 3을 A-A'선으로 자른 단면도이다.
도 5 내지 도 9는 도 4의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 10은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 11은 도 10을 A-A'선으로 자른 단면도이다.
도 12 내지 도 14는 도 11의 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 15는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 16은 도 15를 A-A'선으로 자른 단면도이다.
도 17은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 18은 도 17을 A-A'선으로 자른 단면도이다.
도 19는 본 발명의 실시예들에 따른 이미지 센서의 회로도이다.
도 20은 본 발명의 실시예들에 따른 이미지 센서의 회로도이다.
도 21은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 이미지 처리 장치를 나타내는 블록도이다.
도 1을 참조하면, 이미지 처리 장치(200)는 이미지 센서(110), 이미지 신호 처리 유닛(120; ISP(Image Signal Processing Unit)), 표시 장치(130), 및 저장 장치(140)를 포함할 수 있다.
이미지 처리 장치(200)는 스마트폰(smart phone) 및 디지털 카메라(digital camera)와 같이 외부 영상을 획득하는 전자 장치들 중 하나를 포함할 수 있다.
이미지 센서(110)는 외부 물체로부터의 이미지를 전기적인 신호 또는 데이터 신호로 변환할 수 있다. 이미지 센서(110)는 복수 개의 픽셀들을 포함할 수 있다. 복수 개의 픽셀들 각각은 외부 물체로부터 반사되는 빛을 수신하고, 수신된 빛을 전기적인 영상 신호 또는 사진 신호로 변환할 수 있다.
이미지 신호 처리 유닛(120)은 이미지 센서(110)로부터 수신된 프레임 데이터(FR; 즉, 영상 데이터 또는 사진 데이터)를 신호 처리하여 보정된 이미지 데이터(IMG)를 출력할 수 있다. 예를 들어, 이미지 신호 처리 유닛(120)은 수신된 프레임 데이터(FR)에 대하여 컬러 인터폴레이션(color interpolation), 컬러 보정(color correction), 감마 보정(gamma correction), 컬러 공간 변환(color space conversion), 에지 보정 등과 같은 신호 처리 동작을 수행하여 이미지 데이터(IMG)를 생성할 수 있다.
표시 장치(130)는 이미지 신호 처리 유닛(120)으로부터의 이미지 데이터(IMG)를 사용자가 확인할 수 있도록 출력할 수 있다. 예를 들어, 표시 장치(130)는 액정 표시 패널(liquid crystal display panel), 유기 발광 표시 패널(organic light emitting display panel), 전기 영동 표시 패널(electrophoretic display panel), 일렉트로웨팅 표시 패널(electrowetting display panel) 등과 같은 다양한 표시 패널들 중 적어도 하나를 포함할 수 있다. 표시 장치(130)는 표시 패널을 통해 이미지 데이터(IMG)를 출력할 수 있다.
저장 장치(140)는 이미지 신호 처리 유닛(120)으로부터의 이미지 데이터(IMG)를 저장하도록 구성될 수 있다. 저장 장치(140)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리 소자 또는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 소자를 포함할 수 있다.
본 발명의 이미지 센서(110)는 광전변환부로부터 발생된 전하에 따른 전기적 신호를 저장할 수 있는 저장요소로서 캐패시터를 포함할 수 있다. 본 발명의 이미지 센서의 회로도를 예시적으로 도 2에 나타내었으나, 본 발명은 이에 한정되지 않으며 캐패시터를 가지는 모든 이미지 센서에 적용될 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 회로도이다.
도 2를 참조하면, 본 예에 따른 이미지 센서는 인-픽셀(in-pixel) 상호상관 이중 샘플링(CDS(correlated double sampling)) 구조를 가질 수 있다. 구체적으로 이미지 센서의 단위 픽셀 영역들 각각은 광전 변환부(PD), 트랜스퍼 트랜지스터(TX), 리셋 트랜지스터(RX), 제 1 소오스 팔로워 트랜지스터(SF1), 프리차지 트랜지스터(PC), 샘플링 트랜지스터(SAM), 캘리브레이션 트랜지스터(Cal), 제 2 소오스 팔로워 트랜지스터(SF2), 선택 트랜지스터(SEL), 제 1 캐패시터(C1) 및 제 2 캐패시터(C2)를 포함할 수 있다. 광전 변환부(PD)는 N형 불순물 영역과 P형불순물 영역을 포함하는 포토다이오드일 수 있다. 상기 트랜스퍼 트랜지스터(TX)의 제 1 단자는 상기 광전 변환부(PD)에 연결될 수 있다. 상기 트랜스퍼 트랜지스터(TX)의 제 2 단자는 부유 확산영역(FD)으로 이해될 수 있다. 상기 부유 확산 영역(FD)은 상기 리셋 트랜지스터(RX)의 제 1 단자와 연결될 수 있다. 상기 부유 확산 영역(FD)은 상기 제 1 소오스 팔로워 트랜지스터(SF1)의 게이트와 전기적으로 연결될 수 있다. 상기 제 1 소오스 팔로워 트랜지스터(SF1)의 제 1 단자는 프리차지 트랜지스터(PC)와 샘플링 트랜지스터(SAM)에 연결된다. 상기 샘플링 트랜지스터(SAM)의 제 1 단자는 상기 제 1 캐패시터(C1)와 상기 제 2 캐패시터(C2)의 제 1 전극들에 연결된다. 상기 제 2 캐패시터(C2)의 제 2 전극은 캘리브레이션 트랜지스터(Cal)의 제 1 단자와 제 2 소오스 팔로워 트랜지스터(SF2)의 게이트에 연결된다. 상기 제 2 소오스 팔로워 트랜지스터(SF2)는 선택 트랜지스터(SEL)에 연결된다.
도 2의 이미지 센서의 동작은 리셋 값을 샘플링하는 단계와 신호 값을 샘플링하는 단계를 가질 수 있다. 광 축적 전에 상기 광전변환부(PD)는 상기 부유 확산 영역(FD)를 통해 리셋될 수 있다. 상기 광전변환부(PD)가 리셋된 후에, 광 축적(프레임 캡쳐)이 시작된다. 광 축적 시간 후에, 상기 부유 확산 영역은 픽셀 전원전압(Vpix)으로 리셋될 수 있다. 이는 리셋 값에 노이즈 성분을 유도할 수 있다. 노이즈 성분을 포함하는 리셋 값은 상기 제 1 소오스 팔로워 트랜지스터(SF1)와 상기 샘플링 트랜지스터(SAM)를 통해 상기 제 1 캐패시터(C1)와 상기 제 2 캐패시터(C2)에 샘플링된다. 샘플링 단계를 시작할 때 상기 제 1 캐패시터(C1)와 상기 제 2 캐패시터(C2)는 그들의 이전의 샘플링된 전압을 제거하여 상기 제 1 소오스 팔로워 트랜지스터가 새로운 전압을 샘플링할 수 있게 하기 위해 프리차지될 수 있다. 이러한 프리차지 동작은 상기 프리차지 트랜지스터를 이용하여 일어날 수 있다. 샘플링 단계 동안, 상기 캘리브레이션 트랜지스터는 OFF될 수 있다.
샘플링 단계 후에, 전하는 상기 광전변환부(PD)로부터 부유 확산 영역(FD)으로 전송되고, 상기 부유 확산 영역(FD)는 새로운 전압(제 2 전압)을 가질 수 있다. 상기 부유 확산 영역(FD)의 제 2 전압은 제 1 소오스 팔로워 트랜지스터(SF1)과 상기 샘플링 트랜지스터(SAM)을 통해 제 1 캐패시터(C1)에 샘플링될 수 있다. 결과적으로 상기 제 1 캐패시터(C1)의 전압값은 이전의 리셋 값보다 떨어져 전송된 전하량에 따른 새로운 값이 될 수 있다. 이러한 샘플링 단계 동안 상기 제 2 캐패시터(C2)의 오른쪽 노드가 플로팅되기에, 상기 제 2 캐패시터(C2)의 전하량은 리셋 샘플링 단계에 비교하여 같은 상태로 유지될 수 있다. 이는 상기 제 2 캐패시터(C2)의 오른쪽 노드가 보정된 전압(여기서는 Vpix)보다 상기 제 2 캐패시터(C2)의 왼쪽 노드 상의 전압 강하만큼 떨어질 수 있다는 것을 의미할 수 있다. 리셋 샘플링 단계 동안 상기 리셋 노이즈가 샘플링될 때, 상기 제 2 캐패시터(C2)의 오른쪽 노드는 항상 고정된 전압(여기서는 Vpix)로 보정되기에 노이즈 성분을 포함하지 않을 수 있다. 이는 픽셀의 출력값(Vout)이 노이즈 성분을 포함하지 않는 것을 의미할 수 있고, 픽셀 내에서 효과적인 CDS동작이 수행됨을 의미할 수 있다. 이러한 구조의 이미지 센서는 낮은 노이즈 성분을 가지며 고속의 동작이 가능할 수 있다.
본 발명의 실시예들에 따른 이미지 센서는 글로벌 셔터 모드(global shutter mode)로 동작될 수 있다. 글로벌 셔터 모드에서, 상기 이미지 센서의 모든 픽셀에서 생성된 전기적 신호들(데이터)을 픽셀들에 위치하는 제 1 캐패시터들(C1) 및/또는 제 2 캐패시터들(C2)에 각각 동시에 샘플링/저장하고, 도 1의 이미지 신호 처리 유닛(120)에서 데이터를 열(row) 별로 순차적으로 읽는다. 이로써 글로벌 셔터 모드를 구현할 수 있다. 본 발명의 이미지 센서는 전압 방식 글로벌 셔터 이미지 센서로도 명명될 수 있다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 4는 도 3을 A-A'선으로 자른 단면도이다.
도 3 및 도 4를 참조하면, 이미지 센서(100)는 복수개의 픽셀들(UP)로 구성된 픽셀 어레이를 포함할 수 있다. 편의상 명세서상에 하나의 픽셀(UP)만을 도시하였다. 이미지 센서(100)는 기판(1)을 포함할 수 있다. 상기 기판(1)은 예를 들면 실리콘 단결정 기판이거나 실리콘과 같은 반도체 물질의 에피택시얼층을 포함할 수 있다. 상기 기판(1)은 서로 대향되는 제 1 면(1a)과 제 2 면(1b)을 포함할 수 있다. 상기 기판(1)에는 제 1 깊은 소자분리부(3a)가 배치될 수 있다. 상기 제 1 깊은 소자분리부(3a)는 그물망 형태를 가질 수 있다. 상기 기판(1)에는 제 2 깊은 소자분리부(3b)가 배치될 수 있다. 도 4의 단면에서 상기 제 2 깊은 소자분리부(3b)는 상기 제 1 깊은 소자분리부(3a)와 이격될 수 있다. 상기 제 2 깊은 소자분리부(3b)는 하나의 픽셀(UP)에서 상기 기판(1)을 제 1 영역(R1)과 제 2 영역(R2)으로 나눌 수 있다. 상기 제 1 영역(R1)은 수광 영역일 수 있다. 상기 제 2 영역(R2)은 회로 영역일 수 있다. 상기 제 1 깊은 소자분리부(3a)와 상기 제 2 깊은 소자분리부(3b)는 상기 기판(1)을 관통할 수 있다. 상기 제 1 깊은 소자분리부(3a)와 상기 제 2 깊은 소자분리부(3b)는 실리콘 산화막, 실리콘산화질화막, 실리콘 질화막 중 적어도 하나의 절연막을 포함할 수 있다. 상기 제 2 깊은 소자분리부(3b)는 고농도의 제 1 도전형의 불순물 주입 영역과 이 위에 배치되는 얕은 소자분리막을 포함하는 구조를 가질 수도 있다. 상기 제 1 도전형은 예를 들면 P형일 수 있다.
상기 기판(1)은 예를 들면 제 1 도전형의 불순물로 도핑될 수 있다. 예를 들면 상기 제 1 도전형은 P형일 수 있다. 상기 제 1 영역(R1)에서 상기 기판(1) 내에는 제 1 불순물 주입 영역(5)이 배치될 수 있다. 상기 제 1 불순물 주입 영역(5)은 예를 들면 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물로 도핑될 수 있다. 상기 제 2 도전형은 예를 들면 N형일 수 있다. 상기 제 1 불순물 주입 영역(5)은 주변의 상기 기판(1)과 PN접합을 이루어 광전변환부(PD)가 제공될 수 있다. 상기 제 1 불순물 주입 영역(5)은 광전변환부(PD)의 일부를 구성할 수 있다. 상기 제 1 불순물 주입 영역(5)은 광전변환부(PD)로 명명될 수도 있다.
상기 제 1 영역(R1)에서 상기 기판(1)의 상기 제 1 면(1a) 상에 제 1 게이트 전극(9a)과 제 2 게이트 전극(9b)이 배치될 수 있다. 상기 제 2 영역(R2)에서 상기 기판(1)의 상기 제 1 면(1a) 상에 제 3 게이트 전극(9c)이 배치될 수 있다. 상기 제 1 내지 제 3 게이트 전극들(9a, 9b, 9c)과 상기 기판(1) 사이에는 게이트 절연막(11a)이 개재될 수 있다. 상기 제 1 내지 제 3 게이트 전극들(9a, 9b, 9c)은 불순물이 도핑된 폴리실리콘, 코발트실리사이드와 같은 금속 실리사이드, 티타늄질화막과 같은 금속질화막, 그리고 텅스텐, 구리 및 알루미늄과 같은 금속막 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연막(11a)은 실리콘산화막, 실리콘 질화막, 금속산화막 및 금속 질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 게이트 전극(9a)의 일부는 상기 기판(1) 속으로 연장되어 상기 제 1 불순물 주입 영역(5)에 인접할 수 있다. 상기 제 1 게이트 전극(9a)과 상기 제 2 게이트 전극(9b) 사이에서 상기 기판(1) 내에는 제 2 불순물 주입 영역(13a)이 배치될 수 있다. 상기 제 3 게이트 전극(9c)의 양측의 상기 기판(1) 내에는 제 3 불순물 주입 영역(13b)이 배치될 수 있다. 상기 제 2 불순물 주입 영역(13a)과 상기 제 3 불순물 주입 영역(13b)은 모두 제 2 도전형의 불순물이 도핑될 수 있다. 상기 제 2 불순물 주입 영역(13a)은 예를 들면 도 2의 회로도에서 부유 확산 영역(FD)에 해당할 수 있다.
상기 제 1 게이트 전극(9a)은 도 2의 회로도에서 예를 들면 트랜스퍼 트랜지스터(TX)의 게이트에 해당할 수 있다. 상기 제 2 게이트 전극(9b)은 도 2의 회로도에서 예를 들면 리셋 트랜지스터(RX)의 게이트에 해당할 수 있다. 상기 제 3 게이트 전극(9c)은 도 2의 회로도에서 예를 들면 캘리브레이션 트랜지스터(Cal)의 게이트에 해당할 수 있다. 도시하지는 않았지만, 상기 제 2 영역(R2)에서 상기 기판(1)의 상기 제 1 면(1a) 상에는 도 2의 제 1 소오스 팔로워 트랜지스터(SF1), 샘플링 트랜지스터(SAM), 프리차지 트랜지스터(PC), 제 2 소오스 팔로워 트랜지스터(SF2) 및 선택 트랜지스터(SEL) 중 적어도 하나가 더 배치될 수 있다.
상기 기판(1)은 제 1 층간절연막(15)으로 덮일 수 있다. 상기 제 1 층간절연막(15) 상에는 제 1 배선들(19)이 배치될 수 있다. 상기 제 1 층간절연막(15) 내에는 제 1 콘택플러그들(17)이 배치되어 상기 제 1 배선들(19)과 전기적으로 연결될 수 있다. 상기 제 1 콘택 플러그들(17) 중 일부는 상기 제 1 내지 제 3 게이트 전극들(9a, 9b, 9c)와 접할 수 있다. 상기 제 1 콘택 플러그들(17) 중 어느 하나는 상기 제 3 불순물 주입 영역(13b)와 접할 수 있다.
상기 제 1 층간절연막(15) 상에는 제 2 층간절연막(21)이 배치되어 상기 제 1 배선들(19)을 덮을 수 있다. 상기 제 2 층간절연막(21) 내에는 이들을 관통하여 상기 제 1 배선들(19)과 전기적으로 연결되는 제 2 콘택플러그들(23b, 23)이 배치될 수 있다. 상기 제 2 콘택 플러그들(23b, 23)은 제 2 하부전극 콘택플러그(23b)와 제 2 가장자리 콘택플러그(23)를 포함할 수 있다. 상기 제 2 하부 전극 콘택 플러그(23b)은 상기 제 3 불순물 주입 영역(13b)와 전기적으로 연결될 수 있다. 상기 제 2 층간절연막(21) 상에는 서로 이격된 제 1 하부전극(25b1), 제 2 하부전극(25b2), 더미 하부전극(25s) 및 가장자리 도전패드들(25p)이 배치될 수 있다. 상기 제 1 하부전극(25b1)과 상기 제 2 하부전극(25b2)은 하나의 픽셀(UP)에서 중심부에 배치되며 평판 형태를 가질 수 있다. 상기 더미 하부전극(25s)은 상기 제 1 하부전극(25b1)과 상기 제 2 하부전극(25b2)을 둘러싸는 폐곡선 행태를 가질 수 있다. 상기 가장 자리 도전 패드들(25p)은 상기 더미 하부전극(25s) 밖에서 복수개의 서로 이격된 섬 형태들을 가지며 상기 더미 하부전극(25s)을 둘러싸도록 배치될 수 있다. 상기 제 1 하부전극(25b1), 상기 제 2 하부전극(25b2), 상기 더미 하부전극(25s) 및 상기 가장자리 도전패드들(25p)은 모두 같은 물질을 포함하며 같은 높이에 배치될 수 있다. 상기 제 1 하부전극(25b1), 상기 제 2 하부전극(25b2), 상기 더미 하부전극(25s) 및 상기 가장자리 도전패드들(25p)은 텅스텐, 구리, 알루미늄, 티타늄 및 탄탈륨과 같은 금속을 포함할 수 있다. 상기 제 2 하부전극(25b2)은 상기 제 2 하부전극 콘택플러그(23b)와 접할 수 있다. 상기 가장자리 도전 패드(25p)은 상기 제 2 가장자리 콘택플러그(23)와 접할 수 있다.
상기 제 1 하부전극(25b1) 상에는 복수개의 서로 이격된 제 1 도전 기둥들(27b1)이 배치될 수 있다. 상기 제 2 하부전극(25b2) 상에는 복수개의 서로 이격된 제 2 도전 기둥들(27b2)이 배치될 수 있다. 상기 더미 하부전극(25s) 상에는 복수개의 서로 이격된 더미 도전 기둥들(27s)이 배치될 수 있다. 상기 더미 도전 기둥들(27s)은 도 3의 평면도에서 상기 제 1 하부전극(25b1)과 상기 제 2 하부전극(25b2)을 둘러싸도록 배치될 수 있다. 상기 제 1 도전 기둥들(27b1), 상기 제 2 도전 기둥들(27b2) 및 상기 더미 도전 기둥들(27s)은 모두 같은 물질을 포함할 수 있으며 같은 높이에 위치할 수 있다. 상기 제 1 도전 기둥들(27b1), 상기 제 2 도전 기둥들(27b2) 및 상기 더미 도전 기둥들(27s)은 예를 들면 불순물이 도핑된 폴리실리콘이나 텅스텐, 구리, 알루미늄, 티타늄 및 탄탈륨과 같은 금속을 포함할 수 있다.
상기 제 1 도전 기둥들(27b1)의 상부면들과 측벽들 그리고 이들 사이에 노출된 상기 제 1 하부 전극(25b1)의 상부면은 제 1 유전막(29b1)으로 덮일 수 있다. 상기 제 2 도전 기둥들(27b2)의 상부면들과 측벽들 그리고 이들 사이에 노출된 상기 제 2 하부 전극(25b2)의 상부면은 제 2 유전막(29b2)으로 덮일 수 있다. 상기 더미 도전 기둥들(27s)의 상부면들과 측벽들 그리고 이들 사이에 노출된 상기 더미 하부 전극(25s)의 상부면은 더미 유전막(29s)으로 덮일 수 있다. 상기 제 1 유전막(29b1), 상기 제 2 유전막(29b2) 및 상기 더미 유전막(29s)은 서로 이격될 수 있다. 상기 제 1 유전막(29b1), 상기 제 2 유전막(29b2) 및 상기 더미 유전막(29s)은 서로 동일한 물질을, 예를 들면, 실리콘, 텅스텐, 구리, 알루미늄, 티타늄, 탄탈륨, 지르코늄, 실리콘 및 란탄 중 선택되는 적어도 하나의 산화막의 단일막 또는 다중막 구조를 가질 수 있다.
상기 제 1 유전막(29b1)과 상기 제 2 유전막(29b2)은 상부전극(31u)으로 덮일 수 있다. 상기 상부전극(31u)은 상기 제 1 유전막(29b1)에 의해 상기 제 1 하부전극(25b1)과 이격될 수 있다. 상기 상부전극(31u)은 상기 제 2 유전막(29b2)에 의해 상기 제 2 하부전극(25b2)과 이격될 수 있다. 상기 제 1 하부전극(25b1), 상기 제 1 도전 기둥들(27b1), 상기 제 1 유전막(29b1) 및 상기 상부전극(31u)의 일부는 제 1 캐패시터(C1)를 구성할 수 있다. 상기 제 2 하부전극(25b2), 상기 제 2 도전 기둥들(27b2), 상기 제 2 유전막(29b2) 및 상기 상부전극(31u)의 일부는 제 2 캐패시터(C2)를 구성할 수 있다. 상기 제 1 캐패시터(C1)과 상기 제 2 캐패시터(C2)는 상기 상부전극(31u)을 서로 공유할 수 있다. 상기 상부전극(31u)은 상기 제 1 하부전극(25b1)의 일부와 상기 제 2 하부전극(25b2)의 일부를 덮지 않고 노출시킬 수 있다.
상기 더미 유전막(29s)은 더미 상부전극(31s)으로 덮일 수 있다. 상기 더미 유전막(29s)과 상기 더미 상부전극(31s)은 평면적 관점에서 상기 상부전극(21u)을 둘러싸는 폐곡선 형태를 가질 수 있다. 상기 더미 하부전극(25s), 상기 더미 도전 기둥들(27s), 상기 더미 유전막(29s) 및 상기 더미 상부전극(31s)은 차폐 구조물(33s)을 구성할 수 있다. 상기 차폐 구조물(33s)에는 접지 전압이 인가될 수 있다. 상기 차폐 구조물(33s)에서 상기 더미 상부전극(31s)와 상기 더미 하부전극(25s) 중 적어도 하나에 접지 전압이 인가될 수 있다.
상기 상부전극(31u)과 상기 더미 상부전극(31s)은 서로 동일한 물질을 포함하며 동일한 높이에 위치할 수 있다. 상기 상부전극(31u)과 상기 더미 상부전극(31s)은 불순물이 도핑된 폴리실리콘이나 실리콘 게르마늄, 및/또는 텅스텐, 구리, 알루미늄, 티타늄 및 탄탈륨과 같은 금속을 포함할 수 있다.
상기 차폐 구조물(33s)의 하부면은 상기 제 1 캐패시터(C1)와 제 2 캐패시터(C2)의 하부면과 같은 높이에 위치하고, 상기 차폐 구조물(33s)의 상부면은 상기 제 1 캐패시터(C1)와 제 2 캐패시터(C2)의 상부면과 같은 높이에 위치할 수 있다.
상기 이미지 센서(100)는 제 1 캐패시터(C1)와 제 2 캐패시터(C2)를 둘러싸는 차폐 구조물(33s)을 포함함으로써 제 1 캐패시터(C1)와 제 2 캐패시터(C2)와 인접하는 도선들(예를 들면, 제 3 가장자리 콘택플러그(37p)) 간의 기생 캐패시턴스를 방지하거나 최소화하여 커플링 노이즈를 줄일 수 있다. 이로써 선명한 화질을 구현할 수 있는 이미지 센서를 제공할 수 있다.
상기 제 2 층간절연막(21) 상에는 제 3 층간절연막(35)이 배치되어 상기 상부전극(31u)과 상기 더미 상부전극(31s)을 덮을 수 있다. 상부전극 콘택플러그(37c)은 상기 제 3 층간절연막(35)을 관통하여 상기 상부전극(31u)과 접할 수 있다. 상기 상부전극 콘택플러그(37c)은 도 2에서 샘플링 트랜지스터(SAM)의 제 1 단자와 전기적으로 연결될 수 있다. 더미 상부전극 콘택플러그(37s)은 상기 제 3 층간절연막(35)을 관통하여 상기 더미 상부전극(31s)과 접할 수 있다. 제 1 하부전극 콘택플러그(37b)은 상기 제 3 층간절연막(35)을 관통하여 상기 제 1 하부전극(25b1)과 접할 수 있다. 제 3 가장자리 콘택플러그(37p)는 상기 제 3 층간절연막(35)을 관통하여 상기 가장자리 도전 패드(25p)와 접할 수 있다. 상기 제 1 하부전극 콘택플러그(37b)의 수직 길이는 상기 제 3 가장자리 콘택플러그(37p)의 수직 길이와 같을 수 있다.
상기 제 3 층간절연막(35) 상에 제 3 배선들(39)이 배치될 수 있다. 상기 제 3 층간절연막(35) 상에 제 4 층간절연막(41)이 배치되어 상기 제 3 배선들(39)을 덮을 수 있다. 상기 제 4 층간절연막(41)을 관통하는 제 4 콘택플러그들(43)은 상기 제 3 배선들(39)과 전기적으로 연결될 수 있다. 상기 제 4 층간절연막(41) 상에 제 4 배선들(45)이 배치될 수 있다. 상기 제 4 배선들(45)은 제 5 층간절연막(47)으로 덮일 수 있다. 상기 제 1 내지 제 5 층간절연막들(15, 21, 35, 41, 47)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 다공성 절연막 중 적어도 하나를 포함할 수 있다.
상기 제 5 층간절연막(47) 상에 상부 금속판(49)이 배치될 수 있다. 상기 상부 금속판(49)은 텅스텐이나 구리 같은 금속 물질을 포함할 수 있다. 상기 보호막(51)은 실리콘질화막이나 폴리이미드로 형성될 수 있다. 상기 상부 금속판(49)은 하나의 픽셀(UP) 면적의 대부분을 차지할 수 있다. 상기 상부 금속판(49)은 외부 전기장으로부터 이미지 센서(100)를 차폐하는 역할을 할 수 있다. 상기 상부 금속판(49)은 상기 보호막(51) 밖의 외부로부터 빛이 상기 기판(1) 내로 입사하는 것을 방지할 수 있다. 상기 상부 금속판(49)은 상기 기판(1)의 제 2 면(1b)을 통해 들어와 상기 제 1 내지 제 5 층간절연막들(15, 21, 35, 41 47)을 통해 밖으로 빠져 나가는 빛을 반사시켜 다시 제 1 불순물 주입 영역(5)으로 재입사시키는 반사판 역할을 할 수 있다.
상기 제 1 영역(R1)에서 상기 기판(1)의 제 2 면(1b)에 인접하여 마이크로 렌즈(59)가 배치될 수 있다. 상기 마이크로 렌즈(59)와 상기 기판(1)의 제 2 면(1b) 사이에는 컬러필터(55)가 개재될 수 있다. 상기 제 2 영역(R2)에서 상기 기판(1)의 제 2 면(1b)에 인접하여 제 2 금속판(57)이 배치될 수 있다. 상기 제 2 금속판(57)은 텅스텐, 알루미늄 및 구리 같은 금속을 포함할 수 있다. 상기 제 2 금속판(57)은 빛이 상기 제 2 영역(R2)의 상기 기판(1) 속으로 입사되지 못하게 하는 차광 패턴 역할을 할 수 있다.
상기 기판(1)의 제 2 면(1b)과 상기 컬러필터(55) 사이 그리고 상기 제 2 면(1b)과 상기 제 2 금속판(57) 사이에는 고정전하막(53)이 개재될 수 있다. 상기 기판(1)의 제 2 면(1b)은 상기 고정전하막(53)과 접할 수 있다. 상기 고정전하막(53)은 화학양론비 보다 부족한 양의 산소 또는 불소를 포함하는 금속산화막 또는 금속 불화막으로 이루어질 수 있다. 이로써 상기 고정 전하막(53)은 음의 고정전하를 가질 수 있다. 상기 고정 전하막(53)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 이트륨(Y) 및 란타노이드를 포함하는 그룹에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물(metal oxide) 또는 금속 불화물(metal fluoride)로 이루어질 수 있다. 예를 들면, 상기 고정 전하막(53)은 하프늄 산화막 또는 알루미늄 불화막일 수 있다. 상기 고정전하막(53)에 의하여 상기 제 2 면(1b) 주변에 정공의 축적(hole accumulation)이 발생할 수 있다. 이로써 암전류의 발생 및 화이트 스팟(white spot)을 효과적으로 감소시킬 수 있다.
도 5 내지 도 9는 도 4의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 5를 참조하면, 서로 대향된 제 1 면(1a)과 제 2 면(1b)을 가지는 기판(1)에 제 1 도전형의 불순물을 도핑할 수 있다. 상기 제 1 도전형은 예를 들면 P형일 수 있다. 상기 기판(1)에 제 1 깊은 소자분리부(3a)를 형성하여 픽셀들(UP)을 구획할 수 있다. 또한 이때 제 2 깊은 소자분리부(3b)를 형성하여 제 1 영역(R1)과 제 2 영역(R2)으로 나눌 수 있다. 상기 제 1 영역(R1)에서 상기 기판(1) 내에 제 2 도전형의 불순물을 도핑하여 제 1 불순물 주입 영역(5)을 형성할 수 있다. 상기 제 2 도전형은 예를 들면 N형일 수 있다. 상기 기판(1)의 제 1 면(1a)에 제 1 내지 제 3 게이트 전극들(9a, 9b, 9c) 및 게이트 절연막(11a)을 형성한다. 상기 제 1 내지 제 3 게이트 전극들(9a, 9b, 9c)의 옆에 상기 기판(1) 내에 제 2 및 제 3 불순물 주입 영역들(13a, 13b)을 형성할 수 있다. 상기 기판(1)의 제 1 면(1a) 상에 제 1 층간절연막(15), 제 1 콘택 플러그들(17), 제 1 배선들(19), 제 2 층간절연막(21), 제 2 하부전극 콘택플러그(23b) 및 제 2 가장자리 콘택 플러그(23)을 통상의 방법으로 순차적으로 형성할 수 있다.
계속해서 상기 제 2 층간절연막(21) 상에 도전막을 적층하고 패터닝하여 서로 이격된 제 1 하부전극(25b1), 제 2 하부전극(25b2), 더미 하부전극(25s) 및 가장자리 도전 패드들(25p)을 형성할 수 있다. 상기 제 2 층간절연막(21) 상에 몰드막(26)을 형성하여 상기 제 1 하부전극(25b1), 상기 제 2 하부전극(25b2), 상기 더미 하부전극(25s) 및 상기 가장자리 도전 패드들(25p)을 덮을 수 있다. 도시하지는 않았지만, 상기 몰드막(26)을 형성하기 전에 식각저지막(도 12의 참조번호 61)을 콘포말하게 형성할 수 있다. 상기 몰드막(26)은 예를 들면 실리콘 산화막, 실리콘질화막, 실리콘산화질화막 중 적어도 하나를 포함할 수 있다. 상기 몰드막(26)을 패터닝하여 상기 제 1 하부전극(25b1)의 상부면을 노출시키는 복수개의 제 1 기둥 홀들(26b1), 상기 제 2 하부전극(25b2)의 상부면을 노출시키는 복수개의 제 2 기둥 홀들(26b2) 및 상기 더미 하부전극(25s)의 상부면을 노출시키는 복수개의 더미 기둥 홀들(26s)을 형성할 수 있다. 도전막을 적층하여 상기 제 1 기둥 홀들(26b1), 상기 제 2 기둥 홀들(26b2) 및 상기 더미 기둥 홀들(26s)을 채우고 평탄화 식각하여 상기 제 1 기둥 홀들(26b1), 상기 제 2 기둥 홀들(26b2) 및 상기 더미 기둥 홀들(26s) 안에 각각 제 1 도전 기둥들(27b1), 제 2 도전 기둥들(27b2) 및 더미 도전 기둥들(27s)을 형성할 수 있다.
도 6을 참조하면, 상기 몰드막(26)을 제거하여 상기 제 1 도전 기둥들(27b1), 상기 제 2 도전 기둥들(27b2), 상기 더미 도전 기둥들(27s), 상기 제 1 하부전극(25b1), 상기 제 2 하부전극(25b2), 더미 하부전극(25s) 및 가장자리 도전 패드(25p)를 노출시킬 수 있다.
도 7을 참조하면, 상기 제 2 층간절연막(21) 상에 예비 유전막을 콘포말하게 형성하고 패터닝하여 상기 제 1 도전 기둥들(27b1)과 상기 제 1 하부전극(25b1)을 덮는 제 1 유전막(29b1), 상기 제 2 도전 기둥들(27b2)과 상기 제 2 하부전극(25b2)을 덮는 제 2 유전막(29b2), 그리고 상기 더미 도전 기둥들(27s)과 상기 더미 하부전극(25s)을 덮는 더미 유전막(29s)을 형성할 수 있다. 이때, 상기 가장자리 도전 패드(25p)의 상부면과 측벽은 노출될 수 있다.
도 8을 참조하면, 상기 제 2 층간절연막(21) 상에 도전막을 적층하고 패터닝하여 상부전극(31u)과 더미 상부전극(31s)을 형성할 수 있다. 이때 상기 가장자리 도전 패드(25p)의 상부면과 측벽은 노출될 수 있다. 또한, 상기 제 1 하부전극(25b1)과 상기 제 2 하부전극(25b2) 중 적어도 하나의 상부면들 중 일부가 노출될 수 있다. 이와 같은 과정으로 제 1 캐패시터(C1), 제 2 캐패시터(C2) 및 차폐 구조물(33s)을 형성할 수 있다.
도 9를 참조하면, 상기 제 2 층간절연막(21) 상에 제 3 층간절연막(35)을 형성하여 상기 제 1 캐패시터(C1), 상기 제 2 캐패시터(C2) 및 상기 차폐 구조물(33s)을 덮을 수 있다. 상기 제 3 층간절연막(35)을 패터닝하여 복수개의 콘택기둥 홀들을 형성하고 이들을 도전막으로 채워 상부전극 콘택플러그(37c), 제 1 하부전극 콘택플러그(37b), 더미 상부전극 콘택플러그(37s) 및 제 3 가장자리 콘택플러그(37p)를 형성할 수 있다. 후속으로 통상의 과정을 거쳐 도 4의 이미지 센서(100)를 형성할 수 있다.
도 10은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 11은 도 10을 A-A'선으로 자른 단면도이다.
도 10 및 도 11을 참조하면, 본 예에 따른 이미지 센서(101)는 도 4의 제 1 도전 기둥들(27b1), 제 2 도전 기둥들(27b2) 및 더미 도전 기둥들(27s)을 포함하지 않을 수 있다. 제 1 하부전극(25b1), 제 2 하부전극(25b2), 더미 하부전극(25s) 및 가장자리 도전패드들(25p)은 식각 저지막(61)으로 콘포말하게 덮일 수 있다. 제 1 유전막(29b1), 제 2 유전막(29b2) 및 더미 유전막(29s)과 상기 식각 저지막(61) 사이에는 몰드막(26)이 개재될 수 있다. 상기 몰드막(26)은 상기 제 1 하부전극(25b1)의 상부면을 노출시키는 복수개의 제 1 기둥 홀들(26b1), 상기 제 2 하부전극(25b2)의 상부면을 노출시키는 복수개의 제 2 기둥 홀들(26b2) 및 상기 더미 하부전극(25s)의 상부면을 노출시키는 복수개의 더미 기둥 홀들(26s)을 포함할 수 있다. 상기 제 1 유전막(29b1), 상기 제 2 유전막(29b2) 및 상기 더미 유전막(29s)은 각각 연장되어 상기 제 1 기둥 홀들(26b1), 상기 제 2 기둥 홀들(26b2) 및 상기 더미 기둥 홀들(26s) 속으로 들어가 상기 제 1 하부전극(25b1), 상기 제 2 하부전극(25b2), 상기 더미 하부전극(25s)과 접할 수 있다.
상기 제 1 유전막(29b1), 상기 제 2 유전막(29b2) 및 상기 더미 유전막(29s)은 모두 다층의 유전막들을 포함할 수 있다. 구체적으로, 상기 제 1 유전막(29b1)은 제 1 하부 유전막(63b1), 제 1 중간 유전막(65b1) 및 제 1 상부 유전막(67b1)을 포함할 수 있다. 상기 제 2 유전막(29b2)은 제 2 하부 유전막(63b2), 제 2 중간 유전막(65b2) 및 제 2 상부 유전막(67b2)을 포함할 수 있다. 상기 더미 유전막(29s)은 더미 하부 유전막(63s), 더미 중간 유전막(65s) 및 더미 상부 유전막(67s)을 포함할 수 있다. 상기 하부 유전막들(63b1, 63b2, 63s), 상기 중간 유전막들(65b1, 65b2, 65s) 및 상기 상부 유전막들(67b1, 67b2, 67s)은 서로 다른 물질을 포함할 수 있다. 또는 상기 하부 유전막들(63b1, 63b2, 63s)과 상기 상부 유전막들(67b1, 67b2, 67s)은 상기 중간 유전막들(65b1, 65b2, 65s)과 다른 물질을 포함할 수 있다. 예를 들면, 상기 하부 유전막들(63b1, 63b2, 63s)은 알루미늄 산화막을 포함할 수 있다. 상기 상부 유전막들(67b1, 67b2, 67s)은 지르코늄 산화막을 포함할 수 있다. 상기 중간 유전막들(65b1, 65b2, 65s)은 실리콘 산화막을 포함할 수 있다.
상기 제 1 유전막(29b1), 상기 제 2 유전막(29b2) 및 상기 더미 유전막(29s)은 서로 이격될 수 있다. 상기 몰드막(26) 상에는 보조 절연막(34)이 배치될 수 있다. 상기 보조 절연막(34)은 상기 제 1 유전막(29b1)과 상기 제 2 유전막(29b2) 사이, 상기 제 1 유전막(29b1)과 더미 유전막(29s) 사이 그리고 상기 제 2 유전막(29b2)과 더미 유전막(29s) 사이에 개재될 수 있다. 상기 보조 절연막(34)은 적어도 상기 하부 유전막들(63b1, 63b2, 63s)과 상기 상부 유전막들(67b1, 67b2, 67s)과 다른 물질을 포함할 수 있다.
제 3 가장자리 콘택플러그(37p)는 제 3 층간절연막(35), 상기 보조 절연막(34), 상기 몰드막(26) 및 상기 식각 저지막(61)을 관통하여 가장자리 도전 패드(25p)와 제 3 배선들(39) 중 일부를 전기적으로 연결할 수 있다. 그 외의 구성은 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.
도 12 내지 도 14는 도 11의 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 12를 참조하면, 제 2 층간절연막(21) 상에 제 1 하부전극(25b1), 제 2 하부전극(25b2), 더미 하부전극(25s) 및 가장자리 도전패드들(25p)을 형성한 후에, 식각 저지막(61)을 콘포말하게 형성한다. 상기 식각 저지막(61)은 상기 제 2 층간절연막(21)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면 상기 식각 저지막(61)은 실리콘 질화막으로 형성될 수 있다. 상기 식각 저지막(61) 상에 몰드막(26)을 형성한다. 상기 몰드막(26)과 상기 식각 저지막(61)을 순차적으로 패터닝하여 상기 제 1 하부전극(25b1)의 상부면을 노출시키는 복수개의 제 1 기둥 홀들(26b1), 상기 제 2 하부전극(25b2)의 상부면을 노출시키는 복수개의 제 2 기둥 홀들(26b2) 및 상기 더미 하부전극(25s)의 상부면을 노출시키는 복수개의 더미 기둥 홀들(26s)을 형성할 수 있다.
도 13을 참조하면, 상기 몰드막(26) 상에 예비 유전막(29)을 적층하여 상기 제 1 기둥 홀들(26b1), 상기 제 2 기둥 홀들(26b2) 및 상기 더미 기둥 홀들(26s)을 채울 수 있다. 상기 예비 유전막(29)은 하부 유전막(63), 중간 유전막(65) 및 상부 유전막(67)을 차례로 적층하여 형성될 수 있다.
도 14를 참조하면, 상기 예비 유전막(29)을 패터닝하여 제 1 유전막(29b1), 제 2 유전막(29b2) 및 더미 유전막(29s)을 형성하고 상기 몰드막(26)의 상부면을 노출시킬 수 있다. 노출된 상기 몰드막(26) 상에 보조 절연막(34)을 형성할 수 있다. 상기 보조 절연막(34) 상에 도전막을 적층하고 패터닝하여 상부전극(31u)과 더미 상부전극(31s)을 형성할 수 있다. 이와 같은 과정으로 제 1 캐패시터(C1), 제 2 캐패시터(C2) 및 차폐 구조물(33s)을 형성할 수 있다. 후속으로 통상의 과정을 거쳐 도 11의 이미지 센서(100)를 형성할 수 있다.
도 15는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 16은 도 15를 A-A'선으로 자른 단면도이다.
도 15 및 도 16을 참조하면, 본 예에 따른 이미지 센서(102)는 도 4의 이미지 센서(100)와는 다른 구조의 차폐 구조물(330s)을 가질 수 있다. 상기 차폐 구조물(330s)의 하부면은 제 1 캐패시터(C1)와 제 2 캐패시터(C2)의 하부면과 같은 높이에 위치하고, 상기 차폐 구조물(330s)의 상부면은 상기 제 1 캐패시터(C1)와 제 2 캐패시터(C2)의 상부면보다 높을 수 있다. 상기 차폐 구조물(330s)은 더미 하부전극(25s)과 이 위에 배치되는 차폐 패턴(38s)를 포함할 수 있다. 상기 차폐 패턴(38s)은 제 3 층간절연막(35)을 관통하여 상기 더미 하부전극(25s)과 제 3 배선들(39) 중 일부를 연결시킬 수 있다. 상기 차폐 패턴(38s)의 단면 폭은 상기 더미 하부전극(25s)의 단면 폭보다 좁을 수 있다. 상기 차폐 패턴(38s)은 제 1 캐패시터(C1)과 제 2 캐패시터(C2)를 둘러싸는 폐곡선 형태를 가질 수 있다. 상기 차폐 패턴(38s)은 제 3 가장자리 콘택플러그(37p)과 동일한 물질을 포함할 수 있으며 동일한 높이 및 동일한 수직 길이를 가질 수 있다. 상기 차폐 패턴(38s)은 상기 제 3 가장자리 콘택플러그(37p)와 동시에 형성될 수 있다. 상기 차폐 구조물(330s)에는 접지 전압이 인가될 수 있다. 그 외의 구조 및 제조 과정은 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.
도 17은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 18은 도 17을 A-A'선으로 자른 단면도이다.
도 17 및 도 18을 참조하면, 본 예에 따른 이미지 센서(103)는 도 11의 이미지 센서(101)와는 다른 구조의 차폐 구조물(330s)을 가질 수 있다. 상기 차폐 구조물(330s)은 더미 하부전극(25s)과 이 위에 배치되는 차폐 패턴(38s)를 포함할 수 있다. 상기 차폐 패턴(38s)은 제 3 층간절연막(35)을 관통하여 상기 더미 하부전극(25s)과 제 3 배선들(39) 중 일부를 연결시킬 수 있다. 상기 차폐 패턴(38s)은 제 1 캐패시터(C1)과 제 2 캐패시터(C2)를 둘러싸는 폐곡선 형태를 가질 수 있다. 상기 차폐 패턴(38s)은 제 3 가장자리 콘택플러그(37p)과 동일한 물질을 포함할 수 있으며 동일한 높이 및 동일한 수직 길이를 가질 수 있다. 상기 차폐 패턴(38s)은 상기 제 3 가장자리 콘택플러그(37p)와 동시에 형성될 수 있다. 그 외의 구조 및 제조 과정은 도 11를 참조하여 설명한 바와 동일/유사할 수 있다.
도 19는 본 발명의 실시예들에 따른 이미지 센서의 회로도이다.
도 19를 참조하면, 4개의 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4)은 하나의 부유 확산 영역(FD)을 공유할 수 있다. 이 경우, 4개의 제 1 영역들(R1)이 서로 인접하도록 배치될 수 있다. 상기 4개의 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4)은 순차적으로 턴온될 수 있다. 즉, 제 1 트랜스퍼 트랜지스터(TX1)를 턴온하여 제 1 광전변환부(PD1)에 축적된 전하를 도 2를 참조하여 설명한 동작 과정을 통해 센싱할 수 있다. 그 후에 제 2 내지 제 4 트랜스퍼 트랜지스터들(TX2, TX3, TX4)에 대해 동일한 과정이 순차적으로 진행될 수 있다.
도 20은 본 발명의 실시예들에 따른 이미지 센서의 회로도이다. 도 21은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 20 및 도 21을 참조하면, 본 이미지 센서(104)에서 제 1 영역(R1)과 제 2 영역(R2)은 서로 다른 반도체 칩들에 배치될 수 있다. 예를 들면, 제 1 영역(R1)은 제 1 기판(1)을 포함하는 제 1 반도체 칩에 해당할 수 있고, 제 2 영역(R2)은 상기 제 1 기판(1)에 대향되는 제 2 기판(71)을 포함하는 제 2 반도체 칩에 해당할 수 있다. 상기 제 1 영역(R1)에는 광전변환부(PD), 트랜스퍼 트랜지스터(TX), 부유 확산 영역(FD), 제 1 리셋 트랜지스터(RX1), 및 제 1 소오스 팔로워 트랜지스터(SF1)이 배치될 수 있다. 상기 제 2 영역(R2)에는 샘플링 트랜지스터(SAM), 캐패시터(CAP), 제 2 리셋 트랜지스터(RX2), 제 2 소오스 팔로워 트랜지스터(SF2) 및 선택 트랜지스터(SEL)이 배치될 수 있다. 상기 제 1 소오스 팔로워 트랜지스터(SF1)의 제 1 단자와 상기 샘플링 트랜지스터(SAM)의 제 1 단자를 연결하는 연결 수단(230)이 상기 제 1 영역(R1)가 상기 제 2 영역(R2) 사이에 존재할 수 있다.
구체적으로 상기 제 1 기판(1)은 서로 대향되는 제 1 면(1a)과 제 2 면(1b)을 포함한다. 상기 제 1 기판(1) 내에 깊은 소자분리부(3)가 배치되어 픽셀을 한정할 수 있다. 상기 제 1 기판(1)은 제 1 도전형의 불순물로 도핑될 수 있다. 상기 제 1 기판(1) 내에 제 2 도전형의 제 1 불순물 주입 영역(5)이 배치될 수 있다. 상기 제 1 기판(1)의 상기 제 1 면(1a) 상에 제 1 게이트 전극(9a)과 제 2 게이트 전극(9b)이 배치될 수 있다. 상기 이미지 센서(104)는 도 4의 제 2 깊은 소자분리부(3b)를 포함하지 않을 수 있다. 상기 제 1 기판(1)의 상기 제 1 면(1a) 상에는 다층의 제 1 층간절연막들(83)과 제 1 배선들(85)을 포함할 수 있다.
상기 제 2 기판(71)에는 제 3 게이트 전극(9c)이 배치될 수 있다. 상기 제 3 게이트 전극(9c)은 예를 들면 도 20의 샘플링 트랜지스터(SAM)의 게이트에 해당할 수 있다. 상기 제 2 기판(71) 상에는 제 2 층간절연막들(73)이 적층될 수 있다. 상기 제 2 층간절연막들(73) 내에 제 2 하부전극 콘택플러그(23b), 캐패시터(CAP), 차폐 구조물(33s) 및 제 2 배선들(75) 등이 배치될 수 있다. 본 예에서 하나의 픽셀(UP)에 하나의 캐패시터(CAP)가 존재할 수 있다. 평면적 관점에서 상기 차폐 구조물(33s)은 상기 캐패시터(CAP)를 둘러싸는 폐곡선 형태일 수 있다. 상기 제 1 층간절연막들(83) 중 최상단에 위치하는 것과 제 2 층간절연막(73)은 최상단에 위치하는 것은 서로 접할 수 있다. 상기 제 1 배선들(85) 중 최상단에 위치하는 것과 상기 제 2 배선들(75) 중 최상단에 위치하는 것은 서로 접하여 상기 연결 수단(230)을 구성할 수 있다. 그 외의 구조는 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.
도 21에서 상기 캐패시터(CAP)는 도 11을 참조하여 설명한 제 1 캐패시터(C1) 또는 제 2 캐패시터(C2)의 구조를 가질 수 있다. 또한 상기 차폐 구조물(33s)는 도 11 및 도 16을 참조하여 설명한 차폐 구조물의 구조를 가질 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 복수의 픽셀들을 포함하는 제 1 기판;
    상기 픽셀들의 각각에서 상기 제 1 기판 내에 형성된 광전변환부;
    상기 제 1 기판 상에 배치되는 제 1 캐패시터;
    상기 제 1 기판 상에 배치되며 상기 제 1 캐패시터와 이격되는 제 2 캐패시터; 및
    상기 제 1 캐패시터 및 상기 제 2 캐패시터와 이격되되 상기 제 1 캐패시터 및 상기 제 2 캐패시터를 둘러싸는 차폐 구조물을 포함하되,
    상기 차폐 구조물의 하면은 상기 제 1 캐패시터 및 상기 제 2 캐패시터의 하면들과 같은 높이에 위치하고,
    상기 차폐 구조물의 상면은 상기 제 1 캐패시터 및 상기 제 2 캐패시터의 상면들과 같은 높이에 위치하거나 더 높이 위치하는 이미지 센서.
  2. 제 1 항에 있어서,
    상기 제 1 캐패시터와 상기 제 2 캐패시터는 하나의 상부전극을 공유하는 이미지 센서.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 캐패시터는 하부전극과 상부전극 및 이들 사이에 개재된 유전막을 포함하고,
    상기 차폐 구조물은 더미 하부전극, 더미 상부전극 및 이들 사이에 개재된 더미 유전막을 포함하는 이미지 센서.
  5. 제 4 항에 있어서,
    상기 제 1 캐패시터는 상기 하부전극과 상기 유전막 사이에 개재되며 서로 이격된 복수개의 도전 기둥들을 더 포함하며,
    상기 차폐 구조물은 상기 더미 하부전극과 상기 더미 유전막 사이에 개재되며 서로 이격된 복수개의 더미 도전 기둥들을 더 포함하는 이미지 센서.
  6. 제 4 항에 있어서,
    상기 유전막과 하부전극 사이에 개재되는 몰드막을 더 포함하되,
    상기 몰드막은 복수개의 서로 이격되며 상기 하부전극을 노출시키는 기둥 홀들을 포함하며,
    상기 유전막은 연장되어 상기 기둥 홀들 안에 들어가 상기 하부전극과 접하는 이미지 센서.
  7. 제 6 항에 있어서,
    상기 몰드막은 연장되어 상기 더미 유전막과 상기 더미 하부전극 사이에도 개재되고,
    상기 몰드막은 복수개의 서로 이격되며 상기 더미 하부전극을 노출시키는 더미 기둥 홀들을 더 포함하고,
    상기 더미 유전막은 연장되어 상기 더미 기둥 홀들 안에 들어가 상기 더미 하부전극과 접하는 이미지 센서.
  8. 제 1 항에 있어서,
    상기 제 1 캐패시터는 하부전극과 상부전극 및 이들 사이에 개재된 유전막을 포함하고,
    상기 이미지 센서는:
    상기 상부전극을 덮는 제 1 층간절연막; 및
    상기 제 1 층간절연막을 관통하는 제 1 콘택플러그를 더 포함하고,
    상기 차폐 구조물은 상기 제 1 층간절연막을 관통하며 상기 제 1 콘택플러그의 상부면과 같은 높이의 상부면을 가지는 제 1 서브 차폐 구조물을 포함하는 이미지 센서.
  9. 제 8 항에 있어서,
    상기 이미지 센서는 상기 제 1 콘택플러그 아래에 배치되며 상기 하부전극과 동일한 높이의 제 1 도전 패드를 더 포함하고,
    상기 차폐 구조물은 상기 제 1 서브 차폐 구조물 아래에 배치되며 상기 하부전극과 동일한 높이의 제 2 서브 차폐 구조물을 더 포함하는 이미지 센서.
  10. 제 8 항에 있어서,
    상기 이미지 센서는 상기 유전막과 하부전극 사이에 개재되는 몰드막을 더 포함하되,
    상기 몰드막은 복수개의 서로 이격되며 상기 하부전극을 노출시키는 기둥 홀들을 포함하며,
    상기 유전막은 연장되어 상기 기둥 홀들 안에 들어가 상기 하부전극과 접하는 이미지 센서.
  11. 제 10 항에 있어서,
    상기 몰드막은 옆으로 연장되고,
    상기 제 1 콘택플러그와 상기 차폐 구조물은 상기 몰드막을 관통하는 이미지 센서.
  12. 제 8 항에 있어서,
    상기 제 1 콘택 플러그는 복수개로 제공되며,
    상기 제 1 콘택 플러그들은 서로 이격되며 상기 차폐 구조물을 둘러싸도록 배치되는 이미지 센서.
  13. 제 1 항에 있어서,
    상기 제 1 기판에 배치되며 상기 광전 변환부에서 생성된 전하를 이송하는 제 1 트랜지스터; 및
    상기 제 1 기판에 배치되며 상기 제 1 캐패시터와 전기적으로 연결된 제 2 트랜지스터를 더 포함하는 이미지 센서.
  14. 제 1 항에 있어서,
    상기 제 1 기판에 배치되며 상기 광전 변환부에서 생성된 전하를 이송하는 제 1 트랜지스터;
    상기 제 1 기판에 대향되는 제 2 기판; 및
    상기 제 2 기판에 배치되며 상기 제 1 캐패시터와 전기적으로 연결된 제 2 트랜지스터를 더 포함하는 이미지 센서.
  15. 복수의 픽셀들을 포함하는 기판;
    상기 픽셀들의 각각에서 상기 기판 내에 형성된 광전변환부;
    상기 기판 상에 배치되는 복수의 캐패시터들;
    상기 캐패시터들에 인접한 도전 패턴; 및
    상기 캐패시터들과 상기 도전 패턴 사이에 개재되는 차폐 구조물을 포함하되,
    상기 차폐 구조물의 하부면은 상기 캐패시터들의 하부면들과 같은 높이에 위치하고,
    상기 차폐 구조물의 상부면은 상기 캐패시터들의 상부면들과 같은 높이에 위치하거나 보다 높은 이미지 센서.
  16. 제 15 항에 있어서,
    상기 차폐 구조물은 상기 캐패시터들을 둘러싸는 이미지 센서.
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