JP2024029309A - 固体撮像素子および電子機器 - Google Patents

Abstract

【課題】より画質の向上を図る。【解決手段】固体撮像素子は、画素ごとに、光を電荷に光電変換する光電変換部と、光電変換部から転送トランジスタを介して転送されてきた電荷を画素信号に変換するために蓄積する第１のＦＤ部と、第１のＦＤ部と接続トランジスタを介して接続される第２のＦＤ部と、第２のＦＤ部に接続され、電荷を蓄積する配線間容量とを備える。そして、配線間容量は、第２のＦＤ部に接続される第１の電極と、第１の電極と誘電体を挟んで対向する第２の電極とを有して構成され、光電変換部が設けられるセンサ基板に対して積層されるロジック基板側から平面視して、第２の電極に接続される配線が、少なくとも第２の電極の全体を覆って設けられる。本技術は、例えば、積層構造のCMOSイメージセンサに適用できる。【選択図】図３

Description

本開示は、固体撮像素子および電子機器に関し、特に、より画質の向上を図ることができるようにした固体撮像素子および電子機器に関する。

従来、固体撮像装置として、フォトダイオードを有するセンサ基板とロジック回路を有するロジック基板とが積層された積層型のCMOS（Complementary Metal Oxide Semiconductor）イメージセンサが使用されている。

例えば、CMOSイメージセンサは、フォトダイオードと、複数のトランジスタ（いわゆるMOSトランジスタ）とにより１画素を形成し、複数の画素が所要のパターンに配列されて構成される。また、１つの画素ごとに、フォトダイオードから転送される電荷を蓄積するＦＤ（Floating Diffusion）部に配線間容量が接続されたCMOSイメージセンサが開発されている。

例えば、特許文献１には、フォトダイオードを含む第１レイヤとロジック回路を含む第２レイヤとの間に配置された第３レイヤに設けられているMIM（Metal-Insulator-Metal）構造の配線間容量に電荷を蓄積するイメージセンサが開示されている。

米国特許出願公開第２０２１／０１３４８７３号明細書（US，A1）

ところで、上述したような積層型のCMOSイメージセンサは、ロジック基板が駆動することによってバンドノイズが発生することが知られており、そのバンドノイズの影響を配線間容量が受けてしまうことによって、画質が低下することが懸念される。

本開示は、このような状況に鑑みてなされたものであり、より画質の向上を図ることができるようにするものである。

本開示の一側面の固体撮像素子は、画素ごとに、光を電荷に光電変換する光電変換部と、前記光電変換部から転送トランジスタを介して転送されてきた電荷を画素信号に変換するために蓄積する第１のＦＤ部と、前記第１のＦＤ部と接続トランジスタを介して接続される第２のＦＤ部と、前記第２のＦＤ部に接続され、電荷を蓄積する配線間容量とを備え、前記配線間容量は、前記第２のＦＤ部に接続される第１の電極と、前記第１の電極と誘電体を挟んで対向する第２の電極とを有して構成され、前記光電変換部が設けられるセンサ基板に対して積層されるロジック基板側から平面視して、前記第２の電極に接続される配線が、少なくとも前記第２の電極の全体を覆って設けられる。

本開示の一側面の電子機器は、画素ごとに、光を電荷に光電変換する光電変換部と、前記光電変換部から転送トランジスタを介して転送されてきた電荷を画素信号に変換するために蓄積する第１のＦＤ部と、前記第１のＦＤ部と接続トランジスタを介して接続される第２のＦＤ部と、前記第２のＦＤ部に接続され、電荷を蓄積する配線間容量とを有し、前記配線間容量は、前記第２のＦＤ部に接続される第１の電極と、前記第１の電極と誘電体を挟んで対向する第２の電極とを有して構成され、前記光電変換部が設けられるセンサ基板に対して積層されるロジック基板側から平面視して、前記第２の電極に接続される配線が、少なくとも前記第２の電極の全体を覆って設けられる固体撮像素子を備える。

本開示の一側面においては、画素ごとに、光を電荷に光電変換する光電変換部と、光電変換部から転送トランジスタを介して転送されてきた電荷を画素信号に変換するために蓄積する第１のＦＤ部と、第１のＦＤ部と接続トランジスタを介して接続される第２のＦＤ部と、第２のＦＤ部に接続され、電荷を蓄積する配線間容量とが備えられる。そして、配線間容量は、第２のＦＤ部に接続される第１の電極と、第１の電極と誘電体を挟んで対向する第２の電極とを有して構成され、光電変換部が設けられるセンサ基板に対して積層されるロジック基板側から平面視して、第２の電極に接続される配線が、少なくとも第２の電極の全体を覆って設けられる。

本技術を適用した撮像素子が有する画素の第１の実施の形態を説明する回路図である。 画素を駆動する駆動信号の一例を示す図である。 画素を断面視した構成例を示す図である。 ３つの画素を平面視した構成例を示す図である。 第１の変形例の画素を断面視した構成例を示す図である。 第２の変形例の画素を断面視した構成例を示す図である。 本技術を適用した撮像素子が有する画素の第２の実施の形態を説明する回路図である。 画素を断面視した構成例を示す図である。 ３つの画素を平面視した構成例を示す図である。 本技術を適用した撮像素子が有する画素の第３の実施の形態を説明する回路図である。 画素を断面視した構成例を示す図である。 三次元構造の配線間容量の構成例を示す図である。 撮像装置の構成例を示すブロック図である。 イメージセンサを使用する使用例を示す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。

以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。

＜画素の第１の構成例＞
図１乃至図６を参照して、本技術を適用した撮像素子が有する画素の第１の実施の形態について説明する。

図１には、画素１１の回路図が示されている。

図１に示すように、画素１１は、光電変換部１２、転送トランジスタ１３、第１のＦＤ部１４、接続トランジスタ１５、第２のＦＤ部１６、配線間容量１７、リセットトランジスタ１８、増幅トランジスタ１９、および選択トランジスタ２０を備えて構成され、垂直信号線２１を介して画素信号を出力する。例えば、画素１１は、LOFIC（Lateral Over Flow Integration Capacitor）画素であり、光電変換部１２の飽和容量を超えるほど強い光が照射された場合に、光電変換部１２から溢れる電荷を横方向に導いて配線間容量１７に蓄積する構造である。

光電変換部１２は、アノード端子が接地され、カソード端子が転送トランジスタ１３を介して第１のＦＤ部１４に接続される。そして、光電変換部１２は、撮像素子の受光面に照射される光を受光し、その光の光量に応じた電荷に光電変換する。

転送トランジスタ１３は、光電変換部１２と第１のＦＤ部１４とを接続するように配置される。そして、転送トランジスタ１３は、転送信号ＴＧに従って駆動し、光電変換部１２で光電変換された電荷を第１のＦＤ部１４へ転送する。

第１のＦＤ部１４は、転送トランジスタ１３を介して光電変換部１２から転送されてくる電荷を、画素信号に変換するために蓄積する。

接続トランジスタ１５は、第１のＦＤ部１４と第２のＦＤ部１６とを接続するように配置される。そして、接続トランジスタ１５は、接続信号FDGに従って駆動し、第１のＦＤ部１４と第２のＦＤ部１６との接続をオン／オフする。

第２のＦＤ部１６は、接続トランジスタ１５がオンとなった状態で第１のＦＤ部１４に接続され、第１のＦＤ部１４とともに電荷を蓄積する。

配線間容量１７は、図３を参照して後述するように配線の間に設けられたMIM構造のキャパシタによって構成され、第２のＦＤ部１６と信号配線MIMVDDとを接続するように配置される。そして、配線間容量１７は、第２のＦＤ部１６と同様に電荷を蓄積する。

リセットトランジスタ１８は、第２のＦＤ部１６と電源配線VDDとを接続するように配置される。そして、リセットトランジスタ１８は、リセット信号RSTに従って駆動し、接続トランジスタ１５およびリセットトランジスタ１８がオンとなることで、第１のＦＤ部１４、第２のＦＤ部１６、および配線間容量１７に蓄積されていた電荷を電源配線VDDに排出して、電荷をリセットする。

増幅トランジスタ１９は、第１のＦＤ部１４がゲート電極に接続されるとともに、電源配線VDDと選択トランジスタ２０とを接続するように配置される。そして、増幅トランジスタ１９は、第１のＦＤ部１４によって蓄積されている電荷、または、第１のＦＤ部１４、第２のＦＤ部１６、および配線間容量１７によって蓄積されている電荷を、それぞれの容量に対する電荷に応じたレベルの画素信号に変換する。

選択トランジスタ２０は、増幅トランジスタ１９と垂直信号線２１とを接続するように配置される。そして、選択トランジスタ２０は、選択信号SELに従って駆動し、選択トランジスタ２０がオンとなっている間に、増幅トランジスタ１９によって変換された画素信号が垂直信号線２１に出力される。

図２は、画素１１を駆動する駆動信号の一例を示す図である。

図２に示すように、画素１１は、シャッタ駆動、第１の電荷蓄積期間、第１のCDS（Correlated Double Sampling）駆動、DDS（Double Data Sampling）駆動、第２の電荷蓄積期間、および第２のCDS駆動の順で動作する。

シャッタ駆動では、接続信号FDG、転送信号ＴＧ、およびリセット信号RSTそれぞれに従って、接続トランジスタ１５、転送トランジスタ１３、およびリセットトランジスタ１８がパルス状にオンとなり、画素１１内の電荷がリセットされる。

第１の電荷蓄積期間では、画素１１の長時間露光が行われ、第２の電荷蓄積期間よりも長い期間の露光によって光電変換部１２で光電変換された電荷が、光電変換部１２に蓄積される。

第１のCDS駆動では、接続信号FDGに従って接続トランジスタ１５がオフのままで第１のＦＤ部１４に第２のＦＤ部１６および配線間容量１７が接続されずに、第１の電荷蓄積期間で光電変換部１２に蓄積された電荷に基づいた画素信号P-SP_Hおよび画素信号D-SP_Hが順に読み出される。画素信号P-SP_Hは、第１のＦＤ部１４がリセットレベルとされた状態で読み出される画素信号である。画素信号D-SP_Hは、転送信号ＴＧに従って転送トランジスタ１３がパルス状にオンとなって光電変換部１２から転送されてきた電荷が第１のＦＤ部１４に蓄積された状態で読み出される画素信号である。

DDS駆動では、接続信号FDGに従って接続トランジスタ１５がオンになって第１のＦＤ部１４と第２のＦＤ部１６および配線間容量１７とが接続されて、第１の電荷蓄積期間で光電変換部１２に蓄積された電荷に基づいた画素信号D-SP_Lおよび画素信号P-SP_Lが順に読み出される。画素信号D-SP_Lは、転送信号ＴＧに従って転送トランジスタ１３がパルス状にオンとなって光電変換部１２から転送されてきた電荷と、光電変換部１２からオーバーフローして配線間容量１７に蓄積されている電荷とが、第１のＦＤ部１４および第２のＦＤ部１６に蓄積された状態で読み出される画素信号である。画素信号P-SP_Lは、リセット信号RSTに従ってリセットトランジスタがパルス状にオンとなって蓄積されていた電荷が排出され、第１のＦＤ部１４、第２のＦＤ部１６、および配線間容量１７がリセットレベルとされた状態で読み出される画素信号である。

第２の電荷蓄積期間では、画素１１の短時間露光が行われ、第１の電荷蓄積期間よりも短い期間の露光によって光電変換部１２で光電変換された電荷が、光電変換部１２に蓄積される。

第２のCDS駆動では、第１のCDS駆動と同様に、第２の電荷蓄積期間で光電変換部１２に蓄積された電荷に基づいた画素信号P-SP_Hおよび画素信号D-SP_Hが順に読み出される。

そして、画素１１では、シャッタ駆動が行われる前に、信号配線MIMVDDの電位がＬｏレベル（例えば、電源配線VDDよりも低い中間電圧）からＨｉレベル（例えば、電源配線VDDと同じ電圧）に切り替えられ、シャッタ駆動が行われた後に、信号配線MIMVDDの電位がＨｉレベルからＬｏレベルに切り替えられる。その後、画素１１では、第１のCDS駆動が行われる前に、信号配線MIMVDDの電位がＬｏレベルからＨｉレベルに切り替えられ、第２のCDS駆動が行われた後に、信号配線MIMVDDの電位がＨｉレベルからＬｏレベルに切り替えられる。即ち、画素１１では、第１の電荷蓄積期間における信号配線MIMVDDの電位がＬｏレベルとなるように制御される。

このように信号配線MIMVDDの電位を制御することで、画素１１では、光電変換部１２に電荷が長期間蓄積される第１の電荷蓄積期間において、光電変換部１２に蓄積中の電荷に対するノイズの増加を抑制することができる。

図３は、画素１１の構成例を示す断面図である。

図３に示すように、固体撮像素子は、光電変換部１２が設けられるセンサ基板３１と、ロジック回路が設けられるロジック基板３２とが積層された積層構造となっている。図３では、センサ基板３１とロジック基板３２との接合面が破線で示されている。

センサ基板３１は、半導体層３３の表面に配線層３４が積層されて構成され、半導体層３３の裏面（図３の下側を向く面）に対して光が照射される。ロジック基板３２は、半導体層３６の表面に配線層３５が積層されて構成される。そして、センサ基板３１の配線層３４とロジック基板３２の配線層３５とが接合される。

半導体層３３には、光電変換部１２、第１のＦＤ部１４、および第２のＦＤ部１６が設けられている。また、半導体層３３の表面に対して、光電変換部１２および第１のＦＤ部１４の間に転送トランジスタ１３が設けられ、第１のＦＤ部１４および第２のＦＤ部１６の間に接続トランジスタ１５が設けられ、第２のＦＤ部１６に隣接してリセットトランジスタ１８が設けられている。

配線層３４には、複数層の配線や、それぞれの層の配線どうしを接続する電極などが設けられており、配線層３５にも、複数層の配線が設けられている。そして、画素１１は、配線層３４および配線層３５に設けられている配線の間に配線間容量１７が配置された構成となっている。

図３に示す構成例では、下部電極４１および上部電極４２の間に誘電膜４３が挟み込まれて構成される配線間容量１７が配線層３４に設けられており、配線層３４には、上部電極４２に接続される上部配線４４が設けられている。例えば、第２のＦＤ部１６に接続される下部電極４１にはTa/TiNが用いられ、下部電極４１と誘電膜４３を挟み込んで対向する上部電極４２にはTiNが用いられ、誘電膜４３にはHigh-k膜（例えば、ZrO/AlO/ZrO積層膜）が用いられる。

配線間容量１７の下部電極４１は、配線層３４内の配線および電極を介して第２のＦＤ部１６に接続されており、蓄積時にオーバーフローした電荷は、第２のＦＤ部１６とともに配線間容量１７にも蓄積される。配線間容量１７の上部電極４２は、配線層３４を貫通するように形成される電極（Via）を介して上部配線４４に接続される。上部配線４４は、同一の行に配置される画素１１で共有されており、画素アレイの外側で、信号配線MIMVDDに接続される。

また、上部配線４４は、ロジック基板３２側から平面視したときに、配線間容量１７を覆うように設けられ、例えば、少なくとも上部電極４２の全体を覆うように設けられる。即ち、画素１１は、ロジック基板３２側から平面視して、上部配線４４によって上部電極４２が完全に隠れて見えなくなるように構成される。なお、画素１１は、ロジック基板３２側から平面視して、上部配線４４によって下部電極４１も隠れて見えなくなるような構成としてもよいが、例えば、下部電極４１の一部は上部配線４４から露出するような構成であってもよい。

図４を参照して、上部配線４４の構成について説明する。図４は、同一の行に配置される３つの画素１１－１乃至１１－３を、ロジック基板３２側から平面視した概略的な構成例を示す図である。

図４に示すように、上部配線４４は、同一の行に配置される画素１１－１乃至１１－３に沿って設けられている。また、画素１１－１乃至１１－３それぞれにおいて、下部電極４１－１乃至４１－３は上部電極４２－１乃至４２－３より面積が広く形成され、ロジック基板３２側から平面視して、下部電極４１－１乃至４１－３の外周部分が上部電極４２－１乃至４２－３よりも外側に露出している。

そして、画素１１－１乃至１１－３は、ロジック基板３２側から平面視して、上部電極４２－１乃至４２－３が、上部配線４４によって完全に覆われて見えなくなる一方で、下部電極４１－１乃至４１－３が、上部分および下部分が部分的に上部配線４４から露出するような構成となっている。つまり、上部配線４４の幅は、上部電極４２－１乃至４２－３よりも広くなり、かつ、下部電極４１－１乃至４１－３よりも狭くなるようにレイアウトされている。なお、下部電極４１－１乃至４１－３および上部電極４２－１乃至４２－３の両方とも、上部配線４４によって完全に覆われるような構成としてもよい。

このように、画素１１は、上部配線４４によって上部電極４２が完全に覆われるような構成とすること、および、上部配線４４によって下部電極４１の大部分が覆われるような（上部配線４４から下部電極４１が露出している部分が最小限となる）構成とすることによって、ロジック基板３２からのバンドノイズの影響を抑制することができる。即ち、画素１１は、配線間容量１７のＦＤノードをバンドノイズからシールドするために、上部電極４２に接続されている上部配線４４によって、第２のＦＤ部１６に接続されている下部電極４１が覆われるような構造となっている。そして、上部配線４４は、信号配線MIMVDDと接続されており、配線間容量１７のＦＤノードがバンドノイズの影響を受けてしまうこと（例えば、ロジック基板３２との容量結合で電位が揺らされること）を回避することができる。

このように画素１１は構成されており、ロジック基板３２からのバンドノイズの影響を抑制することで、撮像素子の画質の向上を図ることができ、特に低照度時の画質の向上が期待される。なお、例えば、ロジック基板３２および配線間容量１７の間に、配線間容量１７をシールドするためのシールド層を追加する構成によってもバンドノイズの影響を抑制することができるが、画素１１は、そのような構成よりも低コスト化を図ることができる。

図５は、撮像素子が有する画素の第１の変形例を示す断面図である。なお、図５に示す画素１１ａにおいて、図３の画素１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。

図５に示すように、撮像素子は、センサ基板３１ａの配線層３４ａとロジック基板３２ａの配線層３５ａとが接合されて構成される。

そして、図３の画素１１は、配線間容量１７および上部配線４４が配線層３４に設けられる構成であったのに対し、画素１１ａは、配線間容量１７ａおよび上部配線４４ａが配線層３５ａに設けられる構成となっている。そして、画素１１ａでは、センサ基板３１ａおよびロジック基板３２ａの接合面にCu-Cu接合部５１が設けられており、Cu-Cu接合部５１を介して、配線間容量１７ａの下部電極４１ａが第２のＦＤ部１６に接続されている。

このように、画素１１ａは、配線層３４ａおよび配線層３５ａに設けられている配線の間に配置される配線間容量１７ａおよび上部配線４４ａが、ロジック基板３２ａの配線層３５ａ側に配置された構成となっている。そして、画素１１ａは、図３の画素１１と同様に、ロジック基板３２ａ側から平面視したときに、配線間容量１７ａを覆うように上部配線４４ａが設けられ、例えば、少なくとも上部電極４２ａの全体を覆うように上部配線４４ａが設けられる。

従って、画素１１ａは、図３の画素１１と同様に、ロジック基板３２ａからのバンドノイズの影響を抑制することができる。

図６は、撮像素子が有する画素の第２の変形例を示す断面図である。なお、図６に示す画素１１ｂにおいて、図３の画素１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。

図６に示すように、撮像素子は、センサ基板３１ｂの配線層３４ｂとロジック基板３２ｂの配線層３５ｂとが接合されて構成される。

そして、図３の画素１１は、配線間容量１７および上部配線４４が配線層３４に設けられた構成であったのに対し、画素１１ｂは、配線間容量１７ｂが配線層３４ｂに設けられるとともに、上部配線４４ｂが配線層３５ｂに設けられた構成となっている。そして、画素１１ｂでは、センサ基板３１ｂおよびロジック基板３２ｂの接合面にCu-Cu接合部５１が設けられており、Cu-Cu接合部５１を介して、配線間容量１７ｂが上部配線４４ｂに接続されている。

このように、画素１１ｂは、配線層３４ｂおよび配線層３５ｂに設けられている配線の間に配置される配線間容量１７ｂおよび上部配線４４ｂが、センサ基板３１ｂの配線層３４ｂとロジック基板３２ｂの配線層３５ｂとに分かれて配置された構成となっている。そして、画素１１ｂは、図３の画素１１と同様に、ロジック基板３２ｂ側から平面視したときに、配線間容量１７ｂを覆うように上部配線４４ｂが設けられ、例えば、少なくとも上部電極４２ｂの全体を覆うように上部配線４４ｂが設けられる。

従って、画素１１ｂは、図３の画素１１と同様に、ロジック基板３２ｂからのバンドノイズの影響を抑制することができる。

＜画素の第２の構成例＞
図７乃至図９を参照して、本技術を適用した撮像素子が有する画素の第２の実施の形態について説明する。なお、図７乃至図９に示す画素１１Ａにおいて、図１乃至図４の画素１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。

図７には、画素１１Ａの回路図が示されている。

図７に示すように、画素１１Ａは、図１の画素１１と同様に、光電変換部１２、転送トランジスタ１３、第１のＦＤ部１４、接続トランジスタ１５、第２のＦＤ部１６、配線間容量１７Ａ、リセットトランジスタ１８、増幅トランジスタ１９、および選択トランジスタ２０を備えて構成される。さらに、画素１１Ａは、第２の光電変換部２２、第３のＦＤ部２３、第２の接続トランジスタ２４、および第２の配線間容量２５を備えて構成される。

第２の光電変換部２２は、アノード端子が接地され、カソード端子が第３のＦＤ部２３に接続される。そして、第２の光電変換部２２は、撮像素子の受光面に照射される光を受光し、その光の光量に応じた電荷に光電変換する。また、第２の光電変換部２２は、光電変換部１２よりも受光面積が小さく構成されたサブピクセル構造となっている。

第３のＦＤ部２３は、第２の光電変換部２２で光電変換された電荷を、画素信号に変換するために蓄積する。

第２の接続トランジスタ２４は、第２のＦＤ部１６と第３のＦＤ部２３とを接続するように配置される。第２の接続トランジスタ２４は、接続信号FCGに従って駆動し、第２のＦＤ部１６と第３のＦＤ部２３との接続をオン／オフする。

第２の配線間容量２５は、図８を参照して後述するように配線の間に設けられたMIM構造のキャパシタによって構成され、第３のＦＤ部２３と信号配線MIMVDD2とを接続するように配置される。そして、第２の配線間容量２５は、第３のＦＤ部２３とともに電荷を蓄積する。

図８は、画素１１Ａの構成例を示す断面図である。

図８に示すように、撮像素子は、センサ基板３１Ａの配線層３４Ａとロジック基板３２の配線層３５とが接合されて構成される。センサ基板３１Ａの半導体層３３Ａには、光電変換部１２、第１のＦＤ部１４、第２のＦＤ部１６、および第３のＦＤ部２３が設けられている。そして、半導体層３３の表面に対して、光電変換部１２および第１のＦＤ部１４の間に転送トランジスタ１３が設けられ、第１のＦＤ部１４および第２のＦＤ部１６の間に接続トランジスタ１５が設けられ、第２のＦＤ部１６および第３のＦＤ部２３の間に第２の接続トランジスタ２４が設けられている。

画素１１Ａは、配線層３４Ａおよび配線層３５に設けられている配線の間に、配線間容量１７Ａと第２の配線間容量２５とが配置されて構成される。

図８に示す構成例では、図３の配線間容量１７と同様に、下部電極４１Ａおよび上部電極４２Ａの間に誘電膜４３Ａが挟み込まれて構成される配線間容量１７Ａが配線層３４Ａに設けられており、配線層３４Ａには、上部電極４２Ａに接続される上部配線４４Ａが設けられている。また、配線間容量１７Ａの下部電極４１Ａは、配線層３４Ａ内の配線および電極を介して第２のＦＤ部１６に接続されており、接続トランジスタ１５がオンになると、第２のＦＤ部１６とともに配線間容量１７Ａにも電荷が蓄積される。

第２の配線間容量２５は、下部電極６１および上部電極６２の間に誘電膜６３が挟み込まれて構成され、配線層３４Ａには、上部電極６２に接続される上部配線６４が設けられている。また、第２の配線間容量２５の下部電極６１は、配線層３４Ａ内の配線および電極を介して第３のＦＤ部２３に接続されており、第２の光電変換部２２で光電変換された電荷が、第３のＦＤ部２３とともに第２の配線間容量２５にも蓄積される。

また、画素１１Ａは、配線間容量１７Ａおよび第２の配線間容量２５が、同じ配線間に配置された構成としてもよいし、異なる配線間に配置された構成としてもよい。図示する例では、第２の配線間容量２５が配線間容量１７Ａよりもロジック基板３２側に配置されており、このような配置において、上部配線６４によって、配線間容量１７Ａおよび第２の配線間容量２５が覆われるような構成となる。

つまり、画素１１Ａは、ロジック基板３２側から平面視したときに、配線間容量１７Ａおよび第２の配線間容量２５を覆うように上部配線６４が設けられるように構成され、例えば、少なくとも上部電極４２Ａおよび上部電極６２の全体を覆うように上部配線６４が設けられるように構成される。

なお、画素１１Ａでは、上部配線４４Ａによって配線間容量１７Ａの上部電極４２Ａが完全に覆われていなくても、上部配線６４によって配線間容量１７Ａの上部電極４２Ａが完全に覆われる構成となっていればよい。これにより、配線間容量１７ＡのＦＤノードがバンドノイズの影響を受けてしまうことが回避され、例えば、配線の自由度を向上させることができる。

図９を参照して、上部配線６４の構成について説明する。図９は、同一の行に配置される３つの画素１１Ａ－１乃至１１Ａ－３を、ロジック基板３２側から平面視した概略的な構成例を示す図である。

図９に示すように、上部配線６４は、同一の行に配置される画素１１Ａ－１乃至１１Ａ－３に沿って設けられている。そして、画素１１Ａ－１乃至１１Ａ－３それぞれにおいて、下部電極４１Ａ－１乃至４１Ａ－３は上部電極４２Ａ－１乃至４２Ａ－３より面積が広く形成されるとともに、下部電極６１－１乃至６１－３は上部電極６２－１乃至６２－３より面積が広く形成される。従って、ロジック基板３２側から平面視して、下部電極４１－１乃至４１－３の外周部分が上部電極４２－１乃至４２－３よりも外側に露出し、下部電極６１－１乃至６１－３の外周部分が上部電極６２－１乃至６２－３よりも外側に露出している。

また、画素１１Ａ－１乃至１１Ａ－３は、ロジック基板３２側から平面視して、上部電極４２Ａ－１乃至４２Ａ－３および上部電極６２－１乃至６２－３は、上部配線６４によって完全に覆われて見えなくなるような構成となっている。一方で、画素１１Ａ－１乃至１１Ａ－３は、下部電極４１Ａ－１乃至４１Ａ－３の下部分および下部電極６１－１乃至６１－３の上部分が部分的に上部配線６４から露出するような構成となっている。なお、下部電極４１Ａ－１乃至４１Ａ－３および上部電極４２Ａ－１乃至４２Ａ－３の両方とも、並びに、下部電極６１－１乃至６１－３および上部電極６２－１乃至６２－３の両方とも、上部配線６４によって完全に覆われるような構成としてもよい。

このように画素１１Ａは構成されており、図１乃至図４の画素１１と同様に、ロジック基板３２からのバンドノイズの影響を抑制することで、撮像素子の画質の向上を図ることができる。

＜画素の第３の構成例＞
図１０および図１１を参照して、本技術を適用した撮像素子が有する画素の第３の実施の形態について説明する。なお、図１０および図１１に示す画素１１Ｂにおいて、図１乃至図４の画素１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。

図１０には、画素１１Ｂの回路図が示されている。

図１０に示すように、画素１１Ｂは、図１の画素１１と同様に、光電変換部１２、転送トランジスタ１３、第１のＦＤ部１４、接続トランジスタ１５、第２のＦＤ部１６、配線間容量１７、リセットトランジスタ１８、増幅トランジスタ１９、および選択トランジスタ２０を備えて構成される。さらに、画素１１Ｂは、オーバーフロートランジスタ２６、第３の接続トランジスタ２７、および第４のＦＤ部２８を備えて構成される。例えば、画素１１Ｂは、OFG（Over Flow Gate）型のLOFIC画素である。

オーバーフロートランジスタ２６は、光電変換部１２と第４のＦＤ部２８とを接続するように配置され、光電変換部１２の飽和容量を超えるほど強い光が照射された場合に、光電変換部１２から溢れる電荷を第４のＦＤ部２８にオーバーフローさせる。また、オーバーフロートランジスタ２６は、転送信号OFGに従って駆動し、光電変換部１２で光電変換された電荷を第４のＦＤ部２８へ転送する。

第３の接続トランジスタ２７は、第２のＦＤ部１６と第４のＦＤ部２８とを接続するように配置される。そして、第３の接続トランジスタ２７は、接続信号FCGに従って駆動し、第２のＦＤ部１６と第４のＦＤ部２８との接続をオン／オフする。

第４のＦＤ部２８は、オーバーフロートランジスタ２６を介して光電変換部１２からオーバーフローしくる電荷を、画素信号に変換するために蓄積する。さらに、第４のＦＤ部２８に配線間容量１７が接続されており、配線間容量１７には、第４のＦＤ部２８とともに電荷が蓄積される。また、第４のＦＤ部２８は、第３の接続トランジスタ２７がオンとなった状態で第２のＦＤ部１６に接続され、第２のＦＤ部１６とともに電荷を読み出す。

このように、画素１１Ｂは、光電変換部１２の飽和容量を超えるほど強い光が照射された場合に、光電変換部１２から溢れる電荷がオーバーフロートランジスタ２６を介してオーバーフローして、第４のＦＤ部２８および配線間容量１７に蓄積される構成となっている。

図１１は、画素１１Ｂの構成例を示す断面図である。

図１１に示すように、撮像素子は、センサ基板３１Ｂの配線層３４Ｂとロジック基板３２の配線層３５とが接合されて構成される。センサ基板３１Ｂの半導体層３３Ｂには、光電変換部１２、第１のＦＤ部１４、第２のＦＤ部１６、および第４のＦＤ部２８が設けられている。そして、半導体層３３の表面に対して、光電変換部１２および第１のＦＤ部１４の間に転送トランジスタ１３が設けられ、第１のＦＤ部１４に隣接するように接続トランジスタ１５が設けられ、光電変換部１２および第４のＦＤ部２８の間にオーバーフロートランジスタ２６が設けられ、第４のＦＤ部２８および第２のＦＤ部１６の間に第３の接続トランジスタ２７が設けられている。

画素１１Ｂは、配線層３４Ｂおよび配線層３５に設けられている配線の間に、配線間容量１７が配置されて構成され、配線間容量１７の下部電極４１が第４のＦＤ部２８に接続されている。そして、画素１１Ｂの配線間容量１７および上部配線４４は、図３の画素１１と同様に構成されており、ロジック基板３２側から平面視したときに、配線間容量１７を覆うように上部配線４４が設けられ、例えば、少なくとも上部電極４２の全体を覆うように上部配線４４が設けられる。

このように画素１１Ｂは構成されており、図１乃至図４の画素１１と同様に、ロジック基板３２からのバンドノイズの影響を抑制することで、撮像素子の画質の向上を図ることができる。

＜三次元構造の配線間容量の構成例＞
図１２を参照して、三次元構造の配線間容量１７Ｃについて説明する。

上述したように、例えば、画素１１に設けられる配線間容量１７は、平面的に形成された下部電極４１および上部電極４２によって誘電膜４３を挟み込むような二次元構造となっていた。そして、上述した各実施の形態および変形例を含む画素１１は、このような平面構造の配線間容量１７に替えて、三次元構造の配線間容量１７Ｃを採用してもよい。

図１２に示すように、三次元構造の配線間容量１７Ｃは、例えば、下部配線４６まで開口するように層間膜に対して複数の円筒形状の開口部を形成し、その複数の開口部の内部に入り込んで下部配線４６に接続するような三次元形状の下部電極４１Ｃが形成される。そして、下部電極４１Ｃに積層するように誘電膜４３Ｃが成膜され、下部電極４１Ｃとの間で誘電膜４３Ｃを挟み込むように三次元形状の上部電極４２Ｃが形成された後、貫通電極４５を介して上部電極４２Ｃが上部配線４４に接続される。このように、三次元構造の配線間容量１７Ｃは、層間膜に形成される複数の開口部において円筒形状に下部電極４１Ｃおよび上部電極４２Ｃによって誘電膜４３Ｃを挟み込むように立体的に構成される。

例えば、三次元構造の配線間容量１７Ｃを採用することによって誘電膜４３Ｃを挟み込む面積を増大させることができ、電荷の蓄積容量を増加させることができる。このような画素１１を有する撮像素子では、よりダイナミックレンジの拡大を期待することができる。

＜電子機器の構成例＞
上述したような画素１１を備える撮像素子は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。

図１３は、電子機器に搭載される撮像装置の構成例を示すブロック図である。

図９に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。

光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。

撮像素子１０３としては、上述した画素１１を備える撮像素子が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。

信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。

このように構成されている撮像装置１０１では、上述した画素１１を備える撮像素子を適用することで、例えば、より画質の向上を図ることができる。

＜イメージセンサの使用例＞
図１４は、上述のイメージセンサ（撮像素子）を使用する使用例を示す図である。

上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。

・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置

本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図１５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図１６は、撮像部１２０３１の設置位置の例を示す図である。

図１６では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。

撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図１６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部12031等に適用され得る。撮像部12031に本開示に係る技術を適用することにより、暗い環境であってもノイズの少ない画像を得ることができる。

＜構成の組み合わせ例＞
なお、本技術は以下のような構成も取ることができる。
（１）
画素ごとに、
光を電荷に光電変換する光電変換部と、
前記光電変換部から転送トランジスタを介して転送されてきた電荷を画素信号に変換するために蓄積する第１のＦＤ（Floating Diffusion）部と、
前記第１のＦＤ部と接続トランジスタを介して接続される第２のＦＤ部と、
前記第２のＦＤ部に接続され、電荷を蓄積する配線間容量と
を備え、
前記配線間容量は、前記第２のＦＤ部に接続される第１の電極と、前記第１の電極と誘電体を挟んで対向する第２の電極とを有して構成され、
前記光電変換部が設けられるセンサ基板に対して積層されるロジック基板側から平面視して、前記第２の電極に接続される配線が、少なくとも前記第２の電極の全体を覆って設けられる
固体撮像素子。
（２）
前記光電変換部の飽和容量を超えるほど強い光が照射された場合に前記光電変換部から溢れる電荷が前記配線間容量に蓄積される構造である
上記（１）に記載の固体撮像素子。
（３）
前記配線間容量の前記第２の電極に接続される前記配線の電位が、前記画素の長時間露光が行われて前記光電変換部に電荷が蓄積される電荷蓄積期間においてＬｏレベルとなるように制御される
上記（１）または（２）に記載の固体撮像素子。
（４）
前記配線間容量および前記配線が、前記センサ基板側の配線層に配置される
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（５）
前記配線間容量および前記配線が、前記ロジック基板側の配線層に配置される
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（６）
前記配線間容量が前記センサ基板側の配線層に配置され、前記配線が前記ロジック基板側の配線層に配置される
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（７）
前記画素内に、
前記光電変換部よりも受光面積が小さな第２の光電変換部と、
前記第２の光電変換部で光電変換された電荷を画素信号に変換するために蓄積する第３のＦＤ部と
を備え、
前記配線間容量が、第２の接続トランジスタを介して前記第３のＦＤ部に接続される
上記（１）から（６）までのいずれかに記載の固体撮像素子。
（８）
前記第３のＦＤ部に接続される第３の電極と、前記第３の電極と誘電体を挟んで対向する第４の電極とを有する第２の配線間容量
上記（７）に記載の固体撮像素子。
（９）
前記配線間容量の前記第２の電極に接続される配線、および、前記第２の配線間容量の前記第３の電極に接続される配線のうち、一方の配線によって、前記ロジック基板側から平面視して前記配線間容量および前記第２の配線間容量が覆われる
上記（８）に記載の固体撮像素子。
（１０）
前記光電変換部の飽和容量を超えるほど強い光が照射された場合に前記光電変換部から溢れる電荷をオーバーフローさせて、前記配線間容量に蓄積させるオーバーフロートランジスタ
をさらに備える上記（１）から（６）までのいずれかに記載の固体撮像素子。
（１１）
前記配線間容量が、三次元構造で構成される
上記（１）から（１０）までのいずれかに記載の固体撮像素子。
（１２）
画素ごとに、
光を電荷に光電変換する光電変換部と、
前記光電変換部から転送トランジスタを介して転送されてきた電荷を画素信号に変換するために蓄積する第１のＦＤ（Floating Diffusion）部と、
前記第１のＦＤ部と接続トランジスタを介して接続される第２のＦＤ部と、
前記第２のＦＤ部に接続され、電荷を蓄積する配線間容量と
を有し、
前記配線間容量は、前記第２のＦＤ部に接続される第１の電極と、前記第１の電極と誘電体を挟んで対向する第２の電極とを有して構成され、
前記光電変換部が設けられるセンサ基板に対して積層されるロジック基板側から平面視して、前記第２の電極に接続される配線が、少なくとも前記第２の電極の全体を覆って設けられる
固体撮像素子を備える電子機器。

なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。

１１ 画素， １２ 光電変換部， １３ 転送トランジスタ， １４ 第１のＦＤ部， １５ 接続トランジスタ， １６ 第２のＦＤ部， １７ 配線間容量， １８ リセットトランジスタ， １９ 増幅トランジスタ， ２０ 選択トランジスタ， ２１ 垂直信号線， ２２ 第２の光電変換部， ２３ 第３のＦＤ部， ２４ 第２の接続トランジスタ， ２５ 第２の配線間容量， ２６ オーバーフロートランジスタ， ２７ 第３の接続トランジス， ２８ 第４のＦＤ部， ３１ センサ基板， ３２ ロジック基板， ３３ 半導体層， ３４ 配線層， ３５ 配線層， ３６ 半導体層， ４１ 下部電極， ４２ 上部電極， ４３ 誘電膜， ４４ 上部配線， ４５ 貫通電極， ４６ 下部配線， ５１ Cu-Cu接合部， ６１ 下部電極， ６２ 上部電極， ６３ 上部配線， ６４ 上部配線

Claims (12)

1. 画素ごとに、
   光を電荷に光電変換する光電変換部と、
   前記光電変換部から転送トランジスタを介して転送されてきた電荷を画素信号に変換するために蓄積する第１のＦＤ（Floating Diffusion）部と、
   前記第１のＦＤ部と接続トランジスタを介して接続される第２のＦＤ部と、
   前記第２のＦＤ部に接続され、電荷を蓄積する配線間容量と
   を備え、
   前記配線間容量は、前記第２のＦＤ部に接続される第１の電極と、前記第１の電極と誘電体を挟んで対向する第２の電極とを有して構成され、
   前記光電変換部が設けられるセンサ基板に対して積層されるロジック基板側から平面視して、前記第２の電極に接続される配線が、少なくとも前記第２の電極の全体を覆って設けられる
   固体撮像素子。
2. 前記光電変換部の飽和容量を超えるほど強い光が照射された場合に前記光電変換部から溢れる電荷が前記配線間容量に蓄積される構造である
   請求項１に記載の固体撮像素子。
3. 前記配線間容量の前記第２の電極に接続される前記配線の電位が、前記画素の長時間露光が行われて前記光電変換部に電荷が蓄積される電荷蓄積期間においてＬｏレベルとなるように制御される
   請求項１に記載の固体撮像素子。
4. 前記配線間容量および前記配線が、前記センサ基板側の配線層に配置される
   請求項１に記載の固体撮像素子。
5. 前記配線間容量および前記配線が、前記ロジック基板側の配線層に配置される
   請求項１に記載の固体撮像素子。
6. 前記配線間容量が前記センサ基板側の配線層に配置され、前記配線が前記ロジック基板側の配線層に配置される
   請求項１に記載の固体撮像素子。
7. 前記画素内に、
   前記光電変換部よりも受光面積が小さな第２の光電変換部と、
   前記第２の光電変換部で光電変換された電荷を画素信号に変換するために蓄積する第３のＦＤ部と
   を備え、
   前記配線間容量が、第２の接続トランジスタを介して前記第３のＦＤ部に接続される
   請求項１に記載の固体撮像素子。
8. 前記第３のＦＤ部に接続される第３の電極と、前記第３の電極と誘電体を挟んで対向する第４の電極とを有する第２の配線間容量
   をさらに備える請求項７に記載の固体撮像素子。
9. 前記配線間容量の前記第２の電極に接続される配線、および、前記第２の配線間容量の前記第３の電極に接続される配線のうち、一方の配線によって、前記ロジック基板側から平面視して前記配線間容量および前記第２の配線間容量が覆われる
   請求項８に記載の固体撮像素子。
10. 前記光電変換部の飽和容量を超えるほど強い光が照射された場合に前記光電変換部から溢れる電荷をオーバーフローさせて、前記配線間容量に蓄積させるオーバーフロートランジスタ
    をさらに備える請求項１に記載の固体撮像素子。
11. 前記配線間容量が、三次元構造で構成される
    請求項１に記載の固体撮像素子。
12. 画素ごとに、
    光を電荷に光電変換する光電変換部と、
    前記光電変換部から転送トランジスタを介して転送されてきた電荷を画素信号に変換するために蓄積する第１のＦＤ（Floating Diffusion）部と、
    前記第１のＦＤ部と接続トランジスタを介して接続される第２のＦＤ部と、
    前記第２のＦＤ部に接続され、電荷を蓄積する配線間容量と
    を有し、
    前記配線間容量は、前記第２のＦＤ部に接続される第１の電極と、前記第１の電極と誘電体を挟んで対向する第２の電極とを有して構成され、
    前記光電変換部が設けられるセンサ基板に対して積層されるロジック基板側から平面視して、前記第２の電極に接続される配線が、少なくとも前記第２の電極の全体を覆って設けられる
    固体撮像素子を備える電子機器。

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