WO2024043068A1 - 固体撮像素子および電子機器 - Google Patents

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WO2024043068A1
WO2024043068A1 PCT/JP2023/028855 JP2023028855W WO2024043068A1 WO 2024043068 A1 WO2024043068 A1 WO 2024043068A1 JP 2023028855 W JP2023028855 W JP 2023028855W WO 2024043068 A1 WO2024043068 A1 WO 2024043068A1
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wiring
section
inter
photoelectric conversion
electrode
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貴哉 山中
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ソニーセミコンダクタソリューションズ株式会社
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/617—Noise processing, e.g. detecting, correcting, reducing or removing noise for reducing electromagnetic interference, e.g. clocking noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • the present disclosure relates to a solid-state image sensor and an electronic device, and particularly relates to a solid-state image sensor and an electronic device that can further improve image quality.
  • CMOS Complementary Metal Oxide Semiconductor
  • CMOS image sensor For example, in a CMOS image sensor, one pixel is formed by a photodiode and a plurality of transistors (so-called MOS transistors), and the plurality of pixels are arranged in a desired pattern. Furthermore, a CMOS image sensor has been developed in which an inter-wiring capacitance is connected to an FD (Floating Diffusion) section that accumulates charge transferred from a photodiode for each pixel.
  • FD Floating Diffusion
  • Patent Document 1 there is disclosed a structure between wirings of a MIM (Metal-Insulator-Metal) structure provided in a third layer disposed between a first layer including a photodiode and a second layer including a logic circuit.
  • An image sensor that stores charge in a capacitor is disclosed.
  • the present disclosure has been made in view of this situation, and aims to further improve image quality.
  • a solid-state image sensor includes, for each pixel, a photoelectric conversion section that photoelectrically converts light into electric charge, and a photoelectric conversion section that converts the electric charge transferred from the photoelectric conversion section via a transfer transistor into a pixel signal.
  • a first FD section that accumulates charge
  • a second FD section that is connected to the first FD section via a connecting transistor
  • an inter-wiring capacitor that is connected to the second FD section and that accumulates charge.
  • the inter-wiring capacitance is configured to include a first electrode connected to the second FD section and a second electrode facing the first electrode with a dielectric interposed therebetween,
  • the wiring connected to the second electrode is provided so as to cover at least the entirety of the second electrode when viewed from the side of the logic board that is laminated to the sensor board on which the photoelectric conversion section is provided.
  • An electronic device includes, for each pixel, a photoelectric conversion unit that photoelectrically converts light into electric charge, and a charge that is transferred from the photoelectric conversion unit via a transfer transistor and is accumulated for converting it into a pixel signal.
  • a second FD section connected to the first FD section via a connection transistor, and an inter-wiring capacitor connected to the second FD section and accumulating charge.
  • the inter-wiring capacitance is configured to include a first electrode connected to the second FD section and a second electrode facing the first electrode with a dielectric interposed therebetween, and A solid-state imaging device in which a wiring connected to the second electrode is provided to cover at least the entirety of the second electrode when viewed from the side of a logic board that is laminated with respect to a sensor board on which a photoelectric conversion section is provided. Equipped with an element.
  • each pixel includes a photoelectric conversion section that photoelectrically converts light into charges, and a first photoelectric conversion section that accumulates charges transferred from the photoelectric conversion section via a transfer transistor to convert them into pixel signals. , a second FD section connected to the first FD section via a connection transistor, and an inter-wiring capacitor connected to the second FD section and accumulating charge.
  • the inter-wiring capacitance includes a first electrode connected to the second FD section and a second electrode facing the first electrode with a dielectric interposed therebetween, and the photoelectric conversion section
  • the wiring connected to the second electrode is provided so as to cover at least the entire second electrode when viewed in plan from the side of the logic board that is laminated with respect to the provided sensor board.
  • FIG. 2 is a circuit diagram illustrating a first embodiment of a pixel included in an image sensor to which the present technology is applied.
  • FIG. 3 is a diagram showing an example of a drive signal for driving a pixel.
  • FIG. 3 is a diagram illustrating a configuration example of a pixel in cross section.
  • FIG. 3 is a diagram illustrating an example of a configuration in which three pixels are viewed in plan.
  • FIG. 7 is a diagram illustrating a cross-sectional configuration example of a pixel according to a first modification.
  • FIG. 7 is a diagram illustrating a cross-sectional configuration example of a pixel according to a second modification.
  • FIG. 7 is a circuit diagram illustrating a second embodiment of a pixel included in an image sensor to which the present technology is applied.
  • FIG. 3 is a diagram illustrating a configuration example of a pixel in cross section.
  • FIG. 3 is a diagram illustrating an example of a configuration in which three pixels are viewed in plan.
  • FIG. 7 is a circuit diagram illustrating a third embodiment of a pixel included in an image sensor to which the present technology is applied.
  • FIG. 3 is a diagram illustrating a configuration example of a pixel in cross section.
  • FIG. 3 is a diagram illustrating a configuration example of inter-wiring capacitance in a three-dimensional structure.
  • 1 is a block diagram showing a configuration example of an imaging device.
  • FIG. It is a figure which shows the example of use which uses an image sensor.
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 2 is an explanatory diagram showing an example of installation positions of an outside-vehicle information detection section and an imaging section.
  • FIG. 1 shows a circuit diagram of the pixel 11.
  • the pixel 11 includes a photoelectric conversion section 12, a transfer transistor 13, a first FD section 14, a connection transistor 15, a second FD section 16, an inter-wiring capacitor 17, a reset transistor 18, and an amplification transistor 19. , and a selection transistor 20, and outputs a pixel signal via a vertical signal line 21.
  • the pixel 11 is a LOFIC (Lateral Over Flow Integration Capacitor) pixel, which guides charges overflowing from the photoelectric conversion unit 12 in the lateral direction when it is irradiated with light strong enough to exceed the saturation capacity of the photoelectric conversion unit 12. This structure is such that the capacitance 17 between wirings is accumulated.
  • LOFIC Local Over Flow Integration Capacitor
  • the photoelectric conversion section 12 has an anode terminal grounded and a cathode terminal connected to the first FD section 14 via the transfer transistor 13.
  • the photoelectric conversion unit 12 receives light irradiated onto the light-receiving surface of the image sensor, and photoelectrically converts the light into an electric charge corresponding to the amount of light.
  • the transfer transistor 13 is arranged to connect the photoelectric conversion section 12 and the first FD section 14.
  • the transfer transistor 13 is driven according to the transfer signal TG, and transfers the charge photoelectrically converted by the photoelectric conversion section 12 to the first FD section 14.
  • the first FD section 14 accumulates charges transferred from the photoelectric conversion section 12 via the transfer transistor 13 in order to convert them into pixel signals.
  • connection transistor 15 is arranged to connect the first FD section 14 and the second FD section 16.
  • the connection transistor 15 is driven according to the connection signal FDG to turn on/off the connection between the first FD section 14 and the second FD section 16.
  • the second FD section 16 is connected to the first FD section 14 with the connection transistor 15 turned on, and accumulates charges together with the first FD section 14.
  • the inter-wiring capacitance 17 is constituted by a capacitor with an MIM structure provided between the wirings, as will be described later with reference to FIG. 3, and is arranged to connect the second FD section 16 and the signal wiring MIMVDD. . Then, the inter-wiring capacitance 17 accumulates charges similarly to the second FD section 16.
  • the reset transistor 18 is arranged to connect the second FD section 16 and the power supply wiring VDD. Then, the reset transistor 18 is driven according to the reset signal RST, and the connection transistor 15 and the reset transistor 18 are turned on, so that the data is accumulated in the first FD section 14, the second FD section 16, and the inter-wiring capacitance 17. Drain the electric charge to the power supply wiring VDD and reset the electric charge.
  • the amplification transistor 19 is arranged so that the first FD section 14 is connected to the gate electrode, and the power supply wiring VDD and the selection transistor 20 are connected. The amplification transistor 19 then transfers the charge accumulated by the first FD section 14 or the charge accumulated by the first FD section 14, the second FD section 16, and the inter-wiring capacitance 17, respectively. The pixel signal is converted into a pixel signal with a level corresponding to the charge with respect to the capacitance.
  • the selection transistor 20 is arranged to connect the amplification transistor 19 and the vertical signal line 21.
  • the selection transistor 20 is driven according to the selection signal SEL, and the pixel signal converted by the amplification transistor 19 is output to the vertical signal line 21 while the selection transistor 20 is on.
  • FIG. 2 is a diagram showing an example of a drive signal that drives the pixel 11.
  • the pixel 11 has a shutter drive, a first charge accumulation period, a first CDS (Correlated Double Sampling) drive, a DDS (Double Data Sampling) drive, a second charge accumulation period, and a second charge accumulation period. It operates in the order of CDS drive.
  • CDS Correlated Double Sampling
  • DDS Double Data Sampling
  • connection transistor 15, transfer transistor 13, and reset transistor 18 are turned on in a pulsed manner according to the connection signal FDG, transfer signal TG, and reset signal RST, respectively, and the charges in the pixel 11 are reset.
  • the pixel 11 In the first charge accumulation period, the pixel 11 is exposed to light for a long time, and the charge photoelectrically converted in the photoelectric conversion unit 12 by the exposure for a period longer than the second charge accumulation period is accumulated in the photoelectric conversion unit 12. Ru.
  • connection transistor 15 remains off in accordance with the connection signal FDG, and the second FD section 16 and the inter-wiring capacitor 17 are not connected to the first FD section 14 during the first charge accumulation period.
  • a pixel signal P-SP_H and a pixel signal D-SP_H based on the charges accumulated in the photoelectric conversion unit 12 are sequentially read out.
  • the pixel signal P-SP_H is a pixel signal that is read out with the first FD section 14 set to the reset level.
  • the pixel signal D-SP_H is a pixel signal that is read out when the transfer transistor 13 is turned on in a pulsed manner according to the transfer signal TG, and the charge transferred from the photoelectric conversion section 12 is accumulated in the first FD section 14. be.
  • connection transistor 15 is turned on in accordance with the connection signal FDG, the first FD section 14, the second FD section 16, and the inter-wiring capacitor 17 are connected, and the photoelectric conversion section is connected in the first charge accumulation period.
  • a pixel signal D-SP_L and a pixel signal P-SP_L based on the charges accumulated in the pixel signal D-SP_L and P-SP_L are sequentially read out.
  • the pixel signal D-SP_L is composed of the charge transferred from the photoelectric conversion unit 12 by the transfer transistor 13 being turned on in a pulsed manner according to the transfer signal TG, and the charge overflowing from the photoelectric conversion unit 12 and accumulated in the inter-wiring capacitance 17.
  • the electric charge stored in the first FD section 14 and the second FD section 16 is a pixel signal that is read out.
  • the reset transistor is turned on in a pulsed manner in accordance with the reset signal RST, the accumulated charge is discharged, and the first FD section 14, the second FD section 16, and the inter-wiring capacitance 17 are This is a pixel signal that is read out at a reset level.
  • the pixel 11 In the second charge accumulation period, the pixel 11 is exposed to light for a short time, and the charge photoelectrically converted in the photoelectric conversion unit 12 by the exposure for a period shorter than the first charge accumulation period is accumulated in the photoelectric conversion unit 12. Ru.
  • the pixel signal P-SP_H and the pixel signal D-SP_H based on the charges accumulated in the photoelectric conversion unit 12 in the second charge accumulation period are sequentially read out. .
  • the potential of the signal wiring MIMVDD is switched from Lo level (for example, intermediate voltage lower than power supply wiring VDD) to Hi level (for example, the same voltage as power supply wiring VDD).
  • Lo level for example, intermediate voltage lower than power supply wiring VDD
  • Hi level for example, the same voltage as power supply wiring VDD.
  • the potential of the signal wiring MIMVDD is switched from Hi level to Lo level.
  • the potential of the signal wiring MIMVDD is switched from Lo level to Hi level
  • the potential of the signal wiring MIMVDD is switched to Hi level. It can be switched from level to Lo level. That is, in the pixel 11, the potential of the signal wiring MIMVDD during the first charge accumulation period is controlled to be at Lo level.
  • FIG. 3 is a cross-sectional view showing an example of the configuration of the pixel 11.
  • the solid-state image sensor has a laminated structure in which a sensor substrate 31 on which the photoelectric conversion section 12 is provided and a logic substrate 32 on which a logic circuit is provided are stacked.
  • the bonding surface between the sensor board 31 and the logic board 32 is shown by a broken line.
  • the sensor substrate 31 is configured by laminating a wiring layer 34 on the front surface of a semiconductor layer 33, and light is irradiated onto the back surface of the semiconductor layer 33 (the surface facing downward in FIG. 3).
  • the logic board 32 is configured by laminating a wiring layer 35 on the surface of a semiconductor layer 36. Then, the wiring layer 34 of the sensor board 31 and the wiring layer 35 of the logic board 32 are joined.
  • the semiconductor layer 33 is provided with a photoelectric conversion section 12, a first FD section 14, and a second FD section 16. Further, on the surface of the semiconductor layer 33, a transfer transistor 13 is provided between the photoelectric conversion section 12 and the first FD section 14, and a connection transistor is provided between the first FD section 14 and the second FD section 16. 15 is provided, and a reset transistor 18 is provided adjacent to the second FD section 16.
  • the wiring layer 34 is provided with multiple layers of wiring and electrodes that connect the wirings of each layer, and the wiring layer 35 is also provided with multiple layers of wiring.
  • the pixel 11 has a configuration in which an inter-wire capacitor 17 is arranged between the wires provided in the wiring layer 34 and the wiring layer 35.
  • an inter-wiring capacitor 17 configured by sandwiching a dielectric film 43 between a lower electrode 41 and an upper electrode 42 is provided in the wiring layer 34;
  • An upper wiring 44 connected to 42 is provided.
  • Ta/TiN is used for the lower electrode 41 connected to the second FD section 16
  • TiN is used for the upper electrode 42 that faces the lower electrode 41 and the dielectric film 43
  • the dielectric film 43 is made of TiN.
  • a high-k film for example, a ZrO/AlO/ZrO laminated film
  • the lower electrode 41 of the inter-wiring capacitance 17 is connected to the second FD section 16 via the wiring and electrode in the wiring layer 34, and the charge that overflows during accumulation is transferred to the inter-wiring capacitance 16 together with the second FD section 16. 17 is also accumulated.
  • the upper electrode 42 of the inter-wiring capacitor 17 is connected to the upper wiring 44 via an electrode (Via) formed to penetrate the wiring layer 34 .
  • the upper wiring 44 is shared by the pixels 11 arranged in the same row, and is connected to the signal wiring MIMVDD outside the pixel array.
  • the upper wiring 44 is provided so as to cover the inter-wiring capacitance 17 when viewed from the logic board 32 side, and for example, is provided so as to cover at least the entire upper electrode 42. That is, the pixel 11 is configured such that the upper electrode 42 is completely hidden by the upper wiring 44 when viewed from the logic board 32 side. Note that the pixel 11 may have a configuration in which the lower electrode 41 is also hidden by the upper wiring 44 when viewed from the logic board 32 side, but for example, a part of the lower electrode 41 may be exposed from the upper wiring 44. It may be configured such that
  • FIG. 4 is a diagram showing a schematic configuration example of three pixels 11-1 to 11-3 arranged in the same row, viewed from the logic board 32 side.
  • the upper wiring 44 is provided along the pixels 11-1 to 11-3 arranged in the same row. Furthermore, in each of the pixels 11-1 to 11-3, the lower electrodes 41-1 to 41-3 are formed to have a larger area than the upper electrodes 42-1 to 42-3, and the lower electrodes 41-1 to 41-3 are formed to have a larger area than the upper electrodes 42-1 to 42-3. The outer peripheral portions of the electrodes 41-1 to 41-3 are exposed outside of the upper electrodes 42-1 to 42-3.
  • the upper electrodes 42-1 to 42-3 when viewed from the logic board 32 side, the upper electrodes 42-1 to 42-3 are completely covered by the upper wiring 44 and become invisible, while the lower electrode 41 -1 to 41-3 are configured such that their upper and lower parts are partially exposed from the upper wiring 44. That is, the upper wiring 44 is laid out so that the width is wider than the upper electrodes 42-1 to 42-3 and narrower than the lower electrodes 41-1 to 41-3. Note that both the lower electrodes 41-1 to 41-3 and the upper electrodes 42-1 to 42-3 may be completely covered by the upper wiring 44.
  • the pixel 11 is configured such that the upper electrode 42 is completely covered by the upper wiring 44, and most of the lower electrode 41 is covered by the upper wiring 44 (from the upper wiring 44 to the lower part).
  • the influence of band noise from the logic board 32 can be suppressed. That is, in the pixel 11, in order to shield the FD node of the inter-wiring capacitance 17 from band noise, the lower electrode 41 connected to the second FD section 16 is connected to the upper wiring 44 connected to the upper electrode 42. It has a covered structure.
  • the upper wiring 44 is connected to the signal wiring MIMVDD, and the FD node of the inter-wiring capacitance 17 is affected by band noise (for example, the potential is fluctuated due to capacitive coupling with the logic board 32). can be avoided.
  • the pixel 11 is configured in this way, and by suppressing the influence of band noise from the logic board 32, it is possible to improve the image quality of the image sensor, and it is expected that the image quality will be improved especially in low illumination. .
  • the influence of band noise can also be suppressed by adding a shield layer between the logic board 32 and the inter-wiring capacitance 17 to shield the inter-wiring capacitance 17; It is possible to achieve lower costs than such a configuration.
  • FIG. 5 is a cross-sectional view showing a first modification of pixels included in the image sensor. Note that in the pixel 11a shown in FIG. 5, the same components as those in the pixel 11 in FIG. 3 are given the same reference numerals, and detailed description thereof will be omitted.
  • the image sensor is constructed by joining the wiring layer 34a of the sensor board 31a and the wiring layer 35a of the logic board 32a.
  • the pixel 11 in FIG. 3 has a configuration in which the inter-wiring capacitance 17 and the upper wiring 44 are provided in the wiring layer 34, whereas in the pixel 11a, the inter-wiring capacitance 17a and the upper wiring 44a are provided in the wiring layer 35a.
  • the configuration is as follows.
  • a Cu-Cu joint 51 is provided on the joint surface of the sensor board 31a and the logic board 32a, and the lower electrode 41a of the inter-wiring capacitance 17a is connected to the second It is connected to the FD section 16 of.
  • the pixel 11a has a configuration in which the inter-wiring capacitance 17a and the upper wiring 44a, which are arranged between the wirings provided in the wiring layer 34a and the wiring layer 35a, are arranged on the wiring layer 35a side of the logic board 32a. It becomes.
  • the pixel 11a is provided with an upper wiring 44a so as to cover the inter-wiring capacitance 17a when viewed from the logic board 32a side, for example, at least the entire upper electrode 42a.
  • An upper wiring 44a is provided to cover it.
  • the pixel 11a can suppress the influence of band noise from the logic board 32a.
  • FIG. 6 is a cross-sectional view showing a second modification of pixels included in the image sensor. Note that in the pixel 11b shown in FIG. 6, the same components as those in the pixel 11 in FIG. 3 are given the same reference numerals, and detailed explanation thereof will be omitted.
  • the image sensor is constructed by joining the wiring layer 34b of the sensor board 31b and the wiring layer 35b of the logic board 32b.
  • the pixel 11 in FIG. 3 has a configuration in which the inter-wiring capacitance 17 and the upper wiring 44 are provided in the wiring layer 34, whereas the pixel 11b has the inter-wiring capacitance 17b provided in the wiring layer 34b.
  • the upper wiring 44b is provided in the wiring layer 35b.
  • a Cu-Cu joint 51 is provided on the joint surface of the sensor board 31b and the logic board 32b, and the inter-wiring capacitance 17b is connected to the upper wiring 44b via the Cu-Cu joint 51. ing.
  • the inter-wiring capacitance 17b and the upper wiring 44b arranged between the wiring provided in the wiring layer 34b and the wiring layer 35b are connected to the wiring layer 34b of the sensor board 31b and the wiring of the logic board 32b. It has a structure in which it is divided into a layer 35b and arranged.
  • the pixel 11b is provided with an upper wiring 44b so as to cover the inter-wiring capacitance 17b when viewed from the logic board 32b side, for example, at least the entire upper electrode 42b.
  • An upper wiring 44b is provided to cover it.
  • the pixel 11b can suppress the influence of band noise from the logic board 32b.
  • FIGS. 7 to 9 A second embodiment of a pixel included in an image sensor to which the present technology is applied will be described with reference to FIGS. 7 to 9. Note that in the pixel 11A shown in FIGS. 7 to 9, the same components as those in the pixel 11 in FIGS. 1 to 4 are designated by the same reference numerals, and detailed explanation thereof will be omitted.
  • FIG. 7 shows a circuit diagram of the pixel 11A.
  • the pixel 11A like the pixel 11 in FIG. 17A, a reset transistor 18, an amplification transistor 19, and a selection transistor 20. Further, the pixel 11A includes a second photoelectric conversion section 22, a third FD section 23, a second connection transistor 24, and a second inter-wiring capacitor 25.
  • the second photoelectric conversion section 22 has an anode terminal grounded and a cathode terminal connected to the third FD section 23. Then, the second photoelectric conversion unit 22 receives the light that is irradiated onto the light receiving surface of the image sensor, and photoelectrically converts the light into a charge corresponding to the amount of light. Further, the second photoelectric conversion section 22 has a sub-pixel structure in which the light receiving area is smaller than that of the photoelectric conversion section 12.
  • the third FD section 23 accumulates the charges photoelectrically converted by the second photoelectric conversion section 22 in order to convert them into pixel signals.
  • the second connection transistor 24 is arranged to connect the second FD section 16 and the third FD section 23.
  • the second connection transistor 24 is driven according to the connection signal FCG to turn on/off the connection between the second FD section 16 and the third FD section 23.
  • the second inter-wiring capacitance 25 is constituted by a capacitor with an MIM structure provided between the wirings, as will be described later with reference to FIG. Placed.
  • the second inter-wiring capacitor 25 accumulates charge together with the third FD section 23.
  • FIG. 8 is a cross-sectional view showing an example of the configuration of the pixel 11A.
  • the image sensor is constructed by joining the wiring layer 34A of the sensor board 31A and the wiring layer 35 of the logic board 32.
  • a photoelectric conversion section 12, a first FD section 14, a second FD section 16, and a third FD section 23 are provided in the semiconductor layer 33A of the sensor substrate 31A.
  • a transfer transistor 13 is provided between the photoelectric conversion section 12 and the first FD section 14 on the surface of the semiconductor layer 33, and a connection transistor is provided between the first FD section 14 and the second FD section 16. 15 is provided, and a second connection transistor 24 is provided between the second FD section 16 and the third FD section 23.
  • the pixel 11A is configured by disposing an inter-wiring capacitor 17A and a second inter-wiring capacitor 25 between the wirings provided in the wiring layer 34A and the wiring layer 35.
  • an inter-wiring capacitance 17A is provided in the wiring layer 34A, and is configured by sandwiching a dielectric film 43A between a lower electrode 41A and an upper electrode 42A.
  • the wiring layer 34A is provided with an upper wiring 44A connected to the upper electrode 42A.
  • the lower electrode 41A of the inter-wiring capacitance 17A is connected to the second FD section 16 via the wiring and electrode in the wiring layer 34A, and when the connection transistor 15 is turned on, the lower electrode 41A is connected to the second FD section 16 together with the second FD section 16. Charge is also accumulated in the inter-wiring capacitance 17A.
  • the second inter-wiring capacitor 25 is configured by sandwiching a dielectric film 63 between a lower electrode 61 and an upper electrode 62, and an upper wiring 64 connected to the upper electrode 62 is provided in the wiring layer 34A. . Further, the lower electrode 61 of the second inter-wiring capacitor 25 is connected to the third FD section 23 via the wiring and electrode in the wiring layer 34A, and is photoelectrically converted by the second photoelectric conversion section 22. Charge is accumulated in the second inter-wiring capacitor 25 as well as in the third FD section 23 .
  • the pixel 11A may have a configuration in which the inter-wiring capacitance 17A and the second inter-wiring capacitance 25 are arranged between the same wirings, or may be arranged between different wirings.
  • the second inter-wiring capacitance 25 is placed closer to the logic board 32 than the inter-wiring capacitance 17A, and in this arrangement, the upper wiring 64 reduces the inter-wiring capacitance 17A and the second inter-wiring capacitance 17A.
  • the structure is such that the capacitor 25 is covered.
  • the pixel 11A is configured such that the upper wiring 64 is provided so as to cover the inter-wiring capacitance 17A and the second inter-wiring capacitance 25 when viewed from the logic board 32 side, and for example, at least the upper electrode 42A
  • the upper wiring 64 is arranged to cover the entire upper electrode 62.
  • the upper electrode 42A of the inter-wiring capacitance 17A is not completely covered by the upper wiring 44A, the upper electrode 42A of the inter-wiring capacitance 17A is completely covered by the upper wiring 64. Bye. This prevents the FD node with the inter-wiring capacitance 17A from being affected by band noise, and for example, the degree of freedom in wiring can be improved.
  • FIG. 9 is a diagram showing a schematic configuration example of three pixels 11A-1 to 11A-3 arranged in the same row, viewed from the logic board 32 side.
  • the upper wiring 64 is provided along the pixels 11A-1 to 11A-3 arranged in the same row.
  • the lower electrodes 41A-1 to 41A-3 are formed to have a larger area than the upper electrodes 42A-1 to 42A-3
  • the lower electrodes 61-1 to 61-3 are formed to have a larger area than the upper electrodes 62-1 to 62-3. Therefore, when viewed in plan from the logic board 32 side, the outer peripheral portions of the lower electrodes 41-1 to 41-3 are exposed to the outside than the upper electrodes 42-1 to 42-3, and the lower electrodes 61-1 to 61-3 The outer periphery of the upper electrodes 62-1 to 62-3 is exposed outside.
  • the pixels 11A-1 to 11A-3 when viewed from the logic board 32 side, the upper electrodes 42A-1 to 42A-3 and the upper electrodes 62-1 to 62-3 are completely covered by the upper wiring 64.
  • the structure is such that it disappears from view.
  • the pixels 11A-1 to 11A-3 are configured such that the lower portions of the lower electrodes 41A-1 to 41A-3 and the upper portions of the lower electrodes 61-1 to 61-3 are partially exposed from the upper wiring 64.
  • the structure is as follows. Note that both the lower electrodes 41A-1 to 41A-3 and the upper electrodes 42A-1 to 42A-3, and both the lower electrodes 61-1 to 61-3 and the upper electrodes 62-1 to 62-3, The structure may be completely covered by the upper wiring 64.
  • the pixel 11A is configured in this way, and like the pixel 11 in FIGS. 1 to 4, by suppressing the influence of band noise from the logic board 32, it is possible to improve the image quality of the image sensor.
  • FIGS. 10 and 11 A third embodiment of a pixel included in an image sensor to which the present technology is applied will be described with reference to FIGS. 10 and 11.
  • the same components as those in the pixel 11 in FIGS. 1 to 4 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • FIG. 10 shows a circuit diagram of the pixel 11B.
  • the pixel 11B like the pixel 11 in FIG. 17, a reset transistor 18, an amplification transistor 19, and a selection transistor 20. Furthermore, the pixel 11B is configured to include an overflow transistor 26, a third connection transistor 27, and a fourth FD section 28.
  • the pixel 11B is an OFG (Over Flow Gate) type LOFIC pixel.
  • the overflow transistor 26 is arranged to connect the photoelectric conversion section 12 and the fourth FD section 28, and is configured to overflow from the photoelectric conversion section 12 when the photoelectric conversion section 12 is irradiated with light strong enough to exceed the saturation capacity. Charge is caused to overflow to the fourth FD section 28. Further, the overflow transistor 26 is driven according to the transfer signal OFG, and transfers the charge photoelectrically converted by the photoelectric conversion section 12 to the fourth FD section 28.
  • the third connection transistor 27 is arranged to connect the second FD section 16 and the fourth FD section 28.
  • the third connection transistor 27 is driven according to the connection signal FCG to turn on/off the connection between the second FD section 16 and the fourth FD section 28.
  • the fourth FD section 28 accumulates the charge that overflows from the photoelectric conversion section 12 via the overflow transistor 26 in order to convert it into a pixel signal. Further, an inter-wiring capacitor 17 is connected to the fourth FD section 28 , and charges are accumulated in the inter-wiring capacitor 17 together with the fourth FD section 28 . Further, the fourth FD section 28 is connected to the second FD section 16 with the third connection transistor 27 turned on, and reads the charges together with the second FD section 16 .
  • FIG. 11 is a cross-sectional view showing an example of the configuration of the pixel 11B.
  • the image sensor is constructed by joining the wiring layer 34B of the sensor board 31B and the wiring layer 35 of the logic board 32.
  • a photoelectric conversion section 12, a first FD section 14, a second FD section 16, and a fourth FD section 28 are provided in the semiconductor layer 33B of the sensor substrate 31B.
  • a transfer transistor 13 is provided between the photoelectric conversion section 12 and the first FD section 14, a connection transistor 15 is provided adjacent to the first FD section 14,
  • An overflow transistor 26 is provided between the photoelectric conversion section 12 and the fourth FD section 28, and a third connection transistor 27 is provided between the fourth FD section 28 and the second FD section 16.
  • the pixel 11B is configured such that an inter-wiring capacitor 17 is arranged between the wirings provided in the wiring layer 34B and the wiring layer 35, and the lower electrode 41 of the inter-wiring capacitor 17 is connected to the fourth FD section 28. ing.
  • the inter-wiring capacitance 17 and the upper wiring 44 of the pixel 11B are configured similarly to the pixel 11 in FIG.
  • an upper wiring 44 is provided so as to cover at least the entire upper electrode 42 .
  • the pixel 11B is configured in this way, and like the pixel 11 in FIGS. 1 to 4, by suppressing the influence of band noise from the logic board 32, it is possible to improve the image quality of the image sensor.
  • the inter-wiring capacitor 17 provided in the pixel 11 has a two-dimensional structure in which the dielectric film 43 is sandwiched between the lower electrode 41 and the upper electrode 42 that are formed in a planar manner.
  • the pixel 11 including each of the above-described embodiments and modifications may employ an inter-wiring capacitor 17C having a three-dimensional structure instead of the inter-wiring capacitor 17 having a planar structure.
  • the inter-wiring capacitance 17C having a three-dimensional structure is formed, for example, by forming a plurality of cylindrical openings in the interlayer film so as to open up to the lower wiring 46, and inside the plurality of openings.
  • a three-dimensional lower electrode 41C that penetrates into the lower wiring 46 and connects to the lower wiring 46 is formed.
  • a dielectric film 43C is formed so as to be laminated on the lower electrode 41C, and a three-dimensionally shaped upper electrode 42C is formed so as to sandwich the dielectric film 43C between the lower electrode 41C.
  • the upper electrode 42C is connected to the upper wiring 44.
  • the three-dimensionally structured inter-wiring capacitor 17C is three-dimensionally configured such that the dielectric film 43C is sandwiched between the lower electrode 41C and the upper electrode 42C in a cylindrical shape in a plurality of openings formed in the interlayer film.
  • the inter-wiring capacitance 17C having a three-dimensional structure by employing the inter-wiring capacitance 17C having a three-dimensional structure, the area between which the dielectric film 43C is sandwiched can be increased, and the charge storage capacity can be increased. In an image sensor having such a pixel 11, a further expansion of the dynamic range can be expected.
  • the image sensor including the pixels 11 as described above can be used in various electronic devices such as an imaging system such as a digital still camera or a digital video camera, a mobile phone with an imaging function, or other equipment with an imaging function. Can be applied.
  • an imaging system such as a digital still camera or a digital video camera
  • a mobile phone with an imaging function or other equipment with an imaging function. Can be applied.
  • FIG. 13 is a block diagram showing a configuration example of an imaging device installed in an electronic device.
  • the imaging device 101 includes an optical system 102, an image sensor 103, a signal processing circuit 104, a monitor 105, and a memory 106, and is capable of capturing still images and moving images.
  • the optical system 102 is configured with one or more lenses, guides image light (incident light) from the subject to the image sensor 103, and forms an image on the light-receiving surface (sensor section) of the image sensor 103.
  • an image sensor including the pixels 11 described above is applied as the image sensor 103. Electrons are accumulated in the image sensor 103 for a certain period of time depending on the image formed on the light-receiving surface via the optical system 102. A signal corresponding to the electrons accumulated in the image sensor 103 is then supplied to the signal processing circuit 104.
  • the signal processing circuit 104 performs various signal processing on the pixel signals output from the image sensor 103.
  • An image (image data) obtained by signal processing performed by the signal processing circuit 104 is supplied to a monitor 105 for display, or supplied to a memory 106 for storage (recording).
  • the imaging device 101 configured in this way, by applying an imaging element including the above-described pixels 11, it is possible to further improve the image quality, for example.
  • FIG. 14 is a diagram showing an example of use of the above-described image sensor (imaging device).
  • the above-described image sensor can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays, for example, as described below.
  • ⁇ Digital cameras, mobile devices with camera functions, and other devices that take images for viewing purposes Devices used for transportation, such as in-vehicle sensors that take pictures of the rear, surroundings, and interior of the car, surveillance cameras that monitor moving vehicles and roads, and distance sensors that measure the distance between vehicles, etc.
  • Devices used for transportation such as in-vehicle sensors that take pictures of the rear, surroundings, and interior of the car, surveillance cameras that monitor moving vehicles and roads, and distance sensors that measure the distance between vehicles, etc.
  • User gestures Devices used in home appliances such as TVs, refrigerators, and air conditioners to take pictures and operate devices according to the gestures.
  • - Endoscopes devices that perform blood vessel imaging by receiving infrared light, etc.
  • Devices used for medical and healthcare purposes - Devices used for security, such as surveillance cameras for crime prevention and cameras for person authentication - Skin measurement devices that take pictures of the skin, and devices that take pictures of the scalp - Devices used for beauty purposes, such as microscopes for skin care.
  • - Devices used for sports such as action cameras and wearable cameras.
  • - Cameras, etc. used to monitor the condition of fields and crops. , equipment used for agricultural purposes
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as a car, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc. It's okay.
  • FIG. 15 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (Interface) 12053 are illustrated as the functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 12030 detects information external to the vehicle in which the vehicle control system 12000 is mounted.
  • an imaging section 12031 is connected to the outside-vehicle information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver condition detection section 12041 that detects the condition of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver condition detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection unit 12041. It may be calculated, or it may be determined whether the driver is falling asleep.
  • the microcomputer 12051 calculates control target values for the driving force generation device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, Control commands can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • the audio and image output unit 12052 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 12061, a display section 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 16 is a diagram showing an example of the installation position of the imaging section 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at, for example, the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield inside the vehicle.
  • An imaging unit 12101 provided in the front nose and an imaging unit 12105 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 12100.
  • Imaging units 12102 and 12103 provided in the side mirrors mainly capture images of the sides of the vehicle 12100.
  • An imaging unit 12104 provided in the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided above the windshield inside the vehicle is mainly used to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 16 shows an example of the imaging range of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates the imaging range of imaging section 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of imaging sections 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 shows the imaging range of imaging section 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 is obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of image sensors, or may be an image sensor having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. By determining the following, it is possible to extract, in particular, the closest three-dimensional object on the path of vehicle 12100, which is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as vehicle 12100, as the preceding vehicle. can. Furthermore, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, regular vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver via the vehicle control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceed
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether the pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display unit 12062 is controlled to display the .
  • the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 and the like among the configurations described above.
  • an image with less noise can be obtained even in a dark environment.
  • the present technology can also have the following configuration.
  • a photoelectric conversion unit that photoelectrically converts light into electric charge;
  • a first FD (Floating Diffusion) section that accumulates charges transferred from the photoelectric conversion section via the transfer transistor to convert them into pixel signals;
  • a second FD section connected to the first FD section via a connection transistor;
  • an inter-wiring capacitor connected to the second FD section and accumulating charge;
  • the inter-wiring capacitance includes a first electrode connected to the second FD section, and a second electrode facing the first electrode with a dielectric interposed therebetween,
  • a wiring connected to the second electrode is provided so as to cover at least the entirety of the second electrode when viewed from the side of a logic board laminated to the sensor substrate on which the photoelectric conversion section is provided.
  • Image sensor (2) The solid-state imaging device according to (1) above, wherein the solid-state imaging device has a structure in which charges overflowing from the photoelectric conversion unit are accumulated in the inter-wiring capacitance when the photoelectric conversion unit is irradiated with light strong enough to exceed the saturation capacity of the photoelectric conversion unit. (3) The potential of the wiring connected to the second electrode of the inter-wiring capacitance is set to Lo level during a charge accumulation period in which the pixel is exposed for a long time and charges are accumulated in the photoelectric conversion unit. The solid-state imaging device according to (1) or (2) above. (4) The solid-state imaging device according to any one of (1) to (3) above, wherein the inter-wiring capacitance and the wiring are arranged in a wiring layer on the sensor substrate side.
  • a second photoelectric conversion section having a smaller light-receiving area than the photoelectric conversion section; a third FD section that accumulates the charge photoelectrically converted by the second photoelectric conversion section to convert it into a pixel signal;
  • the solid-state imaging device according to any one of (1) to (6) above, wherein the inter-wiring capacitance is connected to the third FD section via a second connection transistor.
  • a second inter-wiring capacitor having a third electrode connected to the third FD section and a fourth electrode facing the third electrode with a dielectric interposed therebetween. The solid according to (7) above. Image sensor.
  • One of the wirings connected to the second electrode of the inter-wiring capacitance and the wiring connected to the third electrode of the second inter-wiring capacitance connects the plane from the logic board side.
  • the solid-state imaging device according to any one of the above.
  • the solid-state imaging device according to any one of (1) to (10) above, wherein the inter-wiring capacitance has a three-dimensional structure.
  • a photoelectric conversion unit that photoelectrically converts light into electric charge; a first FD (Floating Diffusion) section that accumulates charges transferred from the photoelectric conversion section via the transfer transistor to convert them into pixel signals; a second FD section connected to the first FD section via a connection transistor; an inter-wiring capacitor connected to the second FD section and accumulating charge;
  • the inter-wiring capacitance includes a first electrode connected to the second FD section, and a second electrode facing the first electrode with a dielectric interposed therebetween, A wiring connected to the second electrode is provided so as to cover at least the entirety of the second electrode when viewed from the side of a logic board laminated to the sensor substrate on which the photoelectric conversion section is provided.

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Abstract

本開示は、より画質の向上を図ることができるようにする固体撮像素子および電子機器に関する。 固体撮像素子は、画素ごとに、光を電荷に光電変換する光電変換部と、光電変換部から転送トランジスタを介して転送されてきた電荷を画素信号に変換するために蓄積する第１のＦＤ部と、第１のＦＤ部と接続トランジスタを介して接続される第２のＦＤ部と、第２のＦＤ部に接続され、電荷を蓄積する配線間容量とを備える。そして、配線間容量は、第２のＦＤ部に接続される第１の電極と、第１の電極と誘電体を挟んで対向する第２の電極とを有して構成され、光電変換部が設けられるセンサ基板に対して積層されるロジック基板側から平面視して、第２の電極に接続される配線が、少なくとも第２の電極の全体を覆って設けられる。本技術は、例えば、積層構造のCMOSイメージセンサに適用できる。

Description

固体撮像素子および電子機器
　本開示は、固体撮像素子および電子機器に関し、特に、より画質の向上を図ることができるようにした固体撮像素子および電子機器に関する。
　従来、固体撮像装置として、フォトダイオードを有するセンサ基板とロジック回路を有するロジック基板とが積層された積層型のCMOS（Complementary Metal Oxide Semiconductor）イメージセンサが使用されている。
　例えば、CMOSイメージセンサは、フォトダイオードと、複数のトランジスタ（いわゆるMOSトランジスタ）とにより１画素を形成し、複数の画素が所要のパターンに配列されて構成される。また、１つの画素ごとに、フォトダイオードから転送される電荷を蓄積するＦＤ（Floating Diffusion）部に配線間容量が接続されたCMOSイメージセンサが開発されている。
　例えば、特許文献１には、フォトダイオードを含む第１レイヤとロジック回路を含む第２レイヤとの間に配置された第３レイヤに設けられているMIM（Metal-Insulator-Metal）構造の配線間容量に電荷を蓄積するイメージセンサが開示されている。
米国特許出願公開第２０２１／０１３４８７３号明細書（US，A1）
　ところで、上述したような積層型のCMOSイメージセンサは、ロジック基板が駆動することによってバンドノイズが発生することが知られており、そのバンドノイズの影響を配線間容量が受けてしまうことによって、画質が低下することが懸念される。
　本開示は、このような状況に鑑みてなされたものであり、より画質の向上を図ることができるようにするものである。
　本開示の一側面の固体撮像素子は、画素ごとに、光を電荷に光電変換する光電変換部と、前記光電変換部から転送トランジスタを介して転送されてきた電荷を画素信号に変換するために蓄積する第１のＦＤ部と、前記第１のＦＤ部と接続トランジスタを介して接続される第２のＦＤ部と、前記第２のＦＤ部に接続され、電荷を蓄積する配線間容量とを備え、前記配線間容量は、前記第２のＦＤ部に接続される第１の電極と、前記第１の電極と誘電体を挟んで対向する第２の電極とを有して構成され、前記光電変換部が設けられるセンサ基板に対して積層されるロジック基板側から平面視して、前記第２の電極に接続される配線が、少なくとも前記第２の電極の全体を覆って設けられる。
　本開示の一側面の電子機器は、画素ごとに、光を電荷に光電変換する光電変換部と、前記光電変換部から転送トランジスタを介して転送されてきた電荷を画素信号に変換するために蓄積する第１のＦＤ部と、前記第１のＦＤ部と接続トランジスタを介して接続される第２のＦＤ部と、前記第２のＦＤ部に接続され、電荷を蓄積する配線間容量とを有し、前記配線間容量は、前記第２のＦＤ部に接続される第１の電極と、前記第１の電極と誘電体を挟んで対向する第２の電極とを有して構成され、前記光電変換部が設けられるセンサ基板に対して積層されるロジック基板側から平面視して、前記第２の電極に接続される配線が、少なくとも前記第２の電極の全体を覆って設けられる固体撮像素子を備える。
　本開示の一側面においては、画素ごとに、光を電荷に光電変換する光電変換部と、光電変換部から転送トランジスタを介して転送されてきた電荷を画素信号に変換するために蓄積する第１のＦＤ部と、第１のＦＤ部と接続トランジスタを介して接続される第２のＦＤ部と、第２のＦＤ部に接続され、電荷を蓄積する配線間容量とが備えられる。そして、配線間容量は、第２のＦＤ部に接続される第１の電極と、第１の電極と誘電体を挟んで対向する第２の電極とを有して構成され、光電変換部が設けられるセンサ基板に対して積層されるロジック基板側から平面視して、第２の電極に接続される配線が、少なくとも第２の電極の全体を覆って設けられる。
本技術を適用した撮像素子が有する画素の第１の実施の形態を説明する回路図である。 画素を駆動する駆動信号の一例を示す図である。 画素を断面視した構成例を示す図である。 ３つの画素を平面視した構成例を示す図である。 第１の変形例の画素を断面視した構成例を示す図である。 第２の変形例の画素を断面視した構成例を示す図である。 本技術を適用した撮像素子が有する画素の第２の実施の形態を説明する回路図である。 画素を断面視した構成例を示す図である。 ３つの画素を平面視した構成例を示す図である。 本技術を適用した撮像素子が有する画素の第３の実施の形態を説明する回路図である。 画素を断面視した構成例を示す図である。 三次元構造の配線間容量の構成例を示す図である。 撮像装置の構成例を示すブロック図である。 イメージセンサを使用する使用例を示す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
　＜画素の第１の構成例＞
　図１乃至図６を参照して、本技術を適用した撮像素子が有する画素の第１の実施の形態について説明する。
　図１には、画素１１の回路図が示されている。
　図１に示すように、画素１１は、光電変換部１２、転送トランジスタ１３、第１のＦＤ部１４、接続トランジスタ１５、第２のＦＤ部１６、配線間容量１７、リセットトランジスタ１８、増幅トランジスタ１９、および選択トランジスタ２０を備えて構成され、垂直信号線２１を介して画素信号を出力する。例えば、画素１１は、LOFIC（Lateral Over Flow Integration Capacitor）画素であり、光電変換部１２の飽和容量を超えるほど強い光が照射された場合に、光電変換部１２から溢れる電荷を横方向に導いて配線間容量１７に蓄積する構造である。
　光電変換部１２は、アノード端子が接地され、カソード端子が転送トランジスタ１３を介して第１のＦＤ部１４に接続される。そして、光電変換部１２は、撮像素子の受光面に照射される光を受光し、その光の光量に応じた電荷に光電変換する。
　転送トランジスタ１３は、光電変換部１２と第１のＦＤ部１４とを接続するように配置される。そして、転送トランジスタ１３は、転送信号ＴＧに従って駆動し、光電変換部１２で光電変換された電荷を第１のＦＤ部１４へ転送する。
　第１のＦＤ部１４は、転送トランジスタ１３を介して光電変換部１２から転送されてくる電荷を、画素信号に変換するために蓄積する。
　接続トランジスタ１５は、第１のＦＤ部１４と第２のＦＤ部１６とを接続するように配置される。そして、接続トランジスタ１５は、接続信号FDGに従って駆動し、第１のＦＤ部１４と第２のＦＤ部１６との接続をオン／オフする。
　第２のＦＤ部１６は、接続トランジスタ１５がオンとなった状態で第１のＦＤ部１４に接続され、第１のＦＤ部１４とともに電荷を蓄積する。
　配線間容量１７は、図３を参照して後述するように配線の間に設けられたMIM構造のキャパシタによって構成され、第２のＦＤ部１６と信号配線MIMVDDとを接続するように配置される。そして、配線間容量１７は、第２のＦＤ部１６と同様に電荷を蓄積する。
　リセットトランジスタ１８は、第２のＦＤ部１６と電源配線VDDとを接続するように配置される。そして、リセットトランジスタ１８は、リセット信号RSTに従って駆動し、接続トランジスタ１５およびリセットトランジスタ１８がオンとなることで、第１のＦＤ部１４、第２のＦＤ部１６、および配線間容量１７に蓄積されていた電荷を電源配線VDDに排出して、電荷をリセットする。
　増幅トランジスタ１９は、第１のＦＤ部１４がゲート電極に接続されるとともに、電源配線VDDと選択トランジスタ２０とを接続するように配置される。そして、増幅トランジスタ１９は、第１のＦＤ部１４によって蓄積されている電荷、または、第１のＦＤ部１４、第２のＦＤ部１６、および配線間容量１７によって蓄積されている電荷を、それぞれの容量に対する電荷に応じたレベルの画素信号に変換する。
　選択トランジスタ２０は、増幅トランジスタ１９と垂直信号線２１とを接続するように配置される。そして、選択トランジスタ２０は、選択信号SELに従って駆動し、選択トランジスタ２０がオンとなっている間に、増幅トランジスタ１９によって変換された画素信号が垂直信号線２１に出力される。
　図２は、画素１１を駆動する駆動信号の一例を示す図である。
　図２に示すように、画素１１は、シャッタ駆動、第１の電荷蓄積期間、第１のCDS（Correlated Double Sampling）駆動、DDS（Double Data Sampling）駆動、第２の電荷蓄積期間、および第２のCDS駆動の順で動作する。
　シャッタ駆動では、接続信号FDG、転送信号ＴＧ、およびリセット信号RSTそれぞれに従って、接続トランジスタ１５、転送トランジスタ１３、およびリセットトランジスタ１８がパルス状にオンとなり、画素１１内の電荷がリセットされる。
　第１の電荷蓄積期間では、画素１１の長時間露光が行われ、第２の電荷蓄積期間よりも長い期間の露光によって光電変換部１２で光電変換された電荷が、光電変換部１２に蓄積される。
　第１のCDS駆動では、接続信号FDGに従って接続トランジスタ１５がオフのままで第１のＦＤ部１４に第２のＦＤ部１６および配線間容量１７が接続されずに、第１の電荷蓄積期間で光電変換部１２に蓄積された電荷に基づいた画素信号P-SP_Hおよび画素信号D-SP_Hが順に読み出される。画素信号P-SP_Hは、第１のＦＤ部１４がリセットレベルとされた状態で読み出される画素信号である。画素信号D-SP_Hは、転送信号ＴＧに従って転送トランジスタ１３がパルス状にオンとなって光電変換部１２から転送されてきた電荷が第１のＦＤ部１４に蓄積された状態で読み出される画素信号である。
　DDS駆動では、接続信号FDGに従って接続トランジスタ１５がオンになって第１のＦＤ部１４と第２のＦＤ部１６および配線間容量１７とが接続されて、第１の電荷蓄積期間で光電変換部１２に蓄積された電荷に基づいた画素信号D-SP_Lおよび画素信号P-SP_Lが順に読み出される。画素信号D-SP_Lは、転送信号ＴＧに従って転送トランジスタ１３がパルス状にオンとなって光電変換部１２から転送されてきた電荷と、光電変換部１２からオーバーフローして配線間容量１７に蓄積されている電荷とが、第１のＦＤ部１４および第２のＦＤ部１６に蓄積された状態で読み出される画素信号である。画素信号P-SP_Lは、リセット信号RSTに従ってリセットトランジスタがパルス状にオンとなって蓄積されていた電荷が排出され、第１のＦＤ部１４、第２のＦＤ部１６、および配線間容量１７がリセットレベルとされた状態で読み出される画素信号である。
　第２の電荷蓄積期間では、画素１１の短時間露光が行われ、第１の電荷蓄積期間よりも短い期間の露光によって光電変換部１２で光電変換された電荷が、光電変換部１２に蓄積される。
　第２のCDS駆動では、第１のCDS駆動と同様に、第２の電荷蓄積期間で光電変換部１２に蓄積された電荷に基づいた画素信号P-SP_Hおよび画素信号D-SP_Hが順に読み出される。
　そして、画素１１では、シャッタ駆動が行われる前に、信号配線MIMVDDの電位がＬｏレベル（例えば、電源配線VDDよりも低い中間電圧）からＨｉレベル（例えば、電源配線VDDと同じ電圧）に切り替えられ、シャッタ駆動が行われた後に、信号配線MIMVDDの電位がＨｉレベルからＬｏレベルに切り替えられる。その後、画素１１では、第１のCDS駆動が行われる前に、信号配線MIMVDDの電位がＬｏレベルからＨｉレベルに切り替えられ、第２のCDS駆動が行われた後に、信号配線MIMVDDの電位がＨｉレベルからＬｏレベルに切り替えられる。即ち、画素１１では、第１の電荷蓄積期間における信号配線MIMVDDの電位がＬｏレベルとなるように制御される。
　このように信号配線MIMVDDの電位を制御することで、画素１１では、光電変換部１２に電荷が長期間蓄積される第１の電荷蓄積期間において、光電変換部１２に蓄積中の電荷に対するノイズの増加を抑制することができる。
　図３は、画素１１の構成例を示す断面図である。
　図３に示すように、固体撮像素子は、光電変換部１２が設けられるセンサ基板３１と、ロジック回路が設けられるロジック基板３２とが積層された積層構造となっている。図３では、センサ基板３１とロジック基板３２との接合面が破線で示されている。
　センサ基板３１は、半導体層３３の表面に配線層３４が積層されて構成され、半導体層３３の裏面（図３の下側を向く面）に対して光が照射される。ロジック基板３２は、半導体層３６の表面に配線層３５が積層されて構成される。そして、センサ基板３１の配線層３４とロジック基板３２の配線層３５とが接合される。
　半導体層３３には、光電変換部１２、第１のＦＤ部１４、および第２のＦＤ部１６が設けられている。また、半導体層３３の表面に対して、光電変換部１２および第１のＦＤ部１４の間に転送トランジスタ１３が設けられ、第１のＦＤ部１４および第２のＦＤ部１６の間に接続トランジスタ１５が設けられ、第２のＦＤ部１６に隣接してリセットトランジスタ１８が設けられている。
　配線層３４には、複数層の配線や、それぞれの層の配線どうしを接続する電極などが設けられており、配線層３５にも、複数層の配線が設けられている。そして、画素１１は、配線層３４および配線層３５に設けられている配線の間に配線間容量１７が配置された構成となっている。
　図３に示す構成例では、下部電極４１および上部電極４２の間に誘電膜４３が挟み込まれて構成される配線間容量１７が配線層３４に設けられており、配線層３４には、上部電極４２に接続される上部配線４４が設けられている。例えば、第２のＦＤ部１６に接続される下部電極４１にはTa/TiNが用いられ、下部電極４１と誘電膜４３を挟み込んで対向する上部電極４２にはTiNが用いられ、誘電膜４３にはHigh-k膜（例えば、ZrO/AlO/ZrO積層膜）が用いられる。
　配線間容量１７の下部電極４１は、配線層３４内の配線および電極を介して第２のＦＤ部１６に接続されており、蓄積時にオーバーフローした電荷は、第２のＦＤ部１６とともに配線間容量１７にも蓄積される。配線間容量１７の上部電極４２は、配線層３４を貫通するように形成される電極（Via）を介して上部配線４４に接続される。上部配線４４は、同一の行に配置される画素１１で共有されており、画素アレイの外側で、信号配線MIMVDDに接続される。
　また、上部配線４４は、ロジック基板３２側から平面視したときに、配線間容量１７を覆うように設けられ、例えば、少なくとも上部電極４２の全体を覆うように設けられる。即ち、画素１１は、ロジック基板３２側から平面視して、上部配線４４によって上部電極４２が完全に隠れて見えなくなるように構成される。なお、画素１１は、ロジック基板３２側から平面視して、上部配線４４によって下部電極４１も隠れて見えなくなるような構成としてもよいが、例えば、下部電極４１の一部は上部配線４４から露出するような構成であってもよい。
　図４を参照して、上部配線４４の構成について説明する。図４は、同一の行に配置される３つの画素１１－１乃至１１－３を、ロジック基板３２側から平面視した概略的な構成例を示す図である。
　図４に示すように、上部配線４４は、同一の行に配置される画素１１－１乃至１１－３に沿って設けられている。また、画素１１－１乃至１１－３それぞれにおいて、下部電極４１－１乃至４１－３は上部電極４２－１乃至４２－３より面積が広く形成され、ロジック基板３２側から平面視して、下部電極４１－１乃至４１－３の外周部分が上部電極４２－１乃至４２－３よりも外側に露出している。
　そして、画素１１－１乃至１１－３は、ロジック基板３２側から平面視して、上部電極４２－１乃至４２－３が、上部配線４４によって完全に覆われて見えなくなる一方で、下部電極４１－１乃至４１－３が、上部分および下部分が部分的に上部配線４４から露出するような構成となっている。つまり、上部配線４４の幅は、上部電極４２－１乃至４２－３よりも広くなり、かつ、下部電極４１－１乃至４１－３よりも狭くなるようにレイアウトされている。なお、下部電極４１－１乃至４１－３および上部電極４２－１乃至４２－３の両方とも、上部配線４４によって完全に覆われるような構成としてもよい。
　このように、画素１１は、上部配線４４によって上部電極４２が完全に覆われるような構成とすること、および、上部配線４４によって下部電極４１の大部分が覆われるような（上部配線４４から下部電極４１が露出している部分が最小限となる）構成とすることによって、ロジック基板３２からのバンドノイズの影響を抑制することができる。即ち、画素１１は、配線間容量１７のＦＤノードをバンドノイズからシールドするために、上部電極４２に接続されている上部配線４４によって、第２のＦＤ部１６に接続されている下部電極４１が覆われるような構造となっている。そして、上部配線４４は、信号配線MIMVDDと接続されており、配線間容量１７のＦＤノードがバンドノイズの影響を受けてしまうこと（例えば、ロジック基板３２との容量結合で電位が揺らされること）を回避することができる。
　このように画素１１は構成されており、ロジック基板３２からのバンドノイズの影響を抑制することで、撮像素子の画質の向上を図ることができ、特に低照度時の画質の向上が期待される。なお、例えば、ロジック基板３２および配線間容量１７の間に、配線間容量１７をシールドするためのシールド層を追加する構成によってもバンドノイズの影響を抑制することができるが、画素１１は、そのような構成よりも低コスト化を図ることができる。
　図５は、撮像素子が有する画素の第１の変形例を示す断面図である。なお、図５に示す画素１１ａにおいて、図３の画素１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図５に示すように、撮像素子は、センサ基板３１ａの配線層３４ａとロジック基板３２ａの配線層３５ａとが接合されて構成される。
　そして、図３の画素１１は、配線間容量１７および上部配線４４が配線層３４に設けられる構成であったのに対し、画素１１ａは、配線間容量１７ａおよび上部配線４４ａが配線層３５ａに設けられる構成となっている。そして、画素１１ａでは、センサ基板３１ａおよびロジック基板３２ａの接合面にCu-Cu接合部５１が設けられており、Cu-Cu接合部５１を介して、配線間容量１７ａの下部電極４１ａが第２のＦＤ部１６に接続されている。
　このように、画素１１ａは、配線層３４ａおよび配線層３５ａに設けられている配線の間に配置される配線間容量１７ａおよび上部配線４４ａが、ロジック基板３２ａの配線層３５ａ側に配置された構成となっている。そして、画素１１ａは、図３の画素１１と同様に、ロジック基板３２ａ側から平面視したときに、配線間容量１７ａを覆うように上部配線４４ａが設けられ、例えば、少なくとも上部電極４２ａの全体を覆うように上部配線４４ａが設けられる。
　従って、画素１１ａは、図３の画素１１と同様に、ロジック基板３２ａからのバンドノイズの影響を抑制することができる。
　図６は、撮像素子が有する画素の第２の変形例を示す断面図である。なお、図６に示す画素１１ｂにおいて、図３の画素１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図６に示すように、撮像素子は、センサ基板３１ｂの配線層３４ｂとロジック基板３２ｂの配線層３５ｂとが接合されて構成される。
　そして、図３の画素１１は、配線間容量１７および上部配線４４が配線層３４に設けられた構成であったのに対し、画素１１ｂは、配線間容量１７ｂが配線層３４ｂに設けられるとともに、上部配線４４ｂが配線層３５ｂに設けられた構成となっている。そして、画素１１ｂでは、センサ基板３１ｂおよびロジック基板３２ｂの接合面にCu-Cu接合部５１が設けられており、Cu-Cu接合部５１を介して、配線間容量１７ｂが上部配線４４ｂに接続されている。
　このように、画素１１ｂは、配線層３４ｂおよび配線層３５ｂに設けられている配線の間に配置される配線間容量１７ｂおよび上部配線４４ｂが、センサ基板３１ｂの配線層３４ｂとロジック基板３２ｂの配線層３５ｂとに分かれて配置された構成となっている。そして、画素１１ｂは、図３の画素１１と同様に、ロジック基板３２ｂ側から平面視したときに、配線間容量１７ｂを覆うように上部配線４４ｂが設けられ、例えば、少なくとも上部電極４２ｂの全体を覆うように上部配線４４ｂが設けられる。
　従って、画素１１ｂは、図３の画素１１と同様に、ロジック基板３２ｂからのバンドノイズの影響を抑制することができる。
　＜画素の第２の構成例＞
　図７乃至図９を参照して、本技術を適用した撮像素子が有する画素の第２の実施の形態について説明する。なお、図７乃至図９に示す画素１１Ａにおいて、図１乃至図４の画素１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図７には、画素１１Ａの回路図が示されている。
　図７に示すように、画素１１Ａは、図１の画素１１と同様に、光電変換部１２、転送トランジスタ１３、第１のＦＤ部１４、接続トランジスタ１５、第２のＦＤ部１６、配線間容量１７Ａ、リセットトランジスタ１８、増幅トランジスタ１９、および選択トランジスタ２０を備えて構成される。さらに、画素１１Ａは、第２の光電変換部２２、第３のＦＤ部２３、第２の接続トランジスタ２４、および第２の配線間容量２５を備えて構成される。
　第２の光電変換部２２は、アノード端子が接地され、カソード端子が第３のＦＤ部２３に接続される。そして、第２の光電変換部２２は、撮像素子の受光面に照射される光を受光し、その光の光量に応じた電荷に光電変換する。また、第２の光電変換部２２は、光電変換部１２よりも受光面積が小さく構成されたサブピクセル構造となっている。
　第３のＦＤ部２３は、第２の光電変換部２２で光電変換された電荷を、画素信号に変換するために蓄積する。
　第２の接続トランジスタ２４は、第２のＦＤ部１６と第３のＦＤ部２３とを接続するように配置される。第２の接続トランジスタ２４は、接続信号FCGに従って駆動し、第２のＦＤ部１６と第３のＦＤ部２３との接続をオン／オフする。
　第２の配線間容量２５は、図８を参照して後述するように配線の間に設けられたMIM構造のキャパシタによって構成され、第３のＦＤ部２３と信号配線MIMVDD2とを接続するように配置される。そして、第２の配線間容量２５は、第３のＦＤ部２３とともに電荷を蓄積する。
　図８は、画素１１Ａの構成例を示す断面図である。
　図８に示すように、撮像素子は、センサ基板３１Ａの配線層３４Ａとロジック基板３２の配線層３５とが接合されて構成される。センサ基板３１Ａの半導体層３３Ａには、光電変換部１２、第１のＦＤ部１４、第２のＦＤ部１６、および第３のＦＤ部２３が設けられている。そして、半導体層３３の表面に対して、光電変換部１２および第１のＦＤ部１４の間に転送トランジスタ１３が設けられ、第１のＦＤ部１４および第２のＦＤ部１６の間に接続トランジスタ１５が設けられ、第２のＦＤ部１６および第３のＦＤ部２３の間に第２の接続トランジスタ２４が設けられている。
　画素１１Ａは、配線層３４Ａおよび配線層３５に設けられている配線の間に、配線間容量１７Ａと第２の配線間容量２５とが配置されて構成される。
　図８に示す構成例では、図３の配線間容量１７と同様に、下部電極４１Ａおよび上部電極４２Ａの間に誘電膜４３Ａが挟み込まれて構成される配線間容量１７Ａが配線層３４Ａに設けられており、配線層３４Ａには、上部電極４２Ａに接続される上部配線４４Ａが設けられている。また、配線間容量１７Ａの下部電極４１Ａは、配線層３４Ａ内の配線および電極を介して第２のＦＤ部１６に接続されており、接続トランジスタ１５がオンになると、第２のＦＤ部１６とともに配線間容量１７Ａにも電荷が蓄積される。
　第２の配線間容量２５は、下部電極６１および上部電極６２の間に誘電膜６３が挟み込まれて構成され、配線層３４Ａには、上部電極６２に接続される上部配線６４が設けられている。また、第２の配線間容量２５の下部電極６１は、配線層３４Ａ内の配線および電極を介して第３のＦＤ部２３に接続されており、第２の光電変換部２２で光電変換された電荷が、第３のＦＤ部２３とともに第２の配線間容量２５にも蓄積される。
　また、画素１１Ａは、配線間容量１７Ａおよび第２の配線間容量２５が、同じ配線間に配置された構成としてもよいし、異なる配線間に配置された構成としてもよい。図示する例では、第２の配線間容量２５が配線間容量１７Ａよりもロジック基板３２側に配置されており、このような配置において、上部配線６４によって、配線間容量１７Ａおよび第２の配線間容量２５が覆われるような構成となる。
　つまり、画素１１Ａは、ロジック基板３２側から平面視したときに、配線間容量１７Ａおよび第２の配線間容量２５を覆うように上部配線６４が設けられるように構成され、例えば、少なくとも上部電極４２Ａおよび上部電極６２の全体を覆うように上部配線６４が設けられるように構成される。
　なお、画素１１Ａでは、上部配線４４Ａによって配線間容量１７Ａの上部電極４２Ａが完全に覆われていなくても、上部配線６４によって配線間容量１７Ａの上部電極４２Ａが完全に覆われる構成となっていればよい。これにより、配線間容量１７ＡのＦＤノードがバンドノイズの影響を受けてしまうことが回避され、例えば、配線の自由度を向上させることができる。
　図９を参照して、上部配線６４の構成について説明する。図９は、同一の行に配置される３つの画素１１Ａ－１乃至１１Ａ－３を、ロジック基板３２側から平面視した概略的な構成例を示す図である。
　図９に示すように、上部配線６４は、同一の行に配置される画素１１Ａ－１乃至１１Ａ－３に沿って設けられている。そして、画素１１Ａ－１乃至１１Ａ－３それぞれにおいて、下部電極４１Ａ－１乃至４１Ａ－３は上部電極４２Ａ－１乃至４２Ａ－３より面積が広く形成されるとともに、下部電極６１－１乃至６１－３は上部電極６２－１乃至６２－３より面積が広く形成される。従って、ロジック基板３２側から平面視して、下部電極４１－１乃至４１－３の外周部分が上部電極４２－１乃至４２－３よりも外側に露出し、下部電極６１－１乃至６１－３の外周部分が上部電極６２－１乃至６２－３よりも外側に露出している。
　また、画素１１Ａ－１乃至１１Ａ－３は、ロジック基板３２側から平面視して、上部電極４２Ａ－１乃至４２Ａ－３および上部電極６２－１乃至６２－３は、上部配線６４によって完全に覆われて見えなくなるような構成となっている。一方で、画素１１Ａ－１乃至１１Ａ－３は、下部電極４１Ａ－１乃至４１Ａ－３の下部分および下部電極６１－１乃至６１－３の上部分が部分的に上部配線６４から露出するような構成となっている。なお、下部電極４１Ａ－１乃至４１Ａ－３および上部電極４２Ａ－１乃至４２Ａ－３の両方とも、並びに、下部電極６１－１乃至６１－３および上部電極６２－１乃至６２－３の両方とも、上部配線６４によって完全に覆われるような構成としてもよい。
　このように画素１１Ａは構成されており、図１乃至図４の画素１１と同様に、ロジック基板３２からのバンドノイズの影響を抑制することで、撮像素子の画質の向上を図ることができる。
　＜画素の第３の構成例＞
　図１０および図１１を参照して、本技術を適用した撮像素子が有する画素の第３の実施の形態について説明する。なお、図１０および図１１に示す画素１１Ｂにおいて、図１乃至図４の画素１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図１０には、画素１１Ｂの回路図が示されている。
　図１０に示すように、画素１１Ｂは、図１の画素１１と同様に、光電変換部１２、転送トランジスタ１３、第１のＦＤ部１４、接続トランジスタ１５、第２のＦＤ部１６、配線間容量１７、リセットトランジスタ１８、増幅トランジスタ１９、および選択トランジスタ２０を備えて構成される。さらに、画素１１Ｂは、オーバーフロートランジスタ２６、第３の接続トランジスタ２７、および第４のＦＤ部２８を備えて構成される。例えば、画素１１Ｂは、OFG（Over Flow Gate）型のLOFIC画素である。
　オーバーフロートランジスタ２６は、光電変換部１２と第４のＦＤ部２８とを接続するように配置され、光電変換部１２の飽和容量を超えるほど強い光が照射された場合に、光電変換部１２から溢れる電荷を第４のＦＤ部２８にオーバーフローさせる。また、オーバーフロートランジスタ２６は、転送信号OFGに従って駆動し、光電変換部１２で光電変換された電荷を第４のＦＤ部２８へ転送する。
　第３の接続トランジスタ２７は、第２のＦＤ部１６と第４のＦＤ部２８とを接続するように配置される。そして、第３の接続トランジスタ２７は、接続信号FCGに従って駆動し、第２のＦＤ部１６と第４のＦＤ部２８との接続をオン／オフする。
　第４のＦＤ部２８は、オーバーフロートランジスタ２６を介して光電変換部１２からオーバーフローしくる電荷を、画素信号に変換するために蓄積する。さらに、第４のＦＤ部２８に配線間容量１７が接続されており、配線間容量１７には、第４のＦＤ部２８とともに電荷が蓄積される。また、第４のＦＤ部２８は、第３の接続トランジスタ２７がオンとなった状態で第２のＦＤ部１６に接続され、第２のＦＤ部１６とともに電荷を読み出す。
　このように、画素１１Ｂは、光電変換部１２の飽和容量を超えるほど強い光が照射された場合に、光電変換部１２から溢れる電荷がオーバーフロートランジスタ２６を介してオーバーフローして、第４のＦＤ部２８および配線間容量１７に蓄積される構成となっている。
　図１１は、画素１１Ｂの構成例を示す断面図である。
　図１１に示すように、撮像素子は、センサ基板３１Ｂの配線層３４Ｂとロジック基板３２の配線層３５とが接合されて構成される。センサ基板３１Ｂの半導体層３３Ｂには、光電変換部１２、第１のＦＤ部１４、第２のＦＤ部１６、および第４のＦＤ部２８が設けられている。そして、半導体層３３の表面に対して、光電変換部１２および第１のＦＤ部１４の間に転送トランジスタ１３が設けられ、第１のＦＤ部１４に隣接するように接続トランジスタ１５が設けられ、光電変換部１２および第４のＦＤ部２８の間にオーバーフロートランジスタ２６が設けられ、第４のＦＤ部２８および第２のＦＤ部１６の間に第３の接続トランジスタ２７が設けられている。
　画素１１Ｂは、配線層３４Ｂおよび配線層３５に設けられている配線の間に、配線間容量１７が配置されて構成され、配線間容量１７の下部電極４１が第４のＦＤ部２８に接続されている。そして、画素１１Ｂの配線間容量１７および上部配線４４は、図３の画素１１と同様に構成されており、ロジック基板３２側から平面視したときに、配線間容量１７を覆うように上部配線４４が設けられ、例えば、少なくとも上部電極４２の全体を覆うように上部配線４４が設けられる。
　このように画素１１Ｂは構成されており、図１乃至図４の画素１１と同様に、ロジック基板３２からのバンドノイズの影響を抑制することで、撮像素子の画質の向上を図ることができる。
　＜三次元構造の配線間容量の構成例＞
　図１２を参照して、三次元構造の配線間容量１７Ｃについて説明する。
　上述したように、例えば、画素１１に設けられる配線間容量１７は、平面的に形成された下部電極４１および上部電極４２によって誘電膜４３を挟み込むような二次元構造となっていた。そして、上述した各実施の形態および変形例を含む画素１１は、このような平面構造の配線間容量１７に替えて、三次元構造の配線間容量１７Ｃを採用してもよい。
　図１２に示すように、三次元構造の配線間容量１７Ｃは、例えば、下部配線４６まで開口するように層間膜に対して複数の円筒形状の開口部を形成し、その複数の開口部の内部に入り込んで下部配線４６に接続するような三次元形状の下部電極４１Ｃが形成される。そして、下部電極４１Ｃに積層するように誘電膜４３Ｃが成膜され、下部電極４１Ｃとの間で誘電膜４３Ｃを挟み込むように三次元形状の上部電極４２Ｃが形成された後、貫通電極４５を介して上部電極４２Ｃが上部配線４４に接続される。このように、三次元構造の配線間容量１７Ｃは、層間膜に形成される複数の開口部において円筒形状に下部電極４１Ｃおよび上部電極４２Ｃによって誘電膜４３Ｃを挟み込むように立体的に構成される。
　例えば、三次元構造の配線間容量１７Ｃを採用することによって誘電膜４３Ｃを挟み込む面積を増大させることができ、電荷の蓄積容量を増加させることができる。このような画素１１を有する撮像素子では、よりダイナミックレンジの拡大を期待することができる。
　＜電子機器の構成例＞
　上述したような画素１１を備える撮像素子は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図１３は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
　図９に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
　光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
　撮像素子１０３としては、上述した画素１１を備える撮像素子が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
　信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
　このように構成されている撮像装置１０１では、上述した画素１１を備える撮像素子を適用することで、例えば、より画質の向上を図ることができる。
　＜イメージセンサの使用例＞
　図１４は、上述のイメージセンサ（撮像素子）を使用する使用例を示す図である。
　上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１６は、撮像部１２０３１の設置位置の例を示す図である。
　図１６では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部12031等に適用され得る。撮像部12031に本開示に係る技術を適用することにより、暗い環境であってもノイズの少ない画像を得ることができる。
　＜構成の組み合わせ例＞
　なお、本技術は以下のような構成も取ることができる。
（１）
　画素ごとに、
　　光を電荷に光電変換する光電変換部と、
　　前記光電変換部から転送トランジスタを介して転送されてきた電荷を画素信号に変換するために蓄積する第１のＦＤ（Floating Diffusion）部と、
　　前記第１のＦＤ部と接続トランジスタを介して接続される第２のＦＤ部と、
　　前記第２のＦＤ部に接続され、電荷を蓄積する配線間容量と
　を備え、
　前記配線間容量は、前記第２のＦＤ部に接続される第１の電極と、前記第１の電極と誘電体を挟んで対向する第２の電極とを有して構成され、
　前記光電変換部が設けられるセンサ基板に対して積層されるロジック基板側から平面視して、前記第２の電極に接続される配線が、少なくとも前記第２の電極の全体を覆って設けられる
　固体撮像素子。
（２）
　前記光電変換部の飽和容量を超えるほど強い光が照射された場合に前記光電変換部から溢れる電荷が前記配線間容量に蓄積される構造である
　上記（１）に記載の固体撮像素子。
（３）
　前記配線間容量の前記第２の電極に接続される前記配線の電位が、前記画素の長時間露光が行われて前記光電変換部に電荷が蓄積される電荷蓄積期間においてＬｏレベルとなるように制御される
　上記（１）または（２）に記載の固体撮像素子。
（４）
　前記配線間容量および前記配線が、前記センサ基板側の配線層に配置される
　上記（１）から（３）までのいずれかに記載の固体撮像素子。
（５）
　前記配線間容量および前記配線が、前記ロジック基板側の配線層に配置される
　上記（１）から（３）までのいずれかに記載の固体撮像素子。
（６）
　前記配線間容量が前記センサ基板側の配線層に配置され、前記配線が前記ロジック基板側の配線層に配置される
　上記（１）から（３）までのいずれかに記載の固体撮像素子。
（７）
　前記画素内に、
　　前記光電変換部よりも受光面積が小さな第２の光電変換部と、
　　前記第２の光電変換部で光電変換された電荷を画素信号に変換するために蓄積する第３のＦＤ部と
　を備え、
　前記配線間容量が、第２の接続トランジスタを介して前記第３のＦＤ部に接続される
　上記（１）から（６）までのいずれかに記載の固体撮像素子。
（８）
　前記第３のＦＤ部に接続される第３の電極と、前記第３の電極と誘電体を挟んで対向する第４の電極とを有する第２の配線間容量
　上記（７）に記載の固体撮像素子。
（９）
　前記配線間容量の前記第２の電極に接続される配線、および、前記第２の配線間容量の前記第３の電極に接続される配線のうち、一方の配線によって、前記ロジック基板側から平面視して前記配線間容量および前記第２の配線間容量が覆われる
　上記（８）に記載の固体撮像素子。
（１０）
　前記光電変換部の飽和容量を超えるほど強い光が照射された場合に前記光電変換部から溢れる電荷をオーバーフローさせて、前記配線間容量に蓄積させるオーバーフロートランジスタ
　をさらに備える上記（１）から（６）までのいずれかに記載の固体撮像素子。
（１１）
　前記配線間容量が、三次元構造で構成される
　上記（１）から（１０）までのいずれかに記載の固体撮像素子。
（１２）
　画素ごとに、
　　光を電荷に光電変換する光電変換部と、
　　前記光電変換部から転送トランジスタを介して転送されてきた電荷を画素信号に変換するために蓄積する第１のＦＤ（Floating Diffusion）部と、
　　前記第１のＦＤ部と接続トランジスタを介して接続される第２のＦＤ部と、
　　前記第２のＦＤ部に接続され、電荷を蓄積する配線間容量と
　を有し、
　前記配線間容量は、前記第２のＦＤ部に接続される第１の電極と、前記第１の電極と誘電体を挟んで対向する第２の電極とを有して構成され、
　前記光電変換部が設けられるセンサ基板に対して積層されるロジック基板側から平面視して、前記第２の電極に接続される配線が、少なくとも前記第２の電極の全体を覆って設けられる
　固体撮像素子を備える電子機器。
　なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　１１　画素，　１２　光電変換部，　１３　転送トランジスタ，　１４　第１のＦＤ部，　１５　接続トランジスタ，　１６　第２のＦＤ部，　１７　配線間容量，　１８　リセットトランジスタ，　１９　増幅トランジスタ，　２０　選択トランジスタ，　２１　垂直信号線，　２２　第２の光電変換部，　２３　第３のＦＤ部，　２４　第２の接続トランジスタ，　２５　第２の配線間容量，　２６　オーバーフロートランジスタ，　２７　第３の接続トランジス，　２８　第４のＦＤ部，　３１　センサ基板，　３２　ロジック基板，　３３　半導体層，　３４　配線層，　３５　配線層，　３６　半導体層，　４１　下部電極，　４２　上部電極，　４３　誘電膜，　４４　上部配線，　４５　貫通電極，　４６　下部配線，　５１　Cu-Cu接合部，　６１　下部電極，　６２　上部電極，　６３　上部配線，　６４　上部配線

Claims (12)

  1. 　画素ごとに、
    　　光を電荷に光電変換する光電変換部と、
    　　前記光電変換部から転送トランジスタを介して転送されてきた電荷を画素信号に変換するために蓄積する第１のＦＤ（Floating Diffusion）部と、
    　　前記第１のＦＤ部と接続トランジスタを介して接続される第２のＦＤ部と、
    　　前記第２のＦＤ部に接続され、電荷を蓄積する配線間容量と
    　を備え、
    　前記配線間容量は、前記第２のＦＤ部に接続される第１の電極と、前記第１の電極と誘電体を挟んで対向する第２の電極とを有して構成され、
    　前記光電変換部が設けられるセンサ基板に対して積層されるロジック基板側から平面視して、前記第２の電極に接続される配線が、少なくとも前記第２の電極の全体を覆って設けられる
    　固体撮像素子。
  2. 　前記光電変換部の飽和容量を超えるほど強い光が照射された場合に前記光電変換部から溢れる電荷が前記配線間容量に蓄積される構造である
    　請求項１に記載の固体撮像素子。
  3. 　前記配線間容量の前記第２の電極に接続される前記配線の電位が、前記画素の長時間露光が行われて前記光電変換部に電荷が蓄積される電荷蓄積期間においてＬｏレベルとなるように制御される
    　請求項１に記載の固体撮像素子。
  4. 　前記配線間容量および前記配線が、前記センサ基板側の配線層に配置される
    　請求項１に記載の固体撮像素子。
  5. 　前記配線間容量および前記配線が、前記ロジック基板側の配線層に配置される
    　請求項１に記載の固体撮像素子。
  6. 　前記配線間容量が前記センサ基板側の配線層に配置され、前記配線が前記ロジック基板側の配線層に配置される
    　請求項１に記載の固体撮像素子。
  7. 　前記画素内に、
    　　前記光電変換部よりも受光面積が小さな第２の光電変換部と、
    　　前記第２の光電変換部で光電変換された電荷を画素信号に変換するために蓄積する第３のＦＤ部と
    　を備え、
    　前記配線間容量が、第２の接続トランジスタを介して前記第３のＦＤ部に接続される
    　請求項１に記載の固体撮像素子。
  8. 　前記第３のＦＤ部に接続される第３の電極と、前記第３の電極と誘電体を挟んで対向する第４の電極とを有する第２の配線間容量
    　をさらに備える請求項７に記載の固体撮像素子。
  9. 　前記配線間容量の前記第２の電極に接続される配線、および、前記第２の配線間容量の前記第３の電極に接続される配線のうち、一方の配線によって、前記ロジック基板側から平面視して前記配線間容量および前記第２の配線間容量が覆われる
    　請求項８に記載の固体撮像素子。
  10. 　前記光電変換部の飽和容量を超えるほど強い光が照射された場合に前記光電変換部から溢れる電荷をオーバーフローさせて、前記配線間容量に蓄積させるオーバーフロートランジスタ
    　をさらに備える請求項１に記載の固体撮像素子。
  11. 　前記配線間容量が、三次元構造で構成される
    　請求項１に記載の固体撮像素子。
  12. 　画素ごとに、
    　　光を電荷に光電変換する光電変換部と、
    　　前記光電変換部から転送トランジスタを介して転送されてきた電荷を画素信号に変換するために蓄積する第１のＦＤ（Floating Diffusion）部と、
    　　前記第１のＦＤ部と接続トランジスタを介して接続される第２のＦＤ部と、
    　　前記第２のＦＤ部に接続され、電荷を蓄積する配線間容量と
    　を有し、
    　前記配線間容量は、前記第２のＦＤ部に接続される第１の電極と、前記第１の電極と誘電体を挟んで対向する第２の電極とを有して構成され、
    　前記光電変換部が設けられるセンサ基板に対して積層されるロジック基板側から平面視して、前記第２の電極に接続される配線が、少なくとも前記第２の電極の全体を覆って設けられる
    　固体撮像素子を備える電子機器。
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