WO2021166913A1 - 固体撮像装置および撮像装置 - Google Patents

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WO2021166913A1
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solid
diffusion layer
transistor
image sensor
wiring
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裕之 網川
生熊　誠
小野澤　和利
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ヌヴォトンテクノロジージャパン株式会社
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    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion

Definitions

  • the present disclosure relates to a solid-state image sensor and an image sensor.
  • Patent Document 1 Conventionally, in order to expand the dynamic range, for example, a solid-state image sensor as shown in Patent Document 1 has been proposed.
  • the solid-state image sensor of Patent Document 1 includes an overflow gate that transfers the charge overflowing from the photodiode and a capacitive element that stores the charge transferred by the overflow gate during the storage operation, and includes a low-light signal and a high-light signal.
  • the dynamic range is expanded by synthesizing.
  • Patent Document 1 there is a problem that the SN ratio deteriorates as the dynamic range is expanded.
  • the present disclosure provides a solid-state image sensor, an image sensor, and an image pickup method that suppress the deterioration of the SN ratio due to the expansion of the dynamic range.
  • the solid-state imaging device includes a photoelectric conversion element formed on a semiconductor substrate and generating a signal charge by photoelectric conversion, and the signal charge transferred from the photoelectric conversion element.
  • a capacitive element that retains the signal charge overflowing from the photoelectric conversion element, an amplification transistor that outputs a signal corresponding to the signal charge of the first diffusion layer, and the first diffusion layer.
  • the semiconductor substrate and the first contact are provided with a connected first contact, a second contact connected to the gate of the amplification transistor, and a first wiring connecting the first contact and the second contact.
  • the shortest distance to the wiring is smaller than the shortest distance between the semiconductor substrate and the capacitive element.
  • the image pickup device processes the solid-state image pickup device that images the subject, the image pickup optical system that guides the incident light from the subject to the solid-state image pickup device, and the output signal from the solid-state image pickup device. It is provided with a signal processing unit for processing.
  • FIG. 1 is a block diagram showing an outline of a configuration example of a solid-state image sensor according to the first embodiment.
  • FIG. 2 is a diagram showing a configuration example of pixels constituting the solid-state image sensor according to the first embodiment.
  • FIG. 3A is a schematic cross-sectional view showing a first configuration example of a pixel cell constituting the solid-state image sensor according to the first embodiment.
  • FIG. 3B is a schematic cross-sectional view showing a second configuration example of the pixel cells constituting the solid-state image sensor according to the first embodiment.
  • FIG. 3C is a schematic cross-sectional view showing a third configuration example of a pixel cell constituting the solid-state image sensor according to the first embodiment.
  • FIG. 3A is a schematic cross-sectional view showing a first configuration example of a pixel cell constituting the solid-state image sensor according to the first embodiment.
  • FIG. 3B is a schematic cross-sectional view showing a second configuration example of the pixel cells constituting the solid-
  • FIG. 4 is a diagram showing the potential of the pixels constituting the solid-state image sensor according to the first embodiment in the semiconductor substrate.
  • FIG. 5 is a timing chart of the first example for explaining the operation of the pixels constituting the solid-state image sensor according to the first embodiment.
  • FIG. 6 is a graph showing the relationship between the subject illuminance of the pixels constituting the solid-state image sensor according to the first embodiment and the signal output of the pixels.
  • FIG. 7 is a graph showing the relationship between the subject illuminance of the pixels constituting the solid-state image sensor according to the first embodiment and the SN (ratio of signal and noise) of the pixels.
  • FIG. 8 is a diagram showing a configuration example of an image pickup device to which the solid-state image pickup device according to the second embodiment is applied.
  • FIG. 1 is a configuration diagram of a solid-state image sensor 100 according to the first embodiment.
  • the solid-state imaging device 100 includes a pixel array unit 102, a vertical scanning circuit 103, a constant current source circuit 104, a column processing circuit 105, a horizontal scanning circuit 106, a signal processing circuit 107, and an output. It includes a circuit 108, a timing generation circuit 109, and a vertical signal line PIXOUT.
  • the pixel array unit 102 is formed by arranging a large number of pixel cells (unit cells) 101 for photoelectric conversion in a matrix.
  • the vertical signal line PIXOUT is connected to the constant current source circuit 104 and the column processing circuit 105, and transmits the signal of the pixel cell 101 for each row of the pixel cell 101.
  • the vertical scanning circuit 103 drives the pixel array unit 102.
  • the constant current source circuit 104 includes a constant current source corresponding to each row of the pixel cell 101.
  • the column processing circuit 105 includes a CDS (correlated double sampling) circuit that receives the pixel signals of each column and serves as a noise canceller, and an analog-to-digital conversion circuit (ADC) that receives the pixel signals from the CDS circuit.
  • CDS correlated double sampling
  • ADC analog-to-digital conversion circuit
  • the horizontal scanning circuit 106 selects analog-digitally converted data for each column, and sequentially outputs the data to the signal processing circuit 107.
  • the signal processing circuit 107 signals the data output from the column processing circuit 105.
  • the output circuit 108 is a buffer circuit that outputs the data processed by the signal processing circuit 107 to the outside of the solid-state imaging device 100.
  • the timing generation circuit 109 generates a timing signal for operating each part of the solid-state image sensor 100.
  • the CDS circuit included in the column processing circuit 105 is connected to each column of the pixel cells 101 arranged in a matrix in the pixel array unit 102, for example. Further, the CDS circuit performs CDS processing on the signal output from the pixel cell 101 in the row selected by the vertical scanning circuit 103 through the vertical signal line PIXOUT.
  • the CDS processing is a signal processing that removes the reset noise generated in the pixel cell 101 and the fixed pattern noise peculiar to the pixel due to the threshold variation of the transistor. Further, the column processing circuit 105 temporarily holds the pixel signal after signal processing.
  • the analog-to-digital conversion circuit has an AGC (Auto Gain Control) function and an analog-to-digital conversion function, and the ADC converts a pixel signal, which is an analog signal held by the CDS circuit, into a digital signal. ..
  • FIG. 2 is a diagram showing a configuration example of pixels constituting the solid-state image sensor 100 according to the first embodiment.
  • the pixel cell 101 includes a photoelectric conversion element 120 that stores signal charges generated by photoelectric conversion, a first transfer transistor 121 that transfers from the photoelectric conversion element 120 to the first diffusion layer FD1, and photoelectric conversion. It includes a capacitance element 126 as a holding unit for holding the signal charge overflowing from the element 120, and a second transfer transistor 128 for transferring the signal charge held by the capacitance element 126 to the second diffusion layer FD2.
  • the pixel cell 101 includes a photoelectric conversion element 120, a first transfer transistor 121, a switch transistor 122, a reset transistor 123, an amplification transistor 124, and a selection transistor 125. Further, the pixel cell 101 has, for example, a capacitance element 126, an overflow transistor 127, and a second transfer transistor 128 as holding portions.
  • N-channel MOS transistors may be used as the transistors 121 to 125 and 127 to 128, for example. It is assumed that the gate potential of the N-channel MOS transistor (Nch transistor) is turned on at the “High” level and turned off at the “Low” level. Further, it is assumed that the gate potential of the P-channel MOS transistor (Pch transistor) is turned on at the “Low” level and turned off at the “High” level.
  • the first transfer transistor 121 is connected between the cathode electrode of the photoelectric conversion element 120 and the first diffusion layer FD1.
  • a transfer control line TG is connected to the gate electrode of the first transfer transistor 121.
  • the first transfer transistor 121 is turned on and photoelectrically converted by the photoelectric conversion element 120 to be photoelectrically converted to the photoelectric conversion element 120.
  • the signal charge (specifically, electrons) accumulated in the first diffusion layer FD1 is transferred to the first diffusion layer FD1.
  • the overflow transistor 127 is connected between the cathode electrode of the photoelectric conversion element 120 and the capacitance element 126.
  • An overflow control line OF is connected to the gate electrode of the overflow transistor 127.
  • a DC bias is applied to the gate electrode of the overflow transistor 127 from the overflow control line OF, and by controlling the potential of the channel portion of the overflow transistor 127, the signal charge of the photoelectric conversion element 120 changes the saturation capacitance of the photoelectric conversion element 120. If it exceeds the limit, it is transferred to the capacitance element 126 via the overflow transistor 127.
  • a correction circuit may be mounted to correct the variation by changing the DC bias value of the overflow control line OF.
  • the charge transfer from the photoelectric conversion element 120 to the capacitance element 126 is controlled by the overflow transistor 127, but there is no overflow transistor 127, and it is equivalent to the overflow transistor 127 by controlling the impurity profile in the semiconductor substrate 150. It is also possible to realize the function of.
  • the second transfer transistor 128 is connected between the capacitance element 126 and the second diffusion layer FD2 between the switch transistor 122 and the reset transistor 123.
  • a transfer control line TGC is connected to the gate electrode of the second transfer transistor 128.
  • the second transfer transistor 128 is turned on and the signal charge accumulated in the capacitive element 126 (specifically). Is an electron) is transferred to the second diffusion layer FD2. In this transfer, the signal charge of the capacitive element 126 is charged and distributed to the second diffusion layer FD2.
  • the capacitance control line P VDD is connected to the other electrode of the capacitance element 126.
  • a DC bias value may be supplied to the capacitance control line P VDD.
  • the DC bias value is 1/2 of the power supply voltage VDDC
  • the voltage at reset of the capacitance element 126 is the power supply voltage VDDC
  • the voltage applied between the capacitance elements 126 is 1/2 of the power supply voltage VDDC.
  • the voltage applied between the capacitive elements 126 at this time is 1/2 of VDDC.
  • the absolute value of the voltage applied between the capacitance elements 126 is at most 1/2 of the power supply voltage VDDC.
  • the absolute value of the voltage applied between the capacitance elements 126 from the time of reset to the time of signal storage is the power supply voltage VDDC at the maximum. From this, in order to reduce the absolute value of the voltage applied between the capacitance elements 126 from the viewpoint of ensuring reliability, it is effective to supply 1/2 of the power supply voltage VDDC as the DC bias to be supplied to the capacitance control line P VDD. ..
  • the capacitance control line P VDD is not limited to the DC bias value, and the bias value may be supplied as a pulse.
  • the switch control line SW is connected to the gate, the second diffusion layer FD2 is connected to the drain electrode, and the first diffusion layer FD1 is connected to the source electrode.
  • the reset control line RS is connected to the gate, the power supply voltage VDDC is connected to the drain electrode, and the second diffusion layer FD2 is connected to the source electrode.
  • the reset transistor Before transferring the signal charge from the photoelectric conversion element 120 to the first diffusion layer FD1, when the reset control line RS is transmitted to the gate electrode of the reset transistor 123 and a “High” level is given by the reset pulse ⁇ RS, the reset transistor is used.
  • the switch transistor 122 is also turned on and the first diffusion layer FD1 and the first diffusion layer FD1 are turned on. 2 The potential of the diffusion layer FD2 is reset to the power supply voltage VDDC.
  • the gate electrode is connected to the first diffusion layer FD1
  • the drain electrode is connected to the power supply voltage VDDC
  • the source electrode is connected to the drain electrode of the selection transistor 125.
  • the gate electrode is connected to the selection control line SEL, the drain electrode is connected to the source electrode of the amplification transistor 124, and the source electrode is connected to the vertical signal line PIXOUT.
  • the selection control line SEL is transmitted and the selection pulse ⁇ SEL gives a “High” level, the selection transistor 125 is turned on, and the source electrode of the amplification transistor 124 and the vertical signal line PIXOUT are connected. ..
  • the amplification transistor 124 outputs the potential of the first diffusion layer FD1 after being reset by the switch transistor 122 and the reset transistor 123 as a reset level to the vertical signal line PIXOUT via the selection transistor 125 that is turned on.
  • the potential of the first diffusion layer FD1 after the signal charge is transferred by the first transfer transistor 121 is output as a signal level to the vertical signal line PIXOUT.
  • the ratio S / N of the pixel signal S to the noise component N generated in the column processing circuit 105 connected to the vertical signal line PIXOUT can be improved, and a high-quality image can be obtained.
  • the capacitive element 126 when the second transfer transistor 128 is turned on and transferred to the first diffusion layer FD1, the capacitive element 126 is not completely transferred, and the signal charge is transferred to the second diffusion layer FD2 by charge distribution. And move to the first diffusion layer FD1.
  • the potential of the first diffusion layer FD1 after the second transfer transistor 128 is turned on is output to the vertical signal line PIXOUT as the signal level of the capacitive element 126, and then the first diffusion layer FD1 is reset to the power supply voltage VDDC by the reset transistor 123.
  • the reset transistor 123 When the reset transistor 123 is turned off, kTC noise is generated.
  • the potential of the reset first diffusion layer FD1 is output to the vertical signal line PIXOUT as the reset level, and the output signal of the signal charge accumulated in the capacitive element 126 is read from the difference between the signal level and the reset level, so that kTC noise is included. It becomes an output signal.
  • a wide dynamic range is realized by using the output signal of the photoelectric conversion element 120 for image generation in the low illuminance region and using the output signal of the capacitive element 126 for image generation in the high illuminance region. Therefore, since the signal charge of the output signal of the capacitive element 126 is accumulated to some extent, the influence of the kTC noise generated here on the image quality is minor.
  • the output signal of the photoelectric conversion element 120 is used for image generation corresponding to low illuminance
  • the output signal of the capacitive element 126 is used for image generation corresponding to high illuminance.
  • a wide dynamic range can be realized.
  • the photoelectric conversion element 120 is suitable for long-time exposure (for example, constant exposure). Therefore, flicker can be easily suppressed.
  • LED light sources light emitting diode light sources
  • LD light sources laser diode light sources
  • These light sources often perform dynamic lighting that repeats lighting and extinguishing at a speed that cannot be perceived by the human eye. In other words, there is flicker at a speed that is invisible to the human eye.
  • LED light sources are used not only for lighting equipment but also for traffic lights, car headlights, stop lamps, and the like. In dynamic lighting, the light source appears to the human eye to be constantly lit, but flicker affects the solid-state image sensor.
  • the solid-state imaging device images such a light source, or when an image is taken in an illumination environment using such a light source, an image in which the light source is lit can be obtained (or a bright image can be obtained). And there are cases where an image with the light source turned off can be obtained (or a dark image can be obtained). That is, a phenomenon occurs in which flicker appears in the captured image itself. In the latter case, that is, when an image in which the light source is turned off can be obtained (or a dark image can be obtained), it can be said that the imaging is poor. Suppressing such imaging defects caused by flicker is called flicker suppression.
  • the configuration may be such that the selection transistor 125 is not provided.
  • the potential of the first diffusion layer FD1 of the pixel cell 101 in the selected row is increased, and the potential of the first diffusion layer FD1 of the non-selected row is lowered, so that the amplification transistor in the selected row is used. It is possible to enable 124 and output to the vertical signal line PIXOUT.
  • FIG. 3A is a schematic cross-sectional view showing a first configuration example of a pixel cell constituting the solid-state image sensor 100 according to the first embodiment.
  • FIG. 3A shows a schematic cross-sectional view of the surface-illuminated pixel cell 101.
  • the pixel cell 101 includes a well region 140 containing p-type impurities, a photoelectric conversion element 120 containing n-type impurities different from p-type, a diffusion layer of n-type impurities, and an overflow transistor in the semiconductor substrate 150.
  • the pixel cell 101 in the figure has wiring layers L1 to L6 capable of forming wiring. Further, the pixel cell 101 has a first wiring w1 made of polysilicon, a contact c1 made of polysilicon connecting the first wiring w1 and the first diffusion layer FD1, the first wiring w1 and an amplification transistor gate 124g. It has a contact c2 made of polysilicon to be connected.
  • the wiring layer L4 and the wiring layer L5 include, for example, wiring made of a copper material. For example, the contact 145 is made of copper material.
  • the photoelectric conversion element 120 is formed as an embedded diode.
  • polysilicon material is used as an example of the material of the first wiring w1, the material is not limited to this, and may be formed of copper material. Further, although the polysilicon material is used as an example of the materials of the contacts c1 and c2, the material is not limited to this and may be formed of a copper material.
  • the capacitance element 126 has an uneven pattern. That is, the counter electrode of the capacitance element 126 includes an electrode formed as a planar wiring pattern having irregularities on the wiring layer L2 and an electrode formed as a planar wiring pattern having irregularities on the wiring layer L3. This is an example of a configuration in which the capacitance value can be increased by increasing the surface area of the electrodes facing each other.
  • the unevenness of the capacitance element 126 may be provided not only in the direction parallel to the cross section of FIG. 3A but also in the direction perpendicular to the cross section.
  • the first wiring w1 is used as the wiring for connecting the first diffusion layer FD1 and the amplification transistor gate 125g.
  • the first wiring w1 is formed in the wiring layer L1 on the semiconductor substrate 150 side of the capacitance element 126, and the contact length can be shortened as compared with the case where the first wiring w1 is formed in any of the wiring layers L2 to L6. can. That is, by shortening the contact lengths of the contacts c1 and c2, the parasitic capacitance between the wirings can be reduced and the conversion efficiency ⁇ can be increased. This makes it possible to obtain high image quality by improving the S / N.
  • the wiring for connecting the capacitance element 126 and the capacitance element node C1 the wiring w2 in the wiring layer L1 is used.
  • the degree of freedom in arranging the contact c4 is increased, so that the degree of freedom in arranging the capacitive element 126 is increased.
  • a layout that can arrange the area of the capacitance element 126 to the maximum is possible, the capacitance value of the capacitance element 126 can be increased, and the dynamic range can be expanded.
  • first wiring w1 for connecting the first diffusion layer FD1 and the amplification transistor gate 125 g metal contamination of the first diffusion layer FD1 can be suppressed, and a leak current can be suppressed. Can be reduced.
  • a part of the first wiring w1 is formed so as to cover 121 g of the first transfer transistor gate.
  • a "High" level is given by the transfer pulse ⁇ TG, the first transfer transistor 121 is turned on, and the signal charge (specifically, electrons) that is photoelectrically converted by the photoelectric conversion element 120 and accumulated in the photoelectric conversion element 120 is the first.
  • the potential of the 1st diffusion layer FD1 rises due to the coupling of the parasitic capacitance.
  • the transfer efficiency of signal charges (specifically, electrons) from the photoelectric conversion element 120 to the first diffusion layer FD1 is improved, and the generation of afterimages can be suppressed.
  • FIG. 3B is a schematic cross-sectional view showing a second configuration example of the pixel cells constituting the solid-state image sensor 100 according to the first embodiment.
  • FIG. 3B shows a schematic cross-sectional view of the back-illuminated pixel cell 101.
  • 3B is different from FIG. 3A in that light is incident from the lower side of the semiconductor substrate 150 and that the capacitance element 126 is arranged so as to cover a part of the photoelectric conversion element 120.
  • FIG. 3B will be described focusing on the differences from FIG. 3A.
  • the capacitive element 126 has a portion that overlaps with the photoelectric conversion element 120 in a plan view of the semiconductor substrate 150. That is, at least a part of the capacitance element 126 overlaps with at least a part of the photoelectric conversion element 120.
  • the capacitance element 126 in the back-illuminated pixel cell 101, can be arranged so as to cover the photoelectric conversion element 120 as compared with the front-illuminated pixel cell, so that a larger capacitance value can be obtained. .. As a result, the dynamic range can be expanded.
  • FIG. 3C is a schematic cross-sectional view showing a third configuration example of the pixel cells constituting the solid-state image sensor 100 according to the first embodiment.
  • FIG. 3C shows a schematic cross-sectional view of the back-illuminated pixel cell 101.
  • the wiring belonging to the wiring layer L1 is formed of a copper material, and the wiring 147 as a reflector is formed on the same wiring layer L1 as the first wiring w1 on the photoelectric conversion element 120. It is different from the point formed in.
  • FIG. 3C will be described focusing on the differences from FIG. 3B.
  • the wiring 147 as a reflector is formed on the same wiring layer L1 as the first wiring w1 at a position where it overlaps at least a part of the photoelectric conversion element 120 in the plan view of the semiconductor substrate 150.
  • the wiring 147 as a reflector overlaps all of the photoelectric conversion elements 120.
  • the wiring 147 as a reflector is made of a copper material having a higher reflectance than polysilicon.
  • FIG. 4 is a diagram showing the potential of the pixels constituting the solid-state image sensor 100 according to the first embodiment in the semiconductor substrate 150.
  • the horizontal direction in the figure indicates the relative position in the semiconductor substrate 150.
  • the vertical direction in the figure indicates that the potential is high downward.
  • “FD2” in the figure indicates the potential of the second diffusion layer FD2.
  • “TGC” indicates the potential of the semiconductor substrate 150 below the second transfer transistor gate 128 g.
  • “C1” indicates the potential of the capacitive element node C1g.
  • “OF” indicates the potential of the semiconductor substrate 150 below 127 g of the overflow transistor gate.
  • “PD” indicates the potential of the photoelectric conversion element 120.
  • “TG” indicates the potential of the semiconductor substrate 150 below the first transfer transistor gate 121 g.
  • “FD1” indicates the potential of the first diffusion layer FD1.
  • “SW” indicates the potential of the semiconductor substrate 150 below the switch transistor gate 122 g.
  • “FD2” indicates the potential of the second diffusion layer FD2.
  • “RS” indicates the potential of the semiconductor substrate 150 below the reset transistor gate 123g.
  • “VDDC” indicates the potential at the power supply voltage VDDC.
  • FIG. 4A shows the reset operation, and the reset transistor gate 123 g is given a “High” level by the reset pulse ⁇ RS from the reset control line RS.
  • a "High” level is given to the switch transistor gate 122g by the switch pulse ⁇ SW from the switch control line SW.
  • the first transfer transistor gate 121g is given a "High” level by the reset pulse ⁇ TG from the first transfer control line TG.
  • the second transfer transistor gate 128g is given a "High” level by the reset pulse ⁇ TGC from the second transfer control line TGC.
  • the first diffusion layer FD1, the second diffusion layer FD2, and the capacitive element node (C1) 127 g are reset to the power supply voltage VDDC.
  • the signal charge is completely transferred from the photoelectric conversion element 120 and reset.
  • (B1) in FIG. 4 shows the potential at the start of exposure within the accumulation control period.
  • a "Low” level is given to the reset transistor gate 123g by the reset pulse ⁇ RS from the reset control line RS.
  • a “Low” level is given to the switch transistor gate 122g by the switch pulse ⁇ SW from the switch control line SW.
  • a “Low” level is given to the first transfer transistor gate 121g by the transfer pulse ⁇ TG from the transfer control line TG.
  • a “Low” level is given to the second transfer transistor gate 128g by the transfer pulse ⁇ TGC from the transfer control line TGC.
  • (B2) in FIG. 4 shows the potential at the time of accumulation of signal charge within the accumulation control period.
  • the photoelectric conversion element 120 is photoelectrically converted according to the irradiated light, and the signal charge is accumulated.
  • the potential barrier in the semiconductor substrate 150 below the overflow transistor gate 127g adjacent to the photoelectric conversion element 120 is lower than the potential barrier in the semiconductor substrate 150 below the first transfer transistor gate 121g also adjacent to the photoelectric conversion element 120. It is controlled by a DC bias supplied from the overflow control line OF.
  • (C1) of FIG. 4 shows the potential at the time of transfer of the signal charge accumulated in the photoelectric conversion element 120 to the first diffusion layer FD1 within the accumulation control period.
  • a "High" level is given to the first transfer transistor gate 121g by the transfer pulse ⁇ TG from the transfer control line TG.
  • the signal charge accumulated in the photoelectric conversion element 120 is completely transferred from the photoelectric conversion element 120 to the first diffusion layer FD1.
  • (C2) of FIG. 4 shows the potential when the signal charge of the capacitive element 126 is transferred to the first diffusion layer FD1 and the second diffusion layer FD2.
  • a "High” level is given to the second transfer transistor gate 128g by the transfer pulse ⁇ TGC from the transfer control line TGC.
  • the signal charge accumulated in the capacitance element 126 is transferred from the capacitance element 126 to the second diffusion layer FD2.
  • a "High” level is given to the switch transistor gate 122g by the switch pulse ⁇ SW from the switch control line SW.
  • the second diffusion layer FD2 and the first diffusion layer FD1 are connected, and the signal charge accumulated in the capacitive element node C1 is transferred to the first diffusion layer FD1 and the second diffusion layer FD2.
  • FIG. 5 shows an example of a timing chart for explaining the operation of the pixels shown in FIG.
  • ⁇ RS and ⁇ SW reach the “High” level, and the power supply voltage VDDC is applied to the second diffusion layer FD2 and the first diffusion layer FD1. Further, ⁇ TG becomes “High” level, and the signal charge of the photoelectric conversion element 120 is discharged. Further, ⁇ TGC becomes “High” level, and the power supply voltage VDDC is applied to the capacitance element 126.
  • ⁇ RS and ⁇ SW reach the “Low” level.
  • a step is generated in the potential of the first diffusion layer FD1 due to noise due to switching of the reset transistor 123 and the switch transistor 122.
  • ⁇ TG and ⁇ TGC are at the “Low” level, and the photoelectric conversion element 120 and the capacitance element 126 are in a state where signal charges can be accumulated.
  • ⁇ P VDD becomes a “Low” level, which lowers the potential of the capacitive element node C1.
  • the capacitive element node C1 is connected to a diffusion layer of n-type impurities surrounded by a well region 140 containing p-type impurities in the semiconductor substrate 150 as shown in FIG. 3A.
  • the well region 140 containing p-type impurities is supplied with a GND potential as an example here, and by lowering the potential of the capacitive element node C1, between the diffusion layer of n-type impurities and the well region 140 containing p-type impurities. Leakage current can be reduced by reducing the potential difference of.
  • ⁇ RS and ⁇ SW reach the “High” level, and the power supply voltage VDDC is applied to the second diffusion layer FD2 and the first diffusion layer FD1. Further, ⁇ SEL becomes “High” level, the selection transistor 125 is turned on, and the source electrode of the amplification transistor 124 and the vertical signal line PIXOUT are electrically connected. A constant current flows through the amplification transistor 124 to form a source follower. A “Low” level is supplied as ⁇ SEL to the gate electrode of the selection transistor 125 of another pixel connected to the same vertical signal line PIXOUT, and the selection transistor 125 is turned off.
  • ⁇ SW becomes "Low” level.
  • the potential of the first diffusion layer FD1 is lowered by the coupling of the parasitic capacitance by the switching of the switch transistor 122.
  • ⁇ RS becomes "Low” level.
  • the potential of the second diffusion layer FD2 has a step due to the noise caused by the switching of the reset transistor 123.
  • the transfer efficiency of signal charges (specifically, electrons) from the photoelectric conversion element 120 to the first diffusion layer FD1 is improved, and the generation of afterimages can be suppressed.
  • the signal level (CL2) is sampled at the time t7a when the potential is stable.
  • the series of operations from time t4 to time t7 are operations related to the reset operation of the first diffusion layer FD1 and the second diffusion layer FD2.
  • the reset operation is performed by this drive, the potentials of the first diffusion layer FD1 and the second diffusion layer FD2 can be brought to a higher state at time t7a when ⁇ SW is at the “High” level.
  • the reset of the second diffusion layer FD2 is reset when ⁇ SW is at the “Low” level. Therefore, when ⁇ SW reaches the “High” level at time t7, the first diffusion layer FD1 and the second diffusion layer FD2 are in a floating state because ⁇ RS is at the “Low” level, and ⁇ SW is “High”.
  • the potential is raised by the coupling due to the parasitic capacitance of the switch transistor 122, the first diffusion layer FD1 and the second diffusion layer FD2.
  • the potentials of the first diffusion layer FD1 and the second diffusion layer FD2 it is possible to facilitate the transfer of the signal charge from the photoelectric conversion element 120 and suppress the remaining signal charge.
  • ⁇ SW becomes "Low” level.
  • the signal level (CL1) is sampled at the time t8a when the potential of the first diffusion layer FD1 is stable.
  • ⁇ TG becomes “High” level.
  • the signal charge is transferred from the photoelectric conversion element 120 to the first diffusion layer FD1, and the potential of the first diffusion layer FD1 is lowered.
  • ⁇ TG becomes the “Low” level, and the transfer of the signal charge from the photoelectric conversion element 120 to the first diffusion layer FD1 is completed.
  • the column processing circuit 105 extracts the output signal Sig1 of the photoelectric conversion element 120 from the difference between the signal level (CL1) at the time 8a and the signal level (SH1) at the time 10a.
  • ⁇ SW becomes the “High” level.
  • the conversion efficiency ⁇ decreases as compared with the time t10, and the first diffusion layer The potential of FD1 rises.
  • ⁇ TG becomes “High” level.
  • the signal charge is transferred to the first diffusion layer FD1 and the second diffusion layer (FD2), and the potential of the first diffusion layer FD1 is lowered.
  • ⁇ TG becomes the “Low” level, and the transfer of the signal charge from the photoelectric conversion element 120 to the first diffusion layer FD1 and the second diffusion layer FD2 is completed.
  • the signal level (SH2) is sampled at time t13a when the potential of the first diffusion layer FD1 is stable. Then, the column processing circuit 105 extracts the output signal Sig2 of the photoelectric conversion element 120 from the difference between the signal level (CL2) at the time t7a and the signal level (SH2) at the time t13a.
  • ⁇ P VDD becomes a “High” level
  • ⁇ TGC is at the “High” level.
  • the capacitance of the second transfer transistor 128 and the capacitance of the capacitance element 126 increase.
  • the conversion efficiency ⁇ decreases.
  • the signal level (SH3) is sampled at time t14a when the potential of the first diffusion layer FD1 is stable.
  • ⁇ RS becomes the “High” level, and the power supply voltage VDDC is applied to the first diffusion layer FD1, the second diffusion layer FD2, and the capacitive element node C1.
  • ⁇ RS becomes "Low” level.
  • a step is generated between the potentials of the first diffusion layer FD1, the second diffusion layer FD2, and the capacitive element node C1.
  • the signal level (CL3) is sampled at time t16a when the potential of the first diffusion layer FD1 is stable.
  • the column processing circuit 105 extracts the output signal Sig3 of the photoelectric conversion element 120 from the difference between the signal level (SH3) at the time 14a and the signal level (CL3) at the time 16a.
  • ⁇ SW and ⁇ TGC are at the “Low” level. Further, ⁇ SEL becomes the “Low” level, the selection transistor 125 is turned off, and the connection between the source electrode of the amplification transistor 124 and the vertical signal line PIXOUT is electrically disconnected.
  • the output signal Sigma 1 is a signal obtained by converting the signal charge into a voltage with higher conversion efficiency when the switch transistor 122 is in the off state in the signal charge of the photoelectric conversion element 120.
  • the output signal Sigma 2 is a signal obtained by voltage-converting the signal charge with the switch transistor 122 turned on in the signal charge of the photoelectric conversion element 120.
  • the output signal Sigma 3 is a capacitive element that stores the signal charge of the photoelectric conversion element 120 and the signal charge overflowing from the photoelectric conversion element 120 with the switch transistor 122 turned on and the second transfer transistor 128 turned on in the signal charge of the photoelectric conversion element 120. It is a signal obtained by converting the signal charge accumulated in 126 into a voltage.
  • FIG. 6 is a graph showing the relationship between the subject illuminance of the pixels constituting the solid-state image sensor 100 according to the first embodiment and the signal output of the pixels.
  • the horizontal axis shows the subject illuminance, and the vertical axis shows the output.
  • the output signal Sigma1 in which the switch transistor 122 is turned off and the signal charge is converted into a voltage with higher conversion efficiency in the signal charge of the photoelectric conversion element 120 and the output in which the switch transistor 122 is turned on and the signal charge is converted into a voltage are shown.
  • the output signal Sig3 obtained by voltage-converting the signal Sig2, the signal charge of the photoelectric conversion element 120, and the signal charge accumulated in the capacitive element 126 accumulating the signal charge overflowing from the photoelectric conversion element 120, and processing the calculation is shown.
  • the slope of the graph depends on the conversion efficiency, the gain setting at the time of AD conversion, the accumulation period, and the exposure period.
  • the conversion efficiency is high and the gain setting at the time of AD conversion is also set higher than the others, so that the slope of the graph is steep.
  • the maximum value depends on the number of bits at the time of AD conversion.
  • the output value of Sigma2 after AD conversion reaches the maximum value, and from this, the output becomes constant regardless of the subject illuminance. Since the conversion efficiency of the first diffusion layer FD1 is lower than that of Sig1 and the gain setting at the time of AD conversion is also lower, the output becomes the maximum value at the subject illuminance L02 on the higher illuminance side.
  • Sig3 has a wider range of subject illuminance that can be imaged, from 0 to L3, and can obtain a signal charge amount according to the subject illuminance even when the subject illuminance is relatively high. This is because the capacitive element 126 can accumulate the signal charge overflowing from the photoelectric conversion element 120.
  • the output signals Sigma1, Sigma2, and Sigma3 are for low illuminance, medium illuminance, and high illuminance.
  • the solid-state image sensor 100 needs to be constantly exposed. Since the output signals Sig1 and Sig2 are the signal charges of the photoelectric conversion element 120 and the signal charges acquired by the constant exposure operation, flicker is suppressed. Further, the Sigma 3 can obtain an image in which the flicker of the LED light source is suppressed while enabling the image of a high-intensity subject by expanding the accumulated charge amount of the signal charge by using the capacitive element 126.
  • FIG. 7 is a graph showing the relationship between the subject illuminance of the pixels constituting the solid-state image sensor 100 according to the first embodiment and the SN (ratio of signal and noise) of the pixels.
  • the horizontal axis represents the subject illuminance
  • the vertical axis represents the SN.
  • the SN of the image with respect to the subject illuminance is shown by connecting the output signals of Sig1, Sig2, and Sig3 from low illuminance to high illuminance. By synthesizing each output signal, a wide dynamic range can be secured while maintaining a high SN.
  • the capacitive element 126 when used, kTC noise is included in the output signal and the noise is exacerbated. If an image with a wide dynamic range is to be obtained only with Sig3, the influence of kTC noise becomes remarkable in the low illuminance region, and the image quality (S / N) is poor, which is unacceptable as a low illuminance image quality that emphasizes SN in particular. ..
  • the image quality of the low illuminance is Sig1 and Sig2 which are the output signals from the photoelectric conversion element 120, there is no problem that the S / N of the low illuminance image quality is deteriorated.
  • the output signal of the photoelectric conversion element 120 can be used for image generation corresponding to low illuminance, and a high SN can be maintained. Further, by using the output signal of the capacitive element 126 for image generation corresponding to high illuminance, a wide dynamic range can be realized. Further, due to the presence of the capacitive element 126, the photoelectric conversion element 120 is suitable for long-time exposure (for example, constant exposure). Therefore, flicker can be easily suppressed.
  • the solid-state imaging device 100 is transferred from the photoelectric conversion element 120 formed on the semiconductor substrate 150 and accumulating the signal charge generated by photoelectric conversion, and the photoelectric conversion element 120.
  • the first diffusion layer FD1 that holds the signal charge
  • the capacitive element 126 that holds the signal charge overflowing from the photoelectric conversion element 120
  • the amplification transistor 124 that outputs a signal corresponding to the signal charge amount of the first diffusion layer FD1, and the first 1
  • the first contact c1 connected to the diffusion layer FD1, the second contact c2 connected to the gate of the amplification transistor 124, and the first wiring w1 connecting the first contact c1 and the second contact c2 are provided.
  • the first wiring w1 is arranged between the semiconductor substrate 150 and the capacitance element 126 in the normal direction of the semiconductor substrate 150.
  • the shortest distance between the semiconductor substrate 150 and the first wiring w1 is smaller than the shortest distance between the semiconductor substrate 150 and the capacitive element 126.
  • deterioration of the SN ratio due to the expansion of the dynamic range can be suppressed.
  • the parasitic capacitance of the first wiring can be reduced, and the conversion efficiency of the amplification transistor 124 that converts the potential of the first diffusion layer into a voltage can be increased.
  • deterioration of the SN ratio can be suppressed and high image quality can be obtained.
  • the solid-state image sensor 100 includes a plurality of wiring layers, and the first wiring w1 may be included in the wiring layer L1 closest to the semiconductor substrate 150 among the plurality of wiring layers.
  • the parasitic capacitance of the first wiring can be further reduced.
  • the nearest wiring layer may be a wiring layer that does not include the gate of the amplification transistor 124.
  • the nearest wiring layer becomes the wiring layer not including the gate.
  • the parasitic capacitance of the first wiring can be effectively reduced.
  • the nearest wiring layer may be a wiring layer including the gate of the amplification transistor 124.
  • the wiring layer becomes the nearest wiring layer.
  • the parasitic capacitance of the first wiring can be effectively reduced.
  • the solid-state imaging device 100 further includes a first transfer transistor 121 that transfers signal charges from the photoelectric conversion element 120 to the first diffusion layer FD1, and the first wiring w1 is the first in a plan view of the semiconductor substrate 150. 1 It may overlap with a part of the gate electrode of the transfer transistor 121.
  • the first wiring is coupled by the parasitic capacitance between the first wiring and the gate electrode 121g of the first transfer transistor 121.
  • the potential of the diffusion layer FD1 rises.
  • the transfer efficiency of the signal charge from the photoelectric conversion element 120 to the first diffusion layer FD1 is improved, and the generation of afterimages can be suppressed.
  • the solid-state imaging device 100 further includes a third contact c3 connected to the capacitive element node C1 formed on the semiconductor substrate 150, a fourth contact c4 connected to the capacitive element 126, and a third contact.
  • the second wiring w2 for connecting to the fourth contact may be provided, and the second wiring w2 may be included in the same wiring layer L1 as the first wiring w1.
  • the degree of freedom in arranging the capacitance element 126 is increased.
  • a layout that can arrange the area of the capacitance element 126 to the maximum is possible, the capacitance value of the capacitance element 126 can be increased, and the dynamic range can be expanded.
  • the first wiring w1 may include polysilicon.
  • metal contamination of the first diffusion layer FD1 can be suppressed, and the leakage current can be reduced.
  • the solid-state image sensor 100 may have a back-illuminated structure.
  • the photoelectric conversion efficiency of the photoelectric conversion element 120 can be increased.
  • the capacitive element 126 may overlap with at least a part of the photoelectric conversion element 120 in the plan view of the semiconductor substrate 150.
  • the capacitance element 126 can obtain a larger capacitance value. This makes it easy to expand the dynamic range.
  • the solid-state imaging device 100 may further include wiring 147 as a reflector that overlaps at least a part of the photoelectric conversion element 120 in the plan view of the semiconductor substrate 150 in the same wiring layer L1 as the first wiring w1. ..
  • the photoelectric conversion efficiency of the photoelectric conversion element 120 can be increased.
  • the photoelectric conversion efficiency of the reflected light may decrease depending on the shape and material of the capacitive element 126.
  • the reflector can prevent this.
  • the solid-state imaging device 100 further includes a first transfer transistor 121 that transfers a signal charge from the photoelectric conversion element 120 to the first diffusion layer FD1, and a second diffusion layer that holds the signal charge transferred from the capacitance element 126.
  • the FD2 the switch transistor 122 connecting the first diffusion layer FD1 and the second diffusion layer FD2, the second transfer transistor 128 for transferring the signal charge from the capacitance element 126 to the second diffusion layer FD2, and the first diffusion layer FD1.
  • a reset transistor 123 that resets the device may be provided.
  • the solid-state image sensor 100 may start the reset operation of the first diffusion layer FD1 and the second diffusion layer FD2 by turning on the reset transistor 123 and the switch transistor 122.
  • the second diffusion layer FD2 and the first diffusion layer FD1 can be reset at the same time.
  • the solid-state image sensor 100 may release the reset operation of the first diffusion layer FD1 by turning off the switch transistor 122 after the reset operation of the first diffusion layer FD1 and the second diffusion layer FD2 is started. ..
  • the reset operation of the first diffusion layer FD1 can be canceled while the reset operation of the second diffusion layer FD2 is continued.
  • the solid-state image sensor 100 may cancel the reset operation of the second diffusion layer FD2 by turning off the reset transistor 123 after the reset operation of the first diffusion layer FD1 is released.
  • the solid-state image sensor 100 may output the reset level from the amplification transistor 124 with the switch transistor 122 turned on after the reset release of the second diffusion layer FD2 is released.
  • the solid-state image sensor 100 may output another reset level from the amplification transistor 124 in a state where the switch transistor 122 is turned off after reading the reset level.
  • the reset level of the first diffusion layer FD1 can be output even when the second diffusion layer FD2 and the first diffusion layer FD1 are not connected.
  • the amplification transistor 124 outputs the first reset level and the second reset level, and the second reset level is a state in which the switch transistor 122 is turned on after the reset release of the second diffusion layer FD2 is released. Then, it is output from the amplification transistor 124, and the first reset level may be output from the amplification transistor 124 in a state where the switch transistor 122 is turned off after the output of the second reset level.
  • the amplification transistor 124 outputs the first signal level and the second signal level, and the first signal level is in a state where the first transfer transistor 121 is turned on and then turned off after the output of the first reset level.
  • the switch transistor 122 is output from the amplification transistor 124 in the off state, and the second signal level is the switch transistor in the state where the first transfer transistor 121 is turned on and then turned off after the output of the first signal level.
  • the first reset level and the first signal level are the processing targets of CDS (correlation double sampling), and the second reset level and the second signal level are the CDS. It may be a processing target.
  • a pixel signal for high sensitivity and low illuminance can be obtained from the first reset level and the first signal level. Further, it is possible to obtain a pixel signal for higher illuminance with lower sensitivity from the second reset level and the second signal level.
  • the amplification transistor 124 further outputs the third signal level and the third reset level, and the third signal level is the switch transistor in the on state of the second transfer transistor after the output of the second signal level.
  • the 122 may be output from the amplification transistor 124 in the on state, and the third reset level may be output from the amplification transistor 124 in a state where the reset transistor 123 is turned on and then turned off after the output of the third signal level.
  • a pixel signal for high sensitivity and low illuminance can be obtained from the first reset level and the first signal level. From the second reset level and the second signal level, it is possible to obtain a pixel signal for medium illuminance with medium sensitivity. A pixel signal for higher illuminance with low sensitivity can be obtained from the third reset level and the third signal level. Further, the dynamic range can be expanded by synthesizing at least two of the pixel signals for low illuminance, medium illuminance, and high illuminance.
  • FIG. 8 is a diagram showing a configuration example of an image pickup device 200 to which the solid-state image pickup device 100 according to the second embodiment is applied.
  • the image pickup device shown in the figure is a camera system, and includes a solid-state image pickup device 100, an image pickup optical system 202 including a lens, a signal processing unit 203, a drive circuit 204, and a system control unit 205.
  • the solid-state image sensor 100 of the first embodiment (including each modification) is used.
  • the drive circuit 204 receives a control signal according to the drive mode from the system control unit 205 and supplies the drive mode signal to the solid-state image sensor 100.
  • the timing generation circuit 109 generates a drive pulse corresponding to the drive mode signal and supplies the drive pulse to each block in the solid-state image sensor 100.
  • the signal processing unit 203 receives the image signal output from the solid-state image sensor 100 and performs various signal processing on the image signal.
  • the image pickup device in the present embodiment is the above-mentioned solid-state image sensor 100, the image pickup optical system 202 that guides the incident light from the subject to the solid-state image pickup device 100, and the signal for processing the output signal from the solid-state image pickup device 100. It is provided with a processing unit 203.
  • the present disclosure relates to a solid-state image sensor and a photographing device using the solid-state image sensor as an image pickup device, and is suitable for, for example, a video camera or a digital camera.
  • Solid-state imaging device 101 pixel cell 102 pixel array unit 103 vertical scanning circuit 104 constant current source circuit 105 column processing circuit 106 horizontal scanning circuit 107 signal processing circuit 108 output circuit 109 timing generation circuit 120 photoelectric conversion element 121 first transfer transistor 122 switch Transistor 123 Reset transistor 124 Amplification transistor 125 Selective transistor 126 Capacitive element 127 Overflow transistor 128 Second transfer transistor 129 Charge discharge transistor 140 Well area 147 Wiring 150 Semiconductor substrate 200 Imaging device 202 Imaging optical system 203 Signal processing unit FD1 First diffusion layer FD2 2nd diffusion layer C1 capacitive element nodes c1 to c5 contacts L1 to L6 wiring layer w1 1st wiring w2 2nd wiring

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Abstract

固体撮像装置（１００）は、半導体基板（１５０）に形成され、光電変換して生成された信号電荷を蓄積する光電変換素子（１２０）と、光電変換素子（１２０）から転送される信号電荷を保持する第１拡散層（ＦＤ１）と、光電変換素子（１２０）から溢れる信号電荷を保持する容量素子（１２６）と、第１拡散層（ＦＤ１）の信号電荷量に応じた信号を出力する増幅トランジスタ（１２４）と、第１拡散層（ＦＤ１）に接続されたコンタクト（ｃ１）と、前記増幅トランジスタ（１２４）のゲートに接続されたコンタクト（ｃ２）と、コンタクト（ｃ１）とコンタクト（ｃ２）とを接続する第１配線（ｗ１）とを備え、第１配線（ｗ１）は、半導体基板（１５０）と第１配線（ｗ１）との最短距離は、半導体基板（１５０）と容量素子（１２６）との最短距離より小さい。

Description

固体撮像装置および撮像装置
　本開示は、固体撮像装置および撮像装置に関する。
　従来、ダイナミックレンジを拡大するために、例えば、特許文献１に示すような固体撮像装置が提案されている。特許文献１の固体撮像装置は、フォトダイオードからあふれる電荷を転送するオーバーフローゲートと、蓄積動作時に前記オーバーフローゲートによって転送された電荷を蓄積する容量素子とを備え、低照度信号と、高照度信号とを合成することにより、ダイナミックレンジを拡大している。
特開２００６－２１７４１０号公報
　しかしながら、この特許文献１によれば、ダイナミックレンジ拡大に伴ってＳＮ比が劣化するという課題がある。
　そこで、本開示はダイナミックレンジ拡大に伴うＳＮ比の劣化を抑制する固体撮像装置、撮像装置および撮像方法を提供する。
　上記の課題を解決するため、本開示の一態様に係る固体撮像装置は、半導体基板に形成され、光電変換により信号電荷を生成する光電変換素子と、前記光電変換素子から転送される前記信号電荷を保持する第１拡散層と、前記光電変換素子から溢れる信号電荷を保持する容量素子と、前記第１拡散層の前記信号電荷に応じた信号を出力する増幅トランジスタと、前記第１拡散層に接続された第１コンタクトと、前記増幅トランジスタのゲートに接続された第２コンタクトと、前記第１コンタクトと前記第２コンタクトとを接続する第１配線と、を備え、前記半導体基板と前記第１配線との最短距離は、前記半導体基板と前記容量素子との最短距離より小さい。
　また、本開示の一態様における撮像装置は、被写体を撮像する、前記固体撮像装置と、前記固体撮像装置に前記被写体から入射光を導く撮像光学系と、前記固体撮像装置からの出力信号を処理する信号処理部とを備える。
　本開示の固体撮像装置および撮像装置によれば、ダイナミックレンジ拡大に伴うＳＮ比の劣化を抑制することができる。
図１は、第１の実施形態における固体撮像装置の構成例の概略を示すブロック図である。 図２は、第１の実施形態による固体撮像装置を構成する画素の構成例を示す図である。 図３Ａは、第１の実施形態による固体撮像装置を構成する画素セルの第１構成例を示す模式断面図である。 図３Ｂは、第１の実施形態による固体撮像装置を構成する画素セルの第２構成例を示す模式断面図である。 図３Ｃは、第１の実施形態による固体撮像装置を構成する画素セルの第３構成例を示す模式断面図である。 図４は、第１の実施形態による固体撮像装置を構成する画素の半導体基板内のポテンシャルを示す図である。 図５は、第１の実施形態による固体撮像装置を構成する画素の動作を説明するための第１の例のタイミングチャートである。 図６は、第１の実施形態による固体撮像装置を構成する画素の被写体照度と画素の信号出力の関係を示すグラフである。 図７は、第１の実施形態による固体撮像装置を構成する画素の被写体照度と画素のＳＮ（信号とノイズの比）の関係を示すグラフである。 図８は、第２の実施形態における固体撮像装置を適用した撮像装置の構成例を示す図である。
　以下で説明する実施の形態は、いずれも一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　（第１の実施形態）
　以下、第１の実施形態に係る固体撮像装置について、図面を参照しながら説明する。
　［１　固体撮像装置１００の構成例］
　図１は、第１の実施形態に係る固体撮像装置１００の構成図である。
　図１に示すように、本実施形態に係る固体撮像装置１００は、画素アレイ部１０２、垂直走査回路１０３、定電流源回路１０４、カラム処理回路１０５、水平走査回路１０６、信号処理回路１０７、出力回路１０８、タイミング発生回路１０９および、垂直信号線ＰＩＸＯＵＴを備える。
　画素アレイ部１０２は、光電変換を行う画素セル（単位セル）１０１が行列状に多数配置されてなる。
　垂直信号線ＰＩＸＯＵＴは、定電流源回路１０４とカラム処理回路１０５とに接続され、画素セル１０１の列毎に画素セル１０１の信号を伝達する。
　垂直走査回路１０３は、画素アレイ部１０２を駆動する。
　定電流源回路１０４は、画素セル１０１の各列に対応する定電流源を備える。
　カラム処理回路１０５は、各列の画素信号を受け且つノイズキャンセラとしてのＣＤＳ（相関二重サンプリング）回路と、ＣＤＳ回路からの画素信号を受けるアナログデジタル変換回路（ＡＤＣ）とを含む。
　水平走査回路１０６は、列毎にアナログデジタル変換されたデータを選択して、データを信号処理回路１０７に順次出力させる。
　信号処理回路１０７は、カラム処理回路１０５から出力されるデータを信号処理する。
　出力回路１０８は、信号処理回路１０７で信号処理されたデータを固体撮像装置１００の外部に出力するバッファ回路である。
　タイミング発生回路１０９は、固体撮像装置１００の各部を動作させるためのタイミング信号を発生する。
　また、カラム処理回路１０５に含まれるＣＤＳ回路は、例えば画素アレイ部１０２に行列状に配列されている画素セル１０１の列ごとに接続されている。また、ＣＤＳ回路は、垂直走査回路１０３で選択された行の画素セル１０１から垂直信号線ＰＩＸＯＵＴを通って出力される信号に対して、ＣＤＳ処理を実施する。ＣＤＳ処理は、画素セル１０１で発生するリセットノイズや、トランジスタのしきい値バラツキに起因する画素固有の固定パターンノイズを除去する信号処理である。また、カラム処理回路１０５は、信号処理後の画素信号を一時的に保持する。
　アナログデジタル変換回路（ＡＤＣ）は、ＡＧＣ（Ａｕｔｏ　Ｇａｉｎ　Ｃｏｎｔｒｏｌ）機能と、アナログデジタル変換機能とを備えており、ＡＤＣによって、ＣＤＳ回路で保持されたアナログ信号である画素信号がデジタル信号に変換される。
　［１．１　画素セル１０１の回路例］
　図２は、第１の実施形態による固体撮像装置１００を構成する画素の構成例を示す図である。
　図２に示すように、画素セル１０１は、光電変換により生成した信号電荷を蓄積する光電変換素子１２０と、光電変換素子１２０から第１拡散層ＦＤ１へ転送する第１転送トランジスタ１２１と、光電変換素子１２０から溢れる信号電荷を保持する保持部としての容量素子１２６と、容量素子１２６に保持された信号電荷を第２拡散層ＦＤ２へ転送する第２転送トランジスタ１２８とを備える。
　より詳しくは、画素セル１０１は、光電変換素子１２０、第１転送トランジスタ１２１、スイッチトランジスタ１２２、リセットトランジスタ１２３、及び増幅トランジスタ１２４、選択トランジスタ１２５を有している。また、画素セル１０１は、保持部として例えば容量素子１２６、オーバーフロートランジスタ１２７、及び第２転送トランジスタ１２８を有する。
　各トランジスタ１２１～１２５及び１２７～１２８としては、例えばＮチャネルのＭＯＳトランジスタを用いてもよい。なお、ＮチャネルのＭＯＳトランジスタ（Ｎｃｈトランジスタ）は、ゲート電位が“Ｈｉｇｈ”レベルでオンとなり、“Ｌｏｗ”レベルでオフ状態になるとする。また、ＰチャネルのＭＯＳトランジスタ（Ｐｃｈトランジスタ）は、ゲート電位が“Ｌｏｗ”レベルでオンとなり、“Ｈｉｇｈ”レベルでオフ状態となるとする。
　第１転送トランジスタ１２１は、光電変換素子１２０のカソード電極と第１拡散層ＦＤ１との間に接続されている。第１転送トランジスタ１２１のゲート電極には転送制御線ＴＧが接続されている。第１転送トランジスタ１２１のゲート電極に転送制御線ＴＧから転送パルスφＴＧにて“Ｈｉｇｈ”レベルが与えられると、第１転送トランジスタ１２１がオンとなり、光電変換素子１２０で光電変換されて光電変換素子１２０に蓄積された信号電荷（具体的には電子）が第１拡散層ＦＤ１へ転送される。
　オーバーフロートランジスタ１２７は、光電変換素子１２０のカソード電極と、容量素子１２６との間に接続されている。オーバーフロートランジスタ１２７のゲート電極にはオーバーフロー制御線ＯＦが接続されている。オーバーフロートランジスタ１２７のゲート電極にオーバーフロー制御線ＯＦからはＤＣバイアスが与えられ、オーバーフロートランジスタ１２７のチャネル部のポテンシャルを制御することにより、光電変換素子１２０の信号電荷が、光電変換素子１２０の飽和容量を超えて発生すると、オーバーフロートランジスタ１２７を介して容量素子１２６へ転送される。なお、温度やチップ間ばらつきによりオーバーフロートランジスタ１２７のポテンシャルが異なった場合に、オーバーフロー制御線ＯＦのＤＣバイアス値を変更することでばらつきを補正する補正回路を搭載していてもよい。また、ここでは光電変換素子１２０から容量素子１２６への電荷転送をオーバーフロートランジスタ１２７で制御しているが、オーバーフロートランジスタ１２７が無く、半導体基板１５０内の不純物プロファイルを制御することによりオーバーフロートランジスタ１２７と同等の機能を実現することも可能である。
　第２転送トランジスタ１２８は、容量素子１２６と、スイッチトランジスタ１２２とリセットトランジスタ１２３との間にある第２拡散層ＦＤ２との間に接続されている。第２転送トランジスタ１２８のゲート電極には転送制御線ＴＧＣが接続されている。第２転送トランジスタ１２８のゲート電極に転送制御線ＴＧＣから転送パルスφＴＧＣにて“Ｈｉｇｈ”レベルが与えられると、第２転送トランジスタ１２８がオンとなり、容量素子１２６に蓄積された信号電荷（具体的には電子）が第２拡散層ＦＤ２へ転送される。この転送において、容量素子１２６の信号電荷は、第２拡散層ＦＤ２に電荷分配される。
　容量素子１２６のもう一方の電極には、容量制御線ＰＶＤＤが接続されている。容量制御線ＰＶＤＤには、ＤＣバイアス値を供給してもよい。例えば、ＤＣバイアス値として電源電圧ＶＤＤＣの１／２とすると、容量素子１２６のリセット時の電圧は電源電圧ＶＤＤＣであるため、容量素子１２６間にかかる電圧は電源電圧ＶＤＤＣの１／２となる。また、高照度の光が照射された場合、大量の信号電荷が転送されて電位が低下するため、容量素子１２６の電位は０Ｖ付近まで上昇する。この時の容量素子１２６間にかかる電圧はＶＤＤＣの１／２となる。つまり、リセット時から信号蓄積時において、容量素子１２６間にかかる電圧の絶対値は最大で電源電圧ＶＤＤＣの１／２となる。一方、容量制御線ＰＶＤＤに供給するＤＣバイアスをＶＤＤＣとしたときは、リセット時から信号蓄積時において、容量素子１２６間にかかる電圧の絶対値は最大で電源電圧ＶＤＤＣとなる。これより、信頼性確保の観点から容量素子１２６間にかかる電圧の絶対値を低減させるために、容量制御線ＰＶＤＤに供給するＤＣバイアスとして電源電圧ＶＤＤＣの１／２を供給することは有効である。
　また、容量制御線ＰＶＤＤには、ＤＣバイアス値に制限されることはなく、パルスとしてバイアス値を供給してもよい。
　スイッチトランジスタ１２２については、ゲートにスイッチ制御線ＳＷが接続され、ドレイン電極に第２拡散層ＦＤ２が接続され、ソース電極に第１拡散層ＦＤ１が接続されている。
　また、リセットトランジスタ１２３については、ゲートにリセット制御線ＲＳが接続され、ドレイン電極に電源電圧ＶＤＤＣが接続され、ソース電極に第２拡散層ＦＤ２が接続されている。光電変換素子１２０から第１拡散層ＦＤ１へ信号電荷を転送する前に、リセットトランジスタ１２３のゲート電極にリセット制御線ＲＳを伝達してリセットパルスφＲＳにて“Ｈｉｇｈ”レベルが与えられると、リセットトランジスタ１２３がオンとなり、また、スイッチトランジスタ１２２のゲート電極にリセット制御線ＳＷ１を伝達してスイッチパルスφＳＷにて“Ｈｉｇｈ”レベルが与えられると、スイッチトランジスタ１２２もオンとなり、第１拡散層ＦＤ１と第２拡散層ＦＤ２の電位が電源電圧ＶＤＤＣにリセットされる。
　増幅トランジスタ１２４については、ゲート電極が第１拡散層ＦＤ１と接続され、ドレイン電極が電源電圧ＶＤＤＣと接続され、ソース電極が選択トランジスタ１２５のドレイン電極と接続されている。
　選択トランジスタ１２５は、ゲート電極は選択制御線ＳＥＬと接続され、ドレイン電極は増幅トランジスタ１２４のソース電極と接続され、ソース電極は垂直信号線ＰＩＸＯＵＴと接続される。読出し行が選択されると、選択制御線ＳＥＬを伝達して選択パルスφＳＥＬにて“Ｈｉｇｈ”レベルが与えられ、選択トランジスタ１２５がオンとなり、増幅トランジスタ１２４のソース電極と垂直信号線ＰＩＸＯＵＴを接続する。
　増幅トランジスタ１２４はオンとなった選択トランジスタ１２５を介して、スイッチトランジスタ１２２とリセットトランジスタ１２３とによってリセットされた後の第１拡散層ＦＤ１の電位をリセットレベルとして垂直信号線ＰＩＸＯＵＴへ出力し、さらに、第１転送トランジスタ１２１によって信号電荷が転送された後の第１拡散層ＦＤ１の電位を信号レベルとして垂直信号線ＰＩＸＯＵＴへ出力する。リセットレベルと信号レベルとのペアは、スイッチトランジスタ１２２および第２転送トランジスタ１２８の切り替えによって３種類ある。３種類は、例えば、低照度用、中照度用、高照度用に対応する。
　ここで、素電荷量をｑ、フローティングディフュージョン部の容量値をＣとすると、信号電荷から電圧に変換する変換効率ηはη＝ｑ／Ｃで表される。変換効率ηは容量値Ｃで決まるため、スイッチトランジスタ１２２がオン時は増幅トランジスタ１２４のゲート部に第１拡散層ＦＤ１と第２拡散層ＦＤ２とが接続した状態となっているため、スイッチトランジスタ１２２がオフ時の増幅トランジスタ１２４のゲート部に第１拡散層ＦＤ１のみ接続された状態と比べて、変換効率ηが低くなるという特徴がある。
　ここで、変換効率ηは高いほど信号電荷を電圧に効率よく変換することができ、出力信号の電圧値を大きくすることができる。これにより垂直信号線ＰＩＸＯＵＴに接続するカラム処理回路１０５で発生するノイズ成分Ｎに対する画素信号Ｓの比率Ｓ／Ｎを向上することができ、高画質の画像を得ることができる。
　また、容量素子１２６の読出しについて、容量素子１２６は第２転送トランジスタ１２８がオンとなって第１拡散層ＦＤ１へ転送される際、完全転送されず、電荷分配で信号電荷が第２拡散層ＦＤ２および第１拡散層ＦＤ１へ移動する。第２転送トランジスタ１２８がオンした後の第１拡散層ＦＤ１の電位を容量素子１２６の信号レベルとして垂直信号線ＰＩＸＯＵＴへ出力し、その後リセットトランジスタ１２３によって第１拡散層ＦＤ１が電源電圧ＶＤＤＣにリセットされる。リセットトランジスタ１２３がオフする際にｋＴＣノイズが発生する。リセットされた第１拡散層ＦＤ１の電位をリセットレベルとして垂直信号線ＰＩＸＯＵＴへ出力し、信号レベルとリセットレベルの差分から容量素子１２６に蓄積された信号電荷の出力信号を読み出すため、ｋＴＣノイズを含む出力信号となる。ここで、光電変換素子１２０の出力信号を低照度領域の画像生成に使用し、容量素子１２６の出力信号は高照度領域の画像生成に使用することで、広ダイナミックレンジを実現する。そのため、容量素子１２６の出力信号は、ある程度信号電荷が蓄積されているため、ここで発生するｋＴＣノイズの画質への影響は軽微である。
　図２に示した画素セル１０１によれば、光電変換素子１２０の出力信号を低照度時に対応する画像生成に使用し、容量素子１２６の出力信号を高照度に対応する画像生成に使用することで、広ダイナミックレンジを実現できる。また、容量素子１２６の存在によって光電変換素子１２０は，長時間露光（例えば常時露光）に適している。よって、フリッカーを容易に抑制可能である。
　ここで、フリッカー抑制について説明する。近年、ＬＥＤ光源（発光ダイオード光源）やＬＤ光源（レーザーダイオード光源）が普及している。これらの光源は、人の目には感知できない程度の速度で点灯と消灯を繰り返すダイナミック点灯を行うことが多い。言い換えれば、人の目には感知できない速度のフリッカーが生じている。例えば、ＬＥＤ光源は、照明器具の他に、信号機、車のヘッドライト、ストップランプなどに利用されている。ダイナミック点灯では人間の目には光源が常時点灯しているように見えるけれども、固体撮像装置にはフリッカーが影響する。固体撮像装置が、このような光源を撮像した場合、あるいは、このような光源を用いた照明環境で撮像した場合、光源が点灯している画像が得られる場合（あるいは明るい画像が得られる場合）と、光源が消灯している画像が得られる場合（あるいは暗い画像が得られる場合）とがある。つまり、撮像画像そのものにフリッカーが現れる現象が生じる。後者、つまり、光源が消灯している画像が得られる場合（あるいは暗い画像が得られる場合）は、撮像不良と言える。このようなフリッカー起因の撮像不良を抑制することをフリッカー抑制と呼ぶ。
　なお、ここでは選択トランジスタ１２５が記載されているが、選択トランジスタ１２５が無い構成であってもよい。画素セル１０１の行選択方法としては、選択行における画素セル１０１の第１拡散層ＦＤ１の電位を高くし、非選択行の第１拡散層ＦＤ１の電位を低くすることで、選択行の増幅トランジスタ１２４を有効にし、垂直信号線ＰＩＸＯＵＴへ出力することが可能である。
　［１．２　画素セル１０１の断面構成例］
　次に、第１の実施形態に係る固体撮像装置１００において、画素セル１０１の第１～第３構成例の模式的に示す断面図である。
　図３Ａは、第１の実施形態による固体撮像装置１００を構成する画素セルの第１構成例を示す模式断面図である。図３Ａでは、表面照射型の画素セル１０１の模式断面図を示す。画素セル１０１は、半導体基板１５０内に、ｐ型の不純物を含むウェル領域１４０と、ｐ型とは異なるｎ型の不純物を含む光電変換素子１２０と、ｎ型の不純物の拡散層と、オーバーフロートランジスタゲート１２７ｇと、第１転送トランジスタゲート１２１ｇと、第２転送トランジスタゲート１２８ｇと、スイッチトランジスタゲート１２２ｇと、リセットトランジスタゲート１２３ｇと、増幅トランジスタゲート１２４ｇと、選択トランジスタゲート１２５ｇとを備える。なお、同図の画素セル１０１は、配線を形成可能な配線層Ｌ１～配線層Ｌ６を有している。さらに、画素セル１０１は、ポリシリコンからなる第１配線ｗ１と、第１配線ｗ１と第１拡散層ＦＤ１とを接続するポリシリコンからなるコンタクトｃ１と、第１配線ｗ１と増幅トランジスタゲート１２４ｇとを接続するポリシリコンからなるコンタクトｃ２とを有する。配線層Ｌ４および配線層Ｌ５は、例えば、銅材料からなる配線を含む。例えば、コンタクト１４５は、銅材料からなる。光電変換素子１２０は、埋込ダイオードとして形成されている。
　なお、第１配線ｗ１の材料の一例としてポリシリコン材料としているが、これに限定されるものではなく、銅材料で形成してもよい。また、コンタクトｃ１、ｃ２の材料の一例としてポリシリコン材料としているが、これに限定されるものではなく、銅材料で形成してもよい。
　ここで、容量素子１２６は、凹凸パターンを有する。すなわち、容量素子１２６の対向電極は、配線層Ｌ２に凹凸を有する面状配線パターンとして形成された電極と、配線層Ｌ３に凹凸を有する面状配線パターンとして形成された電極とからなる。これは、電極の対向する表面積を大きくすることで、容量値を上げることができる構成の一例である。なお、容量素子１２６の凹凸は、図３Ａの断面と平行な方向だけでなく、断面と垂直な方向にも設けてもよい。
　ここで、第１拡散層ＦＤ１と増幅トランジスタゲート１２５ｇとを接続する配線として、第１配線ｗ１を用いている。第１配線ｗ１は容量素子１２６よりも半導体基板１５０側の配線層Ｌ１に形成されており、配線層Ｌ２～Ｌ６の何れかの配線層に形成される場合よりも、コンタクト長を短くすることができる。すなわち、コンタクトｃ１およびｃ２のコンタクト長を短くすることで、配線間の寄生容量を低減することができ、変換効率ηを大きくすることができる。これにより、Ｓ／Ｎを向上させることで高画質を得ることが可能となる。
　また、容量素子１２６と容量素子ノードＣ１とを接続する配線として、配線層Ｌ１内の配線ｗ２を用いる。これにより、コンタクトｃ４の配置自由度が大きくなることから、容量素子１２６の配置自由度が上がる。これにより、容量素子１２６の面積を最大限配置できるようなレイアウトが可能となり、容量素子１２６の容量値を大きくすることができ、ダイナミックレンジの拡大を実現することができる。
　また、ここで、第１拡散層ＦＤ１と増幅トランジスタゲート１２５ｇとを接続する第１配線ｗ１として、ポリシリコン材料を用いることで、第１拡散層ＦＤ１の金属汚染を抑制することができ、リーク電流を低減することができる。
　また、容量素子１２６と容量素子ノードＣ１とを接続する配線ｗ２の材料として、ポリシリコン材料を用いることで、容量素子ノードＣ１の金属汚染を抑制することができる。これにより、容量素子ノードＣ１で発生するリーク電流を低減することができる。
　また、第１配線ｗ１の一部は、第１転送トランジスタゲート１２１ｇを覆うように形成されている。転送パルスφＴＧにて“Ｈｉｇｈ”レベルが与えられ、第１転送トランジスタ１２１がオンとなり、光電変換素子１２０で光電変換されて光電変換素子１２０に蓄積された信号電荷（具体的には電子）が第１拡散層ＦＤ１へ転送される際、寄生容量のカップリングにより、第１拡散層ＦＤ１の電位が上昇する。これにより、信号電荷（具体的には電子）が光電変換素子１２０から第１拡散層ＦＤ１への転送効率が向上し、残像の発生を抑制することができる。
　図３Ｂは、第１の実施形態による固体撮像装置１００を構成する画素セルの第２構成例を示す模式断面図である。図３Ｂでは、裏面照射型の画素セル１０１の模式断面図を示す。図３Ｂは、図３Ａと比べて、光が半導体基板１５０の下側から入射する点と、容量素子１２６が光電変換素子１２０の一部を覆うように配置されている点とが異なる。以下、図３Ｂについて、図３Ａと異なる点を中心に説明する。
　容量素子１２６は、半導体基板１５０の平面視において光電変換素子１２０と重なる部分を有している。つまり、容量素子１２６の少なくとも一部が光電変換素子１２０の少なくとも一部と重なっている。これにより、裏面照射型の画素セル１０１では、表面照射型の画素セルと比べて、容量素子１２６は光電変換素子１２０を覆うように配置することができるため、より大きな容量値を得ることができる。これにより、ダイナミックレンジの拡大を実現することができる。
　図３Ｃは、第１の実施形態による固体撮像装置１００を構成する画素セルの第３構成例を示す模式断面図である。図３Ｃでは、裏面照射型の画素セル１０１の模式断面図を示す。図３Ｃは、図３Ｂと比べて、配線層Ｌ１に属する配線が銅材料で形成されている点と、第１配線ｗ１と同一の配線層Ｌ１に反射板としての配線１４７が光電変換素子１２０上に形成されている点とが異なっている。以下、図３Ｃについて、図３Ｂと異なる点を中心に説明する。
　反射板としての配線１４７は、第１配線ｗ１と同じ配線層Ｌ１に、半導体基板１５０の平面視において光電変換素子１２０の少なくとも一部と重なる位置に形成されている。同図の例では、反射板としての配線１４７は、光電変換素子１２０の全部と重なっている。また、反射板としての配線１４７は、ポリシリコンよりも反射率の高い銅材料で形成される。これにより、半導体基板１５０の下側から照射した光が光電変換素子１２０を透過した際、反射板としての配線１４７で光電変換素子１２０側に反射することで、光電変換素子１２０の光電変換効率を上げることができる。こうして、容量素子１２６の形状、材料によって光電変換効率が低下することを防ぐことができる。
　［１．３　画素セル１０１各部のポテンシャル］
　図４は、第１の実施形態による固体撮像装置１００を構成する画素の半導体基板１５０内のポテンシャルを示す図である。同図の横方向は、半導体基板１５０内の相対的な位置を示す。同図の縦方向は下向きに電位が高いことを示す。
　同図の「ＦＤ２」は、第２拡散層ＦＤ２の電位を示す。「ＴＧＣ」は、第２転送トランジスタゲート１２８ｇ下部の半導体基板１５０の電位を示す。「Ｃ１」は、容量素子ノードＣ１ｇの電位を示す。「ＯＦ」は、オーバーフロートランジスタゲート１２７ｇ下部の半導体基板１５０の電位を示す。「ＰＤ」は、光電変換素子１２０の電位を示す。「ＴＧ」は、第１転送トランジスタゲート１２１ｇ下部の半導体基板１５０の電位を示す。「ＦＤ１」は、第１拡散層ＦＤ１の電位を示す。「ＳＷ」は、スイッチトランジスタゲート１２２ｇ下部の半導体基板１５０の電位を示す。「ＦＤ２」は、第２拡散層ＦＤ２の電位を示す。「ＲＳ」は、リセットトランジスタゲート１２３ｇ下部の半導体基板１５０の電位を示す。「ＶＤＤＣ」は、電源電圧ＶＤＤＣにおける電位を示す。
　まず、図４の（ａ）はリセット動作時であって、リセットトランジスタゲート１２３ｇにリセット制御線ＲＳからリセットパルスφＲＳにて”Ｈｉｇｈ”レベルが与えられる。スイッチトランジスタゲート１２２ｇにスイッチ制御線ＳＷからスイッチパルスφＳＷにて”Ｈｉｇｈ”レベルが与えられる。第１転送トランジスタゲート１２１ｇに第１転送制御線ＴＧからリセットパルスφＴＧにて”Ｈｉｇｈ”レベルが与えられる。第２転送トランジスタゲート１２８ｇに第２転送制御線ＴＧＣからリセットパルスφＴＧＣにて”Ｈｉｇｈ”レベルが与えられる。これにより、第１拡散層ＦＤ１と第２拡散層ＦＤ２と容量素子ノード（Ｃ１）１２７ｇとは電源電圧ＶＤＤＣにリセットされる。光電変換素子１２０から信号電荷は完全転送されてリセットされる。
　図４の（ｂ１）は蓄積制御期間の内、露光開始時のポテンシャルを示す。リセットトランジスタゲート１２３ｇにリセット制御線ＲＳからリセットパルスφＲＳにて”Ｌｏｗ”レベルが与えられる。スイッチトランジスタゲート１２２ｇにスイッチ制御線ＳＷからスイッチパルスφＳＷにて”Ｌｏｗ”レベルが与えられる。第１転送トランジスタゲート１２１ｇに転送制御線ＴＧから転送パルスφＴＧにて”Ｌｏｗ”レベルが与えられる。第２転送トランジスタゲート１２８ｇに転送制御線ＴＧＣから転送パルスφＴＧＣにて”Ｌｏｗ”レベルが与えられる。これにより、光電変換素子１２０と容量素子１２６とは、信号電荷を蓄積できる状態となる。
　図４の（ｂ２）は蓄積制御期間の内、信号電荷の蓄積時のポテンシャルを示す。光電変換素子１２０が照射された光に応じて光電変換し信号電荷が蓄積している。光電変換素子１２０に隣接するオーバーフロートランジスタゲート１２７ｇ下部の半導体基板１５０内のポテンシャル障壁は、同じく光電変換素子１２０に隣接する第１転送トランジスタゲート１２１ｇ下部の半導体基板１５０内のポテンシャル障壁よりも低くなるように、オーバーフロー制御線ＯＦから供給されるＤＣバイアスにより制御される。これにより、光電変換素子１２０に蓄積した信号電荷が、光電変換素子１２０の飽和容量を超えて生成されると、オーバーフロートランジスタゲート１２７ｇ下部の半導体基板１５０内を介して、容量素子１２６に信号電荷が転送され、容量素子１２６に信号電荷が蓄積される。
　図４の（ｃ１）は、蓄積制御期間の内、光電変換素子１２０に蓄積した信号電荷を第１拡散層ＦＤ１に転送する転送時のポテンシャルを示す。第１転送トランジスタゲート１２１ｇに転送制御線ＴＧから転送パルスφＴＧにて”Ｈｉｇｈ”レベルが与えられる。これにより、光電変換素子１２０に蓄積した信号電荷は、光電変換素子１２０から第１拡散層ＦＤ１に完全転送される。
　図４の（ｃ２）は、容量素子１２６の信号電荷の第１拡散層ＦＤ１と第２拡散層ＦＤ２へ転送する際のポテンシャルを示す。第２転送トランジスタゲート１２８ｇに転送制御線ＴＧＣから転送パルスφＴＧＣにて”Ｈｉｇｈ”レベルが与えられる。これにより、容量素子１２６に蓄積した信号電荷は、容量素子１２６から第２拡散層ＦＤ２へ信号電荷が転送される。スイッチトランジスタゲート１２２ｇにスイッチ制御線ＳＷからスイッチパルスφＳＷにて”Ｈｉｇｈ”レベルが与えられる。これにより、第２拡散層ＦＤ２と第１拡散層ＦＤ１が接続され、容量素子ノードＣ１に蓄積した信号電荷が、第１拡散層ＦＤ１および第２拡散層ＦＤ２に転送される。
　［２．　固体撮像装置１００の動作例］
　次に図５は、図２に示す画素の動作を説明するためのタイミングチャートの一例を示す。
　まず、時刻ｔ１では、φＲＳとφＳＷが“Ｈｉｇｈ”レベルになり、第２拡散層ＦＤ２と第１拡散層ＦＤ１とに電源電圧ＶＤＤＣが印加される。また、φＴＧが“Ｈｉｇｈ”レベルとなり、光電変換素子１２０の信号電荷は排出される。また、φＴＧＣは“Ｈｉｇｈ”レベルになり、容量素子１２６に電源電圧ＶＤＤＣが印可される。
　時刻ｔ２にて、φＲＳとφＳＷは“Ｌｏｗ”レベルとなる。このとき、通常時はリセットトランジスタ１２３およびスイッチトランジスタ１２２のスイッチングによるノイズにより、第１拡散層ＦＤ１の電位は段差が発生する。また、φＴＧとφＴＧＣは“Ｌｏｗ”レベルとなり、光電変換素子１２０および容量素子１２６は、信号電荷を蓄積できる状態となる。
　時刻ｔ３にて、φＰＶＤＤは“Ｌｏｗ”レベルとなり、これにより容量素子ノードＣ１の電位が低下する。ここで、容量素子ノードＣ１は、図３Ａで示したように半導体基板１５０内のｐ型の不純物を含むウェル領域１４０に囲まれたｎ型不純物の拡散層に接続されている。ｐ型の不純物を含むウェル領域１４０は、ここでは一例としてＧＮＤ電位が供給され、容量素子ノードＣ１の電位を低下させることで、ｎ型不純物の拡散層とｐ型の不純物を含むウェル領域１４０間の電位差を低下させることで、リーク電流を低減させることができる。
　時刻ｔ４にて、φＲＳとφＳＷが“Ｈｉｇｈ”レベルになり、第２拡散層ＦＤ２と第１拡散層ＦＤ１に電源電圧ＶＤＤＣが印加される。また、φＳＥＬが“Ｈｉｇｈ”レベルとなり、選択トランジスタ１２５がオンとなり、増幅トランジスタ１２４のソース電極と垂直信号線ＰＩＸＯＵＴが電気的に接続される。増幅トランジスタ１２４は、一定の電流が流れソースフォロワを形成する。同じ垂直信号線ＰＩＸＯＵＴに接続する他の画素の選択トランジスタ１２５のゲート電極にはφＳＥＬとして“Ｌｏｗ”レベルが供給され、選択トランジスタ１２５はオフしている。
　時刻ｔ５にて、φＳＷは“Ｌｏｗ”レベルとなる。このとき、スイッチトランジスタ１２２のスイッチングによる寄生容量のカップリングにて、第１拡散層ＦＤ１の電位は低下する。
　時刻ｔ６にて、φＲＳは“Ｌｏｗ”レベルとなる。このとき、リセットトランジスタ１２３のスイッチングによるノイズにより、第２拡散層ＦＤ２の電位は段差が発生する。
　時刻ｔ７にて、φＳＷは“Ｈｉｇｈ”レベルとなる。このとき、スイッチトランジスタ１２２のスイッチングによる寄生容量とスイッチトランジスタ１２２のゲート容量のカップリングにて、第１拡散層ＦＤ１と第２拡散層ＦＤ２の電位は上昇する。
　これにより、信号電荷（具体的には電子）が光電変換素子１２０から第１拡散層ＦＤ１への転送効率が向上し、残像の発生を抑制することができる。また、電位が安定した時刻ｔ７ａにて信号レベル（ＣＬ２）をサンプリングする。
　ここで、時刻ｔ４から時刻ｔ７までの一連の動作は第１拡散層ＦＤ１と第２拡散層ＦＤ２のリセット動作に関した動作である。本駆動でリセット動作を行うと、φＳＷが“Ｈｉｇｈ”レベルにおける時刻ｔ７ａにて、第１拡散層ＦＤ１と第２拡散層ＦＤ２の電位はより高い状態にすることができる。その理由として、時刻ｔ６において第２拡散層ＦＤ２のリセットは、φＳＷが“Ｌｏｗ”レベルの状態でリセットされる。このため、時刻ｔ７において、φＳＷが“Ｈｉｇｈ”レベルとなる際、第１拡散層ＦＤ１と第２拡散層ＦＤ２はφＲＳが“Ｌｏｗ”レベルであることからフローティング状態となっており、φＳＷが“Ｈｉｇｈ”レベルとなると、スイッチトランジスタ１２２と第１拡散層ＦＤ１と第２拡散層ＦＤ２との寄生容量によりカップリングで電位が持ち上げられるからである。第１拡散層ＦＤ１と第２拡散層ＦＤ２の電位をより高い状態とすることで、光電変換素子１２０からの信号電荷の転送を行いやすくし、信号電荷残りを抑制することができる。
　時刻ｔ８にて、φＳＷは“Ｌｏｗ”レベルとなる。この時、第１拡散層ＦＤ１の電位が安定した時刻ｔ８ａにて信号レベル（ＣＬ１）をサンプリングする。
　時刻ｔ９にて、φＴＧは“Ｈｉｇｈ”レベルとなる。この時、光電変換素子１２０から第１拡散層ＦＤ１へ信号電荷が転送され、第１拡散層ＦＤ１の電位は低下する。
　時刻ｔ１０にて、φＴＧは“Ｌｏｗ”レベルとなり、光電変換素子１２０から第１拡散層ＦＤ１への信号電荷の転送が終了する。
　時刻ｔ１０ａにて、第１拡散層ＦＤ１の電位が安定し、信号レベル（ＳＨ１）をサンプリングする。そして、カラム処理回路１０５にて、時刻８ａにおける信号レベル（ＣＬ１）と時刻１０ａにおける信号レベル（ＳＨ１）の差分から光電変換素子１２０の出力信号Ｓｉｇ１を抽出する。
　時刻ｔ１１にて、φＳＷが“Ｈｉｇｈ”レベルとなる。この時、第１拡散層ＦＤ１に加えてスイッチトランジスタ１２２と第２拡散層ＦＤ２の寄生容量分だけ容量が増加するため、時刻ｔ１０の時と比べて、変換効率ηが低下し、第１拡散層ＦＤ１の電位は上昇する。
　時刻ｔ１２にて、φＴＧは“Ｈｉｇｈ”レベルとなる。この時、光電変換素子１２０に残存した信号電荷がある場合は、第１拡散層ＦＤ１と第２拡散層（ＦＤ２）へ信号電荷が転送され、第１拡散層ＦＤ１の電位は低下する。
　時刻ｔ１３にて、φＴＧは“Ｌｏｗ”レベルとなり、光電変換素子１２０から第１拡散層ＦＤ１と第２拡散層ＦＤ２への信号電荷の転送が終了する。
　第１拡散層ＦＤ１の電位が安定した時刻ｔ１３ａにて信号レベル（ＳＨ２）をサンプリングする。そして、カラム処理回路１０５にて、時刻ｔ７ａにおける信号レベル（ＣＬ２）と時刻ｔ１３ａにおける信号レベル（ＳＨ２）の差分から光電変換素子１２０の出力信号Ｓｉｇ２を抽出する。
　時刻ｔ１４にて、φＰＶＤＤは“Ｈｉｇｈ”レベルとなり、容量素子ノードＣ１の電位が上昇する。また、φＴＧＣは“Ｈｉｇｈ”レベルとなる。この時、第１拡散層ＦＤ１とスイッチトランジスタ１２２と第２拡散層ＦＤ２の容量に加えて、第２転送トランジスタ１２８の容量と容量素子１２６の容量が増加するため、時刻ｔ１３の時と比べて、変換効率ηが低下する。第１拡散層ＦＤ１の電位が安定した時刻ｔ１４ａにて信号レベル（ＳＨ３）をサンプリングする。
　時刻ｔ１５にて、φＲＳは“Ｈｉｇｈ”レベルとなり、第１拡散層ＦＤ１と第２拡散層ＦＤ２と容量素子ノードＣ１は電源電圧ＶＤＤＣが印加される。
　時刻ｔ１６にて、φＲＳは“Ｌｏｗ”レベルとなる。このとき、リセットトランジスタ１２３のスイッチングによるノイズにより、第１拡散層ＦＤ１と第２拡散層ＦＤ２と容量素子ノードＣ１の電位は段差が発生する。第１拡散層ＦＤ１の電位が安定した時刻ｔ１６ａにて信号レベル（ＣＬ３）をサンプリングする。
　そして、カラム処理回路１０５にて、時刻１４ａにおける信号レベル（ＳＨ３）と時刻１６ａにおける信号レベル（ＣＬ３）の差分から光電変換素子１２０の出力信号Ｓｉｇ３を抽出する。
　時刻ｔ１７にて、φＳＷとφＴＧＣは“Ｌｏｗ”レベルとなる。また、φＳＥＬは“Ｌｏｗ”レベルとなり、選択トランジスタ１２５がオフとなり、増幅トランジスタ１２４のソース電極と垂直信号線ＰＩＸＯＵＴの接続が電気的に切断される。
　以上のタイミングチャートに従うと、合計で３つの異なる状態における出力信号Ｓｉｇ１～Ｓｉｇ３を得ることができる。出力信号Ｓｉｇ１は、光電変換素子１２０の信号電荷においてスイッチトランジスタ１２２がオフ状態としてより高い変換効率で信号電荷を電圧に変換した信号である。出力信号Ｓｉｇ２は、光電変換素子１２０の信号電荷においてスイッチトランジスタ１２２がオンとして信号電荷を電圧変換した信号である。出力信号Ｓｉｇ３は、光電変換素子１２０の信号電荷においてスイッチトランジスタ１２２がオン、第２転送トランジスタ１２８がオンとして光電変換素子１２０の信号電荷と、光電変換素子１２０から溢れた信号電荷を蓄積した容量素子１２６に蓄積した信号電荷を電圧に変換した信号である。
　［２．１　被写体照度と信号出力］
　図６は、第１の実施形態による固体撮像装置１００を構成する画素の被写体照度と画素の信号出力の関係を示すグラフである。横軸には被写体照度を示し、縦軸には出力を示す。同図には、光電変換素子１２０の信号電荷においてスイッチトランジスタ１２２がオフ状態としてより高い変換効率で信号電荷を電圧に変換した出力信号Ｓｉｇ１と、スイッチトランジスタ１２２がオンとして信号電荷を電圧変換した出力信号Ｓｉｇ２と、光電変換素子１２０の信号電荷と光電変換素子１２０から溢れた信号電荷を蓄積した容量素子１２６に蓄積する信号電荷を電圧変換し、演算処理された出力信号Ｓｉｇ３を示す。グラフの傾きは変換効率およびＡＤ変換時のゲイン設定、蓄積期間および露光期間に依存する。低照度の被写体をカバーする出力信号Ｓｉｇ１では、変換効率の高く、ＡＤ変換時のゲイン設定も他より高く設定するため、グラフの傾きが急になっている。また、出力はＡＤ変換後の出力を示しているため、最大値はＡＤ変換時のｂｉｔ数に依存する。
　被写体照度Ｌ０１になると、Ｓｉｇ１のＡＤ変換後の出力値は最大値に到達し、これより被写体照度に依存せず一定の出力となる。
　被写体照度Ｌ０２になると、Ｓｉｇ２のＡＤ変換後の出力値は最大値に到達し、これより被写体照度に依存せず一定の出力となる。Ｓｉｇ１よりは第１拡散層ＦＤ１の変換効率が低く、ＡＤ変換時のゲイン設定も低いため、より高照度側の被写体照度Ｌ０２で出力は最大値となる。
　被写体照度Ｌ０３になると、Ｓｉｇ３のＡＤ変換後の出力値は最大値に到達し、これより被写体照度に依存せず一定の出力となる。
　Ｓｉｇ３は、Ｓｉｇ２と比べて、撮像可能な被写体照度の範囲は０～Ｌ３とより広く、被写体照度が比較的高い場合でも被写体照度に応じた信号電荷量を得ることができる。これは、容量素子１２６にて光電変換素子１２０から溢れた信号電荷を蓄積することが可能であるためである。
　このように、出力信号Ｓｉｇ１、Ｓｉｇ２、Ｓｉｇ３は、低照度用、中照度用、高照度用である。
　ここで、ＬＥＤ光源によるフリッカーを抑制するため、固体撮像装置１００は常時露光動作する必要がある。出力信号Ｓｉｇ１とＳｉｇ２については、光電変換素子１２０の信号電荷であり、常時露光動作で取得された信号電荷であるため、フリッカーは抑制される。また、Ｓｉｇ３は容量素子１２６を用いて信号電荷の蓄積電荷量を拡大することで、高照度の被写体の撮像を可能としつつ、ＬＥＤ光源のフリッカーを抑制した画像を得ることができる。
　［２．２　被写体照度とＳＮ比］
　図７は、第１の実施形態による固体撮像装置１００を構成する画素の被写体照度と画素のＳＮ（信号とノイズの比）の関係を示すグラフである。横軸は被写体照度、縦軸はＳＮを示す。低照度から高照度までをＳｉｇ１、Ｓｉｇ２、Ｓｉｇ３の出力信号をつなぎ被写体照度に対する画像のＳＮを示したものである。各出力信号を合成することで、高いＳＮを維持しつつ広いダイナミックレンジを確保することができる。
　また、容量素子１２６を使用すると、出力信号にｋＴＣノイズが含まれてノイズが悪化する。仮にＳｉｇ３のみで広いダイナミックレンジの画像を得ようとすると、低照度領域では、ｋＴＣノイズによる影響が顕著となり、画質（Ｓ／Ｎ）が悪く、特にＳＮを重視する低照度の画質としては許容できない。しかしながら、第１の実施形態によれば、低照度の画質は、光電変換素子１２０からの出力信号であるＳｉｇ１とＳｉｇ２であるため、低照度画質のＳ／Ｎが悪化するという課題は有しない。
　例えば、光電変換素子１２０の出力信号を低照度時に対応する画像生成に使用し、高いＳＮを維持することができる。また、容量素子１２６の出力信号を高照度に対応する画像生成に使用することで、広ダイナミックレンジを実現できる。また、容量素子１２６の存在によって光電変換素子１２０は，長時間露光（例えば常時露光）に適している。よって、フリッカーを容易に抑制可能である。
　以上説明してきたように実施の形態１における固体撮像装置１００は、半導体基板１５０に形成され、光電変換して生成された信号電荷を蓄積する光電変換素子１２０と、光電変換素子１２０から転送される信号電荷を保持する第１拡散層ＦＤ１と、光電変換素子１２０から溢れる信号電荷を保持する容量素子１２６と、第１拡散層ＦＤ１の信号電荷量に応じた信号を出力する増幅トランジスタ１２４と、第１拡散層ＦＤ１に接続された第１コンタクトｃ１と、増幅トランジスタ１２４のゲートに接続された第２コンタクトｃ２と、第１コンタクトｃ１と第２コンタクトｃ２とを接続する第１配線ｗ１と、を備え、第１配線ｗ１は、半導体基板１５０の法線方向において、半導体基板１５０と容量素子１２６との間に配置される。言い換えれば、半導体基板１５０と第１配線ｗ１との最短距離は、半導体基板１５０と容量素子１２６との最短距離より小さい。
　これによれば、ダイナミックレンジ拡大に伴うＳＮ比の劣化を抑制することができる。具体的には、第１配線の寄生容量を低減することができ、第１拡散層の電位を電圧に変換する増幅トランジスタ１２４の変換効率を大きくすることができる。これにより、ＳＮ比の劣化を抑制することができ高画質を得ることが可能となる。
　ここで、固体撮像装置１００は、複数の配線層を備え、第１配線ｗ１は、複数の配線層のうち、半導体基板１５０に直近の配線層Ｌ１に含まれていてもよい。
　これによれば、第１配線の寄生容量をさらに低減することができる。
　ここで、直近の配線層は、増幅トランジスタ１２４のゲートを含まない配線層であってもよい。
　これによれば、例えば、ゲートを含む層が配線を含まない場合に、直近の配線層はゲートを含まない配線層になる。このような場合に、第１配線の寄生容量を効果的に低減することができる。
　ここで、直近の配線層は、増幅トランジスタ１２４のゲートを含む配線層であってもよい。
　これによれば、例えば、ゲートと、ゲートを接続する配線とが同じ配線層内に存在する場合に、当該配線層が、直近の配線層となる。このような場合に、第１配線の寄生容量を効果的に低減することができる。
　ここで、固体撮像装置１００は、更に、光電変換素子１２０から信号電荷を第１拡散層ＦＤ１に転送する第１転送トランジスタ１２１を備え、第１配線ｗ１は、半導体基板１５０の平面視において、第１転送トランジスタ１２１のゲート電極の一部と重なっていてもよい。
　これによれば、光電変換素子１２０から第１拡散層ＦＤ１へ信号電荷が転送される際、第１配線と第１転送トランジスタ１２１のゲート電極１２１ｇとの間の寄生容量のカップリングにより、第１拡散層ＦＤ１の電位が上昇する。これにより、光電変換素子１２０から第１拡散層ＦＤ１への信号電荷の転送効率が向上し、残像の発生を抑制することができる。
　ここで、固体撮像装置１００は、更に、半導体基板１５０上に形成される容量素子ノードＣ１に接続された第３コンタクトｃ３と、容量素子１２６に接続された第４コンタクトｃ４と、第３コンタクトと第４コンタクトとを接続する第２配線ｗ２を備え、第２配線ｗ２は、第１配線ｗ１と同じ配線層Ｌ１に含まれてもよい。
　これによれば、容量素子１２６の配置自由度が上がる。例えば、容量素子１２６の面積を最大限配置できるようなレイアウトが可能となり、容量素子１２６の容量値を大きくすることができ、ダイナミックレンジの拡大を実現することができる。
　ここで、第１配線ｗ１は、ポリシリコンを含んでもよい。
　これによれば、第１拡散層ＦＤ１の金属汚染を抑制することができ、リーク電流を低減することができる。
　ここで、固体撮像装置１００は、裏面照射型構造であってもよい。
　これによれば、光電変換素子１２０の光電変換効率を上げることができる。
　ここで、容量素子１２６は、半導体基板１５０の平面視において光電変換素子１２０の少なくとも一部と重なっていてもよい。
　これによれば、容量素子１２６はより大きな容量値を得ることができる。これにより、ダイナミックレンジの拡大を容易にすることができる。
　ここで、固体撮像装置１００は、さらに、第１配線ｗ１と同じ配線層Ｌ１に、半導体基板１５０の平面視において光電変換素子１２０の少なくとも一部と重なる反射板としての配線１４７を備えてもよい。
　これによれば、光電変換素子１２０の光電変換効率を上げることができる。例えば、反射板がなければ、容量素子１２６の形状、材料に依存して反射光の光電変換効率が低下することがある。反射板はこれを防ぐことができる。
　ここで、固体撮像装置１００は、更に、光電変換素子１２０から第１拡散層ＦＤ１に信号電荷を転送する第１転送トランジスタ１２１と、容量素子１２６から転送される信号電荷を保持する第２拡散層ＦＤ２と、第１拡散層ＦＤ１と第２拡散層ＦＤ２とを接続するスイッチトランジスタ１２２と、容量素子１２６から第２拡散層ＦＤ２に信号電荷を転送する第２転送トランジスタ１２８と、第１拡散層ＦＤ１をリセットするリセットトランジスタ１２３と、を備えてもよい。
　これによれば、容量素子１２６から第２拡散層ＦＤ２への信号電荷の転送を制御可能である。
　ここで、固体撮像装置１００は、リセットトランジスタ１２３およびスイッチトランジスタ１２２をターンオンすることにより、第１拡散層ＦＤ１および第２拡散層ＦＤ２のリセット動作を開始してもよい。
　これによれば、第２拡散層ＦＤ２および第１拡散層ＦＤ１を同時にリセットすることができる。
　ここで、固体撮像装置１００は、第１拡散層ＦＤ１および第２拡散層ＦＤ２のリセット動作の開始後に、スイッチトランジスタ１２２をターンオフすることにより、第１拡散層ＦＤ１のリセット動作を解除してもよい。
　これによれば、第２拡散層ＦＤ２のリセット動作を継続したまま第１拡散層ＦＤ１のリセット動作を解除することができる。
　ここで、固体撮像装置１００は、第１拡散層ＦＤ１のリセット動作解除後にリセットトランジスタ１２３をターンオフすることにより、第２拡散層ＦＤ２のリセット動作を解除してもよい。
　ここで、固体撮像装置１００は、第２拡散層ＦＤ２のリセット解除後に、スイッチトランジスタ１２２をターンオンした状態で、増幅トランジスタ１２４からリセットレベルを出力してもよい。
　これによれば、第２拡散層ＦＤ２と第１拡散層ＦＤ１とを接続した状態のリセットレベルを出力することができる。
　ここで、固体撮像装置１００は、リセットレベルの読み出し後に、スイッチトランジスタ１２２ターンオフした状態で、増幅トランジスタ１２４から他のリセットレベルを出力してもよい。
　これによれば、さらに、第２拡散層ＦＤ２と第１拡散層ＦＤ１とを接続していない状態で、第１拡散層ＦＤ１のリセットレベルを出力することができる。
　ここで、固体撮像装置１００は、増幅トランジスタ１２４は、第１リセットレベルおよび第２リセットレベルを出力し、第２リセットレベルは、第２拡散層ＦＤ２のリセット解除後に、スイッチトランジスタ１２２がターンオンした状態で、増幅トランジスタ１２４から出力され、第１リセットレベルは、第２リセットレベルの出力後に、スイッチトランジスタ１２２がターンオフした状態で、増幅トランジスタ１２４から出力されてもよい。
　ここで、増幅トランジスタ１２４は、第１信号レベルおよび第２信号レベルを出力し、第１信号レベルは、第１リセットレベルの出力後に、第１転送トランジスタ１２１をターンオンしてからターンオフした状態で、かつ、スイッチトランジスタ１２２のオフ状態で、増幅トランジスタ１２４から出力され、第２信号レベルは、第１信号レベルの出力後に、第１転送トランジスタ１２１をターンオンしてからターンオフした状態で、かつ、スイッチトランジスタ１２２のオン状態で、増幅トランジスタ１２４から出力され、第１リセットレベルと第１信号レベルとはＣＤＳ（相関二重サンプリング）の処理対象であり、第２リセットレベルと第２信号レベルとはＣＤＳの処理対象であってよい。
　これによれば、ダイナミックレンジの拡大を容易にすることができる。例えば、第１リセットレベルおよび第１信号レベルから高感度で低照度用の画素信号を得ることができる。また、第２リセットレベルおよび第２信号レベルからより低感度でより高照度用の画素信号を得ることができる。
　ここで、さらに、増幅トランジスタ１２４は、第３信号レベルおよび第３リセットレベルを出力し、第３信号レベルは、第２信号レベルの出力後に、第２転送トランジスタのオン状態で、かつ、スイッチトランジスタ１２２のオン状態で、増幅トランジスタ１２４から出力され、第３リセットレベルは、第３信号レベルの出力後に、リセットトランジスタ１２３をターンオンしてからターンオフした状態で、増幅トランジスタ１２４から出力されてもよい。
　これによれば、ダイナミックレンジの拡大を容易にすることができる。例えば、第１リセットレベルおよび第１信号レベルから高感度で低照度用の画素信号を得ることができる。第２リセットレベルおよび第２信号レベルから中感度でより中照度用の画素信号を得ることができる。第３リセットレベルおよび第３信号レベルから低感度でより高照度用の画素信号を得ることができる。さらに、低照度用、中照度用、高照度用の画素信号のうち少なくとも２つを合成することにより、ダイナミックレンジを拡大することができる。
　（第２の実施形態）
　図８は、第２の実施形態における固体撮像装置１００を適用した撮像装置２００の構成例を示す図である。同図の撮像装置は、カメラシステムであって、固体撮像装置１００、レンズを含む撮像光学系２０２、信号処理部２０３、駆動回路２０４およびシステム制御部２０５を備える。
　図９に示す撮像装置２００において、第１の実施形態（各変形例を含む）の固体撮像装置１００が使用される。
　また、駆動回路２０４は、システム制御部２０５から駆動モードに応じた制御信号を受け、固体撮像装置１００に駆動モード信号を供給する。駆動モード信号を供給された固体撮像装置１００においては、タイミング発生回路１０９が、駆動モード信号に対応した駆動パルスを発生して、固体撮像装置１００内の各ブロックに供給する。
　また、信号処理部２０３は、固体撮像装置１００から出力された画像信号を受けて、当該画像信号に対して各種の信号処理を行う。
　このように、本実施形態における撮像装置は、上記の固体撮像装置１００と、固体撮像装置１００に被写体からの入射光を導く撮像光学系２０２と、固体撮像装置１００からの出力信号を処理する信号処理部２０３とを備える。
　本開示は、固体撮像装置、及び、固体撮像装置を撮像デバイスとして用いた撮影装置に関し、例えばビデオカメラやデジタルカメラ等に好適である。
　１００　固体撮像装置
　１０１　画素セル
　１０２　画素アレイ部
　１０３　垂直走査回路
　１０４　定電流源回路
　１０５　カラム処理回路
　１０６　水平走査回路
　１０７　信号処理回路
　１０８　出力回路
　１０９　タイミング発生回路
　１２０　光電変換素子
　１２１　第１転送トランジスタ
　１２２　スイッチトランジスタ
　１２３　リセットトランジスタ
　１２４　増幅トランジスタ
　１２５　選択トランジスタ
　１２６　容量素子
　１２７　オーバーフロートランジスタ
　１２８　第２転送トランジスタ
　１２９　電荷排出トランジスタ
　１４０　ウェル領域
　１４７　配線
　１５０　半導体基板
　２００　撮像装置
　２０２　撮像光学系
　２０３　信号処理部
　ＦＤ１　第１拡散層
　ＦＤ２　第２拡散層
　Ｃ１　容量素子ノード
　ｃ１～ｃ５　コンタクト
　Ｌ１～Ｌ６　配線層
　ｗ１　第１配線
　ｗ２　第２配線

Claims (20)

  1. 　半導体基板に形成され、光電変換により信号電荷を生成する光電変換素子と、
    　前記光電変換素子から転送される前記信号電荷を保持する第１拡散層と、
    　前記光電変換素子から溢れる信号電荷を保持する容量素子と、
    　前記第１拡散層の前記信号電荷に応じた信号を出力する増幅トランジスタと、
    　前記第１拡散層に接続された第１コンタクトと、
    　前記増幅トランジスタのゲートに接続された第２コンタクトと、
    　前記第１コンタクトと前記第２コンタクトとを接続する第１配線と、を備え、
    　前記半導体基板と前記第１配線との最短距離は、前記半導体基板と前記容量素子との最短距離より小さい
    固体撮像装置。
  2. 　前記固体撮像装置は、複数の配線層を備え、
    　前記第１配線は、前記複数の配線層のうち、前記半導体基板に直近の配線層に含まれる
    請求項１に記載の固体撮像装置。
  3. 　前記直近の配線層は、前記増幅トランジスタの前記ゲートを含まない配線層である
    請求項２に記載の固体撮像装置。
  4. 　前記直近の配線層は、前記増幅トランジスタの前記ゲートを含む配線層である
    請求項２に記載の固体撮像装置。
  5. 　前記固体撮像装置は、更に、前記光電変換素子から信号電荷を前記第１拡散層に転送する第１転送トランジスタを備え、
    　前記第１配線は、前記半導体基板の平面視において、前記第１転送トランジスタのゲート電極の一部と重なる
    請求項１から３のいずれか１項に記載の固体撮像装置。
  6. 　前記固体撮像装置は、更に、
    　前記容量素子に接続された第３コンタクトと、
    　前記半導体基板上に形成される容量素子ノードに接続された第４コンタクトと、
    　前記第３コンタクトと前記第４コンタクトとを接続する第２配線とを備え、
    　前記第２配線は、前記第１配線と同じ配線層に含まれる
    請求項１～５のいずれか１項に記載の固体撮像装置。
  7. 　前記第１配線は、ポリシリコンを含む
    請求項１～６のいずれか１項に記載の固体撮像装置。
  8. 　前記固体撮像装置は、裏面照射型構造である
    請求項１～７のいずれか１項に記載の固体撮像装置。
  9. 　前記容量素子は、前記半導体基板の平面視において前記光電変換素子の少なくとも一部と重なる
    請求項８に記載の固体撮像装置。
  10. 　さらに、前記第１配線と同じ配線層に、前記半導体基板の平面視において前記光電変換素子の少なくとも一部と重なる反射板としての配線を備える
    請求項８または９に記載の固体撮像装置。
  11. 　前記固体撮像装置は、更に、
    　前記光電変換素子から前記第１拡散層に信号電荷を転送する第１転送トランジスタと、
    　前記容量素子から転送される信号電荷を保持する第２拡散層と、
    　前記第１拡散層と第２拡散層とを接続するスイッチトランジスタと、
    　前記容量素子から前記第２拡散層に信号電荷を転送する第２転送トランジスタと、
    　前記第１拡散層をリセットするリセットトランジスタと、を備える
    請求項５に記載の固体撮像装置。
  12. 　前記リセットトランジスタおよび前記スイッチトランジスタをターンオンすることにより、前記第１拡散層および前記第２拡散層のリセット動作を開始する
    請求項１１に記載の固体撮像装置。
  13. 　前記第１拡散層および前記第２拡散層のリセット動作の開始後に、前記スイッチトランジスタをターンオフすることにより、前記第１拡散層のリセット動作を解除する
    請求項１２に記載の固体撮像装置。
  14. 　前記第１拡散層のリセット動作解除後に前記リセットトランジスタをターンオフすることにより、前記第２拡散層のリセット動作を解除する
    請求項１３に記載の固体撮像装置。
  15. 　前記第２拡散層のリセット解除後に、前記スイッチトランジスタをターンオンした状態で、前記増幅トランジスタからリセットレベルを出力する
    請求項１４に記載の固体撮像装置。
  16. 　前記リセットレベルの読み出し後に、前記スイッチトランジスタをターンオフした状態で、前記増幅トランジスタから他のリセットレベルを出力する
    請求項１５に記載の固体撮像装置。
  17. 　前記増幅トランジスタは、第１リセットレベルおよび第２リセットレベルを出力し、
    　前記第２リセットレベルは、前記第２拡散層のリセット解除後に、前記スイッチトランジスタがターンオンした状態で、前記増幅トランジスタから出力され、
    　前記第１リセットレベルは、前記第２リセットレベルの出力後に、前記スイッチトランジスタがターンオフした状態で、前記増幅トランジスタから出力される
    請求項１４に記載の固体撮像装置。
  18. 　前記増幅トランジスタは、第１信号レベルおよび第２信号レベルを出力し、
    　前記第１信号レベルは、前記第１リセットレベルの出力後に、前記第１転送トランジスタをターンオンしてからターンオフした状態で、かつ、前記スイッチトランジスタのオフ状態で、前記増幅トランジスタから出力され、
    　前記第２信号レベルは、前記第１信号レベルの出力後に、前記第１転送トランジスタをターンオンしてからターンオフした状態で、かつ、前記スイッチトランジスタのオン状態で、前記増幅トランジスタから出力され、
    　前記第１リセットレベルと前記第１信号レベルとはＣＤＳ（相関二重サンプリング）の処理対象であり、
    　前記第２リセットレベルと前記第２信号レベルとはＣＤＳの処理対象である
    請求項１７に記載の固体撮像装置。
  19. 　さらに、前記増幅トランジスタは、第３信号レベルおよび第３リセットレベルを出力し、
    　前記第３信号レベルは、前記第２信号レベルの出力後に、前記第２転送トランジスタのオン状態で、かつ、前記スイッチトランジスタのオン状態で、前記増幅トランジスタから出力され、
    　前記第３リセットレベルは、前記第３信号レベルの出力後に、前記リセットトランジスタをターンオンしてからターンオフした状態で、前記増幅トランジスタから出力される
    請求項１８に記載の固体撮像装置。
  20. 　被写体を撮像する、請求項１～１９のうちのいずれか１項に記載の固体撮像装置と、
    　前記固体撮像装置に前記被写体から入射光を導く撮像光学系と、
    　前記固体撮像装置からの出力信号を処理する信号処理部と、を備える
    撮像装置。
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