JP2003101006A - 電荷検出装置並びにそれを含むｍｏｓ型固体撮像装置およびｃｃｄ型固体撮像装置 - Google Patents
電荷検出装置並びにそれを含むｍｏｓ型固体撮像装置およびｃｃｄ型固体撮像装置Info
- Publication number
- JP2003101006A JP2003101006A JP2001296449A JP2001296449A JP2003101006A JP 2003101006 A JP2003101006 A JP 2003101006A JP 2001296449 A JP2001296449 A JP 2001296449A JP 2001296449 A JP2001296449 A JP 2001296449A JP 2003101006 A JP2003101006 A JP 2003101006A
- Authority
- JP
- Japan
- Prior art keywords
- signal charge
- diffusion region
- floating diffusion
- gate electrode
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【課題】 半導体基板２０上に形成された浮遊拡散領域
２２に信号電荷を受けて、その浮遊拡散領域２２の電位
ＶＦＤに応じた出力信号を出力する電荷検出装置におい
て、簡単に、出力信号のダイナミックレンジを広げるこ
と。 【解決手段】 半導体基板２０の表面に形成された、信
号電荷を供給する電荷供給部５を備える。上記基板表面
に上記電荷供給部５から所定距離だけ離間して形成され
た浮遊拡散領域２２を有する信号電荷蓄積部７を備え
る。信号電荷蓄積部７は、浮遊拡散領域２２と基板２０
との間の接合容量ＣＦＤによって信号電荷を蓄積する。
電荷供給部５と信号電荷蓄積部７との間の基板上に設け
られたゲート電極３２を有する転送部１を備える。転送
部１のゲート電極３２と信号電荷蓄積部７の浮遊拡散領
域２２とが、この浮遊拡散領域２２の静電ポテンシャル
が深くなるように容量結合している。
２２に信号電荷を受けて、その浮遊拡散領域２２の電位
ＶＦＤに応じた出力信号を出力する電荷検出装置におい
て、簡単に、出力信号のダイナミックレンジを広げるこ
と。 【解決手段】 半導体基板２０の表面に形成された、信
号電荷を供給する電荷供給部５を備える。上記基板表面
に上記電荷供給部５から所定距離だけ離間して形成され
た浮遊拡散領域２２を有する信号電荷蓄積部７を備え
る。信号電荷蓄積部７は、浮遊拡散領域２２と基板２０
との間の接合容量ＣＦＤによって信号電荷を蓄積する。
電荷供給部５と信号電荷蓄積部７との間の基板上に設け
られたゲート電極３２を有する転送部１を備える。転送
部１のゲート電極３２と信号電荷蓄積部７の浮遊拡散領
域２２とが、この浮遊拡散領域２２の静電ポテンシャル
が深くなるように容量結合している。
Description
【０００１】
【発明の属する技術分野】この発明は電荷検出装置に関
し、より詳しくは、半導体基板上に形成された浮遊拡散
領域に信号電荷を受けて、その浮遊拡散領域の電位に応
じた出力信号を出力する電荷検出装置に関する。また、
この発明は、そのような電荷検出装置を含むＭＯＳ型固
体撮像装置およびＣＣＤ型固体撮像装置に関する。
し、より詳しくは、半導体基板上に形成された浮遊拡散
領域に信号電荷を受けて、その浮遊拡散領域の電位に応
じた出力信号を出力する電荷検出装置に関する。また、
この発明は、そのような電荷検出装置を含むＭＯＳ型固
体撮像装置およびＣＣＤ型固体撮像装置に関する。
【０００２】
【従来の技術】最近の固体撮像装置としては、図１３に
示すように、半導体基板（ｐウエル）２０の表面に複数
個配列された画素ユニット２１０（簡単のため１個のみ
を示す。）内に、１つのフォトダイオード５と、４つの
ＭＯＳトランジスタ１，２，３，４とを備えた４トラン
ジスタ方式のＣＭＯＳイメージセンサが広く用いられて
いる。フォトダイオード（ＰＤ）５は、ｐウエル２０の
表面にｎ＋層２１を拡散して形成されている。なお、ｎ
＋層２１の表面にはｐ＋＋層２５が形成されて、いわゆ
る埋め込み構造になっている。６はフォトダイオード５
のｎ＋層２１に接続されたカソード電極を示している。
示すように、半導体基板（ｐウエル）２０の表面に複数
個配列された画素ユニット２１０（簡単のため１個のみ
を示す。）内に、１つのフォトダイオード５と、４つの
ＭＯＳトランジスタ１，２，３，４とを備えた４トラン
ジスタ方式のＣＭＯＳイメージセンサが広く用いられて
いる。フォトダイオード（ＰＤ）５は、ｐウエル２０の
表面にｎ＋層２１を拡散して形成されている。なお、ｎ
＋層２１の表面にはｐ＋＋層２５が形成されて、いわゆ
る埋め込み構造になっている。６はフォトダイオード５
のｎ＋層２１に接続されたカソード電極を示している。
【０００３】この画素ユニット２１０内には、フォトダ
イオード５から所定距離だけ離間して形成された浮遊拡
散領域（ＦＤ）２２を有する信号電荷蓄積部７と、さら
にこの信号電荷蓄積部７から所定距離だけ離間して形成
されたｎ＋層２３からなるリセット部１９とが形成され
ている。ＣＦＤは浮遊拡散領域２２とｐウエル２０との
間の接合容量を示している。
イオード５から所定距離だけ離間して形成された浮遊拡
散領域（ＦＤ）２２を有する信号電荷蓄積部７と、さら
にこの信号電荷蓄積部７から所定距離だけ離間して形成
されたｎ＋層２３からなるリセット部１９とが形成され
ている。ＣＦＤは浮遊拡散領域２２とｐウエル２０との
間の接合容量を示している。
【０００４】また、フォトダイオード５と信号電荷蓄積
部７との間には、ＳｉＯ２膜３１を介して形成されたゲ
ート電極３２を有する転送トランジスタ１が構成されて
いる。さらに、信号電荷蓄積部７とリセット部１９との
間には、転送トランジスタ１と同じ構造を持つリセット
トランジスタ２が構成されている。３はＣＦＤに蓄積さ
れた信号電荷を増幅する駆動トランジスタ、４はこの画
素ユニット２１０の出力電圧を選択的に垂直信号線に出
力するための読み出しトランジスタ、８は各画素の信号
電荷を増幅して出力するための垂直信号線、９は定電流
源として働く負荷トランジスタをそれぞれ示している。
駆動トランジスタ３と負荷トランジスタ９とはソースフ
ォロワ回路を構成している。駆動トランジスタ３のゲー
ト電極に印加された信号電荷蓄積部７の電圧ＶＦＤは、
このソースフォロワ回路で増幅されて垂直信号線８へ出
力される。ＶＲＳＴはリセット電圧、ＶＤＤは電源電圧
である。
部７との間には、ＳｉＯ２膜３１を介して形成されたゲ
ート電極３２を有する転送トランジスタ１が構成されて
いる。さらに、信号電荷蓄積部７とリセット部１９との
間には、転送トランジスタ１と同じ構造を持つリセット
トランジスタ２が構成されている。３はＣＦＤに蓄積さ
れた信号電荷を増幅する駆動トランジスタ、４はこの画
素ユニット２１０の出力電圧を選択的に垂直信号線に出
力するための読み出しトランジスタ、８は各画素の信号
電荷を増幅して出力するための垂直信号線、９は定電流
源として働く負荷トランジスタをそれぞれ示している。
駆動トランジスタ３と負荷トランジスタ９とはソースフ
ォロワ回路を構成している。駆動トランジスタ３のゲー
ト電極に印加された信号電荷蓄積部７の電圧ＶＦＤは、
このソースフォロワ回路で増幅されて垂直信号線８へ出
力される。ＶＲＳＴはリセット電圧、ＶＤＤは電源電圧
である。
【０００５】このＣＭＯＳイメージセンサは、ＣＭＯＳ
プロセスコンパチブル、つまり画素ユニット２１０内の
ＭＯＳトランジスタが周辺回路のＭＯＳトランジスタと
同一工程で形成される。その結果、このＣＭＯＳイメー
ジセンサは一つの集積回路チップで構成される。
プロセスコンパチブル、つまり画素ユニット２１０内の
ＭＯＳトランジスタが周辺回路のＭＯＳトランジスタと
同一工程で形成される。その結果、このＣＭＯＳイメー
ジセンサは一つの集積回路チップで構成される。
【０００６】このＣＭＯＳイメージセンサは、図３に示
す動作タイミングにしたがって次のようにして駆動され
る。まず、時刻ｔ０で読み出しトランジスタ４のゲート
パルスΦＳＥＬをオン（高レベルのパルスを印加）さ
せ、読み出し状態にする。その後、時刻ｔ１にリセット
トランジスタ３のゲートパルスΦＲＳＴをオンさせて、
図１４中に示す浮遊拡散領域２２の電位ＶＦＤをリセッ
ト電位ＶＲＳＴに設定する（言い換えれば、信号電荷蓄
積部７内の信号電荷を空にする）。これにより、このイ
メージセンサは出力信号として図３中に示す暗時電圧Ｖ
ＲＳＴ２を出力する。動作開始から時刻ｔ２にΦＴＧが
オンするまでの蓄積期間中、ＰＤ５が光子ｈνを受けて
光電変換によりキャリアを発生させると、図１４中に示
すＰＤ５内のｎ＋層２１に電子（エネルギダイヤグラム
中に斜線で示す）が蓄積されていく。しかしながら、Ｐ
Ｄ５のｎ＋層２１と信号電荷蓄積部７の浮遊拡散領域２
２との間には転送トランジスタ１のゲート電極３２の電
位によるエネルギ障壁が形成されているため、この蓄積
期間中、電子はＰＤ５内に存在する。次いで、図３中に
示す時刻ｔ２で転送トランジスタ１のゲートパルスΦＴ
Ｇをオンさせて、ゲート電極３２直下の障壁を取り除
き、図１４中に示すようにＰＤ５中の電子を一気に浮遊
拡散領域２２へ転送させる（なお、ΦＴＧはＰＤ５中の
電子を完全に転送させるように設定されるため、残像や
ノイズはＰＤ５では発生しない。）。浮遊拡散領域２２
に電子が転送されると、電子の数に応じて浮遊拡散領域
２２の電位ＶＦＤが変化する（変化後の電圧をＶｓｉｇ
とする。）。その変化後の電圧ＶｓｉｇをＭＯＳトラン
ジスタ３と定電流源９で構成されるソースフォロワ回路
による動作で、ＭＯＳトランジスタ３のソースを介し
て、高レベルのゲートパルスΦＳＥＬによってオンして
いる読み出しトランジスタ４へ出力する。これにより、
垂直信号線８に明時信号電圧Ｖｓｉｇ２を出力する。
す動作タイミングにしたがって次のようにして駆動され
る。まず、時刻ｔ０で読み出しトランジスタ４のゲート
パルスΦＳＥＬをオン（高レベルのパルスを印加）さ
せ、読み出し状態にする。その後、時刻ｔ１にリセット
トランジスタ３のゲートパルスΦＲＳＴをオンさせて、
図１４中に示す浮遊拡散領域２２の電位ＶＦＤをリセッ
ト電位ＶＲＳＴに設定する（言い換えれば、信号電荷蓄
積部７内の信号電荷を空にする）。これにより、このイ
メージセンサは出力信号として図３中に示す暗時電圧Ｖ
ＲＳＴ２を出力する。動作開始から時刻ｔ２にΦＴＧが
オンするまでの蓄積期間中、ＰＤ５が光子ｈνを受けて
光電変換によりキャリアを発生させると、図１４中に示
すＰＤ５内のｎ＋層２１に電子（エネルギダイヤグラム
中に斜線で示す）が蓄積されていく。しかしながら、Ｐ
Ｄ５のｎ＋層２１と信号電荷蓄積部７の浮遊拡散領域２
２との間には転送トランジスタ１のゲート電極３２の電
位によるエネルギ障壁が形成されているため、この蓄積
期間中、電子はＰＤ５内に存在する。次いで、図３中に
示す時刻ｔ２で転送トランジスタ１のゲートパルスΦＴ
Ｇをオンさせて、ゲート電極３２直下の障壁を取り除
き、図１４中に示すようにＰＤ５中の電子を一気に浮遊
拡散領域２２へ転送させる（なお、ΦＴＧはＰＤ５中の
電子を完全に転送させるように設定されるため、残像や
ノイズはＰＤ５では発生しない。）。浮遊拡散領域２２
に電子が転送されると、電子の数に応じて浮遊拡散領域
２２の電位ＶＦＤが変化する（変化後の電圧をＶｓｉｇ
とする。）。その変化後の電圧ＶｓｉｇをＭＯＳトラン
ジスタ３と定電流源９で構成されるソースフォロワ回路
による動作で、ＭＯＳトランジスタ３のソースを介し
て、高レベルのゲートパルスΦＳＥＬによってオンして
いる読み出しトランジスタ４へ出力する。これにより、
垂直信号線８に明時信号電圧Ｖｓｉｇ２を出力する。
【０００７】垂直信号線８につながる図示しない出力回
路が、相関二重サンプリング（ＣＤＳ）を行い、前述の
暗時信号電圧ＶＲＳＴ２とこの明時信号電圧Ｖｓｉｇ２
との差を取って増幅を行う。これにより、上述のリセッ
ト動作によって信号電荷蓄積部７で発生したランダム性
のｋＴＣノイズが除去される。この結果、線形性の良い
光電変換特性が得られる。
路が、相関二重サンプリング（ＣＤＳ）を行い、前述の
暗時信号電圧ＶＲＳＴ２とこの明時信号電圧Ｖｓｉｇ２
との差を取って増幅を行う。これにより、上述のリセッ
ト動作によって信号電荷蓄積部７で発生したランダム性
のｋＴＣノイズが除去される。この結果、線形性の良い
光電変換特性が得られる。
【０００８】
【発明が解決しようとする課題】ところで、半導体の微
細加工技術の発展に伴い、将来的にＭＯＳ型固体撮像装
置の電源電圧も低下する傾向にある。この電源電圧の低
下によって、最大信号電圧（信号電荷蓄積部７で蓄積し
得る最大信号）が低下するため、画素ユニット２１０で
出力信号のダイナミックレンジ（Ｓ／Ｎ比（信号対ノイ
ズ比）と等価である。）Ｄが確保できなくなる傾向が生
じている。
細加工技術の発展に伴い、将来的にＭＯＳ型固体撮像装
置の電源電圧も低下する傾向にある。この電源電圧の低
下によって、最大信号電圧（信号電荷蓄積部７で蓄積し
得る最大信号）が低下するため、画素ユニット２１０で
出力信号のダイナミックレンジ（Ｓ／Ｎ比（信号対ノイ
ズ比）と等価である。）Ｄが確保できなくなる傾向が生
じている。
【０００９】ここで、昇圧回路や電源を多数設けるなど
の措置が考えられる。しかしながら、昇圧回路を設ける
と、その分レイアウト面積を占有してチップコストの増
大を招く。また、電源を多数設けると外部にＤＣ−ＤＣ
コンバータ等が必要となり、カメラ全体での消費電力や
部品個数が増えるという問題が生じる。
の措置が考えられる。しかしながら、昇圧回路を設ける
と、その分レイアウト面積を占有してチップコストの増
大を招く。また、電源を多数設けると外部にＤＣ−ＤＣ
コンバータ等が必要となり、カメラ全体での消費電力や
部品個数が増えるという問題が生じる。
【００１０】そこで、この発明の課題は、半導体基板上
に形成された浮遊拡散領域に信号電荷を受けて、その浮
遊拡散領域の電位に応じた出力信号を出力する電荷検出
装置であって、新たな問題を招くことなく簡単に、出力
信号のダイナミックレンジを広げることができるものを
提供することにある。
に形成された浮遊拡散領域に信号電荷を受けて、その浮
遊拡散領域の電位に応じた出力信号を出力する電荷検出
装置であって、新たな問題を招くことなく簡単に、出力
信号のダイナミックレンジを広げることができるものを
提供することにある。
【００１１】また、この発明の課題は、そのような電荷
検出装置を含むＭＯＳ型固体撮像装置およびＣＣＤ型固
体撮像装置を提供することにある。
検出装置を含むＭＯＳ型固体撮像装置およびＣＣＤ型固
体撮像装置を提供することにある。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め、この発明の電荷検出装置は、半導体基板の表面に形
成された、信号電荷を供給する電荷供給部と、上記基板
表面に上記電荷供給部から所定距離だけ離間して形成さ
れた浮遊拡散領域を有し、この浮遊拡散領域と上記基板
との間の接合容量によって信号電荷を蓄積し得る信号電
荷蓄積部と、上記電荷供給部と信号電荷蓄積部との間の
基板上に設けられたゲート電極を有し、このゲート電極
に与えられた電位に応じて上記電荷供給部からの信号電
荷を上記信号電荷蓄積部へ転送する転送部と、上記信号
電荷蓄積部に蓄積された信号電荷をリセットするリセッ
ト手段とを備えて、上記信号電荷蓄積部の浮遊拡散領域
の電位に応じた出力信号を出力する電荷検出装置におい
て、上記転送部のゲート電極と上記信号電荷蓄積部の浮
遊拡散領域とが、この浮遊拡散領域の静電ポテンシャル
が深くなるように容量結合していることを特徴とする。
め、この発明の電荷検出装置は、半導体基板の表面に形
成された、信号電荷を供給する電荷供給部と、上記基板
表面に上記電荷供給部から所定距離だけ離間して形成さ
れた浮遊拡散領域を有し、この浮遊拡散領域と上記基板
との間の接合容量によって信号電荷を蓄積し得る信号電
荷蓄積部と、上記電荷供給部と信号電荷蓄積部との間の
基板上に設けられたゲート電極を有し、このゲート電極
に与えられた電位に応じて上記電荷供給部からの信号電
荷を上記信号電荷蓄積部へ転送する転送部と、上記信号
電荷蓄積部に蓄積された信号電荷をリセットするリセッ
ト手段とを備えて、上記信号電荷蓄積部の浮遊拡散領域
の電位に応じた出力信号を出力する電荷検出装置におい
て、上記転送部のゲート電極と上記信号電荷蓄積部の浮
遊拡散領域とが、この浮遊拡散領域の静電ポテンシャル
が深くなるように容量結合していることを特徴とする。
【００１３】この明細書において、「信号電荷を供給す
る」とは、光電変換素子のように自ら信号電荷を発生し
て供給する場合と、ＣＣＤ（電荷結合素子）のように別
の要素から受け取った信号電荷を供給する場合とを含
む。
る」とは、光電変換素子のように自ら信号電荷を発生し
て供給する場合と、ＣＣＤ（電荷結合素子）のように別
の要素から受け取った信号電荷を供給する場合とを含
む。
【００１４】また、「静電ポテンシャルが深くなるよう
に容量結合している」とは、静電ポテンシャル（つまり
電位）に対する影響が実質的に無視できるような浮遊容
量等による結合を含まない。例えば、浮遊拡散領域の電
位のダイナミックレンジが１ボルト（Ｖ）である場合、
容量結合による影響が０．１Ｖ以下であれば、その容量
結合は「実質的に無視できる」に該当するものとする。
に容量結合している」とは、静電ポテンシャル（つまり
電位）に対する影響が実質的に無視できるような浮遊容
量等による結合を含まない。例えば、浮遊拡散領域の電
位のダイナミックレンジが１ボルト（Ｖ）である場合、
容量結合による影響が０．１Ｖ以下であれば、その容量
結合は「実質的に無視できる」に該当するものとする。
【００１５】この発明の電荷検出装置では、まず、信号
電荷蓄積部の浮遊拡散領域の電位がリセット手段によっ
てリセット電位に設定される。次に、例えば信号電荷が
電子である場合は、転送部のゲート電極に高レベルの電
圧が印加されて、電荷供給部からの信号電荷が上記信号
電荷蓄積部へ転送される。そして、信号電荷蓄積部の浮
遊拡散領域の電位に応じた出力信号が出力される。この
とき、転送部のゲート電極に高レベルの電圧が印加され
ているので、上記転送部のゲート電極と上記信号電荷蓄
積部の浮遊拡散領域との間の容量結合によって、上記浮
遊拡散領域の静電ポテンシャルが深くなっている。した
がって、出力信号のダイナミックレンジが拡大される。
電荷蓄積部の浮遊拡散領域の電位がリセット手段によっ
てリセット電位に設定される。次に、例えば信号電荷が
電子である場合は、転送部のゲート電極に高レベルの電
圧が印加されて、電荷供給部からの信号電荷が上記信号
電荷蓄積部へ転送される。そして、信号電荷蓄積部の浮
遊拡散領域の電位に応じた出力信号が出力される。この
とき、転送部のゲート電極に高レベルの電圧が印加され
ているので、上記転送部のゲート電極と上記信号電荷蓄
積部の浮遊拡散領域との間の容量結合によって、上記浮
遊拡散領域の静電ポテンシャルが深くなっている。した
がって、出力信号のダイナミックレンジが拡大される。
【００１６】なお、この電荷検出装置は、信号電荷が正
孔である場合も同様の作用効果を奏する。ただし、電荷
供給部からの信号電荷を上記信号電荷蓄積部へ転送する
ために、転送部のゲート電極に低レベルの電圧が印加さ
れる。
孔である場合も同様の作用効果を奏する。ただし、電荷
供給部からの信号電荷を上記信号電荷蓄積部へ転送する
ために、転送部のゲート電極に低レベルの電圧が印加さ
れる。
【００１７】一実施形態の電荷検出装置は、上記転送部
のゲート電極と上記信号電荷蓄積部の浮遊拡散領域との
間の容量結合は、上記ゲート電極を上記浮遊拡散領域上
まで延在させて形成されていることを特徴とする。
のゲート電極と上記信号電荷蓄積部の浮遊拡散領域との
間の容量結合は、上記ゲート電極を上記浮遊拡散領域上
まで延在させて形成されていることを特徴とする。
【００１８】この一実施形態の電荷検出装置は、公知の
製造プロセスにおいて上記ゲート電極のマスクパターン
を変更することによって、簡単に作製される。
製造プロセスにおいて上記ゲート電極のマスクパターン
を変更することによって、簡単に作製される。
【００１９】一実施形態の電荷検出装置は、上記転送部
のゲート電極と上記信号電荷蓄積部の浮遊拡散領域との
間の容量結合は、上記浮遊拡散領域に電気的接続された
金属配線を第１の多結晶シリコン層からなる上記ゲート
電極上まで延在させて形成されていることを特徴とす
る。
のゲート電極と上記信号電荷蓄積部の浮遊拡散領域との
間の容量結合は、上記浮遊拡散領域に電気的接続された
金属配線を第１の多結晶シリコン層からなる上記ゲート
電極上まで延在させて形成されていることを特徴とす
る。
【００２０】この一実施形態の電荷検出装置は、公知の
製造プロセスにおいて上記金属配線のマスクパターンを
変更することによって、簡単に作製される。
製造プロセスにおいて上記金属配線のマスクパターンを
変更することによって、簡単に作製される。
【００２１】一実施形態の電荷検出装置は、上記転送部
のゲート電極と上記信号電荷蓄積部の浮遊拡散領域との
間の容量結合は、第１の多結晶シリコン層からなる上記
ゲート電極上に、上記浮遊拡散領域に電気的接続された
第２の多結晶シリコン層を設けて形成されていることを
特徴とする。
のゲート電極と上記信号電荷蓄積部の浮遊拡散領域との
間の容量結合は、第１の多結晶シリコン層からなる上記
ゲート電極上に、上記浮遊拡散領域に電気的接続された
第２の多結晶シリコン層を設けて形成されていることを
特徴とする。
【００２２】この一実施形態の電荷検出装置は、公知の
製造プロセスにおいて上記第２の多結晶シリコン層およ
びこの第２の多結晶シリコン層につながる金属配線のマ
スクパターン等を変更することによって、簡単に作製さ
れる。
製造プロセスにおいて上記第２の多結晶シリコン層およ
びこの第２の多結晶シリコン層につながる金属配線のマ
スクパターン等を変更することによって、簡単に作製さ
れる。
【００２３】この発明のＭＯＳ型固体撮像装置は、半導
体基板上に複数個配列された単位セルを有するＭＯＳ型
固体撮像装置であって、上記各単位セルは、半導体基板
の表面に形成された、受光量に応じて信号電荷を発生す
る光電変換部と、上記基板表面に上記から所定距離だけ
離間して形成された浮遊拡散領域を有し、この浮遊拡散
領域と上記基板との間の接合容量によって信号電荷を蓄
積し得る信号電荷蓄積部と、上記光電変換部と信号電荷
蓄積部との間の基板上に設けられたゲート電極を有し、
このゲート電極に与えられた電位に応じて上記光電変換
部からの信号電荷を上記信号電荷蓄積部へ転送する転送
部と、上記信号電荷蓄積部に蓄積された信号電荷をリセ
ットするリセット手段と、上記信号電荷蓄積部の浮遊拡
散領域の電位に応じた出力信号を出力する増幅手段と、
上記増幅手段からの出力信号を読み出す読み出し手段と
を備え、上記転送部のゲート電極と上記信号電荷蓄積部
の浮遊拡散領域とが、この浮遊拡散領域の静電ポテンシ
ャルが深くなるように容量結合していることを特徴とす
る。
体基板上に複数個配列された単位セルを有するＭＯＳ型
固体撮像装置であって、上記各単位セルは、半導体基板
の表面に形成された、受光量に応じて信号電荷を発生す
る光電変換部と、上記基板表面に上記から所定距離だけ
離間して形成された浮遊拡散領域を有し、この浮遊拡散
領域と上記基板との間の接合容量によって信号電荷を蓄
積し得る信号電荷蓄積部と、上記光電変換部と信号電荷
蓄積部との間の基板上に設けられたゲート電極を有し、
このゲート電極に与えられた電位に応じて上記光電変換
部からの信号電荷を上記信号電荷蓄積部へ転送する転送
部と、上記信号電荷蓄積部に蓄積された信号電荷をリセ
ットするリセット手段と、上記信号電荷蓄積部の浮遊拡
散領域の電位に応じた出力信号を出力する増幅手段と、
上記増幅手段からの出力信号を読み出す読み出し手段と
を備え、上記転送部のゲート電極と上記信号電荷蓄積部
の浮遊拡散領域とが、この浮遊拡散領域の静電ポテンシ
ャルが深くなるように容量結合していることを特徴とす
る。
【００２４】この発明のＭＯＳ型固体撮像装置では、ま
ず、信号電荷蓄積部の浮遊拡散領域の電位がリセット手
段によってリセット電位に設定される。次に、例えば信
号電荷が電子である場合は、転送部のゲート電極に高レ
ベルの電圧が印加されて、光電変換部からの信号電荷が
上記信号電荷蓄積部へ転送される。そして、増幅手段に
よって上記信号電荷蓄積部の浮遊拡散領域の電位に応じ
た出力信号が出力され、読み出し手段によって上記増幅
手段からの出力信号が読み出される。このとき、転送部
のゲート電極に高レベルの電圧が印加されているので、
上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡
散領域との間の容量結合によって、上記浮遊拡散領域の
静電ポテンシャルが深くなっている。したがって、出力
信号のダイナミックレンジが拡大される。
ず、信号電荷蓄積部の浮遊拡散領域の電位がリセット手
段によってリセット電位に設定される。次に、例えば信
号電荷が電子である場合は、転送部のゲート電極に高レ
ベルの電圧が印加されて、光電変換部からの信号電荷が
上記信号電荷蓄積部へ転送される。そして、増幅手段に
よって上記信号電荷蓄積部の浮遊拡散領域の電位に応じ
た出力信号が出力され、読み出し手段によって上記増幅
手段からの出力信号が読み出される。このとき、転送部
のゲート電極に高レベルの電圧が印加されているので、
上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡
散領域との間の容量結合によって、上記浮遊拡散領域の
静電ポテンシャルが深くなっている。したがって、出力
信号のダイナミックレンジが拡大される。
【００２５】この発明のＣＣＤ型固体撮像装置は、半導
体基板の表面に複数個配列された光電変換素子と、上記
各光電変換素子が発生した電荷を上記基板表面に沿って
順次転送するＣＣＤ部と、上記基板表面に上記ＣＣＤ部
の出力段から所定距離だけ離間して形成された浮遊拡散
領域を有し、この浮遊拡散領域と上記基板との間の接合
容量によって信号電荷を蓄積し得る信号電荷蓄積部と、
上記ＣＣＤ部の出力段と信号電荷蓄積部との間の基板上
に設けられたゲート電極を有し、このゲート電極に与え
られた電位に応じて上記電荷供給部からの信号電荷を上
記信号電荷蓄積部へ転送する転送部と、上記信号電荷蓄
積部に蓄積された信号電荷をリセットするリセット手段
と、上記信号電荷蓄積部の浮遊拡散領域の電位に応じた
出力信号を出力する増幅手段と、上記増幅手段からの出
力信号を読み出す読み出し手段とを備え、上記転送部の
ゲート電極と上記信号電荷蓄積部の浮遊拡散領域とが、
この浮遊拡散領域の静電ポテンシャルが深くなるように
容量結合していることを特徴とする。
体基板の表面に複数個配列された光電変換素子と、上記
各光電変換素子が発生した電荷を上記基板表面に沿って
順次転送するＣＣＤ部と、上記基板表面に上記ＣＣＤ部
の出力段から所定距離だけ離間して形成された浮遊拡散
領域を有し、この浮遊拡散領域と上記基板との間の接合
容量によって信号電荷を蓄積し得る信号電荷蓄積部と、
上記ＣＣＤ部の出力段と信号電荷蓄積部との間の基板上
に設けられたゲート電極を有し、このゲート電極に与え
られた電位に応じて上記電荷供給部からの信号電荷を上
記信号電荷蓄積部へ転送する転送部と、上記信号電荷蓄
積部に蓄積された信号電荷をリセットするリセット手段
と、上記信号電荷蓄積部の浮遊拡散領域の電位に応じた
出力信号を出力する増幅手段と、上記増幅手段からの出
力信号を読み出す読み出し手段とを備え、上記転送部の
ゲート電極と上記信号電荷蓄積部の浮遊拡散領域とが、
この浮遊拡散領域の静電ポテンシャルが深くなるように
容量結合していることを特徴とする。
【００２６】この発明のＣＣＤ型固体撮像装置では、ま
ず、信号電荷蓄積部の浮遊拡散領域の電位がリセット手
段によってリセット電位に設定される。次に、例えば信
号電荷が電子である場合は、転送部のゲート電極に高レ
ベルの電圧が印加されて、光電変換素子からＣＣＤ部を
経由した信号電荷が上記信号電荷蓄積部へ転送される。
そして、増幅手段によって上記信号電荷蓄積部の浮遊拡
散領域の電位に応じた出力信号が出力され、読み出し手
段によって上記増幅手段からの出力信号が読み出され
る。このとき、転送部のゲート電極に高レベルの電圧が
印加されているので、上記転送部のゲート電極と上記信
号電荷蓄積部の浮遊拡散領域との間の容量結合によっ
て、上記浮遊拡散領域の静電ポテンシャルが深くなって
いる。したがって、出力信号のダイナミックレンジが拡
大される。
ず、信号電荷蓄積部の浮遊拡散領域の電位がリセット手
段によってリセット電位に設定される。次に、例えば信
号電荷が電子である場合は、転送部のゲート電極に高レ
ベルの電圧が印加されて、光電変換素子からＣＣＤ部を
経由した信号電荷が上記信号電荷蓄積部へ転送される。
そして、増幅手段によって上記信号電荷蓄積部の浮遊拡
散領域の電位に応じた出力信号が出力され、読み出し手
段によって上記増幅手段からの出力信号が読み出され
る。このとき、転送部のゲート電極に高レベルの電圧が
印加されているので、上記転送部のゲート電極と上記信
号電荷蓄積部の浮遊拡散領域との間の容量結合によっ
て、上記浮遊拡散領域の静電ポテンシャルが深くなって
いる。したがって、出力信号のダイナミックレンジが拡
大される。
【００２７】
【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。
態により詳細に説明する。
【００２８】（第１実施形態）図２は、この発明の一実
施形態の電荷検出装置を含むＭＯＳ型固体撮像装置（Ｃ
ＭＯＳイメージセンサ）の概略回路構成を示している。
このＣＭＯＳイメージセンサは、半導体基板（図１中に
示すｐウエル２０）の表面に２次元行列状に配列された
複数の画素ユニット１０と、垂直クロックに基づいて行
方向の選択を行う垂直シフトレジスタ１３と、垂直方向
に並ぶ各画素ユニット１０につながる垂直信号線１６
と、この垂直信号線１６に接続され列方向の選択を行う
垂直選択トランジスタ１７と、水平クロックに基づいて
垂直選択トランジスタ１７をオン，オフ制御する水平シ
フトレジスタ１４と、水平信号線１８と、出力回路１５
を備えている。水平クロックが定める１水平期間には、
水平シフトレジスタ１４によって或る列の垂直選択トラ
ンジスタ１７のみがオンされ、残りの列の垂直選択トラ
ンジスタ１７がオフされる。すなわち、或る列の垂直信
号線１６のみがオン状態の垂直選択トランジスタ１７を
介して水平信号線１８に導通し、残りの列の垂直信号線
１６は水平信号線１８から遮断される。この１水平期間
に、垂直シフトレジスタ１３によって順次選択された行
の画素ユニット１０の出力信号が垂直信号線１６、オン
状態の垂直選択トランジスタ１７、水平信号線１８を介
して出力回路１５に読み出される。電圧で読み出す時に
は列毎に配置した相関二重サンプリング（ＣＤＳ）回路
でＣＤＳを行い、電流で読み出す時には、出力回路１５
でＣＤＳを行って出力する。
施形態の電荷検出装置を含むＭＯＳ型固体撮像装置（Ｃ
ＭＯＳイメージセンサ）の概略回路構成を示している。
このＣＭＯＳイメージセンサは、半導体基板（図１中に
示すｐウエル２０）の表面に２次元行列状に配列された
複数の画素ユニット１０と、垂直クロックに基づいて行
方向の選択を行う垂直シフトレジスタ１３と、垂直方向
に並ぶ各画素ユニット１０につながる垂直信号線１６
と、この垂直信号線１６に接続され列方向の選択を行う
垂直選択トランジスタ１７と、水平クロックに基づいて
垂直選択トランジスタ１７をオン，オフ制御する水平シ
フトレジスタ１４と、水平信号線１８と、出力回路１５
を備えている。水平クロックが定める１水平期間には、
水平シフトレジスタ１４によって或る列の垂直選択トラ
ンジスタ１７のみがオンされ、残りの列の垂直選択トラ
ンジスタ１７がオフされる。すなわち、或る列の垂直信
号線１６のみがオン状態の垂直選択トランジスタ１７を
介して水平信号線１８に導通し、残りの列の垂直信号線
１６は水平信号線１８から遮断される。この１水平期間
に、垂直シフトレジスタ１３によって順次選択された行
の画素ユニット１０の出力信号が垂直信号線１６、オン
状態の垂直選択トランジスタ１７、水平信号線１８を介
して出力回路１５に読み出される。電圧で読み出す時に
は列毎に配置した相関二重サンプリング（ＣＤＳ）回路
でＣＤＳを行い、電流で読み出す時には、出力回路１５
でＣＤＳを行って出力する。
【００２９】図１は各画素ユニット１０内の回路構成を
示している。なお、理解の容易のため、図１３中の要素
と同一の要素には同一の符号を付している。この画素ユ
ニット１０は図１３に示した画素ユニット２１０と同様
に、１つのフォトダイオード５と、４つのＭＯＳトラン
ジスタ１，２，３，４とを備えた４トランジスタ方式の
ものである。電荷供給部または光電変換部としてのフォ
トダイオード（ＰＤ）５は、ｐウエル２０の表面にｎ＋
層２１を拡散して形成されている。なお、ｎ＋層２１の
表面にはｐ＋＋層２５が形成されて、いわゆる埋め込み
構造になっている。６はフォトダイオード５のｎ＋層２
１に接続されたカソード電極を示している。
示している。なお、理解の容易のため、図１３中の要素
と同一の要素には同一の符号を付している。この画素ユ
ニット１０は図１３に示した画素ユニット２１０と同様
に、１つのフォトダイオード５と、４つのＭＯＳトラン
ジスタ１，２，３，４とを備えた４トランジスタ方式の
ものである。電荷供給部または光電変換部としてのフォ
トダイオード（ＰＤ）５は、ｐウエル２０の表面にｎ＋
層２１を拡散して形成されている。なお、ｎ＋層２１の
表面にはｐ＋＋層２５が形成されて、いわゆる埋め込み
構造になっている。６はフォトダイオード５のｎ＋層２
１に接続されたカソード電極を示している。
【００３０】この画素ユニット１０内には、フォトダイ
オード５から所定距離だけ離間して形成された浮遊拡散
領域（ＦＤ）２２を有する信号電荷蓄積部７と、さらに
この信号電荷蓄積部７から所定距離だけ離間して形成さ
れたｎ＋層２３からなるリセット部１９とが形成されて
いる。ＣＦＤは浮遊拡散領域２２とｐウエル２０との間
の接合容量を示している。
オード５から所定距離だけ離間して形成された浮遊拡散
領域（ＦＤ）２２を有する信号電荷蓄積部７と、さらに
この信号電荷蓄積部７から所定距離だけ離間して形成さ
れたｎ＋層２３からなるリセット部１９とが形成されて
いる。ＣＦＤは浮遊拡散領域２２とｐウエル２０との間
の接合容量を示している。
【００３１】また、フォトダイオード５と信号電荷蓄積
部７との間には、ＳｉＯ２膜３１を介して形成されたゲ
ート電極３２を有する転送部としての転送トランジスタ
１が構成されている。さらに、信号電荷蓄積部７とリセ
ット部１９との間には、転送トランジスタ１と同じ構造
を持つリセットトランジスタ２が構成されている。転送
トランジスタ１のゲート電極３２と信号電荷蓄積部７の
浮遊拡散領域２２との間にキャパシタＣＣが付加されて
いる。注目すべきは、このキャパシタＣｃは、ゲート電
極３２の電位によって浮遊拡散領域２２の静電ポテンシ
ャルが深くなるように積極的に設けられたものであり、
単なる浮遊容量による容量結合ではない点である。
部７との間には、ＳｉＯ２膜３１を介して形成されたゲ
ート電極３２を有する転送部としての転送トランジスタ
１が構成されている。さらに、信号電荷蓄積部７とリセ
ット部１９との間には、転送トランジスタ１と同じ構造
を持つリセットトランジスタ２が構成されている。転送
トランジスタ１のゲート電極３２と信号電荷蓄積部７の
浮遊拡散領域２２との間にキャパシタＣＣが付加されて
いる。注目すべきは、このキャパシタＣｃは、ゲート電
極３２の電位によって浮遊拡散領域２２の静電ポテンシ
ャルが深くなるように積極的に設けられたものであり、
単なる浮遊容量による容量結合ではない点である。
【００３２】また、３はＣＦＤに蓄積された信号電荷を
増幅する駆動トランジスタ、４はこの画素ユニット１０
の出力電圧を選択的に垂直信号線に出力するための読み
出しトランジスタ、８は各画素の信号電荷を増幅して出
力するための垂直信号線（図１中の垂直信号線１６に接
続されている。）、９は定電流源として働く負荷トラン
ジスタをそれぞれ示している。駆動トランジスタ３と負
荷トランジスタ９とはソースフォロワ回路を構成してい
る。駆動トランジスタ３のゲート電極に印加された信号
電荷蓄積部７の電圧ＶＦＤは、このソースフォロワ回路
で増幅されて垂直信号線８へ出力される。ＶＲＳＴはリ
セット電圧、ＶＤＤは電源電圧である。
増幅する駆動トランジスタ、４はこの画素ユニット１０
の出力電圧を選択的に垂直信号線に出力するための読み
出しトランジスタ、８は各画素の信号電荷を増幅して出
力するための垂直信号線（図１中の垂直信号線１６に接
続されている。）、９は定電流源として働く負荷トラン
ジスタをそれぞれ示している。駆動トランジスタ３と負
荷トランジスタ９とはソースフォロワ回路を構成してい
る。駆動トランジスタ３のゲート電極に印加された信号
電荷蓄積部７の電圧ＶＦＤは、このソースフォロワ回路
で増幅されて垂直信号線８へ出力される。ＶＲＳＴはリ
セット電圧、ＶＤＤは電源電圧である。
【００３３】この画素ユニット１０には、垂直シフトレ
ジスタ１３から３つの水平駆動パルス、すなわち、フォ
トダイオード５に蓄積された信号電荷を浮遊拡散領域２
２へ転送するためのパルスΦＴＧと、ＣＦＤに蓄積され
た信号電荷を初期化するためのパルスΦＲＳＴと、この
画素ユニット１０の出力電圧を選択的に垂直信号線８に
出力するためのパルスΦＳＥＬとが入力される。
ジスタ１３から３つの水平駆動パルス、すなわち、フォ
トダイオード５に蓄積された信号電荷を浮遊拡散領域２
２へ転送するためのパルスΦＴＧと、ＣＦＤに蓄積され
た信号電荷を初期化するためのパルスΦＲＳＴと、この
画素ユニット１０の出力電圧を選択的に垂直信号線８に
出力するためのパルスΦＳＥＬとが入力される。
【００３４】このＣＭＯＳイメージセンサは、図３に示
す動作タイミング（つまり、従来例と同じ動作タイミン
グ）にしたがって次のようにして駆動される。まず、時
刻ｔ０で読み出しトランジスタ４のゲートパルスΦＳＥ
Ｌをオン（高レベルを印加）させ、読み出し状態にす
る。その後、時刻ｔ１にリセットトランジスタ３のゲー
トパルスΦＲＳＴをオンさせて、図４中に示す浮遊拡散
領域２２の電位ＶＦＤをリセット電位ＶＲＳＴに設定す
る（言い換えれば、信号電荷蓄積部７内の信号電荷を空
にする）。これにより、このイメージセンサは出力信号
として図３中に示す暗時電圧ＶＲＳＴ２を出力する。動
作開始から時刻ｔ２にΦＴＧがオンするまでの蓄積期間
中、ＰＤ５が光子ｈνを受けて光電変換によりキャリア
を発生させると、図４中に示すＰＤ５内のｎ＋層２１に
電子（エネルギダイヤグラム中に斜線で示す）が蓄積さ
れていく。しかしながら、ＰＤ５のｎ＋層２１と信号電
荷蓄積部７の浮遊拡散領域２２との間には転送トランジ
スタ１のゲート電極３２の電位によるエネルギ障壁が形
成されているため、この蓄積期間中、電子はＰＤ５内に
存在する。次いで、図３中に示す時刻ｔ２で転送トラン
ジスタ１のゲートパルスΦＴＧをオン（高レベルＶＨｉ
を印加）させて、ゲート電極３２直下の障壁を取り除
き、図５中に示すようにＰＤ５中の電子を一気に浮遊拡
散領域２２へ転送させる（なお、ΦＴＧはＰＤ５中の電
子を完全に転送させるように設定されるため、残像やノ
イズはＰＤ５では発生しない。）。浮遊拡散領域２２に
電子が転送されると、電子の数に応じて浮遊拡散領域２
２の電位ＶＦＤが変化する（変化後の電圧をＶｓｉｇと
する。）。その変化後の電圧ＶｓｉｇをＭＯＳトランジ
スタ３と定電流源９で構成されるソースフォロワ回路に
よる動作で、ＭＯＳトランジスタ３のソースを介して、
高レベルのゲートパルスΦＳＥＬによってオンしている
読み出しトランジスタ４へ出力する。これにより、垂直
信号線８に明時信号電圧Ｖｓｉｇ２を出力する。
す動作タイミング（つまり、従来例と同じ動作タイミン
グ）にしたがって次のようにして駆動される。まず、時
刻ｔ０で読み出しトランジスタ４のゲートパルスΦＳＥ
Ｌをオン（高レベルを印加）させ、読み出し状態にす
る。その後、時刻ｔ１にリセットトランジスタ３のゲー
トパルスΦＲＳＴをオンさせて、図４中に示す浮遊拡散
領域２２の電位ＶＦＤをリセット電位ＶＲＳＴに設定す
る（言い換えれば、信号電荷蓄積部７内の信号電荷を空
にする）。これにより、このイメージセンサは出力信号
として図３中に示す暗時電圧ＶＲＳＴ２を出力する。動
作開始から時刻ｔ２にΦＴＧがオンするまでの蓄積期間
中、ＰＤ５が光子ｈνを受けて光電変換によりキャリア
を発生させると、図４中に示すＰＤ５内のｎ＋層２１に
電子（エネルギダイヤグラム中に斜線で示す）が蓄積さ
れていく。しかしながら、ＰＤ５のｎ＋層２１と信号電
荷蓄積部７の浮遊拡散領域２２との間には転送トランジ
スタ１のゲート電極３２の電位によるエネルギ障壁が形
成されているため、この蓄積期間中、電子はＰＤ５内に
存在する。次いで、図３中に示す時刻ｔ２で転送トラン
ジスタ１のゲートパルスΦＴＧをオン（高レベルＶＨｉ
を印加）させて、ゲート電極３２直下の障壁を取り除
き、図５中に示すようにＰＤ５中の電子を一気に浮遊拡
散領域２２へ転送させる（なお、ΦＴＧはＰＤ５中の電
子を完全に転送させるように設定されるため、残像やノ
イズはＰＤ５では発生しない。）。浮遊拡散領域２２に
電子が転送されると、電子の数に応じて浮遊拡散領域２
２の電位ＶＦＤが変化する（変化後の電圧をＶｓｉｇと
する。）。その変化後の電圧ＶｓｉｇをＭＯＳトランジ
スタ３と定電流源９で構成されるソースフォロワ回路に
よる動作で、ＭＯＳトランジスタ３のソースを介して、
高レベルのゲートパルスΦＳＥＬによってオンしている
読み出しトランジスタ４へ出力する。これにより、垂直
信号線８に明時信号電圧Ｖｓｉｇ２を出力する。
【００３５】電圧で読み出す時には列毎に配置した相関
二重サンプリング（ＣＤＳ）回路でＣＤＳを行い、電流
で読み出す時には、出力回路１５でＣＤＳを行い、前述
の暗時信号電圧ＶＲＳＴ２とこの明時信号電圧Ｖｓｉｇ
２との差を取って出力する。これにより、上述のリセッ
ト動作や転送動作によって信号電荷蓄積部７で発生した
ランダム性のｋＴＣノイズが除去される。この結果、線
形性の良い光電変換特性が得られる。
二重サンプリング（ＣＤＳ）回路でＣＤＳを行い、電流
で読み出す時には、出力回路１５でＣＤＳを行い、前述
の暗時信号電圧ＶＲＳＴ２とこの明時信号電圧Ｖｓｉｇ
２との差を取って出力する。これにより、上述のリセッ
ト動作や転送動作によって信号電荷蓄積部７で発生した
ランダム性のｋＴＣノイズが除去される。この結果、線
形性の良い光電変換特性が得られる。
【００３６】ここで、このＣＭＯＳイメージセンサで
は、転送トランジスタ１のゲートパルスΦＴＧをオン
（高レベルＶＨｉを印加）したとき、ゲート電極３２と
浮遊拡散領域２２との間の容量結合ＣＣによって、浮遊
拡散領域２２の静電ポテンシャルが深くなっている。し
たがって、図５中にＤ′で示すように、出力信号のダイ
ナミックレンジが拡大される。
は、転送トランジスタ１のゲートパルスΦＴＧをオン
（高レベルＶＨｉを印加）したとき、ゲート電極３２と
浮遊拡散領域２２との間の容量結合ＣＣによって、浮遊
拡散領域２２の静電ポテンシャルが深くなっている。し
たがって、図５中にＤ′で示すように、出力信号のダイ
ナミックレンジが拡大される。
【００３７】具体例を挙げると、容量結合ＣＣによるポ
テンシャル差ΔＶは、次式（１）で表される。
テンシャル差ΔＶは、次式（１）で表される。
【００３８】
ΔＶ＝ＶＨｉ×（ＣＣ／（ＣＦＤ＋ＣＣ）） …（１）
例えば、
ＶＨｉ＝ＶＤＤ＝ΦＲＳＴ＝ΦＴＧ＝３．３Ｖ
ＶＲＳＴ＝２．３Ｖ
ＣＦＤ＝３ｆＦ
ＣＣ ＝３ｆＦ
とすると、
ΔＶ＝１．６５Ｖ
となる。つまり、ゲート電極３２と浮遊拡散領域２２と
の間の容量結合ＣＣによって浮遊拡散領域２２のポテン
シャルが１．６５Ｖだけ深くなる。そして、その分だけ
ダイナミックレンジが拡大される。この例では、３．３
Ｖ駆動であることを考慮すると、ダイナミックレンジを
５０％も大幅に拡大することができる。
の間の容量結合ＣＣによって浮遊拡散領域２２のポテン
シャルが１．６５Ｖだけ深くなる。そして、その分だけ
ダイナミックレンジが拡大される。この例では、３．３
Ｖ駆動であることを考慮すると、ダイナミックレンジを
５０％も大幅に拡大することができる。
【００３９】なお、従来技術では、読み出し後の出力回
路での増幅の障害とならないようにとの観点から、図１
３から分かるように、ゲート電極３２と浮遊拡散領域２
２との間のオーバラップや、ゲート電極３２と金属配線
４２（浮遊拡散領域２２にコンタクト４１を介してつな
がるもの）との間のオーバラップは極力排除され、それ
に伴う容量結合は排除されている。このため、浮遊拡散
領域２２のポテンシャルが実質的に影響を受けることは
なく、出力信号のダイナミックレンジＤが拡大されるこ
とはない。しかしながら、相関二重サンプリング（ＣＤ
Ｓ）を行えば、容量結合ＣＣによる電位シフトの影響は
除去されるので、容量結合ＣＣによる電位シフトが出力
信号の線形性を損なうことはない。この点に着目したこ
とが本発明の創出につながっている。
路での増幅の障害とならないようにとの観点から、図１
３から分かるように、ゲート電極３２と浮遊拡散領域２
２との間のオーバラップや、ゲート電極３２と金属配線
４２（浮遊拡散領域２２にコンタクト４１を介してつな
がるもの）との間のオーバラップは極力排除され、それ
に伴う容量結合は排除されている。このため、浮遊拡散
領域２２のポテンシャルが実質的に影響を受けることは
なく、出力信号のダイナミックレンジＤが拡大されるこ
とはない。しかしながら、相関二重サンプリング（ＣＤ
Ｓ）を行えば、容量結合ＣＣによる電位シフトの影響は
除去されるので、容量結合ＣＣによる電位シフトが出力
信号の線形性を損なうことはない。この点に着目したこ
とが本発明の創出につながっている。
【００４０】このように、このＣＭＯＳイメージセンサ
によれば、駆動電圧レベルを上げることなく、出力信号
のダイナミックレンジを向上させることができる。逆
に、従来例と同一のマージンを確保するだけで良けれ
ば、駆動電圧レベルを低くすることができる。
によれば、駆動電圧レベルを上げることなく、出力信号
のダイナミックレンジを向上させることができる。逆
に、従来例と同一のマージンを確保するだけで良けれ
ば、駆動電圧レベルを低くすることができる。
【００４１】図６〜図１０はそれぞれ上記キャパシタＣ
Ｃの具体的な構造を示している。
Ｃの具体的な構造を示している。
【００４２】図６に示す例では、上記キャパシタＣ
Ｃは、ゲート電極３２を浮遊拡散領域２２上まで延在さ
せて形成されている。浮遊拡散領域２２上まで延在した
ゲート電極（符号３２Ａで示す）と浮遊拡散領域２２と
の間にはゲート絶縁膜３２Ａが存在している。キャパシ
タＣＣは、ゲート電極３２Ａと浮遊拡散領域２２との対
向部分によって構成されている。このようにした場合、
キャパシタＣＣは、画素ユニットの面積増大を招くこと
なく、公知の製造プロセスにおいて上記ゲート電極のマ
スクパターンを変更することによって、簡単に作製され
る。
Ｃは、ゲート電極３２を浮遊拡散領域２２上まで延在さ
せて形成されている。浮遊拡散領域２２上まで延在した
ゲート電極（符号３２Ａで示す）と浮遊拡散領域２２と
の間にはゲート絶縁膜３２Ａが存在している。キャパシ
タＣＣは、ゲート電極３２Ａと浮遊拡散領域２２との対
向部分によって構成されている。このようにした場合、
キャパシタＣＣは、画素ユニットの面積増大を招くこと
なく、公知の製造プロセスにおいて上記ゲート電極のマ
スクパターンを変更することによって、簡単に作製され
る。
【００４３】図７に示す例では、上記キャパシタＣ
Ｃは、浮遊拡散領域２２にコンタクト４１を介して電気
的接続された金属配線４２を第１の多結晶シリコン層か
らなるゲート電極３２上まで延在させて形成されてい
る。ゲート電極３２上まで延在した金属配線（符号４２
Ａで示す）とゲート電極３２との間には、図示しない層
間絶縁膜が存在している。キャパシタＣＣは、延在した
金属配線４２Ａとゲート電極３２との対向部分によって
構成されている。このようにした場合、キャパシタＣ Ｃ
は、画素ユニットの面積増大を招くことなく、公知の製
造プロセスにおいて上記金属配線のマスクパターンを変
更することによって、簡単に作製される。
Ｃは、浮遊拡散領域２２にコンタクト４１を介して電気
的接続された金属配線４２を第１の多結晶シリコン層か
らなるゲート電極３２上まで延在させて形成されてい
る。ゲート電極３２上まで延在した金属配線（符号４２
Ａで示す）とゲート電極３２との間には、図示しない層
間絶縁膜が存在している。キャパシタＣＣは、延在した
金属配線４２Ａとゲート電極３２との対向部分によって
構成されている。このようにした場合、キャパシタＣ Ｃ
は、画素ユニットの面積増大を招くことなく、公知の製
造プロセスにおいて上記金属配線のマスクパターンを変
更することによって、簡単に作製される。
【００４４】図８に示す例では、上記キャパシタＣ
Ｃは、第１の多結晶シリコン層からなるゲート電極３２
上に、浮遊拡散領域２２にコンタクト４１、ゲート電極
３２上まで延在した金属配線４２Ａおよびコンタクト４
１Ａを介して電気的接続された第２の多結晶シリコン層
３５を設けて形成されている。ゲート電極３２と第２の
多結晶シリコン層３５との間、第２の多結晶シリコン層
３５と金属配線４２Ａとの間には、それぞれ図示しない
層間絶縁膜が存在している。キャパシタＣＣは、第２の
多結晶シリコン層３５とゲート電極３２との対向部分に
よって構成されている。このようにした場合、キャパシ
タＣＣは、画素ユニットの面積増大を招くことなく、公
知の製造プロセスにおいて第２の多結晶シリコン層、コ
ンタクト、および金属配線のマスクパターンを変更する
ことによって、簡単に作製される。
Ｃは、第１の多結晶シリコン層からなるゲート電極３２
上に、浮遊拡散領域２２にコンタクト４１、ゲート電極
３２上まで延在した金属配線４２Ａおよびコンタクト４
１Ａを介して電気的接続された第２の多結晶シリコン層
３５を設けて形成されている。ゲート電極３２と第２の
多結晶シリコン層３５との間、第２の多結晶シリコン層
３５と金属配線４２Ａとの間には、それぞれ図示しない
層間絶縁膜が存在している。キャパシタＣＣは、第２の
多結晶シリコン層３５とゲート電極３２との対向部分に
よって構成されている。このようにした場合、キャパシ
タＣＣは、画素ユニットの面積増大を招くことなく、公
知の製造プロセスにおいて第２の多結晶シリコン層、コ
ンタクト、および金属配線のマスクパターンを変更する
ことによって、簡単に作製される。
【００４５】図９に示す例は、図６の例と図７の例とを
組合わせたものである。キャパシタＣＣは、ゲート電極
３２Ａと浮遊拡散領域２２との対向部分によって構成さ
れる容量ＣＣ１と、延在した金属配線４２Ａとゲート電
極３２Ａとの対向部分によって構成される容量ＣＣ２と
を並列接続したものとなる。このようにした場合、キャ
パシタＣＣは、画素ユニットの面積増大を招くことな
く、公知の製造プロセスにおいて上記ゲート電極、金属
配線のマスクパターンを変更することによって、簡単に
作製される。
組合わせたものである。キャパシタＣＣは、ゲート電極
３２Ａと浮遊拡散領域２２との対向部分によって構成さ
れる容量ＣＣ１と、延在した金属配線４２Ａとゲート電
極３２Ａとの対向部分によって構成される容量ＣＣ２と
を並列接続したものとなる。このようにした場合、キャ
パシタＣＣは、画素ユニットの面積増大を招くことな
く、公知の製造プロセスにおいて上記ゲート電極、金属
配線のマスクパターンを変更することによって、簡単に
作製される。
【００４６】図１０に示す例は、図６の例と図８の例と
を組合わせたものである。キャパシタＣＣは、ゲート電
極３２Ａと浮遊拡散領域２２との対向部分によって構成
される容量ＣＣ１と、第２の多結晶シリコン層３５とゲ
ート電極３２Ａとの対向部分によって構成される容量Ｃ
Ｃ３とを並列接続したものとなる。このようにした場
合、キャパシタＣＣは、画素ユニットの面積増大を招く
ことなく、公知の製造プロセスにおいて上記ゲート電
極、第２の多結晶シリコン層、コンタクト、および金属
配線のマスクパターンを変更することによって、簡単に
作製される。
を組合わせたものである。キャパシタＣＣは、ゲート電
極３２Ａと浮遊拡散領域２２との対向部分によって構成
される容量ＣＣ１と、第２の多結晶シリコン層３５とゲ
ート電極３２Ａとの対向部分によって構成される容量Ｃ
Ｃ３とを並列接続したものとなる。このようにした場
合、キャパシタＣＣは、画素ユニットの面積増大を招く
ことなく、公知の製造プロセスにおいて上記ゲート電
極、第２の多結晶シリコン層、コンタクト、および金属
配線のマスクパターンを変更することによって、簡単に
作製される。
【００４７】このように、このＣＭＯＳイメージセンサ
は、ＣＭＯＳプロセスコンパチブル、つまり画素ユニッ
ト１０内のＭＯＳトランジスタが周辺回路のＭＯＳトラ
ンジスタと同一工程で形成される。その結果、このＣＭ
ＯＳイメージセンサは一つの集積回路チップで構成され
る。
は、ＣＭＯＳプロセスコンパチブル、つまり画素ユニッ
ト１０内のＭＯＳトランジスタが周辺回路のＭＯＳトラ
ンジスタと同一工程で形成される。その結果、このＣＭ
ＯＳイメージセンサは一つの集積回路チップで構成され
る。
【００４８】（第２実施形態）図１２は、この発明の一
実施形態の電荷検出装置を含むＣＣＤ型固体撮像装置
（インターライン型ＣＣＤイメージセンサ）の概略回路
構成を示している。このＣＣＤイメージセンサは、半導
体基板（図１１中に示すｐウエル１２０）の表面に２次
元行列状に配列された複数の画素１１０と、各画素１１
０からの信号電荷を垂直転送パルスΦＶ１，ΦＶ２，
…，ΦＶｍに基づいて垂直ＣＣＤに転送し、かつ垂直方
向に順次転送する複数の垂直ＣＣＤ１２０と、各垂直Ｃ
ＣＤ１２０からの信号電荷を水平転送パルスΦＨ１，Φ
Ｈ２，…，ΦＨｎに基づいて水平方向に順次転送する水
平ＣＣＤ１１２と、この水平ＣＣＤ１１２からの信号電
荷を水平信号線１１８を介して受けて増幅する出力回路
１１５を備えている。各画素１１０は光電変換素子とし
てのフォトダイオードを含んでいる。垂直ＣＣＤ１２０
と水平ＣＣＤ１１２とは、信号電荷を転送する転送部を
構成している。
実施形態の電荷検出装置を含むＣＣＤ型固体撮像装置
（インターライン型ＣＣＤイメージセンサ）の概略回路
構成を示している。このＣＣＤイメージセンサは、半導
体基板（図１１中に示すｐウエル１２０）の表面に２次
元行列状に配列された複数の画素１１０と、各画素１１
０からの信号電荷を垂直転送パルスΦＶ１，ΦＶ２，
…，ΦＶｍに基づいて垂直ＣＣＤに転送し、かつ垂直方
向に順次転送する複数の垂直ＣＣＤ１２０と、各垂直Ｃ
ＣＤ１２０からの信号電荷を水平転送パルスΦＨ１，Φ
Ｈ２，…，ΦＨｎに基づいて水平方向に順次転送する水
平ＣＣＤ１１２と、この水平ＣＣＤ１１２からの信号電
荷を水平信号線１１８を介して受けて増幅する出力回路
１１５を備えている。各画素１１０は光電変換素子とし
てのフォトダイオードを含んでいる。垂直ＣＣＤ１２０
と水平ＣＣＤ１１２とは、信号電荷を転送する転送部を
構成している。
【００４９】図１１に示すように、上記出力回路１１５
は、水平ＣＣＤ１１２の出力段（第ｎ段）から所定距離
だけ離間して形成された浮遊拡散領域（ＦＤ）１２２を
有する信号電荷蓄積部１０７と、さらにこの信号電荷蓄
積部１０７から所定距離だけ離間して形成されたｎ＋層
１２３からなるリセット部１１９とが形成されている。
ＣＦＤは浮遊拡散領域１２２とｐウエル１２０との間の
接合容量を示している。
は、水平ＣＣＤ１１２の出力段（第ｎ段）から所定距離
だけ離間して形成された浮遊拡散領域（ＦＤ）１２２を
有する信号電荷蓄積部１０７と、さらにこの信号電荷蓄
積部１０７から所定距離だけ離間して形成されたｎ＋層
１２３からなるリセット部１１９とが形成されている。
ＣＦＤは浮遊拡散領域１２２とｐウエル１２０との間の
接合容量を示している。
【００５０】また、水平ＣＣＤ１１２の出力段（第ｎ
段）と信号電荷蓄積部１０７との間には、ＳｉＯ２膜１
３１を介して形成されたゲート電極１３２を有する転送
部としての転送トランジスタ１０１が構成されている。
さらに、信号電荷蓄積部１０７とリセット部１１９との
間には、転送トランジスタ１と同じ構造を持つリセット
トランジスタ１０２が構成されている。転送トランジス
タ１０１のゲート電極１３２と信号電荷蓄積部１０７の
浮遊拡散領域１２２との間に、第１実施形態におけるも
のと同様に、キャパシタＣＣが付加されている。このキ
ャパシタＣｃは、ゲート電極１３２の電位によって浮遊
拡散領域１２２の静電ポテンシャルが深くなるように積
極的に設けられたものであり、単なる浮遊容量による容
量結合ではない。
段）と信号電荷蓄積部１０７との間には、ＳｉＯ２膜１
３１を介して形成されたゲート電極１３２を有する転送
部としての転送トランジスタ１０１が構成されている。
さらに、信号電荷蓄積部１０７とリセット部１１９との
間には、転送トランジスタ１と同じ構造を持つリセット
トランジスタ１０２が構成されている。転送トランジス
タ１０１のゲート電極１３２と信号電荷蓄積部１０７の
浮遊拡散領域１２２との間に、第１実施形態におけるも
のと同様に、キャパシタＣＣが付加されている。このキ
ャパシタＣｃは、ゲート電極１３２の電位によって浮遊
拡散領域１２２の静電ポテンシャルが深くなるように積
極的に設けられたものであり、単なる浮遊容量による容
量結合ではない。
【００５１】また、１０３はＣＦＤに蓄積された信号電
荷を増幅する駆動トランジスタ、１０４はこのイメージ
センサの出力電圧を選択的に垂直信号線に出力するため
の読み出しトランジスタ、１０８は各画素の信号電荷を
増幅して出力するための出力信号線、１０９は定電流源
として働く負荷トランジスタをそれぞれ示している。駆
動トランジスタ１０３と負荷トランジスタ１０９とはソ
ースフォロワ回路を構成している。駆動トランジスタ１
０３のゲート電極に印加された信号電荷蓄積部１０７の
電圧ＶＦＤは、このソースフォロワ回路で増幅されて出
力信号線１０８へ出力される。ＶＲＳＴはリセット電
圧、ＶＤＤは電源電圧である。
荷を増幅する駆動トランジスタ、１０４はこのイメージ
センサの出力電圧を選択的に垂直信号線に出力するため
の読み出しトランジスタ、１０８は各画素の信号電荷を
増幅して出力するための出力信号線、１０９は定電流源
として働く負荷トランジスタをそれぞれ示している。駆
動トランジスタ１０３と負荷トランジスタ１０９とはソ
ースフォロワ回路を構成している。駆動トランジスタ１
０３のゲート電極に印加された信号電荷蓄積部１０７の
電圧ＶＦＤは、このソースフォロワ回路で増幅されて出
力信号線１０８へ出力される。ＶＲＳＴはリセット電
圧、ＶＤＤは電源電圧である。
【００５２】この出力回路１１５は、第１実施形態にお
ける画素ユニット１１０と同様に動作する。まず、リセ
ットパルスΦＲＳＴによって、信号電荷蓄積部１０７の
浮遊拡散領域１２２の電位ＶＦＤがリセット電位ＶＲＳ
Ｔに設定される。次に、転送トランジスタ１０１のゲー
ト電極１３２に高レベルの電圧ΦＴＧ＝ＶＨｉが印加さ
れて、画素１１０のフォトダイオードから垂直ＣＣＤ１
２０と水平ＣＣＤ１１２を経由した信号電荷が信号電荷
蓄積部１０７へ転送される。そして、ＭＯＳトランジス
タ１０３と定電流源１０９で構成されるソースフォロワ
回路による動作で、信号電荷蓄積部１０７の浮遊拡散領
域１２２の電位ＶＦＤに応じた出力信号が出力され、読
み出しトランジスタ１０４によってその出力信号が読み
出される。読み出された信号は、図示しない回路部が相
関二重サンプリング（ＣＤＳ）を行って増幅する。
ける画素ユニット１１０と同様に動作する。まず、リセ
ットパルスΦＲＳＴによって、信号電荷蓄積部１０７の
浮遊拡散領域１２２の電位ＶＦＤがリセット電位ＶＲＳ
Ｔに設定される。次に、転送トランジスタ１０１のゲー
ト電極１３２に高レベルの電圧ΦＴＧ＝ＶＨｉが印加さ
れて、画素１１０のフォトダイオードから垂直ＣＣＤ１
２０と水平ＣＣＤ１１２を経由した信号電荷が信号電荷
蓄積部１０７へ転送される。そして、ＭＯＳトランジス
タ１０３と定電流源１０９で構成されるソースフォロワ
回路による動作で、信号電荷蓄積部１０７の浮遊拡散領
域１２２の電位ＶＦＤに応じた出力信号が出力され、読
み出しトランジスタ１０４によってその出力信号が読み
出される。読み出された信号は、図示しない回路部が相
関二重サンプリング（ＣＤＳ）を行って増幅する。
【００５３】ここで、このＣＣＤイメージセンサでは、
転送トランジスタ１０１のゲートパルスΦＴＧをオン
（高レベルＶＨｉを印加）したとき、ゲート電極１３２
と浮遊拡散領域１２２との間の容量結合ＣＣによって、
浮遊拡散領域１２２の静電ポテンシャルが深くなってい
る。したがって、図５中にＤ′で示したのと同様に、出
力信号のダイナミックレンジが拡大される。
転送トランジスタ１０１のゲートパルスΦＴＧをオン
（高レベルＶＨｉを印加）したとき、ゲート電極１３２
と浮遊拡散領域１２２との間の容量結合ＣＣによって、
浮遊拡散領域１２２の静電ポテンシャルが深くなってい
る。したがって、図５中にＤ′で示したのと同様に、出
力信号のダイナミックレンジが拡大される。
【００５４】上記キャパシタＣＣの構造は、図６〜図１
０に示したものと同一の構造を採用することができる。
この結果、このＣＣＤイメージセンサは、通常のＣＣＤ
プロセスで作製でき、特にプロセスを変更する必要はな
い。
０に示したものと同一の構造を採用することができる。
この結果、このＣＣＤイメージセンサは、通常のＣＣＤ
プロセスで作製でき、特にプロセスを変更する必要はな
い。
【００５５】
【発明の効果】以上より明らかなように、この発明の電
荷検出装置によれば、新たな問題を招くことなく簡単
に、出力信号のダイナミックレンジを広げることができ
る。
荷検出装置によれば、新たな問題を招くことなく簡単
に、出力信号のダイナミックレンジを広げることができ
る。
【００５６】また、この発明のＭＯＳ型固体撮像装置お
よびＣＣＤ型固体撮像装置によれば、新たな問題を招く
ことなく簡単に、出力信号のダイナミックレンジを広げ
ることができる。
よびＣＣＤ型固体撮像装置によれば、新たな問題を招く
ことなく簡単に、出力信号のダイナミックレンジを広げ
ることができる。
【図１】 この発明の第１実施形態のＭＯＳ型固体撮像
装置に含まれた画素ユニットの構成を示す図である。
装置に含まれた画素ユニットの構成を示す図である。
【図２】 上記ＭＯＳ型固体撮像装置の電圧で読み出す
時の概略回路構成を示す図である。
時の概略回路構成を示す図である。
【図３】 上記ＭＯＳ型固体撮像装置の動作タイミング
を示す図である。
を示す図である。
【図４】 上記画素ユニットを構成する拡散領域のリセ
ット時におけるポテンシャルダイヤグラムを示す図であ
る。
ット時におけるポテンシャルダイヤグラムを示す図であ
る。
【図５】 上記画素ユニットを構成する拡散領域の転送
時におけるポテンシャルダイヤグラムを示す図である。
時におけるポテンシャルダイヤグラムを示す図である。
【図６】 キャパシタの構造例を示す図である。
【図７】 キャパシタの構造例を示す図である。
【図８】 キャパシタの構造例を示す図である。
【図９】 キャパシタの構造例を示す図である。
【図１０】 キャパシタの構造例を示す図である。
【図１１】 この発明の第２実施形態のＣＣＤ型固体撮
像装置に含まれた出力回路の構成を示す図である。
像装置に含まれた出力回路の構成を示す図である。
【図１２】 上記ＣＣＤ型固体撮像装置の概略回路構成
を示す図である。を示す図である。
を示す図である。を示す図である。
【図１３】 従来のＭＯＳ型固体撮像装置に含まれた画
素ユニットの構成を示す図である。
素ユニットの構成を示す図である。
【図１４】 上記画素ユニットを構成する拡散領域の転
送時におけるポテンシャルダイヤグラムを示す図であ
る。
送時におけるポテンシャルダイヤグラムを示す図であ
る。
１，１０１ 転送トランジスタ
３，１０３ 駆動トランジスタ
４，１０４ 読み出しトランジスタ
５ フォトダイオード
７，１０７ 信号電荷蓄積部
２２，１２２ 浮遊拡散領域
３２，１３２ ゲート電極
１５，１１５ 出力回路
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M118 AA02 AB01 BA13 BA14 CA03
DD04 FA06 FA33
5C024 CX43 GX07 GY01 GY31 JX21
Claims (6)
- 【請求項１】 半導体基板の表面に形成された、信号電
荷を供給する電荷供給部と、 上記基板表面に上記電荷供給部から所定距離だけ離間し
て形成された浮遊拡散領域を有し、この浮遊拡散領域と
上記基板との間の接合容量によって信号電荷を蓄積し得
る信号電荷蓄積部と、 上記電荷供給部と信号電荷蓄積部との間の基板上に設け
られたゲート電極を有し、このゲート電極に与えられた
電位に応じて上記電荷供給部からの信号電荷を上記信号
電荷蓄積部へ転送する転送部と、 上記信号電荷蓄積部に蓄積された信号電荷をリセットす
るリセット手段とを備えて、 上記信号電荷蓄積部の浮遊拡散領域の電位に応じた出力
信号を出力する電荷検出装置において、 上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡
散領域とが、この浮遊拡散領域の静電ポテンシャルが深
くなるように容量結合していることを特徴とする電荷検
出装置。 - 【請求項２】 請求項１に記載の電荷検出装置におい
て、 上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡
散領域との間の容量結合は、上記ゲート電極を上記浮遊
拡散領域上まで延在させて形成されていることを特徴と
する電荷検出装置。 - 【請求項３】 請求項１に記載の電荷検出装置におい
て、 上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡
散領域との間の容量結合は、上記浮遊拡散領域に電気的
接続された金属配線を第１の多結晶シリコン層からなる
上記ゲート電極上まで延在させて形成されていることを
特徴とする電荷検出装置。 - 【請求項４】 請求項１に記載の電荷検出装置におい
て、 上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡
散領域との間の容量結合は、第１の多結晶シリコン層か
らなる上記ゲート電極上に、上記浮遊拡散領域に電気的
接続された第２の多結晶シリコン層を設けて形成されて
いることを特徴とする電荷検出装置。 - 【請求項５】 半導体基板上に複数個配列された単位セ
ルを有するＭＯＳ型固体撮像装置であって、 上記各単位セルは、 半導体基板の表面に形成された、受光量に応じて信号電
荷を発生する光電変換部と、 上記基板表面に上記から所定距離だけ離間して形成され
た浮遊拡散領域を有し、この浮遊拡散領域と上記基板と
の間の接合容量によって信号電荷を蓄積し得る信号電荷
蓄積部と、 上記光電変換部と信号電荷蓄積部との間の基板上に設け
られたゲート電極を有し、このゲート電極に与えられた
電位に応じて上記光電変換部からの信号電荷を上記信号
電荷蓄積部へ転送する転送部と、 上記信号電荷蓄積部に蓄積された信号電荷をリセットす
るリセット手段と、 上記信号電荷蓄積部の浮遊拡散領域の電位に応じた出力
信号を出力する増幅手段と、 上記増幅手段からの出力信号を読み出す読み出し手段と
を備え、 上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡
散領域とが、この浮遊拡散領域の静電ポテンシャルが深
くなるように容量結合していることを特徴とするＭＯＳ
型固体撮像装置。 - 【請求項６】 半導体基板の表面に複数個配列された光
電変換素子と、 上記各光電変換素子が発生した電荷を上記基板表面に沿
って順次転送するＣＣＤ部と、 上記基板表面に上記ＣＣＤ部の出力段から所定距離だけ
離間して形成された浮遊拡散領域を有し、この浮遊拡散
領域と上記基板との間の接合容量によって信号電荷を蓄
積し得る信号電荷蓄積部と、 上記ＣＣＤ部の出力段と信号電荷蓄積部との間の基板上
に設けられたゲート電極を有し、このゲート電極に与え
られた電位に応じて上記電荷供給部からの信号電荷を上
記信号電荷蓄積部へ転送する転送部と、 上記信号電荷蓄積部に蓄積された信号電荷をリセットす
るリセット手段と、 上記信号電荷蓄積部の浮遊拡散領域の電位に応じた出力
信号を出力する増幅手段と、 上記増幅手段からの出力信号を読み出す読み出し手段と
を備え、 上記転送部のゲート電極と上記信号電荷蓄積部の浮遊拡
散領域とが、この浮遊拡散領域の静電ポテンシャルが深
くなるように容量結合していることを特徴とするＣＣＤ
型固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001296449A JP4006207B2 (ja) | 2001-09-27 | 2001-09-27 | 電荷検出装置並びにそれを含むｍｏｓ型固体撮像装置およびｃｃｄ型固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001296449A JP4006207B2 (ja) | 2001-09-27 | 2001-09-27 | 電荷検出装置並びにそれを含むｍｏｓ型固体撮像装置およびｃｃｄ型固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003101006A true JP2003101006A (ja) | 2003-04-04 |
| JP4006207B2 JP4006207B2 (ja) | 2007-11-14 |
Family
ID=19117692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001296449A Expired - Fee Related JP4006207B2 (ja) | 2001-09-27 | 2001-09-27 | 電荷検出装置並びにそれを含むｍｏｓ型固体撮像装置およびｃｃｄ型固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4006207B2 (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101442A (ja) * | 2003-09-26 | 2005-04-14 | Fujitsu Ltd | 固体撮像装置とその製造方法 |
| WO2005083790A1 (ja) * | 2004-02-27 | 2005-09-09 | Texas Instruments Japan Limited | 固体撮像装置、ラインセンサ、光センサおよび固体撮像装置の動作方法 |
| JP2006203207A (ja) * | 2005-01-19 | 2006-08-03 | Samsung Electronics Co Ltd | 自己昇圧機能を有するイメージセンサ、自己昇圧方法及び前記イメージセンサ形成方法 |
| WO2006082896A1 (ja) * | 2005-02-07 | 2006-08-10 | Hamamatsu Photonics K.K. | 固体撮像装置 |
| JP2007035674A (ja) * | 2005-07-22 | 2007-02-08 | Nikon Corp | 固体撮像装置 |
| JP2008205891A (ja) * | 2007-02-21 | 2008-09-04 | Olympus Corp | 固体撮像装置 |
| JP2009503896A (ja) * | 2005-08-01 | 2009-01-29 | マイクロン テクノロジー， インク． | 二重変換利得ゲートとキャパシタとの組み合わせ |
| JP2010251800A (ja) * | 2010-07-26 | 2010-11-04 | Fujitsu Semiconductor Ltd | 固体撮像装置の製造方法 |
| JP2011166170A (ja) * | 2011-05-16 | 2011-08-25 | Sony Corp | 固体撮像装置、固体撮像装置の駆動方法、及び電子機器 |
| JP2012182494A (ja) * | 2006-05-04 | 2012-09-20 | Intellectual Venturesii Llc | 転送ゲートを電位井戸と統合して、拡張された画素の動的範囲を有するイメージセンサ |
| US8792034B2 (en) | 2009-03-17 | 2014-07-29 | Sony Corporation | Solid-state imaging device with charge transfer transistor on different substrates |
| JP2014216537A (ja) * | 2013-04-26 | 2014-11-17 | キヤノン株式会社 | 撮像装置、および、撮像システム。 |
| US9398237B2 (en) | 2014-04-30 | 2016-07-19 | Sony Corporation | Image sensor with floating diffusion interconnect capacitor |
| JP2020038960A (ja) * | 2018-08-30 | 2020-03-12 | パナソニックＩｐマネジメント株式会社 | 固体撮像素子 |
| CN110911433A (zh) * | 2019-12-03 | 2020-03-24 | 豪威科技(上海)有限公司 | 图像传感器及电子设备 |
| WO2021166913A1 (ja) * | 2020-02-20 | 2021-08-26 | ヌヴォトンテクノロジージャパン株式会社 | 固体撮像装置および撮像装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102618358B1 (ko) | 2019-06-05 | 2023-12-28 | 삼성전자주식회사 | 이미지 센서 |
-
2001
- 2001-09-27 JP JP2001296449A patent/JP4006207B2/ja not_active Expired - Fee Related
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7242043B2 (en) | 2003-09-26 | 2007-07-10 | Fujitsu Limited | Imaging device and manufacturing method thereof |
| JP4578792B2 (ja) * | 2003-09-26 | 2010-11-10 | 富士通セミコンダクター株式会社 | 固体撮像装置 |
| JP2005101442A (ja) * | 2003-09-26 | 2005-04-14 | Fujitsu Ltd | 固体撮像装置とその製造方法 |
| US7820467B2 (en) | 2004-02-27 | 2010-10-26 | National University Corporation Tohoku University | Imaging device and method that cancels voltage signal noise based on pre-saturated charges and supersaturated charges |
| WO2005083790A1 (ja) * | 2004-02-27 | 2005-09-09 | Texas Instruments Japan Limited | 固体撮像装置、ラインセンサ、光センサおよび固体撮像装置の動作方法 |
| KR101105617B1 (ko) | 2004-02-27 | 2012-01-18 | 고쿠리츠다이가쿠호진 도호쿠다이가쿠 | 고체 촬상 장치, 라인 센서, 광 센서 및 고체 촬상 장치의동작 방법 |
| US8120016B2 (en) | 2004-02-27 | 2012-02-21 | National University Corporation Tohoku University | Imaging device |
| US7518143B2 (en) | 2004-02-27 | 2009-04-14 | National University Corporation Tohoku University | Solid-state imaging device, line sensor and optical sensor and method of operating solid-state imaging device |
| JP2006203207A (ja) * | 2005-01-19 | 2006-08-03 | Samsung Electronics Co Ltd | 自己昇圧機能を有するイメージセンサ、自己昇圧方法及び前記イメージセンサ形成方法 |
| WO2006082896A1 (ja) * | 2005-02-07 | 2006-08-10 | Hamamatsu Photonics K.K. | 固体撮像装置 |
| KR101214268B1 (ko) * | 2005-02-07 | 2012-12-20 | 하마마츠 포토닉스 가부시키가이샤 | 고체 촬상 장치 |
| TWI413241B (zh) * | 2005-02-07 | 2013-10-21 | Hamamatsu Photonics Kk | Solid-state imaging device |
| US8018515B2 (en) | 2005-02-07 | 2011-09-13 | Hamamatsu Photonics K.K. | Solid-state image pickup device |
| JP2007035674A (ja) * | 2005-07-22 | 2007-02-08 | Nikon Corp | 固体撮像装置 |
| JP2009503896A (ja) * | 2005-08-01 | 2009-01-29 | マイクロン テクノロジー， インク． | 二重変換利得ゲートとキャパシタとの組み合わせ |
| US8158921B2 (en) | 2005-08-01 | 2012-04-17 | Micron Technology, Inc. | Dual conversion gain gate and capacitor combination |
| JP2012182494A (ja) * | 2006-05-04 | 2012-09-20 | Intellectual Venturesii Llc | 転送ゲートを電位井戸と統合して、拡張された画素の動的範囲を有するイメージセンサ |
| JP2008205891A (ja) * | 2007-02-21 | 2008-09-04 | Olympus Corp | 固体撮像装置 |
| US8792034B2 (en) | 2009-03-17 | 2014-07-29 | Sony Corporation | Solid-state imaging device with charge transfer transistor on different substrates |
| JP2010251800A (ja) * | 2010-07-26 | 2010-11-04 | Fujitsu Semiconductor Ltd | 固体撮像装置の製造方法 |
| JP2011166170A (ja) * | 2011-05-16 | 2011-08-25 | Sony Corp | 固体撮像装置、固体撮像装置の駆動方法、及び電子機器 |
| JP2014216537A (ja) * | 2013-04-26 | 2014-11-17 | キヤノン株式会社 | 撮像装置、および、撮像システム。 |
| US9398237B2 (en) | 2014-04-30 | 2016-07-19 | Sony Corporation | Image sensor with floating diffusion interconnect capacitor |
| JP2017519352A (ja) * | 2014-04-30 | 2017-07-13 | ソニー株式会社 | フローティングディフュージョン・インターコネクト・キャパシタを有する撮像素子 |
| JP2020038960A (ja) * | 2018-08-30 | 2020-03-12 | パナソニックＩｐマネジメント株式会社 | 固体撮像素子 |
| CN110911433A (zh) * | 2019-12-03 | 2020-03-24 | 豪威科技(上海)有限公司 | 图像传感器及电子设备 |
| CN110911433B (zh) * | 2019-12-03 | 2022-08-26 | 豪威科技(上海)有限公司 | 图像传感器及电子设备 |
| WO2021166913A1 (ja) * | 2020-02-20 | 2021-08-26 | ヌヴォトンテクノロジージャパン株式会社 | 固体撮像装置および撮像装置 |
| US11950005B2 (en) | 2020-02-20 | 2024-04-02 | Nuvoton Technology Corporation Japan | Solid-state imaging device and imaging apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4006207B2 (ja) | 2007-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9479715B2 (en) | Solid-state imaging device, method of driving the same, and electronic system including the device | |
| US7446807B2 (en) | Imager pixel with capacitance for boosting reset voltage | |
| JP5257176B2 (ja) | 固体撮像装置、固体撮像装置の駆動方法および電子機器 | |
| US9865632B2 (en) | Image sensor pixel with memory node having buried channel and diode portions formed on N-type substrate | |
| JP5258416B2 (ja) | 固体撮像装置 | |
| US9287305B2 (en) | Global shutter bulk charge modulated device | |
| JP4006207B2 (ja) | 電荷検出装置並びにそれを含むｍｏｓ型固体撮像装置およびｃｃｄ型固体撮像装置 | |
| JP2010213140A (ja) | 固体撮像装置、固体撮像装置の駆動方法および電子機器 | |
| US8159011B2 (en) | Complementary metal oxide semiconductor (CMOS) image sensor with extended pixel dynamic range incorporating transfer gate with potential well | |
| EP1850387B1 (en) | Solid-state image pickup device | |
| JP2002516530A (ja) | キャパシタレス相関二重サンプリング方式のアクティブ画素センサ | |
| JPH11261046A (ja) | 固体撮像装置 | |
| JP2013031226A (ja) | Ｃｍｏｓイメージセンサのための、小サイズ、高利得及び低ノイズのピクセル | |
| JP2009506575A (ja) | ４方向共有のピクセル上に２方向共有の蓄積ゲートを設ける方法及び装置 | |
| JP2013058805A (ja) | 画素をバーストリセット動作と統合することにより改善された性能を有するｃｍｏｓイメージセンサ | |
| JPH11177886A (ja) | 増幅型光電変換素子、増幅型固体撮像装置及びその駆動方法 | |
| US8508638B2 (en) | 3T pixel for CMOS image sensors with low reset noise and low dark current generation utilizing parametric reset | |
| US6870209B2 (en) | CMOS pixel with dual gate PMOS | |
| US9406816B2 (en) | Solid-state imaging apparatus, method of manufacturing solid-state imaging apparatus and electronic device | |
| JP3919243B2 (ja) | 光電変換装置 | |
| JPH1175114A (ja) | 光電変換装置 | |
| TW201628396A (zh) | 固體攝像裝置 | |
| JP4128947B2 (ja) | 固体撮像装置 | |
| JP2001197367A (ja) | 固体撮像素子およびその駆動方法 | |
| KR100303773B1 (ko) | 플로팅센싱노드에 접속된 피앤 다이오드를 갖는 씨모스 이미지센서의 단위화소 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040618 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050323 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070821 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070827 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |