JPH1175114A - 光電変換装置 - Google Patents
光電変換装置Info
- Publication number
- JPH1175114A JPH1175114A JP9235886A JP23588697A JPH1175114A JP H1175114 A JPH1175114 A JP H1175114A JP 9235886 A JP9235886 A JP 9235886A JP 23588697 A JP23588697 A JP 23588697A JP H1175114 A JPH1175114 A JP H1175114A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- type mos
- depletion type
- source
- photoelectric conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 18
- 239000000758 substrate Substances 0.000 description 15
- 230000000694 effects Effects 0.000 description 9
- 238000009825 accumulation Methods 0.000 description 8
- 101150082606 VSIG1 gene Proteins 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- KTEARTXATWOYDB-UHFFFAOYSA-N 1-chloro-4-[1-(4-chlorophenyl)ethyl]benzene Chemical compound C=1C=C(Cl)C=CC=1C(C)C1=CC=C(Cl)C=C1 KTEARTXATWOYDB-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
- H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Electromagnetism (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【課題】 光電変換装置において、光電変換された画像
情報をゲート・ソース間に電位差のないソースフォロア
を用いて読み出す事で、低電圧動作でもダイナミックレ
ンジが広く、線形性のよい高画質センサを実現する。 【解決手段】 光電変換部で発生した光電荷をソースフ
ォロア用デプレッションＭＯＳトランジスタを介して読
み出す構成の画素セルにおいて、前記ソースフォロア用
デプレッションＭＯＳトランジスタのゲートがリセット
状態の時、そのＶｇｓが０Ｖとなる様な定電流値で前記
ソースフォロア用デプレッションＭＯＳトランジスタの
動作点を設定する事を特徴とする。また、定電流源手段
の一例として、Ｖｇｓ＝０Ｖにバイアスされたデプレッ
ションＭＯＳトランジスタのＷ／Ｌ比を、前記ソースフ
ォロア用デプレッションＭＯＳトランジスタのＷ／Ｌ比
に対して基板バイアス効果を考慮して適当な値に設定す
る事で実現できる。
情報をゲート・ソース間に電位差のないソースフォロア
を用いて読み出す事で、低電圧動作でもダイナミックレ
ンジが広く、線形性のよい高画質センサを実現する。 【解決手段】 光電変換部で発生した光電荷をソースフ
ォロア用デプレッションＭＯＳトランジスタを介して読
み出す構成の画素セルにおいて、前記ソースフォロア用
デプレッションＭＯＳトランジスタのゲートがリセット
状態の時、そのＶｇｓが０Ｖとなる様な定電流値で前記
ソースフォロア用デプレッションＭＯＳトランジスタの
動作点を設定する事を特徴とする。また、定電流源手段
の一例として、Ｖｇｓ＝０Ｖにバイアスされたデプレッ
ションＭＯＳトランジスタのＷ／Ｌ比を、前記ソースフ
ォロア用デプレッションＭＯＳトランジスタのＷ／Ｌ比
に対して基板バイアス効果を考慮して適当な値に設定す
る事で実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、光電変換装置に関
し、特に光電変換素子で発生した光電荷を取り出すデプ
レッション型ＭＯＳトランジスタに特徴を有する光電変
換装置に関する。
し、特に光電変換素子で発生した光電荷を取り出すデプ
レッション型ＭＯＳトランジスタに特徴を有する光電変
換装置に関する。
【０００２】
【従来の技術】従来、光電変換素子は、１次元又は２次
元に配列して画像信号を得る事ができるので、イメージ
センサとして活用され、ビデオカメラや複写機、ファク
シミリ等に応用され、今後もマルチメディア時代の到来
と共に、多様な方面に用いられると予測される。
元に配列して画像信号を得る事ができるので、イメージ
センサとして活用され、ビデオカメラや複写機、ファク
シミリ等に応用され、今後もマルチメディア時代の到来
と共に、多様な方面に用いられると予測される。
【０００３】この光電変換素子を用いた一例である増幅
型光電変換装置のうち、光電変換素子として金属−酸化
膜−半導体のＭＯＳ構造と同様なプロセスで、該光電変
換された光電荷を有効に転送出力できる能動素子を一貫
して構成出来る事が望まれる。この様な構成例を達成し
たものとして、光電変換素子を含む画素内にソースフォ
ロアを有する増幅型光電変換装置とするＣＭＯＳ型セン
サがある。
型光電変換装置のうち、光電変換素子として金属−酸化
膜−半導体のＭＯＳ構造と同様なプロセスで、該光電変
換された光電荷を有効に転送出力できる能動素子を一貫
して構成出来る事が望まれる。この様な構成例を達成し
たものとして、光電変換素子を含む画素内にソースフォ
ロアを有する増幅型光電変換装置とするＣＭＯＳ型セン
サがある。
【０００４】図８に従来のＣＭＯＳセンサーの１画素分
の回路図を示す。１は光電変換素子であるホトダイオー
ド、４は光電変換素子１に蓄積された蓄積電荷をリセッ
トする為のリセット用ＭＯＳトランジスタ、１３は画素
値読み出し用のソースフォロア用ＭＯＳトランジスタ、
１１は選択された画素をアクティブにする為の画素選択
用ＭＯＳトランジスタ、１２はソースフォロア用ＭＯＳ
トランジスタ１３の負荷として作用する定電流源の負荷
ＭＯＳトランジスタ、３０は正の電源電圧Ｖｄｄ、３１
は基準電位である負の電源電圧Ｖｓｓである。
の回路図を示す。１は光電変換素子であるホトダイオー
ド、４は光電変換素子１に蓄積された蓄積電荷をリセッ
トする為のリセット用ＭＯＳトランジスタ、１３は画素
値読み出し用のソースフォロア用ＭＯＳトランジスタ、
１１は選択された画素をアクティブにする為の画素選択
用ＭＯＳトランジスタ、１２はソースフォロア用ＭＯＳ
トランジスタ１３の負荷として作用する定電流源の負荷
ＭＯＳトランジスタ、３０は正の電源電圧Ｖｄｄ、３１
は基準電位である負の電源電圧Ｖｓｓである。
【０００５】このようなＣＭＯＳセンサー構成におい
て、画像情報が光として、該ホトダイオード１で受光さ
れ、該ホトダイオード内で光子ｈνが光キャリアに変換
されて蓄積される。蓄積された光キャリアは、電圧の変
化として該ホトダイオード１と該ソースフォロア１３の
ゲートの接点に現れる。ある所定の蓄積時間を経過した
のちに、該画素選択用ＭＯＳトランジスタ１１をオンす
る事で、負荷ＭＯＳトランジスタ１２で構成される定電
流源によって該ソースフォロア１３がバイアスされ、該
ソースフォロア１３のゲートに発生した電圧をソース及
び該画素選択用ＭＯＳトランジスタ１１を通して、出力
垂直ラインＶsigに出力する。該出力垂直ラインＶsigに
接続される多くの画素セルの中から該画素選択用ＭＯＳ
トランジスタ１１が選択された所だけが該出力垂直ライ
ンＶsigに光電変換出力を送りだす。
て、画像情報が光として、該ホトダイオード１で受光さ
れ、該ホトダイオード内で光子ｈνが光キャリアに変換
されて蓄積される。蓄積された光キャリアは、電圧の変
化として該ホトダイオード１と該ソースフォロア１３の
ゲートの接点に現れる。ある所定の蓄積時間を経過した
のちに、該画素選択用ＭＯＳトランジスタ１１をオンす
る事で、負荷ＭＯＳトランジスタ１２で構成される定電
流源によって該ソースフォロア１３がバイアスされ、該
ソースフォロア１３のゲートに発生した電圧をソース及
び該画素選択用ＭＯＳトランジスタ１１を通して、出力
垂直ラインＶsigに出力する。該出力垂直ラインＶsigに
接続される多くの画素セルの中から該画素選択用ＭＯＳ
トランジスタ１１が選択された所だけが該出力垂直ライ
ンＶsigに光電変換出力を送りだす。
【０００６】図９は図８で用いた１画素分のセルを２次
元的にならべて構成したエリアセンサである。点線で囲
まれたブロックＢ１１，Ｂ１２，Ｂ１３，Ｂ２１，Ｂ２
２，Ｂ２３，Ｂ３１，Ｂ３２，Ｂ３３は図８で説明した
ＣＭＯＳセンサの１画素のブロックである。ここでは説
明の便宜上、３×３の画素配列について図示している
が、これに限ったものでは無い。出力垂直ラインＶsig1
にはＢ１１，Ｂ２１，Ｂ３１の該画素選択用ＭＯＳトラ
ンジスタ１１の出力が、出力垂直ラインＶsig2にはＢ１
２，Ｂ２２，Ｂ３２の該画素選択用ＭＯＳトランジスタ
１１の出力が、出力垂直ラインＶsig3にはＢ１３，Ｂ２
３，Ｂ３３の該画素選択用ＭＯＳトランジスタ１１の出
力がそれぞれ接続されている。垂直走査回路２０は２次
元センサ部の第一ライン、第二ライン、第三ラインと順
次水平方向に位置する画素領域をアクティブにして、同
じ水平ラインに位置する画素セルを読み出した後、次の
ラインの水平方向の画素領域を読みだす。該出力垂直ラ
インＶsig1，Ｖsig2，Ｖsig3にはそれぞれ定電流源とな
る負荷ＭＯＳトランジスタ１２−１，１２−２，１２−
３が接続されている。
元的にならべて構成したエリアセンサである。点線で囲
まれたブロックＢ１１，Ｂ１２，Ｂ１３，Ｂ２１，Ｂ２
２，Ｂ２３，Ｂ３１，Ｂ３２，Ｂ３３は図８で説明した
ＣＭＯＳセンサの１画素のブロックである。ここでは説
明の便宜上、３×３の画素配列について図示している
が、これに限ったものでは無い。出力垂直ラインＶsig1
にはＢ１１，Ｂ２１，Ｂ３１の該画素選択用ＭＯＳトラ
ンジスタ１１の出力が、出力垂直ラインＶsig2にはＢ１
２，Ｂ２２，Ｂ３２の該画素選択用ＭＯＳトランジスタ
１１の出力が、出力垂直ラインＶsig3にはＢ１３，Ｂ２
３，Ｂ３３の該画素選択用ＭＯＳトランジスタ１１の出
力がそれぞれ接続されている。垂直走査回路２０は２次
元センサ部の第一ライン、第二ライン、第三ラインと順
次水平方向に位置する画素領域をアクティブにして、同
じ水平ラインに位置する画素セルを読み出した後、次の
ラインの水平方向の画素領域を読みだす。該出力垂直ラ
インＶsig1，Ｖsig2，Ｖsig3にはそれぞれ定電流源とな
る負荷ＭＯＳトランジスタ１２−１，１２−２，１２−
３が接続されている。
【０００７】このエリアセンサにおいて、最初の走査で
該垂直走査回路２０は２次元エリアセンサの第一ライン
を選択する為、垂直方向選択線の内、ＶＳＥＬ１のみを
オンしてアクティブにし、他の垂直方向選択線ＶＳＥＬ
２，ＶＳＥＬ３はノンアクティブとする。この状態では
ＶＳＥＬ１に接続されている第一ライン目の該画素セル
Ｂ１１，Ｂ１２，Ｂ１３の該画素選択用ＭＯＳトランジ
スタ１１がオンして、該画素セルＢ１１はＶsig1に、Ｂ
１２はＶsig2に、Ｂ１３はＶsig3にそれぞれの画素セル
で光電変換された画像情報を、該ソースフォロア１３を
通して一括して出力する。この信号は該出力垂直ライン
Ｖsig1，Ｖsig2，Ｖsig3のおのおのに接続された信号保
持手段２１−１，２１−２，２１−３に保持される。該
信号保持手段２１−１，２１−２，２１−３の出力は水
平転送ＭＯＳトランジスタ２２−１，２２−２，２２−
３を介して水平出力線ＶＨで共通接続され、電圧バッフ
ァアンプ２３を介してＶｏｕｔとして出力される。水平
走査回路２４からの制御信号により該水平転送ＭＯＳト
ランジスタ２２−１，２２−２，２２−３を順番にオン
させる事により、該信号保持手段２１−１，２１−２，
２１−３に貯えられた第一ライン目の画像情報から順次
時系列に読み出す事で水平スキャン動作を実現し、Ｖｏ
ｕｔより各画素の画像情報を得る。
該垂直走査回路２０は２次元エリアセンサの第一ライン
を選択する為、垂直方向選択線の内、ＶＳＥＬ１のみを
オンしてアクティブにし、他の垂直方向選択線ＶＳＥＬ
２，ＶＳＥＬ３はノンアクティブとする。この状態では
ＶＳＥＬ１に接続されている第一ライン目の該画素セル
Ｂ１１，Ｂ１２，Ｂ１３の該画素選択用ＭＯＳトランジ
スタ１１がオンして、該画素セルＢ１１はＶsig1に、Ｂ
１２はＶsig2に、Ｂ１３はＶsig3にそれぞれの画素セル
で光電変換された画像情報を、該ソースフォロア１３を
通して一括して出力する。この信号は該出力垂直ライン
Ｖsig1，Ｖsig2，Ｖsig3のおのおのに接続された信号保
持手段２１−１，２１−２，２１−３に保持される。該
信号保持手段２１−１，２１−２，２１−３の出力は水
平転送ＭＯＳトランジスタ２２−１，２２−２，２２−
３を介して水平出力線ＶＨで共通接続され、電圧バッフ
ァアンプ２３を介してＶｏｕｔとして出力される。水平
走査回路２４からの制御信号により該水平転送ＭＯＳト
ランジスタ２２−１，２２−２，２２−３を順番にオン
させる事により、該信号保持手段２１−１，２１−２，
２１−３に貯えられた第一ライン目の画像情報から順次
時系列に読み出す事で水平スキャン動作を実現し、Ｖｏ
ｕｔより各画素の画像情報を得る。
【０００８】第一ライン目の走査が終了すると、該垂直
走査回路２０は第二ライン目の読み出しを行う為、第一
ライン目及び第三ライン目のＶＳＥＬ１，ＶＳＥＬ３を
ノンアクティブとし、ＶＳＥＬ２をアクティブにし、第
二ライン目の該画素セルＢ２１，Ｂ２２，Ｂ２３を選択
し、該信号保持手段２１−１，２１−２，２１−３に信
号を書き込み、該水平走査回路２４の水平スキャン動作
により、Ｖｏｕｔより時系列な画像情報を読み出す。第
三ライン目の該画素セルＢ３１，Ｂ３２，Ｂ３３に対し
ても同様の動作を行う。この様にエリアセンサ部をＣＭ
ＯＳコンパチブルなプロセスで実現する事により、周辺
回路の集積化も可能となり多機能なセンサが実現でき
る。
走査回路２０は第二ライン目の読み出しを行う為、第一
ライン目及び第三ライン目のＶＳＥＬ１，ＶＳＥＬ３を
ノンアクティブとし、ＶＳＥＬ２をアクティブにし、第
二ライン目の該画素セルＢ２１，Ｂ２２，Ｂ２３を選択
し、該信号保持手段２１−１，２１−２，２１−３に信
号を書き込み、該水平走査回路２４の水平スキャン動作
により、Ｖｏｕｔより時系列な画像情報を読み出す。第
三ライン目の該画素セルＢ３１，Ｂ３２，Ｂ３３に対し
ても同様の動作を行う。この様にエリアセンサ部をＣＭ
ＯＳコンパチブルなプロセスで実現する事により、周辺
回路の集積化も可能となり多機能なセンサが実現でき
る。
【０００９】また、画素部のＭＯＳトランジスタと周辺
部回路のＭＯＳトランジスタを同一工程で形成出来る
為、マスク枚数、プロセス工程がＣＣＤと比較して大幅
に削減出来る事が上げられる。
部回路のＭＯＳトランジスタを同一工程で形成出来る
為、マスク枚数、プロセス工程がＣＣＤと比較して大幅
に削減出来る事が上げられる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来例において光電荷読み出し用のソースフォロア用ＭＯ
Ｓトランジスタ１３のゲート−ソース間にＶＴＨ分の電
圧降下が生じる為、また、画素選択スイッチＭＯＳトラ
ンジスタ１１のオン時のドレインソース電圧分がレベル
シフトされる為、該ソースフォロアＭＯＳトランジスタ
１３の絶対的な出力レベルと出力ダイミックレンジを制
限していた。さらに、プロセスの微細化が進み、ゲート
長のチャネル長Ｌがサブミクロンオーダーになってくる
と、電源電圧の低電圧化が必要となってくる。また、低
消費電力の要求から、光電変換装置のデバイスに要求さ
れる電源電圧はさらに、低下の傾向が進む。この為、限
られた電源電圧内で効率よく出力を得ることが、ＣＭＯ
Ｓセンサにも要求される様になってきた。上記従来例の
様に光電荷読み出し用の該ソースフォロア用ＭＯＳトラ
ンジスタ１３のゲート・ソース間にＶＴＨ分の電圧降下
や該画素選択スイッチＭＯＳトランジスタ１１のオン時
のドレイン・ソース電圧分のレベルシフトが、使用され
る電源電圧に対して無視できない様になり、光電変換信
号最大出力の上限を制限する事になり、光電変換出力を
線形性よく、該ソースフォロア１３のソースから取り出
すことが不可能であった。
来例において光電荷読み出し用のソースフォロア用ＭＯ
Ｓトランジスタ１３のゲート−ソース間にＶＴＨ分の電
圧降下が生じる為、また、画素選択スイッチＭＯＳトラ
ンジスタ１１のオン時のドレインソース電圧分がレベル
シフトされる為、該ソースフォロアＭＯＳトランジスタ
１３の絶対的な出力レベルと出力ダイミックレンジを制
限していた。さらに、プロセスの微細化が進み、ゲート
長のチャネル長Ｌがサブミクロンオーダーになってくる
と、電源電圧の低電圧化が必要となってくる。また、低
消費電力の要求から、光電変換装置のデバイスに要求さ
れる電源電圧はさらに、低下の傾向が進む。この為、限
られた電源電圧内で効率よく出力を得ることが、ＣＭＯ
Ｓセンサにも要求される様になってきた。上記従来例の
様に光電荷読み出し用の該ソースフォロア用ＭＯＳトラ
ンジスタ１３のゲート・ソース間にＶＴＨ分の電圧降下
や該画素選択スイッチＭＯＳトランジスタ１１のオン時
のドレイン・ソース電圧分のレベルシフトが、使用され
る電源電圧に対して無視できない様になり、光電変換信
号最大出力の上限を制限する事になり、光電変換出力を
線形性よく、該ソースフォロア１３のソースから取り出
すことが不可能であった。
【００１１】
【課題を解決する手段】本発明は、上記問題点を解決す
る為に構成されたもので、画素中にソースフォロア回路
のＭＯＳトランジスタが設けられている光電変換装置に
おいて、前記ソースフォロア回路のＭＯＳトランジスタ
をデプレッション型ＭＯＳトランジスタで構成し、さら
に垂直出力線をバイアスする定電流源が該ソースフォロ
ア回路と同一導電型のデプレッションＭＯＳトランジス
タのゲートとソース及びバックゲート電位が接地電位に
接続された定電流源によって構成されかつ前記定電流源
用デプレッション型ＭＯＳトランジスタのＷ／Ｌのサイ
ズが該画素ソースフォロア用デプレッションＭＯＳトラ
ンジスタのＷ／Ｌのサイズよりも小さい事を特徴とす
る。
る為に構成されたもので、画素中にソースフォロア回路
のＭＯＳトランジスタが設けられている光電変換装置に
おいて、前記ソースフォロア回路のＭＯＳトランジスタ
をデプレッション型ＭＯＳトランジスタで構成し、さら
に垂直出力線をバイアスする定電流源が該ソースフォロ
ア回路と同一導電型のデプレッションＭＯＳトランジス
タのゲートとソース及びバックゲート電位が接地電位に
接続された定電流源によって構成されかつ前記定電流源
用デプレッション型ＭＯＳトランジスタのＷ／Ｌのサイ
ズが該画素ソースフォロア用デプレッションＭＯＳトラ
ンジスタのＷ／Ｌのサイズよりも小さい事を特徴とす
る。
【００１２】また、本発明では画素中にソースフォロア
回路のＭＯＳトランジスタが設けられている光電変換装
置において、前記ソースフォロア回路のＭＯＳトランジ
スタをデプレッション型ＭＯＳトランジスタで構成し、
前記ソースフォロア回路がアクティブになった時、前記
ソースフォロア回路を構成する前記デプレッション型Ｍ
ＯＳトランジスタのゲート−ソース間電圧差を、０ｖ近
傍に設定できる様な定電流源で前記デプレッション型Ｍ
ＯＳトランジスタをバイアスする事を特徴とする。
回路のＭＯＳトランジスタが設けられている光電変換装
置において、前記ソースフォロア回路のＭＯＳトランジ
スタをデプレッション型ＭＯＳトランジスタで構成し、
前記ソースフォロア回路がアクティブになった時、前記
ソースフォロア回路を構成する前記デプレッション型Ｍ
ＯＳトランジスタのゲート−ソース間電圧差を、０ｖ近
傍に設定できる様な定電流源で前記デプレッション型Ｍ
ＯＳトランジスタをバイアスする事を特徴とする。
【００１３】また、本発明では画素中にソースフォロア
回路のＭＯＳトランジスタが設けられている光電変換装
置において、画素選択用ＭＯＳトランジスタをデプレッ
ション型ＭＯＳトランジスタで構成し、オン時のＶｇｓ
による電圧降下を最小におさえる様なバイアス電流設定
手段をもちいる事を特徴とする。
回路のＭＯＳトランジスタが設けられている光電変換装
置において、画素選択用ＭＯＳトランジスタをデプレッ
ション型ＭＯＳトランジスタで構成し、オン時のＶｇｓ
による電圧降下を最小におさえる様なバイアス電流設定
手段をもちいる事を特徴とする。
【００１４】さらに、本発明では、光電変素子で発生し
た光電荷を第一のデプレッション型ＭＯＳトランジスタ
のゲートを介してソースから信号電位の変化として取り
出す光電変換装置において、該第一のデプレッション型
ＭＯＳトランジスタが選択手段によって読み出し選択さ
れた時に、該第一のデプレッション型ＭＯＳトランジス
タのドレイン・ソース電流を定電流源に吸収し、前記第
一のデプレッション型ＭＯＳトランジスタのゲートと電
源電圧間にリセットＭＯＳトランジスタを設け、更に、
前記第一のデプレッション型ＭＯＳトランジスタのソー
スに所定のゲート・ソース間電圧のＭＯＳトランジスタ
を電圧リミット手段として備えたことを特徴とする。
た光電荷を第一のデプレッション型ＭＯＳトランジスタ
のゲートを介してソースから信号電位の変化として取り
出す光電変換装置において、該第一のデプレッション型
ＭＯＳトランジスタが選択手段によって読み出し選択さ
れた時に、該第一のデプレッション型ＭＯＳトランジス
タのドレイン・ソース電流を定電流源に吸収し、前記第
一のデプレッション型ＭＯＳトランジスタのゲートと電
源電圧間にリセットＭＯＳトランジスタを設け、更に、
前記第一のデプレッション型ＭＯＳトランジスタのソー
スに所定のゲート・ソース間電圧のＭＯＳトランジスタ
を電圧リミット手段として備えたことを特徴とする。
【００１５】
［第一の実施形態］図１に本発明による第一実施形態の
画素構成図を示す。この画素画素構成図は、図９に示す
光電変換装置の１画素について示しており、以下の各実
施形態においても同様である。図１において、１は光電
変換部であるホトダイオード、２は光電荷転送用ＭＯＳ
トランジスタ、３はソースフォロアを構成するデプレッ
ション型ＭＯＳトランジスタ、４は該ソースフォロアの
ゲート電位をリセットする為のリセット用ＭＯＳトラン
ジスタ、５は選択された画素をアクティブにする画素選
択用型ＭＯＳトランジスタ、６は定電流源用デプレッシ
ョン型ＭＯＳトランジスタであり、ソース及びゲートは
接続され同電位となっており、ゲート・ソース間電圧Ｖ
ｇｓ＝０ｖにバイアスされており、Ｖｇｓ＝０ｖで決ま
る定電流のドレイン電流を流す。８は垂直出力線Ｖsig
がある一定電圧以下にならない様に電圧リミット手段を
構成する電圧リミットをかける電圧リミット用ＭＯＳト
ランジスタ、３０は正の電源電圧Ｖｄｄ、３１は基準電
位の接地電圧Ｖｓｓである。
画素構成図を示す。この画素画素構成図は、図９に示す
光電変換装置の１画素について示しており、以下の各実
施形態においても同様である。図１において、１は光電
変換部であるホトダイオード、２は光電荷転送用ＭＯＳ
トランジスタ、３はソースフォロアを構成するデプレッ
ション型ＭＯＳトランジスタ、４は該ソースフォロアの
ゲート電位をリセットする為のリセット用ＭＯＳトラン
ジスタ、５は選択された画素をアクティブにする画素選
択用型ＭＯＳトランジスタ、６は定電流源用デプレッシ
ョン型ＭＯＳトランジスタであり、ソース及びゲートは
接続され同電位となっており、ゲート・ソース間電圧Ｖ
ｇｓ＝０ｖにバイアスされており、Ｖｇｓ＝０ｖで決ま
る定電流のドレイン電流を流す。８は垂直出力線Ｖsig
がある一定電圧以下にならない様に電圧リミット手段を
構成する電圧リミットをかける電圧リミット用ＭＯＳト
ランジスタ、３０は正の電源電圧Ｖｄｄ、３１は基準電
位の接地電圧Ｖｓｓである。
【００１６】つぎに、図１を用いて光電荷読み出しの動
作を説明する。該ホトダイオード１はＰＮ接合で形成さ
れており、光電荷蓄積前は、前回の読み出し時に該光電
荷転送用ＭＯＳトランジスタ２によって該ソースフォロ
ア用デプレッション型ＭＯＳトランジスタ３で構成され
るフローテングディフュージョンアンプのゲートにそれ
まで蓄積した光電荷を転送しており、ＰＮ接合部にはキ
ャリアがいない空乏化状態となっている。この状態から
ＰＮ接合受光部に画像情報である光子ｈνが入光し、該
光子ｈνの量に応じて正孔と電子が発生する。今、該ホ
トダイオード１がＰウェル領域内に形成されたＮ＋領域
を持つ電子蓄積型のホトダイオードである場合、該Ｐウ
ェル領域は接地電位（Ｖｓｓ）に接続されており、該光
子ｈνの入光によって発生した電子−正孔対の内、正孔
はＰウェル領域の接地電位に引き付けられ、残った電子
がＮ＋領域のエネルギー準位の一番低いレベルから蓄積
されていく。なお、本実施形態におけるホトダイオード
の構造はこの電子蓄積型だけに限られたものでは無く、
正孔蓄積型のホトダイオードであってもかまわない。
作を説明する。該ホトダイオード１はＰＮ接合で形成さ
れており、光電荷蓄積前は、前回の読み出し時に該光電
荷転送用ＭＯＳトランジスタ２によって該ソースフォロ
ア用デプレッション型ＭＯＳトランジスタ３で構成され
るフローテングディフュージョンアンプのゲートにそれ
まで蓄積した光電荷を転送しており、ＰＮ接合部にはキ
ャリアがいない空乏化状態となっている。この状態から
ＰＮ接合受光部に画像情報である光子ｈνが入光し、該
光子ｈνの量に応じて正孔と電子が発生する。今、該ホ
トダイオード１がＰウェル領域内に形成されたＮ＋領域
を持つ電子蓄積型のホトダイオードである場合、該Ｐウ
ェル領域は接地電位（Ｖｓｓ）に接続されており、該光
子ｈνの入光によって発生した電子−正孔対の内、正孔
はＰウェル領域の接地電位に引き付けられ、残った電子
がＮ＋領域のエネルギー準位の一番低いレベルから蓄積
されていく。なお、本実施形態におけるホトダイオード
の構造はこの電子蓄積型だけに限られたものでは無く、
正孔蓄積型のホトダイオードであってもかまわない。
【００１７】所定の時間の蓄積が終わると、蓄積前は空
乏状態であったＮ＋領域に光電荷として電子が蓄積され
保持された状態となっている。この時、リセットパルス
ΦＲはアクティブとなっており該リセット用ＭＯＳトラ
ンジスタ４はオンし、該ソースフォロア用デプレッショ
ン型ＭＯＳトランジスタ３のゲート電位はリセットレベ
ルに固定されている。該ホトダイオード１に蓄積された
光電荷を転送する為に該リセット用ＭＯＳトランジスタ
４をオフし、該ソースフォロア用デプレッション型ＭＯ
Ｓトランジスタ３のゲートをフローティング状態とす
る。次にΦＴＸをアクティブにして該光電荷転送用ＭＯ
Ｓトランジスタ２をオンし、フローティング状態となっ
た該ソースフォロア３のゲートで構成されるフローテン
グディフュージョンアンプに電荷を転送する。
乏状態であったＮ＋領域に光電荷として電子が蓄積され
保持された状態となっている。この時、リセットパルス
ΦＲはアクティブとなっており該リセット用ＭＯＳトラ
ンジスタ４はオンし、該ソースフォロア用デプレッショ
ン型ＭＯＳトランジスタ３のゲート電位はリセットレベ
ルに固定されている。該ホトダイオード１に蓄積された
光電荷を転送する為に該リセット用ＭＯＳトランジスタ
４をオフし、該ソースフォロア用デプレッション型ＭＯ
Ｓトランジスタ３のゲートをフローティング状態とす
る。次にΦＴＸをアクティブにして該光電荷転送用ＭＯ
Ｓトランジスタ２をオンし、フローティング状態となっ
た該ソースフォロア３のゲートで構成されるフローテン
グディフュージョンアンプに電荷を転送する。
【００１８】この時、該ホトダイオード１は、再び空乏
化され次の蓄積に入る。該ソースフォロア用デプレッシ
ョン型ＭＯＳトランジスタ３のゲートに光電荷が転送さ
れた後、ΦＳＥＬをアクティブにし、画素選択用デプレ
ッション型ＭＯＳトランジスタ５をオンさせ、該ソース
フォロア用デプレッション型ＭＯＳトランジスタ３をオ
ンさせ、この画素セルをアクティブな状態にする。該垂
直出力Ｖsigには、この選択された該ソースフォロア用
デプレッション型ＭＯＳトランジスタ３のソースで決ま
る電位に駆動され、蓄積された光電荷を電圧に変換して
出力する。該垂直出力Ｖsigに接続されている他の画素
セルの画素選択用型ＭＯＳトランジスタはオフであり、
該垂直出力Ｖsigを駆動するトランジスタは一つだけで
ある。よって該垂直出力Ｖsigをバイアスする該定電流
源用デプレッション型ＭＯＳトランジスタ６の出力電流
は選択された画素セルの該ソースフォロア用デプレッシ
ョン型ＭＯＳトランジスタ３のドレイン電流となる。
化され次の蓄積に入る。該ソースフォロア用デプレッシ
ョン型ＭＯＳトランジスタ３のゲートに光電荷が転送さ
れた後、ΦＳＥＬをアクティブにし、画素選択用デプレ
ッション型ＭＯＳトランジスタ５をオンさせ、該ソース
フォロア用デプレッション型ＭＯＳトランジスタ３をオ
ンさせ、この画素セルをアクティブな状態にする。該垂
直出力Ｖsigには、この選択された該ソースフォロア用
デプレッション型ＭＯＳトランジスタ３のソースで決ま
る電位に駆動され、蓄積された光電荷を電圧に変換して
出力する。該垂直出力Ｖsigに接続されている他の画素
セルの画素選択用型ＭＯＳトランジスタはオフであり、
該垂直出力Ｖsigを駆動するトランジスタは一つだけで
ある。よって該垂直出力Ｖsigをバイアスする該定電流
源用デプレッション型ＭＯＳトランジスタ６の出力電流
は選択された画素セルの該ソースフォロア用デプレッシ
ョン型ＭＯＳトランジスタ３のドレイン電流となる。
【００１９】該ソースフォロア用デプレッション型ＭＯ
Ｓトランジスタ３はデプレッション型ＭＯＳトランジス
タであり、図２にデプレッション型ＭＯＳトランジスタ
のドレイン電流Ｉｄ対Ｖｇｓ特性を示す。デプレッショ
ン型ＭＯＳトランジスタである為、ＶＴＨは負の値を持
ち、ソース電位Ｖｓと基板電位Ｖｓｕｂが等しい時、ド
レイン電流がＩop1の値でＶｇｓが０ｖとなる。
Ｓトランジスタ３はデプレッション型ＭＯＳトランジス
タであり、図２にデプレッション型ＭＯＳトランジスタ
のドレイン電流Ｉｄ対Ｖｇｓ特性を示す。デプレッショ
ン型ＭＯＳトランジスタである為、ＶＴＨは負の値を持
ち、ソース電位Ｖｓと基板電位Ｖｓｕｂが等しい時、ド
レイン電流がＩop1の値でＶｇｓが０ｖとなる。
【００２０】ソース電位Ｖｓが基板電位Ｖｓｕｂよりも
高い時、図２に示す様にＶＴＨは正方向にシフトして、
ドレイン電流がＩop2の時、Ｖｇｓが０になる。いわゆ
る基板バイアス効果である。ＣＭＯＳセンサを考えた
時、各画素ピッチ毎に基板バイアス効果をなくす為、該
ソースフォロア用デプレッション型ＭＯＳトランジスタ
３のウェルを独立に形成する事は受光エリアや画素ピッ
チを考慮した時に、現実的には困難であり、該ソースフ
ォロア用デプレッション型ＭＯＳトランジスタ３には、
基板バイアス効果分、動作点が変動する。
高い時、図２に示す様にＶＴＨは正方向にシフトして、
ドレイン電流がＩop2の時、Ｖｇｓが０になる。いわゆ
る基板バイアス効果である。ＣＭＯＳセンサを考えた
時、各画素ピッチ毎に基板バイアス効果をなくす為、該
ソースフォロア用デプレッション型ＭＯＳトランジスタ
３のウェルを独立に形成する事は受光エリアや画素ピッ
チを考慮した時に、現実的には困難であり、該ソースフ
ォロア用デプレッション型ＭＯＳトランジスタ３には、
基板バイアス効果分、動作点が変動する。
【００２１】該ソースフォロア用デプレッション型ＭＯ
Ｓトランジスタ３のリセット時の等価回路を図３に示
す。該ホトダイオード１に蓄積された光電荷の転送前に
ΦＲを電源電圧Ｖｄｄに上げ、該リセット用ＭＯＳトラ
ンジスタ４をオンし、該ソースフォロア用デプレッショ
ン型ＭＯＳトランジスタ３のゲートをリセットする。こ
の時、該リセット用ＭＯＳトランジスタ４のＶｇｓをＶ
ａとすると、該ソースフォロア用デプレッション型ＭＯ
Ｓトランジスタ３のゲート電位は、［Ｖｄｄ−Ｖａ］と
なる。次に該光電荷転送用ＭＯＳトランジスタ２がオン
して、該ホトダイオード１に蓄積された光電荷が転送さ
れた後は、該ホトダイオード１が電子蓄積型の場合、蓄
積されている光電荷が多い程、該ソースフォロア用デプ
レッション型ＭＯＳトランジスタ３のゲート電位はリセ
ット電位［Ｖｄｄ−Ｖａ］から下がる。すなわち、該ソ
ースフォロア用デプレッション型ＭＯＳトランジスタ３
のソース電位はリセット時、ウェル電位との差が最大と
なり、この電位を基準に光電変換された信号が変化す
る。該ソースフォロア用デプレッション型ＭＯＳトラン
ジスタ３のゲート電位は［Ｖｄｄ−Ｖａ］以上にはなら
ず、信号振幅のダイナミックレンジを考えた時、ゲート
が［Ｖｄｄ−Ｖａ］の時、該ソースフォロア用デプレッ
ション型ＭＯＳトランジスタ３のＶｇｓが０ｖになる様
にバイアスする事で、大きな信号振幅レンジを確保する
事ができる。
Ｓトランジスタ３のリセット時の等価回路を図３に示
す。該ホトダイオード１に蓄積された光電荷の転送前に
ΦＲを電源電圧Ｖｄｄに上げ、該リセット用ＭＯＳトラ
ンジスタ４をオンし、該ソースフォロア用デプレッショ
ン型ＭＯＳトランジスタ３のゲートをリセットする。こ
の時、該リセット用ＭＯＳトランジスタ４のＶｇｓをＶ
ａとすると、該ソースフォロア用デプレッション型ＭＯ
Ｓトランジスタ３のゲート電位は、［Ｖｄｄ−Ｖａ］と
なる。次に該光電荷転送用ＭＯＳトランジスタ２がオン
して、該ホトダイオード１に蓄積された光電荷が転送さ
れた後は、該ホトダイオード１が電子蓄積型の場合、蓄
積されている光電荷が多い程、該ソースフォロア用デプ
レッション型ＭＯＳトランジスタ３のゲート電位はリセ
ット電位［Ｖｄｄ−Ｖａ］から下がる。すなわち、該ソ
ースフォロア用デプレッション型ＭＯＳトランジスタ３
のソース電位はリセット時、ウェル電位との差が最大と
なり、この電位を基準に光電変換された信号が変化す
る。該ソースフォロア用デプレッション型ＭＯＳトラン
ジスタ３のゲート電位は［Ｖｄｄ−Ｖａ］以上にはなら
ず、信号振幅のダイナミックレンジを考えた時、ゲート
が［Ｖｄｄ−Ｖａ］の時、該ソースフォロア用デプレッ
ション型ＭＯＳトランジスタ３のＶｇｓが０ｖになる様
にバイアスする事で、大きな信号振幅レンジを確保する
事ができる。
【００２２】図４に図３で説明したリセット時の等価回
路における該ソースフォロア用デプレッション型ＭＯＳ
トランジスタ３の動作点を示す特性図である。該ソース
フォロア用デプレッション型ＭＯＳトランジスタ３がＰ
ウェル又はＰ基板で形成されていた場合、Ｖｓｕｂ＝０
ｖ（Ｖｓｓ）に固定されている為、該ソースフォロア用
デプレッション型ＭＯＳトランジスタ３のソースとバッ
クゲートにかかる電位差はリセット時、［Ｖｄｄ−Ｖ
ａ］となり、この電位差で動作した時の該ソースフォロ
ア用デプレッション型ＭＯＳトランジスタ３のＶｇｓを
０ｖにバイアスする為のドレイン電流はＩop3である。
すなわち該定電流源用デプレッションＭＯＳトランジス
タ６のドレイン電流をＩop3と等しく設定しておく事が
可能であれば、該ソースフォロア用デプレッション型Ｍ
ＯＳトランジスタ３のＶｇｓを０ｖ近傍にバイアスする
事が出来る。該ソースフォロア用デプレッションＭＯＳ
トランジスタ３のゲート幅をＷｓ，チャネル長をＬｓと
すると、このチャネル比Ｗ／ＬをＷｓ／Ｌｓとし、該定
電流源用デプレッションＭＯＳトランジスタ６のチャネ
ル比Ｗ／ＬをＷｂ／Ｌｂとし、図４より該ソースフォロ
ア用デプレッションＭＯＳトランジスタ３のＶｓ＝Ｖｓ
ｕｂの時のＶｇｓ＝０ｖ時のドレイン電流をＩop1、
［Ｖｓ−Ｖｓｕｂ＝Ｖｄｄ−Ｖａ］の時のドレイン電流
をＩop3とすると、下記式（１）を満足する様な該定電
流源用デプレッションＭＯＳトランジスタ６のＷｂ／Ｌ
ｂを設定する事で、該ソースフォロア３のＶｇｓを０ｖ
近傍にバイアスする事が出来る。
路における該ソースフォロア用デプレッション型ＭＯＳ
トランジスタ３の動作点を示す特性図である。該ソース
フォロア用デプレッション型ＭＯＳトランジスタ３がＰ
ウェル又はＰ基板で形成されていた場合、Ｖｓｕｂ＝０
ｖ（Ｖｓｓ）に固定されている為、該ソースフォロア用
デプレッション型ＭＯＳトランジスタ３のソースとバッ
クゲートにかかる電位差はリセット時、［Ｖｄｄ−Ｖ
ａ］となり、この電位差で動作した時の該ソースフォロ
ア用デプレッション型ＭＯＳトランジスタ３のＶｇｓを
０ｖにバイアスする為のドレイン電流はＩop3である。
すなわち該定電流源用デプレッションＭＯＳトランジス
タ６のドレイン電流をＩop3と等しく設定しておく事が
可能であれば、該ソースフォロア用デプレッション型Ｍ
ＯＳトランジスタ３のＶｇｓを０ｖ近傍にバイアスする
事が出来る。該ソースフォロア用デプレッションＭＯＳ
トランジスタ３のゲート幅をＷｓ，チャネル長をＬｓと
すると、このチャネル比Ｗ／ＬをＷｓ／Ｌｓとし、該定
電流源用デプレッションＭＯＳトランジスタ６のチャネ
ル比Ｗ／ＬをＷｂ／Ｌｂとし、図４より該ソースフォロ
ア用デプレッションＭＯＳトランジスタ３のＶｓ＝Ｖｓ
ｕｂの時のＶｇｓ＝０ｖ時のドレイン電流をＩop1、
［Ｖｓ−Ｖｓｕｂ＝Ｖｄｄ−Ｖａ］の時のドレイン電流
をＩop3とすると、下記式（１）を満足する様な該定電
流源用デプレッションＭＯＳトランジスタ６のＷｂ／Ｌ
ｂを設定する事で、該ソースフォロア３のＶｇｓを０ｖ
近傍にバイアスする事が出来る。
【００２３】 (Ｗｂ／Ｌｂ)＝｛(Ｗｓ／Ｌｓ)×(Ｉop3／Ｉop1)｝ …式（１） こうして、該第一のデプレッション型ＭＯＳトランジス
タ３が選択手段によって選択された時に、該第一のデプ
レッション型ＭＯＳトランジスタ３のバイアス電流を吸
収する第二のデプレッション型ＭＯＳトランジスタ６の
Ｗ／Ｌ（Ｗはゲート幅、Ｌはチャネル長）の比（チャネ
ル比）が該第一のデプレッション型ＭＯＳトランジスタ
３のＷ／Ｌの比よりも小さくする。
タ３が選択手段によって選択された時に、該第一のデプ
レッション型ＭＯＳトランジスタ３のバイアス電流を吸
収する第二のデプレッション型ＭＯＳトランジスタ６の
Ｗ／Ｌ（Ｗはゲート幅、Ｌはチャネル長）の比（チャネ
ル比）が該第一のデプレッション型ＭＯＳトランジスタ
３のＷ／Ｌの比よりも小さくする。
【００２４】また、電圧リミット用トランジスタ８は、
該ソースフォロア用デプレッション型ＭＯＳトランジス
タ３のソース電圧をリミットし、該ソースフォロア用デ
プレッション型ＭＯＳトランジスタ３がオフ時、該ソー
スフォロア用デプレッション型ＭＯＳトランジスタ３の
ゲートを負に振り込ませない為のリミッターであり、該
ソースフォロア用デプレッション型ＭＯＳトランジスタ
３のＶＴＨの絶対値分だけ高い電圧でリミットされる。
該ソースフォロア用デプレッション型ＭＯＳトランジス
タ３のソース電圧をリミットし、該ソースフォロア用デ
プレッション型ＭＯＳトランジスタ３がオフ時、該ソー
スフォロア用デプレッション型ＭＯＳトランジスタ３の
ゲートを負に振り込ませない為のリミッターであり、該
ソースフォロア用デプレッション型ＭＯＳトランジスタ
３のＶＴＨの絶対値分だけ高い電圧でリミットされる。
【００２５】また該画素選択用ＭＯＳトランジスタ５を
該ソースフォロア用デプレッションＭＯＳトランジスタ
３のドレイン端側に設ける事で、ソース端子に接続され
た場合の該画素選択用ＭＯＳトランジスタ５のオン抵抗
による電圧降下をなくす事ができる為、該ソースフォロ
ア用デプレッション型ＭＯＳトランジスタ３のダイナミ
ックレンジを拡大する事を可能とした。
該ソースフォロア用デプレッションＭＯＳトランジスタ
３のドレイン端側に設ける事で、ソース端子に接続され
た場合の該画素選択用ＭＯＳトランジスタ５のオン抵抗
による電圧降下をなくす事ができる為、該ソースフォロ
ア用デプレッション型ＭＯＳトランジスタ３のダイナミ
ックレンジを拡大する事を可能とした。
【００２６】また本実施形態で用いた該定電流源用デプ
レッション型ＭＯＳトランジスタ６は、このソース及び
ゲートを接続されて同電位となっており、Ｖｇｓ＝０ｖ
にバイアスされており、Ｖｇｓ＝０ｖで決まるドレイン
電流を流す為、電流源用バイアス回路が不必要となり、
各垂直出力ラインをバイアスする電流源がおのおの電気
的に分離され、各画素間の微少なクロストークを抑える
事を可能とした。
レッション型ＭＯＳトランジスタ６は、このソース及び
ゲートを接続されて同電位となっており、Ｖｇｓ＝０ｖ
にバイアスされており、Ｖｇｓ＝０ｖで決まるドレイン
電流を流す為、電流源用バイアス回路が不必要となり、
各垂直出力ラインをバイアスする電流源がおのおの電気
的に分離され、各画素間の微少なクロストークを抑える
事を可能とした。
【００２７】本実施形態の構成によれば、該ソースフォ
ロア用デプレッション型ＭＯＳトランジスタ３のゲート
−ソース間電圧の０ｖ近傍に抑える事ができ、該ソース
フォロア用デプレッション型ＭＯＳトランジスタ３のダ
イナミックレンジを拡大し、電源電圧が低電圧であって
も、十分な信号振幅を確保できるＣＭＯＳセンサの画素
部を構成する事を可能とした。
ロア用デプレッション型ＭＯＳトランジスタ３のゲート
−ソース間電圧の０ｖ近傍に抑える事ができ、該ソース
フォロア用デプレッション型ＭＯＳトランジスタ３のダ
イナミックレンジを拡大し、電源電圧が低電圧であって
も、十分な信号振幅を確保できるＣＭＯＳセンサの画素
部を構成する事を可能とした。
【００２８】［第二の実施形態］図５に本発明の第二実
施形態による光電変換装置の１画素の構成回路図を示
す。本発明の第一実施形態の説明図である図１と同一番
号のものに関しては、同じ構成をとっている。また光蓄
積動作、光電荷転送動作も同じであり、ここでは説明を
省略する。
施形態による光電変換装置の１画素の構成回路図を示
す。本発明の第一実施形態の説明図である図１と同一番
号のものに関しては、同じ構成をとっている。また光蓄
積動作、光電荷転送動作も同じであり、ここでは説明を
省略する。
【００２９】デプレッションＭＯＳトランジスタで構成
されたソースフォロア用デプレッション型ＭＯＳトラン
ジスタ３のゲートにホトダイオード１の光電荷が転送さ
れた後、ΦＳＥＬをアクティブにし、画素選択用デプレ
ッション型ＭＯＳトランジスタ５をオンさせ、該ソース
フォロア用デプレッション型ＭＯＳトランジスタ３をオ
ンさせ、この画素セルをアクティブな状態にする。垂直
出力Ｖsigには、この選択された該ソースフォロア用デ
プレッション型ＭＯＳトランジスタ３のソースで決まる
電位に駆動され、蓄積された光電荷を電圧に変換して出
力する。該垂直出力Ｖsigに接続されている他の画素セ
ルの画素選択用型ＭＯＳトランジスタはオフであり、該
垂直出力Ｖsigを駆動するトランジスタは一つだけであ
る。よって該垂直出力Ｖsigをバイアスする定電流源９
の出力電流は選択された画素セルの該ソースフォロア用
デプレッション型ＭＯＳトランジスタ３のドレイン電流
となる。該ソースフォロア用デプレッション型ＭＯＳト
ランジスタ３はデプレッション型ＭＯＳトランジスタで
あり、上述の図２に示すＩｄ対Ｖｇｓ特性を参考とする
ことができる。デプレッション型ＭＯＳトランジスタで
ある為、ＶＴＨは負の値を持ち、ソース電位Ｖｓと基板
電位Ｖｓｕｂが等しい時、ドレイン電流がＩop1の値で
Ｖｇｓが０となる。
されたソースフォロア用デプレッション型ＭＯＳトラン
ジスタ３のゲートにホトダイオード１の光電荷が転送さ
れた後、ΦＳＥＬをアクティブにし、画素選択用デプレ
ッション型ＭＯＳトランジスタ５をオンさせ、該ソース
フォロア用デプレッション型ＭＯＳトランジスタ３をオ
ンさせ、この画素セルをアクティブな状態にする。垂直
出力Ｖsigには、この選択された該ソースフォロア用デ
プレッション型ＭＯＳトランジスタ３のソースで決まる
電位に駆動され、蓄積された光電荷を電圧に変換して出
力する。該垂直出力Ｖsigに接続されている他の画素セ
ルの画素選択用型ＭＯＳトランジスタはオフであり、該
垂直出力Ｖsigを駆動するトランジスタは一つだけであ
る。よって該垂直出力Ｖsigをバイアスする定電流源９
の出力電流は選択された画素セルの該ソースフォロア用
デプレッション型ＭＯＳトランジスタ３のドレイン電流
となる。該ソースフォロア用デプレッション型ＭＯＳト
ランジスタ３はデプレッション型ＭＯＳトランジスタで
あり、上述の図２に示すＩｄ対Ｖｇｓ特性を参考とする
ことができる。デプレッション型ＭＯＳトランジスタで
ある為、ＶＴＨは負の値を持ち、ソース電位Ｖｓと基板
電位Ｖｓｕｂが等しい時、ドレイン電流がＩop1の値で
Ｖｇｓが０となる。
【００３０】ソース電位Ｖｓが基板電位Ｖｓｕｂよりも
高い時、図２に示す様にＶＴＨは正方向にシフトして、
ドレイン電流がＩop2の時、Ｖｇｓが０になる。いわゆ
る基板バイアス効果である。
高い時、図２に示す様にＶＴＨは正方向にシフトして、
ドレイン電流がＩop2の時、Ｖｇｓが０になる。いわゆ
る基板バイアス効果である。
【００３１】ＣＭＯＳセンサを考えた時、各画素ピッチ
毎に基板バイアス効果をなくす為、該ソースフォロア３
のウェルを独立に形成する事は、受光エリアや画素ピッ
チを考慮した時に、現実的には困難であり、該ソースフ
ォロア用デプレッション型ＭＯＳトランジスタ３には、
基板バイアス効果分、動作点が変動する。該ホトダイオ
ード１に蓄積された光電荷の転送前に、ΦＲを電源電圧
Ｖｄｄに上げ、該リセット用ＭＯＳトランジスタ４をオ
ンし、該ソースフォロア３のゲートをリセットする。こ
の時、該リセット用ＭＯＳトランジスタ４のＶｇｓをＶ
ａとすると、該ソースフォロア用デプレッション型ＭＯ
Ｓトランジスタ３のゲート電位は、［Ｖｄｄ−Ｖａ］と
なる。次に該光電荷転送用ＭＯＳトランジスタ２がオン
して、該ホトダイオード１に蓄積された光電荷が転送さ
れた後は、ホトダイオード１が電子蓄積型の場合、蓄積
されている光電荷が多い程、該ソースフォロア用デプレ
ッション型ＭＯＳトランジスタ３のゲート電位はリセッ
ト電位［Ｖｄｄ−Ｖａ］から下がる。すなわち、該ソー
スフォロア用デプレッション型ＭＯＳトランジスタ３の
ソース電位はリセット時、ウェル電位との差が最大とな
り、この電位を基準に光電変換された信号に従って変化
する。該ソースフォロア用デプレッション型ＭＯＳトラ
ンジスタ３のゲート電位は、［Ｖｄｄ−Ｖａ］以上には
ならず、信号振幅のダイナミックレンジを考えた時、ゲ
ートが［Ｖｄｄ−Ｖａ］の時、該ソースフォロア用デプ
レッション型ＭＯＳトランジスタ３のＶｇｓが０ｖにな
る様にバイアスする事で、大きな信号振幅レンジを確保
する事ができる。上述した図４は該ソースフォロア３の
動作点を示す特性図である。該ソースフォロア用デプレ
ッション型ＭＯＳトランジスタ３が、Ｐウェル又はＰ基
板で形成されていた場合、Ｖｓｕｂ＝０ｖ（Ｖｓｓ）に
固定されている為、該ソースフォロア用デプレッション
型ＭＯＳトランジスタ３のソースとバックゲートにかか
る電位差はリセット時、［Ｖｄｄ−Ｖａ］となり、この
電位差で動作した時の該ソースフォロア用デプレッショ
ン型ＭＯＳトランジスタ３のＶｇｓを０ｖにバイアスす
る為のドレイン電流はＩop3である。すなわち該定電流
源９の動作点電流をＩop3に設定しておく事で、該ソー
スフォロア３のＶｇｓを０ｖ近傍にバイアスする事が出
来る。
毎に基板バイアス効果をなくす為、該ソースフォロア３
のウェルを独立に形成する事は、受光エリアや画素ピッ
チを考慮した時に、現実的には困難であり、該ソースフ
ォロア用デプレッション型ＭＯＳトランジスタ３には、
基板バイアス効果分、動作点が変動する。該ホトダイオ
ード１に蓄積された光電荷の転送前に、ΦＲを電源電圧
Ｖｄｄに上げ、該リセット用ＭＯＳトランジスタ４をオ
ンし、該ソースフォロア３のゲートをリセットする。こ
の時、該リセット用ＭＯＳトランジスタ４のＶｇｓをＶ
ａとすると、該ソースフォロア用デプレッション型ＭＯ
Ｓトランジスタ３のゲート電位は、［Ｖｄｄ−Ｖａ］と
なる。次に該光電荷転送用ＭＯＳトランジスタ２がオン
して、該ホトダイオード１に蓄積された光電荷が転送さ
れた後は、ホトダイオード１が電子蓄積型の場合、蓄積
されている光電荷が多い程、該ソースフォロア用デプレ
ッション型ＭＯＳトランジスタ３のゲート電位はリセッ
ト電位［Ｖｄｄ−Ｖａ］から下がる。すなわち、該ソー
スフォロア用デプレッション型ＭＯＳトランジスタ３の
ソース電位はリセット時、ウェル電位との差が最大とな
り、この電位を基準に光電変換された信号に従って変化
する。該ソースフォロア用デプレッション型ＭＯＳトラ
ンジスタ３のゲート電位は、［Ｖｄｄ−Ｖａ］以上には
ならず、信号振幅のダイナミックレンジを考えた時、ゲ
ートが［Ｖｄｄ−Ｖａ］の時、該ソースフォロア用デプ
レッション型ＭＯＳトランジスタ３のＶｇｓが０ｖにな
る様にバイアスする事で、大きな信号振幅レンジを確保
する事ができる。上述した図４は該ソースフォロア３の
動作点を示す特性図である。該ソースフォロア用デプレ
ッション型ＭＯＳトランジスタ３が、Ｐウェル又はＰ基
板で形成されていた場合、Ｖｓｕｂ＝０ｖ（Ｖｓｓ）に
固定されている為、該ソースフォロア用デプレッション
型ＭＯＳトランジスタ３のソースとバックゲートにかか
る電位差はリセット時、［Ｖｄｄ−Ｖａ］となり、この
電位差で動作した時の該ソースフォロア用デプレッショ
ン型ＭＯＳトランジスタ３のＶｇｓを０ｖにバイアスす
る為のドレイン電流はＩop3である。すなわち該定電流
源９の動作点電流をＩop3に設定しておく事で、該ソー
スフォロア３のＶｇｓを０ｖ近傍にバイアスする事が出
来る。
【００３２】本実施形態の構成によれば、該ソースフォ
ロア用デプレッション型ＭＯＳトランジスタ３のゲート
・ソース間電圧の０ｖ近傍に抑える事ができ、該ソース
フォロア用デプレッション型ＭＯＳトランジスタ３のダ
イナミックレンジを拡大し、電源電圧を低電圧として
も、十分な信号振幅を確保できるＣＭＯＳセンサの画素
部を構成する事を可能とした。
ロア用デプレッション型ＭＯＳトランジスタ３のゲート
・ソース間電圧の０ｖ近傍に抑える事ができ、該ソース
フォロア用デプレッション型ＭＯＳトランジスタ３のダ
イナミックレンジを拡大し、電源電圧を低電圧として
も、十分な信号振幅を確保できるＣＭＯＳセンサの画素
部を構成する事を可能とした。
【００３３】［第三の実施形態］図６に本発明の第三実
施形態による光電変換装置の１画素の構成回路図を示
す。本発明の第一実施形態の説明図である図１と同一番
号のものに関しては、同じ構成をとっている。また光蓄
積動作、光電荷転送動作も同じであり、ここでは説明を
省略する。
施形態による光電変換装置の１画素の構成回路図を示
す。本発明の第一実施形態の説明図である図１と同一番
号のものに関しては、同じ構成をとっている。また光蓄
積動作、光電荷転送動作も同じであり、ここでは説明を
省略する。
【００３４】デプレッションＭＯＳトランジスタで構成
されたソースフォロア３のゲートに光電荷が転送された
後、ΦＳＥＬをアクティブにし、画素選択用デプレッシ
ョン型ＭＯＳトランジスタ１０をオンさせ、該ソースフ
ォロア用デプレッション型ＭＯＳトランジスタ３をオン
させ、この画素セルをアクティブな状態にする。垂直出
力Ｖsigには、この選択された該ソースフォロア用デプ
レッション型ＭＯＳトランジスタ３のソースで決まる電
位に駆動され、蓄積された光電荷を電圧に変換して出力
する。該垂直出力Ｖsigに接続されている他の画素セル
の画素選択用型ＭＯＳトランジスタはオフであり、該垂
直出力Ｖsigを駆動するトランジスタは一つだけであ
る。よって該垂直出力Ｖsigをバイアスする定電流源用
ＭＯＳトランジスタ６の出力電流は、選択された画素セ
ルの該ソースフォロア用デプレッション型ＭＯＳトラン
ジスタ３のドレイン電流となる。第一実施形態で説明し
た様に該ソースフォロア３はデプレッション型ＭＯＳト
ランジスタであり、該定電流用デプレッションＭＯＳト
ランジスタ６によってリセット時、Ｖｇｓが０ｖになる
様にバイアスされている。
されたソースフォロア３のゲートに光電荷が転送された
後、ΦＳＥＬをアクティブにし、画素選択用デプレッシ
ョン型ＭＯＳトランジスタ１０をオンさせ、該ソースフ
ォロア用デプレッション型ＭＯＳトランジスタ３をオン
させ、この画素セルをアクティブな状態にする。垂直出
力Ｖsigには、この選択された該ソースフォロア用デプ
レッション型ＭＯＳトランジスタ３のソースで決まる電
位に駆動され、蓄積された光電荷を電圧に変換して出力
する。該垂直出力Ｖsigに接続されている他の画素セル
の画素選択用型ＭＯＳトランジスタはオフであり、該垂
直出力Ｖsigを駆動するトランジスタは一つだけであ
る。よって該垂直出力Ｖsigをバイアスする定電流源用
ＭＯＳトランジスタ６の出力電流は、選択された画素セ
ルの該ソースフォロア用デプレッション型ＭＯＳトラン
ジスタ３のドレイン電流となる。第一実施形態で説明し
た様に該ソースフォロア３はデプレッション型ＭＯＳト
ランジスタであり、該定電流用デプレッションＭＯＳト
ランジスタ６によってリセット時、Ｖｇｓが０ｖになる
様にバイアスされている。
【００３５】画素が選択されている時、該画素選択用デ
プレッション型ＭＯＳトランジスタ１０はオンし、該ソ
ースフォロア用デプレッション型ＭＯＳトランジスタ３
のドレイン電流でバイアスされる。リセット用ＭＯＳト
ランジスタ４のＶｇｓをＶａとすると、該ソースフォロ
ア用デプレッション型ＭＯＳトランジスタ３のゲート電
位は、［Ｖｄｄ−Ｖａ］となる。また、画素選択用デプ
レッション型ＭＯＳトランジスタ１０のゲート電位（Φ
ＳＥＬ）は電源電圧Ｖｄｄであり、その差は該リセット
用ＭＯＳトランジスタ４のＶｇｓ＝Ｖａである。該定電
流用ＭＯＳトランジスタ６は該ソースフォロア用デプレ
ッションＭＯＳトランジスタ６のＶｇｓが０ｖになる様
に、基板バイアス効果を考慮して設定しており、図７に
おけるＩｄ対Ｖｇｓ特性における線２０のカーブを持
つ。図７のＩop3が該定電流用ＭＯＳトランジスタ６の
ドレイン電流で設定されている動作点である。該画素選
択用デプレッション型ＭＯＳトランジスタ１０はＩop3
でバイアスされるが、ゲート電位がＶａだけ高い為、基
板バイアス効果の影響を受け、線２１の特性にシフトす
る。
プレッション型ＭＯＳトランジスタ１０はオンし、該ソ
ースフォロア用デプレッション型ＭＯＳトランジスタ３
のドレイン電流でバイアスされる。リセット用ＭＯＳト
ランジスタ４のＶｇｓをＶａとすると、該ソースフォロ
ア用デプレッション型ＭＯＳトランジスタ３のゲート電
位は、［Ｖｄｄ−Ｖａ］となる。また、画素選択用デプ
レッション型ＭＯＳトランジスタ１０のゲート電位（Φ
ＳＥＬ）は電源電圧Ｖｄｄであり、その差は該リセット
用ＭＯＳトランジスタ４のＶｇｓ＝Ｖａである。該定電
流用ＭＯＳトランジスタ６は該ソースフォロア用デプレ
ッションＭＯＳトランジスタ６のＶｇｓが０ｖになる様
に、基板バイアス効果を考慮して設定しており、図７に
おけるＩｄ対Ｖｇｓ特性における線２０のカーブを持
つ。図７のＩop3が該定電流用ＭＯＳトランジスタ６の
ドレイン電流で設定されている動作点である。該画素選
択用デプレッション型ＭＯＳトランジスタ１０はＩop3
でバイアスされるが、ゲート電位がＶａだけ高い為、基
板バイアス効果の影響を受け、線２１の特性にシフトす
る。
【００３６】すなわち該画素選択用デプレッション型Ｍ
ＯＳトランジスタ１０のＶｇｓは０ｖにはならず、図７
に示すＶsel分の電圧が発生する。しかしながらこの画
素選択用ＭＯＳトランジスタにエンハンスメント型ＭＯ
Ｓを用いた場合、このＶｇｓはＶｓｅｌよりも大きいＶ
ＴＨの電圧が発生し、該ソースフォロア用ＭＯＳトラン
ジスタ３のドレイン電位を押し上げ、出力信号のダイナ
ミックレンジを劣化させる結果となる。
ＯＳトランジスタ１０のＶｇｓは０ｖにはならず、図７
に示すＶsel分の電圧が発生する。しかしながらこの画
素選択用ＭＯＳトランジスタにエンハンスメント型ＭＯ
Ｓを用いた場合、このＶｇｓはＶｓｅｌよりも大きいＶ
ＴＨの電圧が発生し、該ソースフォロア用ＭＯＳトラン
ジスタ３のドレイン電位を押し上げ、出力信号のダイナ
ミックレンジを劣化させる結果となる。
【００３７】本実施形態におけるように、該画素選択用
デプレッション型ＭＯＳトランジスタ１０を選択手段と
して使う事により、該画素選択用デプレッション型ＭＯ
Ｓトランジスタ１０のＶｇｓをＶｓｅｌに抑える事によ
り、該ソースフォロア用デプレッションＭＯＳトランジ
スタ３のドレイン電位の下降を防止し、ダイナミックレ
ンジの大きい線形性の良い画素読み出しセルを構成する
事が出来る。
デプレッション型ＭＯＳトランジスタ１０を選択手段と
して使う事により、該画素選択用デプレッション型ＭＯ
Ｓトランジスタ１０のＶｇｓをＶｓｅｌに抑える事によ
り、該ソースフォロア用デプレッションＭＯＳトランジ
スタ３のドレイン電位の下降を防止し、ダイナミックレ
ンジの大きい線形性の良い画素読み出しセルを構成する
事が出来る。
【００３８】また、該定電流源用ＭＯＳトランジスタ６
の変わりに、本発明の第二実施形態で示したリセット時
に、該ソースフォロア用ＭＯＳトランジスタ３のＶｇｓ
が０ｖになる様にバイアスする定電流源９を用いた場合
も同等の効果が得られる。
の変わりに、本発明の第二実施形態で示したリセット時
に、該ソースフォロア用ＭＯＳトランジスタ３のＶｇｓ
が０ｖになる様にバイアスする定電流源９を用いた場合
も同等の効果が得られる。
【００３９】本実施形態の構成によれば、該画素選択用
デプレッション型ＭＯＳトランジスタ１０のＶｇｓの電
圧降下を最小に抑え、該ソースフォロア３のドレイン電
位の下降を抑える事ができ、該ソースフォロア用デプレ
ッション型ＭＯＳトランジスタ３のダイナミックレンジ
を拡大し、低電圧でも、十分な信号振幅を確保できるＣ
ＭＯＳセンサの画素部を構成する事を可能とした。
デプレッション型ＭＯＳトランジスタ１０のＶｇｓの電
圧降下を最小に抑え、該ソースフォロア３のドレイン電
位の下降を抑える事ができ、該ソースフォロア用デプレ
ッション型ＭＯＳトランジスタ３のダイナミックレンジ
を拡大し、低電圧でも、十分な信号振幅を確保できるＣ
ＭＯＳセンサの画素部を構成する事を可能とした。
【００４０】上記各実施形態においては、基準電位を接
地電位として説明したが、基板電位と基準電位とを負の
電源電圧としても動作することは勿論である。
地電位として説明したが、基板電位と基準電位とを負の
電源電圧としても動作することは勿論である。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
画素中にソースフォロア回路のＭＯＳトランジスタが設
けられている光電変換装置において、前記ソースフォロ
ア回路のＭＯＳトランジスタをデプレッション型ＭＯＳ
トランジスタで構成し、さらに垂直出力線をバイアスす
る定電流源が該ソースフォロア回路と同一導電型のデプ
レッションＭＯＳトランジスタのゲートとソース及びバ
ックゲート電位が接地電位に接続された定電流源によっ
て構成され、かつ前記定電流源用デプレッション型ＭＯ
Ｓトランジスタのドレイン電流を該ソースフォロア用デ
プレッション型ＭＯＳトランジスタのゲートがリセット
時、該ソースフォロア用デプレッション型ＭＯＳトラン
ジスタのＶｇｓが０ｖにバイアスされる様な値に設定す
る事で該ソースフォロア用デプレッション型ＭＯＳトラ
ンジスタのゲート−ソース間の電圧降下がなくなり、低
電圧動作でも信号出力のダイナミックレンジを拡大し、
十分な信号振幅を確保できる線形性の優れたＣＭＯＳセ
ンサの画素部を構成する事を可能とした。
画素中にソースフォロア回路のＭＯＳトランジスタが設
けられている光電変換装置において、前記ソースフォロ
ア回路のＭＯＳトランジスタをデプレッション型ＭＯＳ
トランジスタで構成し、さらに垂直出力線をバイアスす
る定電流源が該ソースフォロア回路と同一導電型のデプ
レッションＭＯＳトランジスタのゲートとソース及びバ
ックゲート電位が接地電位に接続された定電流源によっ
て構成され、かつ前記定電流源用デプレッション型ＭＯ
Ｓトランジスタのドレイン電流を該ソースフォロア用デ
プレッション型ＭＯＳトランジスタのゲートがリセット
時、該ソースフォロア用デプレッション型ＭＯＳトラン
ジスタのＶｇｓが０ｖにバイアスされる様な値に設定す
る事で該ソースフォロア用デプレッション型ＭＯＳトラ
ンジスタのゲート−ソース間の電圧降下がなくなり、低
電圧動作でも信号出力のダイナミックレンジを拡大し、
十分な信号振幅を確保できる線形性の優れたＣＭＯＳセ
ンサの画素部を構成する事を可能とした。
【００４２】また、該定電流源用デプレッション型ＭＯ
Ｓトランジスタはソース及びゲートは接続されて同電位
となっており、Ｖｇｓ＝０ｖにバイアスされており、Ｖ
ｇｓ＝０ｖで決まるドレイン電流を流す為、電流源用バ
イアス回路が不必要となり、各垂直出力ラインをバイア
スする電流源が、おのおの電気的に分離され、各画素間
の微少なクロストークを抑える事で、高画質な画像出力
を可能とした。
Ｓトランジスタはソース及びゲートは接続されて同電位
となっており、Ｖｇｓ＝０ｖにバイアスされており、Ｖ
ｇｓ＝０ｖで決まるドレイン電流を流す為、電流源用バ
イアス回路が不必要となり、各垂直出力ラインをバイア
スする電流源が、おのおの電気的に分離され、各画素間
の微少なクロストークを抑える事で、高画質な画像出力
を可能とした。
【図１】本発明における第一実施形態の画素構成図であ
る。
る。
【図２】本発明で用いたデプレッションＭＯＳトランジ
スタの特性図１である。
スタの特性図１である。
【図３】本発明における第一実施形態のリセット時の等
価回路図である。
価回路図である。
【図４】本発明で用いたデプレッションＭＯＳトランジ
スタの特性図２である。
スタの特性図２である。
【図５】本発明における第二実施形態の画素構成図であ
る。
る。
【図６】本発明における第三実施形態の画素構成図であ
る。
る。
【図７】本発明で用いたデプレッションＭＯＳトランジ
スタの特性図３である。
スタの特性図３である。
【図８】従来の画素構成図である。
【図９】従来のエリアセンサの概要図である。
１ ホトダイオード ２ 光電荷転送用ＭＯＳトランジスタ ３ ソースフォロア用デプレッション型ＭＯＳトランジ
スタ ４ リセット用ＭＯＳトランジスタ ５ 画素選択用型ＭＯＳトランジスタ ６ 定電流源用デプレッション型ＭＯＳトランジスタ ７ 垂直出力線Ｖｓｉｇ ８ 電圧リミット用トランジスタ ９ 定電流源 １０ 画素選択用型デプレッション型ＭＯＳトランジス
タ １１ ＭＯＳトランジスタ １２ ＭＯＳトランジスタ ２０ 垂直走査回路 ２１ 信号保持手段 ２２ 水平転送ＭＯＳトランジスタ ２３ 電圧バッファアンプ ２４ 水平走査回路
スタ ４ リセット用ＭＯＳトランジスタ ５ 画素選択用型ＭＯＳトランジスタ ６ 定電流源用デプレッション型ＭＯＳトランジスタ ７ 垂直出力線Ｖｓｉｇ ８ 電圧リミット用トランジスタ ９ 定電流源 １０ 画素選択用型デプレッション型ＭＯＳトランジス
タ １１ ＭＯＳトランジスタ １２ ＭＯＳトランジスタ ２０ 垂直走査回路 ２１ 信号保持手段 ２２ 水平転送ＭＯＳトランジスタ ２３ 電圧バッファアンプ ２４ 水平走査回路
Claims (12)
- 【請求項１】 光電変素子で発生した光電荷を第一のデ
プレッション型ＭＯＳトランジスタのゲートを介してソ
ースから信号電位の変化として取り出す光電変換装置に
おいて、該第一のデプレッション型ＭＯＳトランジスタ
が選択手段によって選択された時に、該第一のデプレッ
ション型ＭＯＳトランジスタのバイアス電流を吸収する
第二のデプレッション型ＭＯＳトランジスタのＷ／Ｌ
（Ｗはゲート幅、Ｌはチャネル長）の比（チャネル比）
が該第一のデプレッション型ＭＯＳトランジスタのＷ／
Ｌの比よりも小さいことを特徴とした光電変換装置。 - 【請求項２】 該第二のデプレッション型ＭＯＳトラン
ジスタのゲートとソースが同電位であることを特徴とし
た請求項１に記載の光電変換装置。 - 【請求項３】 該第二のデプレッション型ＭＯＳトラン
ジスタのゲート及びソース電位が該第二のデプレッショ
ン型ＭＯＳトランジスタを形成するウェル領域の電位と
等しいことを特徴とした請求項１に記載の光電変換装
置。 - 【請求項４】 該第一のデプレッション型ＭＯＳトラン
ジスタのソースに電圧リミッタ手段を設けたことを特徴
とした請求項１に記載の光電変換装置。 - 【請求項５】 該電圧リミッタ手段のリミット電位が該
第一のデプレッション型ＭＯＳトランジスタのしきい値
電圧の絶対値に等しいことを特徴とした請求項４に記載
の光電変換装置。 - 【請求項６】 該第二のデプレッション型ＭＯＳトラン
ジスタのドレイン電流が、該第一のデプレッション型Ｍ
ＯＳトランジスタのゲートがリセット手段によりリセッ
トされた時、前記第一のデプレッション型ＭＯＳトラン
ジスタのゲート・ソース間電圧Ｖｇｓが０ｖになる該第
一のデプレッション型ＭＯＳトランジスタのドレイン電
流と等しくなるように設定されたことを特徴とした請求
項１に記載の光電変換装置。 - 【請求項７】 該第二のデプレッション型ＭＯＳトラン
ジスタのドレイン電流が、該第一のデプレッション型Ｍ
ＯＳトランジスタのゲート・ソース間電圧Ｖｇｓを０ｖ
近傍にバイアスすることを特徴とした請求項１に記載の
光電変換装置。 - 【請求項８】 前記第一のデプレッション型ＭＯＳトラ
ンジスタを動作させる選択手段が第三のデプレッション
型ＭＯＳトランジスタで構成されていることを特徴とし
た請求項１に記載の光電変換装置。 - 【請求項９】 光電変素子で発生した光電荷を第一のデ
プレッション型ＭＯＳトランジスタのゲートを介してソ
ースから信号電位の変化として取り出す光電変換装置に
おいて、 該第一のデプレッション型ＭＯＳトランジスタが選択手
段によって読み出し選択された時に、該第一のデプレッ
ション型ＭＯＳトランジスタのゲート・ソース間電圧Ｖ
ｇｓを０ｖ近傍にバイアスする電流源を具備することを
特徴とした光電変換装置。 - 【請求項１０】 前記電流源は前記第一のデプレッショ
ン型ＭＯＳトランジスタのソースに接続され、且つ前記
第一のデプレッション型ＭＯＳトランジスタのソースに
上記バイアス用に所定のゲート・ソース間電圧Ｖｇｓを
有する電圧リミット手段のＭＯＳトランジスタを備えた
ことを特徴とする請求項９に記載の光電変換装置。 - 【請求項１１】 光電変素子で発生した光電荷を第一の
デプレッション型ＭＯＳトランジスタのゲートを介して
ソースから信号電位の変化として取り出す光電変換装置
において、 該第一のデプレッション型ＭＯＳトランジスタが選択手
段によって読み出し選択された時に、該第一のデプレッ
ション型ＭＯＳトランジスタのドレイン・ソース電流を
定電流源に吸収し、前記第一のデプレッション型ＭＯＳ
トランジスタのゲートと電源電圧間にリセットＭＯＳト
ランジスタを設け、更に、前記第一のデプレッション型
ＭＯＳトランジスタのソースに所定のゲート・ソース間
電圧のＭＯＳトランジスタを電圧リミット手段として備
えたことを特徴とする光電変換装置。 - 【請求項１２】 前記選択手段は所望のゲート・ソース
間電圧を有するＭＯＳトランジスタからなることを特徴
とする請求項１１に記載の光電変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23588697A JP3814379B2 (ja) | 1997-09-01 | 1997-09-01 | 光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23588697A JP3814379B2 (ja) | 1997-09-01 | 1997-09-01 | 光電変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1175114A true JPH1175114A (ja) | 1999-03-16 |
| JP3814379B2 JP3814379B2 (ja) | 2006-08-30 |
Family
ID=16992708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23588697A Expired - Fee Related JP3814379B2 (ja) | 1997-09-01 | 1997-09-01 | 光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3814379B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003087662A (ja) * | 2001-09-17 | 2003-03-20 | Sony Corp | 固体撮像装置 |
| JP2003525543A (ja) * | 2000-02-29 | 2003-08-26 | フォベオン・インコーポレーテッド | 自動露出検出をする高感度貯蔵画素センサー |
| JP2006120679A (ja) * | 2004-10-19 | 2006-05-11 | Sony Corp | 固体撮像装置 |
| KR100723485B1 (ko) * | 2005-04-11 | 2007-05-31 | 삼성전자주식회사 | 씨모스 이미지센서 및 그 제조 방법 |
| US7342269B1 (en) | 1999-08-05 | 2008-03-11 | Canon Kabushiki Kaisha | Photoelectric conversion device, and process for its fabrication |
| US7511275B2 (en) | 2003-09-10 | 2009-03-31 | Sony Corporation | Semiconductor device, and control method and device for driving unit component of semiconductor device |
| JP2009117613A (ja) * | 2007-11-06 | 2009-05-28 | Toshiba Corp | 半導体装置 |
| EP1781016A3 (en) * | 2005-11-01 | 2010-06-02 | Sony Corporation | Physical quantity detecting device and imaging apparatus |
| JP2011205109A (ja) * | 2011-05-02 | 2011-10-13 | Canon Inc | 固体撮像装置及びこれを用いたカメラ |
| JP2011254544A (ja) * | 2011-09-05 | 2011-12-15 | Sony Corp | 物理量検出装置および撮像装置 |
| EP2924979A1 (en) * | 2014-03-25 | 2015-09-30 | IMEC vzw | Improvements in or relating to imaging sensors |
-
1997
- 1997-09-01 JP JP23588697A patent/JP3814379B2/ja not_active Expired - Fee Related
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7342269B1 (en) | 1999-08-05 | 2008-03-11 | Canon Kabushiki Kaisha | Photoelectric conversion device, and process for its fabrication |
| US7476560B2 (en) | 1999-08-05 | 2009-01-13 | Canon Kabushiki Kaisha | Photoelectric conversion device, and process for its fabrication |
| JP2003525543A (ja) * | 2000-02-29 | 2003-08-26 | フォベオン・インコーポレーテッド | 自動露出検出をする高感度貯蔵画素センサー |
| JP4846159B2 (ja) * | 2000-02-29 | 2011-12-28 | フォベオン・インコーポレーテッド | 自動露出検出をする高感度貯蔵画素センサー |
| JP2003087662A (ja) * | 2001-09-17 | 2003-03-20 | Sony Corp | 固体撮像装置 |
| US7511275B2 (en) | 2003-09-10 | 2009-03-31 | Sony Corporation | Semiconductor device, and control method and device for driving unit component of semiconductor device |
| US7759706B2 (en) | 2004-10-19 | 2010-07-20 | Sony Corporation | Solid-state imaging device having impurities with different diffusion coefficients |
| JP2006120679A (ja) * | 2004-10-19 | 2006-05-11 | Sony Corp | 固体撮像装置 |
| KR100723485B1 (ko) * | 2005-04-11 | 2007-05-31 | 삼성전자주식회사 | 씨모스 이미지센서 및 그 제조 방법 |
| US7368771B2 (en) | 2005-04-11 | 2008-05-06 | Samsung Electronics Co., Ltd. | CMOS image sensor and method of fabricating the same |
| US8004591B2 (en) | 2005-11-01 | 2011-08-23 | Sony Coroporation | Physical quantity detecting device and imaging apparatus |
| EP2244455A1 (en) * | 2005-11-01 | 2010-10-27 | Sony Corporation | Physical quantity detecting device and image apparatus |
| EP1781016A3 (en) * | 2005-11-01 | 2010-06-02 | Sony Corporation | Physical quantity detecting device and imaging apparatus |
| US8675108B2 (en) | 2005-11-01 | 2014-03-18 | Sony Corporation | Physical quantity detecting device and imaging apparatus |
| JP2009117613A (ja) * | 2007-11-06 | 2009-05-28 | Toshiba Corp | 半導体装置 |
| JP2011205109A (ja) * | 2011-05-02 | 2011-10-13 | Canon Inc | 固体撮像装置及びこれを用いたカメラ |
| JP2011254544A (ja) * | 2011-09-05 | 2011-12-15 | Sony Corp | 物理量検出装置および撮像装置 |
| EP2924979A1 (en) * | 2014-03-25 | 2015-09-30 | IMEC vzw | Improvements in or relating to imaging sensors |
| US9942502B2 (en) | 2014-03-25 | 2018-04-10 | Imec Vzw | Imaging sensor with in-pixel amplification |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3814379B2 (ja) | 2006-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9479715B2 (en) | Solid-state imaging device, method of driving the same, and electronic system including the device | |
| US7829832B2 (en) | Method for operating a pixel cell using multiple pulses to a transistor transfer gate | |
| JP4828914B2 (ja) | 固体撮像装置およびその駆動方法 | |
| US7446807B2 (en) | Imager pixel with capacitance for boosting reset voltage | |
| US8158921B2 (en) | Dual conversion gain gate and capacitor combination | |
| US20080237446A1 (en) | Solid-state image pickup device and method | |
| JPH11355668A (ja) | 固体撮像素子およびその駆動方法、並びにカメラシステム | |
| JP2009506575A (ja) | ４方向共有のピクセル上に２方向共有の蓄積ゲートを設ける方法及び装置 | |
| KR20080106120A (ko) | 고체 촬상 장치 및 전자 정보 기기 | |
| JP4242510B2 (ja) | 固体撮像素子およびその駆動方法 | |
| JP4006207B2 (ja) | 電荷検出装置並びにそれを含むｍｏｓ型固体撮像装置およびｃｃｄ型固体撮像装置 | |
| EP1538828A2 (en) | Amplifying solid-state image pickup device and driving method therefor | |
| EP1223746B1 (en) | Active pixel image sensor with improved linearity | |
| JP3814379B2 (ja) | 光電変換装置 | |
| US7619671B2 (en) | Method, apparatus and system for charge injection suppression in active pixel sensors | |
| US7642580B2 (en) | Imager pixel structure and circuit | |
| JP3919243B2 (ja) | 光電変換装置 | |
| JP2007060500A (ja) | 増幅型固体撮像装置 | |
| JP4128947B2 (ja) | 固体撮像装置 | |
| JP2007096791A (ja) | 増幅型固体撮像装置 | |
| US20050237404A1 (en) | Jfet charge control device for an imager pixel | |
| JP2004048813A (ja) | 固体撮像装置 | |
| JP2007088309A (ja) | 固体撮像装置 | |
| JP2005347920A (ja) | 増幅型固体撮像装置およびその駆動方法 | |
| JP4345145B2 (ja) | 固体撮像装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060307 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060501 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060529 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060605 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090609 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100609 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110609 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120609 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120609 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130609 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |