WO2006082896A1 - 固体撮像装置 - Google Patents

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WO2006082896A1
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transistor
voltage value
solid
capacitive element
pixel
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PCT/JP2006/301779
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Harumichi Mori
Kazuki Fujita
Ryuji Kyushima
Masahiko Honda
Seiichiro Mizuno
Original Assignee
Hamamatsu Photonics K.K.
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    • H01L27/14643—Photodiode arrays; MOS imagers

Definitions

  • the present invention relates to a solid-state imaging device in which a plurality of pixel units are arranged one-dimensionally or two-dimensionally.
  • a solid-state imaging device has a light receiving unit in which a plurality of pixel units are arranged one-dimensionally or two-dimensionally, and each of the plurality of pixel units is provided with a photoelectric conversion element.
  • a photodiode is generally used as the photoelectric conversion element.
  • a photodiode having a normal pn junction structure accumulates charges generated in response to light incidence in the junction capacitor. For this reason, when a normal photodiode gives a constant noise voltage and then enters light after being separated, the capacitance value of the junction capacitance section varies according to the amount of accumulated charge, and the output voltage varies.
  • an embedded photodiode as disclosed in Patent Document 1 is known.
  • Buried photodiode for example, a second semiconductor region of the n _ type is formed in a first semiconductor region of p-type, the third semiconductor region of the P + -type on the periphery and contact the second semiconductor region A pn junction is formed on the first semiconductor region and the second semiconductor region, and a pn junction is formed on the second semiconductor region and the third semiconductor region.
  • Such an embedded photodiode can completely deplete the second semiconductor region to make the voltage dependence of the junction capacitance zero, and when used fully depleted, the junction capacitance becomes smaller and the output voltage becomes smaller.
  • Patent Document 1 Japanese Patent Laid-Open No. 11-274454
  • the embedded photodiode has a problem that when it is fully depleted, the junction capacitance value decreases, the charge is saturated immediately, and there is a limit in terms of expanding the dynamic range. Have.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a solid-state imaging device capable of improving both linearity and dynamic range.
  • the solid-state imaging device is a solid-state imaging device in which a plurality of pixel units are arranged one-dimensionally or two-dimensionally, and each of the plurality of pixel units has a charge corresponding to the incident light intensity And a capacitive element that is connected in parallel to the embedded photodiode and stores charges generated by the embedded photodiode.
  • the charge generated in the embedded photodiode PD due to light incidence is accumulated in the capacitive element provided in parallel to the embedded photodiode PD. Then, a voltage value corresponding to the amount of charge accumulated in the capacitive element C is output.
  • this solid-state imaging device can improve both linearity and dynamic range.
  • the capacitive element is formed above the buried photodiode, and includes a pair of transparent electrode layers and a transparent dielectric layer sandwiched between the pair of electrode layers.
  • the embedded photodiode preferably receives light incident through the capacitor element.
  • the embedded photodiode PD can receive the light incident through the capacitive element C, so that the layout area of each pixel portion P can be reduced.
  • each pixel m, n each pixel m, n
  • Each of the plurality of pixel portions includes an amplifying transistor that outputs a voltage value corresponding to the voltage value input to the gate terminal, and a voltage value corresponding to the amount of charge accumulated in the capacitor element.
  • a transfer transistor that is input to the gate terminal of the transistor, a discharge transistor that discharges the charge of the capacitor, and a selection transistor that selectively outputs the voltage value output from the amplification transistor. Is preferred.
  • the wiring connected to the output of each selection transistor of the plurality of pixel units included in one pixel column, and the first period A first holding unit that holds a bright signal component output from each pixel unit, a second holding unit that is connected to the wiring and holds a dark signal component output from each pixel unit in a second period, and It further includes a difference calculation unit that receives the outputs of the first and second holding units and outputs the difference between the input signals. In this case, the dark signal component is removed and the S / N ratio is excellent.
  • FIG. 1 is an overall configuration diagram of a solid-state imaging device 1 according to the present embodiment.
  • FIG. 2 is a circuit diagram of each pixel portion P.
  • FIG. 3 is a cross-sectional view of a part of each pixel portion P.
  • FIG. 4 is a circuit diagram of each voltage holding unit H.
  • FIG. 5 is a timing chart for explaining the operation of the solid-state imaging device 1 according to the present embodiment.
  • Fig. 6- (a), Fig. 6- (b), and Fig. 6- (c) are plan views schematically showing the layers m and n of each pixel portion P in another embodiment. .
  • FIG. 1 is an overall configuration diagram of a solid-state imaging device 1 according to the present embodiment.
  • the solid-state imaging device 1 shown in this figure includes a light receiving unit 2, a reading unit 3, and a control unit 4. These are formed on a common semiconductor substrate.
  • the light receiving unit 2 has M X N pixel units P to P that are two-dimensionally arranged in M rows and N columns.
  • Each pixel part ⁇ is located in the m-th row and the ⁇ -th column.
  • ⁇ and ⁇ are each two or more integers
  • M is an integer from 1 to M
  • n is an integer from 1 to N.
  • n and n have a common configuration and include embedded photodiodes, etc.
  • Each wiring L is connected in common to the output ends of the M pixel portions P to P in the n-th column.
  • the readout unit 3 is connected to the light receiving unit 2 via the duplicate wirings L to L, and each pixel unit P
  • each pixel part P After inputting the voltage value output from 1 N m, n to the wiring L and performing the prescribed processing, each pixel part P
  • Reading unit 3 has N power
  • Each voltage holding unit H is wired
  • the difference calculation unit S outputs the output of each voltage holding unit H via two wires L and L.
  • the control unit 4 controls operations of the light receiving unit 2 and the reading unit 3. For example, the control unit 4 generates various control signals at a predetermined timing by a shift register circuit, and sends these control signals to the light receiving unit 2 and the reading unit 3, respectively.
  • the illustration of the wiring for sending the control signal is simplified.
  • FIG. 2 is a circuit diagram of each pixel unit P.
  • Each pixel part P has an amount m, n m, n according to the incident light intensity.
  • An embedded photodiode PD that generates charges
  • a capacitor C that is connected in parallel to the embedded photodiode PD and stores the charges generated by the embedded photodiode PD, and an input to the gate terminal Of the amplifying transistor T that outputs a voltage value corresponding to the voltage value to be transmitted, a transfer transistor T that inputs a voltage value corresponding to the accumulated charge amount of the capacitive element C to the gate terminal of the amplifying transistor T, and the capacitance C Discharge transistor for discharging electric charge
  • this pixel portion P has m, n in the embedded photodiode PD.
  • the capacitor element C is provided in parallel.
  • the junction capacitance portion of the photodiode is provided in parallel to the photodiode.
  • the pixel unit P is intentionally provided with the capacitive element C, m, n separately from the junction capacitor unit of the embedded photodiode PD
  • the amplifying transistor T has a drain terminal at a bias potential.
  • the transfer transistor T has its drain terminal connected to the gate terminal of the amplifying transistor T, and
  • the source terminal of the photodiode is connected to the power sword of the photodiode PD and one terminal of the capacitive element C!
  • the anode of photodiode PD and the opposite terminal of capacitive element C are connected to the ground potential.
  • the discharge transistor T has its source terminal at the amplification transistor
  • the selection transistor T has its source terminal connected to the source terminal of the amplifying transistor T.
  • the drain terminal is connected to wiring L.
  • a constant current source is connected to the wiring L.
  • the transfer transistor T inputs a transfer control signal Trans to its gate terminal. Discharge
  • the transistor T receives a discharge control signal Reset at its gate terminal. Also for selection
  • the transistor T inputs a selection control signal Address to its gate terminal. Transfer control signal When the signal Trans is at a high level and the discharge control signal Reset is at a low level, the transfer transistor T generates a voltage value corresponding to the amount of charge stored in the capacitive element C.
  • the selection control signal Address is at high level.
  • the selection transistor ⁇ is the amplification transistor
  • Each pixel unit P configured in this manner has a transfer control signal Trans at a low level, and m, n
  • the discharge control signal Reset goes to a low or low level, the charge at the gate terminal of the amplification transistor T is discharged, and if the selection control signal Address is at a high level, it is output from the amplification transistor T in its initialization state. Voltage value (dark signal component) is output to the wiring L through the selection transistor T.
  • the discharge control signal Reset is at low level and
  • a voltage value corresponding to the amount of charge generated in the photodiode PD and accumulated in the capacitive element C is applied to the gate terminal of the amplifying transistor T.
  • the voltage value (bright signal component) output from the amplification transistor T according to the input voltage value is input to the wiring L via the selection transistor T.
  • FIG. 3 is a cross-sectional view of a part of each pixel portion P. This figure shows an embedded photodiode P m, n
  • a cross section of D, capacitor C and transfer transistor T is shown. As shown in this figure,
  • Each pixel portion P includes a p-type first semiconductor region 11 formed on the semiconductor substrate 10, an n_-type m, n
  • Second semiconductor region 12 p + type third semiconductor region 13, n + type fourth semiconductor region 14, n + type fifth semiconductor region 15, insulating layer 16, gate electrode layer 17, first electrode layer 18, dielectric It has a layer 19 and a second electrode layer 20.
  • Each of the p + type third semiconductor region 13 and the n + type fourth semiconductor region 14 is formed on both the p type first semiconductor region 11 and the n ⁇ type second semiconductor region 12. .
  • the n + -type fifth semiconductor region 15 is formed on the p-type first semiconductor region 11.
  • the insulating layer 16 is formed almost entirely on these semiconductor layers except for a part.
  • the gate electrode layer 17 includes a p-type first half between the n + type fourth semiconductor region 14 and the n + type fifth semiconductor region 15. It is formed on the insulating layer 16 above the conductor region 11.
  • the first electrode layer 18, the dielectric layer 19, and the second electrode layer 20 are sequentially formed on the insulating layer 16 above the p + -type third semiconductor region 13.
  • the first electrode layer 18 is electrically connected to the p-type first semiconductor region 11, and the second electrode layer 20 is electrically connected to the n + -type fourth semiconductor region 14.
  • the p-type first semiconductor region 11, the ⁇ -type second semiconductor region 12, and the p + -type third semiconductor region 13 constitute an embedded photodiode PD.
  • the ⁇ -type first semiconductor region 11, the ⁇ + -type fourth semiconductor region 14, the ⁇ + -type fifth semiconductor region 15 and the gate electrode layer 17 constitute a transfer transistor ⁇ .
  • the layer 20 constitutes the capacitive element C.
  • the capacitive element C is formed above the embedded photodiode PD, and the first electrode layer 18, the dielectric layer 19 and the second electrode layer 20 constituting the capacitive element C are transparent. Is preferred. In this case, since the embedded photodiode PD can receive the light incident through the capacitive element C, the layout area of each pixel portion ⁇ ⁇ is small.
  • the pair of electrode layers 18 and 20 are made of polysilicon, and the dielectric layer 19 sandwiched between the pair of electrode layers 18 and 20 is made of quartz glass (SiO 2).
  • FIG. 4 is a circuit diagram of each voltage holding unit H. As shown in this figure, each voltage holding unit H includes a first holding unit H and a second holding unit H. 1st holding part H and 2nd holding ⁇ ⁇ , ⁇ ⁇ , 2 ⁇ , ⁇
  • Each of the parts ⁇ has the same configuration as each other, and the pixel values in the ⁇ -th column ⁇ to ⁇ ⁇ , 21, ⁇ ⁇ , ⁇ are sequentially output voltage values from the selection transistors ⁇ . Enter and hold
  • the held voltage value can be output.
  • the first holding unit ⁇ includes a transistor ⁇ , a transistor ⁇ , and a capacitor C.
  • One end of the quantum element C is set to the ground potential, and the other end of the capacitive element C is connected to the drain of the transistor ⁇ .
  • the source terminal of ⁇ 1 is connected to the selection transistor ⁇ in the pixel area ⁇ via the wiring L.
  • the drain terminal of transistor T is connected to wiring L. Configured like this
  • the first holding unit ⁇ is a first input control signal Swml input to the gate terminal of the transistor ⁇ .
  • the pixel part connected via wiring is output.
  • the output voltage is held in the capacitor C and input to the gate terminal of the transistor T.
  • the second holding unit ⁇ includes a transistor ⁇ , a transistor ⁇ , and a capacitor C.
  • One end of the quantum element C is set to the ground potential, and the other end of the capacitive element C is connected to the drain of the transistor ⁇ .
  • Transistor ⁇ Connected to the source terminal of transistor and the source terminal of transistor ⁇ .
  • the source terminal of 22 2 is connected to the selection transistor ⁇ of the pixel portion ⁇ via the wiring L.
  • the drain terminal of transistor T is connected to wiring L. Configured like this
  • the second holding unit ⁇ is the second input control signal Swm2 input to the gate terminal of the transistor ⁇ .
  • the pixel part connected via wiring is output.
  • the output voltage is held in the capacitive element c and input to the gate terminal of the transistor ⁇ .
  • Each of the first holding unit H and the second holding unit H operates at different timings.
  • the second holding unit ⁇ is in the pixel unit ⁇ connected via the wiring L.
  • the first holding part H is connected via the wiring L.
  • the discharge control signal Reset is at a low level in the pixel portion ⁇ .
  • the transfer control signal Tran S , the discharge control signal Reset, the selection control signal Address, the first input control signal Swml, the second input control signal Swm2, and the output control signal Read are each output from the control unit 4. .
  • FIG. 5 is a timing chart for explaining the operation of the solid-state imaging device 1 according to this embodiment. In the following, the power to explain the operation of one pixel P is actually
  • Each of the output control signals Read input to the child is connected to M X N pixel units P to P.
  • the voltage values V to V corresponding to the incident light intensity are output from the readout unit 3 in order,
  • the upper force is also inputted in order to the gate terminal of the transfer transistor ⁇ of the pixel portion m m, n 2
  • Transfer control signal Tran S to be input to the gate terminal of the discharge transistor T of the pixel portion P m, n 3
  • Discharge control signal Reset input to the gate terminal of the transistor T of the first holding unit H ⁇ , ⁇ 11
  • the second input control signal Swm2 and the respective level changes are shown. During the period when the voltage value V corresponding to the incident light intensity to the pixel part P is output from the readout part 3, the voltage value V
  • Selection control signal Addres m, n 4 input to the gate terminal of the selection transistor T of the pixel part P
  • the transfer control signal Trans is at a low level
  • the discharge control signal Reset is at a high level
  • the first input control signal Swml and the second input control signal Swm2 are at a low level.
  • the discharge control signal Reset turns to low level at time t.
  • the second input control signal Swm2 turns to high level at time t and turns to low level at time t.
  • n width transistor T voltage (V sound signal component) V is also output from the second holding section H.
  • the transfer control signal Trans turns to a high level at time t and goes to a low level at time t.
  • the voltage value (bright signal component) V m, n 1 m, n, l output from the amplifying transistor T of the pixel portion P is held in the capacitive element C of the first holding portion ⁇ .
  • the transfer control signal Trans turns to a high level at time t, and goes to a low level at time t.
  • the discharge control signal Reset goes high at time t. As a result, the capacitive element C Are discharged.
  • the output control signal Read becomes a low level for a certain period. During this period, the voltage value (bright signal component) V held in the capacitive element C of the first holding unit H
  • ⁇ , ⁇ 1 m is output to the wiring L, and n, l 31 n, 2 2 held in the capacitive element C of the second holding part H
  • the voltage value (dark signal component) V is output to line L.
  • the voltage value V output from the pixel enters the embedded photodiode PD of the pixel portion P.
  • the dark signal component is removed and the SZN ratio is excellent.
  • the charge generated in the embedded photodiode PD due to light incidence is not accumulated in the capacitive element C provided in parallel to the embedded photodiode PD. Then, a voltage value V corresponding to the amount of charge accumulated in the capacitive element C is selected for selection.
  • the second semiconductor region 12 can be completely depleted and the junction capacitance value can be reduced, and the charge generated at the ⁇ junction can be read almost completely, and the leakage current is generated.
  • the SZN ratio and linearity of light detection are excellent.
  • the capacitive element C is formed in parallel with the embedded photodiode PD, and the charge generated in the embedded photodiode PD is accumulated in the capacitive element C, the embedded photodiode This solves the problem of charge saturation in the junction capacitor and increases the dynamic range.
  • the solid-state imaging device 1 can improve both linearity and dynamic range.
  • the capacitive element C is formed above the embedded photodiode PD, and the first electrode layer 18, the dielectric layer 19 and the second electrode layer constituting the capacitive element C are provided. 20 Each is transparent. As a result, the embedded photodiode PD can receive the light incident through the capacitive element C, and the layout area of each pixel portion ⁇ is small.
  • each pixel part P is a pixel part
  • the light receiving area and sensitivity of the embedded photodiode PD can be ensured while suppressing the expansion of the m and n layout areas.
  • FIG. 3 is a plan view schematically showing a layout of each pixel portion ⁇ in FIG.
  • each is outside the region where the buried photodiode PD is disposed.
  • the arrangement region of transistors ⁇ to ⁇ is the embedded photodiode PD.
  • the placement region of the capacitive element C is surrounded by the placement region of the buried photodiode PD.
  • the capacitive element does not have to be transparent.
  • light that has passed through the capacitor generates charges in the semiconductor region of the capacitive element C arrangement region and diffuses.
  • the efficiency can be further increased by being captured in the arrangement region of the embedded photodiode PD.
  • the present invention can be used for a solid-state imaging device.

Abstract

　リニアリティおよびダイナミックレンジの双方において向上を図ることができる固体撮像装置を提供する。固体撮像装置の各画素部Ｐｍ,ｎは、入射光強度に応じた量の電荷を発生する埋込型フォトダイオードＰＤと、埋込型フォトダイオードＰＤに対して並列的に接続され該埋込型フォトダイオードＰＤで発生した電荷を蓄積する容量素子Ｃと、ゲート端子に入力する電圧値に応じた電圧値を出力する増幅用トランジスタＴ１と、容量素子Ｃの蓄積電荷量に応じた電圧値を増幅用トランジスタＴ１のゲート端子に入力させる転送用トランジスタＴ２と、容量素子Ｃの電荷を放電する放電用トランジスタＴ３と、増幅用トランジスタＴ１から出力される電圧値を選択的に配線Ｌｎへ出力する選択用トランジスタＴ４とを含む。

Description

明 細 書
固体撮像装置
技術分野
[0001] 本発明は、複数の画素部が 1次元または 2次元に配列された固体撮像装置に関す るものである。
背景技術
[0002] 固体撮像装置は、受光部に複数の画素部が 1次元または 2次元に配列されたもの であり、これら複数の画素部それぞれには光電変換素子が設けられている。光電変 換素子として一般にフォトダイオードが用いられる。通常の pn接合構造を有するフォ トダイオードは、光入射に応じて発生した電荷を接合容量部に蓄積するものである。 このことから、通常のフォトダイオードは、一定のノィァス電圧を与えた後、切り離して 光入射すると、蓄積電荷量に応じて接合容量部の容量値が変動して、出力電圧が 変動してしまう。すなわち、 Q (蓄積電荷量） =C (接合容量） XV (出力電圧)の関係 を満たすことが知られて 、るが、この接合容量 Cが蓄積電荷量 Qの変化に応じて変 化するため、出力電圧 Vが蓄積電荷量に対してリニアに変化しないことになる。
[0003] このような問題を解決し得るフォトダイオードとして、特許文献 1に開示されているよ うな埋込型のフォトダイオードが知られている。埋込型フォトダイオードは、例えば、 p 型の第 1半導体領域上に n_型の第 2半導体領域が形成され、この第 2半導体領域お よびその周囲の上に P+型の第 3半導体領域が形成されていて、第 1半導体領域上と 第 2半導体領域とにより pn接合が形成され、また、第 2半導体領域上と第 3半導体領 域とにより pn接合が形成されている。このような埋込型フォトダイオードは、完全に第 2半導体領域を空乏化させて接合容量の電圧依存性を零とすることができ、完全空 乏化して使うと接合容量が小さくなり、出力電圧が蓄積電荷量に対してリニアに変化 するようになり、 pn接合部で発生した電荷をほぼ完全に読み出すことができ、空乏層 が半導体領域と通常半導体領域上に設けられる絶縁膜領域の界面に触れることが 無いため半導体領域と絶縁膜領域の界面で発生するリーク電流の発生が抑制され、 光検出の SZN比やリニアリティが優れて 、る。 特許文献 1：特開平 11― 274454号公報
発明の開示
発明が解決しょうとする課題
[0004] しカゝしながら、埋込型フォトダイオードは、完全空乏化すると接合容量値が小さくな り、直ぐに電荷が飽和してしまい、ダイナミックレンジ拡大の点で限界があるという問 題点を有している。
[0005] 本発明は、上記問題点を解消する為になされたものであり、リニアリティおよびダイ ナミックレンジの双方において向上を図ることができる固体撮像装置を提供することを 目的とする。
課題を解決するための手段
[0006] 本発明に係る固体撮像装置は、複数の画素部が 1次元または 2次元に配列された 固体撮像装置であって、これら複数の画素部それぞれが、入射光強度に応じた量の 電荷を発生する埋込型フォトダイオードと、埋込型フォトダイオードに対して並列的に 接続され埋込型フォトダイオードで発生した電荷を蓄積する容量素子と、を備えること を特徴とする。本発明によれば、光入射に伴い埋込型フォトダイオード PDで発生し た電荷は、この埋込型フォトダイオード PDに対して並列に設けられた容量素子じに 蓄積されていく。そして、その容量素子 Cに蓄積された電荷の量に応じた電圧値が出 力される。これにより、この固体撮像装置は、リニアリティおよびダイナミックレンジの 双方において向上を図ることができる。
[0007] また、容量素子は、埋込型フォトダイオードの上方に形成されており、透明な 1対の 電極層と、この 1対の電極層の間に挟まれた透明な誘電体層とを含み、また、埋込型 フォトダイオードは、容量素子を透過して入射した光を受光するのが好適である。この 場合には、容量素子 Cを透過して入射した光を埋込型フォトダイオード PDが受光す ることができるので、各画素部 P のレイアウト面積が小さくて済む。或いは、各画素 m,n
部 P のレイアウト面積の拡大を抑制しつつ、埋込型フォトダイオード PDの受光面積 m,n
および感度を確保することができる。
[0008] また、複数の画素部それぞれは、ゲート端子に入力する電圧値に応じた電圧値を 出力する増幅用トランジスタと、容量素子の蓄積電荷量に応じた電圧値を増幅用トラ ンジスタのゲート端子に入力させる転送用トランジスタと、容量素子の電荷を放電す る放電用トランジスタと、増幅用トランジスタ力 出力される電圧値を選択的に出力す る選択用トランジスタと、を更に備えるのが好適である。
[0009] また、本発明の固体撮像装置によれば、 1つの画素列に含まれる複数の画素部の それぞれの選択用トランジスタの出力に接続された配線と、この配線に接続され、第 1期間に各画素部から出力された明信号成分を保持する第 1保持部と、配線に接続 され、第 2期間に各画素部カゝら出力された暗信号成分を保持する第 2保持部と、第 1 及び第 2保持部の出力が入力され、入力信号の差分を出力する差演算部とを更に備 えている。この場合、暗信号成分が除去されて S/N比が優れることとなる。
発明の効果
[0010] 本発明の固体撮像装置によれば、リニアリティおよびダイナミックレンジの双方にお V、て向上を図ることができる。
図面の簡単な説明
[0011] [図 1]図 1は本実施形態に係る固体撮像装置 1の全体構成図である。
[図 2]図 2は各画素部 P の回路図である。
m, n
[図 3]図 3は各画素部 P の一部の断面図である。
m, n
[図 4]図 4は各電圧保持部 Hの回路図である。
[図 5]図 5は本実施形態に係る固体撮像装置 1の動作を説明する為のタイミングチヤ ートである。
[図 6]図 6- (a)、図 6- (b)、図 6- (c)は他の実施形態における各画素部 P のレイァ m, n ゥトを模式的に示す平面図である。
符号の説明
[0012] 1 固体撮像装置
2 受光部
3 読出部
4 制御部
P
m,n 画素部
H 電圧保持部 s 差演算部
発明を実施するための最良の形態
[0013] 以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明す る。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を 省略する。
[0014] 図 1は、本実施形態に係る固体撮像装置 1の全体構成図である。この図に示される 固体撮像装置 1は、受光部 2、読出部 3および制御部 4を備える。これらは共通の半 導体基板上に形成されて ヽる。
[0015] 受光部 2は、 M行 N列に 2次元配列された M X N個の画素部 P 〜P を有する。
1,1 Μ,Ν
各画素部 Ρ は第 m行第 η列に位置する。ここで、 Μおよび Νそれぞれは 2以上の整
m,n
数であり、 mは 1以上 M以下の任意の整数であり、 nは 1以上 N以下の任意の整数で ある。各画素部 P
m,nは、共通の構成を有しており、埋込型フォトダイオード等を含む A
PS (アクティブピクセルセンサ)型のものであり、該フォトダイオードに入射した光の強 度に応じた電圧値を配線 L へ出力する。各配線 Lは、第 n列にある M個の画素部 P 〜P それぞれの出力端に共通に接続されている。
,η Μ,η
[0016] 読出部 3は、 Ν本の配線 L 〜Lを介して受光部 2と接続されていて、各画素部 P
1 N m,n から配線 L へ出力される電圧値を入力して所定の処理を行った後に、各画素部 P
n m,n に入射する光の強度を表す電圧値 V を順次に出力する。読出部 3は、 N個の電
out,m,n
圧保持部 H 〜Hおよび 1個の差演算部 Sを含む。各電圧保持部 Hは、配線しを介
1 N n n して第 n列にある M個の画素部 P 〜P それぞれの出力端に接続されており、順次
1，η Μ,η
に各画素部 Ρ から配線 L へ出力される 2種類の電圧値 V および V を入力し
m,n n m,n,l m,n,2
保持する。差演算部 Sは、 2本の配線 L および L を介して各電圧保持部 Hの出力
31 32 n 端に接続されており、順次に各電圧保持部 Hカゝら配線 L , L へ出力される 2種類
n 31 32
の電圧値 V および V を入力して差演算「V -V 」を行い、その演算結
m,n,l m,n,2 m,n,l m,n,2
果を表す電圧値 v を出力する。
out,m,n
[0017] 制御部 4は、受光部 2および読出部 3それぞれの動作を制御するものである。この 制御部 4は、例えば、シフトレジスタ回路により所定のタイミングで各種の制御信号を 発生させて、これらの制御信号を受光部 2および読出部 3それぞれへ送出する。なお 、図 1では、制御信号を送るための配線の図示が簡略ィ匕されている。
[0018] 図 2は、各画素部 P の回路図である。各画素部 P は、入射光強度に応じた量の m,n m,n
電荷を発生する埋込型フォトダイオード PDと、埋込型フォトダイオード PDに対して並 列的に接続され該埋込型フォトダイオード PDで発生した電荷を蓄積する容量素子 C と、ゲート端子に入力する電圧値に応じた電圧値を出力する増幅用トランジスタ Tと 、容量素子 Cの蓄積電荷量に応じた電圧値を増幅用トランジスタ Tのゲート端子に 入力させる転送用トランジスタ Tと、容量素子 Cの電荷を放電する放電用トランジスタ
2
Tと、増幅用トランジスタ Tから出力される電圧値を選択的に配線 Lへ出力する選
3 1 n
択用トランジスタ τとを含む。
4
[0019] 従来の APS型の構成と比べると、この画素部 P は、埋込型フォトダイオード PDに m,n
対して並列的に容量素子 Cが設けられている点に特徴を有する。従来の APS型の 画素部は、等価的には、フォトダイオードの接合容量部がフォトダイオードに対して並 列的に設けられている。しかし、本実施形態に係る固体撮像装置 1における画素部 P は、埋込型フォトダイオード PDの接合容量部とは別個に、容量素子 Cが意図的に m,n
形成されている。
[0020] 増幅用トランジスタ Tは、そのドレイン端子がバイアス電位とされて 、る。転送用トラ ンジスタ Tは、そのドレイン端子が増幅用トランジスタ Tのゲート端子に接続され、そ
2 1
のソース端子がフォトダイオード PDの力ソードおよび容量素子 Cの一方の端子に接 続されて!、る。フォトダイオード PDのアノードと容量素子 Cの反対側の端子は接地電 位に接続されている。放電用トランジスタ Tは、そのソース端子が増幅用トランジスタ
3
τのゲート端子に接続され、そのドレイン端子がノィァス電位とされている。選択用ト ランジスタ Tは、そのソース端子が増幅用トランジスタ Tのソース端子と接続され、そ
4 1
のドレイン端子が配線 Lと接続されている。また、この配線 Lには定電流源が接続さ れている。増幅用トランジスタ Tおよび選択用トランジスタ Tは、定電流源とともにソ
1 4
一スフォロワ回路を構成して 、る。
[0021] 転送用トランジスタ Tは、そのゲート端子に転送制御信号 Transを入力する。放電
2
用トランジスタ Tは、そのゲート端子に放電制御信号 Resetを入力する。また、選択用
3
トランジスタ Tは、そのゲート端子に選択制御信号 Addressを入力する。転送制御信 号 Transがハイレベルであって、放電制御信号 Resetがローレベルであるときに、転送 用トランジスタ Tは、容量素子 Cの蓄積電荷量に応じた電圧値を増幅用トランジスタ
2
Tのゲート端子に入力させる。転送制御信号 Transがハイレベルであって、放電制御 信号 Resetもハイレベルであるときに、転送用トランジスタ Tおよび放電用トランジスタ
2
Tは、容量素子 Cの電荷を放電する。また、選択制御信号 Addressがハイレベルであ
3
るときに、選択用トランジスタ τは、増幅用トランジスタ
4 τから出力される電圧値を配
1
線 Lへ出力する。
[0022] このように構成される各画素部 P は、転送制御信号 Transがローレベルであって m,n
放電制御信号 Resetがノ、ィレベルとなることで、増幅用トランジスタ Tのゲート端子の 電荷が放電され、選択制御信号 Addressがハイレベルであれば、その初期化状態に ある増幅用トランジスタ Tから出力される電圧値 (暗信号成分)が選択用トランジスタ Tを経て配線 Lに出力される。一方、放電制御信号 Resetがローレベルであって、転
4 n
送制御信号 Transおよび選択制御信号 Addressそれぞれがハイレベルであれば、フォ トダイオード PDで発生して容量素子 Cに蓄積されていた電荷の量に応じた電圧値が 増幅用トランジスタ Tのゲート端子に入力して、その入力電圧値に応じて増幅用トラ ンジスタ Tから出力される電圧値（明信号成分)が選択用トランジスタ Tを経て配線 L
1 4
に出力される。
[0023] 図 3は、各画素部 P の一部の断面図である。この図は、埋込型フォトダイオード P m,n
D,容量素子 Cおよび転送用トランジスタ Tの断面を示す。この図に示されるように、
2
各画素部 P は、半導体基板 10上に形成された p型の第 1半導体領域 11、 n_型の m,n
第 2半導体領域 12、 p+型の第 3半導体領域 13、 n+型の第 4半導体領域 14、 n+型 の第 5半導体領域 15、絶縁層 16、ゲート電極層 17、第 1電極層 18、誘電体層 19お よび第 2電極層 20を有する。
[0024] p+型の第 3半導体領域 13および n+型の第 4半導体領域 14それぞれは、 p型の第 1半導体領域 11および n—型の第 2半導体領域 12の双方の上に形成されている。 n+ 型の第 5半導体領域 15は、 p型の第 1半導体領域 11の上に形成されている。絶縁層 16は、これら半導体層の上に一部を除いて略全体に形成されている。ゲート電極層 17は、 n+型の第 4半導体領域 14と n+型の第 5半導体領域 15との間の p型の第 1半 導体領域 11の上方であって、絶縁層 16の上に形成されている。第 1電極層 18、誘 電体層 19および第 2電極層 20は、 p+型の第 3半導体領域 13の上方であって、絶縁 層 16の上に順に形成されて 、る。第 1電極層 18は p型の第 1半導体領域 11と電気 的に接続され、第 2電極層 20は n+型の第 4半導体領域 14と電気的に接続されてい る。
[0025] p型の第 1半導体領域 11, ι 型の第 2半導体領域 12および p+型の第 3半導体領 域 13は、埋込型フォトダイオード PDを構成している。 ρ型の第 1半導体領域 11, η+ 型の第 4半導体領域 14, η+型の第 5半導体領域 15およびゲート電極層 17は、転送 用トランジスタ Τを構成している。また、第 1電極層 18,誘電体層 19および第 2電極
2
層 20は、容量素子 Cを構成している。
[0026] このように埋込型フォトダイオード PDの上方に容量素子 Cが形成されて 、て、容量 素子 Cを構成する第 1電極層 18,誘電体層 19および第 2電極層 20それぞれが透明 であるのが好適である。この場合には、容量素子 Cを透過して入射した光を埋込型フ オトダイオード PDが受光することができるので、各画素部 Ρ のレイアウト面積が小さ
m,n
くて済む。例えば、 1対の電極層 18, 20はポリシリコン力らなり、この 1対の電極層 18 , 20の間に挟まれた誘電体層 19は石英ガラス（SiO )からなる。
2
[0027] 図 4は、各電圧保持部 Hの回路図である。この図に示されるように、各電圧保持部 Hは、第 1保持部 H および第 2保持部 H を含む。第 1保持部 H および第 2保持 η η,ΐ η,2 η,Ι
部 Η それぞれは、互いに同様の構成であり、第 η列にある Μ個の画素部 Ρ 〜Ρ η,2 1，η Μ,η それぞれの選択用トランジスタ τカゝら順次に出力される電圧値を入力して保持するこ
4
とができ、また、その保持している電圧値を出力することができる。
[0028] 第 1保持部 Η は、トランジスタ Τ 、トランジスタ Τ および容量素子 Cを含む。容
η,Ι 11 12 1
量素子 Cの一端は接地電位とされ、容量素子 Cの他端は、トランジスタ Τ のドレイ
1 1 11
ン端子およびトランジスタ τ のソース端子それぞれと接続されている。トランジスタ
12 τ 1 のソース端子は、配線 Lを介して画素部 Ρ の選択用トランジスタ Τと接続されてい
1 n m,n 4
る。トランジスタ T のドレイン端子は配線 L と接続されている。このように構成される
12 31
第 1保持部 Η は、トランジスタ Τ のゲート端子に入力する第 1入力制御信号 Swml
η,Ι 11
がハイレベルであるときに、配線しを介して接続されている画素部 Ρ 力 出力され る電圧値を容量素子 Cに保持させ、トランジスタ T のゲート端子に入力する出力制
1 12
御信号 Readがハイレベルであるときに、容量素子 Cに保持されている電圧値 V を
1 m,n,l 配線 L へ出力する。
31
[0029] 第 2保持部 Η は、トランジスタ Τ 、トランジスタ Τ および容量素子 Cを含む。容
η,2 21 22 2
量素子 Cの一端は接地電位とされ、容量素子 Cの他端は、トランジスタ Τ のドレイ
2 2 21
ン端子およびトランジスタ Τ のソース端子それぞれと接続されている。トランジスタ Τ
22 2 のソース端子は、配線 Lを介して画素部 Ρ の選択用トランジスタ Τと接続されてい
1 n m,n 4
る。トランジスタ T のドレイン端子は配線 L と接続されている。このように構成される
22 32
第 2保持部 Η は、トランジスタ Τ のゲート端子に入力する第 2入力制御信号 Swm2
n,2 21
がハイレベルであるときに、配線しを介して接続されている画素部 P 力 出力され
n m,n
る電圧値を容量素子 cに保持させ、トランジスタ τ のゲート端子に入力する出力制
2 22
御信号 Readがハイレベルであるときに、容量素子 Cに保持されている電圧値 V を 配線 L へ出力する。
32
[0030] 第 1保持部 H および第 2保持部 H それぞれは、互いに異なるタイミングで動作
n,l η,2
する。例えば、第 2保持部 Η は、配線 Lを介して接続されている画素部 Ρ におい
n,2 n m,n て転送制御信号 Transがローレベルであって放電制御信号 Resetおよび選択制御信 号 Addressそれぞれがハイレベルであるときに増幅用トランジスタ Tから出力される電 圧値 (暗信号成分) V を入力して保持する。一方、第 1保持部 H は、配線 Lを介
m,n,2 η,Ι η して接続されて 、る画素部 Ρ にお 、て放電制御信号 Resetがローレベルであって
m,n
転送制御信号 Transおよび選択制御信号 Addressそれぞれがハイレベルであるときに 増幅用トランジスタ Tから出力される電圧値 (明信号成分) V を入力して保持する
[0031] なお、転送制御信号 TranS、放電制御信号 Reset、選択制御信号 Address、第 1入力 制御信号 Swml、第 2入力制御信号 Swm2および出力制御信号 Readそれぞれは、制 御部 4から出力される。
[0032] 図 5は、本実施形態に係る固体撮像装置 1の動作を説明する為のタイミングチヤ一 トである。なお、以下では、 1つの画素部 P についての動作を説明する力 実際に
m,n
は、各画素部 P の選択用トランジスタ Tのゲート端子に入力する選択制御信号 Ad dress,ならびに、各電圧保持部 Hのトランジスタ T および T それぞれのゲート端 n 12 22
子に入力する出力制御信号 Readそれぞれにより、 M X N個の画素部 P 〜P につ
1,1 Μ,Ν いて順次に、入射光強度に応じた電圧値 V 〜V が読出部 3から出力される
[0033] この図には、上力も順に、画素部 Ρ の転送用トランジスタ Τのゲート端子に入力 m,n 2
する転送制御信号 TranS、画素部 P の放電用トランジスタ Tのゲート端子に入力す m,n 3
る放電制御信号 Reset、第 1保持部 H のトランジスタ T のゲート端子に入力する第 η,Ι 11
1入力制御信号 Swml、および、第 2保持部 H のトランジスタ T のゲート端子に入力 n,2 12
する第 2入力制御信号 Swm2、それぞれのレベル変化が示されている。なお、画素部 P への入射光強度に応じた電圧値 V が読出部 3から出力される期間中は、そ m,n out,m,n
の画素部 P の選択用トランジスタ Tのゲート端子に入力する選択制御信号 Addres m,n 4
Sはハイレベルである。
[0034] 時刻 t前に、転送制御信号 Transはローレベルであり、放電制御信号 Resetはハイ レベルであり、第 1入力制御信号 Swmlおよび第 2入力制御信号 Swm2はローレベル である。放電制御信号 Resetは時刻 tにローレベルに転じる。そして、第 2入力制御信 号 Swm2は、時刻 tにハイレベルに転じ、時刻 tにローレベルに転じる。この第 2入力
2 3
制御信号 Swm2がハイレベルである時刻 tから時刻 tまでの期間に、画素部 P の増
2 3 m,n 幅用トランジスタ T力も出力される電圧値 (B音信号成分) V は、第 2保持部 H の
1 m,n,2 n,2 容量素子 cに保持される。
2
[0035] 続いて、転送制御信号 Transは、時刻 tにハイレベルに転じ、時刻 tにローレベル
4 5
に転じる。これにより、フォトダイオード PDで発生して容量素子 Cに蓄積されていた電 荷の量に応じた電圧値が増幅用トランジスタ Tのゲート端子に入力される。更に続い て、第 1入力制御信号 Swmlは、時刻 tにハイレベルに転じ、時刻 tにローレベルに
6 7
転じる。この第 1入力制御信号 Swmlがハイレベルである時刻 tから時刻 tまでの期
6 7 間に、画素部 P の増幅用トランジスタ Tから出力される電圧値 (明信号成分) V m,n 1 m,n,l は、第 1保持部 Η の容量素子 Cに保持される。
η,Ι 1
[0036] そして、転送制御信号 Transは、時刻 tにハイレベルに転じ、時刻 tにローレベルに
8 9
転じる。放電制御信号 Resetは時刻 tにハイレベルに転じる。これにより、容量素子 C の電荷が放電される。
[0037] また、時刻 より後に、出力制御信号 Readは一定期間に亘つてノ、ィレベルとなる。こ の期間に、第 1保持部 H の容量素子 Cに保持されていた電圧値 (明信号成分) V
η,Ι 1 m, は配線 L へ出力されるとともに、第 2保持部 H の容量素子 Cに保持されていた n，l 31 n,2 2
電圧値（暗信号成分) V は配線 L へ出力される。そして、これら電圧値 V およ
m,n,2 32 m,n,l び V が差演算部 Sに入力して、この差演算部 Sにより、差演算「V -V 」が m,n,2 m，n，l m,n,2 行われ、その演算結果を表す電圧値 V が出力される。このようにして読出部 3か
out,m,n
ら出力される電圧値 V は、画素部 P の埋込型フォトダイオード PDに入射する
out,m,n m,n
光の強度に応じたものであって、暗信号成分が除去されて SZN比が優れる。
[0038] 本実施形態では、光入射に伴 ヽ埋込型フォトダイオード PDで発生した電荷は、こ の埋込型フォトダイオード PDに対して並列に設けられた容量素子 Cに蓄積されてい く。そして、その容量素子 Cに蓄積された電荷の量に応じた電圧値 V が選択用ト
m,n,l
ランジスタ Τから配線 Lへ出力される。このように埋込型フォトダイオード PDが用いら
4 η
れていることから、完全に第 2半導体領域 12を空乏化させて接合容量値を小さくする ことができて、 ρη接合部で発生した電荷をほぼ完全に読み出すことができ、リーク電 流の発生が抑制され、光検出の SZN比やリニアリティが優れている。また、埋込型フ オトダイオード PDに対して並列に容量素子 Cが形成されていて、埋込型フォトダイォ ード PDで発生した電荷が容量素子 Cに蓄積されることから、埋込型フォトダイオード の接合容量部における電荷の飽和の問題が解決されて、ダイナミックレンジが拡大さ れ得る。このように、この固体撮像装置 1は、リニアリティおよびダイナミックレンジの双 方において向上を図ることができる。
[0039] また、本実施形態では、埋込型フォトダイオード PDの上方に容量素子 Cが形成さ れていて、容量素子 Cを構成する第 1電極層 18,誘電体層 19および第 2電極層 20 それぞれが透明である。このことから、容量素子 Cを透過して入射した光を埋込型フ オトダイオード PDが受光することができるので、各画素部 Ρ のレイアウト面積が小さ
m,n
くて済む。或いは、各画素部 P
m,nのレイアウト面積の拡大を抑制しつつ、埋込型フォト ダイオード PDの受光面積および感度を確保することができる。
[0040] 本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例 えば、各画素部 P において、埋込型フォトダイオード PD,容量素子 Cおよびトラン m,n
ジスタ Τ〜Τのレイアウトは、上記実施形態に限られない。図 6は、他の実施形態に
1 4
おける各画素部 Ρ のレイアウトを模式的に示す平面図である。この図において、符 m,n
号 FETは、トランジスタ T〜Tが配置される領域を示す。図 6_ (a)、図 6_ (b)，図 6-（
1 4
c)それぞれに示されるレイアウトの何れも、埋込型フォトダイオード PDおよび容量素 子 Cそれぞれの配置領域とは互 、に分かれて 、る。
[0041] 図 6- (a)に示されるレイアウトでは、トランジスタ T〜Tの配置領域は、埋込型フォト
1 4
ダイオード PDの配置領域と容量素子 Cの配置領域とに囲まれている。図 6- (b)に示 されるレイアウトでは、トランジスタ T〜Tの配置領域および容量素子 Cの配置領域
1 4
それぞれは、埋込型フォトダイオード PDの配置領域の外側にある。図 6- (c)に示さ れるレイアウトでは、トランジスタ Τ〜Τの配置領域は埋込型フォトダイオード PDの
1 4
配置領域の外側にあり、容量素子 Cの配置領域は埋込型フォトダイオード PDの配置 領域に囲まれている。これらの場合は、容量素子が透明でなくてもよいが、透明な容 量素子を用いる場合には、容量を通過した光が容量素子 Cの配置領域の半導体領 域で電荷を発生し、拡散して埋込型フォトダイオード PDの配置領域にとらえられるこ とで、さらに効率をあげることができる。
産業上の利用可能性
[0042] 本発明は、固体撮像装置に利用することができる。

Claims

請求の範囲
[1] 複数の画素部が 1次元または 2次元に配列された固体撮像装置であって、
前記複数の画素部それぞれが、
入射光強度に応じた量の電荷を発生する埋込型フォトダイオードと、
前記埋込型フォトダイオードに対して並列的に接続され前記埋込型フォトダイォー ドで発生した電荷を蓄積する容量素子と、
を備えることを特徴とする固体撮像装置。
[2] 前記容量素子が、前記埋込型フォトダイオードの上方に形成されており、透明な 1 対の電極層と、この 1対の電極層の間に挟まれた透明な誘電体層とを含み、 前記埋込型フォトダイオードが、前記容量素子を透過して入射した光を受光する、 ことを特徴とする請求項 1記載の固体撮像装置。
[3] 前記複数の画素部それぞれが、
ゲート端子に入力する電圧値に応じた電圧値を出力する増幅用トランジスタと、 前記容量素子の蓄積電荷量に応じた電圧値を前記増幅用トランジスタのゲート端 子に入力させる転送用トランジスタと、
前記容量素子の電荷を放電する放電用トランジスタと、
前記増幅用トランジスタ力も出力される電圧値を選択的に出力する選択用トランジ スタと、
を更に備えることを特徴とする請求項 1記載の固体撮像装置。
[4] 1つの画素列に含まれる複数の画素部のそれぞれの前記選択用トランジスタの出 力に接続された配線と、
前記配線に接続され、第 1期間に各画素部カゝら出力された明信号成分を保持する 第 1保持部と、
前記配線に接続され、第 2期間に各画素部カゝら出力された暗信号成分を保持する 第 2保持部と、
前記第 1及び第 2保持部の出力が入力され、入力信号の差分を出力する差演算部 と、
を更に備えることを特徴とする請求項 3記載の固体撮像装置。
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