WO2006022163A1 - 光検出装置 - Google Patents

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WO2006022163A1
WO2006022163A1 PCT/JP2005/014910 JP2005014910W WO2006022163A1 WO 2006022163 A1 WO2006022163 A1 WO 2006022163A1 JP 2005014910 W JP2005014910 W JP 2005014910W WO 2006022163 A1 WO2006022163 A1 WO 2006022163A1
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WO
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output
voltage value
unit
capacitor
signal processing
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Application number
PCT/JP2005/014910
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English (en)
French (fr)
Inventor
Yukinobu Sugiyama
Seiichiro Mizuno
Original Assignee
Hamamatsu Photonics K.K.
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Publication date
Application filed by Hamamatsu Photonics K.K. filed Critical Hamamatsu Photonics K.K.
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Priority to EP05780280A priority patent/EP1783467A1/en
Priority to US11/260,229 priority patent/US7679663B2/en
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    • H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
    • H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
    • H04N3/14—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices
    • H04N3/15—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices for picture signal generation
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    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion

Definitions

  • the present invention relates to a photodetector that converts light into an electrical signal and outputs the electrical signal.
  • CMOS Complementary Metal Oxide Semiconductor
  • an active pixel type is known (for example, see Patent Document 1).
  • An active pixel type photodetection device has an active pixel type pixel portion including a photodiode that generates an amount of electric charge corresponding to the intensity of incident light, and is connected to the pixel portion in response to light incidence.
  • the charge generated by the photodiode is converted into a voltage by a charge through a source follower circuit that also has transistor power, and light detection can be performed with high sensitivity and low noise.
  • the floating diffusion area f The floating diffusion area f
  • the sensitivity of light detection can be increased by reducing the accumulated charge capacity value C of the area.
  • Patent Document 1 Japanese Patent Laid-Open No. 11-274454
  • the output voltage value V depends on the power supply voltage range that can be used and the restrictions on the circuit system.
  • V is the upper limit.
  • the amount of charge Q that can be stored in the floating diffusion region has an upper limit, which also limits the output voltage value V.
  • the accumulated charge capacity value C of the floating diffusion region can be increased or the power supply voltage value can be increased.
  • the conventional photodetection device can detect light with high sensitivity, but has the disadvantage that the dynamic range of photodetection is low due to the restriction of the saturation charge amount. /!
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a photodetection device capable of performing photodetection with high sensitivity and high dynamic range.
  • the photodetection device is (1) a photodiode that generates an amount of electric charge according to the incident light intensity, a first capacitor unit that accumulates electric charge generated by the photodiode, and a photo diode.
  • the first capacitor that stores the generated charge and transfers the charge generated by the photodiode to the corresponding first capacitor and second capacitor, respectively.
  • the electric charge is transferred by the first transfer means and accumulated by the first capacitor unit. Alternatively, it is transferred by the second transfer means and stored by the second capacitor.
  • a voltage value corresponding to the amount of charge accumulated in the first capacitor is output as the amplification transistor power, and the voltage value is selectively output by the first output means as the pixel power.
  • the charges accumulated in the first capacitor unit and the second capacitor unit are selectively output from the pixel unit by the second output means.
  • the voltage value output by the first output means of the pixel unit is read by the first signal processing unit, and the first voltage value corresponding to this voltage value is output.
  • the pixel part The amount of charge output by the second output means is read by the second signal processing unit, and a second voltage value corresponding to the amount of charge is output.
  • the first voltage value represents the intensity of light incident on the pixel portion with high sensitivity.
  • the second voltage value represents the intensity of light incident on the pixel portion in a high dynamic range.
  • the photodetecting device further includes (1) a third output means for the pixel unit to selectively output charges generated in the photodiode without passing through the first capacitor unit and the second capacitor unit.
  • the apparatus further includes (2) a third signal processing unit that reads the amount of charge output by the third output unit of the pixel unit and outputs a third voltage value corresponding to the amount of charge.
  • the second signal processing unit may also serve as the third signal processing unit.
  • the charge generated in the photodiode of the pixel portion is selectively output by the third output means without passing through the first capacitor portion and the second capacitor portion.
  • the charge amount is read by the third signal processing unit, and a third voltage value corresponding to the charge amount is output. This third voltage value represents the intensity of light incident on the pixel portion in a higher dynamic range.
  • the second signal processing unit has (1) a first input terminal, a second input terminal, and an output terminal, and inputs the charge amount output by the second output means of the pixel unit to the first input terminal. And an amplifier that inputs a reference voltage to the second input terminal, and (2) a feedback capacitor connected between the first input terminal and the output terminal of the amplifier, and is output by the second output means of the pixel unit. It is preferable to accumulate the amount of charge to be stored in the feedback capacitance unit and output the second voltage value corresponding to the amount of accumulated charge.
  • the first input terminal of the amplifier of the second signal processing unit is connected to the second output unit and initialization unit of the pixel unit via a common terminal, and is connected to the second input terminal of the amplifier of the second signal processing unit. It is preferable that the value of the input reference voltage is variable. In this case, it is preferable that the capacitance value of the feedback capacitor unit is variable.
  • the light detection device receives the first voltage value output from the first signal processing unit and the second voltage value output from the second signal processing unit, and outputs the first voltage value. It is preferable to further include a selection unit that selects and outputs one of the value and the second voltage value.
  • the photodetection device includes the third signal processing unit, the first voltage value output from the first signal processing unit and the second voltage value output from the second signal processing unit , And third signal processing unit power Input the third voltage value to be output, It is preferable to further include a selection unit that selects and outputs one of the voltage value, the second voltage value, and the third voltage value.
  • light detection can be performed with high sensitivity and high dynamic range.
  • FIG. 1 is a schematic configuration diagram of a photodetecting device 1 according to an embodiment of the present invention.
  • FIG. 2 is a configuration diagram of a light detection unit 10 of the light detection device 1 in FIG. 1.
  • FIG. 3 is a circuit diagram of a pixel portion P included in the photodetecting portion 10 of FIG.
  • FIG. 4 is a cross-sectional view of a photodiode PD included in a pixel portion P.
  • FIG. 5 is a configuration diagram of a first signal processing unit 20 of the photodetecting device 1 of FIG.
  • FIG. 6 is a circuit diagram of a voltage holding unit H included in the first signal processing unit 20 of FIG.
  • FIG. 7 is a configuration diagram of the second signal processing unit 30 of the photodetecting device 1 of FIG. 1.
  • FIG. 8 is a circuit diagram of each of an integration circuit 31, a CDS circuit 32, and a holding circuit 33 included in the second signal processing unit 30 of FIG.
  • FIG. 9 is a configuration diagram of a data output unit 40 of the photodetecting device 1 in FIG.
  • FIG. 10 is a timing chart for explaining an operation example of the photodetecting device 1 of FIG.
  • M and N are an integer of 2 or more, unless otherwise specified, m is an arbitrary integer of 1 or more and M or less, and n is an arbitrary integer of 1 or more and N or less.
  • FIG. 1 is a schematic configuration diagram of a photodetecting device 1 according to an embodiment of the present invention.
  • FIG. 2 is a configuration diagram of the light detection unit 10 of the light detection apparatus 1.
  • the photodetection device 1 shown in these drawings includes a photodetection unit 10, a first signal processing unit 20, a second signal processing unit 30, a data output unit 40, and a timing control unit 50. These are preferably formed on a common semiconductor substrate, and the arrangement on the substrate in that case is preferably as illustrated.
  • the timing control unit 50 may be divided into a plurality of force parts for controlling the overall operation of the light detection device 1 and arranged at positions separated from each other on the substrate. .
  • the light detection unit 10 has M X N pixel units P that are two-dimensionally arranged in M rows and N columns. Each pixel part P is located in the m-th row and the n-th column. Each pixel portion P has a common configuration including a photodiode and the like, and outputs a voltage value corresponding to the intensity of light incident on the photodiode to the wiring L and an amount corresponding to the light intensity. Charge is output to line L. Each wiring L is connected in common to the output ends of the M pixel portions P to P in the n-th column. In addition, each wiring L is respectively connected to the M pixel portions P to P in the nth column.
  • the first signal processing unit 20 is connected to the wirings L to L, and after the voltage values output to the wirings of the pixel units P are input and subjected to predetermined processing, The first voltage value V representing the pixel data is sequentially output. Each voltage value V is incident on the pixel part ⁇
  • the first voltage value V detects the incident light intensity with high sensitivity when the capacitance part of the pixel part P is not saturated, that is, when the intensity of incident light on the pixel part p is relatively small. The result is expressed with high accuracy.
  • the second signal processing unit 30 is connected to the N wirings L to L, and each pixel unit P force is also supplied with the charge output to the wiring L, accumulates the charge in the capacitor unit, The second voltage value V corresponding to the amount of charge stored in the capacitor is output sequentially. This second signal processing Yes.
  • the second voltage value V of the pixel portion P is when the capacitance portion of the pixel portion P is saturated, that is, the pixel portion
  • the data output unit 40 receives the first voltage value V output from the first signal processing unit 20 and the second voltage value V output from the second signal l, m, n processing unit 30. Will do the prescribed processing
  • Each digital value D has a first voltage value V and a second voltage m, n m, n l, m, n
  • One of the values v is the value resulting from AZD conversion and is incident on the pixel part p
  • the timing control unit 50 controls the operations of the light detection unit 10, the first signal processing unit 20, the second signal processing unit 30, and the data output unit 40.
  • the timing control unit 50 generates various control signals at a predetermined timing using, for example, a shift register circuit, and outputs these control signals to the light detection unit 10, the first signal processing unit 20, the second signal processing unit 30, and the data output. Send to each part 40.
  • FIG. 1 and FIG. 2 the illustration of the wiring for sending the control signal is omitted.
  • FIG. 3 is a circuit diagram of the pixel portion P included in the light detection unit 10 of the light detection device 1.
  • Each image m, n is a circuit diagram of the pixel portion P included in the light detection unit 10 of the light detection device 1.
  • Element P is a photodiode
  • the first capacitor part C and the second capacitor part C generates an amount of electric charge according to the incident light intensity, and its anode terminal is set to the ground potential.
  • One end is grounded and accumulates the charge generated by the photodiode PD.
  • the capacitance value of the second capacitor C is
  • Capacitance value is preferably 10 times or more the capacitance value of part C.
  • the transistor ⁇ is provided between the power sword terminal of the photodiode PD and the second end of the first capacitor C, and when the Transl signal input to the gate terminal is at a high level, the transistor ⁇
  • the first resistor that transfers the charge generated in the photodiode PD to the first capacitor section C has a low resistance to the terminal.
  • the diode is provided between the power sword terminal of the PD and the second end of the second capacitor C.
  • the Trans2 signal input to the child is at a high level, the resistance between the source terminal and the drain terminal becomes low resistance, and the charge generated in the photodiode PD is transferred to the second capacitor C.
  • the amplifying transistor T has a gate terminal connected to the first capacitor C, and the first capacitor
  • the first capacitor C may be a parasitic capacitor formed at the gate terminal of the amplifying transistor ⁇ .
  • Transistor T is an amplifying transistor T
  • a constant current source is connected to line L.
  • Transistor ⁇ and transistor ⁇ are saw
  • ⁇ , ⁇ 3 4 Configures a follower circuit.
  • the transistor ⁇ is provided between the first capacitor C and the wiring L, and is input to the gate terminal.
  • the transistor T is provided between the first capacitor part C and the second capacitor part C and has a gate.
  • the transistor T and the transistor T have a first capacitor C and
  • Second output means and initialization means are connected to the second signal processing unit 30 via a common terminal.
  • the Transl signal is at a low level and the Reset signal m, n
  • the wiring L force is also biased by the transistor.
  • a voltage value (dark signal component) corresponding to the initialization state is output to the wiring L through the transistor T and the transistor T.
  • the Reset signal when the Reset signal is at a low level and the Transl signal is at a high level, the charge generated in the photodiode PD is accumulated in the first capacitor portion C. Also, the Reset signal is The charge generated in the photodiode PD is accumulated in the second capacitor C when the level is one and the Trans2 signal is high. And if the Select signal level is
  • a voltage value (bright signal component) corresponding to the amount of charge accumulated in the first capacitor section c is output to the wiring L through the transistor T in addition to the amplifying transistor T.
  • Transl signal, Trans2 signal, Select signal, Reset signal, and Com signal are each output from the timing control unit 50.
  • FIG. 4 is a cross-sectional view of the photodiode PD included in the pixel portion P. M, n shown in this figure
  • the photodiode PD is preferably a buried type.
  • the photodiode PD includes a p region 101, an n_region 102 on the p region 101, and a P + region 103 on the n_region 102.
  • the p region 101 and the n_ region 102 form a pn junction, and the n_ region 102 and the p + region 103 also form a pn junction. Further, a part of the n_region 102 reaches the semiconductor layer surface.
  • the transistor T is formed on the insulating layer 105 between the n region 104 on the p region 101, the portion of the n_ region 102 reaching the surface of the semiconductor layer, and the region between them. And a gate electrode 106.
  • the n region 104 is connected to the gate terminal of the amplifying transistor T.
  • n region 104 form a pn junction, and photodiode m, n in pixel portion P
  • FIG. 5 is a configuration diagram of the first signal processing unit 20 of the photodetecting device 1 according to the present embodiment.
  • the first signal processing unit 20 includes N voltage holding units H to H, two voltage follower circuits F, F, and
  • Each voltage holding unit H has a common configuration, and the wiring L and
  • ⁇ ⁇ , ⁇ ⁇ , ⁇ ⁇ , ⁇ can be input and held, and the held voltage can be output.
  • Each of the voltage holding units ⁇ to ⁇ outputs voltage values sequentially.
  • each voltage holding unit ⁇ is different from each other in the pixel unit.
  • Each of the two voltage follower circuits F and F has a common configuration, and is
  • One voltage follower circuit F is one in which the N voltage holding units H to H output force sequentially.
  • the other voltage value V is input to the non-inverting input terminal.
  • the other voltage follower circuit F is N
  • the two voltage holding units ⁇ to ⁇ are sequentially output from the other voltage value V.
  • the subtracting circuit S includes an amplifier and four resistors R to R. Inverting amplifier
  • the power terminal is connected to the output terminal of the voltage follower circuit F via the resistor R.
  • the non-inverting input terminal of the amplifier is a resistor R
  • Each voltage holding unit H includes a first holding unit H and a second holding unit H. 1st holding part H
  • the first holding unit H includes a transistor T, a transistor ⁇ , and a capacitor C.
  • One end of the quantum element c is set to the ground potential, and the other end of the capacitive element C is connected to the drain of the transistor ⁇ .
  • the source terminal of ⁇ is connected to the transistor ⁇ in the pixel portion ⁇ via the wiring L.
  • the drain terminal of the transistor T is connected to the voltage follower circuit F. in this way
  • the configured first holding unit ⁇ ⁇ ⁇ ⁇ is a Holdl signal input to the gate terminal of the transistor ⁇ .
  • the second holding unit ⁇ includes a transistor ⁇ , a transistor ⁇ , and a capacitor C.
  • One end of the quantum element c is set to the ground potential, and the other end of the capacitive element C is connected to the drain of the transistor ⁇ .
  • the source terminal of ⁇ is connected to the transistor ⁇ in the pixel portion ⁇ via the wiring L.
  • the drain terminal of the transistor T is connected to the voltage follower circuit F. in this way
  • the configured second holding unit ⁇ ⁇ ⁇ ⁇ is the Hold2 signal input to the gate terminal of transistor ⁇
  • Each of the first holding unit H and the second holding unit H operates at timings different from each other.
  • the first holding unit ⁇ is connected to the pixel unit ⁇ ⁇ connected via the wiring L.
  • the second holding unit H includes pixels ⁇ , ⁇ ⁇ , 2 ⁇ , ⁇ connected via the wiring L.
  • the Reset signal is at low level
  • n, 2 Each is output from the timing controller 50.
  • FIG. 7 is a configuration diagram of the second signal processing unit 30 of the photodetector 1.
  • the second signal processing unit 30 includes N integration circuits 31 to 31, N CDS (Correlated Double Sampling) circuits 32 to
  • Each integrating circuit 31 has a common configuration.
  • ⁇ ⁇ , ⁇ ⁇ , ⁇ is input to the wiring L, and this is stored and stored according to the amount of stored charge.
  • Each CDS circuit 32 has a common configuration, receives the voltage value output from the integration circuit 31, and outputs a voltage value corresponding to the difference between the input voltage value at one time and another time.
  • Each holding circuit 33 has a common configuration, receives a voltage value output from 32 CDS circuits, holds it, and outputs the held voltage value V.
  • FIG. 8 is a circuit diagram of each of the integration circuit 31, the CDS circuit 32, and the holding circuit 33 included in the second signal processing unit 30.
  • Each integrating circuit 31 includes an amplifier A, capacitive elements C to C, and switches SW to SW n 31 311 313 310 31.
  • the non-inverting input terminal of amplifier A is connected to the reference voltage V via switch SW.
  • refl ref2 refl ref2
  • the reference voltage V is about 1.5V and the reference voltage V is about 3V.
  • the inverting input terminal of group A is connected to the wiring L, and M pixel units P in the nth column
  • a switch SW is connected in series between the inverting input terminal and the output terminal of the amplifier ⁇ .
  • SW Has different capacitance values depending on the open / closed state of each switch.
  • the capacitance values of the capacitive elements C to C are the values of the first capacitive part C included in the pixel part P.
  • the maximum capacitance value of the feedback capacitor is the first capacitor included in the pixel P. .
  • the maximum value of the feedback capacitor is the switching operation of each switch SW to SW.
  • the maximum capacitance value is the sum of the capacitance values of the capacitive elements c to c.
  • the maximum value of the quantity value is the maximum value among the capacitance values of the capacitive elements c to c.
  • the voltage value is initialized.
  • the switch SW is open, the power input via wiring L
  • the load is accumulated in the feedback capacitance section, and a voltage value corresponding to the accumulated charge amount and the capacitance value of the feedback capacitance section is output from the output terminal of the amplifier A.
  • Each CDS circuit 32 includes an amplifier A, a capacitive element C, and switches SW and SW n 32 32 321 322
  • One end of the capacitive element C is connected to the output of amplifier A of integrating circuit 31 via switch SW.
  • Switch SW changes from the closed state to the open state at the first time, and then at the second time.
  • Integral circuit 31 force The voltage value corresponding to the difference in the output voltage value is the output terminal of amplifier A
  • Each holding circuit 33 includes a capacitive element C and switches SW and SW.
  • Switches SW to SW of each integration circuit 31 switches SW and SW of each CDS circuit 32 , And each switch SW, SW of each holding circuit 33
  • FIG. 9 is a configuration diagram of the data output unit 40 of the photodetector 1.
  • Data output unit 40 is a configuration diagram of the data output unit 40 of the photodetector 1.
  • a selection unit 41 an AZD conversion unit 42, and a bit shift unit 43.
  • the selection unit 41 outputs the first voltage value V output from the first signal processing unit 20 and the second signal.
  • the second voltage value V output from the signal processor 30 is input, and the first voltage value V and the reference value
  • the reference value is set to the saturation value of the first voltage value output from the first signal processing unit 20, or to some force vj and small value. That is, the first voltage value V and the reference value
  • the selector 41 selects the first voltage value when the first voltage value V is smaller than the reference value.
  • the second voltage value V l, m, n l, m, n 2, m, n is output.
  • the second voltage value V is not compared with the first voltage value V and the reference value.
  • the reference value may be compared in magnitude. Also in this case, the reference value is the pixel portion P
  • the voltage value output from the selection unit 41 is input to the AZD conversion unit 42, which is AZD converted to output a digital value corresponding to the voltage value.
  • the digital value output from the AZD conversion unit 42 is input to the bit shift unit 43, and the selection unit 41 selects any one of the first voltage value V and the second voltage value V.
  • the bits of the input digital value are shifted and output by the required number of bits. Specifically, for each capacitance value of the first capacitance unit C included in the pixel unit P, the return of each integration circuit 31 is obtained.
  • the selection unit 41 selects the second voltage value V.
  • the bit shift unit 43 When m, n 2, m, n is selected, the bit shift unit 43 outputs the output digital value D obtained by shifting the input digital value to the upper side by K bits.
  • This output digital value D is parallel It can be data or serial data! /.
  • the voltage value corresponding to the amount of stored charge in 1 is output to the wiring L by the first output means (transistor ⁇ ).
  • the first voltage value V corresponding to this voltage value is output from the first signal processing unit 20, and this l, m, n
  • the AZD conversion result of the first voltage value V is output as a digital value D from the data output unit 40, light detection can be performed with high sensitivity.
  • the transistor T, T) outputs to the wiring L, and the second voltage value V corresponding to this charge amount
  • the photodetecting device 1 can take an image with high sensitivity and high dynamic range.
  • each pixel unit P is a pixel unit
  • a third output that selectively outputs charges generated in the photodiode PD without passing through the first and second capacitors C.
  • a third signal processing unit that outputs a third voltage value V corresponding to the charge amount.
  • the third signal processing unit may be provided separately from the second signal processing unit 30.
  • the third signal processing unit may have the same configuration as the second signal processing unit 30.
  • the signal processing unit 30 can also serve as the third signal processing unit. However, when the second signal processing unit 30 also serves as the third signal processing unit, the second signal processing unit 30 holds the second voltage value V.
  • the selection unit 41 of the data output unit 40 has the first voltage value V output from the first signal processing unit 20, Second communication l, m, n 2nd voltage value V output from the signal processing unit 30 and the third signal processing unit
  • the bit shift unit 43 receives the digital value output from the AZD conversion unit 42, and the selection unit 41 receives the first voltage value V, the second voltage value V, and l, m, n 2, m, n and Depending on which of the third voltage values V is selected, only the required number of bits are input.
  • the selection unit 41 selects the third voltage value V
  • the second voltage value V is selected.
  • the digital value D representing the intensity of the incident light is output from the data output unit 40.
  • Light detection is possible with a high dynamic range.
  • FIG. 10 is a timing chart for explaining an operation example of the photodetecting device 1.
  • the operation of the photodetecting device 1 described below is performed under the control of various control signals output from the timing control unit 50.
  • the upper force is also inputted in order to the gate terminal of the transistor T of each pixel portion P.
  • the Hold2 signal input to, and the time change of each level is shown.
  • This figure also shows N images m, n in the m-th row among M X N pixel portions P included in the light detection unit 10.
  • the Reset signal, the Transl signal, the Trans2 signal, the Com signal, the Select signal, the Hold 1 signal, and the Hold2 signal are each at a low level.
  • the Reset signal, Transl signal, Trans2 signal, Com signal, and Select signal go high.
  • the non-inverting input terminal n 314 31 of amplifier A is operated by the operation of the switch SW.
  • the reference voltage V (eg 3V) is input to the child.
  • the first capacitor ref2 mn of each pixel unit P Level, and the Trans2 signal and Com signal are low before time t.
  • the Hold2 signal turns to the noise level and is constant from time t.
  • Hold2 signal turns to low level at time t when 2 period has elapsed.
  • the processing unit 30 outputs a second voltage value V corresponding to the amount of charge.
  • the charges generated in the photodiode PD of each pixel P are the first capacitor C and the second capacitor m.n 1
  • the third voltage value V corresponding to the amount of charge is output from the second signal processing unit 30.
  • the feedback capacitance units of the integration circuits 31 of the second signal processing unit 30 may be sequentially set to the capacitance values, and the third voltage value V may be output for each capacitance value.
  • the reference voltage V (for example, 1.5V) is input to the non-inverting input terminal of the amplifier An 314 31 by the operation of the switch SW.
  • ref2 31 for photodetection is used.
  • the dynamic range can be increased.
  • one of the first voltage value V, the second voltage value V and the third voltage value V m, N l, m, n 2, m, n 3, m, n is selected.
  • the voltage value is selected by the unit 41, the voltage value is converted into a digital value by the AZD conversion unit 42, and the digital value corresponding to the required number of bits by the bit shift unit 43 according to which of the three voltage values is selected. Bits are shifted and the digital value D is output.
  • Processing may be performed.
  • one voltage holding unit H is used as the first voltage holding unit H in each of the M pixel units P to P in each column.
  • one pixel holding unit ⁇ one voltage holding unit is the first m, n
  • the M pixel units P to P in each column include one set of integration circuits 3
  • CDS circuit 32 and holding circuit 33 are provided in the second signal processing unit 30.
  • One pixel unit P is connected to one set of integration circuit, CDS circuit and holding circuit is the second signal processing unit 3.
  • the photodetection device according to the present invention can be applied to a solid-state image sensor used in an imaging device, a photometric device, a distance measuring device, and the like.

Abstract

　画素部Ｐｍ,ｎは、フォトダイオードＰＤ、第１容量部Ｃ１、第２容量部Ｃ２およびトランジスタＴ１～Ｔ６を含む。トランジスタＴ１は、フォトダイオードＰＤで発生した電荷を第１容量部Ｃ１へ転送する。トランジスタＴ２は、フォトダイオードＰＤで発生した電荷を第２容量部Ｃ２へ転送する。増幅用トランジスタＴ３は、第１容量部Ｃ１に蓄積されている電荷の量に応じた電圧値を出力する。トランジスタＴ４は、増幅用トランジスタＴ３から出力される電圧値を配線Ｌ１,ｎへ選択的に出力する。トランジスタＴ３およびトランジスタＴ４は、ソースフォロワ回路を構成している。トランジスタＴ５およびトランジスタＴ６は、第１容量部Ｃ１および第２容量部Ｃ２それぞれに蓄積されている電荷を配線Ｌ２,ｎへ選択的に出力する。

Description

明 細 書
光検出装置
技術分野
[0001] 本発明は、光を電気信号に変換して出力する光検出装置に関するものである。
背景技術
[0002] 光検出装置として、 CMOS (Complementary Metal Oxide Semiconductor)技術を 用いたものが知られており、また、その中でもアクティブピクセル方式のものが知られ ている（例えば特許文献 1を参照)。アクティブピクセル方式の光検出装置は、入射光 強度に応じた量の電荷を発生するフォトダイオードを含むアクティブピクセル型の画 素部を有して 、て、画素部にぉ 、て光入射に応じてフォトダイオードで発生した電荷 を、トランジスタ力もなるソースフォロワ回路を経て電荷一電圧変換するものであり、高 感度かつ低ノイズで光検出を行なうことができる。
[0003] 画素部内においてフォトダイオードで発生した電荷を蓄積する浮遊拡散領域の蓄 積電荷容量値を Cとし、その電荷の量を Qとすると、電荷 電圧変換により得られる f
出力電圧値 Vは「V=QZC」なる式で表される。この式力も判るように、浮遊拡散領 f
域の蓄積電荷容量値 Cを小さくすることで、光検出の感度を高くすることができる。
f
特許文献 1：特開平 11― 274454号公報
発明の開示
発明が解決しょうとする課題
[0004] 一方、出力電圧値 Vは、使用可能な電源電圧範囲および回路系の制約により、数
V程度が上限である。また、浮遊拡散領域に蓄積され得る電荷の量 Qにも上限があ るため、これによつても出力電圧値 Vは制限される。
[0005] この浮遊拡散領域に蓄積され得る電荷の量 Qの上限値 (飽和電荷量)を大きくする には、浮遊拡散領域の蓄積電荷容量値 Cを大きくするか、または、電源電圧値を大 f
きくすることが考えられる。しかし、浮遊拡散領域の容量値 Cを大きくするには、微細 f
CMOSプロセスにより製造せざるを得ないことから、電源電圧値を小さくせざるを得 ないこととなり、結局、飽和電荷量を大きくすることはできない。また、浮遊拡散領域 の蓄積電荷容量値 cを大きくすると、せつ力べの高感度という利点が失われてしまう。
f
[0006] 以上のように、従来の光検出装置は、高感度で光検出をすることができるものの、 飽和電荷量の制約に因り、光検出のダイナミックレンジが低 、と 、う欠点を有して!/、る
[0007] 本発明は、上記問題点を解消する為になされたものであり、高感度かつ高ダイナミ ックレンジで光検出をすることができる光検出装置を提供することを目的とする。
課題を解決するための手段
[0008] 本発明に係る光検出装置は、（1)入射光強度に応じた量の電荷を発生するフォトダ ィオードと、フォトダイオードで発生した電荷を蓄積する第 1容量部と、フォトダイォー ドで発生した電荷を蓄積するとともに第 1容量部より大きな電荷蓄積容量を備える第 2容量部と、フォトダイオードで発生した電荷を対応する第 1容量部、第 2容量部へそ れぞれ転送する第 1転送手段および第 2転送手段と、ゲート端子が第 1容量部に接 続されていて第 1容量部に蓄積されている電荷の量に応じた電圧値を出力する増幅 用トランジスタと、増幅用トランジスタから出力される電圧値を選択的に出力する第 1 出力手段と、第 1容量部および第 2容量部それぞれに蓄積されている電荷を選択的 に出力する第 2出力手段と、第 1容量部および第 2容量部それぞれの電荷を初期化 する初期化手段と、を含む画素部と、（2)画素部の第 1出力手段により出力される電 圧値を読み出して、この電圧値に応じた第 1電圧値を出力する第 1信号処理部と、 (3) 画素部の第 2出力手段により出力される電荷量を読み出して、この電荷量に応じた 第 2電圧値を出力する第 2信号処理部と、を備えることを特徴とする。
[0009] この光検出装置では、画素部において、入射光強度に応じた量の電荷がフォトダイ オードで発生すると、その電荷は、第 1転送手段により転送されて第 1容量部により蓄 積され、あるいは、第 2転送手段により転送されて第 2容量部により蓄積される。第 1 容量部に蓄積されている電荷の量に応じた電圧値が増幅用トランジスタ力 出力さ れ、その電圧値は第 1出力手段により画素部力 選択的に出力される。第 1容量部お よび第 2容量部それぞれに蓄積されている電荷は第 2出力手段により画素部から選 択的に出力される。画素部の第 1出力手段により出力される電圧値は、第 1信号処理 部により読み出されて、この電圧値に応じた第 1電圧値が出力される。また、画素部 の第 2出力手段により出力される電荷量は、第 2信号処理部により読み出されて、こ の電荷量に応じた第 2電圧値が出力される。第 1電圧値は、画素部への入射光強度 を高感度で表すものである。一方、第 2電圧値は、画素部への入射光強度を高ダイ ナミックレンジで表すものである。
[0010] 本発明に係る光検出装置は、（1)画素部が、第 1容量部および第 2容量部を経ること 無くフォトダイオードで発生した電荷を選択的に出力する第 3出力手段をさらに含み 、（2)画素部の第 3出力手段により出力される電荷量を読み出して、この電荷量に応じ た第 3電圧値を出力する第 3信号処理部をさらに備えるのが好適である。第 2信号処 理部が第 3信号処理部を兼ねていてもよい。この場合には、画素部のフォトダイォー ドで発生した電荷は、第 1容量部および第 2容量部を経ること無ぐ第 3出力手段によ り選択的に出力される。その電荷量は第 3信号処理部により読み出されて、この電荷 量に応じた第 3電圧値が出力される。この第 3電圧値は、画素部への入射光強度をさ らに高ダイナミックレンジで表すものである。
[0011] 第 2信号処理部は、（1)第 1入力端子、第 2入力端子および出力端子を有し、画素 部の第 2出力手段により出力される電荷量を第 1入力端子に入力し、基準電圧を第 2 入力端子に入力する増幅器と、（2)増幅器の第 1入力端子と出力端子との間に接続さ れた帰還容量部とを含み、画素部の第 2出力手段により出力される電荷量を帰還容 量部に蓄積して、その蓄積電荷量に応じた第 2電圧値を出力するのが好適である。 また、第 2信号処理部の増幅器の第 1入力端子は、画素部の第 2出力手段および初 期化手段と共通端子を介して接続され、第 2信号処理部の増幅器の第 2入力端子に 入力する基準電圧の値が可変であるのが好適である。この場合、帰還容量部の容量 値が可変であるのが好適である。
[0012] 本発明に係る光検出装置は、第 1信号処理部から出力される第 1電圧値、および、 第 2信号処理部から出力される第 2電圧値を入力して、これら第 1電圧値および第 2 電圧値のうちのいずれか一つの電圧値を選択して出力する選択部をさらに備えるの が好適である。あるいは、本発明に係る光検出装置は、第 3信号処理部を備える場 合には、第 1信号処理部から出力される第 1電圧値、第 2信号処理部から出力される 第 2電圧値、および、第 3信号処理部力 出力される第 3電圧値を入力して、これら第 1電圧値、第 2電圧値および第 3電圧値のうちの 、ずれか一つの電圧値を選択して 出力する選択部をさらに備えるのが好適である。選択部から出力される電圧値を入 力して AZD変換し、この電圧値に応じたデジタル値を出力する AZD変換部をさら に備えるのが好適である。また、 AZD変換部から出力されるデジタル値を入力し、 選択部において何れが選択されたかに応じてデジタル値のビットをシフトして出力す るビットシフト部をさらに備えるのが好適である。
発明の効果
[0013] 本発明によれば、高感度かつ高ダイナミックレンジで光検出をすることができる。
図面の簡単な説明
[0014] [図 1]本発明の一実施形態である光検出装置 1の概略構成図である。
[図 2]図 1の光検出装置 1の光検出部 10の構成図である。
[図 3]図 2の光検出部 10に含まれる画素部 P の回路図である。
m,n
[図 4]画素部 P に含まれるフォトダイオード PDの断面図である。
m,n
[図 5]図 1の光検出装置 1の第 1信号処理部 20の構成図である。
[図 6]図 5の第 1信号処理部 20に含まれる電圧保持部 Hの回路図である。
[図 7]図 1の光検出装置 1の第 2信号処理部 30の構成図である。
[図 8]図 7の第 2信号処理部 30に含まれる積分回路 31、 CDS回路 32および保持 回路 33それぞれの回路図である。
[図 9]図 1の光検出装置 1のデータ出力部 40の構成図である。
[図 10]図 1の光検出装置 1の動作例を説明するタイミングチャートである。
符号の説明
[0015] 1…光検出装置
10…光検出部
20···第 1信号処理部
30···第 2信号処理部
40···データ出力部
50…タイミング制御部 発明を実施するための最良の形態
[0016] 以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明す る。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を 省略する。また、 Mおよび Nそれぞれは 2以上の整数であり、特に明示しない限りは、 mは 1以上 M以下の任意の整数であり、 nは 1以上 N以下の任意の整数である。
[0017] 図 1は、本発明の実施形態である光検出装置 1の概略構成図である。図 2は、この 光検出装置 1の光検出部 10の構成図である。これらの図に示される光検出装置 1は 、光検出部 10、第 1信号処理部 20、第 2信号処理部 30、データ出力部 40およびタ イミング制御部 50を有する。これらは、共通の半導体基板上に形成されているのが 好適であり、その場合の基板上の配置が図示のとおりであるのが好適である。なお、 タイミング制御部 50は、この光検出装置 1の全体の動作を制御するものである力 複 数の部分に分割されて基板上の互 、に離れた位置に配置されて 、てもよ 、。
[0018] 光検出部 10は、 M行 N列に 2次元配列された M X N個の画素部 P を有する。各 画素部 P は第 m行第 n列に位置する。各画素部 P は、フォトダイオード等を含む 共通の構成を有しており、該フォトダイオードに入射した光の強度に応じた電圧値を 配線 L へ出力するとともに、当該光強度に応じた量の電荷を配線 L へ出力する。 各配線 L は、第 n列にある M個の画素部 P 〜P それぞれの出力端に共通に接 続されている。また、各配線 L は、第 n列にある M個の画素部 P 〜P それぞれ
，
の他の端子に共通に接続されている。
[0019] 第 1信号処理部 20は、 Ν本の配線 L 〜L に接続されており、各画素部 P 力も 配線し へ出力される電圧値が入力されて、所定の処理を行なった後に、画素デー タを表す第 1電圧値 V を順次に出力する。各電圧値 V は、画素部 Ρ へ入射
丄， ，
する光の強度に応じた値である。特に、この第 1電圧値 V は、画素部 P の容量 部が飽和していないとき、すなわち、画素部 p への入射光の強度が比較的小さい ときに、その入射光強度を高感度で検出した結果を高精度に表す。
[0020] 第 2信号処理部 30は、 N本の配線 L 〜L に接続されており、各画素部 P 力も 配線 L へ出力される電荷が入力され、その電荷を容量部に蓄積して、その容量部 に蓄積した電荷の量に応じた第 2電圧値 V を順次に出力する。この第 2信号処理 い。各電圧値 V は、画素部
2,m,n P へ入射する光の強度に応じた値である。また、こ m,n
の第 2電圧値 V は、画素部 P の容量部が飽和しているとき、すなわち、画素部
2,m,n m,n P m,nへの入射光の強度が比較的大きいときにも、その入射光強度を検出した結果を高 精度に表す。
[0021] データ出力部 40は、第 1信号処理部 20から出力される第 1電圧値 V と、第 2信 l，m，n 号処理部 30から出力される第 2電圧値 V とが入力され、所定の処理を行なって
2,m,n
デジタル値 D を出力する。各デジタル値 D は、第 1電圧値 V および第 2電圧 m,n m,n l,m,n
値 v のいずれか一方が AZD変換された結果の値であり、画素部 p へ入射す
2,m,n m,n る光の強度を表す。
[0022] タイミング制御部 50は、光検出部 10、第 1信号処理部 20、第 2信号処理部 30およ びデータ出力部 40それぞれの動作を制御する。タイミング制御部 50は、例えばシフ トレジスタ回路により所定のタイミングで各種の制御信号を発生させて、これらの制御 信号を光検出部 10、第 1信号処理部 20、第 2信号処理部 30およびデータ出力部 4 0それぞれへ送出する。なお、図 1および図 2では、制御信号を送る為の配線の図示 がー部省略されている。
[0023] 図 3は、光検出装置 1の光検出部 10に含まれる画素部 P の回路図である。各画 m,n
素部 P は、フォトダイオード
,n PD、第 1容量部 C、第 ランジスタ m 1 2容量部 Cおよびト
2 T 1
〜Τを含む。フォトダイオード
6 PDは、入射光強度に応じた量の電荷を発生するもの であり、そのアノード端子が接地電位とされている。第 1容量部 Cおよび第 2容量部 C は、各々の第
2 1端が接地されていて、フォトダイオード PDで発生した電荷を蓄積す るものである。第 2容量部 Cの容量値は、第
2 1容量部 Cの容量値より大きぐ第
1 1容量 部 Cの容量値の 10倍以上であるのが好適である。
[0024] トランジスタ Τは、フォトダイオード PDの力ソード端子と第 1容量部 Cの第 2端との 間に設けられ、ゲート端子に入力される Transl信号がハイレベルであるときにソース 端子とドレイン端子との間が低抵抗となって、フォトダイオード PDで発生した電荷を 第 1容量部 Cへ転送する第
1 1転送手段として作用する。また、トランジスタ Tは、フォ
2 トダイオード PDの力ソード端子と第 2容量部 Cの第 2端との間に設けられ、ゲート端 子に入力される Trans2信号がハイレベルであるときにソース端子とドレイン端子との 間が低抵抗となって、フォトダイオード PDで発生した電荷を第 2容量部 Cへ転送す
2 る第 2転送手段として作用する。
[0025] 増幅用トランジスタ Tは、ゲート端子が第 1容量部 Cに接続されていて、第 1容量
3 1
部 Cに蓄積されている電荷の量に応じた電圧値を出力する。なお、第 1容量部 Cは 、増幅用トランジスタ τのゲート端子に形成された寄生容量部であってもよいし、意
3
図的に作り込まれた容量部であってもよい。トランジスタ Tは、増幅用トランジスタ T
4 3 と配線 L との間に設けられ、ゲート端子に入力される Select信号がハイレベルである
Ι,η
ときにソース端子とドレイン端子との間が低抵抗となって、増幅用トランジスタ Τから
3 出力される電圧値を配線 L へ選択的に出力する第 1出力手段として作用する。配
Ι,η
線 L には定電流源が接続されている。トランジスタ Τおよびトランジスタ Τは、ソー
Ι,η 3 4 スフォロワ回路を構成して 、る。
[0026] トランジスタ Τは、第 1容量部 Cと配線 L との間に設けられ、ゲート端子に入力さ
5 1 2,η
れる Reset信号がハイレベルであるときにソース端子とドレイン端子との間が低抵抗と なる。また、トランジスタ Tは、第 1容量部 Cと第 2容量部 Cとの間に設けられ、ゲート
6 1 2
端子に入力される Com信号がハイレベルであるときにソース端子とドレイン端子との 間が低抵抗となる。これらトランジスタ Tおよびトランジスタ Tは、第 1容量部 Cおよ
5 6 1 び第 2容量部 Cそれぞれに蓄積されている電荷を配線 L へ選択的に出力する第 2
2 2,n
出力手段として作用するとともに、第 1容量部 Cおよび第 2容量部 Cそれぞれの電
1 2
荷を初期化する初期化手段としても作用する。これら第 2出力手段および初期化手 段は、共通端子を介して、第 2信号処理部 30と接続されている。
[0027] このように構成される各画素部 P は、 Transl信号がローレベルであって Reset信号 m,n
および Com信号がハイレベルであるときに、配線 L 力もバイアス電位がトランジスタ
2,n
Tに入力されると、第 1容量部 Cおよび第 2容量部 Cそれぞれの電荷が初期化され
5 1 2
る。 Select信号がハイレベルであれば、その初期化状態に応じた電圧値 (暗信号成分 )が増幅用トランジスタ Tカゝらトランジスタ Tを経て配線 L に出力される。
3 4 Ι,η
[0028] 一方、 Reset信号がローレベルであって Transl信号がハイレベルであるときに、フォ トダイオード PDで発生した電荷は第 1容量部 Cに蓄積される。また、 Reset信号が口 一レベルであって Trans2信号がハイレベルであるときに、フォトダイオード PDで発生 した電荷は第 2容量部 Cに蓄積される。そして、 Select信号カ 、ィレベルであれば、
2
第 1容量部 cにおける蓄積電荷量に応じた電圧値 (明信号成分)が、増幅用トランジ スタ Tカゝらトランジスタ Tを経て配線 L に出力される。また、 Reset信号および Com
3 4 Ι,η
信号がハイレベルになると、第 1容量部 Cに蓄積されていた電荷はトランジスタ Τを
1 5 経て配線 L に出力され、第 2容量部 Cに蓄積されていた電荷はトランジスタ Τおよ
2,η 2 6 びトランジスタ Τを経て配線 L に出力される。
5 2,η
[0029] なお、 Transl信号、 Trans2信号、 Select信号、 Reset信号および Com信号それぞれ は、タイミング制御部 50から出力される。
[0030] 図 4は、画素部 P に含まれるフォトダイオード PDの断面図である。この図に示され m,n
るように、フォトダイオード PDは、埋込型のものであるのが好適である。フォトダイォー ド PDは、 p領域 101と、この p領域 101の上の n_領域 102と、この n_領域 102の上の P+領域 103と、を含んで構成される。 p領域 101と n_領域 102とは pn接合を形成して おり、 n_領域 102と p+領域 103との間でも pn接合を形成している。また、 n_領域 10 2の一部は半導体層表面に達している。
[0031] トランジスタ Tは、 p領域 101の上の n領域 104と、 n_領域 102のうち半導体層表面 に達している部分と、これらの間の領域であって絶縁層 105上に形成されたゲート電 極 106と、を含んで構成される。 n領域 104は、増幅用トランジスタ Tのゲート端子と
3
電気的に接続され、トランジスタ Tの
5 ソース端子と電気的に接続されている。 p領域 1
01と n領域 104とは、 pn接合を形成しており、画素部 P 内においてフォトダイオード m,n
PDで発生した電荷を蓄積する第 1容量部 Cを構成している。
[0032] このようにフォトダイオード PDが埋込型のものである場合には、表面によるリーク電 流の発生が抑制される。また、フォトダイオード PDで発生した電荷を第 1容量部 Cへ 転送する期間に、フォトダイオード PDの逆バイアス電圧を大きくすることで、フォトダイ オード PDの pn接合部における空乏層を完全なものとして、フォトダイオード PDの接 合容量値を殆ど零にすることができるので、フォトダイオード PDで発生した電荷を殆 ど完全に第 1容量部 Cへ転送することができる。したがって、フォトダイオード PDが 埋込型のものである場合には、光検出の SZN比向上および高感度化に有効である [0033] 図 5は、本実施形態に係る光検出装置 1の第 1信号処理部 20の構成図である。第 1 信号処理部 20は、 N個の電圧保持部 H〜H 、 2つの電圧フォロワ回路 F、 F、およ
1 N 1 2 び、減算回路 Sを含む。各電圧保持部 Hは、共通の構成を有していて、配線 L と
η Ι,η 接続されており、第 η列にある Μ個の画素部 Ρ 〜Ρ それぞれから配線 L へ出力
Ι,η Μ,η Ι,η される電圧値が入力され、これを保持することができ、また、その保持している電圧値 を出力することができる。 Ν個の電圧保持部 Η〜Ηそれぞれは順次に電圧値を出
1 Ν
力する。各電圧保持部 Ηが保持し出力する電圧値は、画素部 Ρ 力も互いに異なる
n m,n
時刻に出力される 2つの電圧値 V 、V である。
η,Ι η,2
[0034] 2つの電圧フォロワ回路 F、 Fそれぞれは、共通の構成を有しており、増幅器の反
1 2
転入力端子と出力端子とが互いに直接に接続されており、高入力インピーダンスお よび低出力インピーダンスを有し、理想的には増幅率 1の増幅回路である。一方の電 圧フォロワ回路 Fは、 N個の電圧保持部 H〜Hそれぞれ力も順次に出力される一
1 1 N
方の電圧値 V が非反転入力端子に入力される。他方の電圧フォロワ回路 Fは、 N
η,Ι 2 個の電圧保持部 Η〜Ηそれぞれから順次に出力される他方の電圧値 V が非反
1 Ν η,2
転入力端子に入力される。
[0035] 減算回路 Sは、増幅器および 4個の抵抗器 R〜Rを有している。増幅器の反転入
1 4
力端子は、抵抗器 Rを介して電圧フォロワ回路 Fの出力端子と接続され、抵抗器 R
1 1 3 を介して自己の出力端子と接続されている。増幅器の非反転入力端子は、抵抗器 R
2 を介して電圧フォロワ回路 Fの出力端子と接続され、抵抗器 Rを介して接地電位と
2 4
接続されている。電圧フォロワ回路 F、 Fそれぞれの増幅率を 1として、 4個の抵抗器
1 2
R〜Rそれぞれの抵抗値が互いに等しいとすると、減算回路 Sの出力端子から出力
1 4
される第 1電圧値 V は =V -V 」なる式で表される。
1 ,m,n 1 ,m,n n,2 n， 1
[0036] 図 6は、光検出装置 1の第 1信号処理部 20に含まれる電圧保持部 Hnの回路図であ る。各電圧保持部 Hは、第 1保持部 H および第 2保持部 H を含む。第 1保持部 H
η η,ι η,2
および第 2保持部 Η それぞれは、互いに同様の構成であり、第 η列にある Μ個の η,Ι η,2
画素部 Ρ 〜Ρ それぞれのトランジスタ Τ力 順次に出力される電圧値が入力され
1 ,η Μ,η 4
、これを保持することができ、また、その保持している電圧値を出力することができる。 [0037] 第 1保持部 H は、トランジスタ T 、トランジスタ Τ および容量素子 C を含む。容
η,Ι 11 12 10
量素子 c の一端は接地電位とされ、容量素子 C の他端は、トランジスタ Τ のドレ
10 10 11 イン端子およびトランジスタ τ のソース端子それぞれと接続されている。トランジスタ
12
Τ のソース端子は、配線 L を介して画素部 Ρ のトランジスタ Τと接続されている。
11 l,n m,n 4
トランジスタ T のドレイン端子は、電圧フォロワ回路 Fと接続されている。このように
12 1
構成される第 1保持部 Η は、トランジスタ Τ のゲート端子に入力される Holdl信号
η,Ι 11
がハイレベルであるときに、配線 L を介して接続されている画素部 Ρ 力 出力され
l,n m,n
る電圧値を容量素子 C に保持させ、トランジスタ T のゲート端子に入力される Outp
10 12
ut信号がハイレベルであるときに、容量素子 C に保持されている電圧値 V を電圧
10 η,Ι フォロワ回路 Fへ出力する。
[0038] 第 2保持部 Η は、トランジスタ Τ 、トランジスタ Τ および容量素子 C を含む。容
η,2 21 22 20
量素子 c の一端は接地電位とされ、容量素子 C の他端は、トランジスタ Τ のドレ
20 20 21 イン端子およびトランジスタ τ のソース端子それぞれと接続されている。トランジスタ
22
Τ のソース端子は、配線 L を介して画素部 Ρ のトランジスタ Τと接続されている。
21 l,n m,n 4
トランジスタ T のドレイン端子は、電圧フォロワ回路 Fと接続されている。このように
22 2
構成される第 2保持部 Η は、トランジスタ Τ のゲート端子に入力される Hold2信号
n,2 21
がハイレベルであるときに、配線 L を介して接続されている画素部 P 力 出力され
l,n m,n
る電圧値を容量素子 C に保持させ、トランジスタ T のゲート端子に入力される Outp
20 22
ut信号がハイレベルであるときに、容量素子 C に保持されている電圧値 V を電圧
20 n,2 フォロワ回路 Fへ出力する。
2
[0039] 第 1保持部 H および第 2保持部 H それぞれは、互いに異なるタイミングで動作
η,Ι η,2
する。例えば、第 1保持部 Η は、配線 L を介して接続されている画素部 Ρ にお
n,l l,n m,n いて Transl信号がローレベルであって Reset信号および Select信号それぞれがハイレ ベルであるときに、入力された増幅用トランジスタ Tから出力される電圧値（B音信号成
3
分) V を保持する。一方、第 2保持部 H は、配線 L を介して接続されている画素 η,Ι η,2 Ι,η
部 Ρ にお!/、て Reset信号がローレベルであって Transl信号および Select信号それ m,n
ぞれがハイレベルであるときに入力された増幅用トランジスタ τから出力される電圧
3
値（明信号成分) V を保持する。なお、 Holdl信号、 Hold2信号および Output信号そ
n,2 れぞれは、タイミング制御部 50から出力される。
[0040] 図 7は、光検出装置 1の第 2信号処理部 30の構成図である。第 2信号処理部 30は 、 N個の積分回路 31 〜31 、 N個の CDS (Correlated Double Sampling)回路 32 〜
I N 1
32 、および、 N個の保持回路 33 〜33を含む。各積分回路 31は、共通の構成を
N 1 N n
有していて、配線 L と接続されており、第 n列にある M個の画素部 P 〜P それぞ
2,η Ι,η Μ,η れから配線 L へ出力される電荷が入力され、これを蓄積し、その蓄積電荷量に応じ
2,n
た電圧値を出力する。各 CDS回路 32は、共通の構成を有していて、積分回路 31 から出力される電圧値が入力され、ある時刻と他の時刻それぞれにおける入力電圧 値の差に応じた電圧値を出力する。各保持回路 33は、共通の構成を有していて、 C DS回路 32カゝら出力される電圧値が入力されてこれを保持し、その保持した電圧値 V を出力する。
2,m,n
[0041] 図 8は、この第 2信号処理部 30に含まれる積分回路 31 、 CDS回路 32および保持 回路 33それぞれの回路図である。
[0042] 各積分回路 31は、アンプ A 、容量素子 C 〜C およびスィッチ SW 〜SW n 31 311 313 310 31 を含む。アンプ A の非反転入力端子は、スィッチ SW を介して、基準電圧 V お
4 31 314 refl よび基準電圧 V のいずれかが印加される。基準電圧 V より基準電圧 V が大き ref2 refl ref2 ぐ例えば、基準電圧 V は 1.5V程度であり、基準電圧 V は 3V程度である。アン refl ref2
プ A の反転入力端子は、配線 L と接続されていて、第 n列にある M個の画素部 P
31 2,n 1，
〜P それぞれから配線 L へ出力される電荷が入力される。
η ,η 2,η
[0043] アンプ Α の反転入力端子と出力端子との間には、スィッチ SW 、直列接続され
31 310 た容量素子 C およびスィッチ SW 、直列接続された容量素子 C およびスィッチ
311 311 312
SW 、ならびに、直列接続された容量素子 C およびスィッチ SW 力 互いに並
312 313 313 列的に設けられている。容量素子 c 〜C およびスィッチ SW 〜sw は、容量
311 313 311 313 値が可変である帰還容量部を構成している。すなわち、これら力もなる帰還容量部は 、アンプ A の反転入力端子と出力端子との間に接続されていて、スィッチ SW 〜
31 311
SW それぞれの開閉状態に応じて異なる容量値を有する。
313
[0044] 容量素子 C 〜C それぞれの容量値は、画素部 P に含まれる第 1容量部 Cの
311 313 m,n 1 容量値より大きい。帰還容量部の容量値の最大値は、画素部 P に含まれる第 1容 。帰還容量部の容量値の最大値は、スィッチ SW 〜SW それぞれの開閉動作の
311 313
態様にも依る力 スィッチ SW 〜sw が同時に閉じる場合があれば、帰還容量部
311 313
の容量値の最大値は、容量素子 c 〜c それぞれの容量値の総和であり、スイツ
311 313
チ SW 〜SW のうちのいずれか 1つのみが閉じるのであれば、帰還容量部の容
311 313
量値の最大値は、容量素子 c 〜c それぞれの容量値のうちの最大値である。
311 313
[0045] この積分回路 31では、スィッチ SW 〜SW が閉じているときに、スィッチ SW n 311 313 310 も閉じると、容量素子 C 〜C が放電されて、アンプ A の出力端子から出力され
311 313 31
る電圧値が初期化される。スィッチ SW が開いていると、配線 L を経て入力した電
310 2,n
荷が帰還容量部に蓄積されて、その蓄積電荷量および帰還容量部の容量値に応じ た電圧値がアンプ A の出力端子から出力される。
31
[0046] 各 CDS回路 32は、アンプ A 、容量素子 C およびスィッチ SW 、SW を含む n 32 32 321 322
。容量素子 C の一端は、スィッチ SW を介して、積分回路 31のアンプ A の出力
32 321 n 31 端子と接続されている。容量素子 C の他端は、アンプ A の入力端子と接続されると
32 32
ともに、スィッチ SW を介して接地電位と接続されている。この CDS回路 32では、
322 n 第 1時刻にスィッチ SW が閉状態から開状態に転じ、その後の第 2時刻にスィッチ
322
SW が閉状態から開状態に転じることで、第 1時刻および第 2時刻それぞれにおい
321
て積分回路 31力 出力された電圧値の差に応じた電圧値がアンプ A の出力端子
32
から出力される。
[0047] 各保持回路 33は、容量素子 C およびスィッチ SW 、 SW を含む。スィッチ S n 33 331 332
W の一端は、 CDS回路 32のアンプ A の出力端子に接続されている。スィッチ S
331 n 32
W の一端は、保持回路 33の出力端に接続されている。スィッチ SW の他端とス
332 n 331 イッチ SW の他端とは互いに接続されていて、その接続点は容量素子 C を介して
332 33 接地電位と接続されている。この保持回路 33では、スィッチ SW が閉じているとき n 331
に、 CDS回路 32力 出力される電圧値が容量素子 C に保持され、スィッチ SW n 33 332 が閉じているときに、容量素子 C に保持されている電圧値が第 2電圧値 V として
33 2,m,n 出力される。
[0048] 各積分回路 31のスィッチ SW 〜SW 、各 CDS回路 32のスィッチ SW 、 SW 、および、各保持回路 33のスィッチ SW 、 SW それぞれは、タイミング制御部
322 n 331 332
50から出力される制御信号に基づいて開閉動作する。
[0049] 図 9は、この光検出装置 1のデータ出力部 40の構成図である。データ出力部 40は
、選択部 41、 AZD変換部 42およびビットシフト部 43を含む。
[0050] 選択部 41は、第 1信号処理部 20から出力される第 1電圧値 V 、および、第 2信
l，m，n
号処理部 30から出力される第 2電圧値 V が入力され、第 1電圧値 V と基準値
2,m,n l，m，n
とを大小比較した結果に基づいて、第 1電圧値 V および第 2電圧値 V のうちの
l,m,n 2,m,n いずれか一方の電圧値を選択して出力する。
[0051] 具体的には、基準値は、第 1信号処理部 20から出力される第 1電圧値の飽和値、 または、これより幾ら力 vj、さい値、に設定される。つまり、第 1電圧値 V と基準値と
l，m，n
を大小比較することで、画素部 P の第 1容量部 飽 るか否かが判定さ
m,n cが 和してい
1
れる。そして、選択部 41は、第 1電圧値 V が基準値より小さいときには第 1電圧値
i，m，n
V を出力し、逆に第 1電圧値 V が基準値以上であるときには第 2電圧値 V l,m,n l,m,n 2,m,n を出力する。
[0052] なお、第 1電圧値 V と基準値とを大小比較するのではなぐ第 2電圧値 V と
l,m,n 2,m,n 基準値とを大小比較してもよい。この場合にも、基準値は、画素部 P
m,nの第 1容量部 cが飽和して 、るか否かを判定し得る値に設定される。
[0053] AZD変換部 42には、選択部 41から出力される電圧値が入力され、これを AZD 変換して、電圧値に応じたデジタル値を出力する。
[0054] ビットシフト部 43には、 AZD変換部 42から出力されるデジタル値が入力され、選 択部 41において第 1電圧値 V および第 2電圧値 V のうちの何れが選択された
l，m，n 2,m,n
かに応じて、必要ビット数だけ入力デジタル値のビットをシフトして出力する。具体的 には、画素部 P に含まれる第 1容量部 Cの容量値に対して、各積分回路 31の帰
m,n 1 n 還容量部の容量値が 2K倍 (Kは 1以上の整数)であるとすると、選択部 41において第 1電圧値 V が選択された場合には、ビットシフト部 43は入力デジタル値をそのまま
l，m，n
出力デジタル値 D として出力し、一方、選択部 41において第 2電圧値 V が選
m,n 2,m,n 択された場合には、ビットシフト部 43は入力デジタル値を Kビットだけ上位にシフトし たものを出力デジタル値 D として出力する。この出力デジタル値 D は、パラレル データであってもよ 、し、シリアルデータであってもよ！/、。
[0055] このように、画素部 P の第 1容量部 Cが飽和していないとき、すなわち、画素部 P m,n 1
m,nへの入射光の強度が比較的小さいときには、画素部 P
m,nの第 1容量部 c
1における 蓄積電荷量に応じた電圧値が第 1出力手段（トランジスタ Τ )により配線 L に出力さ
4 1，η れ、この電圧値に応じた第 1電圧値 V が第 1信号処理部 20から出力されて、この l，m，n
第 1電圧値 V の AZD変換結果がデータ出力部 40からデジタル値 D として出 l,m,n m,n 力されるので、高感度で光検出が可能である。
[0056] 一方、画素部 P の第 1容量部 Cが飽和しているとき (または、飽和寸前の状態で m,n 1
あるとき）、すなわち、画素部 P
m,nへの入射光の強度が比較的大きいときには、画素 部 P の第 1容量部 Cおよび第 2容量部 Cに一旦蓄積された電荷が第 2出力手段（ m,n 1 2
トランジスタ T 、 T )により配線 L に出力され、この電荷量に応じた第 2電圧値 V
5 6 2,n 2,m,n が第 2信号処理部 30から出力されて、この第 2電圧値 V の AZD変換結果がデ
2,m,n
ータ出力部 40からデジタル値 D として出力されるので、高ダイナミックレンジで光 m,n
検出が可能である。
[0057] したがって、本実施形態に係る光検出装置 1は、高感度かつ高ダイナミックレンジで 撮像をすることができる。
[0058] さらに、この光検出装置 1では、各画素部 P
m,nは、第 1容量部 C
1および第 2容量部 C を経ること無くフォトダイオード PDで発生した電荷を選択的に出力する第 3出力手
2
段をさらに含む。また、各画素部 P の第 3出力手段により出力される電荷量を読み m,n
出して該電荷量に応じた第 3電圧値 V を出力する第 3信号処理部がさらに設けら
3,m,n
れている。なお、第 3信号処理部は第 2信号処理部 30と別個に設けられていてもよい 力 第 3信号処理部は第 2信号処理部 30と同様の構成であってもよいので、第 2信 号処理部 30が第 3信号処理部を兼ねることができる。ただし、第 2信号処理部 30が 第 3信号処理部を兼ねる場合には、第 2信号処理部 30は、第 2電圧値 V を保持し
2,m,n て出力する保持回路 33とは別に、第 3電圧値 V を保持して出力する他の保持回 n 3,m,n
路をも備える。
[0059] また、このように第 3出力手段および第 3信号処理部が設けられる場合、データ出 力部 40の選択部 41は、第 1信号処理部 20から出力される第 1電圧値 V 、第 2信 l，m，n 号処理部 30から出力される第 2電圧値 V 、および、第 3信号処理部 (兼用の場合
2,m,n
には第 2信号処理部 30)から出力される第 3電圧値 V が入力され、これら第 1電
3,m,n
圧値 V 、第 2電圧値 V および第 3電圧値 V のうちのいずれか一つの電圧 l，m，n 2,m,n 3,m,n
値を選択して出力する。そして、ビットシフト部 43は、 AZD変換部 42から出力される デジタル値が入力され、選択部 41において第 1電圧値 V 、第 2電圧値 V およ l，m，n 2,m,n び第 3電圧値 V のうちの何れが選択されたかに応じて、必要ビット数だけ入力デ
3,m,n
ジタル値のビットをシフトして出力する。
[0060] 選択部 41において第 3電圧値 V が選択される場合には、第 2電圧値 V が選
3,m,n 2,m,n 択される場合と比較して、画素部 P
m,nへの入射光の強度がさらに大きいときにも、そ の入射光強度を表すデジタル値 D がデータ出力部 40から出力されるので、さらに m,n
高ダイナミックレンジで光検出が可能である。
[0061] 次に、この光検出装置 1の動作例について説明する。図 10は、この光検出装置 1の 動作例を説明するタイミングチャートである。以下に説明する光検出装置 1の動作は 、タイミング制御部 50から出力される各種の制御信号による制御の下に行われる。
[0062] この図には、上力も順に、各画素部 P のトランジスタ Tのゲート端子に入力される m.n 5
Reset信号、各画素部 P のトランジスタ Tのゲート端子に入力される Transl信号、各 m.n 1
画素部 P のトランジスタ Tのゲート端子に入力される Trans2信号、各画素部 P の m.n 2 m.n トランジスタ Tのゲート端子に入力される Com信号、各画素部 P のトランジスタ Tの
6 m.n 4 ゲート端子に入力される Select信号、各電圧保持部 Hのトランジスタ T のゲート端 n 11
子に入力される Holdl信号、および、各電圧保持部 Hのトランジスタ T のゲート端子 n 21
に入力される Hold2信号、それぞれのレベルの時間変化が示されている。また、この 図には、光検出部 10に含まれる M X N個の画素部 P のうちある第 m行の N個の画 m,n
素部 p 〜P それぞれについて動作が示されている。
m,l m,N
[0063] 時刻 t前には、 Reset信号、 Transl信号、 Trans2信号、 Com信号、 Select信号、 Hold 1信号および Hold2信号それぞれはローレベルである。時刻 tに、 Reset信号、 Transl 信号、 Trans2信号、 Com信号および Select信号それぞれはハイレベルに転じる。また 、各積分回路 31において、スィッチ SW の動作により、アンプ A の非反転入力端 n 314 31
子に基準電圧 V (例えば 3V)が入力される。これにより、各画素部 P の第 1容量 ref2 m.n レベルに転じ、また、時刻 t前に Trans2信号および Com信号それぞれがローレベル
2
に転じる。
[0064] 時刻 tの直後に Holdl信号がー且ハイレベルに転じ、時刻 tに Holdl信号がローレ
2 3
ベルに転じる。時刻 tより後に Hold2信号がー且ノヽィレベルに転じ、時刻 tから一定
3 2 期間経過した時刻 tに Hold2信号がローレベルに転じる。また、時刻 tに Select信号
4 4
力 一レベルに転じる。これにより、時刻 tに各画素部 p のトランジスタ τから配線
3 m.n 4
L に出力された電圧値 (暗信号成分) V 力 その時刻 t以降、電圧保持部 Hの第
Ι,η η,Ι 3 η
1保持部 Η の容量素子 C により保持される。また、各画素部 P において、時刻 t η,Ι 10 m.n 2 から時刻 tまでの一定期間にフォトダイオード PDで発生した電荷が第 1容量部 Cに
4 1 蓄積され、時刻 tに各画素部 P のトランジスタ Tから配線 L に出力された電圧値
4 m.n 4 Ι,η
(明信号成分) V 力 その時刻 t以降、電圧保持部 Hの第 2保持部 H の容量素 n,2 4 n n,2 子 C により保持される。その後、 N個の電圧保持部 H〜Hそれぞれに入力される
20 1 N
Output信号が順次にハイレベルとなることで、第 m行の N個の画素部 P
m,l〜P そ m,N れぞれについての第 1電圧値 V (=V -V )が第 1信号処理部 20から順次に l，m，n η,2 η,Ι
出力される。
[0065] 時刻 tより後の時刻 tに Trans2信号がハイレベルに転じ、その後の時刻 tに Trans2
4 5 6 信号がローレベルに転じる。これにより、各画素部 P において、時刻 tから時刻 tま m.n 2 6 での期間にフォトダイオード PDで発生した電荷が第 1容量部 Cおよび第 2容量部 C
1 2 の双方に蓄積されることになる。
[0066] 時刻 tより後の時刻 tに、 Reset信号および Com信号それぞれがハイレベルに転じ
6 7
る。その後の時刻 tに、 Com信号がローレベルに転じるとともに、 Transl信号がハイレ
8
ベルに転じる。さらに後の時刻 tに、 Reset信号および Transl信号それぞれがローレ
9
ベノレに転じる。
[0067] Reset信号および Com信号がハイレベルである時刻 tから時刻 tまでの期間に、各
7 8
画素部 P の第 1容量部 Cおよび第 2容量部 Cの双方に蓄積されていた電荷は、ト m.n 1 2
ランジスタ Tから配線 L へ出力されて第 2信号処理部 30に入力され、この第 2信号
5 2,n
処理部 30から、その電荷量に応じた第 2電圧値 V が出力される。
2,m,n [0068] Reset信号および Transl信号がハイレベルである時刻 tから時刻 tまでの期間に、
8 9
各画素部 P のフォトダイオード PDで発生した電荷は、第 1容量部 Cおよび第 2容 m.n 1
量部 Cを経ることなくトランジスタ Tから配線 L へ出力されて第 2信号処理部 30へ
2 5 2,n
入力され、この第 2信号処理部 30から、その電荷量に応じた第 3電圧値 V が出力
3,m,n される。このとき、第 2信号処理部 30の各積分回路 31の帰還容量部が各容量値に 順次に設定されて、その各容量値について、第 3電圧値 V が出力されてもよい。
3,m,n
[0069] また、このとき、各積分回路 31において、スィッチ SW の動作により、アンプ A n 314 31 の非反転入力端子に基準電圧 V (例えば 1.5V)が入力される。このように、比較的 refl
低い基準電圧 V をアンプ A の非反転入力端子に入力させることにより、光検出の ref2 31
ダイナミックレンジを高くすることができる。
[0070] そして、時刻 tより後に、データ出力部 40において、第 m行の N個の画素部 P 〜
9 m,l
P それぞれについて、第 1電圧値 V 、第 2電圧値 V および第 3電圧値 V m,N l,m,n 2,m,n 3,m,n のうちのいずれか一つの電圧値が選択部 41により選択され、その電圧値が AZD変 換部 42によりデジタル値に変換され、さらに、 3つの電圧値のうちの何れが選択され たかに応じてビットシフト部 43により必要ビット数だけデジタル値のビットがシフトされ てデジタル値 D が出力される。
m,n
[0071] 以上のようにして第 m行の N個の画素部 P 〜P それぞれについて処理が終了 m,l m,N
すると、次の第 (m+ l)行の N個の画素部 P 〜P それぞれについて処理が m+ 1,1 m + l,N
行われる。なお、第 m行の N個の画素部 P 〜P それぞれについて時刻 tより後に m,l m,N 9 データ出力部 40において処理が行われている間に、次の第 (m+ l)行の N個の画素 部 P 〜P それぞれについて、上記時刻 t力 時刻 tまでの処理に相当する m + 1,1 m + l,N 1 9
処理が行われてもよい。
[0072] 本発明は、上記実施形態に限定されるものではなぐ種々の変形が可能である。上 記実施形態では、各列の M個の画素部 P 〜P にっき 1つの電圧保持部 Hが第 1
Ι,η Μ,η η 信号処理部 20内に設けられたが、 1つの画素部 Ρ にっき 1つの電圧保持部が第 1 m,n
信号処理部 20内に設けられていてもよい。後者の場合には、同一期間における各画 素部 P への入射光強度に応じた第 1電圧値 V 力 S、該画素部 P に対応する電 m,n l,m,n m,n 圧保持部により保持され得る。 [0073] また、上記実施形態では、各列の M個の画素部 P 〜P にっき 1組の積分回路 3
Ι,η Μ,η
1 、 CDS回路 32および保持回路 33が第 2信号処理部 30内に設けられた力 1つ の画素部 P にっき 1組の積分回路、 CDS回路および保持回路が第 2信号処理部 3
m,n
0内に設けられていてもよい。後者の場合には、同一期間における各画素部 P へ
m,n の入射光強度に応じた第 2電圧値 V 1S 該画素部 P に対応する保持回路によ
2,m,n m,n
り保持され得る。第 3信号処理部についても同様である。
産業上の利用可能性
[0074] 本発明に係る光検出装置は、撮像装置や測光装置、測距装置等に用いられる固 体撮像素子等に適用することができる。

Claims

請求の範囲
[1] 入射光強度に応じた量の電荷を発生するフォトダイオードと、前記フォトダイオード で発生した電荷を蓄積する第 1容量部と、前記フォトダイオードで発生した電荷を蓄 積するとともに前記第 1容量部より大きな電荷蓄積容量を備える第 2容量部と、前記 フォトダイオードで発生した電荷を対応する前記第 1容量部、前記第 2容量部へとそ れぞれ転送する第 1転送手段および第 2転送手段と、ゲート端子が前記第 1容量部 に接続されていて前記第 1容量部に蓄積されている電荷の量に応じた電圧値を出力 する増幅用トランジスタと、前記増幅用トランジスタ力 出力される電圧値を選択的に 出力する第 1出力手段と、前記第 1容量部および前記第 2容量部それぞれに蓄積さ れている電荷を選択的に出力する第 2出力手段と、前記第 1容量部および前記第 2 容量部それぞれの電荷を初期化する初期化手段と、を含む画素部と、
前記画素部の前記第 1出力手段により出力される電圧値を読み出して、この電圧 値に応じた第 1電圧値を出力する第 1信号処理部と、
前記画素部の前記第 2出力手段により出力される電荷量を読み出して、この電荷 量に応じた第 2電圧値を出力する第 2信号処理部と、
を備えることを特徴とする光検出装置。
[2] 前記画素部が、前記第 1容量部および前記第 2容量部を経ること無く前記フォトダ ィオードで発生した電荷を選択的に出力する第 3出力手段をさらに含み、
前記画素部の前記第 3出力手段により出力される電荷量を読み出して、この電荷 量に応じた第 3電圧値を出力する第 3信号処理部をさらに備える、
ことを特徴とする請求項 1記載の光検出装置。
[3] 前記第 2信号処理部が前記第 3信号処理部を兼ねていることを特徴とする請求項 2 記載の光検出装置。
[4] 前記第 2信号処理部が、
第 1入力端子、第 2入力端子および出力端子を有し、前記画素部の前記第 2出力 手段により出力される電荷量を前記第 1入力端子に入力し、基準電圧を前記第 2入 力端子に入力する増幅器と、
前記増幅器の前記第 1入力端子と前記出力端子との間に接続された帰還容量部と を含み、
前記画素部の前記第 2出力手段により出力される電荷量を前記帰還容量部に蓄積 して、その蓄積電荷量に応じた第 2電圧値を出力する、
ことを特徴とする請求項 1記載の光検出装置。
[5] 前記第 2信号処理部の前記増幅器の前記第 1入力端子が、前記画素部の前記第 2出力手段および前記初期化手段と共通端子を介して接続され、
前記第 2信号処理部の前記増幅器の前記第 2入力端子に入力される基準電圧の 値が可変である、
ことを特徴とする請求項 4記載の光検出装置。
[6] 前記帰還容量部の容量値が可変であることを特徴とする請求項 4記載の光検出装 置。
[7] 前記第 1信号処理部から出力される第 1電圧値、および、前記第 2信号処理部から 出力される第 2電圧値を入力して、これら第 1電圧値および第 2電圧値のうちのいず れか一つの電圧値を選択して出力する選択部をさらに備えることを特徴とする請求 項 1記載の光検出装置。
[8] 前記第 1信号処理部から出力される第 1電圧値、前記第 2信号処理部から出力され る第 2電圧値、および、前記第 3信号処理部力 出力される第 3電圧値を入力して、こ れら第 1電圧値、第 2電圧値および第 3電圧値のうちのいずれか一つの電圧値を選 択して出力する選択部をさらに備えることを特徴とする請求項 2記載の光検出装置。
[9] 前記選択部カゝら出力される電圧値を入力して AZD変換し、この電圧値に応じたデ ジタル値を出力する AZD変換部をさらに備えることを特徴とする請求項 7または 8記 載の光検出装置。
[10] 前記 AZD変換部から出力されるデジタル値を入力し、前記選択部において何れ が選択されたかに応じて前記デジタル値のビットをシフトして出力するビットシフト部 をさらに備えることを特徴とする請求項 9記載の光検出装置。
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