JP2011199050A - 固体撮像デバイスおよび電子機器 - Google Patents

Abstract

【課題】画素回路が基本的には１トランジスタ型でありながらも、その検出感度が高くノイズに強くする。
【解決手段】半導体基板１００、検出トランジスタ１１、負荷トランジスタ１２を有する。半導体基板は、裏面からの光が照射される側に画素分離された電荷蓄積領域を備える。検出トランジスタ１１は、チャネルを制御する制御ノードに動作電圧Vinが印加された状態で、例えば負荷トランジスタ１２の抵抗値を変化させたときに、負荷抵抗の変化に従って、電荷蓄積領域１１の蓄積電荷量に応じたタイミングで出力線電位を変化させる。
【選択図】図７

Description

本発明は、第１基板面から光が入射されるとしたときに反対側の第２基板面側に回路素子が形成される裏面照射型で、かつ、しきい値変調型の固体撮像デバイスに関する。また、本発明は、当該固体撮像デバイスを光学系に含む電子機器に関する。

固体撮像装置、たとえばＣＣＤイメージセンサやＣＭＯＳイメージセンサでは、受光部の光電変換素子である受光センサにおいて、フォトダイオード中の結晶欠陥や、受光部とその上の絶縁膜との界面における表面欠陥に起因した界面準位が暗電流の発生源となる。

受光センサとして、上記光電変換で発生した信号電荷を蓄える例えばＮ型半導体領域が基板深部側に埋め込まれた埋め込み型のフォトダイオードが知られる（例えば、特許文献１〜４参照）。
埋め込み型のフォトダイオードは、Ｎ型半導体からなる信号電荷蓄積領域と、電荷蓄積領域より基板表面側で、基板とその上の絶縁膜との界面近傍に形成された、比較的浅く不純物濃度の濃いｐ型半導体領域（ホール蓄積層）とを有する。なお、信号電荷蓄積領域は単に、電荷蓄積領域とも呼ばれる。

ホール蓄積層は、製造工程で多くの欠陥が導入される基板表面側に設けられ、一定量のホールを蓄積し、蓄積されている信号電荷に対して固定電荷（電荷蓄積量の基準）を発生させることから表面ピンニング領域とも呼ばれる。
このようにホール蓄積層は、基板表面側に設けられ信号電荷蓄積層とは逆導電型を有することで、暗電流の発生を防止し、かつ固定電荷の作用により信号電荷蓄積領域の蓄積可能な電荷量である飽和信号量を安定化させる。かかるホール蓄積層を有する表面ピンニング型のフォトダイオードは、いわゆるＨＡＤ（Hole Accumulated Diode）とも呼ばれる。

ＣＭＯＳイメージセンサは、通常、フォトダイオードと、読み出し、リセット、増幅などの各種のトランジスタとを含んで画素ごとの画素回路が形成される（例えば、特許文献１参照）。また、ＣＭＯＳイメージセンサの種類としては、各種トランジスタが形成された基板の素子形成面側から光を入射する表面照射型がある。また、素子形成面（一般には表面と呼ばれる）と反対側の基板面（一般には裏面と呼ばれる）から光を入射する裏面照射型のＣＭＯＳイメージセンサが知られる（特許文献１〜４参照）。
光が入射される側の第１基板面の側には、フォトダイオードに入射する光の波長を選択するカラーフィルタ、および、フォトダイオードに光を集光するオンチップレンズが積層して設けられる。

表面照射型は、ＣＭＯＳイメージセンサの場合、表面（第１基板面）の側に形成される画素回路のトランジスタ数が多く、また、その配線等を設ける必要から入射光量が制限される。また、ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスで製造できることから、他の機能ＩＣとプロセス上の整合性が高い。このためイメージセンサと他の機能を統合して１チップ化した、いわゆるＳｏＣ（System on Silicon）の一部としてＣＭＯＳイメージセンサが用いられる場合も多い。
そのため、ＣＭＯＳイメージセンサの表面側には多数の配線や素子が基板表面部とその上の多層配線構造を用いて形成されている。

また、ＣＣＤイメージセンサでも、基板表面には読み出しトランジスタと電荷転送部、および、電荷転送のための複数の転送電極を必要とする。

そのため、これらの固体撮像装置では、オンチップレンズで光の利用効率を上げているが、画素面積を小さくすると、表面照射型の構造では感度が取れなくなり感度向上に限界がある。

裏面照射型でかつ、画素１つあたりのトランジスタ数が単一のＣＭＯＳイメージセンサが知られる（例えば、特許文献２〜４参照）。
ここで特許文献２及び３は、検出トランジスタが画素ごとであり、リセットトランジスタが複数画素で共有されるものであるが、ここでは、１トランジスタ型の範疇に含める。

一方、特許文献４に記載のＣＭＯＳイメージセンサでは、リセットをカラムアンプ側でかけるため、画素内のトランジスタは検出トランジスタのみの構成が開示されている。

なお、特許文献２に記載の画素構造では、Ｎチャネル型の画素ごとのトランジスタは、基板表面側のＰ型ウェルに形成される。基板裏面側には信号電荷蓄積領域を形成するためのＮ型ウェルが形成され、基板表面側のＰ型ウェルとともにダブルウェル構造を形成している。

裏面照射型では入射した光子数に対する発生キャリア数（量子効率）を上げるために基板厚が薄く設定され、Ｎ型ウェルがＰ型ウェルの直下に形成されている。Ｎ型ウェルは高濃度のＰ型素子分離領域で孤立島状に分離され、個々に分離されたＮ型領域（Ｎウェル部分）から、画素ごとの信号電荷蓄積領域が形成されている。

このため、トランジスタのチャネルが形成されるＰウェルが、Ｎウェル部分（信号電荷蓄積領域）の蓄積電荷量に応じた電位で変調を受ける。
上記特許文献２〜４に記載のＣＭＯＳイメージセンサは、この変調を受けて変動するトランジスタのしきい値電圧の大小に応じて、定電流駆動された出力線に出現する電位変化を、例えばカラムアンプで読み出す。そして、そのアンプ出力から信号電荷量を読み取る。このように蓄積電荷量に応じてトランジスタ特性等が変調することを利用して信号電荷量を読み出す撮像デバイスは、一般にＣＭＤ（Charge Modulation Device）と称される。

上記特許文献２〜４に記載の技術は、裏面照射型であるため光入射側に配線等がなく高感度であり、画素回路が１トランジスタ構成で、そのしきい値変調を利用している。そのため裏面照射型とする高感度化によって画素面積を縮小しても、画素回路が画素面積縮小の制限とならないという利点がある。

特開２００３−３１７８５号公報 特開２００８−２９４１７５号公報 特開２００８−２９４１７６号公報 特開２００９−１５２２３４号公報

上記特許文献２〜４に記載の固体撮像デバイスでは、しきい値変調型であるため、光電変換によって生じた電荷（以下、光電荷または信号電荷と呼ぶ）の検出感度が低いという改善点がある。

一般に、イメージセンサの感度向上のためには、入射画像光の強度に応じて光電変換により生じた光電荷の蓄積電荷容量を大きくするため、光電荷を蓄積するフォトダイオードの開口面積や深さ、濃度等のパラメータによって、その容量を大きくする。

しかしながら、上記特許文献２〜４に記載のイメージセンサでは、フォトダイオードに蓄積された光電荷量の検出が、光電荷量により変調を受けるトランジスタのしきい値を介したものであるため、上記パラメータを最適化しても検出感度が十分でないという改善点が残されている。
なお、検出手法としては、上記特許文献２〜４に記載されているように、検出トランジスタのゲートをバイアスして画素を選択した上で、ソースとドレインを定電流駆動して、例えばそのソース電位変化から、しきい値変調の度合いを検出している。よって、感度が低く、ソース電位変化が小さいときは、これがノイズに埋もれやすいという不利益を抱えている。

本発明は、光電変換で生じた電荷（光電荷）の蓄積量を検出する画素回路が、基本的には１トランジスタ型でありながらも、その検出感度が高くノイズに強い固体撮像デバイスを提供するものである。また、本発明は、このような高感度の固体撮像デバイスを光学系に含む電子機器を提供するものである。

本発明の第１の観点に関わる固体撮像デバイスは、半導体基板と、半導体基板に形成された検出トランジスタと、第１及び第２配線ならびに出力配線と、負荷素子とを有する。
前記半導体基板は、光が照射される第１基板面側に第２導電型領域に囲まれた第１導電型の電荷蓄積領域を備え、第２基板面側に前記電荷蓄積領域に近接し素子が形成される素子形成領域を備える。
前記検出トランジスタは、前記素子形成領域に形成されている。
前記第１配線は、前記検出トランジスタのチャネル電流が流れる２つのノードの一方に接続されている。
前記第２配線は、前記第１配線との間でチャネル形成のためにバイアス電圧が印加される配線である。
前記負荷素子は、前記２つのノードの他方と前記第２配線との間に接続されている。

当該発明における前記検出トランジスタは、チャネルを制御する制御ノードに動作電圧が印加された状態で前記負荷素子の抵抗値または前記検出トランジスタのゲートバイアス電圧値を変化させ、当該抵抗値またはゲートバイアス電圧値の変化に従って、前記電荷蓄積領域の蓄積電荷量に応じたタイミングで前記出力線の電位を変化させる。

かかる構成によれば、半導体基板の第２基板面から入射された光が主に電荷蓄積領域で光電変換される。光電変換により第１導電型に対応した第１極性の電荷（例えばホール）と第２導電型に対応した第２極性の電荷（例えば電子）が対で発生する。発生した電荷のうち、電荷蓄積領域と逆極性の電荷（第２極性の電荷：例えば電子）は、電荷蓄積領域の周囲を囲む第２導電型領域に吸収され信号電荷として利用されない。
一方、第１極性の電荷（例えばホール）は、第１導電型の電荷蓄積領域に蓄積され、その蓄積電荷量が入射光の強さを表す信号電荷（または光電荷）の大きさに対応する。

電荷蓄積領域に蓄積電荷（光電荷）が溜まると、その近接領域に配置された素子形成領域が電位的に変調を受ける。ここでいう変調とは、ある半導体領域（ここでは電荷蓄積領域）の蓄積電荷量に応じて、近接または接触する他の半導体領域（ここでは素子形成領域）の電位が時間とともに変化することを指す。

そのような変調を受ける素子形成領域には検出トランジスタが形成されている。検出トランジスタは、例えばそのチャネル形成領域を素子形成領域の表面部とするため、バックバイアスがかかり、しかもこのバイアスの大きさは固定でなく、電荷蓄積領域の蓄積電荷量に応じて時間とともに変化する。
検出トランジスタのバックバイアスが変調を受けると、そのしきい値も変調される。しきい値は、一般には、例えば電界効果型の場合は、ソース電位からみたゲート電位の大きさ（ゲートしきい値電圧）で表される。
以下、検出トランジスタが電界効果トランジスタ（ＦＥＴ）であるとして説明を続ける。

例えばソースとドレインの一方のノードに第１配線が接続されている場合、他方のノードに出力線が接続されるとともに、負荷素子を介して第２配線が接続される。ここでいうソースノードとドレインノードは、本発明における“チャネル電流が流れる２つのノード”に相当する。
第２配線にバイアス電圧が印加され、検出トランジスタの制御ノード（ゲート）に動作電圧が印加される。

本発明では検出トランジスタのゲートバイアス電圧を変化させてもいいが、ここでは負荷素子の抵抗値を変化させるとする。
検出トランジスタに印加されるバイアス電圧と動作電圧は、負荷素子の抵抗値が最大値と最小値の間で変化したときに、検出トランジスタがオフからオン、または、オンからオフに導通状態が変化可能な値に設定される。このとき、暗時と明時の両方で、負荷素子の抵抗値が最大から最小まで、または、最小から最大まで変化する間に、必ず上記検出トランジスタの状態変化が起こることが条件である。ここで暗時とは入射光がゼロの場合であり、明時とは強い光が入射され電荷蓄積領域が飽和状態の場合である。
上記バイアス電圧と上記動作電圧とは、この条件を満たすようにそれぞれの値が設定されることが望ましい。暗時と明時でこの条件が満たされれば、その中間の明るさの光が入ったときも同様に、この条件は満たされる。

この動作原理から、出力線に出現する電位変化（出力信号）の振幅は蓄積電荷量に依存しないで、バイアス電圧の大きさに依存する。
蓄積電荷量は、その出力信号が電位変化するタイミングの違いとなって現れる。そのため、バイアス電圧や動作電圧の値と、抵抗変化させる速度を最適化すると、出力信号の電位変化が蓄積電荷量を表す従来手法に比べ、より大きなダイナミックレンジの出力が得られる。また、出力電圧の振幅そのものはバイアス電圧で設定可能であるため、出力電圧の振幅は常時大きなものとすることができる。よって、ノイズが重畳されても電位変化タイミングに重ならなければ常に検出が可能である。また、比較的大きなランダムノイズが重畳されても検出が容易である。

本発明によれば、画素回路が基本的には１トランジスタ型でありながらも、その検出感度が高くノイズに強い固体撮像デバイスを提供することができる。また、小型、高感度、高ノイズ耐性といった固体撮像デバイスの利点から、特に小型化、薄型化しやすい電子機器を提供できる。

オーバードライブ駆動方式の説明図である。 オーバードライブ駆動方式の説明図である。 オーバードライブ駆動方式の説明図である。 オーバードライブ駆動方式の説明図である。 実施形態に係るＣＭＯＳイメージセンサの概略構成を示すブロック図である。 画素部２の基本構成を４画素分示す回路図である。 ＣＭＯＳイメージセンサ１の１画素分の画素部基本構造を示す簡略断面図である。 画素平面図である。 １つの画素に対するバイアス電圧の印加例を模式的な等価回路である。 図９のバイアス印加時の動作を示すタイミングチャートである。 第２の実施形態にかかる画素断面図である。 第２の実施形態にかかる画素平面図である。 第３の実施形態に関わるバイアス設定条件を記した画素の等価回路図である。 第４の実施形態に関わる負荷素子として抵抗を用いる画素の等価回路図である。 本発明が適用された電子機器、例えば撮像装置の構成の一例を示すブロック図である。

本発明の実施形態を、ＣＭＯＳイメージセンサを例として、以下の順に図面を参照して説明する。
１．実施形態の比較基準となる技術（オーバードライブ駆動方式）。
２．第１の実施の形態：負荷素子がトランジスタの場合。
３．第２の実施の形態：負荷素子がトランジスタの場合で、それを２画素で共有する場合。
４．第３の実施の形態：負荷素子と検出トランジスタをゲート電圧印加に対して入れ替える場合。
５．第４の実施の形態：負荷素子が抵抗の場合。
６．適用例（電子機器の実施例）。

本発明の実施形態は、しきい値変調型の固体撮像デバイスに関わり、そのしきい値変調度を読み出す（検出する）方式を新たに提供するものである。
ここで、入射画像光の強さに応じてフォトダイオードの蓄積電荷量が決まるが、しきい値変調度というのは、その蓄積電荷量に応じて変化するトランジスタのしきい値が変化する度合いをいう。このしきい値変調方式では、検出トランジスタのしきい値変調度を、回路的に読取り可能な電圧や電流に変換して出力し、これが画素データに対応付けられる。なお、本発明では、後述するように、しきい値変調度が出力電圧の電位変化タイミングとして現れる検出方式を採用する。

本発明で提案する方式は、オーバードライブを用いた２トランジスタ駆動方式がもつ改善点を克服する過程で、新たに提案されたものである。
よって、最初に、このオーバードライブを用いた２トランジスタ駆動方式について説明する。

＜１．オーバードライブ（を用いた２トランジスタ）駆動方式＞
オーバードライブ駆動方式では、２つの画素でしきい値が変調される検出トランジスタを対で用いる。その一方はしきい値変調を受けない強いオン状態のバイアス設定（オーバドライブ設定）にする。そして、オーバードライブ設定された一方のトランジスタを、他方のトランジスタに対するバイアス供給トランジスタとして用いる。以下、一方のトランジスタをオーバードライブトランジスタと呼ぶ。また、他方のトランジスタを読出対象（または選択）トランジスタと呼ぶ。読出対象でもなくオーバードライブ設定もされないトランジスタは非選択トランジスタである。

図１〜図４に、オーバードライブ駆動方式の説明図を示す。
これらの図で行列状に配置された丸印が画素（厳密には画素内の検出トランジスタ）を表し、丸印内のアルファベットにより、読み出し（選択）状態、オーバードライブ状態、蓄積状態、リセット状態、リセット保護状態といった各画素の状態を表す。

図１〜図４において、対で読出対象となる２つの画素はａ画素とｃ画素であり、図１はａ画素のデータ（Ｄ相）読み出し時を表している。
選択列の垂直信号線がＶＳＬ０とＶＳＬ１、非選択列の垂直信号線がＶＳＬ２とＶＳＬ３、ＶＳＬ４とＶＳＬ５、・・・によって示されている。選択された垂直信号線ＶＳＬ０とＶＳＬ１の間に、ａ画素とｃ画素が直列接続されている。ａ画素とｃ画素の関係と画素位置が反転するが、同様にして垂直信号線ＶＳＬ０とＶＳＬ１の間に、ａ画素とｃ画素が直列接続されている。そして、この関係が列方向の他の画素でも繰り返されている。

この関係を画素列全体でみると、列方向の画素が直列接続され、その画素列に対し、垂直信号線ＶＳＬ０が４画素おきに画素間ノードを接続している。また、垂直信号線ＶＳＬ１は、垂直信号線ＶＳＬ０が接続されている４画素の中間のノードを４画素おきに接続している。

図１では、ａ画素を読み出すときに、これと対になるｃ画素のゲートに−１．７[Ｖ]を印加して、オーバードライブに設定する。またａ画素のゲートには中間電圧０.５[Ｖ]を印加して選択状態とする。非選択画素のゲートは０[Ｖ]で保持する。
この状態で垂直信号線ＶＳＬ１から垂直信号線ＶＳＬ０に流れる向きに定電流を流す。
その結果、垂直信号線ＶＳＬ０は、ａ画素のしきい値変調度に応じた電位に変化し、その電位を図示しない検出アンプで読み出す。
これと同時に他の列でも同じ動作を行い、それぞれの垂直信号線からａ画素と同一行の対応する画素を読み出す。ただし、垂直信号線ＶＳＬ０,４と垂直信号線ＶＳＬ２,６は異なる方向に読み出される。

図２では、図１のａ画素とｃ画素のゲート電圧と、垂直信号線対に印加する電圧を入れ替えて、ｃ画素を読み出す。

図１と図２において、ａ画素〜ｇ画素の４つの直列画素のうち蓄積画素であるｇ画素とｅ画素には、そのゲートに２．７[Ｖ]が印加され、また、実質的に各画素のドレイン電圧は１．８[Ｖ]程度となるので検出トランジスタがオフされて定電流は流れない。

図３では、ａ画素をリセットする。具体的には、リセットの対象であるａ画素のゲートに２．７[Ｖ]を印加し、その検出トランジスタをオフ状態にバイアスする。また、そのドレインに−４[Ｖ]の大きな負電圧を印加する。すると、蓄積電荷領域に溜まっている蓄積電荷である電子がドレインから抜き取られる。これにより、ａ画素の蓄積電荷量が初期状態に戻されてリセットが行われる。
このときリセットは垂直信号線ＶＳＬ１に−４[Ｖ]を印加して行うが、ｃ画素がオフしているとｃ画素のドレインから電子が抜き取られｃ画素がリセットされる。そのため、ｃ画素のゲートにオーバードライブと同様な十分に大きな負電圧を印加して、ｃ画素をオン状態とする。ａ画素のドレインはオン状態のｃ画素を介して電子が抜き取られる。

図４では、図１と同様なバイアス設定にしてａ画素を再度読み出す。このとき既にａ画素はリセットされているので、ノイズレベル（Ｐ相）の読み出しとなる。

特に図示しないが、以後、ｃ画素のリセットとＰ相読み出しを同様にして行う。
また、ｅ画素とｇ画素の動作は、垂直信号線ＶＳＬ０と垂直信号線ＶＳＬ１の電圧を逆とすることで同様に行う。
さらに他の４画素単位についても、選択画素を変更して今までの動作を繰り返すことで同様に行う。

＜１．オーバードライブ駆動方式の改善点＞
以上のオーバードライブ駆動方式は、以下の（１）〜（５）の改善点が残されている。

（１）変換効率を高めるためには一定電流を数[μＡ]程度にする必要があるが、画面横方向（図１〜図４の行方向）に配線されたＶｄｄ端子の容量が大きいため、一定電流を安定させるまでのセトリングタイムが長い。

（２）また、セトリングタイムが長いと高速撮像には不向きであり、また期間中にも光電変換が行われる。このため、画素ごとに電荷蓄積領域で電荷を蓄積している蓄積期間に誤差が発生する。

（３）出力電圧（検出トランジスタのソース電位）のわずかな差分を検出する必要があるため、ノイズや寄生容量などの影響を受けやすい。

（４）製造時におけるマスク合わせのアライメントエラーやプロセスバラツキにより画素特性がばらついた場合、撮像結果に直接影響する。例えば、前記したように画素を直列接続して、バイアス設定を反転して読み出すときに影響する。具体的には、例えばａ画素のドレイン抵抗がアライメントエラーで設定値より大きくなるとすると、隣のｃ画素もドレイン抵抗が同様に大きくなる。しかし、例えば図１と図２で選択画素を入れ替えてｃ画素を読み出すときは、その抵抗が大きくなったドレインはソースとして機能する。したがって、ドレイン抵抗が大きくなったときに逆に小さくなったソース抵抗側をドレインとして読み出しが行われることから、抵抗値のバラツキの影響が拡大されてしまう。

（５）特に図示しないが出力信号は、画素アレイの外に設けられた比較器や増幅器によって検出される。比較器や増幅器は、並列に読み出された出力信号をシリアル変換するカラム変換器などに設けられる。
そのため、長い距離の信号伝送時にノイズの影響を受ける時間が長いだけでなく、撮像特性にも影響がでる。
たとえば、各画素の特性や配線の抵抗などが画素の位置により変動する影響を受けてシェーディングや色ズレなど、撮像特性への悪影響が生じる。

＜２．第１の実施の形態＞
［ブロック構成］
図５は、本実施形態に係るＣＭＯＳイメージセンサの概略構成を示すブロック図である。

図５に図解するＣＭＯＳイメージセンサ１は、画素部２、行方向（Ｙ方向）制御回路３、列方向（Ｘ方向）制御回路４、およびタイミング制御回路５を有する。また、特に図示しないが電源電圧、一定電圧（後述のＶ１,ＶＤ等）あるいはランプ電圧を印加する電圧発生回路、およびシステム全体を制御するシステム制御回路も画素部２の周辺回路内に設けられている。この電圧発生回路およびシステム制御部が本発明の負荷制御回路の一例に該当する。負荷制御回路は、光が入射する側と反対側の画素回路が形成される基板面の側に配置され、画素回路とともに形成される。

画素部２は、後で詳述するように、受光部、検出トランジスタ、負荷素子等を含む画素２Ａがマトリックス状（行列状）に配置されて構成される。
画素部２の画素配列において、同一行に配列された画素が共通の行線Ｈ０，Ｈ１，・・・に接続され、同一列に配列された画素が共通の列線Ｖ０，Ｖ１，・・・に接続されている。列線Ｖ０，Ｖ１，・・・は、本発明における出力線に相当する。
なお、図５の各画素２Ａ内に四角で示す構成は負荷素子であり、その抵抗値変化制御のための配線、検出トランジスタと負荷素子にバイアス電圧を印加する第１および第２配線は、図５では省略している。

本実施形態の画素部２は、裏面（背面）照射型のしきい値変調方式のイメージセンサとして構成されている。
詳細は後述するが、本実施形態の各画素２Ａは、受光部内の蓄積電荷量を時間情報に変換して出力可能に構成されている。

図５のＣＭＯＳイメージセンサ１においては、画素部２の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路５、行アドレスや行走査を制御する行方向（Ｙ方向）制御回路３、を有する。さらに列アドレスや列走査を制御する列方向（Ｘ方向）制御回路４がＣＭＯＳイメージセンサの周辺回路として配置される。

行方向（Ｙ方向）制御回路３は、タイミング制御回路５のタイミング制御パルスを受けて、所定の行線Ｈ０，Ｈ１，・・・を駆動する。これより画素配列の行ごとに各画素２Ａ内の検出トランジスタの選択駆動（走査）が行われる。
列方向（Ｘ方向）制御回路４は、タイミング制御回路５のタイミング制御パルスを受けて、所定の列線Ｖ０，Ｖ１，・・・に読み出される信号を受けて所定の処理（ＣＤＳ（相関二重サンプリング）処理やアナログ・デジタル変換処理等）を行う。

［画素部（画素アレイ）の基本構成］
図６に、画素部２の基本構成を４画素分示す回路図である。
図６に図解する画素部構成は、各画素２Ａが、フォトダイオード（ＰＤ）１０、検出トランジスタ１１、負荷素子としての負荷トランジスタ１２を含んで構成されている。後述するように、フォトダイオード（ＰＤ）１０は半導体基板内部に形成されるため、第２基板面に形成される画素回路としては、検出トランジスタ１１と負荷トランジスタ１２（負荷素子）との２素子構造である。このため、例えば４〜５つのトランジスタが必要な一般的な画素回路から素子数が削減され、その分画素面積が小さい。

フォトダイオード（ＰＤ）１０のカソードの端子Ｔには、不図示の電源電圧回路から所定の正電圧が印加され、フォトダイオード（ＰＤ）１０が逆バイアスされる。フォトダイオード（ＰＤ）１０のアノードは検出トランジスタ１１の等価回路としてはバックバイアスノードに接続される。
検出トランジスタ１１は、例えばＰ型（第１導電型）のＭＯＳトランジスタであり、そのドレインが第１配線Ｌ１に接続されている。第１配線Ｌ１は、駆動時に例えば基準電圧Ｖｓｓ等の電圧Ｖ１が電源電圧回路（不図示）によって印加される。

本実施形態では、負荷トランジスタ１２もＰ型ＭＯＳトランジスタから構成され、そのソースおよびバックバイアスノードが第２配線Ｌ２に接続されている。第２配線Ｌ２は、駆動時に例えば電源電圧ＶＤＤが電源電圧回路（不図示）によって印加される。
負荷トランジスタ１２のドレインと検出トランジスタ１１のソースが共通接続され、その共通接続ノードが出力線としての列線Ｖｉ，Ｖｉ＋１，…に接続されている。

以上の画素基本構成が、行列状に配置されて画素部２が構成されている。

図７は、ＣＭＯＳイメージセンサ１の１画素分の画素部基本構造を示す簡略断面図である。

ＣＭＯＳイメージセンサ１は、図７に示すように、半導体基板１００の第１基板面（いわゆる裏面）側、すなわち図７の下側から光が入射される。半導体基板１００のもう片側の基板面である第２基板面（いわゆる素子形成面）側、すなわち図７の上側の面に素子が形成される構造となっている。
半導体基板１００は、裏面から光を入射し得るように、シリコンウェハを薄膜化することにより形成される。半導体基板１００の厚さは、ＣＭＯＳイメージセンサ１の種類にもよるが、たとえば可視光用の場合には２〜６[μｍ]であり、近赤外線用では６〜１０[μｍ]程度となる。

画素２Ａの受光部には、第１基板面に近接して面積的にも厚さでも大きい電荷蓄積領域１０１が設けられている。電荷蓄積領域１０１は、比較的低濃度なＰ型（第１導電型）の基板領域である。電荷蓄積領域１０１は、Ｐ型基板の一部でもいいが、通常はＮ型基板に形成されたＰウェルの一部として形成される。
電荷蓄積領域１０１の周囲（側壁面の周囲）を囲むように比較的高濃度のＰ型不純物領域である画素分離領域１０２が形成されている。これにより、画素間分離が達成されている。

電荷蓄積領域１０１の第２基板面側には、第２導電型（Ｎ型）の素子形成領域１０４が画素分離領域１０２に接して形成されている。
素子形成領域１０４は比較的低濃度のＮ型不純物領域であり、例えばＮウェル（またはＮ型基板領域）として形成されている。

電荷蓄積領域１０１は、本実施形態においては、その第２基板面側の面が段差構造を有している。この好ましい構造は、負荷素子を負荷トランジスタ１２で形成する場合に適した構造であり、後述する実施形態のように、抵抗素子の場合は、このような構造とする必要は必ずしもない。
画素分離領域１０２が段差面を有することにより、素子形成領域１０４の第２基板面からの深さが検出トランジスタ１１側と負荷トランジスタ１２側で異なっている。具体的には、検出トランジスタ１１側の深さＤ１が負荷トランジスタ１２側の深さＤ２より十分小さくなっている。この深さD１の領域を第１領域部１０４Ａと呼び、深さＤ２の領域を第２領域部１０４Ｂと呼ぶ。
この深さの相違は、電荷蓄積領域１０１の蓄積電荷（ホール電荷量）の影響を検出トランジスタ１１側だけに与え、負荷トランジスタ１２側では阻止するためである。

第２基板面には、その検出トランジスタの形成領域（第１領域部１０４Ａ）側に、ゲート絶縁膜１０５を介して検出トランジスタ１１のゲート電極１１Ｇが配置されている。
また、深さＤ２の第２領域部１０４Ｂ上には、ゲート絶縁膜１０５を介して負荷トランジスタ１２のゲート電極１２Ｇが形成されている。
ゲート電極１１Ｇと１２Ｇの間の素子形成領域に、出力ノードを構成するＰ型領域１０６＿０が形成されている。このＰ型領域１０６＿０は、出力線としての列線（不図示の上層配線）に接続される。また、ゲート電極１１Ｇのもう片側の素子形成領域に、第１配線Ｌ１（上層配線）を接続するための、Ｐ型領域１０６＿１が形成され、それと反対側の画素端に第２配線Ｌ２を接続するためのＰ型領域１０６＿２が形成されている。これらの３つのＰ型領域はソース・ドレイン領域として機能する。

光が入射される第１基板面側には、カラーフィルタＣＦおよびオンチップマイクロレンズＯＬ等が形成されている。

図８に、画素平面図を示す。
この画素平面図のＡ−Ａ線断面が、上記で説明した図７に対応する。
図８に示すように、画素の周囲が画素分離領域１０２で囲まれ画素間分離がなされている。
検出トランジスタ１１と負荷トランジスタ１２は直列接続され、その中央付近のコンタクトＣＮ０から出力信号が列線を介して取り出される。コンタクトＣＮ１とＣＮ２が第１配線Ｌ１と第２配線Ｌ２に接続され、コンタクトＣＮ３が行線に接続され、コンタクトＣＮ４がランプ電圧ＲＡＭＰが印加される制御電圧線１３（図６参照）に接続される。

図７の断面には現れていない構成として、図８に示すように、高いＰ型不純物濃度のリセット領域１０７が設けられている。リセット領域１０７は、断面では電荷蓄積領域１０１の段差上部を形成する蓄積領域部１０１Ｂに接続され、その蓄積電荷を抜き取るための構成である。リセット領域１０７は、図６のリセット線１４に接続される。
なお、蓄積領域部１０１Ｂ以外の電荷蓄積領域の部分を光電変換領域部１０１Ａと呼ぶ。光電変換領域部１０１Ａは主に光電変換を行う部分である。また、素子形成面側に突出した蓄積領域部１０１Ｂは、光電変換により発生した第１導電型電荷（本例ではホール）を主に蓄積する部分である。蓄積領域部１０１Ｂは、光電変換領域部１０１ＡよりＰ型濃度が高いため、第１導電型の蓄積電荷（本例ではホール）を収集する機能がある。
なお、第２導電型電荷（本例では電子）は、画素分離領域１０２等に吸収され外部に排出される。

［バイアス設定および動作］
図９に、１つの画素に対するバイアス電圧の印加例を模式的な等価回路で示す。また、図１０に、図９のバイアス印加時の動作を示す。
図９において上方に段差形状が形成された電荷蓄積領域１０１を模式的に示す。電荷蓄積領域１０１は、段差上面がある蓄積領域部１０１Ｂの側でしきい値変調を起こす。

以下、この図９および図１０、並びに、図７を参照して動作を説明する。
図７に示す半導体基板１００の第２基板面から入射された光が主に電荷蓄積領域１０１で光電変換される。光電変換により第１導電型電荷（例えばホール）と第２導電型電荷（例えば電子）が対で発生する。
発生した電荷のうち、電荷蓄積領域１０１と逆導電型に対応した電荷（第２極性電荷：例えば電子）は、電荷蓄積領域１０１の周囲を囲む第２導電型領域（画素分離領域１０２）に吸収され信号電荷として利用されない。
一方、第１導電型に対応した第１極性電荷（例えばホール）は、電荷蓄積領域１０１に蓄積され、その蓄積電荷量が入射光の強さを表す信号電荷（または光電荷）である。

電荷蓄積領域１０１に蓄積電荷（光電荷）としてホールが溜まる過程で、ホールは、一部が電子と再結合されるが、より高濃度な蓄積領域部１０１Ｂに主に蓄積されるようになる。
ホールが蓄積された蓄積領域部１０１Ｂは、近接領域に配置された素子形成領域部分（深さＤ１の第１領域部１０４Ｂ）が主として電位的に変調を受ける。ここでいう変調とは、ある半導体領域（ここでは電荷蓄積領域１０１）の蓄積電荷量に応じて、近接または接触する他の半導体領域（ここでは素子形成領域１０４）の電位が時間とともに変化することを指す。

そのような変調を受ける素子形成領域１０４には検出トランジスタ１１が形成されている。検出トランジスタ１１は、例えばそのチャネル形成領域を素子形成領域１０４の表面部とするため、バックバイアスがかかり、しかもこのバイアスの大きさは固定でなく、電荷蓄積領域１０１の蓄積電荷量に応じて時間とともに変化する。
検出トランジスタ１１のバックバイアスが変調を受けると、そのしきい値も変調される。しきい値は、一般には、例えば電界効果型の場合は、ソース電位からみたゲート電位の大きさ（ゲートしきい値電圧）で表される。

動作のためのバイアス設定では、第２配線Ｌ２にバイアス電圧ＶＤ（例えば電源電圧：１．数[Ｖ]〜２．数[Ｖ]）、第１配線Ｌ１に、それより低い基準電圧Ｖ１（例えば接地電圧０[V]またはデバイス全体の信号電位の基準となる共通基準電圧Ｖｓｓ）が印加される。
この状態で、当該画素回路が選択され、検出トランジスタ１１のゲートに動作電圧Ｖｉｎ（０〜０.数[Ｖ]、例えば０.５[Ｖ]）のアクティブレベルをもつパルス電圧が印加される。

また、選択された画素回路の負荷トランジスタ１２のゲートにランプ電圧ＲＡＭＰが印加される。
ランプ電圧ＲＡＭＰは、図１０（Ａ）に示すように動作電圧Ｖｉｎより十分高い電圧レベルから徐々に下がるランプ波形部分を備える。

ランプ電圧値が下がると、例えば動作電圧Ｖｉｎ付近を中心として、その時間Ｔ０より前から列線Vｉに出現する出力電圧Ｖoutが徐々に上昇し、時間Ｔ０後でも上昇して電源電圧Ｖｄｄ（＝ＶＤ）より低いレベルに推移する。
この出力電圧Ｖoutの到達レベルは、電源電圧Ｖｄｄ（＝ＶＤ）までは高くなく、電流が流れることにより電圧降下や寄生容量を充電するのに消費される分だけ電源電圧Ｖｄｄよりも低い。ただし、検出信号としては十分な振幅が得られる。また、バイアス電圧ＶＤを高くすれば、出力振幅は大きくなるので、例えば電源電圧よりも、出力電圧Ｖoutの到達レベル大きくすることも可能である。

前記したように検出トランジスタ１１が電荷蓄積領域１０１（図９）により変調を受けているので、出力電圧Ｖoutがゆっくりとレベル変化するタイミングは、電荷蓄積領域１０１の蓄積電荷量に依存する。蓄積電荷がホールの場合、その量が少ない場合（暗時）、検出トランジスタ１１のしきい値が電位的に上がる（例えば０[Ｖ]に近づく）ため早くからオンし始め、レベル遷移が図１０のように時間的に早くなる。逆に蓄積電荷量が多い（明時）と、検出トランジスタ１１のしきい値が電位として下がる（例えば、負側により大きくなる）ため、レベル遷移は遅れる。

このように変化する出力電圧Ｖoutは、例えば画素部２の外部の処理回路で、その振幅中心のタイミングがクロックパルス数で計測されるか、そのタイミングで立ち上がる（または立ち下がる）パルスに変換される。このパルス変換では、例えば、暗時には最も長いパルスに変換され、明時に最も短いパルスに変換される。パルス長をデジタル化すればＡＤ変換は不要となる。

以上の動作において、バイアス電圧ＶＤと動作電圧Ｖｉｎは、負荷素子（１２）の抵抗値が最大値と最小値の間で変化したときに、検出トランジスタ１１がオフからオン、または、オンからオフに導通状態が変化可能な値に設定される。このとき、暗時と明時の両方で、負荷素子の抵抗値が最大から最小まで、または、最小から最大まで変化する間に、必ず上記検出トランジスタ１１の状態変化が起こることが条件である。ここで暗時とは入射光がゼロの場合であり、明時とは強い光が入射され電荷蓄積領域１０１が飽和状態の場合である。
上記バイアス電圧と上記動作電圧とは、この条件を満たすようにそれぞれの値が設定されることが望ましい。暗時と明時でこの条件が満たされれば、その中間の明るさの光が入ったときも同様に、この条件は満たされる。

この動作原理から、出力線（列線Ｖｉ）に出現する電位変化（出力信号Ｖout）の振幅は蓄積電荷量に依存しないで、バイアス電圧ＶＤの大きさに依存する。
蓄積電荷量は、その出力信号が電位変化するタイミングの違いとなって現れる。そのため、バイアス電圧や動作電圧の値と、抵抗変化させる速度を最適化すると、出力信号の電位変化が蓄積電荷量を表す従来手法に比べ、より大きなダイナミックレンジの出力が得られる。また、出力電圧の振幅そのものはバイアス電圧で設定可能であるため、出力電圧の振幅は常時大きなものとすることができる。よって、ノイズが重畳されても電位変化タイミングに重ならなければ常に検出が可能である。また、比較的大きなランダムノイズが重畳されても検出が容易である。

また、オーバードライブ駆動方式との比較では、以下の利点がある。
（１）出力電圧Ｖｏｕｔは画面縦方向（行方向）に配線されているためワイド画面では容量が小さい。
（２）また、出力電圧は画素回路内部のコンパレータ（検出トランジスタ１１と負荷トランジスタ１２によるシングルエンド型差動検出）で増幅された結果の出力となるのでノイズの影響を受け難い。
（３）オーバードライブ電圧は不要である。
（４）対になるトランジスタ（１１と１２）は、ソースとドレインを反転動作させないので、アライメントエラーに対して等価に特性ずれを起こし、その結果、ばらつきの影響は軽微である。

なお、非選択行は、例えば第２配線Ｌ２をハイインピーダンスとするかＶ１と同じ電位に制御することで、チャネル電流が流れないようにする。

＜３．第２の実施の形態＞
図１１と図１２の断面図と平面図に示すように、負荷トランジスタ１２を隣接する２画素で共用する構成も可能である。この２画素の隣接方向は列方向が望ましい。片側の画素が選択時にはもう片側は非選択であるから、非選択の画素を介してバイアス電圧ＶＤの印加が可能である。このとき、バイアス電圧の印加の向き（チャネル電流が流れる向き）は、どちらの画素が選択された場合でも同じとすることが望ましい。
検出トランジスタ１１と負荷トランジスタ１２は等価回路の位置が相互に入れ替え可能であるから（第３の実施形態参照）、このようにバイアス印加の向きを揃えるとアライメントエラー等の影響を受けにくくすることが可能である。

＜４．第３の実施の形態＞
図１３（Ａ）と図１３（Ｂ）に示すように、ランプ電圧ＲＡＭＰと動作電圧Ｖｉｎを印加するトランジスタを、検出トランジスタ１１と負荷トランジスタ１２で入れ替えることができる。
このようにしても、チャネル電流Ｉｃの向きが一定となる。チャネル電流の向きを一定とする利点は、第２の実施の形態のような負荷トランジスタ１２の共有構造のほかに、電流の向きが同じだと基板結晶性やその他の要因で特性が揃いやすいことも挙げることができる。

また、ランプ波形は、フォトダイオードによって変調するトランジスタ（１１）に入力する回路構成にすると、動作電圧Ｖｉｎの電位により任意の電流値に設定できるため、回路の読み出し条件を変えることができる。
ここで読み出し条件とは、例えば、フォトダイオード（ＰＤ）へのごく微小な電荷蓄積に感度の高いバイアス条件、あるいは、ＰＤ飽和付近での読み出しに向いたバイアス条件が例示できる。また、セトリングタイムなどが短く高速読み出しに有利なバイアス条件、さらにはノイズの影響を受け難い条件に変更も可能である。これらの条件選択は、各条件の利点と欠点のトレードオフを鑑みて調整することができる。

なお、第１の実施形態でも同じ利益が得られるが、電荷変調駆動に特有の非破壊読み出しが可能であり、異なる読み出し条件で複数回の読み出しを行うことができる。その結果を合成して撮像特性に反映させることも可能である。

＜５．第４の実施の形態＞
図１４に示すように、負荷トランジスタ１２に変えて抵抗Ｒを設けてもよい。
さらにはダイオードまたはダイオード接続したトランジスタを負荷素子としてもよい。ダイオードの場合、順方向にチャネル電流Ｉｃが流れる向きに接続されるが、ダイオードの非線形性により抵抗変化と似た動作ができる。

なお、抵抗値を制御しないこれらの実施形態では、抵抗値を変化させる第１〜第３の実施形態より信号のレベル変化の時間幅（暗時と明時の時間差）は大きくできないが、素子が簡素なので画素面積を小さくできる。
特に抵抗の場合、その抵抗体をポリシリコンやその他の配線材料でも形成できる。その場合、トランジスタ形成領域の上方に形成でき、さらに画素面積を小さくできる。なお、第２基板面側であるため、このような抵抗が光入射の邪魔をして感度を下げることもない。

なお、リセット端子は無くてもいいが、行ごとにリセットするためには必要となる。

ここで前述した利点のうち、アライメントエラーやプロセスバラツキに関し、さらに詳細に説明する。
画素領域周辺部分と中央部分などでグローバルな形状変動や特性の変動があっても、その影響が、第１の実施形態で述べた利点と同様に緩和される。
グローバルな変動の要因としてはサイドウォールやゲート電極形状、素子分離や能動領域の線幅、ＣＭＰ研磨のディッシング、配線の抵抗やインピーダンスなどが挙げられる。

また、負荷素子の共有と非共有についてさらに説明する。
各画素に比較用の負荷トランジスタ１２を設けると、変調する検出トランジスタ１１と比較用の負荷トランジスタ１２の対照性が高く、より高精度なマッチングが可能となる。
一方、隣接する画素で比較用の負荷トランジスタ１２を共有する場合、フォトダイオードの浅い部分（蓄積領域部１０１Ｂ）の画素面積に占める面積的な割合を大きくできる。そのため飽和電荷量を大きくでき、その結果として、検出トランジスタ１１の変調度を大きくできるというメリットがある。
また、集積度を高められるため多画素化に有利である。

＜６．適用例（電子機器の実施例）＞
図１５は、本発明が適用された電子機器、例えば撮像装置の構成の一例を示すブロック図である。
図１５に示すように、本適用例に係る撮像装置５０は、レンズ群５１等を含む光学系、撮像素子（撮像デバイス）５２、カメラ信号処理回路であるＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７および電源系５８等を有する。撮像装置５０は、さらに、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７および電源系５８がバスライン５９を介して相互に接続された構成となっている。

レンズ群５１は、被写体からの入射光（像光）を取り込んで撮像素子５２の撮像面上に結像する。撮像素子５２は、レンズ群５１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子５２として、先述した実施形態に係るＣＭＯＳイメージセンサ１等の固体撮像デバイス、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像デバイスを用いることができる。

表示装置５５は、液晶表示装置や有機ＥＬ（Electro Luminescence）表示装置等のパネル型表示装置からなり、撮像素子５２で撮像された動画または静止画を表示する。記録装置５６は、撮像素子５２で撮像された動画または静止画を、ビデオテープやＤＶＤ（Digital Versatile Disc）等の記録媒体に記録する。

操作系５７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系５８は、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６および操作系５７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上述したように、撮像装置において、その撮像素子５２として先述した実施形態に係るＣＭＯＳイメージセンサを用いることで、画素トランジスタの閾値バラツキに起因するノイズを低減し、高いＳ／Ｎを確保できるため、撮像画像の高画質化を図ることができる。また、画素サイズが小さいため高解像度で小型のイメージセンサを有することから機器の小型化、薄型化が図れる。
この撮像装置としては、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどを例示できる。

１…ＣＭＯＳイメージセンサ、２…画素部、２Ａ…画素、１０…フォトダイオード（ＰＤ）、１１…検出トランジスタ、１２…負荷トランジスタ（負荷素子）、１３…制御電圧線、１４…リセット線、１００…半導体基板、１０１…電荷蓄積領域、１０１Ａ…光電変換領域部、１０１Ｂ…蓄積領域部、１０２…画素分離領域、１０３…電子蓄積層、１０４…素子形成領域、１０４Ａ…第１領域部、１０４Ｂ…第２領域部、５０…撮像装置。

Claims (11)

1. 光が照射される第１基板面側に第２導電型領域に囲まれた第１導電型の電荷蓄積領域を備え、第２基板面側に前記電荷蓄積領域に近接し素子が形成される素子形成領域を備える半導体基板と、
   前記素子形成領域に形成された検出トランジスタと、
   前記検出トランジスタのチャネル電流が流れる２つのノードの一方に接続された第１配線と、
   前記第１配線との間でチャネル形成のためにバイアス電圧が印加される第２配線と、
   前記２つのノードの他方と前記第２配線との間に接続された負荷素子と、
   前記他方のノードに接続された出力線と、
   を有し、
   前記検出トランジスタは、チャネルを制御する制御ノードに動作電圧が印加された状態で前記負荷素子の抵抗値または前記検出トランジスタのゲートバイアス電圧値を変化させ、当該抵抗値またはゲートバイアス電圧値の変化に従って、前記電荷蓄積領域の蓄積電荷量に応じたタイミングで前記出力線の電位を変化させる
   固体撮像デバイス。
2. 前記検出トランジスタは、前記電荷蓄積領域の蓄積電荷量に応じてしきい値が変化するしきい値変調トランジスタである
   請求項１記載の固体撮像デバイス。
3. 前記負荷素子は、外部からの制御信号に基づいて、又は、負荷制御回路に制御されてチャネル抵抗が変化する負荷トランジスタである
   請求項１または２記載の固体撮像デバイス。
4. 前記負荷トランジスタの制御ノードに、時間とともに電位が漸減または漸増するランプ電圧を印加する負荷制御回路が接続されている
   請求項３記載の固体撮像デバイス。
5. 前記負荷制御回路が、前記半導体基板の前記第２基板面側に形成されている
   請求項４記載の固体撮像デバイス。
6. 前記電荷蓄積領域、前記素子形成領域および前記検出トランジスタをそれぞれが含む画素が複数、基板面視で行列状に画素配列された画素部を有し、
   前記画素部の行方向または列方向の画素配列で前記第１配線、前記第２配線、前記出力線のそれぞれが複数の画素で共通接続され、
   前記負荷素子が、行方向または列方向に隣接する複数の画素で共有されている
   請求項１〜５記載の固体撮像デバイス。
7. 前記素子形成領域は、第２基板面からの深さが、前記負荷素子が形成される第２領域部に比べ前記検出トランジスタが形成される第１領域部で大きく、
   前記第１領域部の基板深部側の面に前記電荷蓄積領域が接することで、前記素子形成領域の前記第１領域部に形成された前記検出トランジスタが前記電荷蓄積部の電位による電位的変調を受け、前記第２領域部に形成された負荷素子は前記電位的変調を受けにくい構造となっている
   請求項１〜６記載の固体撮像デバイス。
8. 前記電荷蓄積領域は、
   入射した光を主に光電変換する低濃度な光電変換領域部と、
   前記光電変換領域部の光電変換により発生した第１導電型電荷を主に蓄積する蓄積領域部と
   を有し、
   前記蓄積領域部が前記素子形成領域の前記第１領域部に接する位置に形成されている
   請求項７記載の固体撮像デバイス。
9. 前記負荷素子は、外部からの制御信号に基づいて、又は、内蔵の制御回路に制御されて抵抗値が変化する可変抵抗素子である
   請求項１または２記載の固体撮像デバイス。
10. 前記電荷蓄積領域、前記素子形成領域および前記検出トランジスタをそれぞれが含む画素が複数、基板面視で行列状に画素配列された画素部を有し、
    前記画素部の行方向または列方向の画素配列で前記第１配線、前記第２配線、前記出力線のそれぞれが複数の画素で共通接続され、
    前記負荷素子が、行方向または列方向に隣接する複数の画素で共有されている
    請求項９記載の固体撮像デバイス。
11. 光学系を含む画像入力部を有し、
    前記光学系に固体撮像デバイスが含まれ、
    前記固体撮像デバイスは、
    光が照射される第１基板面側に第２導電型領域に囲まれた第１導電型の電荷蓄積領域を備え、第２基板面側に前記電荷蓄積領域に近接し素子が形成される素子形成領域を備える半導体基板と、
    前記素子形成領域に形成されたトランジスタと、
    前記検出トランジスタのチャネル電流が流れる２つのノードの一方に接続された第１配線と、
    前記第１配線との間でチャネル形成のためにバイアス電圧が印加される第２配線と、
    前記２つのノードの他方と前記第２配線との間に接続された負荷素子と、
    前記他方のノードに接続された出力線と、
    を有し、
    前記検出トランジスタは、チャネルを制御する制御ノードに動作電圧が印加された状態で前記負荷素子の抵抗値または前記検出トランジスタのゲートバイアス電圧値を変化させ、当該抵抗値またはゲートバイアス電圧値の変化に従って、前記電荷蓄積領域の蓄積電荷量に応じたタイミングで前記出力線の電位を変化させる
    電子機器。

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