WO2011037106A1 - 固体撮像装置 - Google Patents

固体撮像装置 Download PDF

Info

Publication number
WO2011037106A1
WO2011037106A1 PCT/JP2010/066315 JP2010066315W WO2011037106A1 WO 2011037106 A1 WO2011037106 A1 WO 2011037106A1 JP 2010066315 W JP2010066315 W JP 2010066315W WO 2011037106 A1 WO2011037106 A1 WO 2011037106A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
transistor
gate electrode
contact
floating diffusion
Prior art date
Application number
PCT/JP2010/066315
Other languages
English (en)
French (fr)
Inventor
貴之 倉品
行信 杉山
Original Assignee
浜松ホトニクス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 浜松ホトニクス株式会社 filed Critical 浜松ホトニクス株式会社
Publication of WO2011037106A1 publication Critical patent/WO2011037106A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • the present invention relates to a solid-state imaging device.
  • the solid-state imaging device includes a light receiving unit in which a plurality of pixel units each including a photodiode that generates an amount of charge corresponding to the amount of incident light is arranged, and performs imaging based on data output from each of the plurality of pixel units.
  • a configuration of the solid-state imaging device there are an APS (Active Pixel Sensor) method and a PPS (Passive Pixel Sensor) method.
  • the pixel portion in the case of the APS method is electrically connected to a photodiode that generates an amount of charge corresponding to the amount of incident light, a floating diffusion region as a charge storage portion that stores the charge, and a floating diffusion region.
  • an amplifying transistor having a gate electrode formed see Patent Document 1).
  • the APS type solid-state imaging device discharges the junction capacitance portion and the floating diffusion region of the photodiode at the same timing in the plurality of pixel portions of the light receiving portion, generates charges in the photodiode, and the generated charges are floated. Transfer to the diffusion region and the transferred charge can be stored in the floating diffusion region.
  • data corresponding to the amount of charge accumulated in the floating diffusion region of each pixel unit can be read out from the amplifying transistor in order for each row in the light receiving unit.
  • Such an imaging operation is called a global shutter system.
  • the rolling shutter type imaging operation charge generation, charge accumulation, and data reading in the photodiode are sequentially performed while shifting the period for each row in the light receiving unit.
  • the image data of each frame obtained by imaging is obtained at different times depending on the row.
  • the image data of each frame obtained by imaging is obtained at the same time regardless of the row. Accordingly, in order to accurately capture an image of a subject at a certain moment when capturing a subject with temporal movement, a global shutter type imaging operation is preferable.
  • the present inventor has found that the following problems occur when an APS solid-state imaging device performs a global shutter imaging operation.
  • the signal output is read immediately after charge transfer to the floating diffusion area, so the dark current in the floating diffusion area is not usually a major problem. In this imaging operation, it takes time to read out the signal output as compared with the rolling shutter system.
  • the time from the charge transfer to the floating diffusion region until the data reading according to the charge amount varies depending on the row in the light receiving unit.
  • the floating diffusion region is a source of dark current (noise charge). Since dark current (noise charge) is accumulated in the floating diffusion region until reading is completed, the amount of noise charge varies depending on the time until reading, and the amount of noise charge varies depending on the row.
  • the data output from the pixel portion corresponds to the amount of charge generated in the photodiode plus the amount of noise charge, and the amount of noise charge varies depending on the row in the light receiving portion. For this reason, when the APS solid-state imaging device performs the global shutter imaging operation, the image data of each frame obtained by imaging is affected by the fact that the noise charge amount differs for each row. Become.
  • the present invention has been made to solve the above-described problems, and provides a solid-state imaging device capable of obtaining image data in which the influence of noise charges is reduced when a global shutter imaging operation is performed. With the goal.
  • a solid-state imaging device is a solid-state imaging device including a light receiving unit in which a plurality of pixel units are arranged on a semiconductor substrate, and each of the plurality of pixel units generates an amount of charge corresponding to an incident light amount. And a first transistor having a gate electrode electrically connected to the floating diffusion region.
  • the floating diffusion region includes a first diffusion transistor, a floating diffusion region serving as a charge storage portion for storing the charge, and a first transistor having a gate electrode electrically connected to the floating diffusion region.
  • a contact for electrically connecting to the gate electrode of one transistor is provided in the region, and is surrounded by the gate electrode and the element isolation region of each of the second and third transistors. Part of the contact side of both or one of the gate electrodes In borderline between the floating diffusion region and the element isolation region, as compared with other portions in contact with the floating diffusion region, and projects to the side contact is present, characterized in that.
  • a curved shape in which at least a part in contact with the floating diffusion region among the sides of the contact side of the gate electrode of either or both of the second transistor and the third transistor is concave on the side where the contact exists is formed. It is suitable.
  • the solid-state imaging device is a solid-state imaging device including a light receiving unit in which a plurality of pixel units are arranged on a semiconductor substrate, and each of the plurality of pixel units has a charge corresponding to the amount of incident light.
  • a first transistor having a gate electrode electrically connected to the floating diffusion region, wherein the floating diffusion region includes: A contact for electrically connecting to the gate electrode of the first transistor in the region, surrounded by the gate electrode of the second transistor and the element isolation region, and a side on the contact side of the gate electrode of the second transistor Part of the floating diffusion region and element isolation region
  • the boundary lines as compared with other portions in contact with the floating diffusion region, and projects to the side contact is present, characterized in that.
  • At least a part of the side of the contact side of the gate electrode of the second transistor that contacts the floating diffusion region has a curved shape that is concave on the side where the contact exists. It is also preferable that at least a part of the boundary line between the floating diffusion region and the element isolation region has a curved shape that is concave on the side where the contact exists.
  • the solid-state imaging device is a solid-state imaging device including a light receiving unit in which a plurality of pixel units are arranged on a semiconductor substrate, and each of the plurality of pixel units has an amount corresponding to the amount of incident light.
  • a floating diffusion including a photodiode for generating charge, a floating diffusion region as a charge storage portion for storing the charge, and a first transistor having a gate electrode electrically connected to the floating diffusion region The region has a contact in the region for electrical connection with the gate electrode of the first transistor, and is surrounded by the annular gate electrode of the second transistor.
  • the first transistor having the gate electrode electrically connected to the floating diffusion region serving as the charge storage unit is an amplifying transistor that outputs data corresponding to the amount of charge stored in the charge storage unit.
  • Each of the second transistor and the third transistor includes a discharge transistor, a transfer transistor, and a holding transistor that transfer charges generated in the photodiode to the charge storage unit and discharge the junction capacitance unit and the charge storage unit of the photodiode.
  • the solid-state imaging device can obtain image data in which the influence of noise charges is reduced when performing a global shutter imaging operation.
  • FIG. 1 is a diagram illustrating a schematic configuration of the solid-state imaging device 1.
  • FIG. 2 is a diagram illustrating an example of a circuit configuration of each pixel unit of the solid-state imaging device 1.
  • FIG. 3 is a diagram illustrating another example of the circuit configuration of each pixel unit of the solid-state imaging device 1.
  • FIG. 4 is a diagram illustrating still another example of the circuit configuration of each pixel unit of the solid-state imaging device 1.
  • FIG. 5 is a diagram showing an example of the layout of the pixel portion shown in FIG.
  • FIG. 6 is a diagram showing another example of the layout of the pixel portion shown in FIG.
  • FIG. 7 is a diagram showing still another example of the layout of the pixel portion shown in FIG. FIG.
  • FIG. 8 is a diagram showing an example of the layout of the pixel portion shown in FIG.
  • FIG. 9 is a diagram showing another example of the layout of the pixel portion shown in FIG.
  • FIG. 10 is a diagram showing still another example of the layout of the pixel portion shown in FIG.
  • FIG. 11 is a diagram showing an example of the layout of the pixel portion shown in FIG.
  • FIG. 12 is a diagram showing the FD region and its peripheral portion in the layout of the pixel portion.
  • FIG. 13 is a diagram showing the FD region and its peripheral portion in the layout of the pixel portion.
  • FIG. 14 is a diagram showing the FD region and its peripheral part in the layout of the pixel portion.
  • FIG. 15 is a diagram showing the FD region and its peripheral portion in the layout of the pixel portion.
  • FIG. 16 is a diagram illustrating an example of a cross-sectional structure of the FD region of the pixel portion and its periphery.
  • FIG. 1 is a diagram showing a schematic configuration of the solid-state imaging device 1.
  • the solid-state imaging device 1 includes a light receiving unit 10, a row selection unit 11, a reading unit 12, and a control unit 13. Among these elements, at least the light receiving unit 10 is formed on a semiconductor substrate.
  • the row selection unit 11, the reading unit 12, and the control unit 13 are also preferably formed on the semiconductor substrate.
  • the light receiving unit 10 includes M ⁇ N pixel units P 1,1 to P M, N.
  • the M ⁇ N pixel portions P 1,1 to P M, N have a common configuration and are two-dimensionally arranged in M rows and N columns.
  • Each pixel unit P m, n is located in the m-th row and the n-th column.
  • M and N are integers of 2 or more
  • m is an integer of 1 to M
  • n is an integer of 1 to N.
  • Each pixel unit P m, n includes a photodiode that generates an amount of charge corresponding to the amount of incident light, and a charge storage unit that stores the charge.
  • Each pixel unit P m, n accumulates charges generated in the photodiode in the charge accumulation unit based on various control signals received from the row selection unit 11 via the control signal line, and accumulates in the charge accumulation unit. and it outputs the data corresponding to the charge amount to the read signal line L n.
  • the row selection unit 11 outputs various control signals for controlling the operation of each pixel unit P m, n of the light receiving unit 10. More specifically, the row selection unit 11 discharges the junction capacitance unit and the charge storage unit of the photodiode at the same timing with respect to each pixel unit P m, n in the light receiving unit 10 and generates a charge in the photodiode. The generated charge is transferred to the charge storage unit, and the transferred charge is stored in the charge storage unit. Then, the row selection unit 11 selects each row in the light receiving unit 10, and causes each pixel unit P m, n to output data corresponding to the accumulated charge amount in the charge accumulation unit to the read signal line L n for each row. .
  • the readout unit 12 is connected to N readout signal lines L 1 to L N, and from each pixel unit P m, n in the m-th row in the light receiving unit 10 selected by the row selection unit 11 to the readout signal line L n .
  • the output data is input, and data corresponding to the amount of charge generated in the photodiode of each pixel unit P m, n in the m-th row is output.
  • the control unit 13 controls the operation of the entire solid-state imaging device 1 by controlling the operations of the row selection unit 11 and the reading unit 12. More specifically, the control unit 13 sends various control signals to the light receiving unit 10 in the row selection unit 11, inputs data from each pixel unit P m, n in the reading unit 12, and the reading unit 12. The output of each data and the operation timing of each are controlled.
  • This solid-state imaging device 1 has an APS configuration and can perform a global shutter imaging operation.
  • Each pixel portion P m are possible are various as a circuit configuration of n, It is also possible are various as the layout of each pixel portion P m, n on the semiconductor substrate.
  • 2 to 4 are diagrams each illustrating an example of a circuit configuration of each pixel unit P m, n of the solid-state imaging device 1.
  • the pixel portion P m, n shown in FIG. 2 includes a photodiode PD, a discharge transistor Rx, a transfer transistor Tx, an amplification transistor Dx, and a selection transistor Sx.
  • the discharge transistor Rx, the transfer transistor Tx, and the photodiode PD are sequentially connected in series, the reference voltage VDD is input to the drain terminal of the discharge transistor Rx, and the anode terminal of the photodiode PD is grounded. Yes.
  • a connection point between the discharge transistor Rx and the transfer transistor Tx is connected to the gate electrode of the amplification transistor Dx.
  • the reference voltage VDD is input to the drain terminal of the amplifying transistor Dx.
  • the source terminal of the amplification transistor Dx is connected to the drain terminal of the selection transistor Sx.
  • the source terminal of the selection transistor Sx of each pixel unit P m, n is connected to the read signal line L n .
  • a Reset (m) signal output from the row selection unit 11 to the control signal line LR m is input to the gate electrode of the discharge transistor Rx of each pixel unit P m, n .
  • the Trans (m) signal output from the row selection unit 11 to the control signal line LT m is input to the gate electrode of the transfer transistor Tx of each pixel unit P m, n .
  • the gate electrode of each pixel portion P m, n of the selection transistor Sx is, Address outputted from the row selecting section 11 to the control signal line LA m (m) signal is input.
  • These control signals (Reset (m) signal, Trans (m) signal, Address (m) signal) are sent from the row selection unit 11 to the N pixel units P m, 1 to P m, N in the m-th row. Input in common.
  • the Reset (m) signal and the Trans (m) signal are at a high level, the junction capacitance portion of the photodiode PD is discharged, and the charge storage portion connected to the gate electrode of the amplification transistor Dx is discharged.
  • the Trans (m) signal is at a low level, the charge generated in the photodiode PD is accumulated in the junction capacitor portion.
  • the Reset (m) signal is at a low level and the Trans (m) signal is at a high level, the charge accumulated in the junction capacitance portion of the photodiode PD is connected to the gate electrode of the amplifying transistor Dx. It is transferred to and stored in the charge storage unit.
  • the Address (m) signal When the Address (m) signal is at a high level, data corresponding to the amount of charge stored in the charge storage unit connected to the gate electrode of the amplifying transistor Dx (signal component data on which a noise component is superimposed) is output through the selection transistor Sx to read signal lines L n.
  • the charge storage portion electrically connected to the gate electrode of the amplifying transistor Dx is a floating diffusion region (hereinafter also referred to as “FD region”).
  • Pixel unit P m, n as shown in FIG. 3 includes a photodiode PD, FD discharging transistor FD_Rx, PD discharging transistor PD_Rx, transfer transistor Tx, a amplifying transistor Dx and the selection transistor Sx.
  • the FD discharge transistor FD_Rx, the transfer transistor Tx, and the photodiode PD are sequentially connected in series.
  • the reference voltage VDD is input to the drain terminal of the FD discharge transistor FD_Rx, and the anode terminal of the photodiode PD is grounded. Has been.
  • a connection point between the FD discharging transistor FD_Rx and the transfer transistor Tx is connected to the gate electrode of the amplifying transistor Dx.
  • a reference voltage VDD is input to the drain terminal of the amplifying transistor Dx.
  • the source terminal of the amplifying transistor Dx is connected to the drain terminal of the selecting transistor Sx.
  • the source terminal of the selection transistor Sx of each pixel unit P m, n is connected to the read signal line L n .
  • the reference voltage VDD is input to the drain terminal of the PD discharge transistor PD_Rx, and the source terminal of the PD discharge transistor PD_Rx is connected to the cathode terminal of the photodiode PD.
  • a Reset1 (m) signal output from the row selection unit 11 to the control signal line LR1 m is input to the gate electrode of the FD discharging transistor FD_Rx of each pixel unit P m, n .
  • a Reset2 (m) signal output from the row selection unit 11 to the control signal line LR2 m is input to the gate electrode of the PD discharge transistor PD_Rx of each pixel unit Pm , n .
  • the Trans (m) signal output from the row selection unit 11 to the control signal line LT m is input to the gate electrode of the transfer transistor Tx of each pixel unit P m, n .
  • each pixel portion P m, n of the selection transistor Sx is, Address outputted from the row selecting section 11 to the control signal line LA m (m) signal is input.
  • These control signals (Reset1 (m) signal, Reset2 (m) signal, Trans (m) signal, Address (m) signal) are transmitted from the row selection unit 11 to the N pixel units P m, 1 to m-th row. Commonly input to P m, N.
  • the Reset1 (m) signal When the Reset1 (m) signal is at a high level, the charge storage portion (FD region) connected to the gate electrode of the amplifying transistor Dx is discharged.
  • the Reset2 (m) signal When the Reset2 (m) signal is at a high level, the junction capacitance portion of the photodiode PD is discharged.
  • the Reset2 (m) signal and the Trans (m) signal are at a low level, the electric charge generated in the photodiode PD is accumulated in the junction capacitance portion.
  • the Reset1 (m) signal and the Reset2 (m) signal are at a low level and the Trans (m) signal is at a high level, the charges accumulated in the junction capacitance portion of the photodiode PD are transferred to the amplification transistor Dx. It is transferred to and stored in the charge storage portion (FD region) connected to the gate electrode.
  • the pixel portion P m, n shown in FIG. 4 includes a photodiode PD, a discharge transistor Rx, a transfer transistor Tx, an amplification transistor Dx, a selection transistor Sx, and a holding transistor Hx.
  • the pixel unit P m, n shown in FIG. 4 further includes a holding transistor Hx in addition to the configuration shown in FIG.
  • the drain terminal of the holding transistor Hx is connected to the connection point between the discharging transistor Rx and the transfer transistor Tx, and the source terminal of the holding transistor Hx is connected to the gate electrode of the amplifying transistor Dx.
  • Each pixel portion P m, n gate electrode of the holding transistor Hx of, Hold (m) signal output from the row selecting section 11 to the control signal line LH m is input.
  • This Hold (m) signal is also input in common from the row selection unit 11 to the N pixel units P m, 1 to P m, N in the m-th row.
  • the junction capacitance portion of the photodiode PD is discharged, and the charge accumulation is connected to the gate electrode of the amplifying transistor Dx.
  • the part (FD region) is discharged.
  • the Trans (m) signal is at a low level
  • the charge generated in the photodiode PD is accumulated in the junction capacitor portion.
  • the Reset (m) signal is at a low level and the Trans (m) signal and the Hold (m) signal are at a high level
  • the charges accumulated in the junction capacitance portion of the photodiode PD are transferred to the amplification transistor Dx. It is transferred to and stored in the charge storage portion (FD region) connected to the gate electrode.
  • FIGS. 5 to 7 is a diagram showing an example of the layout of the pixel unit P m, n shown in FIG. 8 to 10 are diagrams showing examples of the layout of the pixel unit P m, n shown in FIG.
  • FIG. 11 is a diagram showing an example of the layout of the pixel portion P m, n shown in FIG.
  • the gate electrode, contact, and diffusion region of each transistor are shown.
  • a boundary line between the diffusion region and the element isolation region is indicated by a broken line. That is, a region surrounded by a broken line is a diffusion region, and an outside of the broken line is an element isolation region.
  • the diffusion region includes a diffusion region of the photodiode PD, a diffusion region serving as a source or drain of each transistor, and a floating diffusion region (FD region).
  • the gate electrode G R is the gate electrode of the discharging transistor Rx.
  • the gate electrode G T is the gate electrode of the transfer transistor Tx.
  • the gate electrode G D is the gate electrode of the amplifying transistor Dx.
  • the gate electrode G S is the gate electrode of the selection transistor Sx.
  • Contacts C R which is provided on the gate electrode G R of the discharging transistor Rx is for connecting the gate electrode G R control signal lines LR m electrically.
  • Contacts C T provided on the gate electrode G T of the transfer transistor Tx is for connecting the gate electrode G T control signal line LT m electrically.
  • Contacts C S provided on the gate electrode G S of the select transistor Sx is for connecting the gate electrode G S control signal line LA m electrically.
  • the contact C VDD provided on the diffusion region is for electrically connecting the drain terminals of the discharging transistor Rx and the amplifying transistor Dx to the reference voltage VDD.
  • Contacts C O provided on the diffusion region is for connecting the source terminal of the select transistor Sx read signal line L n and electrically.
  • a contact C D provided on the gate electrode G D of the amplifying transistor Dx, the contact C FD provided on the FD region are electrically connected to each other by metal wire.
  • the gate electrode G R1 is a gate electrode of the FD discharging transistor FD_Rx
  • the gate electrode G R2 is the gate electrode of the PD discharging transistor PD_Rx.
  • Contacts provided over the gate electrode G R1 of the FD discharging transistor FD_Rx C R1 is for connecting the gate electrode G R1 control signal line LR1 m and electrically.
  • Contacts provided over the gate electrode G R2 of PD discharge transistor PD_Rx C R2 is for connecting the gate electrode G R2 control signal line LR2 m and electrically.
  • the gate electrode GH is a gate electrode of the holding transistor Hx. Contacts C H provided on the gate electrode G H of the holding transistor Hx is for connecting the gate electrode G H control signal line LH m electrically.
  • the FD region As a charge storage unit for storing the charge generated in the photodiode PD and its periphery, there are roughly the following three types. That is, in the first type (FIGS. 6 and 9), the FD region is surrounded by two gate electrodes and element isolation regions arranged in parallel to each other. In the second type (FIGS. 5 and 8), the FD region is surrounded by two gate electrodes and element isolation regions arranged non-parallel to each other. In the third type (FIGS. 7, 10, and 11), the FD region is surrounded by one gate electrode and an element isolation region.
  • the gate electrode surrounding the FD region a gate electrode G R of the discharging transistor Rx, the gate electrode G T of the transfer transistor Tx, a gate electrode of the gate electrode G R1 and holding transistor Hx of the FD discharging transistor FD_Rx G H Any of them.
  • a method for forming the FD region and the like is schematically as follows. That is, the element isolation region and the gate electrode are formed on the semiconductor substrate prior to the formation of the FD region. This element isolation region is formed by LOCOS (Local Oxidation of Silicon). The element isolation region and the gate electrode are used as a mask, and ion implantation is performed on a region surrounded by the element isolation region and the gate electrode, thereby forming an FD region. At this time, the diffusion region of the photodiode PD is also formed by ion implantation. Further, a contact CFD is formed on the FD region. Here, it is called a diffusion region, but includes a region formed by ion implantation.
  • LOCOS Local Oxidation of Silicon
  • the FD region (particularly, the boundary portion with the element isolation region) as such a charge storage portion is a source of dark current (noise charge).
  • the data read timing according to the amount of accumulated charge in the FD region differs depending on the row in the light receiving unit.
  • the amount of noise to be superimposed varies from line to line. Therefore, when the APS solid-state imaging device performs a global shutter imaging operation, the magnitude of noise differs in each row of image data obtained by imaging.
  • the solid-state imaging device 1 is characterized by the shape of the gate electrode surrounding the FD region, as shown in FIGS.
  • the shape of the boundary line between the region and the element isolation region is also characteristic.
  • FIG. 12 to FIG. 15 are diagrams showing the FD region and its peripheral portion in the layout of the pixel portion.
  • the gate electrodes G 1 and G 2 of the transistor, the contacts C 1 and C 2 provided on the gate electrode, the FD region, and the contact C FD provided on the FD region are shown. ing.
  • a boundary line between the diffusion region and the element isolation region is indicated by a broken line. That is, the inner side of the broken line is the diffusion region, and the outer side of the broken line is the element isolation region.
  • the layout shown in FIG. 12 is of the first type in which the FD region is surrounded by two gate electrodes G 1 and G 2 and element isolation regions arranged in parallel to each other.
  • the side on the contact C FD side of each of the gate electrodes G 1 and G 2 is linear from one boundary position between the FD region and the element isolation region to the other boundary position. .
  • FIG. 12 (b), the layout shown in each (c), part of the contact C FD side edges in one or both or the gate electrode G 1 and the gate electrode G 2 is, FD region
  • the boundary line (broken line) between the element isolation region and the element isolation region it protrudes to the side where the contact CFD exists as compared with other portions in contact with the FD region.
  • the contact C FD at least a part of the side on the contact C FD side of either or both of the gate electrode G 1 and the gate electrode G 2 that is in contact with the FD region is the contact C FD.
  • It has a curved shape that is concave on the side where there is. If the contact CFD is circular, the curved shape is preferably an arc shape having a common center point with the circle. However, it is necessary to follow established layout rules.
  • the length of the boundary between the FD region that is a noise charge generation source and the element isolation region is shorter in the layouts shown in FIGS. 12B and 12C than in the layout shown in FIG.
  • the amount of noise charge generated in the FD region is reduced by shortening the boundary between the FD region and the element isolation region that are noise charge generation sources, in the image data of each frame obtained by imaging. Even if different noise is included in each row, the influence of the noise is reduced.
  • the area of the FD region can be reduced and the junction capacitance of the FD region can be reduced, so that the amplification transistor Dx with respect to the accumulated charge amount of the FD capacitance can be reduced.
  • the output gain can be increased and the linearity can be improved.
  • FIG. 16 is a diagram illustrating an example of a cross-sectional structure of the FD region of the pixel portion and its periphery.
  • FIG. 16B shows a cross-sectional structure taken along line AA ′ in FIG. 16A (same as FIG. 12C).
  • FIG. 16C shows a cross-sectional structure taken along line BB ′ in FIG.
  • the AA ′ line passes through the center position of the contact CFD provided on the FD region, but does not pass through the gate electrodes G 1 and G 2 .
  • element isolation regions 21 and 21 are formed on the P well 20 of the semiconductor substrate, and an N-type region is sandwiched between the element isolation regions 21 and 21.
  • An FD region 25 is formed.
  • a contact 26 (contact C FD ) is formed on the FD region 25.
  • Line B-B passes through the gate electrode G 2 and the FD region.
  • element isolation regions 21 and 21 are formed on the P well 20 of the semiconductor substrate, and an N-type FD is formed in a part of the region sandwiched between the element isolation regions 21 and 21.
  • a region 25 is formed, and a channel layer 22 and an insulating layer 23 are stacked in a region between the FD region 25 and the element isolation regions 21 and 21.
  • a gate electrode 24 (gate electrode G 2 ) is formed on the element isolation region 21 and the insulating layer 23.
  • the layout shown in FIG. 13 is of the second type in which the FD region is surrounded by two gate electrodes G 1 and G 2 and element isolation regions arranged non-parallel to each other. Also in the layout shown in FIG. 13, a part of the side on the contact C FD side of either or both of the gate electrode G 1 and the gate electrode G 2 is on the boundary line (broken line) between the FD region and the element isolation region. Compared with other portions in contact with the FD region, it protrudes to the side where the contact CFD exists.
  • a curved shape in which at least part of the side on the contact C FD side of either or both of the gate electrode G 1 and the gate electrode G 2 that is in contact with the FD region is concave on the side where the contact C FD exists. It has become. If the contact CFD is circular, the curved shape is preferably an arc shape having a common center point with the circle. However, it is necessary to follow established layout rules. Such a layout can also achieve the same effects as those shown in FIGS.
  • the layout shown in FIG. 14 is of the third type in which the FD region is surrounded by one gate electrode G1 and an element isolation region.
  • the contact C FD side edge of the gate electrode G 1 is a straight from one boundary position between the FD region and the element isolation region to the other of the boundary position.
  • FIG. 14 (b), (c) In the layout shown in each part of the contact C FD side edge of the gate electrode G 1, the boundary line between the FD region and the element isolation region (dashed line) Above, it protrudes to the side where the contact CFD exists, as compared with other portions in contact with the FD region.
  • a curved shape in which at least a part of the side on the contact C FD side of the gate electrode G 1 that is in contact with the FD region is concave on the side where the contact C FD exists. It has become.
  • the boundary line between the FD region and the element isolation region has a curved shape that is concave on the side where the contact CFD exists.
  • the curved shape is preferably an arc shape having a common center point with the circle.
  • Layout shown in FIG. 15 is for the FD region is surrounded by the gate electrode G 1 of the annular boundary line between the FD region and the element isolation region in a layout shown in FIG. 14 (c) (dashed line) by further projecting the gate electrode G 1 in the above corresponds to that the annular.
  • the layout shown in FIG. 15 can also achieve the same effects as those shown in FIGS.
  • the according to the shape of the contact C FD by appropriately setting the shape of the inner side of the gate electrode G 1, and it is possible to reduce the area of the FD region to reduce the junction capacitance of the FD region Therefore, the gain of the output of the amplifying transistor Dx with respect to the accumulated charge amount of the FD capacitor can be increased, and the linearity can be improved.
  • the solid-state imaging device according to the present invention is not limited to the above-described embodiments and configuration examples, and various modifications are possible.
  • the present invention can be used as a solid-state imaging device capable of obtaining image data in which the influence of noise charges is reduced when performing a global shutter type imaging operation.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

　固体撮像装置の複数の画素部それぞれは、入射光量に応じた量の電荷を発生するフォトダイオードと、該電荷を蓄積する電荷蓄積部としてのＦＤ領域と、ＦＤ領域と電気的に接続されたゲート電極を有する第１トランジスタと、を含む。ＦＤ領域は、第１トランジスタのゲート電極と電気的に接続するためのコンタクトを領域内に有し、第２および第３のトランジスタそれぞれのゲート電極Ｇ１，Ｇ２ならびに素子分離領域により囲まれている。ゲート電極Ｇ１，Ｇ２の双方または何れか一方におけるコンタクトＣＦＤ側の辺は、ＦＤ領域と素子分離領域との境界線（破線）上において、ＦＤ領域に接する他の部分と比べて、コンタクトＣＦＤが存在する側へ突出している。これにより、グローバルシャッター方式の撮像動作をする場合にノイズ電荷の影響が低減された画像データを得ることができる固体撮像装置が実現される。

Description

固体撮像装置
　本発明は、固体撮像装置に関するものである。
　固体撮像装置は、入射光量に応じた量の電荷を発生するフォトダイオードを各々含む複数の画素部が配列された受光部を備え、複数の画素部それぞれから出力されるデータに基づいて撮像をすることができる。固体撮像装置の構成としてＡＰＳ（Active Pixel Sensor）方式とＰＰＳ（Passive Pixel Sensor）方式とがある。そのうちＡＰＳ方式の場合の画素部は、入射光量に応じた量の電荷を発生するフォトダイオードと、該電荷を蓄積する電荷蓄積部としてのフローティング・ディフュージョン領域と、フローティング・ディフュージョン領域と電気的に接続されたゲート電極を有する増幅用トランジスタと、を含んで構成される（特許文献１参照）。
　ＡＰＳ方式の固体撮像装置は、受光部の複数の画素部において同一タイミングで、フォトダイオードの接合容量部およびフローティング・ディフュージョン領域を放電させ、フォトダイオードで電荷を発生させ、その発生した電荷をフローティング・ディフュージョン領域へ転送して、その転送した電荷をフローティング・ディフュージョン領域に蓄積することができる。そして、この固体撮像装置は、受光部における行毎に順に、各画素部のフローティング・ディフュージョン領域に蓄積された電荷の量に応じたデータを増幅用トランジスタから読み出すことができる。このような撮像動作はグローバルシャッター方式と呼ばれる。
　これに対して、ローリングシャッター方式の撮像動作では、フォトダイオードでの電荷発生，電荷蓄積およびデータ読出が、受光部における行毎に期間をずらして順に行われる。ローリングシャッター方式の撮像動作では、撮像により得られた各フレームの画像データは、行によって異なる時刻に得られたものとなる。
　グローバルシャッター方式の撮像動作では、撮像により得られた各フレームの画像データは、行によらず同一の時刻に得られたものとなる。したがって、時間的な動きがある被写体を撮像する場合に、或る瞬間の被写体の像を正確に得るためには、グローバルシャッター方式の撮像動作が好適である。
特開２００６－１０８４６７号公報
　ＡＰＳ方式の固体撮像装置がグローバルシャッター方式の撮像動作をする場合に以下のような問題があることを本発明者は見出した。
　ローリングシャッター方式の撮像動作では、フローティング・ディフュージョン領域へ電荷転送を行ってから直ちに信号出力の読み出しがおこなわれるため、フローティング・ディフュージョン領域の暗電流は通常大きな問題とはならなかったが、グローバルシャッター方式の撮像動作では、ローリングシャッター方式に比べて信号出力を読み出すまでに時間を要する。
　前述したとおり、グローバルシャッター方式の撮像動作では、フローティング・ディフュージョン領域への電荷転送から当該電荷量に応じたデータの読出しまでの時間は、受光部における行によって異なる。また、フローティング・ディフュージョン領域は、暗電流（ノイズ電荷）の発生源となる。読み出しを終えるまでは暗電流（ノイズ電荷）がフローティング・ディフュージョン領域に蓄積されていくため、読み出すまでの時間によってノイズ電荷量が異なることになり、行によってノイズ電荷量が異なることとなる。
　したがって、画素部から出力されるデータは、フォトダイオードで発生した電荷の量にノイズ電荷量を加えたものに応じたものとなり、そのノイズ電荷量が受光部における行によって異なる。このことから、ＡＰＳ方式の固体撮像装置がグローバルシャッター方式の撮像動作をする場合には、撮像により得られる各フレームの画像データは、ノイズ電荷量が行毎に異なることの影響を受けたものとなる。
　本発明は、上記問題点を解消する為になされたものであり、グローバルシャッター方式の撮像動作をする場合にノイズ電荷の影響が低減された画像データを得ることができる固体撮像装置を提供することを目的とする。
　本発明に係る固体撮像装置は、半導体基板上に複数の画素部が配列された受光部を備える固体撮像装置であって、複数の画素部それぞれが、入射光量に応じた量の電荷を発生するフォトダイオードと、該電荷を蓄積する電荷蓄積部としてのフローティング・ディフュージョン領域と、フローティング・ディフュージョン領域と電気的に接続されたゲート電極を有する第１トランジスタと、を含み、フローティング・ディフュージョン領域が、第１トランジスタのゲート電極と電気的に接続するためのコンタクトを領域内に有し、第２および第３のトランジスタそれぞれのゲート電極ならびに素子分離領域により囲まれていて、第２トランジスタおよび第３トランジスタの双方または何れか一方のゲート電極におけるコンタクト側の辺の一部が、フローティング・ディフュージョン領域と素子分離領域との境界線上において、フローティング・ディフュージョン領域に接する他の部分と比べて、コンタクトが存在する側へ突出している、ことを特徴とする。
　ここで、第２トランジスタおよび第３トランジスタの双方または何れか一方のゲート電極におけるコンタクト側の辺のうち、フローティング・ディフュージョン領域に接する少なくとも一部が、コンタクトが存在する側に凹となる曲線形状となっているのが好適である。
　或いは、本発明に係る固体撮像装置は、半導体基板上に複数の画素部が配列された受光部を備える固体撮像装置であって、複数の画素部それぞれが、入射光量に応じた量の電荷を発生するフォトダイオードと、該電荷を蓄積する電荷蓄積部としてのフローティング・ディフュージョン領域と、フローティング・ディフュージョン領域と電気的に接続されたゲート電極を有する第１トランジスタと、を含み、フローティング・ディフュージョン領域が、第１トランジスタのゲート電極と電気的に接続するためのコンタクトを領域内に有し、第２トランジスタのゲート電極および素子分離領域により囲まれていて、第２トランジスタのゲート電極におけるコンタクト側の辺の一部が、フローティング・ディフュージョン領域と素子分離領域との境界線上において、フローティング・ディフュージョン領域に接する他の部分と比べて、コンタクトが存在する側へ突出している、ことを特徴とする。
　ここで、第２トランジスタのゲート電極におけるコンタクト側の辺のうち、フローティング・ディフュージョン領域に接する少なくとも一部が、コンタクトが存在する側に凹となる曲線形状となっているのが好適である。また、フローティング・ディフュージョン領域と素子分離領域との境界線の少なくとも一部が、コンタクトが存在する側に凹となる曲線形状となっているのも好適である。
　また、或いは、本発明に係る固体撮像装置は、半導体基板上に複数の画素部が配列された受光部を備える固体撮像装置であって、複数の画素部それぞれが、入射光量に応じた量の電荷を発生するフォトダイオードと、該電荷を蓄積する電荷蓄積部としてのフローティング・ディフュージョン領域と、フローティング・ディフュージョン領域と電気的に接続されたゲート電極を有する第１トランジスタと、を含み、フローティング・ディフュージョン領域が、第１トランジスタのゲート電極と電気的に接続するためのコンタクトを領域内に有し、第２トランジスタの環状のゲート電極により囲まれている、ことを特徴とする。
　なお、電荷蓄積部としてのフローティング・ディフュージョン領域と電気的に接続されたゲート電極を有する第１トランジスタは、その電荷蓄積部に蓄積されている電荷量に応じたデータを出力する増幅用トランジスタである。また、第２トランジスタおよび第３トランジスタそれぞれは、フォトダイオードで発生した電荷を電荷蓄積部へ転送したりフォトダイオードの接合容量部や電荷蓄積部を放電したりする放電用トランジスタ，転送用トランジスタおよび保持用トランジスタの何れかである。
　本発明に係る固体撮像装置は、グローバルシャッター方式の撮像動作をする場合にノイズ電荷の影響が低減された画像データを得ることができる。
図１は、固体撮像装置１の概略構成を示す図である。 図２は、固体撮像装置１の各画素部の回路構成の一例を示す図である。 図３は、固体撮像装置１の各画素部の回路構成の他の一例を示す図である。 図４は、固体撮像装置１の各画素部の回路構成の更に他の一例を示す図である。 図５は、図２に示される画素部のレイアウトの一例を示す図である。 図６は、図２に示される画素部のレイアウトの他の一例を示す図である。 図７は、図２に示される画素部のレイアウトの更に他の一例を示す図である。 図８は、図３に示される画素部のレイアウトの一例を示す図である。 図９は、図３に示される画素部のレイアウトの他の一例を示す図である。 図１０は、図３に示される画素部のレイアウトの更に他の一例を示す図である。 図１１は、図４に示される画素部のレイアウトの一例を示す図である。 図１２は、画素部のレイアウトのうちＦＤ領域およびその周辺の部分を示す図である。 図１３は、画素部のレイアウトのうちＦＤ領域およびその周辺の部分を示す図である。 図１４は、画素部のレイアウトのうちＦＤ領域およびその周辺の部分を示す図である。 図１５は、画素部のレイアウトのうちＦＤ領域およびその周辺の部分を示す図である。 図１６は、画素部のＦＤ領域およびその周辺の断面構造の一例を示す図である。
　以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一または同等の要素には同一の符号を付し、重複する説明を省略する。
　図１は、固体撮像装置１の概略構成を示す図である。固体撮像装置１は、受光部１０，行選択部１１，読出部１２および制御部１３を備えている。これらの要素のうち少なくとも受光部１０は半導体基板上に形成されている。また、行選択部１１，読出部１２および制御部１３も半導体基板上に形成されているのが好適である。
　受光部１０はＭ×Ｎ個の画素部Ｐ１,１～ＰＭ,Ｎを含む。Ｍ×Ｎ個の画素部Ｐ１,１～ＰＭ,Ｎは、共通の構成を有していて、Ｍ行Ｎ列に２次元配列されている。各画素部Ｐｍ,ｎは第ｍ行第ｎ列に位置している。ここで、Ｍ，Ｎは２以上の整数であり、ｍは１以上Ｍ以下の各整数であり、ｎは１以上Ｎ以下の各整数である。
　各画素部Ｐｍ,ｎは、入射光量に応じた量の電荷を発生するフォトダイオードと、該電荷を蓄積する電荷蓄積部とを有する。各画素部Ｐｍ,ｎは、行選択部１１から制御信号線を介して受け取った各種の制御信号に基づいて、フォトダイオードで発生した電荷を電荷蓄積部に蓄積し、その電荷蓄積部における蓄積電荷量に応じたデータを読出信号線Ｌｎへ出力する。
　行選択部１１は、受光部１０の各画素部Ｐｍ,ｎの動作を制御するための各種の制御信号を出力する。より具体的には、行選択部１１は、受光部１０における各画素部Ｐｍ,ｎに対して同一タイミングで、フォトダイオードの接合容量部および電荷蓄積部を放電させ、フォトダイオードで電荷を発生させ、その発生した電荷を電荷蓄積部へ転送して、その転送した電荷を電荷蓄積部に蓄積させる。そして、行選択部１１は、受光部１０における各行を選択して行毎に各画素部Ｐｍ,ｎに対して電荷蓄積部における蓄積電荷量に応じたデータを読出信号線Ｌｎへ出力させる。
　読出部１２は、Ｎ本の読出信号線Ｌ１～ＬＮと接続され、行選択部１１により選択された受光部１０における第ｍ行の各画素部Ｐｍ,ｎから読出信号線Ｌｎへ出力されたデータを入力して、第ｍ行の各画素部Ｐｍ,ｎのフォトダイオードで発生した電荷の量に応じたデータを出力する。
　制御部１３は、行選択部１１および読出部１２それぞれの動作を制御することで、固体撮像装置１全体の動作を制御する。より具体的には、制御部１３は、行選択部１１における受光部１０への各種の制御信号の送出、読出部１２における各画素部Ｐｍ,ｎからのデータの入力、および、読出部１２における各データの出力、それぞれの動作タイミングを制御する。
　この固体撮像装置１は、ＡＰＳ方式の構成であって、グローバルシャッター方式の撮像動作をすることができる。各画素部Ｐｍ,ｎの回路構成としては様々なものが可能であり、また、半導体基板上の各画素部Ｐｍ,ｎのレイアウトとしても様々なものが可能である。図２～図４それぞれは、固体撮像装置１の各画素部Ｐｍ,ｎの回路構成の一例を示す図である。
　図２に示される画素部Ｐｍ,ｎは、フォトダイオードＰＤ，放電用トランジスタＲｘ，転送用トランジスタＴｘ，増幅用トランジスタＤｘおよび選択用トランジスタＳｘを含む。放電用トランジスタＲｘ，転送用トランジスタＴｘおよびフォトダイオードＰＤは順に直列的に接続されていて、放電用トランジスタＲｘのドレイン端子に基準電圧ＶＤＤが入力され、フォトダイオードＰＤのアノ－ド端子が接地されている。
　放電用トランジスタＲｘと転送用トランジスタＴｘとの接続点は、増幅用トランジスタＤｘのゲート電極に接続されている。増幅用トランジスタＤｘのドレイン端子に基準電圧ＶＤＤが入力される。増幅用トランジスタＤｘのソース端子は、選択用トランジスタＳｘのドレイン端子と接続されている。各画素部Ｐｍ,ｎの選択用トランジスタＳｘのソース端子は、読出信号線Ｌｎに接続されている。
　各画素部Ｐｍ,ｎの放電用トランジスタＲｘのゲート電極は、行選択部１１から制御信号線ＬＲｍへ出力されるReset(m)信号が入力される。各画素部Ｐｍ,ｎの転送用トランジスタＴｘのゲート電極は、行選択部１１から制御信号線ＬＴｍへ出力されるTrans(m)信号が入力される。また、各画素部Ｐｍ,ｎの選択用トランジスタＳｘのゲート電極は、行選択部１１から制御信号線ＬＡｍへ出力されるAddress(m)信号が入力される。これらの制御信号（Reset(m)信号，Trans(m)信号，Address(m)信号）は、行選択部１１から第ｍ行のＮ個の画素部Ｐｍ,１～Ｐｍ,Ｎに対して共通に入力される。
　Reset(m)信号およびTrans(m)信号がハイレベルであるとき、フォトダイオードＰＤの接合容量部が放電され、また、増幅用トランジスタＤｘのゲート電極に接続される電荷蓄積部が放電される。Trans(m)信号がローレベルであるとき、フォトダイオードＰＤで発生した電荷は接合容量部に蓄積されていく。Reset(m)信号がローレベルであって、Trans(m)信号がハイレベルであると、フォトダイオードＰＤの接合容量部に蓄積されていた電荷は、増幅用トランジスタＤｘのゲート電極に接続される電荷蓄積部に転送され蓄積される。
　Address(m)信号がハイレベルであるとき、増幅用トランジスタＤｘのゲート電極に接続される電荷蓄積部に蓄積されている電荷量に応じたデータ（ノイズ成分が重畳された信号成分のデータ）が、選択用トランジスタＳｘを経て読出信号線Ｌｎへ出力される。なお、電荷蓄積部が放電状態にあるときには、ノイズ成分のみのデータが選択用トランジスタＳｘを経て読出信号線Ｌｎへ出力される。また、増幅用トランジスタＤｘのゲート電極に電気的に接続される電荷蓄積部は、フローティング・ディフュージョン領域（以下「ＦＤ領域」という場合がある。）である。
　図３に示される画素部Ｐｍ,ｎは、フォトダイオードＰＤ，ＦＤ放電用トランジスタＦＤ_Ｒｘ，ＰＤ放電用トランジスタＰＤ_Ｒｘ，転送用トランジスタＴｘ，増幅用トランジスタＤｘおよび選択用トランジスタＳｘを含む。ＦＤ放電用トランジスタＦＤ_Ｒｘ，転送用トランジスタＴｘおよびフォトダイオードＰＤは順に直列的に接続されていて、ＦＤ放電用トランジスタＦＤ_Ｒｘのドレイン端子に基準電圧ＶＤＤが入力され、フォトダイオードＰＤのアノ－ド端子が接地されている。
　ＦＤ放電用トランジスタＦＤ_Ｒｘと転送用トランジスタＴｘとの接続点は、増幅用トランジスタＤｘのゲート電極に接続されている。増幅用トランジスタＤｘのドレイン端子に基準電圧ＶＤＤが入力される。増幅用トランジスタＤｘのソース端子は、選択用トランジスタＳｘのドレイン端子と接続されている。各画素部Ｐｍ,ｎの選択用トランジスタＳｘのソース端子は、読出信号線Ｌｎに接続されている。また、ＰＤ放電用トランジスタＰＤ_Ｒｘのドレイン端子に基準電圧ＶＤＤが入力され、ＰＤ放電用トランジスタＰＤ_Ｒｘのソース端子はフォトダイオードＰＤのカソード端子に接続されている。
　各画素部Ｐｍ,ｎのＦＤ放電用トランジスタＦＤ_Ｒｘのゲート電極は、行選択部１１から制御信号線ＬＲ１ｍへ出力されるReset1(m)信号が入力される。各画素部Ｐｍ,ｎのＰＤ放電用トランジスタＰＤ_Ｒｘのゲート電極は、行選択部１１から制御信号線ＬＲ２ｍへ出力されるReset2(m)信号が入力される。各画素部Ｐｍ,ｎの転送用トランジスタＴｘのゲート電極は、行選択部１１から制御信号線ＬＴｍへ出力されるTrans(m)信号が入力される。また、各画素部Ｐｍ,ｎの選択用トランジスタＳｘのゲート電極は、行選択部１１から制御信号線ＬＡｍへ出力されるAddress(m)信号が入力される。これらの制御信号（Reset1(m)信号，Reset2(m)信号，Trans(m)信号，Address(m)信号）は、行選択部１１から第ｍ行のＮ個の画素部Ｐｍ,１～Ｐｍ,Ｎに対して共通に入力される。
　Reset1(m)信号がハイレベルであるとき、増幅用トランジスタＤｘのゲート電極に接続される電荷蓄積部（ＦＤ領域）が放電される。Reset2(m)信号がハイレベルであるとき、フォトダイオードＰＤの接合容量部が放電される。Reset2(m)信号およびTrans(m)信号がローレベルであるとき、フォトダイオードＰＤで発生した電荷は接合容量部に蓄積されていく。Reset1(m)信号およびReset2(m)信号がローレベルであって、Trans(m)信号がハイレベルであると、フォトダイオードＰＤの接合容量部に蓄積されていた電荷は、増幅用トランジスタＤｘのゲート電極に接続される電荷蓄積部（ＦＤ領域）に転送され蓄積される。
　図４に示される画素部Ｐｍ,ｎは、フォトダイオードＰＤ，放電用トランジスタＲｘ，転送用トランジスタＴｘ，増幅用トランジスタＤｘ，選択用トランジスタＳｘおよび保持用トランジスタＨｘを含む。図４に示される画素部Ｐｍ,ｎは、図２に示された構成に加えて保持用トランジスタＨｘを更に含む。保持用トランジスタＨｘのドレイン端子は、放電用トランジスタＲｘと転送用トランジスタＴｘとの接続点に接続され、保持用トランジスタＨｘのソース端子は、増幅用トランジスタＤｘのゲート電極に接続されている。各画素部Ｐｍ,ｎの保持用トランジスタＨｘのゲート電極は、行選択部１１から制御信号線ＬＨｍへ出力されるHold(m)信号が入力される。このHold(m)信号も、行選択部１１から第ｍ行のＮ個の画素部Ｐｍ,１～Ｐｍ,Ｎに対して共通に入力される。
　Reset(m)信号，Trans(m)信号およびHold(m)信号がハイレベルであるとき、フォトダイオードＰＤの接合容量部が放電され、また、増幅用トランジスタＤｘのゲート電極に接続される電荷蓄積部（ＦＤ領域）が放電される。Trans(m)信号がローレベルであるとき、フォトダイオードＰＤで発生した電荷は接合容量部に蓄積されていく。Reset(m)信号がローレベルであって、Trans(m) 信号およびHold(m)信号がハイレベルであると、フォトダイオードＰＤの接合容量部に蓄積されていた電荷は、増幅用トランジスタＤｘのゲート電極に接続される電荷蓄積部（ＦＤ領域）に転送され蓄積される。
　図５～図７それぞれは、図２に示される画素部Ｐｍ,ｎのレイアウトの一例を示す図である。図８～図１０それぞれは、図３に示される画素部Ｐｍ,ｎのレイアウトの一例を示す図である。また、図１１は、図４に示される画素部Ｐｍ,ｎのレイアウトの一例を示す図である。これらの図には、各トランジスタのゲート電極、コンタクトおよび拡散領域が示されている。拡散領域と素子分離領域との境界線が破線で示されている。すなわち、破線で囲まれた領域が拡散領域であり、破線の外側が素子分離領域である。また、拡散領域としては、フォトダイオードＰＤの拡散領域、各トランジスタのソースまたはドレインとなる拡散領域、および、フローティング・ディフュージョン領域（ＦＤ領域）、が含まれる。
　図５～図７それぞれに示されるレイアウトにおいて、ゲート電極ＧＲは放電用トランジスタＲｘのゲート電極である。ゲート電極ＧＴは転送用トランジスタＴｘのゲート電極である。ゲート電極ＧＤは増幅用トランジスタＤｘのゲート電極である。ゲート電極ＧＳは選択用トランジスタＳｘのゲート電極である。
　放電用トランジスタＲｘのゲート電極ＧＲ上に設けられたコンタクトＣＲは、そのゲート電極ＧＲを制御信号線ＬＲｍと電気的に接続するためのものである。転送用トランジスタＴｘのゲート電極ＧＴ上に設けられたコンタクトＣＴは、そのゲート電極ＧＴを制御信号線ＬＴｍと電気的に接続するためのものである。選択用トランジスタＳｘのゲート電極ＧＳ上に設けられたコンタクトＣＳは、そのゲート電極ＧＳを制御信号線ＬＡｍと電気的に接続するためのものである。拡散領域上に設けられたコンタクトＣＶＤＤは、放電用トランジスタＲｘおよび増幅用トランジスタＤｘそれぞれのドレイン端子を基準電圧ＶＤＤと電気的に接続するためのものである。拡散領域上に設けられたコンタクトＣＯは、選択用トランジスタＳｘのソース端子を読出信号線Ｌｎと電気的に接続するためのものである。増幅用トランジスタＤｘのゲート電極ＧＤ上に設けられたコンタクトＣＤと、ＦＤ領域上に設けられたコンタクトＣＦＤとは、金属配線により互いに電気的に接続される。
　図８～図１０それぞれに示されるレイアウトにおいても、転送用トランジスタＴｘのゲート電極ＧＴ、増幅用トランジスタＤｘのゲート電極ＧＤ、選択用トランジスタＳｘのゲート電極ＧＳ、転送用トランジスタＴｘのゲート電極ＧＴ上に設けられたコンタクトＣＴ、増幅用トランジスタＤｘのゲート電極ＧＤ上に設けられたコンタクトＣＤ、選択用トランジスタＳｘのゲート電極ＧＳ上に設けられたコンタクトＣＳ、拡散領域上に設けられたコンタクトＣＶＤＤ、拡散領域上に設けられたコンタクトＣＯ、および、ＦＤ領域上に設けられたコンタクトＣＦＤが示されている。
　ゲート電極ＧＲ１はＦＤ放電用トランジスタＦＤ_Ｒｘのゲート電極であり、ゲート電極ＧＲ２はＰＤ放電用トランジスタＰＤ_Ｒｘのゲート電極である。ＦＤ放電用トランジスタＦＤ_Ｒｘのゲート電極ＧＲ１上に設けられたコンタクトＣＲ１は、そのゲート電極ＧＲ１を制御信号線ＬＲ１ｍと電気的に接続するためのものである。ＰＤ放電用トランジスタＰＤ_Ｒｘのゲート電極ＧＲ２上に設けられたコンタクトＣＲ２は、そのゲート電極ＧＲ２を制御信号線ＬＲ２ｍと電気的に接続するためのものである。
　図１１に示されるレイアウトにおいても、放電用トランジスタＲｘのゲート電極ＧＲ、転送用トランジスタＴｘのゲート電極ＧＴ、増幅用トランジスタＤｘのゲート電極ＧＤ、選択用トランジスタＳｘのゲート電極ＧＳ、放電用トランジスタＲｘのゲート電極ＧＲ上に設けられたコンタクトＣＲ、転送用トランジスタＴｘのゲート電極ＧＴ上に設けられたコンタクトＣＴ、増幅用トランジスタＤｘのゲート電極ＧＤ上に設けられたコンタクトＣＤ、選択用トランジスタＳｘのゲート電極ＧＳ上に設けられたコンタクトＣＳ、拡散領域上に設けられたコンタクトＣＶＤＤ、拡散領域上に設けられたコンタクトＣＯ、および、ＦＤ領域上に設けられたコンタクトＣＦＤが示されている。
　ゲート電極ＧＨは保持用トランジスタＨｘのゲート電極である。保持用トランジスタＨｘのゲート電極ＧＨ上に設けられたコンタクトＣＨは、そのゲート電極ＧＨを制御信号線ＬＨｍと電気的に接続するためのものである。
　図５～図１１それぞれに示されるレイアウトにおいて、フォトダイオードＰＤで発生した電荷を蓄積する電荷蓄積部としてのＦＤ領域およびその周辺に注目すると、大別して以下の３つの類型がある。すなわち、第１類型（図６，図９）では、ＦＤ領域は、互いに平行に配置された２つのゲート電極および素子分離領域により囲まれている。第２類型（図５，図８）では、ＦＤ領域は、互いに非平行に配置された２つのゲート電極および素子分離領域により囲まれている。また、第３類型（図７，図１０，図１１）では、ＦＤ領域は、１つのゲート電極および素子分離領域により囲まれている。なお、ＦＤ領域を囲むゲート電極は、放電用トランジスタＲｘのゲート電極ＧＲ，転送用トランジスタＴｘのゲート電極ＧＴ，ＦＤ放電用トランジスタＦＤ_Ｒｘのゲート電極ＧＲ１ および 保持用トランジスタＨｘのゲート電極ＧＨ の何れかである。
　ＦＤ領域等の形成方法は概略的には以下のとおりである。すなわち、ＦＤ領域形成に先立って、半導体基板上に素子分離領域およびゲート電極が形成される。この素子分離領域はＬＯＣＯＳ（Local Oxidation of Silicon）により形成される。そして、これら素子分離領域およびゲート電極がマスクとして用いられて、これらにより囲まれる領域に対してイオン注入が行われることで、ＦＤ領域が形成される。このとき、フォトダイオードＰＤの拡散領域もイオン注入により形成される。さらに、ＦＤ領域上にコンタクトＣＦＤが形成される。ここで、拡散領域と呼んでいるが、イオン注入により形成されたものも含んでいる。
　発明者の知見によれば、このような電荷蓄積部としてのＦＤ領域（特に、素子分離領域との境界の部分）が暗電流（ノイズ電荷）の発生源となる。そして、固体撮像装置がグローバルシャッター方式の撮像動作をする場合には、ＦＤ領域における蓄積電荷量に応じたデータの読出しのタイミングが受光部における行によって異なることから、画素部から出力されるデータに重畳されるノイズの大きさが行によって異なる。したがって、ＡＰＳ方式の固体撮像装置がグローバルシャッター方式の撮像動作をする場合には、撮像により得られる各フレームの画像データにおいてノイズの大きさが行毎に異なる。
　このような問題点を解消する為に、本実施形態に係る固体撮像装置１は、図１２～図１５に示されるように、ＦＤ領域を囲むゲート電極の形状に特徴を有し、さらに、ＦＤ領域と素子分離領域との境界線の形状にも特徴を有するものである。図１２～図１５それぞれは、画素部のレイアウトのうちＦＤ領域およびその周辺の部分を示す図である。これらの図には、トランジスタのゲート電極Ｇ１，Ｇ２、このゲート電極上に設けられたコンタクトＣ１，Ｃ２、ＦＤ領域、および、このＦＤ領域上に設けられたコンタクトＣＦＤが示されている。拡散領域と素子分離領域との境界線が破線で示されている。すなわち、破線の内側が拡散領域であり、破線の外側が素子分離領域である。
　図１２に示されるレイアウトは、互いに平行に配置された２つのゲート電極Ｇ１，Ｇ２および素子分離領域によりＦＤ領域が囲まれている第１類型のものである。図１２（ａ）に示されるレイアウトでは、ゲート電極Ｇ１，Ｇ２それぞれにおけるコンタクトＣＦＤ側の辺は、ＦＤ領域と素子分離領域との一方の境界位置から他方の境界位置にかけて直線状である。
　これに対して、図１２（ｂ），（ｃ）それぞれに示されるレイアウトでは、ゲート電極Ｇ１およびゲート電極Ｇ２の双方または何れか一方におけるコンタクトＣＦＤ側の辺の一部は、ＦＤ領域と素子分離領域との境界線（破線）上において、ＦＤ領域に接する他の部分と比べて、コンタクトＣＦＤが存在する側へ突出している。特に、図１２（ｃ）に示されるレイアウトでは、ゲート電極Ｇ１およびゲート電極Ｇ２の双方または何れか一方におけるコンタクトＣＦＤ側の辺のうち、ＦＤ領域に接する少なくとも一部が、コンタクトＣＦＤが存在する側に凹となる曲線形状となっている。コンタクトＣＦＤが円形であれば、上記曲線形状は、その円と共通の中心点を有する円弧形状であるのが好ましい。ただし、定められたレイアウトルールに従うことが必要である。
　ノイズ電荷発生源となるＦＤ領域と素子分離領域との境界の長さは、図１２（ａ）に示されるレイアウトより、図１２（ｂ），（ｃ）に示されるレイアウトの方が短い。このように、ノイズ電荷発生源となるＦＤ領域と素子分離領域との境界が短くなることにより、ＦＤ領域で発生するノイズ電荷の量が低減されるので、撮像により得られる各フレームの画像データにおいて行によって異なるノイズが含まれるとしても、そのノイズの影響が低減される。
　また、図１２（ｃ）に示されるレイアウトでは、ＦＤ領域の面積を小さくすることができて、ＦＤ領域の接合容量を小さくすることができるので、ＦＤ容量の蓄積電荷量に対する増幅用トランジスタＤｘの出力のゲインを大きくすることができ、また、リニアリティの向上も可能となる。
　なお、図１２（ｃ）に示されたレイアウトの場合の断面構造が図１６に示されている。図１６は、画素部のＦＤ領域およびその周辺の断面構造の一例を示す図である。ここでは、図１２（ｃ）に示されたレイアウトの場合の断面を示すが、その他のレイアウトの場合の断面も同様である。図１６（ｂ）は、図１６（ａ）（図１２（ｃ）と同じ）におけるＡ－Ａ'線での断面構造を示す。また、図１６（ｃ）は、図１６（ａ）におけるＢ－Ｂ'線での断面構造を示す。
　Ａ－Ａ'線は、ＦＤ領域上に設けられたコンタクトＣＦＤの中心位置を通るが、ゲート電極Ｇ１，Ｇ２を通らない。このＡ－Ａ'線での断面では、半導体基板のＰウェル２０上に、素子分離領域２１，２１が形成されていて、また、これら素子分離領域２１，２１により挟まれた領域にＮ型のＦＤ領域２５が形成されている。また、ＦＤ領域２５上にコンタクト２６（コンタクトＣＦＤ）が形成されている。
　Ｂ－Ｂ'線は、ゲート電極Ｇ２およびＦＤ領域を通る。このＢ－Ｂ'線での断面では、半導体基板のＰウェル２０上に、素子分離領域２１，２１が形成され、これら素子分離領域２１，２１により挟まれた領域の一部にＮ型のＦＤ領域２５が形成されていて、ＦＤ領域２５と素子分離領域２１，２１との間の領域にチャネル層２２および絶縁層２３が積層されて形成されている。また、素子分離領域２１および絶縁層２３の上にゲート電極２４（ゲート電極Ｇ２）が形成されている。
　図１３に示されるレイアウトは、互いに非平行に配置された２つのゲート電極Ｇ１，Ｇ２および素子分離領域によりＦＤ領域が囲まれている第２類型のものである。図１３に示されるレイアウトでも、ゲート電極Ｇ１およびゲート電極Ｇ２の双方または何れか一方におけるコンタクトＣＦＤ側の辺の一部は、ＦＤ領域と素子分離領域との境界線（破線）上において、ＦＤ領域に接する他の部分と比べて、コンタクトＣＦＤが存在する側へ突出している。また、ゲート電極Ｇ１およびゲート電極Ｇ２の双方または何れか一方におけるコンタクトＣＦＤ側の辺のうち、ＦＤ領域に接する少なくとも一部が、コンタクトＣＦＤが存在する側に凹となる曲線形状となっている。コンタクトＣＦＤが円形であれば、上記曲線形状は、その円と共通の中心点を有する円弧形状であるのが好ましい。ただし、定められたレイアウトルールに従うことが必要である。このようなレイアウトも、図１２（ｂ），（ｃ）と同様の効果を奏することができる。
　図１４に示されるレイアウトは、１つのゲート電極Ｇ１および素子分離領域によりＦＤ領域が囲まれている第３類型のものである。図１４（ａ）に示されるレイアウトでは、ゲート電極Ｇ１におけるコンタクトＣＦＤ側の辺は、ＦＤ領域と素子分離領域との一方の境界位置から他方の境界位置にかけて直線状である。
　これに対して、図１４（ｂ），（ｃ）それぞれに示されるレイアウトでは、ゲート電極Ｇ１におけるコンタクトＣＦＤ側の辺の一部は、ＦＤ領域と素子分離領域との境界線（破線）上において、ＦＤ領域に接する他の部分と比べて、コンタクトＣＦＤが存在する側へ突出している。特に、図１４（ｃ）に示されるレイアウトでは、ゲート電極Ｇ１におけるコンタクトＣＦＤ側の辺のうち、ＦＤ領域に接する少なくとも一部が、コンタクトＣＦＤが存在する側に凹となる曲線形状となっている。また、ＦＤ領域と素子分離領域との境界線の少なくとも一部も、コンタクトＣＦＤが存在する側に凹となる曲線形状となっている。コンタクトＣＦＤが円形であれば、上記曲線形状は、その円と共通の中心点を有する円弧形状であるのが好ましい。ただし、定められたレイアウトルールに従うことが必要である。このようなレイアウトも、図１２（ｂ），（ｃ）と同様の効果を奏することができる。
　図１５に示されるレイアウトは、環状のゲート電極Ｇ１によりＦＤ領域が囲まれているものであり、図１４（ｃ）に示されたレイアウトでＦＤ領域と素子分離領域との境界線（破線）上においてゲート電極Ｇ１を更に突出させて環状としたものに相当する。図１５に示されるレイアウトも、図１２（ｂ），（ｃ）と同様の効果を奏することができる。特に、図１５に示されるレイアウトでは、素子分離領域の境界線をゲート電極Ｇ１の下方に配置することができ、ＦＤ領域と素子分離領域との境界を無くすことができるので、この場合には、ノイズ電荷発生量を最小限に抑えることができる。また、コンタクトＣＦＤの形状に合わせて、ゲート電極Ｇ１の内側の辺の形状を適切に設定することにより、ＦＤ領域の面積を小さくすることができて、ＦＤ領域の接合容量を小さくすることができるので、ＦＤ容量の蓄積電荷量に対する増幅用トランジスタＤｘの出力のゲインを大きくすることができ、また、リニアリティの向上も可能となる。
　本発明による固体撮像装置は、上記実施形態及び構成例に限られるものではなく、様々な変形が可能である。
　本発明は、グローバルシャッター方式の撮像動作をする場合にノイズ電荷の影響が低減された画像データを得ることができる固体撮像装置として利用可能である。
　１…固体撮像装置、１０…受光部、１１…行選択部、１２…読出部、１３…制御部、２０…Ｐウェル、２１…素子分離領域、２２…チャネル層、２３…絶縁層、２４…ゲート電極、２５…ＦＤ領域、２６…コンタクト、Ｒｘ…放電用トランジスタ、Ｔｘ…転送用トランジスタ、Ｓｘ…選択用トランジスタ、Ｄｘ…増幅用トランジスタ、ＦＤ_Ｒｘ…ＦＤ放電用トランジスタ、ＰＤ_Ｒｘ…ＰＤ放電用トランジスタ、Ｈｘ…保持用トランジスタ、ＧＲ，ＧＴ，ＧＳ，ＧＤ，ＧＲ１，ＧＲ２，ＧＨ，Ｇ１，Ｇ２…ゲート電極、ＣＲ，ＣＴ，ＣＳ，ＣＤ，ＣＲ１，ＣＲ２，ＣＨ，ＣＶＤＤ，ＣＯ，ＣＦＤ，Ｃ１，Ｃ２…コンタクト。

Claims (6)

  1. 　半導体基板上に複数の画素部が配列された受光部を備える固体撮像装置であって、
    　前記複数の画素部それぞれが、入射光量に応じた量の電荷を発生するフォトダイオードと、該電荷を蓄積する電荷蓄積部としてのフローティング・ディフュージョン領域と、前記フローティング・ディフュージョン領域と電気的に接続されたゲート電極を有する第１トランジスタと、を含み、
    　前記フローティング・ディフュージョン領域が、前記第１トランジスタのゲート電極と電気的に接続するためのコンタクトを領域内に有し、第２および第３のトランジスタそれぞれのゲート電極ならびに素子分離領域により囲まれていて、
    　前記第２トランジスタおよび前記第３トランジスタの双方または何れか一方のゲート電極における前記コンタクト側の辺の一部が、前記フローティング・ディフュージョン領域と前記素子分離領域との境界線上において、前記フローティング・ディフュージョン領域に接する他の部分と比べて、前記コンタクトが存在する側へ突出している、
    　ことを特徴とする固体撮像装置。
  2. 　前記第２トランジスタおよび前記第３トランジスタの双方または何れか一方のゲート電極における前記コンタクト側の辺のうち、前記フローティング・ディフュージョン領域に接する少なくとも一部が、前記コンタクトが存在する側に凹となる曲線形状となっている、ことを特徴とする請求項１に記載の固体撮像装置。
  3. 　半導体基板上に複数の画素部が配列された受光部を備える固体撮像装置であって、
    　前記複数の画素部それぞれが、入射光量に応じた量の電荷を発生するフォトダイオードと、該電荷を蓄積する電荷蓄積部としてのフローティング・ディフュージョン領域と、前記フローティング・ディフュージョン領域と電気的に接続されたゲート電極を有する第１トランジスタと、を含み、
    　前記フローティング・ディフュージョン領域が、前記第１トランジスタのゲート電極と電気的に接続するためのコンタクトを領域内に有し、第２トランジスタのゲート電極および素子分離領域により囲まれていて、
    　前記第２トランジスタのゲート電極における前記コンタクト側の辺の一部が、前記フローティング・ディフュージョン領域と前記素子分離領域との境界線上において、前記フローティング・ディフュージョン領域に接する他の部分と比べて、前記コンタクトが存在する側へ突出している、
    　ことを特徴とする固体撮像装置。
  4. 　前記第２トランジスタのゲート電極における前記コンタクト側の辺のうち、前記フローティング・ディフュージョン領域に接する少なくとも一部が、前記コンタクトが存在する側に凹となる曲線形状となっている、ことを特徴とする請求項３に記載の固体撮像装置。
  5. 　前記フローティング・ディフュージョン領域と前記素子分離領域との境界線の少なくとも一部が、前記コンタクトが存在する側に凹となる曲線形状となっている、ことを特徴とする請求項３に記載の固体撮像装置。
  6. 　半導体基板上に複数の画素部が配列された受光部を備える固体撮像装置であって、
    　前記複数の画素部それぞれが、入射光量に応じた量の電荷を発生するフォトダイオードと、該電荷を蓄積する電荷蓄積部としてのフローティング・ディフュージョン領域と、前記フローティング・ディフュージョン領域と電気的に接続されたゲート電極を有する第１トランジスタと、を含み、
    　前記フローティング・ディフュージョン領域が、前記第１トランジスタのゲート電極と電気的に接続するためのコンタクトを領域内に有し、第２トランジスタの環状のゲート電極により囲まれている、
    　ことを特徴とする固体撮像装置。
PCT/JP2010/066315 2009-09-25 2010-09-21 固体撮像装置 WO2011037106A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009221032A JP2011071734A (ja) 2009-09-25 2009-09-25 固体撮像装置
JP2009-221032 2009-09-25

Publications (1)

Publication Number Publication Date
WO2011037106A1 true WO2011037106A1 (ja) 2011-03-31

Family

ID=43795853

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/066315 WO2011037106A1 (ja) 2009-09-25 2010-09-21 固体撮像装置

Country Status (3)

Country Link
JP (1) JP2011071734A (ja)
TW (1) TW201138080A (ja)
WO (1) WO2011037106A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016018898A (ja) * 2014-07-08 2016-02-01 キヤノン株式会社 光電変換装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004336006A (ja) * 2003-04-30 2004-11-25 Hynix Semiconductor Inc 複数のフローティング拡散領域を備えるｃｍｏｓイメージセンサの単位画素
JP2005072178A (ja) * 2003-08-22 2005-03-17 Renesas Technology Corp 固体撮像素子およびその製造方法
JP2005347742A (ja) * 2004-06-01 2005-12-15 Samsung Electronics Co Ltd フィルファクタが改善されたｃｍｏｓイメージ素子
JP2006147816A (ja) * 2004-11-19 2006-06-08 Sony Corp 物理量分布検知装置および物理情報取得装置
JP2006261355A (ja) * 2005-03-17 2006-09-28 Fujitsu Ltd 半導体撮像装置
JP2008147284A (ja) * 2006-12-07 2008-06-26 Nikon Corp 固体撮像装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004336006A (ja) * 2003-04-30 2004-11-25 Hynix Semiconductor Inc 複数のフローティング拡散領域を備えるｃｍｏｓイメージセンサの単位画素
JP2005072178A (ja) * 2003-08-22 2005-03-17 Renesas Technology Corp 固体撮像素子およびその製造方法
JP2005347742A (ja) * 2004-06-01 2005-12-15 Samsung Electronics Co Ltd フィルファクタが改善されたｃｍｏｓイメージ素子
JP2006147816A (ja) * 2004-11-19 2006-06-08 Sony Corp 物理量分布検知装置および物理情報取得装置
JP2006261355A (ja) * 2005-03-17 2006-09-28 Fujitsu Ltd 半導体撮像装置
JP2008147284A (ja) * 2006-12-07 2008-06-26 Nikon Corp 固体撮像装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016018898A (ja) * 2014-07-08 2016-02-01 キヤノン株式会社 光電変換装置

Also Published As

Publication number Publication date
TW201138080A (en) 2011-11-01
JP2011071734A (ja) 2011-04-07

Similar Documents

Publication Publication Date Title
JP5258416B2 (ja) 固体撮像装置
US9124833B2 (en) Solid-state imaging apparatus
CN106664380B (zh) 固体摄像元件与电子信息设备
WO2015194390A1 (ja) 固体撮像装置および電子機器
US11050966B2 (en) Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus
JP4878123B2 (ja) 固体撮像装置
JP5150283B2 (ja) 固体撮像装置
JP2008199101A (ja) 固体撮像装置及びその駆動方法
JP2009177092A (ja) 撮像装置及び撮像システム
US11303832B2 (en) Solid-state imaging device and electronic apparatus
JP2013172202A (ja) 撮像装置、撮像システム、および撮像装置の駆動方法。
CN109155831B (zh) 固体摄像装置和摄像设备
JP2016034068A (ja) 撮像装置及び撮像システム
CN104469199B (zh) 成像设备、成像方法、制造设备、制造方法和电子设备
US8913167B2 (en) Image pickup apparatus and method of driving the same
US9807329B2 (en) Imaging device and imaging system
KR101760200B1 (ko) 고체 촬상 소자 및 촬상 장치
US10854663B2 (en) Radiation imaging apparatus and radiation imaging system
JP2006108497A (ja) 固体撮像装置
JP2013033885A (ja) 固体撮像装置とその製造方法及び駆動方法、並びに電子機器
WO2011037106A1 (ja) 固体撮像装置
JP4940540B2 (ja) 半導体装置
JP2013145905A (ja) 撮像装置及び撮像システム
JP2024009651A (ja) 光電変換装置、撮像システム、および機器
JP4561651B2 (ja) 固体撮像素子

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10818779

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10818779

Country of ref document: EP

Kind code of ref document: A1