JP2013058805A - 画素をバーストリセット動作と統合することにより改善された性能を有するcmosイメージセンサ - Google Patents
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Abstract
的な画素設計を提供すること。
【解決手段】本発明のリセットトランジスタは、電荷を検出するフローティング拡散領域
と、電荷を排出する接合領域と、リセット信号の制御を受けて、前記フローティング拡散
領域から前記接合領域への電荷転送を制御するゲートと、該ゲートの下部に統合された電
位井戸とを備えることを特徴とする。
【選択図】図3
Description
の井戸容量を高めることによって改善された性能を有する固体イメージセンサ、特に、C
MOSイメージセンサ画素に関する。
くは、ピンドフォトダイオードと4つのトランジスタとから構成される。フォトダイオー
ドは、電荷を検出するFDノード上に、適切な瞬間に、電荷転送トランジスタにより、後
から転送されるフォトが発生した電荷を収集する。しかし、電荷の転送に先立ち、FDノ
ードは、リセットトランジスタにより、大体、ターミナルバイアス電圧Vddの適切な基
準電圧、又はそのレベルに近いバイアスにまずリセットされていなければならない。当該
リセットは、FDノードに現われる信号に正常に付加されるkTC雑音を発生させる。し
たがって、FDノード上の電圧を2回、すなわち、1回目は、電荷転送前に、2回目は、
電荷転送後に読み取ることが必要である。このような動作は、相関二重サンプリングCD
S(Correlated Double Sampling)と呼ばれ、それは、フォ
トダイオードから転送された電荷により発生したノード電圧差のセンシングを許容する。
FDノードに接続されたゲート、Vddに接続された1つの接合ノード、及びアドレスト
ランジスタを経由して共通カラムセンスラインに接続されたもう1つの接合ノードを有す
るソースフォロワーSFトランジスタは、FDノードの電圧センシングを実行する。この
ような理由から、標準CMOSイメージセンサの各画素内において、4つのトランジスタ
を統合することが必要である。ピンドフォトダイオードを有する4T画素回路の例が、L
eeにより、米国特許第5,625,210号(発明の名称:「Active Pixe
l Sensor Integrated with a Pinned Photod
iode」)に記載されている。
例えば、Guidashによる米国特許第6,657,665B1号(発明の名称:「A
ctive Pixel Sensor with Wired Floating D
iffusions and Shared Amplifier」)に記載されている
。その特許において、2重画素は、同じ回路を共有するセンサイメージアレイの隣接した
ロー(row)に位置する2つのフォトダイオードで構成されている。当該共有するフォ
トダイオードの概念は、図1に示すように、フォトダイオード1つ当たり、ロー方向に2
つの金属バスライン、又はカラム方向に2つの金属バスラインのみを有することができる
。これは、元々、金属ラインの離隔及び幅が最小画素の大きさを決定するためであり、小
型画素の設計には極めて有用である。この共有するフォトダイオード画素回路の動作は、
回路100の単純化した概略図を示す図1において容易に理解することができる。2つの
フォトダイオード101、102は、それぞれ電荷転送トランジスタ103、104を介
してFD電荷検出ノード114に接続される。そのノードが、トランジスタ105により
Vddノード108が示す電圧レベルにリセットされる。Vddノード108は、Vdd
カラムバスライン115に接続される。電荷転送トランジスタ103、104のゲートは
、対応する水平バスライン110、111を介してバイアスされ、リセットトランジスタ
105のゲートは、水平バスライン109を介してバイアスされる。電荷転送トランジス
タ103のゲート制御信号Tx1は、水平バスライン110を介して伝達され、電荷転送
トランジスタ104のゲート制御信号Tx2は、水平バスライン111を介して伝達され
る。また、リセットトランジスタ105のゲート制御信号Rxは、水平バスライン109
を介して伝達される。FD電荷検出ノード114は、そのノード上の電圧をセンスするソ
ースフォロワートランジスタ106のゲートに接続される。ソースフォロワートランジス
タ106のターミナルは、Vddノード108にも接続され、Vddカラムバスライン1
15に接続される。ソースフォロワートランジスタ106の出力は、アドレストランジス
タ107を介して共通カラムセンスライン113に接続される。水平バスライン112は
、アドレストランジスタ107のバイアスを制御する。アドレストランジスタ107のゲ
ート制御信号Sxは、水平バスライン112を介して伝達される。図1から分かるように
、そこには垂直(カラム)ラインが2つのみ、つまり、Vddカラムバスライン115及
び共通カラムセンスライン113がある。そこには、フォトサイト1つ当たり2つのみの
水平ラインもある。
、図1に示すように、共有する画素から電荷転送トランジスタ103、104のうちの1
つのみを除去し、残りの1つをそのまま置き、3T−4T共有する画素結合を得ることが
可能である。しかし、3T画素においてリセット雑音を最小化するためにCDS手順を踏
むことは不可能であり、本技術分野において公知となった他の技術を必要とすることにな
った。
示す。単純化した素子200は、単一ピンドフォトダイオード205と、それに対応する
電荷転送トランジスタ及びリセットトランジスタとを備える。SFトランジスタ201及
びアドレストランジスタ202は、それぞれに対応する回路のノードに対する接続を備え
るように示されている。SFトランジスタ201のターミナルは、ターミナルバス231
に接続される。図2は、単純化した素子200の電位図表206を備え、その電位図表2
06は、電荷リセットの間、単一ピンドフォトダイオード205からFDノード203へ
、そして、最終的なN+タイプの不純物でドープされた接合領域204への電荷転送の流
れを例示する。画素は、酸化物210が満たされた画素分離トレンチ207が形成された
P型シリコン基板219に形成される。他の酸化物層218は、基板からリセットトラン
ジスタのゲート212及び電荷転送トランジスタのゲート211を隔離する基板219の
上部において成長する。電荷転送トランジスタ及びリセットトランジスタのゲート211
、212は、要求されたバイアスをそれらに供給する各水平バスライン213、214に
接続される。電荷転送トランジスタ及びリセットトランジスタのそれぞれのゲート制御信
号Tx、Rxは、水平バスライン213、214を介して伝達される。単一ピンドフォト
ダイオード205は、画素分離トレンチ207の側壁に沿ってP型基板に延長するP+拡
散部208及びN型拡散部209により基板219に構成される。当業者が熟知している
ような、更に複雑なドープ形状を用いることも可能である。電荷転送トランジスタのゲー
ト211は、単一ピンドフォトダイオード205をFDノード203に接続し、リセット
トランジスタのゲート212が、FDノード203を接合領域204に接続させる。
に、その電位レベルが、上記に示す基板219に備えられた各素子に対応し、単一ピンド
フォトダイオード205は、電荷転送トランジスタのゲート211がオフとなっている間
、内部に信号電荷221を蓄積する電位井戸を形成する。ゲート211のオフ状態は、電
位レベル222により電位図表206内に表示される。その井戸からのオーバーフロー電
荷(ブルーミング電流)は、経路230を経由し、リセットトランジスタを介して接合領
域204に直接流れる。電荷転送トランジスタがターンオンするとき、電荷転送トランジ
スタの下部の電位レベル222はレベル223に変わり、電荷221は、FDノード20
3に流れる。FDノード203に伝達された電荷を図面符号224で示す。電荷224は
、FDノード203の電位レベル225を新たな電位レベル226に変化させる。新たな
電位レベル226は、SFトランジスタ201によりセンスされる電圧信号を示す。適切
なバイアス、すなわち、ゲート制御信号Sxを、バスライン215を介してアドレストラ
ンジスタ202のゲートに印加するとき、アドレストランジスタ202はターンオンし、
SFトランジスタ201からの電圧信号が画素出力バス216に移送される。
ルス217を印加することにより、画素がリセットされる。画素のリセットは、リセット
トランジスタの下の電位レベル227を新たな電位レベル228に変え、その新たな電位
レベル228は、信号電荷224が接合領域204に流れるように許容する。当該接合領
域204が外部素子の電源により固定され、変わらないVdd電位レベル229にてバイ
アスされ、全ての電荷224が接合領域204に転送されるとき、FDノード203は、
本来のFDノード203の電位レベル225を回復する。そのFDノード203の電位レ
ベル225が、kTCリセットの雑音のため、Vdd電位レベル229とほぼ等しくなる
。したがって、全ての電位レベル225、226をサンプリングするために、CDS概念
を用いることが好ましいが、なぜならば、光発生(photo generated)信
号は、その2つのレベルの差であるからである。
いて、単一ピンドフォトダイオード205に蓄積された電荷の一部がFDノードに伝達さ
れなかった場合には、単一ピンドフォトダイオード205を介して入力されたイメージに
対する情報の伝達に歪みが生じたり、雑音が増加する可能性がある。したがって、単一ピ
ンドフォトダイオード205に蓄積された電荷はFDノードにほぼ全て伝達されることが
好ましい。
定される電位レベル229と、単一ピンドフォトダイオード205により決定される電位
レベル220とによって決定される。FDノードの電位の変動幅は、大きいほど好ましい
。そのためには、単一ピンドフォトダイオード205により決定される電位レベル220
を更に下げなければならない。しかし、単一ピンドフォトダイオード205により決定さ
れる電位レベル220を下げると、単一ピンドフォトダイオード205に保存できる電荷
量が減少し、それにより、単一ピンドフォトダイオード205に入力される信号幅は減少
し、かつ、信号対雑音比SNRの低減という問題が発生し得る。
フォトダイオード205の電位レベルを下げなければならず、単一ピンドフォトダイオー
ド205の電位レベルを下げれば、単一ピンドフォトダイオード205において十分な電
荷が蓄積できなくなる。これを解決するためには、電源電圧Vddを増加させれば良いが
、この場合、イメージセンサの電力消費の増加という問題が発生する。
的は、小型画素及び高性能CMOSイメージセンサアレイで使用することができる実質的
な画素設計を提供することにある。
検出するフローティング拡散領域と、電荷を排出する接合領域と、リセット信号の制御を
受けて、前記フローティング拡散領域から前記接合領域への電荷転送を制御するゲートと
、該ゲートの下部に統合された電位井戸とを備えることを特徴とする。
スタを備えるリセット素子とを備え、前記リセットトランジスタが、電荷を検出するフロ
ーティング拡散領域と、電荷を排出する接合領域と、リセット信号の制御を受けて、前記
フローティング拡散領域から前記接合領域への電荷転送を制御するゲートと、前記ゲート
の下部に統合された電位井戸とを備えることを特徴とする。
続されたフォトダイオードと、前記フローティング拡散領域をリセットするリセットトラ
ンジスタとを備え、前記リセットトランジスタが、電荷を排出する接合領域と、リセット
信号の制御を受けて、前記フローティング拡散領域から前記接合領域への電荷転送を制御
するゲートと、該ゲートの下部に統合された電位井戸とを備えることを特徴とする。
レベルにリセットされず、その上のかなり高いレベルにリセットされる。本発明のリセッ
トは、単一リセットパルスのみをリセットトランジスタゲートに印加するものではなく、
N個(複数個)のバーストリセットパルスを印加することにより実行される。また、リセ
ットトランジスタは、そのゲートの下部に電位井戸を備えるように修正することができる
。つまり、リセットトランジスタのドレインはVddに直接接続されず、電位バリアを介
して接続される。したがって、その修正は、FDノードからの電荷がVddバイアスレベ
ル上にポンプアップされるように許容し、リセット電圧レベルをVddより一層高くする
。更に、本発明は、kTC雑音を低減する電荷−ポンピングの概念を見せる。標準リセッ
ト(従来の技術によるリセット)は、電荷保存部を有する検出ノードの「等温」平衡と比
較できるため、kTC雑音を発生するのに対し、本発明に係る新しい電荷ポンピングリセ
ットは、非常に少ない雑音を有する、保存部への「断熱(adiabatic)」電荷転
送と比較し得る。それは、3T画素が用いられるとき、又は、共有された3T及び4T画
素結合が、イメージセンサアレイにおいて用いられるとき、長所となる。
た素子300は、単一ピンドフォトダイオード305と、それに対応する電荷転送トラン
ジスタ及びリセットトランジスタとを備える。SFトランジスタ301及びアドレストラ
ンジスタ302は、対応する回路ノードに対するその接続を含み、概略的に図示する。S
Fトランジスタ301のN+タイプの不純物でドープされた接合領域304が、電源電圧
Vddを供給するためのバスライン331に接続される。単純化した素子300は、その
構造の電位図表306も備えており、その電位図表306は、電荷リセットの間、単一ピ
ンドフォトダイオード305からFDノード303へ、そして、最終的な接合領域304
への電荷転送フローを例示している。画素は、P型シリコン基板319にSTI(Sha
llo Trench Isolation)法によって構成されたトレンチ307を介
して隔離される。トレンチ307は、酸化物310で満たされる。また、他の酸化物層3
18は、電荷転送トランジスタのゲート311及びリセットトランジスタのゲート312
を基板319から隔離させた基板319上で成長する。電荷転送トランジスタのゲート3
11及びリセットトランジスタのゲート312は、各水平バスライン313、314に接
続され、その要求されたバイアスを当該水平バスライン311、312に供給する。電荷
転送トランジスタ及びリセットトランジスタのそれぞれのゲート制御信号Tx、Rxは、
水平バスライン313、314を介してそれぞれ伝達される。単一ピンドフォトダイオー
ド305は、トレンチ307の側壁に沿ってP型基板に延長するP+拡散部308及びN
型拡散部309により基板319に構成される。ゲート311を有する電荷転送トランジ
スタは、単一ピンドフォトダイオード305をFDノード303に接続させ、ゲート31
2を有するリセットトランジスタは、FDノード303をP+拡散部334及びN型拡散
部335によって形成されたピンドドレイン電位バリアを介して接合領域304に接続さ
せる。そのピンドドレイン電位バリアは、本来、JFET(Junction FET)
トランジスタであり、JFETトランジスタは、ゲートが基板に接続され、1つの接合ノ
ードは仮想であり、もう1つの接合ノードはリセットトランジスタターミナルとともに合
わせられる。リセットトランジスタは、そのゲート312の下部の一部に位置するN型注
入部336(ドーピング領域)を更に備え、ここに電位井戸を形成する。電位井戸は、リ
セットトランジスタのゲート312の下部領域の基板319内において上記接合領域30
4側に形成される。JFET(ドレインバリア領域)及び単一ピンドフォトダイオード3
05は、製造シーケンスの間、同時に形成することができ、電位レベル320、333は
同一になり得る。
おり、電位レベルは、上記に示す基板319上に形成されている各素子に対応し、単一ピ
ンドフォトダイオード305は、電荷転送トランジスタのゲート311がオフになってい
る間、内部に信号電荷321を蓄積する電位レベル320を形成する。電荷転送トランジ
スタのゲート311のオフ状態は、電位レベル322により電位図表306に表示される
。電位レベル320を有するピンドフォトダイオード井戸からのオーバーフロー電荷(ブ
ルーミング電流)は、経路330を経由してリセットトランジスタを介して接合領域30
4に直接流れる。電荷転送トランジスタのゲート311がターンオンするとき、電荷転送
トランジスタのゲート311の下部の電位レベル322は、電位レベル323に変化し、
電荷321は、N型不純物がドープされたFDノード303に流れる。FDノード303
に伝達された電荷は図面符号324で示す。それにより、FDノード303の下部の電位
レベル325が新たな電位レベル326に変わる。新たな電位レベル326は、SFトラ
ンジスタ301によりセンスされる電圧信号を示す。適切なバイアスをバスライン315
を介してアドレストランジスタ302のゲートに印加するとき、アドレストランジスタ3
02はターンオンし、SFトランジスタ301からの電圧信号が画素出力バスライン31
6に転送される。
れは、新しい画素がリセットトランジスタのゲート312にゲート制御信号Rxを転送す
るバスライン314にリセットパルス317のバーストを印加することによってリセット
される。リセットパルス317のバーストは、リセットトランジスタのゲート312の下
部の電位レベル327を新たなレベル328に周期的に変化させ、かつ、その反対にも変
化させる。その処理は、適切なN型注入部336をリセットトランジスタのゲート312
の下部に設けることによって、信号電荷324の一部が、そこに形成された電位井戸33
2に流れるようにする。その電位井戸332は満たされ、その電位井戸332の電位レベ
ルは、ネガティブリセットパルス転移の間、ドレインバリア電位レベル333上まで上昇
する。これは、リセットトランジスタのゲート312の下部の電位井戸332の電荷がタ
ーミナルバリアを越えて電位レベル329にある接合領域304に流れるようにする。こ
のような処理の十分な繰り返しは、以前供給された信号電荷のFDノード303を空にし
、FDノード303の電位レベルをほぼ元の電位レベル325に戻るようにする。接合領
域304が本来のVddレベル329でバイアスされるため、FDノード303は、リセ
ットパルスの振幅及びリセットゲート井戸の深さが適切に選択されるとき、そのVddレ
ベル329以上にリセットできることが、図表306から明確に分かる。
イアスレベル329により高い側で制限され得ない。低い側が空いている電位レベル32
0(例えば、空いているピンドフォトダイオード電位レベル)により制限される。しかし
、電位レベル320は、以前の場合と比較してかなり増加することができる。結果的に、
FDノード303の電圧スイング及び電荷保存容量を増加することができ、イメージセン
サの電力消費、又はシリコンチップ領域に対する大きな不利益もなく、画素の性能が大き
く改善される。
モデルを単純化させた電位図表である。同図から分かるように、電位レベル428から電
位レベル427までの電荷ポンピング動作及び電位図表は、リセットトランジスタ井戸4
32を表示し、他の少ないキャパシタンスCW402にスイッチ403を介して接続され
てフローティング拡散キャパシタンスCfd401で構成される単純な回路モデルにより
表示することができる。本発明から分かるように、この回路構成のフローティング拡散キ
ャパシタンスCfd401に示されるリセット雑音は、スイッチ403の開閉を繰り返し
た後、次の公式で簡単に表わすことができる。すなわち、
純化した概略図である。同図に示すように、電圧源に対するCfdリセットの場合は、リ
セット雑音は、次のように表わされる。すなわち、
に対するリセットの場合は、無限の電荷保存部から電荷が供給される。これは、無限の熱
保存部を有する等温処理と同様に行うことができる。少ないキャパシタに対するリセット
の場合は、その回路の電荷は無限の電荷保存部から隔離された準定数(quasi co
nstant)であって、断熱処理と類似している。式1のCWキャパシタをCfdキャ
パシタより極めて少なくすることにより、kTC雑音の減少を更に期待することができる
。一方では、CWキャパシタが無限になった場合、その公式は期待されるように、電圧源
に対するリセットの標準ケースに戻る。
、図5に説明した3T及び4T画素であって、ロー共有の画素との統合において、その価
値がある。
転送トランジスタを備えていない。この実施形態において、信号がFDノード303上に
直接集積される。集積及び読み取り後、FDノード303は、前記説明した電荷−ポンピ
ングの概念によりVddレベル329以上にリセットされる。電荷ポンピングリセットが
kTCリセット雑音を発生させないため、その信号を1回のみ読み取ってCDS動作を除
去することが可能である。FDノード303を、kTC雑音の発生を有するVddレベル
329で先にリセットすることが有利であり、その後、電荷は、その処理が以前の画素信
号のメモリを有することなく、同じ方法で常時開示することを確定するために、より高い
レベルでそれをポンピングさせる。これは、本開示において更に詳しく説明することはな
いが、なぜならば、この概念が本技術分野において公知となっているためである。
い電圧スイング及び井戸容量を有する新たな画素の実施形態を説明したが、それは、バー
ストリセットを用いることによって、そして、特定の電位井戸をリセットトランジスタ、
及び隣接したJFETドレイン電位バリアで統合することによって実行され、このような
改善点及び新たな内容は、例示するためのもので、制限するものではなく、当業者が、前
記教示に基づき、修正及び変更を加えることができる。したがって、そのような変化が、
添付された請求項に限定されているように、本発明の範囲及び概念内にある、開示された
本発明の特定の実施形態からなされ得るものと理解される。
、リセットパルスのバーストを用いる。これは、FD電荷検出ノードをVddバイアスレ
ベルより更に高いレベルでリセットするように許容し、フォトダイオードの電荷保存容量
をFD電圧スイッチの増加とともに増加させる。これは、特定の電位井戸をリセットトラ
ンジスタのゲートの下に統合してリセットトランジスタとVdd n+ノードとの間に特
定のピンド電位バリアを統合することによって可能となる。本発明の結果により、大きな
電荷保存容量、高いDR、及び大きなSN比を有し、超小型の画素を有するCMOSセン
サアレイを製造することが可能である。
Claims (17)
- 電荷を検出するフローティング拡散領域と、
電荷を排出する接合領域と、
リセット信号の制御を受けて、前記フローティング拡散領域から前記接合領域への電荷
転送を制御するゲートと、
該ゲートの下部に統合された電位井戸と
を備えることを特徴とするリセットトランジスタ。 - 前記電位井戸と前記接合領域との間に形成されたピンド電位バリア(pinned p
otential barrier)を更に備えることを特徴とする請求項1に記載のリ
セットトランジスタ。 - 前記電位井戸が、前記ゲートの下部の基板内において前記接合領域側に形成されること
を特徴とする請求項1に記載のリセットトランジスタ。 - 前記ピンド電位バリアが、自体のゲートが基板に接続され、自体の1つの接合ノードが
仮想であり、自体のもう1つの接合ノードが前記接合領域と共有されるJFET(Jun
ction FET)であることを特徴とする請求項2に記載のリセットトランジスタ。 - 前記リセット信号が、バーストリセットパルスであることを特徴とする請求項1に記載
のリセットトランジスタ。 - 前記電位井戸が、前記ゲートの下部の基板内に形成されたドーピング領域により実現さ
れることを特徴とする請求項1に記載のリセットトランジスタ。 - フォトダイオードと、
リセットトランジスタを備えるリセット素子と
を備え、
前記リセットトランジスタが、
電荷を検出するフローティング拡散領域と、
電荷を排出する接合領域と、
リセット信号の制御を受けて、前記フローティング拡散領域から前記接合領域への電荷
転送を制御するゲートと、
前記ゲートの下部に統合された電位井戸と
を備えることを特徴とするイメージセンサの画素。 - 前記フローティング拡散領域の光生成電荷(photo generated cha
rge)を増幅するソースフォロワートランジスタと、
該ソースフォロワートランジスタの出力を選択して画素出力に提供するアドレストラン
ジスタと
を更に備えることを特徴とする請求項7に記載のイメージセンサの画素。 - フォトダイオードの光生成電荷(photo generated charge)を
前記フローティング拡散領域に転送するトランスファートランジスタと、
前記フローティング拡散領域の電荷を増幅するソースフォロワートランジスタと、
該ソースフォロワートランジスタの出力を選択して画素出力に提供するアドレストラン
ジスタと
を更に備えることを特徴とする請求項7に記載のイメージセンサの画素。 - フローティング拡散領域に並列接続されたフォトダイオードと、
前記フローティング拡散領域をリセットするリセットトランジスタと
を備え、
前記リセットトランジスタが、
電荷を排出する接合領域と、
リセット信号の制御を受けて、前記フローティング拡散領域から前記接合領域への電荷
転送を制御するゲートと、
該ゲートの下部に統合された電位井戸と
を備えることを特徴とする共有されたフォトサイト画素。 - 前記フォトダイオードから前記フローティング拡散領域への電荷転送を制御する複数の
電荷転送ゲートを更に備えることを特徴とする請求項10に記載の共有されたフォトサイ
ト画素。 - 前記電位井戸と前記接合領域との間に形成されたピンド電位バリア(pinned p
otential barrier)を更に備えることを特徴とする請求項10又は11
に記載の共有されたフォトサイト画素。 - 前記電位井戸が、前記ゲートの下部の基板内において前記接合領域側に形成されること
を特徴とする請求項10又は11に記載の共有されたフォトサイト画素。 - 前記ピンド電位バリアが、自体のゲートが基板に接続され、自体の1つの接合ノードが
仮想であり、自体のもう1つの接合ノードが前記接合領域と共有されるJFET(Jun
ction FET)であることを特徴とする請求項12に記載の共有されたフォトサイ
ト画素。 - 前記リセット信号が、バーストリセットパルスであることを特徴とする請求項10又は
11に記載の共有されたフォトサイト画素。 - 前記電位井戸が、前記ゲートの下部の基板内に形成されたドーピング領域により実現さ
れることを特徴とする請求項10又は11に記載の共有されたフォトサイト画素。 - 前記電位バリアが、前記フォトダイオードと実質的に同じピンド電位を有することを特
徴とする請求項12に記載の共有されたフォトサイト画素。
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