KR102598041B1 - 이미지 센서 칩 - Google Patents

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Abstract

본 발명은 이미지 센서 칩에 관한 것으로서, 보다 상세하게는, 제1 서브 칩, 상기 제1 서브 칩 상에 적층된 제2 서브 칩, 및 상기 제1 및 제2 서브 칩들 사이에 개재된 연결부를 포함한다. 상기 제1 서브 칩은, 제1 기판, 상기 제1 기판의 제1 영역 상의 하부 전극, 및 상기 하부 전극 상의 제1 캐패시터를 포함하고, 상기 제1 캐패시터는: 상기 하부 전극의 상면으로부터 수직하게 연장되는 복수개의 제1 전극들; 상기 제1 전극들 상의 제2 전극; 및 상기 제2 전극과 상기 제1 전극들 사이에 개재된 제1 유전막을 포함하며, 상기 제2 서브 칩은, 입사광을 변환하여 전기 신호를 발생시키는 픽셀 어레이를 포함하고, 상기 픽셀 어레이는 상기 연결부를 통해 상기 제1 캐패시터와 전기적으로 연결된다.

Description

이미지 센서 칩{Image sensor chip}
본 발명은 이미지 센서 칩에 관한 것으로서, 보다 상세하게는 수직하게 적층된 제1 서브 칩 및 제2 서브 칩을 포함하는 이미지 센서 칩에 관한 것이다.
이미지 센서는 광학 이미지(optical image)을 전기적 신호로 변환하는 반도체 소자이다. 이미지 센서는 CCD(charge coupled device) 형 및 CMOS(complementary metal oxide semiconductor) 형으로 분류될 수 있다. CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 픽셀들을 구비한다. 픽셀들 각각은 포토 다이오드(photodiode)를 포함한다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는 집적도가 향상된 이미지 센서 칩을 제공하는데 있다.
본 발명의 개념에 따른, 이미지 센서 칩은, 제1 서브 칩, 상기 제1 서브 칩 상에 적층된 제2 서브 칩, 및 상기 제1 및 제2 서브 칩들 사이에 개재된 연결부를 포함할 수 있다. 상기 제1 서브 칩은, 제1 기판, 상기 제1 기판의 제1 영역 상의 하부 전극, 및 상기 하부 전극 상의 제1 캐패시터를 포함하고, 상기 제1 캐패시터는: 상기 하부 전극의 상면으로부터 수직하게 연장되는 복수개의 제1 전극들; 상기 제1 전극들 상의 제2 전극; 및 상기 제2 전극과 상기 제1 전극들 사이에 개재된 제1 유전막을 포함하며, 상기 제2 서브 칩은, 입사광을 변환하여 전기 신호를 발생시키는 픽셀 어레이를 포함하고, 상기 픽셀 어레이는 상기 연결부를 통해 상기 제1 캐패시터와 전기적으로 연결될 수 있다.
본 발명의 다른 개념에 따른, 이미지 센서 칩은, 제1 서브 칩, 상기 제1 서브 칩 상에 적층된 제2 서브 칩, 및 상기 제1 및 제2 서브 칩들 사이에 개재된 연결부를 포함할 수 있다. 상기 제1 서브 칩은, 제1 영역 및 제2 영역을 갖는 제1 기판, 및 상기 제1 및 제2 영역들 상에 각각 제공된 제1 및 제2 캐패시터들을 포함하고, 상기 제2 서브 칩은, 입사광을 변환하여 전기 신호를 발생시키는 픽셀 어레이를 포함하며, 상기 제1 캐패시터는 상기 제1 영역 상의 메모리 트랜지스터와 전기적으로 연결되고, 상기 제2 캐패시터는 상기 연결부를 통해 상기 픽셀 어레이와 전기적으로 연결되며, 상기 제1 및 제2 캐패시터들 각각은: 상기 제1 기판의 상면에 수직한 방향으로 연장되는 복수개의 제1 전극들; 상기 제1 전극들 상의 제2 전극; 및 상기 제2 전극과 상기 제1 전극들 사이에 개재된 유전막을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 이미지 센서 칩은, 메모리 셀 영역 및 신호 처리 영역을 갖는 제1 서브 칩; 및 상기 제1 서브 칩 상에 적층되고, 입사광을 변환하여 전기 신호를 발생시키는 픽셀 어레이를 포함하는 제2 서브 칩을 포함할 수 있다. 상기 제1 서브 칩은, 상기 메모리 셀 영역 상의 제1 캐패시터 및 상기 신호 처리 영역 상의 제2 캐패시터를 포함하고, 상기 제1 및 제2 캐패시터들 각각은, 수직하게 연장되는 복수개의 제1 전극들을 포함하며, 상기 제1 캐패시터의 상기 제1 전극들의 상면들은 제1 레벨에 위치하고, 상기 제2 캐패시터의 상기 제1 전극들의 상면들은 제2 레벨에 위치하며, 상기 제1 레벨과 상기 제2 레벨은 서로 실질적으로 동일할 수 있다.
본 발명에 따른 이미지 센서 칩은, 단위 면적 대비 상대적으로 높은 정전 용량을 갖는 캐패시터를 포함할 수 있다. 상기 캐패시터는 경제적으로 제조될 수 있고, 이미지 센서의 신호 처리부의 캐패시터로 사용될 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 2는 본 발명의 실시예들에 따른 픽셀 어레이에 포함된 단위 픽셀의 예를 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서 칩이 실장된 반도체 패키지에 관한 단면도이다.
도 4는 본 발명의 실시예들에 따른 이미지 센서 칩을 설명하기 위한 평면도이다.
도 5는 도 4의 A-A'선 및 B-B'선에 따른 단면도이다.
도 6 내지 도 12는 본 발명의 실시예들에 따른 이미지 센서 칩을 제조하는 방법을 설명하기 위한 것으로, 도 4의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 13은 본 발명의 실시예들에 따른 제1 서브 칩의 제2 영역을 설명하기 위한 평면도이다.
도 14는 도 13의 C-C'선에 따른 단면도이다.
도 15는 본 발명의 실시예들에 따른 이미지 센서 칩이 실장된 반도체 패키지에 관한 단면도이다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다. 도 1의 이미지 센서는 씨모스 이미지 센서(CMOS image sensor)를 예시적으로 설명한다.
도 1을 참조하면, 이미지 센서는 픽셀 어레이(PA) 및 신호 처리부(CC)를 포함할 수 있다. 픽셀 어레이(PA)는 입사광을 변환하여 전기 신호를 발생할 수 있다. 픽셀 어레이(PA)는 매트릭스 형태로 배치된 복수의 단위 픽셀들을 포함할 수 있다. 픽셀 어레이(PA)는 신호 처리부(CC)로부터 다양한 구동 신호들에 의해 구동될 수 있으며, 변환된 전기적 신호를 신호 처리부(CC)에 제공할 수 있다.
신호 처리부(CC)는 전기 신호를 처리하여 이미지 데이터를 생성할 수 있다. 신호 처리부(CC)는 로우 드라이버(row driver), 상관 이중 샘플러(correlated double sampler: CDS), 아날로그-디지털 컨버터(analog-to-digital converter: ADC) 및 타이밍 컨트롤러(timing controller)를 포함할 수 있다.
로우 드라이버는 픽셀 어레이(PA)의 각 로우(row)에 연결되고, 각 로우를 구동하는 구동 신호를 생성할 수 있다. 예를 들어, 로우 드라이버는 픽셀 어레이(PA)에 포함된 복수의 단위 픽셀들을 로우 단위로 구동할 수 있다.
CDS부는 캐패시터, 스위치 등을 이용하여 단위 픽셀들의 리셋(reset) 상태를 나타내는 기준 전압과 입사광에 상응하는 신호 성분을 나타내는 출력 전압의 차이를 구하여 상관 이중 샘플링을 수행하고, 유효한 신호 성분에 상응하는 아날로그 샘플링 신호를 출력할 수 있다. CDS부는 픽셀 어레이(PA)의 컬럼 라인들과 각각 연결된 복수의 CDS 회로들을 포함하고, 유효한 신호 성분에 상응하는 아날로그 샘플링 신호를 각 컬럼마다 출력할 수 있다.
ADC부는 유효한 신호 성분에 상응하는 아날로그 이미지 신호를 디지털 이미지 신호로 변환할 수 있다. ADC부는 기준 신호 생성기(REF), 비교부(comparator), 카운터(counter) 및 버퍼부(buffer)를 포함할 수 있다. 기준 신호 예컨대, 일정한 기울기를 갖는 램프 신호를 생성하고, 램프 신호를 비교부의 기준 신호로서 제공할 수 있다. 비교부는 CDS부로부터 각 컬럼마다 출력되는 아날로그 샘플링 신호와 기준 신호 생성기로부터 발생되는 램프 신호를 비교하여 유효한 신호 성분에 따른 각각의 천이 시점을 갖는 비교 신호들을 출력할 수 있다. 카운터는 카운팅 동작을 수행하여 카운팅 신호를 생성하고, 카운팅 신호를 버퍼부에 제공할 수 있다. 버퍼부는 컬럼 라인들과 각각 연결된 복수의 래치 회로들을 포함하고, 각 비교 신호의 천이에 응답하여 카운터로부터 출력되는 카운팅 신호를 각 컬럼마다 래치하여, 래치된 카운팅 신호를 이미지 데이터로서 출력할 수 있다.
타이밍 컨트롤러는 로우 드라이버, CDS부, 및 ADC부의 동작 타이밍을 제어할 수 있다. 타이밍 컨트롤러는 로우 드라이버, CDS부, 및 ADC부에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
도 1을 참조하면, 이미지 센서가 아날로그 더블 샘플링을 수행하는 것을 설명하였으나, 실시예에 따라서 이미지 센서는 디지털 더블 샘플링(Digital Double Sampling; DDS)을 수행할 수 있다. 디지털 더블 샘플링은 픽셀을 초기화하였을 때의 리셋 성분에 대한 아날로그 신호 및 신호 성분에 대한 아날로그 신호를 각 각 디지털 신호로 변환한 후에 두 개의 디지털 신호의 차이를 유효한 신호 성분으로 추출하는 것일 수 있다.
도 2는 본 발명의 실시예들에 따른 픽셀 어레이에 포함된 단위 픽셀의 예를 나타내는 회로도이다.
도 1 및 도 2를 참조하면, 픽셀 어레이(PA) 내의 단위 픽셀은, 광 감지 소자(Photo Sensitive Device)로서 포토다이오드(PD)를 포함할 수 있다. 상기 단위 픽셀은, 독출 회로(Readout Circuit)로서 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함할 수 있다.
포토다이오드(PD)는 외부로부터 광(예를 들어, 가시광선 또는 적외선)을 수신하고, 수신된 광에 기초하여 광 전하(Photo Charge)를 생성할 수 있다. 다른 예로, 상기 단위 픽셀은 포토다이오드(PD)와 함께, 또는 포토다이오드(PD)를 대신하여 포토 트랜지스터, 포토 게이트 또는 핀드 포토 다이오드를 포함할 수 있다.
포토다이오드(PD)에서 생성된 광 전하는 전송 트랜지스터(TX)를 통하여 플로팅 디퓨전 노드(FD)로 전송될 수 있다. 예를 들어, 전송 제어 신호(TG)가 제1 레벨(예컨대, 하이 레벨)을 가질 때에 전송 트랜지스터(TX)가 턴온(turn-on)되고, 포토다이오드(PD)에서 생성된 광 전하는 턴온된 전송 트랜지스터(TX)를 통하여 플로팅 디퓨전 노드(FD)로 전송될수 있다.
드라이브 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(Source Follower buffer Amplifier) 역할을 수행할 수 있다. 드라이브 트랜지스터(DX)는 플로팅 디퓨전 노드(FD)에 충전된 전하에 대응하는 신호를 증폭할 수 있다. 선택 트랜지스터(SX)는 선택 신호(SEL)에 응답하여 증폭된 신호를 컬럼 라인(COL)에 전송할 수 있다. 플로팅 디퓨전 노드(FD)는 리셋 트랜지스터(RX)에 의해 리셋될 수 있다. 예를 들어, 리셋 트랜지스터(RX)는 리셋 신호(RS)에 응답하여 플로팅 디퓨전 영역(FD)에 저장되어 있는 광 전하를 CDS 동작을 위한 일정한 주기로 방전시킬 수 있다.
도 3은 본 발명의 실시예들에 따른 이미지 센서 칩이 실장된 반도체 패키지에 관한 단면도이다. 도 4는 본 발명의 실시예들에 따른 이미지 센서 칩을 설명하기 위한 평면도이다. 도 5는 도 4의 A-A'선 및 B-B'선에 따른 단면도이다.
도 3, 도 4 및 도 5를 참조하면, 패키지 기판(10) 상에 이미지 센서 칩(20)이 실장될 수 있다. 이미지 센서 칩(20) 상에 투명 기판(40)이 제공될 수 있다. 패키지 기판(10)과 투명 기판(40) 사이에 홀더(30)가 제공될 수 있다. 홀더(30)는 투명 기판(40)을 지지할 수 있다. 홀더(30)는 투명 기판(40)이 이미지 센서 칩(20)으로부터 수직적으로 이격되도록 할 수 있다.
이미지 센서 칩(20)은 패키지 기판(10)과 마주보는 제1 면(20a) 및 제1 면(20a)에 대향하는 제2 면(20b)을 가질 수 있다. 이미지 센서 칩(20)은 수직적으로 적층된 제1 서브 칩(CH1) 및 제2 서브 칩(CH2)을 포함할 수 있다. 이미지 센서 칩(20)의 제2 면(20b) 상에 복수개의 마이크로 렌즈들(ML)이 배치될 수 있다.
제1 서브 칩(CH1)은 로직 영역, 메모리 셀 영역 및 신호 처리 영역 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 서브 칩(CH1)은 도 1을 참조하여 설명한 신호 처리부(CC)를 포함할 수 있다. 제2 서브 칩(CH2)은 픽셀 어레이 칩일 수 있다. 일 예로, 제2 서브 칩(CH2)은 도 1을 참조하여 설명한 픽셀 어레이(PA)를 포함할 수 있다.
도 4 및 도 5를 다시 참조하면, 이미지 센서 칩(20)은 제1 서브 칩(CH1), 제2 서브 칩(CH2), 및 제1 및 제2 서브 칩들(CH1, CH2) 사이의 삽입층(300)을 포함할 수 있다. 제1 서브 칩(CH1) 및 제2 서브 칩(CH2)은 서로 수직하게 적층될 수 있다. 삽입층(300)은, 제1 및 제2 서브 칩들(CH1, CH2)을 물리 및 전기적으로 연결할 수 있다.
제1 서브 칩(CH1)은 서로 이격된 제1 영역(RG1) 및 제2 영역(RG2)을 포함할 수 있다. 제1 영역(RG1)은 메모리 트랜지스터들을 포함하는 메모리 소자들이 배치된 메모리 셀 영역일 수 있다. 일 예로, 제1 영역(RG1)은 DRAM 소자들이 배치된 메모리 셀 영역일 수 있다. 제2 영역(RG2)은 신호 처리부(CC) 내의 캐패시터들이 배치된 캐패시터 영역일 수 있다. 일 예로, 제2 영역(RG2)은 아날로그-디지털 컨버터(ADC) 부의 캐패시터들이 배치된 캐패시터 영역일 수 있다. 제2 영역(RG2)은 상관 이중 샘플러(CDS) 회로의 캐패시터를 포함할 수 있다.
제1 서브 칩(CH1)은, 제1 기판(100) 및 제1 기판(100) 상의 제1 및 제2 캐패시터들(CAP1, CAP2)을 포함할 수 있다. 제1 및 제2 캐패시터들(CAP1, CAP2)은 제1 및 제2 영역들(RG1, RG2) 상에 각각 제공될 수 있다.
제1 기판(100)은 제1 면(100a) 및 제1 면(100a)에 대향하는 제2 면(100b)을 포함할 수 있다. 제1 기판(100)의 제2 면(100b)은, 앞서 도 3을 참조하여 설명한 이미지 센서 칩(20)의 제1 면(20a)일 수 있다. 다시 말하면, 제1 기판(100)의 제2 면(100b)은 반도체 패키지 내에서 패키지 기판과 마주볼 수 있다.
이하, 먼저 제1 서브 칩(CH1)의 제1 영역(RG1)에 대해 보다 상세히 설명한다. 제1 기판(100)의 제1 영역(RG1) 상에, 활성 영역들(ACT)을 정의하는 소자 분리막(ST)이 제공될 수 있다. 일 예로, 소자 분리막(ST)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 평면적 관점에서, 각각의 활성 영역들(ACT)은 제3 방향(D3)으로의 장축을 갖는 바(bar) 형태일 수 있다.
제1 기판(100) 내에 활성 영역들(ACT)을 가로지르는 게이트 라인들(GL)이 제공될 수 있다. 게이트 라인들(GL)은 제2 방향(D2)으로 연장되고, 제1 방향(D1)을 따라 배열될 수 있다. 게이트 라인들(GL)은 제1 기판(100) 내에 매립될 수 있다. 게이트 라인들(GL)은 도전 물질을 포함할 수 있다. 일 예로, 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
각각의 게이트 라인들(GL)과 활성 영역(ACT) 사이에 게이트 절연 패턴(GI)이 개재될 수 있다. 일 예로, 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막을 포함할 수 있다.
게이트 라인들(GL) 각각의 상면 상에 제1 캐핑 패턴(CP1)이 제공될 수 있다. 제1 캐핑 패턴(CP1)의 상면은 제1 기판(100)의 제1 면(100a)과 실질적으로 공면을 이룰 수 있다. 일 예로, 제1 캐핑 패턴(CP1)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
각각의 활성 영역들(ACT) 내에, 제1 불순물 영역(SD1) 및 한 쌍의 제2 불순물 영역들(SD2)이 제공될 수 있다. 한 쌍의 제2 불순물 영역들(SD2)은 제1 불순물 영역(SD1)을 사이에 두고 제3 방향(D3)으로 서로 이격될 수 있다.
제1 불순물 영역(SD1)은, 서로 이웃하는 한 쌍의 게이트 라인들(GL) 사이의 활성 영역(ACT) 내에 제공될 수 있다. 제2 불순물 영역들(SD2)은 한 쌍의 게이트 라인들(GL)의 양 측의 활성 영역(ACT) 내에 배치될 수 있다. 제2 불순물 영역들(SD2)은 한 쌍의 게이트 라인들(GL)을 사이에 두고 제3 방향(D3)으로 서로 이격될 수 있다. 제1 불순물 영역(SD1)의 도전형은 제2 불순물 영역(SD2)의 도전형과 실질적으로 동일할 수 있다.
제1 기판(100)의 제1 면(100a) 상에 활성 영역들(ACT)을 덮는 제1 하부 절연막(110)이 제공될 수 있다. 제1 하부 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
제1 하부 절연막(110) 내에 비트 라인들(BL)이 제공될 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장될 수 있고, 제2 방향(D2)을 따라 배열될 수 있다. 각각의 비트 라인들(BL)은 제1 불순물 영역(SD1)과 전기적으로 연결될 수 있다. 일 예로, 비트 라인들(BL)은 도핑된 반도체 물질, 도전성 금속질화물, 금속, 및 금속-반도체 화합물 중 어느 하나를 포함할 수 있다. 비트 라인들(BL) 각각의 상면 상에 제2 캐핑 패턴(CP2)이 제공될 수 있다. 일 예로, 제2 캐핑 패턴(CP2)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
제1 하부 절연막(110) 내에 제1 콘택들(CT1) 및 랜딩 패드들(LP)이 제공될 수 있다. 각각의 랜딩 패드들(LP)은 제1 콘택(CT1) 상에 배치될 수 있다. 각각의 제1 콘택들(CT1)은 제2 불순물 영역(SD2)과 전기적으로 연결될 수 있다. 제1 콘택들(CT1) 및 랜딩 패드들(LP)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다.
제1 하부 절연막(110) 상에 제1 캐패시터(CAP1)가 배치될 수 있다. 제1 캐패시터(CAP1)는, 제1 전극들(LEL1), 제2 전극(LEL2) 및 제1 전극들(LEL1)과 제2 전극(LEL2) 사이에 개재된 유전막(DIL)을 포함할 수 있다. 각각의 제1 전극들(LEL1)은 각각의 랜딩 패드들(LP) 상에 배치될 수 있다. 각각의 제1 전극들(LEL1)은, 랜딩 패드(LP) 및 제1 콘택(CT1)을 통하여 제2 불순물 영역(SD2)과 전기적으로 연결될 수 있다. 평면적 관점에서, 제1 전극들(LEL1)은 도 4에 도시된 것처럼 제1 방향(D1)을 따라 지그재그(zig zag) 형태로 배열될 수 있다. 제1 전극들(LEL1)은 제3 방향(D3)을 따라 일렬로 배열될 수 있다.
각각의 제1 전극들(LEL1)은, 바닥부 및 바닥부로부터 수직적으로 연장된 측벽부를 갖는 실린더 형태(또는 컵 형태)일 수 있다. 제1 전극들(LEL1) 각각의 바닥부 및 측벽부는 서로 실질적으로 동일한 두께를 가질 수 있다. 제1 전극들(LEL1)의 평면적 직경은 서로 실질적으로 동일할 수 있다.
제1 전극들(LEL1)은 도핑된 반도체 물질, 도전성 금속질화물, 금속, 및 금속-반도체 화합물 중 어느 하나를 포함할 수 있다. 일 예로, 제1 전극들(LEL1)은 티타늄 질화막(TiN), 티타늄 실리콘 질화막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막을 포함할 수 있다.
유전막(DIL)은 제1 전극들(LEL1)의 표면들 상에 균일한 두께로 제공될 수 있다. 예를 들어, 유전막(DIL)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 고유전 물질을 포함할 수 있다.
유전막(DIL) 상에 제2 전극(LEL2)이 제공될 수 있다. 제2 전극(LEL2)은, 유전막(DIL)을 사이에 두고 복수개의 제1 전극들(LEL1)을 덮을 수 있다. 제2 전극(LEL2)의 일부는 실린더 형태(또는 컵 형태)의 제1 전극(LEL1)의 내부를 채울 수 있다. 제2 전극(LEL2)은 도핑된 반도체 물질, 도전성 금속질화물, 금속, 및 금속-반도체 화합물 중 어느 하나를 포함할 수 있다. 일 예로, 제2 전극(LEL2)은 금속 질화막과 반도체 막이 순차적으로 적층된 구조를 가질 수 있다.
제2 내지 제5 하부 절연막들(120, 130, 140, 150)이 제1 캐패시터(CAP1) 상에 적층될 수 있다. 제2 하부 절연막(120)을 관통하여, 제2 전극(LEL2)에 전기적으로 연결되는 적어도 하나의 제2 콘택(CT2)이 제공될 수 있다. 제3 내지 제5 하부 절연막들(130, 140, 150) 내에 배선 라인들(IL) 및 비아들(VI)이 제공될 수 있다. 비아들(VI)은 배선 라인들(IL)을 수직적으로 연결할 수 있다. 일 예로, 제1 서브 칩(CH1)의 배선 라인들(IL)은 제2 콘택(CT2)을 통해 제1 캐패시터(CAP1)와 전기적으로 연결될 수 있다.
이하, 제1 서브 칩(CH1)의 제2 영역(RG2)에 대해 보다 상세히 설명한다. 제1 기판(100)의 제2 영역(RG2) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST) 상에 하부 전극(BLP)이 제공될 수 있다. 하부 전극(BLP)은 소자 분리막(ST)을 사이에 두고 제1 기판(100)과 전기적으로 절연될 수 있다. 평면적 관점에서, 하부 전극(BLP)은 평판 형태를 가질 수 있다.
하부 전극(BLP) 상에 제2 캐패시터(CAP2)가 제공될 수 있다. 제2 캐패시터(CAP2)는, 제1 전극들(LEL1), 제2 전극(LEL2) 및 제1 전극들(LEL1)과 제2 전극(LEL2) 사이에 개재된 유전막(DIL)을 포함할 수 있다.
제2 캐패시터(CAP2)는 제1 영역(RG1)의 제1 캐패시터(CAP1)와 동일한 공정을 거쳐 형성될 수 있다. 다시 말하면, 제2 캐패시터(CAP2)는 제1 캐패시터(CAP1)와 동시에 형성된 것일 수 있다. 따라서, 제2 캐패시터(CAP2)의 제1 전극들(LEL1)의 형태 및 배치 관계는, 제1 캐패시터(CAP1)의 제1 전극들(LEL1)의 형태 및 배치 관계와 실질적으로 동일할 수 있다.
일 예로, 제1 캐패시터(CAP1)의 제1 전극들(LEL1)은 제3 방향(D3)으로 제1 피치(P1)를 가질 수 있다. 제2 캐패시터(CAP2)의 제1 전극들(LEL1)은 제3 방향(D3)으로 제2 피치(P2)를 가질 수 있다. 제1 피치(P1)와 제2 피치(P2)는 서로 실질적으로 동일할 수 있다. 본 발명의 명세서에서 사용하는 용어 "피치"는 서로 인접하는 패턴들의 중심들간의 거리일 수 있다.
일 예로, 제1 캐패시터(CAP1)의 제1 전극들(LEL1)의 바닥면들(BS)은 제1 레벨(LV1)에 위치할 수 있다. 제1 캐패시터(CAP1)의 제1 전극들(LEL1)의 상면들(TS)은 제2 레벨(LV2)에 위치할 수 있다. 제2 캐패시터(CAP2)의 제1 전극들(LEL1)의 바닥면들(BS)은 제3 레벨(LV3)에 위치할 수 있다. 제2 캐패시터(CAP2)의 제1 전극들(LEL1)의 상면들(TS)은 제4 레벨(LV4)에 위치할 수 있다. 제1 레벨(LV1)과 제3 레벨(LV3)은 서로 실질적으로 동일한 레벨일 수 있다. 제2 레벨(LV2)과 제4 레벨(LV4)은 서로 실질적으로 동일한 레벨일 수 있다.
제2 내지 제5 하부 절연막들(120, 130, 140, 150)이 제2 캐패시터(CAP2) 상에 적층될 수 있다. 제2 내지 제5 하부 절연막들(120, 130, 140, 150) 내에 제2 콘택(CT2), 배선 라인들(IL) 및 비아들(VI)이 제공될 수 있다.
제2 서브 칩(CH2)은, 제2 기판(200)에 형성된 광전 변환 소자들(PCD), 플로팅 확산 영역들(FDA) 및 독출 회로 소자들(RCX)을 포함할 수 있다. 제2 기판(200)은, 불순물들이 도핑되어 p형을 갖는 반도체 기판일 수 있다.
독출 회로 소자들(RCX)은 제2 기판(200)의 제1 면(200a) 상에 배치될 수 있다. 독출 회로 소자들(RCX)은, 입사광에 상응하는 전기 신호(예를 들어, 광전하)를 전송 및 증폭하는 복수의 트랜지스터들(예를 들어, 도 2의 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX))을 포함할 수 있다.
입사광을 광전 변환 소자들(PCD)에 제공하기 위한 컬러 필터들(CF) 및 마이크로 렌즈들(ML)이 제2 기판(200)의 제2 면(200b) 상에 배치될 수 있다. 제2 면(200b)은 제1 면(200a)에 대향할 수 있다.
각각의 광전 변환 소자들(PCD)은 포토 다이오드를 포함할 수 있다. 광전 변환 소자들(PCD)은 제2 기판(200) 내에 배치될 수 있다. 광전 변환 소자들(PCD)은 입사광에 상응하는 광전하들을 발생시킬 수 있다. 예를 들어, 각각의 광전 변환 소자들(PCD) 내에 입사광에 상응하는 전자-정공 쌍(electron-hole pair)이 생성될 수 있다. 광전 변환 소자들(PCD)은 제2 기판(200)과 다른 도전형(예를 들면, n형)을 갖도록 불순물로 도핑될 수 있다.
각각의 컬러 필터들(CF)이 각각의 광전 변환 소자들(PCD) 상에 배치될 수 있다. 컬러 필터들(CF)은 매트릭스 형태로 배열되어, 컬러 필터 어레이를 구성할 수 있다.
일 실시예로, 상기 컬러 필터 어레이는 레드 필터(red filter), 그린 필터(green filter) 및 블루 필터(blue filter)로 이루어진 베이어 패턴(Bayer pattern)을 포함할 수 있다. 각각의 컬러 필터들(CF)은 레드 필터, 그린 필터 및 블루 필터 중 하나일 수 있다.
다른 실시예로, 컬러 필터 어레이는 옐로우 필터(yellow filter), 마젠타 필터(magenta filter) 및 시안 필터(cyan filter)로 이루어진 베이어 패턴을 포함할 수 있다. 각각의 컬러 필터들(CF)은 옐로우 필터, 마젠타 필터 및 시안 필터 중 하나일 수 있다.
각각의 마이크로 렌즈들(ML)이 각각의 컬러 필터들(CF) 상에 배치될 수 있다. 각각의 마이크로 렌즈들(ML)은, 그에 입사되는 입사광이 그 아래의 광전 변환 소자(PCD)에 집광될 수 있도록 입사광의 경로를 조절할 수 있다. 마이크로 렌즈들(ML)은 매트릭스 형태로 배열되어, 마이크로 렌즈 어레이를 구성할 수 있다.
제2 기판(200)의 제2 면(200b)과 컬러 필터들(CF) 사이에 반사 방지층(205)이 제공될 수 있다. 반사 방지층(205)은, 입사광이 제2 기판(200)의 제2 면(200b)에서 반사되는 것을 방지할 수 있다. 일 예로, 반사 방지층(205)은 굴절률이 서로 다른 물질들이 교번적으로 적층된 다층 구조를 가질 수 있다. 굴절률이 서로 다른 물질들이 많이 적층될수록 반사 방지층(205)의 투과율이 향상될 수 있다.
제1 내지 제4 상부 절연막들(210, 220, 230, 240)이 제2 기판(200)의 제1 면(200a) 상에 적층될 수 있다. 제1 내지 제4 상부 절연막들(210, 220, 230, 240) 내에 배선 라인들(IL) 및 비아들(VI)이 제공될 수 있다. 비아들(VI)은 배선 라인들(IL)을 수직적으로 연결할 수 있다. 일 예로, 제2 서브 칩(CH2)의 배선 라인들(IL)은 독출 회로 소자들(RCX)과 전기적으로 연결될 수 있다.
제2 서브 칩(CH2)의 광전 변환 소자들(PCD)은 제2 기판(200)의 제2 면(200b)을 통해 입사되는 입사광에 응답하여 광전하를 생성할 수 있다. 다시 말하면, 본 실시예에 따른 이미지 센서 칩(20)은 후면 수광 방식의 이미지 센서(backside illuminated image sensor: BIS)일 수 있다.
제1 및 제2 서브 칩들(CH1, CH2) 사이의 삽입층(300)은 연결부(310)를 포함할 수 있다. 연결부(310)는 제1 서브 칩(CH1)의 배선 라인들(IL)과 제2 서브 칩(CH2)의 배선 라인들(IL)을 서로 전기적으로 연결할 수 있다. 연결부(310)는 구리 및 텅스텐과 같은 금속을 포함할 수 있다.
구체적으로, 연결부(310)는 제1 서브 칩(CH1)의 적어도 하나의 배선 라인들(IL)과 전기적으로 연결되는 제1 도전 패턴(310a), 및 제2 서브 칩(CH12의 적어도 하나의 배선 라인들(IL)과 전기적으로 연결되는 제2 도전 패턴(310b)을 포함할 수 있다. 제1 및 제2 도전 패턴들(310a, 310b)은 서로 직접 접촉하여 전기적으로 연결될 수 있다.
삽입층(300)은 제1 절연막(350a) 및 제2 절연막(350b)을 더 포함할 수 있다. 제1 및 제2 도전 패턴들(310a, 310b)은 각각 제1 및 제2 절연막들(350a, 350b) 내에 제공될 수 있다. 일 예로, 제1 및 제2 절연막들(350a, 350b)은 실리콘 산화막을 포함할 수 있다.
삽입층(300)은 제1 금속 확산 방지막(360a), 제2 금속 확산 방지막(360b) 및 제3 금속 확산 방지막(360c)을 더 포함할 수 있다. 제1 금속 확산 방지막(360a)은 제1 서브 칩(CH1)과 제1 절연막(350a) 사이에 개재될 수 있고, 제2 금속 확산 방지막(360b)은 제1 절연막(350a)과 제2 절연막(350b) 사이에 개재될 수 있으며, 제3 금속 확산 방지막(360c)은 제2 절연막(350b)과 제2 서브 칩(CH2) 사이에 개재될 수 있다. 제1 내지 제3 금속 확산 방지막들(360a, 360b, 360c)은 SiN, SiCN, SiOCN, SiON 또는 SiC를 포함할 수 있다. 제1 내지 제3 금속 확산 방지막들(360a, 360b, 360c)은 연결부(310)로부터 금속 성분이 확산되는 것을 억제할 수 있다.
캐패시터의 정전용량(capacitance)은 캐패시터의 전극의 표면적에 비례할 수 있다. 본 발명의 실시예들에 따른 제1 및 제2 캐패시터들(CAP1, CAP2)은 수직적으로 길게 연장되며 실린더 형태(또는 컵 형태)를 갖는 제1 전극(LEL1)을 포함할 수 있다. 제1 전극(LEL1)은 실린더 형태를 가질 뿐만 아니라 상대적으로 큰 종횡비(제1 전극(LEL1)의 평면적 직경에 대한 제1 전극(LEL1)의 높이의 비)를 가지므로, 제1 전극(LEL1)은 상대적으로 큰 표면적을 가질 수 있다. 따라서, 제1 및 제2 캐패시터들(CAP1, CAP2)은, 이들이 배치된 제1 및 제2 영역들(RG1, RG2)의 평면적 면적에 비해 상대적으로 높은 정전용량을 가질 수 있다.
제2 영역(RG2)의 제2 캐패시터(CAP2)는, 제1 영역(RG1)의 제1 캐패시터(CAP1)의 제조 공정을 이용하여 함께 형성될 수 있다. 따라서, 제2 캐패시터(CAP2)를 형성하기 위한 추가적인 공정이 필요 없기 때문에, 이미지 센서 칩(20)을 제조하기 위한 공정이 단순해지고 경제적일 수 있다. 제2 영역(RG2)은 상대적으로 작은 면적을 갖지만, 제2 영역(RG2) 내의 제2 캐패시터(CAP2)는 이미지 센서의 신호 처리부(CC)에서 필요로 하는 다양한 캐패시터들로 사용될 수 있다. 결과적으로, 이미지 센서 칩(20)의 집적도가 향상될 수 있다.
도 6 내지 도 12는 본 발명의 실시예들에 따른 이미지 센서 칩을 제조하는 방법을 설명하기 위한 것으로, 도 4의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 3 내지 도 5를 참조하여 설명한 이미지 센서 칩과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 4 및 도 6을 참조하면, 제1 영역(RG1) 및 제2 영역(RG2)을 포함하는 제1 기판(100)이 제공될 수 있다. 제1 기판(100) 내에 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성될 수 있다. 제1 영역(RG1)의 소자 분리막(ST)은, 제1 기판(100)의 활성 영역들(ACT)을 정의할 수 있다.
제1 기판(100) 내에 활성 영역들(ACT)을 가로지르는 게이트 라인들(GL)이 형성될 수 있다. 각각의 게이트 라인들(GL)과 활성 영역(ACT) 사이에 게이트 절연 패턴(GI)이 형성될 수 있다. 게이트 라인들(GL) 및 게이트 절연 패턴들(GI)을 형성하는 것은, 활성 영역들(ACT) 및 소자 분리막(ST)을 식각하여 제2 방향(D2)으로 연장되는 라인 형태의 트렌치들을 형성하는 것, 각각의 상기 트렌치들의 일부를 채우는 게이트 절연막을 형성하는 것, 및 각각의 상기 트렌치들을 완전히 채우는 도전막을 형성하는 것을 포함할 수 있다. 게이트 라인들(GL) 상에 제1 캐핑 패턴들(CP1)이 형성될 수 있다.
활성 영역들(ACT) 상에 이온 주입 공정을 수행하여, 각각의 활성 영역들(ACT) 내에 제1 불순물 영역(SD1) 및 한 쌍의 제2 불순물 영역들(SD2)이 형성될 수 있다. 제1 기판(100) 상에 활성 영역들(ACT) 및 소자 분리막(ST)을 덮는 제1 하부 절연막(110)이 형성될 수 있다.
제1 영역(RG1)의 제1 하부 절연막(110) 내에 비트 라인들(BL), 제1 콘택들(CT1) 및 랜딩 패드들(LP)이 형성될 수 있다. 각각의 비트 라인들(BL)은 제1 불순물 영역(SD1)과 전기적으로 연결되도록 형성될 수 있다. 각각의 제1 콘택들(CT1)은 제2 불순물 영역(SD2)과 전기적으로 연결되도록 형성될 수 있다. 각각의 랜딩 패드들(LP)은 제1 콘택(CT1) 상에 형성될 수 있다.
제2 영역(RG2)의 제1 하부 절연막(110) 내에 하부 전극(BLP)이 형성될 수 있다. 하부 전극(BLP)은 소자 분리막(ST)을 사이에 두고 제1 기판(100)과 전기적으로 절연될 수 있다.
제1 하부 절연막(110) 상에 제1 희생막(SAL1)이 형성될 수 있다. 제1 영역(RG1)의 제1 희생막(SAL1)은 랜딩 패드들(LP)을 덮을 수 있다. 제2 영역(RG2)의 제1 희생막(SAL1)은 하부 전극(BLP)을 덮을 수 있다. 일 예로, 제1 희생막(SAL1)은 실리콘 산화막을 포함할 수 있다.
도 4 및 도 7을 참조하면, 제1 희생막(SAL1)을 패터닝하여 제1 개구부들(OP1)이 형성될 수 있다. 제1 개구부들(OP1)은, 그들 각각의 평면적 형태가 원형을 갖도록 형성될 수 있다. 제1 개구부들(OP1)은, 앞서 도 4를 참조하여 설명한 제1 전극들(LEL1)의 평면적 형태 및 배치 관계와 동일하게 형성될 수 있다.
제1 영역(RG1)의 제1 개구부들(OP1)은 랜딩 패드들(LP)을 노출할 수 있다. 제2 영역(RG2)의 제1 개구부들(OP1)은 하부 전극(BLP)을 부분적으로 노출할 수 있다.
도 4 및 도 8을 참조하면, 제1 희생막(SAL1) 상에 전극막(EL)이 콘포멀하게 형성될 수 있다. 전극막(EL)은 제1 개구부들(OP1)을 부분적으로 채울 수 있다. 전극막(EL)은, 제1 개구부들(OP1)에 의해 노출된 랜딩 패드들(LP) 및 하부 전극(BLP)의 일부들을 직접 덮을 수 있다. 전극막(EL)은 도핑된 반도체 물질, 도전성 금속질화물, 금속, 및 금속-반도체 화합물 중 어느 하나를 이용하여 형성될 수 있다.
전극막(EL) 상에 제2 희생막(SAL2)이 형성될 수 있다. 제2 희생막(SAL2)은 제1 개구부들(OP1)을 완전히 채우도록 형성될 수 있다. 제2 희생막(SAL2)은, 제1 희생막(SAL1)과 동일한 물질을 이용하여 형성될 수 있다.
도 4 및 도 9를 참조하면, 제1 희생막(SAL1)의 상면이 노출될 때까지, 전극막(EL) 및 제2 희생막(SAL2) 상에 평탄화 공정이 수행될 수 있다. 전극막(EL)이 평탄화되어, 제1 개구부들(OP1) 내에 제1 전극들(LEL1)이 형성될 수 있다. 각각의 제1 전극들(LEL1)은 실린더 형태(또는 컵 형태)를 갖도록 형성될 수 있다.
도 4 및 도 10을 참조하면, 제1 및 제2 희생막들(SAL1, SAL2)을 선택적으로 제거할 수 있다. 이로써, 제1 하부 절연막(110) 상에 제1 전극들(LEL1)만 잔류할 수 있다. 제1 전극들(LEL1) 상에 유전막(DIL)이 콘포멀하게 형성될 수 있다. 유전막(DIL)은 고유전 물질을 이용하여 형성될 수 있다.
도 4 및 도 11을 참조하면, 유전막(DIL) 상에 제2 전극(LEL2)이 형성될 수 있다. 제2 전극(LEL2)의 일부는 실린더 형태의 제1 전극(LEL1)의 내부를 채우도록 형성될 수 있다. 제2 전극(LEL2)은 도핑된 반도체 물질, 도전성 금속질화물, 금속, 및 금속-반도체 화합물 중 어느 하나를 이용하여 형성될 수 있다.
제1 영역(RG1)의 제1 전극들(LEL1), 유전막(DIL) 및 제2 전극(LEL2)은 제1 캐패시터(CAP1)를 구성할 수 있다. 제2 영역(RG2)의 제1 전극들(LEL1), 유전막(DIL) 및 제2 전극(LEL2)은 제2 캐패시터(CAP2)를 구성할 수 있다.
제1 및 제2 캐패시터들(CAP1, CAP2) 상에 제2 내지 제5 하부 절연막들(120, 130, 140, 150)이 형성될 수 있다. 제2 하부 절연막(120)을 관통하여, 제2 전극들(LEL2)에 전기적으로 연결되는 제2 콘택들(CT2)이 형성될 수 있다. 제3 내지 제5 하부 절연막들(130, 140, 150) 내에 배선 라인들(IL) 및 비아들(VI)이 형성될 수 있다. 제5 하부 절연막(150) 상에 제1 절연막(350a)이 형성될 수 있다. 제1 절연막(350a)과 제5 하부 절연막(150) 사이에 제1 금속 확산 방지막(360a)이 형성될 수 있고, 제1 절연막(350a) 상에 제2 금속 확산 방지막(360b)이 형성될 수 있다. 제1 절연막(350a) 내에 제1 도전 패턴들(310a)이 형성될 수 있다.
앞서 도 4 및 도 6 내지 도 11을 참조하여 설명한 제조 과정을 통하여, 제1 서브칩(CH1)이 준비될 수 있다.
도 12를 참조하면, 제1 서브 칩(CH1) 상에 적층되는 제2 서브 칩(CH2)이 준비될 수 있다.
구체적으로, 제2 기판(200) 내에 광전 변환 소자들(PCD)이 형성될 수 있다. 제2 기판(200)의 제1 면(200a) 상에 독출 회로 소자들(RCX)이 형성될 수 있다. 독출 회로 소자들(RCX) 상에 제1 내지 제4 상부 절연막들(210, 220, 230, 240)이 형성될 수 있다. 제1 내지 제4 상부 절연막들(210, 220, 230, 240) 내에 비아들(VI) 및 배선 라인들(IL)이 형성될 수 있다.
제4 상부 절연막(240) 상에 제2 절연막(350b)이 형성될 수 있다. 제2 절연막(350b)과 제4 상부 절연막(240) 사이에 제3 금속 확산 방지막(360c)이 형성될 수 있고, 제2 절연막(350b) 상에 제2 금속 확산 방지막(360b)이 형성될 수 있다. 제2 절연막(350b) 내에 제2 도전 패턴들(310b)이 형성될 수 있다.
제2 기판(200)의 제2 면(200b) 상에, 반사 방지층(205), 컬러 필터들(CF) 및 마이크로 렌즈들(ML)이 형성될 수 있다.
도 4 및 도 5를 다시 참조하면, 준비된 제1 서브 칩(CH1) 및 제2 서브 칩(CH2)이 서로 마주보도록 적층되어, 이미지 센서 칩(20)이 형성될 수 있다. 각각의 제1 도전 패턴들(310a) 및 각각의 제2 도전 패턴들(310b)이 서로 물리 및 전기적으로 결합되어, 연결부(310)가 형성될 수 있다. 연결부(310)를 통해, 제1 서브 칩(CH1) 및 제2 서브 칩(CH2)이 서로 수직적으로 연결될 수 있다.
도 13은 본 발명의 실시예들에 따른 제1 서브 칩의 제2 영역을 설명하기 위한 평면도이다. 도 14는 도 13의 C-C'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 3 내지 도 5를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 13 및 도 14를 참조하면, 제1 기판(100)의 제2 영역(RG2) 상에, 소자 분리막(ST) 및 소자 분리막(ST) 상에 제1 하부 절연막(110)이 제공될 수 있다. 제1 하부 절연막(110) 내에 제1 하부 전극(BLP1) 및 제2 하부 전극(BLP2)이 제공될 수 있다. 제2 하부 전극(BLP2)은 제1 하부 전극(BLP1)과 제2 방향(D2)으로 이격될 수 있다. 제1 및 제2 하부 전극들(BLP1, BLP2)은, 서로 실질적으로 동일한 평면적 형태를 가질 수 있다.
각각의 제1 및 제2 하부 전극들(BLP1, BLP2) 상에 제2 캐패시터(CAP2)가 제공될 수 있다. 제2 하부 전극(BLP2) 상의 제2 캐패시터(CAP2)는, 제1 하부 전극(BLP1) 상의 제2 캐패시터(CAP2)와 제2 방향(D2)으로 이격될 수 있다. 각각의 제2 캐패시터들(CAP2)은, 제1 전극들(LEL1), 제2 전극(LEL2) 및 제1 전극들(LEL1)과 제2 전극(LEL2) 사이에 개재된 유전막(DIL)을 포함할 수 있다.
각각의 제1 전극들(LEL1)은 실린더 형태(또는 컵 형태)를 가질 수 있다. 일 예로, 제1 전극들(LEL1)은 티타늄 질화막(TiN), 티타늄 실리콘 질화막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막을 포함할 수 있다.
각각의 제2 전극들(LEL2)은, 유전막(DIL)을 직접 덮는 금속막(MTL) 및 금속막(MTL) 상의 반도체막(SL)을 포함할 수 있다. 금속막(MTL)은 유전막(DIL) 표면 상에 균일한 두께로 제공될 수 있다. 일 예로, 금속막(MTL)은 티타늄 질화막(TiN), 티타늄 실리콘 질화막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막을 포함할 수 있다. 반도체막(SL)은 도핑된 반도체 물질을 포함할 수 있다. 일 예로, 반도체막(SL)은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다.
제2 캐패시터들(CAP2)을 덮는 제2 하부 절연막(120)이 제공될 수 있다. 제2 하부 절연막(120)을 관통하여, 제1 및 제2 하부 전극들(BLP1, BLP2)에 연결되는 제1 콘택들(CT1)이 제공될 수 있다. 제2 하부 절연막(120)의 상부를 관통하여, 제2 전극들(LEL2)의 반도체막들(SL)에 연결되는 제2 콘택들(CT2)이 제공될 수 있다.
제2 하부 절연막(120) 상에 제3 하부 절연막(130)이 제공될 수 있다. 제3 하부 절연막(130) 내에 서로 인접하는 제1 콘택(CT1)과 제2 콘택(CT2)을 연결하는 배선 라인(IL)이 제공될 수 있다.
제1 하부 전극(BLP1) 상의 제2 캐패시터(CAP2)는 제2 하부 전극(BLP2) 상의 제2 캐패시터(CAP2)와 직렬로 연결될 수 있다. 다시 말하면, 제2 콘택(CT2), 배선 라인(IL) 및 제1 콘택(CT1)을 통하여, 제1 하부 전극(BLP1) 상의 제2 캐패시터(CAP2)의 제2 전극(LEL2)이 제2 하부 전극(BLP2)과 전기적으로 연결될 수 있다. 서로 이격되어 형성된 제2 캐패시터들(CAP2)이 서로 직렬로 연결됨으로써, 하나의 캐패시터를 구성할 수 있다. 제2 캐패시터들(CAP2)이 서로 직렬로 연결되어 구성된 상기 캐패시터는, 상대적으로 큰 정전용량을 가질 수 있다.
도 15는 본 발명의 실시예들에 따른 이미지 센서 칩이 실장된 반도체 패키지에 관한 단면도이다. 본 실시예에서는, 앞서 도 3 내지 도 5를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 15를 참조하면, 이미지 센서 칩(20)은 수직적으로 적층된 제1 서브 칩(CH1), 제2 서브 칩(CH2) 및 제3 서브 칩(CH3)을 포함할 수 있다. 제3 서브 칩(CH3)은 제1 서브 칩(CH1)과 패키지 기판(10) 사이에 개재될 수 있다.
제1 서브 칩(CH1) 및 제3 서브 칩(CH3) 각각은, 로직 영역, 메모리 셀 영역 및 신호 처리 영역 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 서브 칩(CH1)은 메모리 셀 영역 및 신호 처리 영역을 포함하고, 제3 서브 칩(CH3)은 로직 영역을 포함할 수 있다. 다른 예로, 제1 서브 칩(CH1)은 메모리 셀 영역 및 로직 영역을 포함하고, 제3 서브 칩(CH3)은 신호 처리 영역을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 서브 칩, 상기 제1 서브 칩 상에 적층된 제2 서브 칩, 및 상기 제1 및 제2 서브 칩들 사이에 개재된 연결부를 포함하되,
    상기 제1 서브 칩은, 제1 기판, 상기 제1 기판의 제1 영역 상의 하부 전극, 상기 하부 전극 상의 제1 캐패시터, 상기 제1 기판의 제2 영역 상의 메모리 트랜지스터, 및 랜딩 패드들을 통해 상기 메모리 트랜지스터에 전기적으로 연결된 제2 캐패시터를 포함하고,
    상기 제1 캐패시터는:
    상기 하부 전극의 상면으로부터 수직하게 연장되는 복수개의 제1 전극들;
    상기 제1 전극들 상의 제2 전극; 및
    상기 제2 전극과 상기 제1 전극들 사이에 개재된 제1 유전막을 포함하며,
    상기 제2 캐패시터는:
    상기 랜딩 패드들의 상면들로부터 각각 수직하게 연장되는 제3 전극들;
    상기 제3 전극들 상의 제4 전극; 및
    상기 제4 전극과 상기 제3 전극들 사이에 개재된 제2 유전막을 포함하고,
    상기 제2 서브 칩은, 입사광을 변환하여 전기 신호를 발생시키는 픽셀 어레이를 포함하고,
    상기 픽셀 어레이는 상기 연결부를 통해 상기 제1 캐패시터와 전기적으로 연결되는 이미지 센서 칩.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 전극들의 상면들은 제1 레벨에 위치하고,
    상기 제3 전극들의 상면들은 제2 레벨에 위치하며,
    상기 제1 레벨과 상기 제2 레벨은 서로 실질적으로 동일한 이미지 센서 칩.
  4. 제1항에 있어서,
    상기 제1 전극들은 상기 제1 영역 상에서 제1 방향을 따라 제1 피치로 배열되고,
    상기 제3 전극들은 상기 제2 영역 상에서 상기 제1 방향을 따라 제2 피치로 배열되며,
    상기 제1 피치와 상기 제2 피치는 서로 실질적으로 동일한 이미지 센서 칩.
  5. 제1항에 있어서,
    평면적 관점에서, 상기 제1 전극들 각각의 직경은 상기 제3 전극들 각각의 직경과 실질적으로 동일한 이미지 센서 칩.
  6. 제1항에 있어서,
    상기 픽셀 어레이는 매트릭스 형태로 배치된 복수의 단위 픽셀들을 포함하고,
    각각의 상기 단위 픽셀들은:
    제2 기판 내에 제공된 포토 다이오드;
    상기 제2 기판의 제1 면 상의 독출 회로 소자들; 및
    상기 제2 기판의 제2 면 상의 컬러 필터 및 마이크로 렌즈를 포함하는 이미지 센서 칩.
  7. 제1항에 있어서,
    상기 제1 및 제2 서브 칩들 각각은, 배선 라인들 및 비아들을 포함하고,
    상기 제1 서브 칩의 상기 배선 라인들은, 상기 연결부와 인접하는 제1 배선 라인을 포함하고,
    상기 제2 서브 칩의 상기 배선 라인들은, 상기 연결부와 인접하는 제2 배선 라인을 포함하며,
    상기 연결부는, 상기 제1 배선 라인과 상기 제2 배선 라인을 수직적으로 연결하는 도전 패턴을 포함하는 이미지 센서 칩.
  8. 제1항에 있어서,
    상기 제1 전극들 각각은:
    상기 하부 전극의 상기 상면 상의 바닥부; 및
    상기 바닥부로부터 수직적으로 연장되는 측벽부를 포함하는 이미지 센서 칩.
  9. 제1항에 있어서,
    상기 하부 전극은, 제1 하부 전극 및 상기 제1 하부 전극과 수평적으로 이격된 제2 하부 전극을 포함하고,
    상기 제1 서브 칩은:
    상기 제1 하부 전극 상의 상기 제1 캐패시터의 상기 제2 전극과 연결되는 제1 콘택;
    상기 제2 하부 전극과 연결되는 제2 콘택; 및
    상기 제1 및 제2 콘택들을 연결하는 배선 라인을 더 포함하는 이미지 센서 칩.
  10. 제1항에 있어서,
    상기 제1 캐패시터는 상관 이중 샘플러(CDS) 회로의 캐패시터로 사용되는 이미지 센서 칩.
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