KR20180078516A - 이미지 센서 및 그 제조 방법 - Google Patents

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Abstract

이미지 센서 및 그 제조 방법이 제공된다. 이미지 센서는, 광을 제공받아 이미지 데이터를 생성하는 수광 영역과, 수광 영역 주변에 배치되는 패드 영역을 포함하는 기판, 수광 영역의 기판 내에 배치되는 광전 변환층, 광전 변환층 상에 배치되고, 복수의 서브 반사 방지막을 포함하는 반사 방지막, 반사 방지막 상에 배치되는 마이크로 렌즈, 패드 영역의 기판 상에 배치되는 박리 방지막, 및 박리 방지막 바로 위(directly on)에 배치되는 배선층을 포함하고, 반사 방지막의 최하부에 배치되는 서브 반사 방지막과, 박리 방지막은 서로 다른 물질을 포함한다.

Description

이미지 센서 및 그 제조 방법{Image sensor and method for fabricating the same}
본 발명은 이미지 센서 및 그 제조 방법에 관한 것이다. 구체적으로, 본 발명은 반사 방지막을 포함하는 이미지 센서 및 그 제조 방법에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시키는 센서로서, 최근 들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 이미지 센서를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 이미지 센서의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서는, 광을 제공받아 이미지 데이터를 생성하는 수광 영역과, 수광 영역 주변에 배치되는 패드 영역을 포함하는 기판, 수광 영역의 기판 내에 배치되는 광전 변환층, 광전 변환층 상에 배치되고, 복수의 서브 반사 방지막을 포함하는 반사 방지막, 반사 방지막 상에 배치되는 마이크로 렌즈, 패드 영역의 기판 상에 배치되는 박리 방지막, 및 박리 방지막 바로 위(directly on)에 배치되는 배선층을 포함하고, 반사 방지막의 최하부에 배치되는 서브 반사 방지막과, 박리 방지막은 서로 다른 물질을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서는, 광을 제공받아 이미지 데이터를 생성하는 수광 영역과, 수광 영역 주변에 배치되고 리세스를 포함하는 패드 영역을 포함하는 기판, 수광 영역의 기판 내에 배치되는 광전 변환층, 광전 변환층 상에 배치되는 반사 방지막, 반사 방지막 상에 배치되는 마이크로 렌즈, 패드 영역의 기판 상에 배치되는 박리 방지막, 리세스 상의 박리 방지막 바로 위(directly on)에 배치되는 배선층, 및 배선층 상에 배치되어 리세스에 매립되는 도전성 패드를 포함하고, 반사 방지막과 박리 방지막은 서로 다른 물질을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 제조 방법은, 광을 제공받아 이미지 데이터를 생성하는 수광 영역과, 수광 영역 주변에 배치되는 패드 영역이 정의되는 기판을 제공하고, 수광 영역의 기판 내에 광전 변환층을 형성하고, 기판 상에 반사 방지막을 형성하고, 패드 영역의 반사 방지막의 일부 및 패드 영역의 기판의 일부를 식각하여 리세스를 형성하고, 기판 상에 반사 방지막과 다른 박리 방지막을 형성하고, 리세스 상의 박리 방지막 바로 위에 배선층을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 블록도이다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 나타내는 회로도이다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 개략적인 도면이다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 단면도이다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 단면도이다.
도 6는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 단면도이다.
도 7 내지 도 12는 도 4에 따른 이미지 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13 내지 도 16은 도 5에 따른 이미지 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 17 내지 도 20은 도 6에 따른 이미지 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서(1)를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 블록도이다.
도 1을 참조하면, 몇몇 실시예에 따른 이미지 센서는 액티브 픽셀 센서 어레이(10; Active Pixel Sensor array), 행 디코더(row decoder; 20), 행 드라이버(row driver; 30), 열 디코더(column decoder; 40), 타이밍 발생기(timing generator; 50), 상관 이중 샘플러(CDS; Correlated Double Sampler; 60), 아날로그 디지털 컨버터(ADC; Analog to Digital Converter; 70) 및 입출력 버퍼(I/O buffer; 80)를 포함한다.
액티브 픽셀 센서 어레이(10)는 2차원적으로 배열된 복수의 단위 픽셀을 포함하고, 광 신호를 전기적 신호로 변환한다. 액티브 픽셀 센서 어레이(10)는 행 드라이버(30)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 액티브 픽셀 센서 어레이(10)에 의해 변환된 전기적 신호는 상관 이중 샘플러(60)에 제공된다.
행 드라이버(30)는 행 디코더(20)에서 디코딩된 결과에 따라 다수의 단위 픽셀을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(10)로 제공한다. 단위 픽셀이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(50)는 행 디코더(20) 및 열 디코더(40)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
상관 이중 샘플러(CDS; 60)는 액티브 픽셀 센서 어레이(10)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링한다. 상관 이중 샘플러(60)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(ADC; 70)는 상관 이중 샘플러(60)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
입출력 버퍼(80)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(40)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(미도시)로 디지털 신호를 출력한다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 나타내는 회로도이다.
도 2를 참조하면, 몇몇 실시예에 따른 단위 픽셀은 전송 트랜지스터(TX)와 복수의 논리 트랜지스터(RX, SX, DX)를 포함한다. 여기서, 복수의 논리 트랜지스터는 리셋 트랜지스터(RX; reset transistor), 선택 트랜지스터(SX; selection transistor) 및 드라이브 트랜지스터 또는 소스 팔로워 트랜지스터(DX; Drive transistor or source follower transistor)를 포함할 수 있다.
전송 트랜지스터(TX)는 광전 변환부(PD), 플로팅 확산 영역(FD; floating diffusion region), 및 전송 게이트(TG)를 포함한다.
단위 픽셀 내에 전송 트랜지스터(TX)는 1개인 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 단위 픽셀 내에 복수의 전송 트랜지스터가 포함될 수 있다. 예를 들어, 단위 픽셀 내에 복수의 광전 변환부가 포함될 수 있고, 복수의 광전 변환부에 각각 대응되는 전송 게이트가 포함될 수 있다. 또한 예를 들어, 단위 픽셀 내에 복수의 전송 트랜지스터가 포함되는 경우에, 플로팅 확산 영역은 공유될 수 있다.
광전 변환부(PD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성하고 축적할 수 있다. 광전 변환부(PD)는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD), 및 이들의 조합을 포함할 수 있다.
전송 게이트(TG)는 광전 변환부(PD)에 축적된 전하를 플로팅 확산 영역(FD)으로 전송한다.
플로팅 확산 영역(FD)은 광전 변환부(PD)에서 생성된 전하를 전송 받아 누적적으로 저장한다. 플로팅 확산 영역(FD)에 축적된 광전하들의 양에 따라, 드라이브 트랜지스터(DX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 플로팅 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 예를 들어, 리셋 트랜지스터(RX)의 드레인 전극은 플로팅 확산 영역(FD)과 연결될 수 있고, 소스 전극은 전원 전압(VDD)에 연결될 수 있다.
리셋 트랜지스터(RX)는 리셋 게이트(RG)를 포함하고, 리셋 신호에 의해 제어될 수 있다. 구체적으로, 리셋 트랜지스터(RX)가 리셋 신호에 의해 턴 온(turn-on)되면, 리셋 트랜지스터(RX)의 소스 전극과 연결된 전원 전압(VDD)이 플로팅 확산 영역(FD)으로 전달된다. 따라서, 리셋 트랜지스터(RX)가 턴 온되면 플로팅 확산 영역(FD)에 축적된 전하들이 배출되어 플로팅 확산 영역(FD)이 리셋될 수 있다.
드라이브 트랜지스터(DX)는 단위 픽셀 외부에 위치하는 정전류원(미도시)과 조합되어 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 한다. 이에 따라, 드라이브 트랜지스터(DX)는 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고 이를 출력 라인(Vout)으로 출력한다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀을 선택할 수 있다. 선택 트랜지스터(SX)는 선택 게이트(SG)를 포함하고, 행 선택 신호에 의해 구동될 수 있다. 구체적으로, 선택 트랜지스터(SX)가 행 선택 신호에 의해 턴 온될 때, 드라이브 트랜지스터(DX)의 드레인 전극과 연결된 전원 전압(VDD)이 선택 트랜지스터(SX)의 드레인 전극으로 전달될 수 있다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 개략적인 도면이다.
도 3을 참조하면, 몇몇 실시예에 따른 이미지 센서는 액티브 픽셀 센서 어레이 영역(APS) 및 패드 영역(PAD)을 포함한다.
단위 픽셀이 배열된 액티브 픽셀 센서 어레이 영역은 광을 제공받아 이미지 데이터를 생성하는 수광 영역(LRR)과, 광을 제공받지 않는 차광 영역(LSR)을 포함할 수 있다. 구체적으로, 차광 영역(LSR)은 수광 영역(LRR)과 패드(PAD) 사이에 배치될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 수광 영역(LRR) 및 차광 영역(LSR)은 다양한 형태로 배치될 수 있다.
액티브 픽셀 센서 어레이 영역(APS)에는 매트릭스 형태로 배열된 복수의 단위 픽셀이 배치된다. 또한, 액티브 픽셀 센서 어레이 영역(APS)에서는 입사광(incident light)에 의해 발생된 전기적 신호가 출력된다.
구체적으로, 단위 픽셀은 활성 픽셀(AP) 및 기준 픽셀(RP)을 포함할 수 있다. 활성 픽셀(AP)은 수광 영역(LRR)에 제공되고, 입사광을 전기적 신호로 변환할 수 있다. 기준 픽셀(RP)은 차광 영역(LSR)에 제공되고, 광이 입사되지 않는 단위 픽셀에서 발생되는 전기적 신호를 출력할 수 있다.
패드 영역(PAD)은 액티브 픽셀 센서 어레이 영역(APS)으로부터 제어 신호 및 광전 신호 등을 입출력하는데 이용되는 도전성 패드(예를 들어, 도 4의 320)를 포함한다. 패드 영역(PAD)은 외부 소자들과의 전기적 접속이 용이하도록, 수광 영역 주변에 배치될 수 있다. 즉, 패드 영역(PAD)은 액티브 픽셀 센서 어레이 영역(APS)의 둘레에 배치될 수 있고, 이미지 센서의 가장자리 부분(edge portion)에 배치될 수 있다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 단면도이다. 도 4는 도 3의 A-A' 및 B-B'를 따라 절단한 몇몇 실시예의 단면도이다.
도 4를 참조하면, 이미지 센서(1)는 수광 영역(도 3의 LRR)에 기판(100), 광전 변환층(110), 웰 불순물층(120), 제1 소자 분리막(150), 제2 소자 분리막(140), 플로팅 확산 영역(FD), 소스 및 드레인 영역(130a, 130b), 전송 게이트(TG), 논리 게이트(LG), 제1 배선층(160), 반사 방지막(200), 컬러 필터(210), 그리드 패턴(230), 및 마이크로 렌즈(220)를 포함한다.
또한, 이미지 센서(1)는 패드 영역(도 3의 PAD)에 기판(100), 제1 배선층(160), 박리 방지막(300), 제2 배선층(310), 플러그(312), 및 도전성 패드(320)를 포함한다.
기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
광전 변환층(110)은 수광 영역(LRR)의 기판(100) 내에 배치될 수 있다. 광전 변환층(110)은 입사광의 세기에 비례하여 광전하를 생성한다. 예를 들어, 광전 변환층(110)은 포토 다이오드일 수 있다.
광전 변환층(110)은 기판(100) 내에 불순물을 도핑하여 형성될 수 있다. 예를 들어, 광전 변환층(110)은 기판(100) 내에 n형 불순물이 이온주입되어 형성될 수 있다. 또한, 광전 변환층(110)은 포텐셜 기울기를 가질 수 있도록, 광전 변환층(110)의 상부 및 하부 사이에 불순물 농도 차이를 가질 수 있다. 예를 들어, 광전 변환층(110)은 복수 개의 불순물 영역들이 적층된 형태로 형성될 수 있다.
웰 불순물층(120)은 광전 변환층(110) 상에 배치될 수 있다. 웰 불순물층(120)은 광전 변환층(110)과 반대의 도전형을 갖는 불순물을 기판(100) 내에 도핑하여 형성될 수 있다. 예를 들어, 웰 불순물층(120)은 p형 불순물이 이온주입되어 형성될 수 있다.
제1 소자 분리막(150)은 액티브 픽셀 센서 어레이 영역(도 3의 APS)에 배치되어 활성 픽셀(도 3의 AP) 또는 기준 픽셀(도 3의 RP)을 정의할 수 있다. 즉, 제1 소자 분리막(150)은 활성 픽셀(AP) 또는 기준 픽셀(RP)을 둘러싸고, 기판(100)의 하면으로부터 상면으로 연장되어 활성 픽셀(AP) 또는 기준 픽셀(RP)을 분리시킬 수 있다.
구체적으로, 제1 소자 분리막(150)은 기판(100)을 패터닝하여 깊은 트렌치(deep trench)를 형성한 후, 깊은 트렌치 내에 절연 물질을 매립하여 형성될 수 있다. 이에 따라, 제1 소자 분리막(150)은 기판(100)의 하면으로부터 상면으로 연장되도록 형성될 수 있다. 패터닝 공정에 따라, 제1 소자 분리막(150)은 그 상면의 폭이 그 하면의 폭보다 넓은 형상을 가질 수 있다.
제1 소자 분리막(150)은 기판(100)보다 굴절률이 낮은 절연 물질로 형성될 수 있다. 예를 들어, 기판(100)이 실리콘으로 형성된 경우에, 제1 소자 분리막(150)은 실리콘 산화막, 실리콘 질화막, 도핑되지 않은 폴리실리콘막(undoped polysilicon layer), 에어(air), 또는 이들의 조합으로 형성될 수 있다.
이에 따라, 제1 소자 분리막(150)은 광전 변환층(110)으로 비스듬히 입사되는 입사광을 굴절시킬 수 있다. 또한, 제1 소자 분리막(150)은 입사광에 의해 특정 활성 픽셀 영역에서 생성된 광전하들이 랜덤 드리프트(random drift)에 의해 인접하는 픽셀 영역으로 이동하는 것을 방지할 수 있다. 즉, 제1 소자 분리막(150)은 광전 변환층(110)의 수광률을 향상시켜 이미지 데이터의 품질을 향상시킬 수 있다.
제2 소자 분리막(140)은 활성 픽셀(AP) 또는 기준 픽셀(RP)에 배치되어 활성 영역을 정의할 수 있다. 즉, 제2 소자 분리막(140)은 웰 불순물층(120)에 형성되어, 제2 소자 분리막(140)이 형성되지 않은 웰 불순물층(120)의 영역을 활성 영역으로 정의할 수 있다.
구체적으로, 제2 소자 분리막(140)은 기판(100)을 패터닝하여 얕은 트렌치(shallow trench)를 형성한 후, 얕은 트렌치 내에 절연 물질을 매립하여 형성될 수 있다. 예를 들어, 제2 소자 분리막(140)은 웰 불순물층(120)과 동일한 도전형을 갖는 불순물 영역일 수 있다. 이 경우에, 제2 소자 분리막(140) 내의 불순물 농도는 웰 불순물층(120)의 불순물 농도보다 클 수 있다.
이 때, 제2 소자 분리막(140)이 형성되는 깊이는 제1 소자 분리막(150)이 형성되는 깊이보다 얕을 수 있다. 즉, 제2 소자 분리막(140)의 하면은 제1 소자 분리막(150)의 하면과 실질적으로 동일 평면에 존재할 수 있으나, 제2 소자 분리막(140)의 상면은 제1 소자 분리막(150)의 상면보다 낮을 수 있다. 또한, 제2 소자 분리막(140)은 광전 변환층(110)과 이격되도록 형성될 수 있다.
제2 소자 분리막(140)은 예를 들어, 웰 불순물층(120)에 플로팅 확산 영역(FD)과, 소스 및 드레인 영역(130a, 130b)을 정의할 수 있다. 구체적으로, 플로팅 확산 영역(FD)과, 소스 및 드레인 영역(130a, 130b)은 웰 불순물층(120)과 반대의 도전형을 갖는 불순물이 도핑되어 형성될 수 있다. 예를 들어, 플로팅 확산 영역(FD)은 n형 불순물이 이온주입되어 형성될 수 있다.
전송 게이트(TG)는 광전 변환층(110)과 플로팅 확산 영역(FD)에 인접하여 배치될 수 있다. 이에 따라, 전송 게이트(TG)는 광전 변환층(110)에서 생성된 전하를 플로팅 확산 영역(FD)으로 전송할 수 있다.
몇몇 실시예에서, 도시된 것처럼, 전송 게이트(TG)는 기판(100) 내로 삽입되는 부분을 포함할 수 있다. 구체적으로, 전송 게이트(TG)는 웰 불순물층(120)에 형성되는 활성 영역에 트렌치를 형성하고, 트렌치 내에 게이트 절연막 및 게이트 도전막을 차례로 형성하고, 게이트 도전막의 측벽에 게이트 스페이서를 형성하여 형성될 수 있다. 이에 따라, 전송 게이트(TG)의 일부는 웰 불순물층(120)의 일부를 관통하여 웰 불순물층(120) 내에 매립될 수 있다. 이와 같은 전송 게이트(TG)는 활성 픽셀(AP) 또는 기준 픽셀(RP)의 면적을 축소시켜 이미지 센서의 고집적화를 가능하게 할 수 있다.
논리 게이트(LG)는 소스 및 드레인 영역(130a, 130b)에 인접하여 배치될 수 있다. 논리 게이트(LG)는 도 2의 리셋 게이트(RG), 드라이브 트랜지스터(DX)의 게이트, 및 선택 게이트(SG) 중 적어도 하나에 해당될 수 있다.
예를 들어, 논리 게이트(LG)가 리셋 게이트(RG)인 경우에, 소스 또는 드레인 영역(130a, 130b)은 각각 전원 전압(VDD) 및 플로팅 확산 영역(FD)과 연결될 수 있고, 논리 게이트(LG)는 플로팅 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다.
예를 들어, 논리 게이트(LG)가 드라이브 트랜지스터(DX)의 게이트인 경우에, 논리 게이트(LG)는 플로팅 확산 영역(FD)과 연결되어 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고 이를 출력 라인(Vout)으로 출력할 수 있다.
예를 들어, 논리 게이트(LG)가 선택 게이트(SG)인 경우에, 소스 또는 드레인 영역(130a, 130b)은 드라이브 트랜지스터(DX)의 드레인 전극과 연결되어 읽어낼 단위 픽셀을 선택할 수 있다.
제1 배선층(160)은 기판(100)의 하면 상에 배치될 수 있다. 제1 배선층(160)은 복수의 층간 절연막(162) 및 복수의 배선(161)을 포함할 수 있다. 제1 배선층(160)은 이미지 센서의 동작을 위한 픽셀 선택 신호, 리셋 신호, 및 전하 전송 신호와 같은 복수의 구동 신호들을 전달할 수 있다. 또한, 제1 배선층(160)은 다양한 형태로 배치될 수 있는 전송 게이트(TG) 및 논리 게이트(LG)를 연결시킬 수도 있다.
복수의 층간 절연막(162)은 절연 물질로 형성될 수 있다. 예를 들어, 제1 층간 절연막(400)은 HDP(High Density Plasma), TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silca Glass) 등으로 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
복수의 배선(161)은 예를 들어, 구리(Cu), 알루미늄(Al) 등의 금속을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
반사 방지막(200)은 광전 변환층(110) 상에 배치될 수 있다. 구체적으로, 반사 방지막(200)은 광전 변환층(110)을 포함하는 수광 영역(LRR)의 기판(100) 상에 컨포멀하게(conformally) 배치될 수 있다.
반사 방지막(200)은 기판(100)의 상면으로부터 기판(100)의 내부로 입사하는 입사광의 반사를 방지할 수 있다. 반사 방지막(200)은 단층으로 형성될 수 있으나, 도시된 것처럼 반사 방지막(200)은 제1 및 제2 서브 반사 방지막(201, 202)을 포함하는 다층으로 형성될 수도 있다.
구체적으로, 반사 방지막(200)은 공기의 굴절율과 기판(100)의 굴절율 사이의 굴절율을 갖는 물질을 포함하여 입사광의 반사를 방지할 수 있다. 예를 들어, 반사 방지막(200)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 옥시나이트라이드(silicon oxynitride), 산화 하프늄(hafnium oxide), 산화 알루미늄(aluminium oxide), 산화 탄탈럼(tantalum oxide), 산화 지르코늄(zirconium oxide), 및 이들의 조합을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
예를 들어, 실리콘을 포함하는 기판(100) 상에, 실리콘 산화물을 포함하는 제1 서브 반사 방지막(201)이 형성될 수 있고, 실리콘 질화물을 포함하는 제2 서브 반사 방지막(202)이 형성될 수 있다. 실리콘 산화물의 굴절율은 약 1.45 내지 1.50이고, 실리콘 질화물의 굴절율은 약 1.95 내지 2.05이고, 실리콘의 굴절율은 약 3.5이므로, 스넬의 법칙(Snell's Law)에 의해 입사광이 기판(100) 상에서 반사되는 것을 방지할 수 있다.
반사 방지막(200)은 입사광의 종류에 따라 두께, 물질 등이 다를 수 있다. 예를 들어, 기판(100) 상에 반사 방지막(200)으로 SiO2 1600Å, SiON 80Å, SiN 400Å이 순차적으로 형성된 경우에, 약 450nm 내지 550nm의 가시광선이 잘 투과될 수 있다. 또한 예를 들어, 기판(100) 상에 반사 방지막(200)으로 SiO2 600Å, SiON 1500Å, SiN 200Å이 순차적으로 형성된 경우에, 약 520nm 이상의 가시광선이 잘 투과될 수 있다.
컬러 필터층(210)은 단위 픽셀에 따라 적색, 녹색, 또는 청색의 컬러 필터를 포함할 수 있다. 컬러 필터는 2차원적으로 배열될 수 있고, 옐로우 필터(yellow filter), 마젠타 필터(magenta filter) 및 시안 필터(cyan filter)를 포함할 수 있다. 또한, 컬러 필터층(210)은 화이트 필터(white filter)를 더 포함할 수도 있다. 그러나, 몇몇 실시예에서 이미지 센서(1)는 컬러 필터층(210)을 포함하지 않을 수도 있다.
그리드 패턴(230)은 기판(100) 상에서 격자 모양으로 배치될 수 있다. 예를 들어, 그리드 패턴(230)은 반사 방지막(200) 상에 형성되고, 컬러 필터층(210) 사이에 배치될 수 있다. 그리드 패턴(230)은 기판(100) 상에 비스듬히 입사되는 입사광을 반사시켜 광전 변환층(110)에 보다 많은 입사광을 제공할 수 있다. 그러나, 몇몇 실시예에서 이미지 센서(1)는 그리드 패턴(230)을 포함하지 않을 수도 있다.
마이크로 렌즈(220)는 반사 방지막(200) 상에 배치될 수 있다. 구체적으로, 마이크로 렌즈(220)는 반사 방지막(200) 상의 컬러 필터층(210) 상에 배치될 수 있다. 마이크로 렌즈(220)는 볼록한 형상을 가지며, 소정의 곡률 반경을 가질 수 있다. 이에 따라, 마이크로 렌즈(220)는 광전 변환층(110)에 입사광을 집광시킬 수 있다. 마이크로 렌즈(220)는 예를 들어, 광투과성 수지를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
박리 방지막(300)은 패드 영역(PAD)의 기판(100) 상에 배치될 수 있다. 구체적으로, 박리 방지막(300)은 패드 영역(PAD)의 기판(100) 상에 컨포멀하게 배치될 수 있다. 이에 따라, 반사 방지막(200)의 하면과 박리 방지막(300)의 하면은 실질적으로 동일 평면 상에 배치될 수 있다. 박리 방지막(300)은 단층으로 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 박리 방지막(300)은 다층으로 형성될 수도 있다.
박리 방지막(300)은 패드 영역(PAD)의 기판(100) 상에 배치되는 제2 배선층(310)의 박리를 방지할 수 있다. 구체적으로, 박리 방지막(300)은 실리콘을 포함하는 기판(100)과 금속을 포함하는 제2 배선층(310) 사이에 개재되어, 실리콘과 금속 간의 낮은 접착력으로 인한 박리를 방지할 수 있다.
구체적으로, 박리 방지막(300)은 실리콘과 금속 모두에 양호한 접착력을 갖는 물질을 포함하여 박리를 방지할 수 있다. 예를 들어, 박리 방지막(300)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 옥시나이트라이드(silicon oxynitride), 산화 하프늄(hafnium oxide), 산화 알루미늄(aluminium oxide), 산화 탄탈럼(tantalum oxide), 산화 지르코늄(zirconium oxide), 및 이들의 조합을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이 때, 박리 방지막(300)은 수광 영역(LRR)의 기판(100) 상에 배치되는 반사 방지막(200)과 서로 다른 물질을 포함할 수 있다. 구체적으로, 반사 방지막(200)은 입사광의 반사를 방지하는데 최적화된 물질을 포함할 수 있고, 박리 방지막(300)은 제2 배선층(310)의 박리를 방지하는데 최적화된 물질을 포함할 수 있다.
예를 들어, 제1 및 제2 서브 반사 방지막(201, 202)은 입사광의 반사를 방지하는데 최적화될 수 있고, 박리 방지막(300)은 제2 배선층(310)의 박리를 방지하는데 최적화될 수 있다.
몇몇 실시예에서, 반사 방지막(200)의 최하부에 배치되는 제1 서브 반사 방지막(201)과, 박리 방지막(300)은 서로 다른 물질을 포함할 수 있다.
제2 배선층(310)은 패드 영역(PAD)의 기판(100) 상에 배치될 수 있다. 구체적으로, 제2 배선층(310)은 박리 방지막(300) 바로 위(directly on)에 배치될 수 있다. 제2 배선층(310)은 패드 영역(PAD)에 배치되어, 액티브 픽셀 센서 어레이 영역(도 3의 APS)으로 제어 신호 및 광전 신호 등을 입출력하는데 이용되는 도전성 패드(320)를 실장할 수 있다.
제2 배선층(310)은 예를 들어, 제1 배선층(160)의 복수의 배선(161)과 마찬가지로, 구리(Cu), 알루미늄(Al) 등의 금속을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
플러그(312)는 패드 영역(PAD)의 기판(100) 및 박리 방지막(300)을 관통하여 제2 배선층(310)에 접속될 수 있다. 구체적으로, 플러그(312)는 패드 영역(PAD)의 기판(100) 및 박리 방지막(300)을 관통하여 제1 배선층(160)의 복수의 배선(161)과 제2 배선층(310)을 전기적으로 연결할 수 있다.
플러그(312)는 예를 들어, 제1 및 제2 배선층(310)과 마찬가지로, 구리(Cu), 알루미늄(Al) 등의 금속을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도전성 패드(320)는 제2 배선층(310) 상에 배치될 수 있다. 즉, 패드 영역(PAD)에 배치된 도전성 패드(320)는 제1 및 제2 배선층(160, 310)과, 플러그(312)를 이용하여 액티브 픽셀 센서 어레이 영역(APS)으로 제어 신호 및 광전 신호 등을 입출력할 수 있다.
도전성 패드(320)는 예를 들어, 알루미늄(Al)을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
상술한 것처럼, 반사 방지막(200)은 입사광의 반사를 방지하기 위해 기판(100) 상에 형성될 수 있다. 그러나, 입사광의 반사를 방지하는데 최적화된 반사 방지막(200)은 패드 영역(PAD)에서 제2 배선층(310)의 박리를 방지하기에 적합하지 않을 수 있다.
또한 상술한 것처럼, 박리 방지막(300)은 제2 배선층(310)의 박리를 방지하기 위해 기판(100) 상에 형성될 수 있다. 그러나, 제2 배선층(310)의 박리를 방지하는데 최적화된 박리 방지막(300)은 수광 영역(LRR)에서 입사광의 반사를 방지하기에 적합하지 않을 수 있다.
따라서, 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서(1)는, 서로 다른 물질을 포함하는 반사 방지막(200)과 박리 방지막(300)을 이용하여 신뢰성이 향상된 이미지 센서를 제공한다. 구체적으로, 이미지 센서(1)는 입사광의 반사를 방지하는데 최적화된 물질을 포함하는 반사 방지막(200)을 수광 영역(LRR)에 배치하고, 제2 배선층(310)의 박리를 방지하는데 최적화된 물질을 포함하는 박리 방지막(300)을 패드 영역(PAD)에 배치하여, 신뢰성이 향상된 이미지 센서를 제공한다.
이하에서, 도 5를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서(2)를 설명한다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 단면도이다. 도 5는 도 3의 A-A' 및 B-B'를 따라 절단한 몇몇 실시예의 단면도이다.
도 5를 참조하면, 이미지 센서(2)는 수광 영역(도 3의 LRR)에 반사 방지막(200')을 포함한다.
또한, 이미지 센서(2)는 패드 영역(도 3의 PAD)에 리세스(R1), 제1 및 제2 서브 반사 방지막(201, 202), 박리 방지막(300'), 제2 배선층(310'), 플러그(312'), 및 도전성 패드(320')를 포함한다.
반사 방지막(200')은 광전 변환층(110) 상에 배치될 수 있다. 구체적으로, 반사 방지막(200')은 광전 변환층(110)을 포함하는 수광 영역(LRR)의 기판(100) 상에 컨포멀하게 배치될 수 있다.
반사 방지막(200')은 단층으로 형성될 수 있으나, 도시된 것처럼 반사 방지막(200')은 제1 내지 제3 서브 반사 방지막(201, 202, 203)을 포함하는 다층으로 형성될 수도 있다. 구체적으로, 반사 방지막(200')은 도 4의 반사 방지막(200) 상에 배치되는 제3 서브 반사 방지막(203)을 더 포함할 수 있다.
제3 서브 반사 방지막(203)은 제1 및 제2 서브 반사 방지막(201, 202)과 마찬가지로, 공기의 굴절율과 기판(100)의 굴절율 사이의 굴절율을 갖는 물질을 포함하여 입사광의 반사를 방지할 수 있다.
리세스(R1; recess)는 패드 영역(PAD)의 기판(100)의 일부에 형성될 수 있다. 구체적으로, 리세스(R1)는 패드 영역(PAD)의 기판(100)의 일부가 식각되어 형성될 수 있다. 즉, 리세스(R1)는 패드 영역(PAD)의 기판(100)이 일부가 식각되어 함몰되는 부분을 의미할 수 있다.
제1 및 제2 서브 반사 방지막(201, 202)은 도 4의 이미지 센서(1)와 달리, 패드 영역(PAD)의 기판(100) 상에도 배치될 수 있다. 이 때, 제1 및 제2 서브 반사 방지막(201, 202)은 리세스(R1)가 형성되지 않는 패드 영역(PAD)의 기판(100) 상에 배치될 수 있다. 즉, 제1 및 제2 서브 반사 방지막(201, 202)은 리세스(R1) 상에 형성되지 않을 수 있다.
박리 방지막(300')은 패드 영역(PAD)의 기판(100) 상에 배치될 수 있다. 구체적으로, 박리 방지막(300')은 패드 영역(PAD)의 기판(100)과, 제1 및 제2 서브 반사 방지막(201, 202) 상에 컨포멀하게 배치될 수 있다.
더 구체적으로, 박리 방지막(300')은 리세스(R1)가 형성되지 않은 패드 영역(PAD)의 기판(100)에서 제1 및 제2 서브 방지막(201, 202) 상에 컨포멀하게 배치될 수 있고, 리세스(R1)가 형성된 패드 영역(PAD)의 기판(100)에서 기판(100) 상에 형성될 수 있다.
즉, 박리 방지막(300')은 제1 및 제2 서브 반사 방지막(201, 202)과 달리, 리세스(R1)의 하면 및 측벽 상에도 컨포멀하게 배치될 수 있다. 이에 따라, 반사 방지막(200')의 하면은 리세스(R1) 상의 박리 방지막(300')의 하면보다 높게 배치될 수 있다. 박리 방지막(300)은 단층으로 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 박리 방지막(300)은 다층으로 형성될 수도 있다.
박리 방지막(300')은 패드 영역(PAD)의 기판(100) 상에 배치되는 제2 배선층(310')의 박리를 방지할 수 있다. 구체적으로, 박리 방지막(300')은 제2 배선층(310') 바로 아래에 배치되어, 제2 배선층(310')의 박리를 방지할 수 있다.
몇몇 실시예에서, 반사 방지막(200')의 최상부에 배치되는 서브 반사 방지막과 제3 서브 반사 방지막(203)과 박리 방지막(300')은 실질적으로 동일할 수 있다. 구체적으로, 박리 방지막(300')은 제3 서브 반사 방지막(203)과 동일한 공정 단계에서 형성될 수 있다. 이에 따라, 이미지 센서(2)의 제조 공정이 단순화될 수 있다. 이에 관해서는, 도 14에 관한 설명에서 후술한다.
즉, 제3 서브 반사 방지막(203) 또는 박리 방지막(300')은 수광 영역(LRR)에서 입사광의 반사를 방지할 수 있고, 동시에 패드 영역(PAD)에서 제2 배선층(310')의 박리를 방지할 수도 있다. 예를 들어, 제3 서브 반사 방지막(203) 또는 박리 방지막(300')은 제1 및 제2 서브 반사 방지막(201, 202)과 조합되어 입사광의 반사를 방지하는데 최적화될 수 있고, 동시에 제2 배선층(310')의 박리를 방지하는데 최적화될 수 있다.
제2 배선층(310')은 패드 영역(PAD)의 기판(100) 상에 배치될 수 있다. 구체적으로, 제2 배선층(310')은 리세스(R1) 상의 박리 방지막(300') 바로 위(directly on)에 배치될 수 있다. 이에 따라, 제2 배선층(310')은 리세스(R1)의 하면 및 측벽 상에 배치될 수 있다.
또한, 제2 배선층(310')은 리세스(R1)의 측벽 상으로부터 연장되어 리세스(R1)가 형성되지 않는 기판(100)에 배치된 박리 방지막(300') 바로 위에도 배치될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제2 배선층(310')은 리세스(R1) 상의 박리 방지막(300') 바로 위에만 형성될 수도 있다.
제2 배선층(310')은 패드 영역(PAD)에 배치되어, 액티브 픽셀 센서 어레이 영역(도 3의 APS)으로 제어 신호 및 광전 신호 등을 입출력하는데 이용되는 도전성 패드(320')를 실장할 수 있다.
플러그(312')는 패드 영역(PAD)의 기판(100) 및 박리 방지막(300')을 관통하여 제2 배선층(310')에 접속될 수 있다. 구체적으로, 플러그(312')는 리세스(R1)가 형성된 기판(100) 및 리세스(R1) 상에 배치된 박리 방지막(300')을 관통할 수 있다. 이에 따라, 플러그(312')는 제1 배선층(160)의 복수의 배선(161)과 제2 배선층(310')을 전기적으로 연결할 수 있다.
도전성 패드(320')는 제2 배선층(310') 상에 배치될 수 있다. 구체적으로, 도전성 패드(320')는 리세스(R1) 상에 형성된 제2 배선층(310') 상에 배치되어, 리세스(R1)에 매립될 수 있다.
도전성 패드(320')는 액티브 픽셀 센서 어레이 영역(APS)으로 제어 신호 및 광전 신호 등을 입출력하기 위해 일정한 두께를 필요로 할 수 있다. 그러나, 패드 영역(PAD)의 기판(100) 상에 배치되는 도전성 패드(320')는 액티브 픽셀 센서 어레이 영역(도 3의 APS)과 패드 영역(PAD)의 단차를 발생시킨다. 따라서, 리세스(R1)에 매립된 도전성 패드(320')는 액티브 픽셀 센서 어레이 영역(APS)과 패드 영역(PAD) 간의 단차를 완화한다.
따라서, 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서(2)는, 서로 다른 물질을 포함하는 반사 방지막(200')과 박리 방지막(300')을 이용하여 신뢰성이 향상된 이미지 센서를 제공한다.
또한, 이미지 센서(2)는, 반사 방지막(200')의 최상부에 배치된 제3 서브 반사 방지막(203)과 박리 방지막(300')을 동일한 공정으로 형성하여, 단순화된 제조 공정으로 신뢰성이 향상된 이미지 센서를 제공한다. 또한, 이미지 센서(2)는, 리세스(R1)에 매립되는 도전성 패드(310')를 이용하여 액티브 픽셀 센서 어레이 영역(APS)과 패드 영역(PAD) 간의 단차를 완화한다.
이하에서, 도 6를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서(3)를 설명한다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 단면도이다. 도 6는 도 3의 A-A' 및 B-B'를 따라 절단한 몇몇 실시예의 단면도이다.
도 6를 참조하면, 이미지 센서(3)는 패드 영역(도 3의 PAD)에 리세스(R2), 박리 방지막(300''), 제2 배선층(310''), 플러그(312''), 및 도전성 패드(320'')를 포함한다.
리세스(R2), 박리 방지막(300''), 제2 배선층(310''), 플러그(312''), 및 도전성 패드(320'')는 각각 도 5의 리세스(R1), 박리 방지막(300'), 제2 배선층(310'), 플러그(312'), 및 도전성 패드(320')에 대응된다.
이 때, 리세스(R2)는 도 5의 리세스(R1)보다 더 깊게 형성될 수 있다. 구체적으로, 리세스(R2)는 도 5의 리세스(R1)보다 제1 및 제2 서브 반사 방지막(201, 202)의 두께만큼 더 깊게 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 리세스(R2)는 필요에 따라 다양한 깊이로 형성될 수 있다.
박리 방지막(300'')은 패드 영역(PAD)의 기판(100) 상에 배치될 수 있다. 구체적으로, 박리 방지막(300'')은 패드 영역(PAD)의 기판(100) 상에 컨포멀하게 배치될 수 있다.
즉, 박리 방지막(300')은 리세스(R2)의 하면 및 측벽 상에도 컨포멀하게 배치될 수 있다. 이에 따라, 반사 방지막(200)의 하면은 리세스(R2) 상의 박리 방지막(300'')의 하면보다 높게 배치될 수 있다.
박리 방지막(300'')은 패드 영역(PAD)의 기판(100) 상에 배치되는 제2 배선층(310'')의 박리를 방지할 수 있다. 구체적으로, 박리 방지막(300'')은 실리콘을 포함하는 기판(100)과 금속을 포함하는 제2 배선층(310'') 사이에 개재되어, 실리콘과 금속 간의 낮은 접착력으로 인한 박리를 방지할 수 있다.
이 때, 박리 방지막(300'')은 수광 영역(LRR)의 기판(100) 상에 배치되는 반사 방지막(200)과 서로 다른 물질을 포함할 수 있다. 구체적으로, 반사 방지막(200)은 입사광의 반사를 방지하는데 최적화된 물질을 포함할 수 있고, 박리 방지막(300'')은 제2 배선층(310'')의 박리를 방지하는데 최적화된 물질을 포함할 수 있다.
예를 들어, 제1 및 제2 서브 반사 방지막(201, 202)은 입사광의 반사를 방지하는데 최적화될 수 있고, 박리 방지막(300'')은 제2 배선층(310'')의 박리를 방지하는데 최적화될 수 있다.
따라서, 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서(3)는, 서로 다른 물질을 포함하는 반사 방지막(200)과 박리 방지막(300'')을 이용하여 신뢰성이 향상된 이미지 센서를 제공한다. 구체적으로, 이미지 센서(3)는 입사광의 반사를 방지하는데 최적화된 물질을 포함하는 반사 방지막(200)을 수광 영역(LRR)에 배치하고, 제2 배선층(310'')의 박리를 방지하는데 최적화된 물질을 포함하는 박리 방지막(300'')을 패드 영역(PAD)에 배치하여, 신뢰성이 향상된 이미지 센서를 제공한다.
또한, 이미지 센서(3)는, 리세스(R2)에 매립되는 도전성 패드(320'')를 이용하여 액티브 픽셀 센서 어레이 영역(APS)과 패드 영역(PAD) 간의 단차를 완화한다.
이하에서, 도 7 내지 도 12를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서(1)의 제조 방법을 설명한다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7 내지 도 12는 도 4에 따른 이미지 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 7을 참조하면, 광전 변환층(110)이 형성된 기판(100)을 제공하고, 기판(100) 상에 제1 및 제2 서브 반사 방지막(201, 202)을 차례로 형성한다.
구체적으로, 기판(100) 및 제1 소자 분리막(150) 상에 제1 서브 반사 방지막(201)을 형성하고, 제1 서브 반사 방지막(201) 상에 제2 서브 반사 방지막(202)을 형성할 수 있다. 이 때, 제1 및 제2 서브 반사 방지막(201, 202)은 기판(100)의 전면에 형성될 수 있다. 즉, 제1 및 제2 서브 반사 방지막(201, 202)은 수광 영역(도 3의 LRR) 및 패드 영역(도 3의 PAD)에 모두 형성될 수 있다.
제1 및 제2 서브 반사 방지막(201, 202)을 형성하는 것은 증착 공정 또는 확산 공정으로 수행될 수 있다. 예를 들어, CVD(Chemical Vapor Deposition) 공정을 이용하여 제1 및 제2 서브 반사 방지막(201, 202)을 차례로 형성할 수 있다.
도 8을 참조하면, 수광 영역(LRR)의 기판(100) 상에 형성된 제1 및 제2 서브 반사 방지막(201, 202) 상에 마스크(M1)를 형성한다.
마스크(M1)를 형성하는 것은 예를 들어, 사진 식각 공정(photolithography)을 이용하여 수행될 수 있다. 즉, 마스크(M1)는 포토레지스트(photoresist; 미도시)일 수 있다.
구체적으로, 기판(100)의 전면에 포토레지스트를 형성하고, 형성된 포토레지스트를 노광(expose) 및 현상(develop)하여 포토레지스트를 패터닝할 수 있다. 이 때, 포토레지스트는 패드 영역(PAD)의 기판(100) 상에 형성된 마스크(M1)를 제거하도록 패터닝될 수 있다. 즉, 포토레지스트는 패터닝되어 마스크(M1)를 형성할 수 있다.
도 9를 참조하면, 패드 영역(PAD)의 기판(100) 상에 형성된 제1 및 제2 서브 반사 방지막(201, 202)을 제거한다.
구체적으로, 마스크(M1)를 식각 마스크로 사용하여 식각 공정으로 패드 영역(PAD)의 기판(100) 상에 형성된 제1 및 제2 서브 반사 방지막(201, 202)을 식각할 수 있다.
이 때, 수광 영역(LRR)의 기판(100) 상에 형성된 제1 및 제2 서브 반사 방지막(201, 202)은 마스크(M1)에 의해 보호되어 식각되지 않을 수 있다.
도 10을 참조하면, 패드 영역(PAD)의 기판(100) 상에 박리 방지막(300)을 형성한다.
박리 방지막(300)을 형성하는 것은 증착 공정 또는 확산 공정으로 수행될 수 있다. 예를 들어, CVD(Chemical Vapor Deposition) 공정을 이용하여 박리 방지막(300)을 차례로 형성할 수 있다.
이 때, 박리 방지막(300)은 수광 영역(LRR)의 기판(100) 상에 형성되지 않을 수 있다. 예를 들어, 박리 방지막(300)을 기판(100)의 전면에 형성한 후에, 상술한 사진 식각 공정과 같은 방법으로 수광 영역(LRR)의 기판(100) 상에 형성되는 박리 방지막(300)을 제거할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 박리 방지막(300)은 다양한 방법으로 패드 영역(PAD)의 기판(100) 상에 형성될 수 있다.
도 11을 참조하면, 패드 영역(PAD)의 기판(100)에 제1 배선층(160)을 노출시키는 관통홀(H1)을 형성한다.
구체적으로, 패드 영역(PAD)의 기판(100)의 일부 및 박리 방지막(300)의 일부를 식각하여 제1 배선층(160)을 노출시키는 관통홀(H1)을 형성할 수 있다. 도 11에서, 관통홀(H1)은 하나인 것으로 도시되지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 관통홀(H1)은 필요에 따라 복수로 형성될 수 있다.
도 12를 참조하면, 관통홀(H1)을 매립하는 플러그(312)와, 플러그(312)와 접속되고 기판(100) 상에 배치되는 제2 배선층(310)을 형성한다.
구체적으로, 플러그(312) 및 제2 배선층(310)은 다마신 공정(damascene)과 같은 배선 공정으로 동시에 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 플러그(312) 및 제2 배선층(310)은 도전성 물질을 패터닝하여 형성될 수도 있다. 또한, 플러그(312) 및 제2 배선층(310)은 독립적으로 형성될 수도 있다.
이어서, 제2 배선층(310) 상에 도전성 패드(320)를 형성하여 도 4에 따른 이미지 센서(1)를 형성할 수 있다.
이하에서, 도 13 내지 도 16를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서(1)의 제조 방법을 설명한다. 설명의 편의를 위해, 도 1 내지 도 12를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 내지 도 16은 도 5에 따른 이미지 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 7 및 도 13을 참조하면, 제1 및 제2 서브 반사 방지막(201, 202)이 형성된 패드 영역(PAD)의 기판(100)에 리세스(R1)를 형성한다.
구체적으로, 리세스(R1)는 제1 및 제2 서브 반사 방지막(201, 202)의 일부 및 그에 상응하는 기판(100)의 일부가 식각되어 형성될 수 있다. 이에 따라, 리세스(R1)는 제1 및 제2 서브 반사 방지막(201, 202)의 측벽과, 기판(100)의 내부를 노출시킬 수 있다.
도 14를 참조하면, 기판(100) 상에 제3 서브 반사 방지막(203) 및 박리 방지막(300')을 형성한다.
구체적으로, 수광 영역(LRR)의 제2 서브 반사 방지막(202) 상에 제3 서브 반사 방지막(203)을 형성하고, 패드 영역(PAD)의 제2 서브 반사 방지막(202) 및 리세스(R1) 상에 박리 방지막(300')을 형성한다.
이 때, 제3 서브 반사 방지막(203)과 박리 방지막(300')은 실질적으로 동일할 수 있다. 또한, 제3 서브 반사 방지막(203)과 박리 방지막(300')은 동일한 공정 단계에서 형성될 수 있다. 예를 들어, CVD 공정을 이용하여 도 13의 결과물 상에 실리콘 질화막을 형성할 수 있다. 이 경우에, 수광 영역(LRR)의 제2 서브 반사 방지막(202) 상에 형성된 실리콘 질화막은 제3 서브 반사 방지막(203)이 되고, 패드 영역(PAD)의 제2 서브 반사 방지막(202) 및 리세스(R1) 상에 형성된 실리콘 질화막은 박리 방지막(300')이 된다.
즉, 입사광의 반사를 방지할 수 있고, 제2 배선층(310)의 박리를 방지할 수 있는 물질을 기판(100)의 전면에 형성함으로써 제조 공정이 단순화될 수 있다.
도 15를 참조하면, 패드 영역(PAD)의 기판(100)에 제1 배선층(160)을 노출시키는 관통홀(H2)을 형성한다.
구체적으로, 관통홀(H2)은 리세스(R1)가 형성된 기판(100)에 형성될 수 있다. 관통홀(H2)을 형성하는 것은, 도 11에서 상술한 관통홀(H1)을 형성하는 것과 동일하다.
도 16을 참조하면, 관통홀(H2)을 매립하는 플러그(312')와, 플러그(312')와 접속되고 기판(100) 상에 배치되는 제2 배선층(310)을 형성한다. 플러그(312') 및 제2 배선층(310)을 형성하는 것은, 도 12에서 상술한 플러그(312) 및 제2 배선층(310)을 형성하는 것과 동일하다.
이에 따라, 제2 배선층(310)은 리세스(R1) 상의 박리 방지막(300') 바로 위에 형성될 수 있다. 즉, 제2 배선층(310)은 리세스(R1)의 하면 및 측벽 상에 배치될 수 있다. 또한, 제2 배선층(310')은 리세스(R1)의 측벽 상으로부터 연장되어 리세스(R1)가 형성되지 않는 기판(100)에 배치된 박리 방지막(300') 바로 위에도 형성될 수 있다.
이어서, 제2 배선층(310) 상에 도전성 패드(320')를 형성하여 도 5에 따른 이미지 센서(2)를 형성할 수 있다.
이하에서, 도 17 내지 도 20을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서(3)의 제조 방법을 설명한다. 설명의 편의를 위해, 도 1 내지 도 16을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 17 내지 도 20은 도 6에 따른 이미지 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9 및 도 17을 참조하면, 패드 영역(PAD)의 기판(100)에 리세스(R2)를 형성한다.
구체적으로, 리세스(R2)는 패드 영역(PAD)의 기판(100)의 일부가 식각되어 형성될 수 있다. 이에 따라, 리세스(R2)는 기판(100)의 내부를 노출시킬 수 있다. 도 9의 마스크(M1)는 제거될 수 있다.
도 18을 참조하면, 패드 영역(PAD)의 기판(100) 상에 박리 방지막(300'')을 형성한다. 박리 방지막(300'')을 형성하는 것은, 도 10에서 상술한 박리 방지막(300)을 형성하는 것과 동일하다.
이 때, 박리 방지막(300'')은 리세스(R2)의 하면 및 측벽 상에도 형성될 수 있다. 즉, 박리 방지막(300'')은 패드 영역(PAD)의 기판(100) 상에 컨포멀하게 형성될 수 있다.
도 19를 참조하면, 패드 영역(PAD)의 기판(100)에 제1 배선층(160)을 노출시키는 관통홀(H3)을 형성한다. 관통홀(H3)을 형성하는 것은, 도 15에서 상술한 관통홀(H2)을 형성하는 것과 동일하다.
도 20을 참조하면, 관통홀(H3)을 매립하는 플러그(312'')와, 플러그(312'')와 접속되고 기판(100) 상에 배치되는 제2 배선층(310'')을 형성한다. 플러그(312'') 및 제2 배선층(310'')을 형성하는 것은, 도 16에서 상술한 플러그(312') 및 제2 배선층(310')을 형성하는 것과 동일하다.
이어서, 제2 배선층(310'') 상에 도전성 패드(320'')를 형성하여 도 6에 따른 이미지 센서(3)를 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 광전 변환층
120: 웰 불순물층 140, 150: 소자 분리막
TG: 전송 게이트 LG: 논리 게이트
FD: 플로팅 확산 영역 130a, 130b: 소스 및 드레인 영역
160, 310: 배선층 200: 반사 방지막
300: 박리 방지막 320: 도전성 패드

Claims (10)

  1. 광을 제공받아 이미지 데이터를 생성하는 수광 영역과, 상기 수광 영역 주변에 배치되는 패드 영역을 포함하는 기판;
    상기 수광 영역의 상기 기판 내에 배치되는 광전 변환층;
    상기 광전 변환층 상에 배치되고, 복수의 서브 반사 방지막을 포함하는 반사 방지막;
    상기 반사 방지막 상에 배치되는 마이크로 렌즈;
    상기 패드 영역의 상기 기판 상에 배치되는 박리 방지막; 및
    상기 박리 방지막 바로 위(directly on)에 배치되는 배선층을 포함하고,
    상기 반사 방지막의 최하부에 배치되는 상기 서브 반사 방지막과, 상기 박리 방지막은 서로 다른 물질을 포함하는 이미지 센서.
  2. 제 1항에 있어서,
    상기 패드 영역은 리세스(recess)를 포함하고, 상기 배선층은 상기 리세스 상의 상기 박리 방지막 바로 위에 배치되는 이미지 센서.
  3. 제 2항에 있어서,
    상기 반사 방지막의 최상부에 배치되는 상기 서브 반사 방지막과, 상기 박리 방지막은 실질적으로 동일한 이미지 센서.
  4. 제 2항에 있어서,
    상기 반사 방지막의 최상부에 배치되는 상기 서브 반사 방지막과, 상기 박리 방지막은 서로 다른 물질을 포함하는 이미지 센서.
  5. 제 1항에 있어서,
    상기 반사 방지막의 하면과 상기 박리 방지막의 하면은 실질적으로 동일 평면 상에 배치되는 이미지 센서.
  6. 제 1항에 있어서,
    상기 반사 방지막과 상기 마이크로 렌즈 사이에 개재되는 컬러 필터층을 더 포함하는 이미지 센서.
  7. 제 1항에 있어서,
    상기 배선층 상에 배치되는 도전성 패드를 더 포함하는 이미지 센서.
  8. 제 1항에 있어서,
    상기 패드 영역의 상기 기판 및 상기 박리 방지막을 관통하여 상기 배선층에 접속되는 플러그를 더 포함하는 이미지 센서.
  9. 광을 제공받아 이미지 데이터를 생성하는 수광 영역과, 상기 수광 영역 주변에 배치되고 리세스를 포함하는 패드 영역을 포함하는 기판;
    상기 수광 영역의 상기 기판 내에 배치되는 광전 변환층;
    상기 광전 변환층 상에 배치되는 반사 방지막;
    상기 반사 방지막 상에 배치되는 마이크로 렌즈;
    상기 패드 영역의 상기 기판 상에 배치되는 박리 방지막;
    상기 리세스 상의 상기 박리 방지막 바로 위(directly on)에 배치되는 배선층; 및
    상기 배선층 상에 배치되어 상기 리세스에 매립되는 도전성 패드를 포함하고,
    상기 반사 방지막과 상기 박리 방지막은 서로 다른 물질을 포함하는 이미지 센서.
  10. 광을 제공받아 이미지 데이터를 생성하는 수광 영역과, 상기 수광 영역 주변에 배치되는 패드 영역이 정의되는 기판을 제공하고,
    상기 수광 영역의 상기 기판 내에 광전 변환층을 형성하고,
    상기 기판 상에 반사 방지막을 형성하고,
    상기 패드 영역의 상기 반사 방지막의 일부 및 상기 패드 영역의 상기 기판의 일부를 식각하여 리세스를 형성하고,
    상기 기판 상에 상기 반사 방지막과 다른 박리 방지막을 형성하고,
    상기 리세스 상의 상기 박리 방지막 바로 위에 배선층을 형성하는 것을 포함하는 이미지 센서의 제조 방법.
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