KR20210070800A - 이미지 센서 - Google Patents

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KR20210070800A
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김관식
김홍기
박상수
이범석
이태연
이귀덕
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삼성전자주식회사
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Abstract

이미지 센서가 개시된다. 이미지 센서는, 제1 면과 이에 반대되는 제2 면을 가지며, 복수의 액티브 픽셀이 배치되는 액티브 픽셀 영역을 포함하는 제1 기판; 상기 제1 기판의 상기 제2 면 상에 배치되며 상기 복수의 액티브 픽셀에 대응되는 복수의 하부 전극 구조물; 상기 복수의 하부 전극 구조물 상에 배치되는 상부 전극; 상기 복수의 하부 전극 구조물과 상기 상부 전극 사이에 배치되는 유기 광전 변환층; 및 상기 제1 기판의 상기 제1 면 상에 배치되고, 상기 복수의 액티브 픽셀을 구동하도록 구성되는 구동 회로가 배치되는 제2 기판을 포함하고, 상기 복수의 하부 전극 구조물은, 제1 배리어층, 상기 제1 배리어층 상에 배치되는 반사층, 및 상기 반사층 상에 배치되는 제2 배리어층을 포함한다.

Description

이미지 센서{Image sensors}
본 발명의 기술적 사상은 이미지 센서에 관한 것으로, 더욱 상세하게는, 유기 광전 변환층을 포함하는 이미지 센서에 관한 것이다.
이미지 센서는 화상을 촬영하여 전기적 신호로 변환시키는 장치이다. 이미지 센서는 입사되는 빛을 수광하여 전기 신호로 전환하며 복수의 광전 변환 영역을 포함하는 이미지 센싱 픽셀을 포함한다. 실리콘 광전 변환 영역의 경우에, 이미지 센싱 픽셀의 사이즈가 작아짐에 따라 광전 변환 영역의 광 흡수 면적이 작아지므로, 감도 저하가 발생할 수 있다. 이에 따라 실리콘 광전 변환 영역을 유기 물질을 사용한 광전 변환 영역으로 대체한 이미지 센서가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 감도를 향상시키고 센싱 속도를 향상시킬 수 있는 이미지 센서를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 제1 면과 이에 반대되는 제2 면을 가지며, 복수의 액티브 픽셀이 배치되는 액티브 픽셀 영역을 포함하는 제1 기판; 상기 제1 기판의 상기 제2 면 상에 배치되며 상기 복수의 액티브 픽셀에 대응되는 복수의 하부 전극 구조물; 상기 복수의 하부 전극 구조물 상에 배치되는 상부 전극; 상기 복수의 하부 전극 구조물과 상기 상부 전극 사이에 배치되는 유기 광전 변환층; 및 상기 제1 기판의 상기 제1 면 상에 배치되고, 상기 복수의 액티브 픽셀을 구동하도록 구성되는 구동 회로가 배치되는 제2 기판을 포함하고, 상기 복수의 하부 전극 구조물은, 제1 배리어층, 상기 제1 배리어층 상에 배치되는 반사층, 및 상기 반사층 상에 배치되는 제2 배리어층을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는 제1 액티브 픽셀, 제2 액티브 픽셀, 및 제3 액티브 픽셀이 배치되는 액티브 픽셀 영역을 포함하는 제1 기판; 상기 제1 기판 상에 배치되며, 상기 제1 내지 제3 액티브 픽셀에 각각 대응되는 제1 내지 제3 하부 전극 구조물; 상기 제1 내지 제3 하부 전극 구조물 상에 배치되는 상부 전극; 상기 제1 내지 제3 하부 전극 구조물과 상기 상부 전극 사이에 배치되는 유기 광전 변환층; 상기 상부 전극 상에 배치되며, 상기 제1 내지 제3 액티브 픽셀에 각각 대응되는 제1 내지 제3 컬러 필터층을 포함하고, 상기 제1 내지 제3 하부 전극 구조물 중 적어도 하나는, 제1 배리어층, 상기 제1 배리어층 상에 배치되는 반사층, 및 상기 반사층 상에 배치되는 제2 배리어층을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 제1 면과 이에 반대되는 제2 면을 가지며, 복수의 액티브 픽셀이 배치되는 액티브 픽셀 영역을 포함하는 제1 기판; 상기 제1 기판의 상기 제2 면 상에 배치되며 상기 복수의 액티브 픽셀에 대응되는 복수의 하부 전극 구조물로서, 각각 제1 배리어층, 반사층, 및 제2 배리어층을 포함하는, 복수의 하부 전극 구조물; 상기 복수의 하부 전극 구조물 상에 배치되는 상부 전극; 상기 복수의 하부 전극 구조물과 상기 상부 전극 사이에 배치되는 유기 광전 변환층; 상기 상부 전극 상에 배치되며, 상기 복수의 액티브 픽셀에 대응되는 컬러 필터층; 및 상기 제1 기판의 상기 제1 면 상에 배치되고, 상기 복수의 액티브 픽셀을 구동하도록 구성되는 구동 회로가 배치되는 제2 기판을 포함하고, 상기 제1 기판 내에 포토다이오드가 형성되지 않는다.
본 발명의 기술적 사상에 따르면, 복수의 하부 전극 구조물은 광이 스토리지 노드 영역으로 투과하는 것을 방지하여 빛샘 현상이 방지되고 이미지 센서의 감도가 향상될 수 있다. 또한 제1 기판 내에 포토다이오드 영역이 형성되지 않으므로, 상대적으로 작은 종횡비를 갖는 관통 비아홀 내에 상대적으로 낮은 비저항을 갖는 금속 물질을 사용하여 마이크로 관통 비아를 형성할 수 있다. 따라서 이미지 센서는 빠른 센싱 속도를 가질 수 있다.
도 1은 예시적인 실시예들에 따른 이미지 센서(100)를 개략적으로 나타내는 사시도이다.
도 2는 이미지 센서의 액티브 픽셀 영역의 레이아웃도이다.
도 3은 이미지 센서를 나타내는 단면도이다.
도 4는 도 3의 CX1 부분을 나타내는 확대도이다.
도 5는 다양한 하부 전극 물질에 대한 400 내지 800 nm 영역에서의 광 반사도의 시뮬레이션 결과를 나타내는 그래프이다.
도 6은 예시적인 실시예들에 따른 이미지 센서의 리드아웃 회로도이다.
도 7은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 9는 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 10은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 11은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 12는 도 11의 CX2 부분을 나타내는 확대도이다.
도 13은 예시적인 실시예에 따른 이미지 센서의 구성을 나타내는 블록도이다.
도 14 내지 도 19는 예시적인 실시예들에 따른 이미지 센서의 제조 방법을 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 이미지 센서(100)를 개략적으로 나타내는 사시도이다. 도 2는 이미지 센서(100)의 액티브 픽셀 영역(APR)의 레이아웃도이다. 도 3은 이미지 센서(100)를 나타내는 단면도이다. 도 4는 도 3의 CX1 부분을 나타내는 확대도이다.
도 1 내지 도 4를 참조하면, 이미지 센서(100)는 액티브 픽셀 영역(APR)과 패드 영역(PDR)을 구비하는 제1 칩(C1)과, 구동 회로 영역(PCR)을 구비하는 제2 칩(C2)을 포함할 수 있다.
액티브 픽셀 영역(APR)은 복수의 액티브 픽셀(PX)이 형성되는 영역일 수 있다. 복수의 액티브 픽셀(PX)은 제1 액티브 픽셀(PX1), 제2 액티브 픽셀(PX2), 및 제3 액티브 픽셀(PX3)을 포함할 수 있다. 제1 액티브 픽셀(PX1)은 제1 파장 영역의 광을 센싱하는 영역일 수 있고, 예를 들어 적색 광을 센싱하는 영역일 수 있다. 제2 액티브 픽셀(PX2)은 제2 파장 영역의 광을 센싱하는 영역일 수 있고, 예를 들어 녹색 광을 센싱하는 영역일 수 있다. 제3 액티브 픽셀(PX3)은 제3 파장 영역의 광을 센싱하는 영역일 수 있고, 예를 들어 청색 광을 센싱하는 영역일 수 있다.
패드 영역(PDR)은 복수의 패드(PAD)가 형성되는 영역일 수 있다. 평면도에서 패드 영역(PDR)은 액티브 픽셀 영역(APR)을 둘러싸도록 배치될 수 있다. 구동 회로 영역(PCR)은 복수의 액티브 픽셀(PX)을 구동하기 위한 구동 트랜지스터(220T)가 형성되는 영역일 수 있다.
제1 칩(C1)은 제1 기판(110), 복수의 하부 전극 구조물(120), 유기 광전 변환층(132), 상부 전극(134), 컬러 필터층(140), 마이크로렌즈(144), 및 전면 구조물(160)을 포함할 수 있다. 제2 칩(C2)은 제2 기판(210), 구동 트랜지스터(220T), 배선층(222), 및 절연층(224)을 포함할 수 있다. 전면 구조물(160)과 절연층(224)이 부착됨에 따라 제1 칩(C1)과 제2 칩(C2)이 수직 방향으로 적층될 수 있다.
제1 기판(110)은 서로 반대되는 제1 면(110F1) 및 제2 면(110F2)을 포함할 수 있다. 제1 기판(110)은 P 형 반도체 기판을 포함할 수 있다. 예를 들면, 제1 기판(110)은 P형 실리콘 기판으로 이루어질 수 있다. 예시적인 실시예들에서, 제1 기판(110)은 P 형 벌크 기판과 그 위에 성장된 P 형 또는 N 형 에피층을 포함할 수 있다. 다른 실시예들에서, 제1 기판(110)은 N 형 벌크 기판과, 그 위에 성장된 P 형 또는 N 형 에피층을 포함할 수 있다. 또는, 제1 기판(110)은 유기(organic) 플라스틱 기판으로 이루어질 수 있다.
제1 기판(110)의 제2 면(110F2) 상에는 후면 절연층(116)이 배치될 수 있다. 후면 절연층(116)은 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등과 같은 금속 산화물을 포함할 수 있다. 이러한 경우에, 후면 절연층(116)은 음의 고정 전하층(negative fixed charge layer)으로 작용할 수 있다. 다른 실시예들에서, 후면 절연층(116)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
후면 절연층(116) 상에는 복수의 하부 전극 구조물(120)이 배치될 수 있다. 복수의 하부 전극 구조물(120)은 절연 펜스(128)에 의해 한정되는 복수의 분리 공간(128S)에 배치될 수 있고, 복수의 하부 전극 구조물(120)은 복수의 액티브 픽셀(PX) 각각과 수직 오버랩되도록 배치될 수 있다. 예를 들어, 평면도에서 절연 펜스(128)가 메시 또는 그리드 형상을 가질 수 있고, 분리 공간(128S) 내에서 복수의 하부 전극 구조물(120)이 매트릭스 형상으로 배열될 수 있다. 복수의 하부 전극 구조물(120)의 상면은 절연 펜스(128)의 상면과 동일한 레벨에 배치될 수 있다.
복수의 하부 전극 구조물(120)은 제1 배리어층(122), 반사층(124) 및 제2 배리어층(126)을 포함할 수 있다. 도 4에 도시된 것과 같이, 후면 절연층(116) 상에 제1 배리어층(122), 반사층(124), 및 제2 배리어층(126)이 순차적으로 배치될 수 있다. 예시적인 실시예들에서, 제1 배리어층(122) 및 제2 배리어층(126)은 티타늄, 탄탈륨, 텅스텐, 루테늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 중 적어도 하나를 포함할 수 있다. 반사층(124)은 알루미늄(Al), 마그네슘(Mg), 은(Ag), 니켈(Ni), 코발트(Co), 백금(Pt), 구리(Cu), 금(Au) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 제1 배리어층(122)은 제1 기판(110)의 상면에 수직한 제1 방향을 따라 제1 두께(t1)를 가질 수 있고, 반사층(124)은 상기 제1 방향을 따라 제1 두께(t1)보다 더 큰 제2 두께(t2)를 가질 수 있다. 예를 들어, 제1 두께(t1)는 약 10 ㎚ 내지 500㎚일 수 있고, 제2 두께(t2)는 약 50 ㎚ 내지 1000 ㎚일 수 있으나, 이에 한정되는 것은 아니다.
복수의 하부 전극 구조물(120)은 가시광선 전체 영역의 광에 대한 높은 광 반사율을 가질 수 있고, 이에 따라 상부의 유기 광전 변환층(132)을 투과한 빛이 복수의 하부 전극 구조물(120)에 의해 반사되어 유기 광전 변환층(132) 내로 다시 흡수되도록 할 수 있다. 일부 예시들에서, 복수의 하부 전극 구조물(120)은 제1 배리어층(122)/반사층(124)/제2 배리어층(126)으로서 티타늄 질화물/알루미늄/티타늄 질화물 또는 탄탈륨 질화물/알루미늄/탄탈륨 질화물을 포함할 수 있고, 이러한 경우에 약 400 nm 내지 700 nm에서 75% 이상의 광 반사도(light reflectance)를 가질 수 있다. 복수의 하부 전극 구조물(120)의 광 반사도 관련한 특징은 도 5를 참조로 다시 설명하도록 한다.
절연 펜스(128)는 액티브 픽셀 영역(APR)에서 복수의 분리 공간(128S)을 가지며, 패드 영역(PDR)까지 연장될 수 있다. 도 4에 도시된 것과 같이 절연 펜스(128)는 패드 영역(PDR)에서 패드층(170)을 제외한 전체 영역을 커버하도록 배치될 수 있다. 그러나 이와는 달리 절연 펜스(128)는 액티브 픽셀 영역(APR) 내에만 배치되고 패드 영역(PDR)까지 연장되지 않을 수도 있다. 예시적인 실시예들에서, 절연 펜스(128)는 산화물을 포함할 수 있다.
복수의 하부 전극 구조물(120) 상에는 유기 광전 변환층(132)이 배치될 수 있다. 유기 광전 변환층(132)은 복수의 액티브 픽셀(PX) 전체와 수직 오버랩되도록 배치될 수 있다.
유기 광전 변환층(132)은 약 400 nm 내지 약 1500 nm에서 광을 흡수하는 유기 물질을 포함할 수 있다. 유기 광전 변환층(132)은 p형 반도체와 n형 반도체를 포함할 수 있으며, 예컨대 상기 p형 반도체와 상기 n형 반도체 중 적어도 하나는 가시광선 전체 영역의 광을 흡수할 수 있다. 예를 들어, 유기 광전 변환층(132)은 적색, 청색, 및 녹색 빛의 파장 모두에서 광전 변화를 일으킬 수 있는 판크로마틱(panchromatic) 광전 변환 물질일 수 있다. 또는 유기 광전 변환층(132)은 근적외선 또는 적외선의 파장에서 광전 변화를 일으킬 수 있는 광전 변환 물질일 수도 있다.
유기 광전 변환층(132)은 p형 반도체 물질과 n형 반도체 물질이 pn 접합(pn flat junction) 또는 벌크 이종접합(bulk heterojunction)을 형성하는 층으로 단일 층 또는 다수 층으로 구성될 수 있으며, 입사된 광을 받아 엑시톤(exciton)을 생성한 후 생성된 엑시톤을 정공과 전자로 분리하는 층이다. 유기 광전 변환층(132)은 단일 층일 수도 있고 복수 층일 수 있다. 유기 광전 변환층(132)은 예컨대 진성층(intrinsic layer, I층), p형 층/I층, I층/n형 층, p형 층/I층/n형 층, p형 층/n형 층 등 다양한 조합일 수 있다.
유기 광전 변환층(132)은 예를 들면, 약 1㎚ 내지 500㎚의 두께를 가질 수 있다. 일부 예시적인 실시예들에서, 유기 광전 변환층(132)은 약 5㎚ 내지 300㎚의 두께를 가질 수 있다. 유기 광전 변환층(132)은 빛을 효과적으로 흡수하고 정공과 전자를 효과적으로 분리 및 전달함으로써 광전 변환 효율을 효과적으로 개선할 수 있는 두께를 가질 수 있다.
예시적인 실시예들에서, 유기 광전 변환층(132)은 폴리아닐린; 폴리피롤; 폴리티오펜; 폴리(p-페닐렌비닐렌); 벤조디티오펜(benzodithiophene); 티에노티오펜(thienothiophene); MEH-PPV(poly[2-methoxy-5-(2'-ethyl-hexyloxy)-1,4-phenylene vinylene); MDMO-PPV(poly(2-methoxy-5-(3,7-dimethyloctyloxy)-1,4-phenylene-vinylene); 펜타센; 페릴렌(perylene); 폴리(3,4-에틸렌디옥시티오펜)(PEDOT), 폴리(3-알킬티오펜); 폴리((4,8-비스(옥틸옥시)벤조[1,2-b:4,5-b']디티오펜)-2,6-디일-알트-(2-((도데실옥시)카르보닐)티에노[3,4-b]티오펜)-3,6-디일)(poly((4,8-bis(octyloxy)benzo(1,2-b:4,5-b')dithiophene)-2,6-diyl-alt-(2-(dodecyloxy)carbonyl)thieno(3,4-b)thiophenediyl)-3,6-diyl), PTB1); 폴리((4,8-비스(2-에틸헥실옥시)벤조[1,2-b:4,5-b']디티오펜)-2,6-디일-알트-(2-((2-에틸헥실옥시)카르보닐)-3-플루오로티에노[3,4-b]티오펜)-3,6-디일)(poly((4,8-bis(2-ethylhexyloxy)benzo[1,2-b:4,5-b']dithiophene)-2,6-diyl-alt-(2-((2-ethylhexyloxy)carbonyl)-3-fluorothieno[3,4-b]thiophenediyl)-3,6-diyl)), PTB7); 프탈로시아닌(phthalocyanine); 틴(II) 프탈로시아닌(tin (II) phthalocyanine, SnPc); 구리 프탈로시아닌(copper phthalocyanine); 트리아릴아민(triarylamine); 벤지딘(bezidine); 피라졸린(pyrazoline); 스티릴아민(styrylamine); 하이드라존(hydrazone); 카바졸(carbazole); 티오펜(thiophene); 3,4-에틸렌디옥시티오펜(3,4-ethylenedioxythiophene, EDOT); 피롤(pyrrole); 페난트렌(phenanthrene); 테트라센(tetracence); 나프탈렌(naphthalene); 루브렌(rubrene); 1,4,5,8-나프탈렌-테트라카르복실릭 디안하이드라이드(1,4,5,8-naphthalene-tetracarboxylic dianhydride, NTCDA); Alq3; 플러렌(C60, C70, C74, C76, C78, C82, C84, C720, C860 등); 1-(3-메톡시-카르보닐)프로필-1-페닐(6,6)C61(1-(3-methoxy-carbonyl)propyl-1-phenyl(6,6)C61: PCBM), C71-PCBM, C84-PCBM, bis-PCBM과 같은 플러렌 유도체들; CdS, CdTe, CdSe, ZnO 등과 같은 무기 반도체; 이들의 유도체 및 이들의 공중합체에서 선택되는 적어도 2종을 포함할 수 있으나, 이에 한정되는 것은 아니다.
유기 광전 변환층(132) 상에는 상부 전극(134)이 배치될 수 있다. 상부 전극(134)은 유기 광전 변환층(132)의 상면 전체를 커버하도록 배치될 수 있다. 상부 전극(134)은 복수의 액티브 픽셀(PX) 전체와 수직 오버랩될 수 있다.
상부 전극(134)은 투광 전극일 수 있고, 상부 전극(134)을 투과한 광이 유기 광전 변환층(132)에 흡수될 수 있다. 예시적인 실시예들에서, 상부 전극(134)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 산화물(ZnO), 주석 산화물(SnO), 안티몬 주석 산화물(antimony-doped tin oxide, ATO), 알루미늄 주석 산화물(Al-doped zinc oxide, AlTO) 및 불소 도핑된 주석 산화물(fluorine-doped tin oxide FTO) 중 적어도 하나를 포함할 수 있다.
상부 전극(134) 상에는 제1 패시베이션층(136)이 배치될 수 있다. 제1 패시베이션층(136)은 상부 전극(134) 전체를 커버하고, 패드 영역(PDR)까지 연장될 수 있다.
제1 패시베이션층(136) 상에는 컬러 필터층(140)이 배치될 수 있다. 컬러 필터층(140)은 제1 컬러 필터층(CF1), 제2 컬러 필터층(CF2), 및 제3 컬러 필터층(CF3)을 포함할 수 있다. 제1 컬러 필터층(CF1)은 제1 파장 영역의 광을 통과시키는 물질을 포함할 수 있고, 예를 들어 적색 컬러 필터일 수 있다. 제2 컬러 필터층(CF2)은 제2 파장 영역의 광을 통과시키는 물질을 포함할 수 있고, 예를 들어 녹색 컬러 필터일 수 있다. 제3 컬러 필터층(CF3)은 제3 파장 영역의 광을 통과시키는 물질을 포함할 수 있고, 예를 들어 청색 컬러 필터일 수 있다.
도 2에 도시된 것과 같이, 제1 컬러 필터층(CF1), 제2 컬러 필터층(CF2), 및 제3 컬러 필터층(CF3)은 베이어 패턴(Bayer pattern)으로 배열될 수 있으나, 이에 한정되는 것은 아니다.
컬러 필터층(140) 상에는 제2 패시베이션층(142)이 배치될 수 있고, 제2 패시베이션층(142) 상에는 마이크로렌즈(144)가 배치될 수 있다.
마이크로 관통 비아(150)는 제1 기판(110)의 제1 면(110F1)으로부터 제2 면(110F2)까지 제1 기판(110)을 관통하는 관통 비아홀(150H) 내에 배치될 수 있다. 마이크로 관통 비아(150)의 일 단부(예를 들어, 제1 기판(110)의 제2 면(110F2)과 동일한 레벨에 배치되는 마이크로 관통 비아(150)의 표면)는 복수의 하부 전극 구조물(120)과 연결될 수 있다. 마이크로 관통 비아(150)의 다른 단부는 제1 기판(110)의 제1 면(110F1) 상에 배치된 콘택 플러그(162)와 연결될 수 있다. 마이크로 관통 비아(150)의 측벽 상에는 라이너(152)가 배치될 수 있다.
한편, 도 3에는 마이크로 관통 비아(150)가 복수의 하부 전극 구조물(120)과 직접 접촉하도록 배치된 것이 예시적으로 도시되었으나, 이와는 달리 마이크로 관통 비아(150)와 복수의 하부 전극 구조물(120)와 직접 닿지 않고, 마이크로 관통 비아(150)와 복수의 하부 전극 구조물(120) 사이에 콘택 비아(도시 생략)가 더 배치될 수도 있다.
예시적인 실시예들에서, 마이크로 관통 비아(150)는 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 또는 텅스텐(W)과 같은 금속 물질 또는 도전성 금속 질화물로 형성될 수 있다. 다른 실시예들에서, 마이크로 관통 비아(150)는 폴리실리콘으로 형성될 수 있다. 라이너(152)는 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에서, 마이크로 관통 비아(150)는 제1 기판(110)의 제1 면(110F1)에 수직한 제1 방향으로 약 500 나노미터 내지 약 2 마이크로미터의 높이를 가질 수 있다. 일부 예시에서, 마이크로 관통 비아(150)는 약 800 나노미터 내지 약 1.5 마이크로미터의 높이를 가질 수 있다. 마이크로 관통 비아(150)가 상대적으로 작은 높이를 가지므로, 관통 비아홀(150H) 내에 금속 물질을 채움으로써 마이크로 관통 비아(150)를 형성할 수 있다.
예를 들어, 실리콘 포토다이오드를 포함하는 통상의 이미지 센서에서는 기판 내부에 각각의 픽셀에 대응되는 포토다이오드 영역이 형성되므로 기판의 높이가 상대적으로 크다. 따라서 기판에 종횡비가 큰 관통 비아홀을 형성하기 위한 공정이 상대적으로 어렵고, 종횡비가 큰 관통 비아홀 내부에 금속 물질을 채우기 어려워 폴리실리콘을 사용하여 관통 비아를 형성한다. 그러나 전술한 예시적인 실시예들에 따르면, 제1 기판(110) 내에 포토다이오드 영역이 형성될 필요가 없으므로, 제1 기판(110)의 높이가 상대적으로 작아질 수 있고, 관통 비아홀(150H) 내에 상대적으로 낮은 비저항을 갖는 금속 물질을 사용하여 마이크로 관통 비아(150)를 형성할 수 있다.
도 2에는 복수의 액티브 픽셀(PX) 각각에 대하여 하나의 마이크로 관통 비아(150)가 배치된 것이 예시적으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들어, 하나의 액티브 픽셀(PX)에 2개의 마이크로 관통 비아(150)가 서로 이격되어 배치될 수도 있다.
제1 기판(110) 내에는 제1 기판(110)의 제1 면(110F1)으로부터 소정의 깊이를 갖는 스토리지 노드 영역(SN)이 배치될 수 있다. 스토리지 노드 영역(SN)은 n형 불순물이 도핑된 영역일 수 있다. 복수의 하부 전극 구조물(120)로부터 스토리지 노드 영역(SN)은 플로팅 확산 영역(FD)(도 6 참조)에 해당하는 영역일 수 있다. 제1 기판(110)의 제1 면(110F1) 상에는 리드 아웃 회로를 구성하는 트랜지스터들(도시 생략)이 배치될 수 있다. 상기 트랜지스터들은 예를 들어 전송 트랜지스터, 리셋 트랜지스터, 선택 트랜지스터일 수 있다.
제1 기판(110)의 제1 면(110F1)에는 마이크로 관통 비아(150)를 둘러싸는 소자 분리막(112)이 배치될 수 있다. 또한 소자 분리막(112)은 제1 기판(110) 내에 상기 트랜지스터들을 구성하는 불순물 영역 및 스토리지 노드 영역(SN)을 정의할 수 있다.
제1 기판(110)의 제1 면(110F1) 상에는 전면 구조물(front side structure)(160)이 배치될 수 있다. 전면 구조물(160)은 콘택 플러그(162), 도전 라인(164), 배선층(166) 및 절연층(168)을 포함할 수 있다. 콘택 플러그(162)와 도전 라인(164)을 통해 마이크로 관통 비아(150)가 스토리지 노드 영역(SN)과 전기적으로 연결될 수 있다. 또한 배선층(166)은 리드 아웃 회로를 구성하는 상기 트랜지스터들과 스토리지 노드 영역(SN)을 전기적으로 연결할 수 있고, 절연층(168)은 기판(110)의 제1 면(110F1) 상에서 상기 트랜지스터들과 배선층(166)을 커버할 수 있다. 도 3에서 절연층(168)은 하나의 층으로 개략적으로 도시되었지만, 다수의 절연층들의 적층 구조로 형성될 수 있다.
패드 영역(PDR)에서 기판(110)의 제2 면(110F2)으로부터 소정의 높이를 갖는 패드 리세스(170R)가 형성될 수 있다. 패드 리세스(170R) 내부에 패드층(170)이 형성될 수 있다. 패드층(170)과 기판(110) 사이에는 패드 배리어층(172)이 개재될 수 있다. 패드층(170)은 절연 펜스(128), 제1 및 제2 패시베이션층(136, 142)에 의해 커버되지 않을 수 있다.
예시적인 실시예들에서, 패드층(170)은 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 또는 텅스텐(W)과 같은 금속 물질 또는 도전성 금속 질화물로 형성될 수 있다. 패드 배리어층(172)은 절연 물질을 포함할 수 있다.
패드 영역(PDR)에서 제1 기판(110) 내부에 딥 트렌치 분리막(114)이 더 형성될 수 있다. 딥 트렌치 분리막(114)은 제1 기판(110)의 제2 면(110F2)으로부터 제1 면(110F1)을 향해 연장되나, 제1 기판(110)을 관통하지 않을 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
딥 트렌치 분리막(114)은 액티브 픽셀 영역(APR) 내에는 배치되지 않을 수 있다. 예를 들어, 실리콘 포토다이오드를 포함하는 통상의 이미지 센서에서는 기판 내부에 각각의 픽셀에 대응되는 포토다이오드 영역이 형성되므로, 인접한 픽셀로부터의 간섭을 방지하기 위하여 기판 내부를 관통하거나 기판 내부로 상대적으로 큰 깊이로 연장되는 딥 트렌치 분리막이 형성될 필요가 있다. 그러나 예시적인 실시예들에서는 제1 기판(110) 내부에 포토다이오드 영역이 형성되지 않으며 따라서 딥 트렌치 분리막(114)이 액티브 픽셀 영역(APR) 내에 배치되지 않을 수 있다.
패드 영역(PDR)에서 제1 기판(110)의 제2 면(110F2)으로부터 제1 면(110F1)까지 제1 기판(110)을 관통하고, 제2 기판(210) 상의 배선층(222)을 노출하는 연결 비아홀(180H)이 형성될 수 있다. 연결 비아홀(180H) 내에는 연결 비아 구조물(180)이 배치될 수 있고, 연결 비아 구조물(180)은 도전층(182)과 매립 절연층(184)을 포함할 수 있다. 연결 비아홀(180H)은 전면 구조물(160)에 포함된 배선층(166)과 제2 기판(210) 상의 배선층(222)을 노출하도록 형성될 수 있고, 도전층(182)이 연결 비아홀(180H)의 내벽 상에 콘포말하게 형성될 수 있다. 일부 예시들에서, 도전층(182)은 제1 기판(110)의 제2 면(110F2) 상으로 더 연장되어 일부 패드층(170)과 연결될 수도 있다.
제2 기판(210)은 소자 분리막(212)에 의해 한정되는 활성 영역(도시 생략)을 포함할 수 있다. 제2 기판(210) 상에는 구동 트랜지스터(220T)가 형성될 수 있다. 구동 트랜지스터(220T)는 게이트 구조물(도시 생략) 및 불순물 영역(도시 생략)을 포함할 수 있다.
구동 트랜지스터(220T)는 액티브 픽셀 영역(APR)의 각각의 액티브 픽셀(PX)에(예를 들어 복수의 하부 전극 구조물(120), 상부 전극(134), 또는 리드아웃 회로를 구성하는 트랜지스터들에) 일정한 신호를 제공하거나, 각각의 액티브 픽셀(PX)로부터의 출력 신호를 제어하기 위한 복수의 CMOS 트랜지스터일 수 있다. 예를 들어, 상기 트랜지스터는 타이밍 발생기(timing generator), 행 디코더(row decoder), 행 드라이버(row driver), 상관 이중 샘플러(correlated double sampler: CDS), 아날로그 디지탈 컨버터(analog to digital converter: ADC), 래치부(latch), 열 디코더(column decoder) 등 다양한 종류의 로직 회로를 구성할 수 있으나, 이에 한정되는 것은 아니다.
제2 기판(210) 상에는 구동 트랜지스터(220T)와 연결되는 배선층(222)과, 배선층(222)을 덮는 절연층(224)이 배치될 수 있다. 배선층(222) 일부는 연결 비아 구조물(180)에 의해 제1 기판(110) 상의 전면 구조물(160)과 전기적으로 연결될 수 있다. 절연층(224)은 전면 구조물(160)과 직접 접촉할 수 있거나, 접착층(도시 생략)을 통해 전면 구조물(160)과 연결될 수 있다.
아래에서는 도 5를 참조하여 복수의 하부 전극 구조물(120)의 광 반사도에 대하여 설명하도록 한다.
도 5를 참조하면, 다양한 하부 전극에 대한 400 내지 800 nm 영역에서의 광 반사도의 시뮬레이션 결과가 도시된다. 도 5에서, 실시예 1(EX1)은 티타늄 질화물을 포함하고, 실시예 2(EX2)는 텅스텐을 포함하고, 실시예 3(EX3)은 알루미늄을 포함하고, 실시예 4(EX4)는 티타늄 질화물/알루미늄/티타늄 질화물의 적층 구조를 포함한다. 실시예 4(EX4)의 경우, 400 내지 800 nm에서, 즉 가시광선의 전체 영역에서 75% 이상의 높은 광 반사도를 나타냄을 확인할 수 있다.
일반적으로, 유기 광전 변환층을 포함하는 이미지 센서는, 유기 광전 변환층 상부 및 하부에 투광 전극을 형성하여 하나의 색(예를 들어 녹색)을 센싱하고, 기판 내부에 포토다이오드 영역을 형성하여 두 개의 색(예를 들어 적색과 청색)을 센싱한다. 그런데 투광 전극인 하부 전극을 광이 투과하여 스토리지 노드 영역 또는 플로팅 확산 영역으로 빛이 도달하는 경우 빛샘 현상이 발생하는 문제가 있다.
그러나 도 1 내지 도 4를 참조하여 설명한 예시적인 실시예들에 따르면, 유기 광전 변환층(132) 하부에 광 반사도가 높은 하부 전극 구조물(120)을 형성할 수 있고, 이에 따라 하부 전극 구조물(120)에서 반사된 광이 유기 광전 변환층(132)에 흡수되어 이미지 센서(100)의 감도가 향상될 수 있다. 또한 복수의 하부 전극 구조물(120)은 광이 스토리지 노드 영역(SN)으로 투과하는 것을 방지하여 빛샘 현상이 방지될 수 있다.
또한 기판의 전면에 유기 광전 변환층을 형성하는 전면 발광(FSI) 방식의 소자에서는 기판의 전면에 액티브 픽셀 영역과, 이를 구동하기 위한 구동 회로 영역을 형성할 필요가 있다. 따라서 기판 내의 액티브 픽셀 영역의 면적이 상대적으로 작을 수 있다.
그러나 도 1 내지 도 4를 참조하여 설명한 예시적인 실시예들에 따르면, 제1 기판(110)의 배면(또는 제2 면(110F2)에 유기 광전 변환층(132)을 형성하고, 마이크로 관통 비아(150)에 의해 제1 기판(110)의 전면 구조물(160)과 연결할 수 있다. 또한 연결 비아 구조물(180)을 사용하여 제2 기판(210) 상에 형성된 구동 트랜지스터와 제1 기판(110) 상에 형성된 액티브 픽셀(PX)을 연결할 수 있다. 따라서 액티브 픽셀 영역(APR)의 면적을 더 증가시킬 수 있다.
또한 제1 기판(110) 내에 포토다이오드 영역이 형성되지 않으므로, 제1 기판(110)은 감소된 높이를 가질 수 있다. 따라서 상대적으로 작은 종횡비를 갖는 관통 비아홀(150H) 내에 상대적으로 낮은 비저항을 갖는 금속 물질을 사용하여 마이크로 관통 비아(150)를 형성할 수 있다. 마이크로 관통 비아(150)는 낮은 저항을 가지므로, 이미지 센서(100)는 빠른 센싱 속도를 가질 수 있다.
도 6은 예시적인 실시예들에 따른 이미지 센서의 리드아웃 회로도이다.
도 6을 참조하면, 복수의 액티브 화소(PX)는 매트릭스 형태로 배열될 수 있다. 복수의 액티브 화소(PX) 각각은 3개의 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 여기서, 로직 트랜지스터들은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 드라이브 트랜지스터(DX)(또는 소스 팔로워 트랜지스터)를 포함할 수 있다.
복수의 액티브 화소(PX) 각각은 유기 광전 변환 소자(OPD) 및 플로팅 확산 영역(FD)을 더 포함할 수 있다. 유기 광전 변환 소자(OPD)는 도 1 내지 도 5에서 설명한 유기 광전 변환층(132)과, 그 상부 및 하부에 배치되는 상부 전극(134) 및 하부 전극 구조물(120)에 의해 구현될 수 있다. 유기 광전 변환 소자(OPD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다.
드라이브 트랜지스터(DX)의 게이트 단자는 플로팅 확산 영역(FD)과 연결될 수 있다. 드라이브 트랜지스터(DX)는 플로팅 확산 영역(FD)에 축적되는 전하에 의해 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier)로 동작할 수 있고, 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고 이를 출력 전압(VOUT)을 칼럼 라인으로 출력할 수 있다.
선택 트랜지스터(SX)는 행 단위로 복수의 액티브 화소(PX)를 선택할 수 있고, 선택 트랜지스터(SX)가 턴-온될 때 전원 전압(VDD)이 드라이브 트랜지스터(DX)의 소스 전극으로 전달될 수 있다. 로우 드라이버가 입력하는 선택 제어 신호(SEL)에 의해 동작할 수 있으며, 스위칭 및 어드레싱 동작을 수행할 수 있다. 로우 드라이버로부터 선택 제어 신호(SEL)가 인가되면, 선택 트랜지스터(SX)에 연결된 칼럼 라인으로 출력 전압(VOUT)이 출력될 수 있다
리셋 트랜지스터(RX)는 플로팅 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 드레인 전극은 플로팅 확산 영역(FD)와 연결되며, 로우 드라이버가 입력하는 리셋 제어 신호(RG)에 의해 플로팅 확산 영역(FD)의 전압을 리드아웃 전압(VRD)으로 리셋할 수 있다.
유기 광전 변환 소자(OPD)의 캐소드는 플로팅 확산 영역(FD)에 연결되고, 유기 광전 변환 소자(OPD)의 애노드는 상부 전극 전압(VT)에 연결될 수 있다. 유기 광전 변환 소자(OPD)는 주 전하 캐리어로서 정공을 사용할 수 있고, 이에 따라 리셋 트랜지스터(RX)의 드레인 전극은 전원 전압(VDD)과 다른 리드 전압(VRD)에 연결될 수 있다.
도 7은 예시적인 실시예들에 따른 이미지 센서(100A)를 나타내는 단면도이다. 도 7은 도 3의 CX1 부분에 대응되는 부분의 확대도이다. 도 7에서, 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 7을 참조하면, 복수의 하부 전극 구조물(120A)은 제1 하부 전극 구조물(120A1)과 제2 하부 전극 구조물(120A2)을 포함할 수 있다. 복수의 액티브 픽셀(PX) 중 일부는 제1 하부 전극 구조물(120A1)을 포함하고, 복수의 액티브 픽셀(PX) 중 다른 일부는 제2 하부 전극 구조물(120A2)을 포함할 수 있다.
예를 들어, 제1 하부 전극 구조물(120A1)은 도 1 내지 도 4를 참조로 설명한 하부 전극 구조물(120)과 유사한 특징을 가질 수 있다. 예를 들어, 제1 배리어층(122), 반사층(124) 및 제2 배리어층(126)의 적층 구조를 가지며, 제1 배리어층(122)은 제1 두께(t1)를 가지고 반사층(124)은 제2 두께(t2)를 가질 수 있다.
제2 하부 전극 구조물(120A2)은 제1 배리어층(122A), 반사층(124A), 및 제2 배리어층(126A)을 가질 수 있다. 예를 들어, 제1 배리어층(122A)은 제3 두께(t1a)를 가지고, 반사층(124A)은 제4 두께(t2a)를 가지고, 제4 두께(t2a)는 제3 두께(t1a)보다 더 클 수 있다. 제3 두께(t1a)는 제1 두께(t1)보다 더 작을 수 있고, 제4 두께(t2a)는 제2 두께(t2)보다 더 클 수 있다. 제2 하부 전극 구조물(120A2) 내의 반사층(124A)의 제4 두께(t2a)가 상대적으로 크기 때문에, 제2 하부 전극 구조물(120A2)의 광 반사도가 제1 하부 전극 구조물(120A1)의 광 반사도보다 더 높을 수 있다.
예를 들어, 제1 액티브 픽셀(PX1) 내에 제2 하부 전극 구조물(120A2)이 배치되고, 제2 액티브 픽셀(PX2)과 제3 액티브 픽셀(PX3) 내에 제1 하부 전극 구조물(120A1)이 배치될 수 있다. 제1 액티브 픽셀(PX1)이 적색 광을 센싱하기 위한 픽셀 영역일 때, 적색 광은 상대적으로 제1 기판(110) 내부로 투과되기 쉬울 수 있다. 적색 광을 센싱하기 위한 제1 액티브 픽셀(PX1)의 하부 전극으로서 상대적으로 광 반사도가 높은 제2 하부 전극 구조물(120A2)을 사용할 수 있고, 이에 따라 이미지 센서(100A)의 감도가 향상될 수 있다.
도 7에서는 제1 액티브 픽셀(PX1) 내에 제2 하부 전극 구조물(120A2)이 배치되고, 제2 액티브 픽셀(PX2)과 제3 액티브 픽셀(PX3) 내에 제1 하부 전극 구조물(120A1)이 배치되는 구조를 예시적으로 도시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 다른 실시예들에서, 제1 액티브 픽셀(PX1) 및 제2 액티브 픽셀(PX2) 내에 제1 하부 전극 구조물(120A1)이 배치되고, 제3 액티브 픽셀(PX3) 내에 제2 하부 전극 구조물(120A2)이 배치될 수도 있다. 또 다른 실시예들에서, 제2 액티브 픽셀(PX2) 내에 배치되는 반사층(124)의 두께가 제3 액티브 픽셀(PX3) 내에 배치되는 반사층(124)의 두께와 다르게 형성될 수도 있다.
예를 들어, 유기 광전 변환층(132)이 가시광선 전체 영역의 광을 흡수하는 판크로마틱 광전 변환 물질을 포함할 수 있고, 유기 광전 변환층(132)의 제1 파장 영역의 광 흡수도가 제2 파장 영역 또는 제3 파장 영역의 광 흡수도와 다를 수 있다. 이러한 경우에, 제1 하부 전극 구조물(120A1)과 제2 하부 전극 구조물(120A2)이 서로 다른 광 반사도를 갖도록 형성하여, 복수의 액티브 픽셀(PX) 각각의 감도를 최적화할 수 있다. 따라서 이미지 센서(100A)는 향상된 감도를 가질 수 있다.
도 8은 예시적인 실시예들에 따른 이미지 센서(100B)를 나타내는 단면도이다. 도 8은 도 3의 CX1 부분에 대응되는 부분의 확대도이다. 도 8에서, 도 1 내지 도 7에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 8을 참조하면, 복수의 하부 전극 구조물(120B)은 제1 하부 전극 구조물(120B1)과 제2 하부 전극 구조물(120B2)을 포함할 수 있다. 복수의 액티브 픽셀(PX) 중 일부는 제1 하부 전극 구조물(120B1)을 포함하고, 복수의 액티브 픽셀(PX) 중 다른 일부는 제2 하부 전극 구조물(120B2)을 포함할 수 있다.
예를 들어, 제1 하부 전극 구조물(120B1)은 도 1 내지 도 4를 참조로 설명한 하부 전극 구조물(120)과 유사한 특징을 가질 수 있다. 예를 들어, 제1 하부 전극 구조물(120B1)은 제1 배리어층(122), 반사층(124) 및 제2 배리어층(126)의 적층 구조를 가질 수 있다.
제2 하부 전극 구조물(120B2)은 금속 물질을 포함하는 단일 물질층으로 형성될 수 있다. 제2 하부 전극 구조물(120B2)은 절연 펜스(128)와 동일한 레벨에 배치되는 상면을 가질 수 있다. 제1 하부 전극 구조물(120B1)은 제2 하부 전극 구조물(120B2)보다 광 반사도가 더 높을 수 있다.
예를 들어, 제2 하부 전극 구조물(120B2)은 알루미늄(Al), 마그네슘(Mg), 은(Ag), 니켈(Ni), 코발트(Co), 백금(Pt), 구리(Cu), 금(Au) 중 적어도 하나를 포함할 수 있다. 다른 실시예들에서, 제2 하부 전극 구조물(120B2)은 티타늄, 탄탈륨, 텅스텐, 루테늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 중 적어도 하나를 포함할 수 있다. 또 다른 실시예들에서, 제2 하부 전극 구조물(120B2)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 산화물(ZnO), 주석 산화물(SnO), 안티몬 주석 산화물(ATO), 알루미늄 주석 산화물(AlTO) 및 불소 도핑된 주석 산화물(FTO) 중 적어도 하나를 포함할 수 있다.
예를 들어, 제1 액티브 픽셀(PX1) 내에 제1 하부 전극 구조물(120B1)이 배치되고, 제2 액티브 픽셀(PX2) 및 제3 액티브 픽셀(PX3) 내에 제2 하부 전극 구조물(120B2)이 배치될 수 있다. 제1 액티브 픽셀(PX1)이 적색 광을 센싱하기 위한 픽셀 영역일 때, 적색 광은 상대적으로 제1 기판(110) 내부로 투과되기 쉬울 수 있다. 적색 광을 센싱하기 위한 제1 액티브 픽셀(PX1)의 하부 전극으로서 상대적으로 광 반사도가 높은 제1 하부 전극 구조물(120B1)을 사용할 수 있고, 이에 따라 이미지 센서(100B)의 감도가 향상될 수 있다.
도 8에서는 제1 액티브 픽셀(PX1) 내에 제1 하부 전극 구조물(120B1)이 배치되고, 제2 액티브 픽셀(PX2)과 제3 액티브 픽셀(PX3) 내에 제2 하부 전극 구조물(120B2)이 배치되는 구조를 예시적으로 도시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 다른 실시예들에서, 제1 액티브 픽셀(PX1) 및 제2 액티브 픽셀(PX2) 내에 제2 하부 전극 구조물(120B2)이 배치되고, 제3 액티브 픽셀(PX3) 내에 제1 하부 전극 구조물(120B1)이 배치될 수도 있다. 또 다른 실시예들에서, 제2 액티브 픽셀(PX2) 내에 배치되는 제2 하부 전극 구조물(120B2)의 물질이 제3 액티브 픽셀(PX3) 내에 배치되는 제2 하부 전극 구조물(120B2)의 물질과는 다르게 형성될 수도 있다.
예를 들어, 유기 광전 변환층(132)이 가시광선 전체 영역의 광을 흡수하는 판크로마틱 광전 변환 물질을 포함할 수 있고, 유기 광전 변환층(132)의 제1 파장 영역의 광 흡수도가 제2 파장 영역 또는 제3 파장 영역의 광 흡수도와 다를 수 있다. 이러한 경우에, 제1 하부 전극 구조물(120B1)과 제2 하부 전극 구조물(120B2)이 서로 다른 광 반사도를 갖도록 형성하여, 복수의 액티브 픽셀(PX) 각각의 감도를 최적화할 수 있다. 따라서 이미지 센서(100B)는 향상된 감도를 가질 수 있다.
도 9는 예시적인 실시예들에 따른 이미지 센서(100C)를 나타내는 단면도이다. 도 9에서, 도 1 내지 도 8에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 9를 참조하면, 이미지 센서(100C)는 복수의 제1 하부 전극(120C1), 제1 유기 광전 변환층(132C1), 제1 상부 전극(134C1), 복수의 제2 하부 전극(120C2), 제2 유기 광전 변환층(132C2), 제2 상부 전극(134C2), 복수의 제3 하부 전극(120C3), 제3 유기 광전 변환층(132C3), 제3 상부 전극(134C3)을 포함할 수 있다.
이미지 센서(100C)는 도 1 내지 8에서 설명한 컬러 필터층(140)을 가지지 않을 수 있다.
제1 유기 광전 변환층(132C1), 제2 유기 광전 변환층(132C2) 및 제3 유기 광전 변환층(132C3)은 각각 서로 다른 특정 파장의 빛에서만 광전 변화를 일으키는 유기물질일 수 있다. 예를 들어, 제1 유기 광전 변환층(132C1)은 적색 빛의 파장에서만 광전 변화를 일으킬 수 있고, 제2 유기 광전 변환층(132C2)은 녹색 빛의 파장에서만 광전 변화를 일으킬 수 있고, 제3 유기 광전 변환층(132C3)은 청색 빛의 파장에서만 광전 변화를 일으킬 수 있다.
제1 유기 광전 변환층(132C1)은 예를 들면, zinc phthalocyanine(ZnPc) /titanyl-oxophthalocyanine(TiOPc)/Alq3의 혼합물을 포함할 수 있고, 제2 유기 광전 변환층(132C2)은 boronsubphthalocyanine chloride(SubPc), N,-N' dimethyl quinacridone(DMQA), dibutylsubstituted dicyanovinyl-terthiophene(DCV3T)등의 혼합물을 포함할 수 있고, 제3 유기 광전 변환층(132C3)은 Coumarin 30:C60 /Tris(8-hydroxyquinolinato)aluminium(Alq3)의 혼합물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1 하부 전극(120C1)은 도 1 내지 도 8을 참조로 설명한 복수의 하부 전극(120, 120A, 120B) 중 어느 하나를 포함할 수 있다. 복수의 제2 하부 전극(120C2)과 복수의 제3 하부 전극(120C3)은 투광 전극으로 이루어질 수 있다. 예를 들어, 복수의 제2 하부 전극(120C2)과 복수의 제3 하부 전극(120C3)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 산화물(ZnO), 주석 산화물(SnO), 안티몬 주석 산화물(ATO), 알루미늄 주석 산화물(AlTO) 및 불소 도핑된 주석 산화물(FTO) 중 적어도 하나를 포함할 수 있다.
도시되지는 않았지만, 복수의 제2 하부 전극(120C2)과 복수의 제3 하부 전극(120C3)은 제1 기판(110)을 관통하는 마이크로 관통 비아(도시 생략)에 연결될 수 있다. 또한 제1 내지 제3 상부 전극(134C1, 134C2, 134C3)에 공통적으로 연결되는 배선층(도시 생략)이 더 형성될 수 있다.
도 10은 예시적인 실시예들에 따른 이미지 센서(100D)를 나타내는 단면도이다. 도 10에서, 도 1 내지 도 9에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 10를 참조하면, 이미지 센서(100D)는 복수의 제1 하부 전극(120D1), 제1 유기 광전 변환층(132D1), 제1 공통 상부 전극(134D1), 제2 유기 광전 변환층(132D2), 복수의 제2 하부 전극(120D2), 복수의 제3 하부 전극(120D3), 제3 유기 광전 변환층(132D3), 제2 상부 전극(134D2)을 포함할 수 있다. 복수의 제1 하부 전극(120D1)과 공통 상부 전극(134D1) 사이에 제1 유기 광전 변환층(132D1)이 배치되고, 공통 상부 전극(134D1)과 복수의 제2 하부 전극(120D2) 사이에 제2 유기 광전 변환층(132D2)이 배치될 수 있다.
제1 유기 광전 변환층(132D1), 제2 유기 광전 변환층(132D2) 및 제3 유기 광전 변환층(132D3)은 각각 서로 다른 특정 파장의 빛에서만 광전 변화를 일으키는 유기물질일 수 있다. 복수의 제1 하부 전극(120C1)은 도 1 내지 도 8을 참조로 설명한 복수의 하부 전극(120, 120A, 120B) 중 어느 하나를 포함할 수 있다. 복수의 제2 하부 전극(120C2)과 복수의 제3 하부 전극(120C3)은 투광 전극으로 이루어질 수 있다.
도 11은 예시적인 실시예들에 따른 이미지 센서(100E)를 나타내는 단면도이고, 도 12는 도 11의 CX2 부분을 나타내는 확대도이다. 도 11 및 도 12에서, 도 1 내지 도 10에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 11 및 도 12를 참조하면, 이미지 센서(100E)는 복수의 하부 전극 구조물(120E), 유기 광전 변환층(132E), 공통 상부 전극(134E)을 포함할 수 있다.
복수의 하부 전극 구조물(120E) 각각은 배리어층(122E)과 반사층(124E)을 포함할 수 있고, 배리어층(122E)은 반사층(124E)의 측면과 바닥면을 커버하도록 배치될 수 있다. 예를 들어, 절연 펜스(128)에 의해 정의되는 복수의 분리 공간(128S)의 바닥부와 측벽 상에 배리어층(122E)이 콘포말하게 배치되고, 반사층(124E)은 배리어층(122E) 상에서 복수의 분리 공간(128S) 내부를 채우도록 배치될 수 있다.
예시적인 실시예들에서, 배리어층(122E)은 티타늄, 탄탈륨, 텅스텐, 루테늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 중 적어도 하나를 포함할 수 있다. 반사층(124E)은 구리(Cu) 또는 구리(Cu)를 포함하는 합금을 포함할 수 있다.
예시적인 실시예들에서, 유기 광전 변환층(132)은 적외선 또는 근적외선 영역의 광을 흡수하는 유기물을 포함할 수 있다. 예를 들어, 유기 광전 변환층(132E)은 약 700 nm 내지 약 2500 nm에서 광을 흡수하는 유기 물질을 포함할 수 있다. 일부 실시예들에서, 유기 광전 변환층(132E)은 약 700 nm 내지 약 1500 nm에서 광을 흡수하는 유기 물질을 포함할 수 있다.
예시적인 실시예들에서, 유기 광전 변환층(132E)은 p 형 반도체 물질과 n 형 반도체 물질이 pn 접합(pn flat junction) 또는 벌크 이종 접합(bulk heterojunction)을 형성하는 유기 막으로 이루어질 수 있다. 상기 유기 막은 단일 막 또는 다중 막으로 구성될 수 있다.
일부 실시예들에서, 상기 p 형 반도체 물질은 N,N-디메틸-퀴나크리돈(N,N'-dimethyl-quinacridone, DMQA) 및 그 유도체, 디인데노페릴렌(diindenoperylene), 디벤조{[f,f']-4,4',7,7'-테트라페닐}디인데노[1,2,3-cd:1',2',3'-lm]페릴렌(dibenzo{[f,f']-4,4',7,7'-tetraphenyl}diindeno[1,2,3-cd:1',2',3'-lm]perylene) 등으로부터 선택되는 화합물을 포함할 수 있으나, 이들에 한정되는 것은 아니다. 상기 n 형 반도체 물질은 디시아노비닐-터티오펜(dicyanovinyl-terthiophene, DCV3T) 및 그 유도체, 페릴렌 디이미드(perylene diimide), 프탈로시아닌 및 그 유도체, 서브프탈로시아닌 및 그 유도체, 보론 디피로메텐(boron dipyrromethene) 및 그 유도체 등으로부터 선택되는 화합물을 포함할 수 있으나, 이들에 한정되는 것은 아니다.
유기 광전 변환층(132E)은 진성층(intrinsic layer, I 층), p 형 층/I 층, I 층/n 형 층, p 형 층/I 층/n 형 층, p 형 층/n 형 층 등과 같은 다양한 조합으로부터 선택되는 구성을 가질 수 있다. 상기 진성층(I 층)은 상기 p 형 반도체 화합물과 상기 n 형 반도체 화합물이 약 1:100 내지 약 100:1의 비율로 혼합된 층으로 이루어질 수 있다. 상기 p 형 층은 상기 p 형 반도체 화합물을 포함할 수 있다. 상기 n 형 층은 상기 n 형 반도체 화합물을 포함할 수 있다.
전술한 예시적인 실시예들에 따르면, 복수의 하부 전극 구조물(120E)은 적외선 또는 근적외선 영역의 광에 대한 높은 광 반사율을 가질 수 있다. 이에 따라 상부의 유기 광전 변환층(132E)을 투과한 적외선 또는 근적외선이 복수의 하부 전극 구조물(120E)에 의해 반사되어 유기 광전 변환층(132E) 내로 다시 흡수되도록 할 수 있고, 이에 따라 이미지 센서(100E)의 감도가 향상될 수 있다. 또한 복수의 하부 전극 구조물(120E)은 광이 스토리지 노드 영역(SN)으로 투과하는 것을 방지하여 빛샘 현상이 방지될 수 있다.
도 13은 예시적인 실시예에 따른 이미지 센서(2100)의 구성을 나타내는 블록도이다.
도 13을 참조하면, 이미지 센서(2100)는 픽셀 어레이(2110), 컨트롤러(2130), 로우 드라이버(2120) 및 픽셀 신호 처리부(2140)를 포함할 수 있다. 이미지 센서(2100)는 도 1 내지 도 12에서 설명한 이미지 센서(100, 100A, 100B, 100C, 100D, 100E) 중 적어도 하나를 포함한다.
픽셀 어레이(2110)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함할 수 있고, 각 단위 픽셀은 유기 광전 변환 소자를 포함할 수 있다. 광전 변환 소자는 빛을 흡수하여 전하를 생성하고, 생성된 전하에 따른 전기적 신호(출력 전압)는 수직 신호 라인을 통해서 픽셀 신호 처리부(2140)로 제공될 수 있다. 픽셀 어레이(2110)가 포함하는 단위 화소들은 로우(row) 단위로 한번에 하나씩 출력 전압을 제공할 수 있고, 이에 따라 픽셀 어레이(2110)의 하나의 로우에 속하는 단위 픽셀들은 로우 드라이버(2120)가 출력하는 선택 신호에 의해 동시에 활성화될 수 있다. 선택된 로우에 속하는 단위 픽셀들은 흡수한 빛에 따른 출력 전압을 대응하는 컬럼의 출력 라인에 제공할 수 있다.
컨트롤러(2130)는 픽셀 어레이(2110)가 빛을 흡수하여 전하를 축적하게 하거나, 축적된 전하를 임시로 저장하게 하고, 저장된 전하에 따른 전기적 신호를 픽셀 어레이(2110)의 외부로 출력하게 하도록, 로우 드라이버(2120)를 제어할 수 있다. 또한, 컨트롤러(2130)는 픽셀 어레이(2110)가 제공하는 출력 전압을 측정하도록, 픽셀 신호 처리부(2140)를 제어할 수 있다.
픽셀 신호 처리부(2140)는 상관 이중 샘플러(CDS, 2142), 아날로그-디지털 컨버터(ADC, 2144) 및 버퍼(2146)를 포함할 수 있다. 상관 이중 샘플러(2142)는 픽셀 어레이(2110)에서 제공한 출력 전압을 샘플링 및 홀드할 수 있다. 상관 이중 샘플러(2142)는 특정한 잡음 레벨과 생성된 출력 전압에 따른 레벨을 이중으로 샘플링하여, 그 차이에 해당하는 레벨을 출력할 수 있다. 또한, 상관 이중 샘플러(2142)는 램프 신호 생성기(2148)가 생성한 램프 신호를 입력받아 서로 비교하여 비교 결과를 출력할 수 있다.
아날로그-디지털 컨버터(2144)는 상관 이중 샘플러(2142)로부터 수신하는 레벨에 대응하는 아날로그 신호를 디지털 신호로 변환할 수 있다. 버퍼(2146)는 디지털 신호를 래치(latch)할 수 있고, 래치된 신호는 순차적으로 이미지 센서(2100)의 외부로 출력되어 이미지 프로세서(도시 생략)로 전달될 수 있다.
도 14 내지 도 19는 예시적인 실시예들에 따른 이미지 센서(100)의 제조 방법을 나타내는 단면도들이다. 도 14 내지 도 19에서, 도 1 내지 도 13에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 14를 참조하면, 서로 반대되는 제1 면(110F1)과 제2 면(110F2)을 구비하는 제1 기판(110)을 준비한다.
제1 기판(110)의 제1 면(110F1)으로부터 이온 주입 공정에 의해 스토리지 노드 영역(SN) 및 웰 영역(도시 생략)이 형성될 수 있다. 예를 들어, 스토리지 노드 영역(SN)은 N 형 불순물을 도핑하여 형성될 수 있고 상기 웰 영역은 P 형 불순물을 도핑하여 형성될 수 있다.
이후, 제1 기판(110)의 제1 면(110F1)으로부터 소정의 깊이를 갖는 소자 분리 트렌치(도시 생략)를 형성하고 상기 소자 분리 트렌치 내부에 절연 물질을 사용하여 소자 분리막(112)을 형성할 수 있다.
이후, 제1 기판(110)의 제1 면(110F1)으로부터 제1 기판(110) 내부로 연장되는 관통 비아홀(150H)을 형성하고, 관통 비아홀(150H) 내부에 라이너(152)와 마이크로 관통 비아(150)를 순차적으로 형성할 수 있다.
제1 기판(110)의 제1 면(110F1) 상에 도전층(도시 생략)을 형성하고 상기 도전층을 패터닝하고, 상기 패터닝된 도전층을 덮도록 절연층(도시 생략)을 형성하는 단계들을 수행함에 의해, 콘택 플러그(162), 도전 라인(164), 배선층(166), 및 절연층(168)을 포함하는 전면 구조물(160)을 형성할 수 있다. 이 때 콘택 플러그(162)와 도전 라인(164)을 통해 마이크로 관통 비아(150)가 스토리지 노드 영역(SN)과 전기적으로 연결될 수 있다.
도 15를 참조하면, 제2 기판(210)을 준비한다. 제2 기판(210) 상에 활성 영역(도시 생략)을 한정하는 소자 분리막(212)을 형성한 후, 제2 기판(210) 상에 구동 트랜지스터(220T)를 형성할 수 있다. 이후, 제2 기판(210) 상에 도전층(도시 생략)을 형성하고 상기 도전층을 패터닝하고, 상기 패터닝된 도전층을 덮도록 절연층(도시 생략)을 형성하는 단계들을 수행함에 의해, 제2 기판(210) 상에 배선층(222)과, 배선층(222)을 덮는 절연층(224)을 형성할 수 있다.
이후, 제1 기판(110)에 제2 기판(210)을 접착시킬 수 있다. 예를 들어, 산화물-산화물 직접 본딩 방식에 의해 절연층(168)이 절연층(224)과 직접 접촉하도록 제1 기판(110)에 제2 기판(210)을 접착시킬 수 있다.
도 16을 참조하면, 제1 기판(110)의 제2 면(110F2)으로부터 소정의 두께를 제거하여 마이크로 관통 비아(150)가 제2 면(110F2)에 노출될 수 있다.
이후 제1 기판(110)의 제2 면(110F2) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 제2 면(110F2)으로부터 패드 영역(PDR)의 제1 기판(110) 일부분을 식각하여 딥 트렌치(114T)를 형성할 수 있다.
이후, 제1 기판(110)의 제2 면(110F2) 상에 딥 트렌치(114T)를 채우는 절연막(도시 생략)을 형성하고, 제1 기판(110)의 제2 면(110F2)이 노출될 때까지 상기 절연막 상부를 평탄화하여 딥 트렌치 분리막(114)을 형성할 수 있다.
이후, 제1 기판(110)의 제2 면(110F2) 상에 화학 기상 증착(chemical vapor deposition, CVD) 공정, 원자층 증착(atomic layer deposition, ALD) 공정 등에 의해 절연 물질을 사용하여 후면 절연층(116)을 형성할 수 있다. 다른 실시예들에서, 후면 절연층(116)은 딥 트렌치 분리막(114)을 형성하기 위한 공정에서 동시에 형성될 수도 있다.
도 17을 참조하면, 후면 절연층(116) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 후면 절연층(116)과 제1 기판(110)을 식각하여 패드 리세스(170R)을 형성할 수 있다. 이후 제1 기판(110)과, 전면 구조물(160), 및 절연층(224)의 일부분을 식각하여 연결 비아홀(180H)을 형성할 수 있다.
이후, 연결 비아홀(180H) 내부에 도전층(182)과 매립 절연층(184)을 형성할 수 있다. 도전층(182)은 CVD 공정, ALD 공정 등에 의해 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 티타늄 텅스텐, 텅스텐, 알루미늄, 코발트, 니켈, 구리와 같은 금속 물질을 사용하여 형성할 수 있다. 도전층(182)은 연결 비아홀(180H)의 바닥부에서 배선층(222)과 전기적으로 연결되도록 형성될 수 있다.
이후, 패드 리세스(170R) 상에 패드 배리어층(172)과 패드층(170)을 형성할 수 있다. 패드층(170)은 CVD 공정, ALD 공정, 도금 공정 등에 의해 텅스텐, 알루미늄, 코발트, 니켈, 구리와 같은 금속 물질을 사용하여 형성될 수 있다.
이후, 제1 기판(110)의 제2 면(110F2) 상에 패드층(170), 연결 비아 구조물(180) 및 후면 절연층(116)을 커버하는 절연층(도시 생략)을 형성하고, 상기 절연층을 패터닝하여 복수의 분리 공간(128S)을 구비하는 절연 펜스(128)를 형성할 수 있다. 복수의 분리 공간(128S)에 의해 마이크로 관통 비아(150)의 상면이 노출될 수 있다.
도 18을 참조하면, 복수의 분리 공간(128S) 내에 제1 배리어층(122), 반사층(124), 및 제2 배리어층(126)을 순차적으로 형성함에 따라 복수의 하부 전극 구조물(120)이 형성될 수 있다.
예시적인 실시예들에서, 복수의 하부 전극 구조물(120)은 다마신 공정을 사용하여 형성될 수 있다. 예를 들어, 복수의 분리 공간(128S) 내에 제1 배리어층(122), 반사층(124), 및 제2 배리어층(126)을 순차적으로 형성한 후, 절연 펜스(128) 상에 형성된 불필요한 물질층들을 CMP 공정 등에 의해 평탄화하여 복수의 하부 전극 구조물(120)이 형성될 수 있다. 이에 따라 절연 펜스(128)과 복수의 하부 전극 구조물(120)의 상면은 동일 평면에 배치될 수 있다.
예시적인 실시예들에서, 제1 배리어층(122) 및 제2 배리어층(126)은 티타늄, 탄탈륨, 텅스텐, 루테늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 중 적어도 하나를 사용하여 형성할 수 있다. 반사층(124)은 알루미늄(Al), 마그네슘(Mg), 은(Ag), 니켈(Ni), 코발트(Co), 백금(Pt), 구리(Cu), 금(Au) 중 적어도 하나를 사용하여 형성할 수 있다.
다른 실시예들에서, 절연 펜스(128)를 형성하기 전에 제1 기판(110)의 제2 면(110F2)의 전체 면적 상에 제1 배리어층, 반사층, 및 제2 배리어층을 형성하고, 이러한 층들을 패터닝하여 복수의 하부 전극 구조물(120)을 형성할 수 있다. 이후 복수의 하부 전극 구조물(120) 사이의 공간을 채우는 절연 펜스(128)를 형성할 수도 있다.
도 19를 참조하면, 복수의 하부 전극 구조물(120) 및 절연 펜스(128) 상에 유기 광전 변환층(132)과 상부 전극(134)을 순차적으로 형성할 수 있다. 유기 광전 변환층(132)은 복수의 하부 전극 구조물(120) 전체를 커버하도록 배치될 수 있다.
이후, 상부 전극(134) 상에 제1 패시베이션층(136)을 형성하고, 제1 패시베이션층(136) 상에 컬러 필터층(140)과 제2 패시베이션층(142)을 형성할 수 있다.
다시 도 3을 참조하면, 제2 패시베이션층(142) 상에 마이크로렌즈(144)를 형성할 수 있다.
이후 패드층(170)을 커버하는 절연 펜스(128), 제1 패시베이션층(136) 및 제2 패시베이션층(142) 부분을 제거하여 패드층(170) 상면을 다시 노출시킬 수 있다.
전술한 공정에 의해 이미지 센서(100)가 완성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 이미지 센서 120: 하부 전극 구조물
132: 유기 광전 변환층 134: 상부 전극
150: 마이크로 관통 비아 170: 패드층
180: 연결 비아 구조물

Claims (10)

  1. 제1 면과 이에 반대되는 제2 면을 가지며, 복수의 액티브 픽셀이 배치되는 액티브 픽셀 영역을 포함하는 제1 기판;
    상기 제1 기판의 상기 제2 면 상에 배치되며 상기 복수의 액티브 픽셀에 대응되는 복수의 하부 전극 구조물;
    상기 복수의 하부 전극 구조물 상에 배치되는 상부 전극;
    상기 복수의 하부 전극 구조물과 상기 상부 전극 사이에 배치되는 유기 광전 변환층; 및
    상기 제1 기판의 상기 제1 면 상에 배치되고, 상기 복수의 액티브 픽셀을 구동하도록 구성되는 구동 회로가 배치되는 제2 기판을 포함하고,
    상기 복수의 하부 전극 구조물은,
    제1 배리어층,
    상기 제1 배리어층 상에 배치되는 반사층, 및
    상기 반사층 상에 배치되는 제2 배리어층을 포함하는 것을 특징으로 하는 이미지 센서.
  2. 제1항에 있어서,
    상기 상부 전극 상에 배치되는 컬러 필터층; 및
    상기 컬러 필터층 상에 배치되는 마이크로렌즈를 더 포함하는 이미지 센서.
  3. 제2항에 있어서,
    상기 복수의 액티브 픽셀은 제1 파장 영역의 광을 센싱하는 제1 액티브 픽셀, 제2 파장 영역의 광을 센싱하는 제2 액티브 픽셀, 제3 파장 영역의 광을 센싱하는 제3 액티브 픽셀을 포함하고,
    상기 컬러 필터층은,
    상기 제1 액티브 픽셀 내에 배치되는 적색 컬러 필터층,
    상기 제2 액티브 픽셀 내에 배치되는 녹색 컬러 필터층, 및
    상기 제3 액티브 픽셀 내에 배치되는 청색 컬러 필터층을 포함하는 것을 특징으로 하는 이미지 센서.
  4. 제3항에 있어서,
    상기 적색 컬러 필터층, 상기 녹색 컬러 필터층, 및 상기 청색 컬러 필터층은 상기 제1 기판의 제1 면으로부터 동일한 레벨에 이격되어 배치되는 것을 특징으로 하는 이미지 센서.
  5. 제3항에 있어서,
    상기 제1 배리어층은 상기 제1 기판의 상면에 수직한 제1 방향으로 제1 두께를 갖고,
    상기 반사층은 상기 제1 방향으로 상기 제1 두께보다 더 큰 제2 두께를 갖는 것을 특징으로 하는 이미지 센서.
  6. 제5항에 있어서,
    상기 제1 액티브 픽셀 내의 상기 반사층의 두께는 상기 제2 액티브 픽셀 내의 상기 반사층의 두께보다 더 큰 것을 특징으로 하는 이미지 센서.
  7. 제1항에 있어서,
    상기 제1 기판의 상기 제1 면과 상기 제2 기판 사이에 배치되는 전면 구조물(front side structure); 및
    상기 제1 기판을 관통하고, 상기 복수의 하부 전극 구조물 각각을 상기 전면 구조물에 연결시키는 복수의 마이크로 관통 비아;를 더 포함하는 이미지 센서.
  8. 제1항에 있어서,
    상기 제1 기판은 패드 영역을 더 포함하고,
    상기 패드 영역에서 상기 제1 기판의 상기 제2 면으로부터 상기 제1 기판 내부로 연장되는 딥 트렌치 분리막을 더 포함하고,
    상기 복수의 액티브 픽셀 중 인접한 두 개의 액티브 픽셀 사이에는 상기 딥 트렌치 분리막이 형성되지 않는 것을 특징으로 하는 이미지 센서.
  9. 제1항에 있어서,
    상기 제1 기판의 상기 제2 면 상에 배치되고, 상기 복수의 하부 전극 구조물 사이의 공간을 채우는 절연 펜스를 더 포함하고,
    상기 복수의 하부 전극 구조물 각각은 상기 복수의 액티브 픽셀과 수직 오버랩되는 것을 특징으로 하는 이미지 센서.
  10. 제7항에 있어서,
    상기 절연 펜스의 상면은 상기 복수의 하부 전극 구조물의 상면과 동일한 레벨에 배치되는 것을 특징으로 하는 이미지 센서.
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