KR20230065611A - 이미지 센서 - Google Patents

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KR20230065611A
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trench
substrate
capacitor
image sensor
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KR1020210151360A
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최혁순
박상수
심희성
안대건
최민준
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삼성전자주식회사
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Abstract

이미지 센서가 제공된다. 상기 이미지 센서는, 각각 광전 변환 소자를 포함하는 복수의 단위 픽셀들을 포함하는 기판, 기판 내에 격자형으로 형성되어 복수의 단위 픽셀들을 분리하는 제1 트렌치, 제1 트렌치 내에 제1 트렌치의 측벽을 따라 연장되고, 제1 전극, 제2 전극 및 제1 전극과 제2 전극 사이의 제1 유전막을 포함하는 복수의 제1 커패시터 구조체들, 및 제1 트렌치의 격자점에 배치되어 복수의 제1 커패시터 구조체들을 분리하는 제1 커패시터 분리 패턴을 포함한다.

Description

이미지 센서{IMGAE SENSOR}
본 발명은 이미지 센서에 관한 것이다.
이미지 센서(image sensor)는 광학 정보를 전기 신호로 변환시키는 반도체 소자 중 하나이다. 이러한 이미지 센서는 전하 결합형(CCD; Charge Coupled Device) 이미지 센서와 씨모스형(CMOS; Complementary Metal-Oxide Semiconductor) 이미지 센서를 포함할 수 있다.
이미지 센서는 패키지(package) 형태로 구성될 수 있는데, 이 때 패키지는 이미지 센서를 보호하는 동시에, 이미지 센서의 수광면(photo receiving surface) 또는 센싱 영역(sensing area)에 광이 입사될 수 있는 구조로 구성될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 이미지 센서를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 이미지 센서는, 각각 광전 변환 소자를 포함하는 복수의 단위 픽셀들을 포함하는 기판, 기판 내에 격자형으로 형성되어 복수의 단위 픽셀들을 분리하는 제1 트렌치, 제1 트렌치 내에 제1 트렌치의 측벽을 따라 연장되고, 제1 전극, 제2 전극 및 제1 전극과 제2 전극 사이의 제1 유전막을 포함하는 복수의 제1 커패시터 구조체들, 및 제1 트렌치의 격자점에 배치되어 복수의 제1 커패시터 구조체들을 분리하는 제1 커패시터 분리 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 이미지 센서는, 제1 픽셀과, 제1 픽셀과 제1 방향으로 인접한 제2 픽셀을 포함하는 기판, 기판 내에, 제2 방향으로 연장되어 제1 픽셀과 제2 픽셀을 분리하고, 제1 방향으로 반대되는 제1 측벽과 제2 측벽을 포함하는 제1 트렌치, 및 제1 트렌치의 제1 측벽을 따라 연장되는 제1 전극과, 제1 트렌치의 제2 측벽을 따라 연장되는 제2 전극과, 제1 전극과 제2 전극 사이에 배치되는 제1 유전막을 포함하는 제1 커패시터 구조체를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 이미지 센서는, 각각 광전 변환 소자를 포함하는 복수의 단위 픽셀들을 포함하고, 서로 반대되는 제1 면과 제2 면을 포함하는 기판, 기판 내에, 각각의 복수의 단위 픽셀들의 둘레를 둘러싸고 복수의 단위 픽셀들을 분리하는 제1 트렌치, 제1 트렌치의 일측벽 상에 배치된 제1 절연막, 제1 트렌치의 타측벽 상에 배치된 제2 절연막, 제1 절연막과 제2 절연막 사이의 제1 트렌치를 채우고, 제1 트렌치의 연장 방향을 따라 연장되고, 제1 전극, 제2 전극 및 제1 전극과 제2 전극 사이의 제1 유전막을 포함하는 복수의 제1 커패시터 구조체들, 제1 트렌치의 교차점에 배치되어 복수의 제1 커패시터 구조체들을 분리하는 제1 커패시터 분리 패턴, 기판의 제2 면 상에 배치되고, 제1 전극과 연결되는 제1 컨택과 제2 전극과 연결되는 제2 컨택을 포함하는 배선 구조체, 및 기판의 제1 면 상에 차례로 적층되는 컬러 필터와 마이크로 렌즈를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 이미지 센싱 장치를 설명하기 위한 블록도이다.
도 2는 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 3은 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 예시적인 회로도이다.
도 4는 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 레이아웃도이다.
도 5는 도 4의 A-A를 따라서 절단한 단면도이다. 도 6은 도 4의 B-B를 따라서 절단한 단면도이다.
도 7은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 레이아웃도이다.
도 8은 도 7의 B-B를 따라서 절단한 단면도이다.
도 9 및 도 10은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 레이아웃도들이다.
도 11은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 레이아웃도이다.
도 12은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 레이아웃도이다.
도 13 및 도 14는 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 레이아웃도들이다.
도 15는 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 예시적인 회로도이다.
도 16은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 레이아웃도이다.
도 17은 도 16의 A-A를 따라서 절단한 단면도이다.
도 18은 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 예시적인 회로도이다.
도 19 및 도 20은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 레이아웃도들이다.
도 21은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 1은 몇몇 실시예에 따른 이미지 센싱 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 몇몇 실시예에 따른 이미지 센싱 장치(1)는 이미지 센서(10) 및 이미지 신호 프로세서(20)를 포함할 수 있다.
이미지 센서(10)는 빛을 이용하여 센싱 대상의 이미지를 센싱하여, 이미지 신호(IS)를 생성할 수 있다. 몇몇 실시예에서, 생성된 이미지 신호(IS)는 예를 들어, 디지털 신호일 수 있으나, 본 발명의 기술적 사상에 따른 실시예가 이에 제한되는 것은 아니다.
이미지 신호(IS)는 이미지 신호 프로세서(20)에 제공되어 처리될 수 있다. 이미지 신호 프로세서(20)는 이미지 센서(10)의 버퍼부(17)로부터 출력된 이미지 신호(IS)를 수신하고 수신된 이미지 신호(IS)를 디스플레이에 용이하도록 가공하거나 처리할 수 있다.
몇몇 실시예에서, 이미지 신호 프로세서(20)는 이미지 센서(10)에서 출력된 이미지 신호(IS)에 대해 디지털 비닝을 수행할 수 있다. 이 때, 이미지 센서(10)로부터 출력된 이미지 신호(IS)는 아날로그 비닝 없이 액티브 픽셀 센서 어레이(15; APS Array, active pixel sensor array)로부터의 로우(raw) 이미지 신호일 수도 있고, 아날로그 비닝이 이미 수행된 이미지 신호(IS)일 수도 있다.
몇몇 실시예에서, 이미지 센서(10)와 이미지 신호 프로세서(20)는 도시된 것과 같이 서로 분리되어 배치될 수 있다. 예를 들어, 이미지 센서(10)가 제1 칩에 탑재되고, 이미지 신호 프로세서(20)가 제2 칩에 탑재되어 소정의 인터페이스를 통해 서로 통신할 수 있다. 하지만, 실시예들이 이에 제한되는 것은 아니며, 이미지 센서(10)와 이미지 신호 프로세서(20)는 하나의 패키지, 예컨대 MCP(multi-chip package)로 구현될 수 있다.
이미지 센서(10)는, 액티브 픽셀 센서 어레이(15), 컨트롤 레지스터 블록(11), 타이밍 제너레이터(12), 로우(row) 드라이버(14), 리드 아웃 회로(16), 램프 신호 생성기(13) 및 버퍼부(17)를 포함할 수 있다.
컨트롤 레지스터 블록(11)은 이미지 센서(10)의 동작을 전체적으로 제어할 수 있다. 특히, 컨트롤 레지스터 블록(11)은 타이밍 제너레이터(12), 램프 신호 생성기(13) 및 버퍼부(17)에 직접적으로 동작 신호를 전송할 수 있다.
타이밍 제너레이터(12)는 이미지 센서(10)의 여러 구성 요소들의 동작 타이밍의 기준이 되는 신호를 발생할 수 있다. 타이밍 제너레이터(12)에서 발생된 동작 타이밍 기준 신호는 램프 신호 생성기(13), 로우 드라이버(14), 리드 아웃 회로(16) 등에 전달될 수 있다.
램프 신호 생성기(13)는 리드 아웃 회로(16)에 사용되는 램프 신호를 생성하고 전송할 수 있다. 예를 들어, 리드 아웃 회로(16)는 상관 이중 샘플러(CDS), 비교기 등을 포함할 수 있는데, 램프 신호 생성기(13)는 상관 이중 샘플러, 비교기 등에 사용되는 램프 신호를 생성하고 전송할 수 있다.
로우 드라이버(14)는 액티브 픽셀 센서 어레이(15)의 로우(row)를 선택적으로 활성화시킬 수 있다.
액티브 픽셀 센서 어레이(15)는 외부 이미지를 센싱할 수 있다. 액티브 픽셀 센서 어레이(15)는 복수의 픽셀을 포함할 수 있다.
리드 아웃 회로(16)는 액티브 픽셀 센서 어레이(15)로부터 제공받은 픽셀 신호를 샘플링하고, 이를 램프 신호와 비교한 후, 비교 결과를 바탕으로 아날로그 이미지 신호(데이터)를 디지털 이미지 신호(데이터)로 변환할 수 있다.
버퍼부(17)는 예를 들어, 래치부를 포함할 수 있다. 버퍼부(17)는 외부로 제공할 이미지 신호(IS)를 임시적으로 저장할 수 있으며, 이미지 신호(IS)를 외부 메모리 또는 외부 장치로 전송할 수 있다.
도 2는 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 2를 참조하면, 본 실시예의 이미지 센서(10)는 적층된 제1 칩(30)과 제2 칩(40)을 포함할 수 있다. 제2 칩(40)은 예를 들어, 제1 칩(30) 상에 제3 방향(DR3)으로 적층될 수 있다.
제1 칩(30)은 센서 어레이 영역(SAR), 연결 영역(CR) 및 패드 영역(PR)을 포함할 수 있다.
센서 어레이 영역(SAR)은 도 1의 액티브 픽셀 센서 어레이(15)에 대응되는 영역을 포함할 수 있다. 예를 들어, 센서 어레이 영역(SAR) 내에는 2차원적으로(예를 들어, 행렬 형태로) 배열되는 복수의 픽셀들이 배치될 수 있다. 센서 어레이 영역(SAR)은 수광 영역(APS) 및 차광 영역(OB)을 포함할 수 있다. 수광 영역(APS)에는 광을 제공받아 액티브(active) 신호를 생성하는 액티브 픽셀들이 배열될 수 있다. 차광 영역(OB)에는 광이 차단되어 옵티컬 블랙(optical black) 신호를 생성하는 옵티컬 블랙 픽셀들이 배열될 수 있다. 차광 영역(OB)은 예를 들어, 수광 영역(APS)의 주변을 따라 형성될 수 있으나, 이는 예시적인 것일 뿐이다.
몇몇 실시예에서, 차광 영역(OB)의 일부 내에는 광전 변환 소자가 형성되지 않을 수 있다. 또한 몇몇 실시예에서, 차광 영역(OB)에 인접하는 수광 영역(APS)에 더미 픽셀들이 형성될 수도 있다.
연결 영역(CR)은 센서 어레이 영역(SAR)의 주변에 형성될 수 있다. 연결 영역(CR)은 센서 어레이 영역(SAR)의 일측에 형성될 수 있으나, 이는 예시적인 것일 뿐이다. 연결 영역(CR)에는 배선들이 형성되어, 센서 어레이 영역(SAR)의 전기적 신호를 송수신하도록 구성될 수 있다.
패드 영역(PR)은 센서 어레이 영역(SAR)의 주변에 형성될 수 있다. 패드 영역(PR)은 몇몇 실시예에 따른 이미지 센서의 가장자리에 인접하여 형성될 수 있으나, 이는 예시적인 것일 뿐이다. 패드 영역(PR)은 외부 장치 등과 접속되어, 몇몇 실시예에 따른 이미지 센서와 외부 장치 간의 전기적 신호를 송수신하도록 구성될 수 있다.
연결 영역(CR)은 센서 어레이 영역(SAR)과 패드 영역(PR) 사이에 개재되는 것으로 도시되었으나, 예시적인 것일 뿐이다. 센서 어레이 영역(SAR), 연결 영역(CR) 및 패드 영역(PR)의 배치는 필요에 따라 다양할 수 있음은 물론이다.
제2 칩(40)은 제1 칩(30)의 하부에 배치되고, 로직 회로 영역(LC)을 포함할 수 있다. 제2 칩(40)은 제1 칩(30)과 전기적으로 연결될 수 있다. 제2 칩(18)의 로직 회로 영역(LC)은 예를 들어, 제1 칩(30)의 패드 영역(PR)을 통해 센서 어레이 영역(SAR)과 전기적으로 연결될 수 있다.
로직 회로 영역(LC)은 센서 어레이 영역(SAR)을 구동하기 위한 복수의 소자들을 포함할 수 있다. 로직 회로 영역(LC)은 예를 들어, 도 1의 컨트롤 레지스터 블록(11), 타이밍 제너레이터(12), 램프 신호 생성기(13), 로우 드라이버(14), 리드 아웃 회로(16) 등을 포함할 수 있다.
도 3은 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 예시적인 회로도이다.
도 3을 참조하면, 몇몇 실시예에 따른 이미지 센서의 각각의 단위 픽셀들은 광전 변환 소자(PD), 트랜스퍼 트랜지스터(TX), 리셋 트랜지스터(RX), 제1 소오스 팔로워 트랜지스터(SF1), 프리차지 트랜지스터(PC), 제1 샘플링 트랜지스터(SMP1), 제2 샘플링 트랜지스터(SMP2), 제2 소오스 팔로워 트랜지스터(SF2), 선택 트랜지스터(SEL), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다.
광전 변환 소자(PD)는 외부로부터 입사되는 광의 양에 비례하여 전하(광전하)들을 생성 및 축적할 수 있다. 광전 변환 소자(PD)는 예를 들어, 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
트랜스퍼 트랜지스터(TX)는 광전 변환 소자(PD)와 플로팅 디퓨전 영역(FD; Floating Diffusion region) 사이에 연결될 수 있다. 트랜스퍼 트랜지스터(TX)는 그 게이트 전극(트랜스퍼 게이트 전극)에 입력되는 전송 신호에 의해 제어될 수 있다. 트랜스퍼 트랜지스터(TX)가 턴 온(turn-on)되면, 광전 변환 소자(PD)에 축적된 전하들은 플로팅 디퓨전 영역(FD)으로 전송될 수 있다.
플로팅 디퓨전 영역(FD)은 광전 변환 소자(PD)에서 생성된 전하를 제공받아 이를 누적적으로 저장할 수 있다. 플로팅 디퓨전 영역(FD)에 축적된 전하들의 양에 따라, 제1 소오스 팔로워 트랜지스터(SF1)의 게이트 전극의 전위가 달라질 수 있다.
리셋 트랜지스터(RX)는 플로팅 디퓨전 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)는 그 게이트 전극(리셋 게이트 전극)에 입력되는 리셋 신호에 의해 제어될 수 있다. 리셋 트랜지스터(RX)의 소오스는 플로팅 디퓨전 영역(FD)과 연결될 수 있다. 리셋 신호에 의해 리셋 트랜지스터(RX)가 턴 온되면, 리셋 트랜지스터(RX)의 드레인에 제공되는 소정의 전기적 포텐셜(예컨대, 제2 전원 전압(Vpix2))이 플로팅 디퓨전 영역(FD)으로 전달될 수 있다. 이에 따라, 리셋 트랜지스터(RX)가 턴 온될 때, 플로팅 디퓨전 영역(FD)에 축적된 광전하들이 배출되어 플로팅 디퓨전 영역(FD)이 리셋될 수 있다.
제1 소오스 팔로워 트랜지스터(SF1)의 게이트 전극(제1 소오스/팔로워 게이트 전극)은 플로팅 디퓨전 영역(FD)에 연결될 수 있다. 제1 소오스 팔로워 트랜지스터(SF1)는 플로팅 디퓨전 영역(FD)의 전위 변화를 증폭하여 소오스/드레인 전류를 발생시키는 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier)일 수 있다. 제1 소오스 팔로워 트랜지스터(SF1)의 드레인은 전원 전압(예컨대, 제1 전원 전압(Vpix1))에 연결되며, 제1 소오스 팔로워 트랜지스터(SF1)의 소오스는 노드(nd)에 연결될 수 있다.
몇몇 실시예에서, 제1 샘플링 트랜지스터(SMP1)는 제1 소오스 팔로워 트랜지스터(SF1)의 소오스(또는, 노드(nd))와 제1 커패시터(C1) 사이에 연결될 수 있다. 제1 커패시터(C1)는 제1 샘플링 트랜지스터(SMP1)에 연결될 수 있다. 예를 들어, 제1 커패시터(C1)의 제1 전극은 제1 샘플링 트랜지스터(SMP1)에 연결될 수 있고, 제1 커패시터(C1)의 제2 전극에는 소정의 전기적 포텐셜(예컨대, 제2 전원 전압(Vpix2))이 인가될 수 있다. 제1 샘플링 트랜지스터(SMP1)는 그 게이트 전극(제1 샘플링 게이트 전극)에 입력되는 제1 샘플링 신호에 의해 제어될 수 있다. 제1 샘플링 트랜지스터(SMP1)가 턴 온되면, 제1 커패시터(C1)는 노드(nd)의 전기적 신호를 샘플링할 수 있다.
몇몇 실시예에서, 제2 샘플링 트랜지스터(SMP2)는 제1 소오스 팔로워 트랜지스터(SF1)의 소오스(또는, 노드(nd))와 제2 커패시터(C2) 사이에 연결될 수 있다. 제2 커패시터(C2)는 제2 샘플링 트랜지스터(SMP2)에 연결될 수 있다. 예를 들어, 제2 커패시터(C2)의 제1 전극은 제2 샘플링 트랜지스터(SMP2)에 연결될 수 있고, 제2 커패시터(C2)의 제2 전극에는 소정의 전기적 포텐셜(예컨대, 제2 전원 전압(Vpix2))이 인가될 수 있다. 제2 샘플링 트랜지스터(SMP2)는 그 게이트 전극(제2 샘플링 게이트 전극)에 입력되는 제2 샘플링 신호에 의해 제어될 수 있다. 제2 샘플링 트랜지스터(SMP2)가 턴 온되면, 제2 커패시터(C2)는 노드(nd)의 전기적 신호를 샘플링할 수 있다.
제2 소오스 팔로워 트랜지스터(SF2)의 게이트 전극(제2 소오스/팔로워 게이트 전극)은 노드(nd)에 연결될 수 있다. 제2 소오스 팔로워 트랜지스터(SF1)는 노드(nd)의 전위 변화를 증폭하여 소오스/드레인 전류를 발생시키는 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier)일 수 있다. 제2 소오스 팔로워 트랜지스터(SF2)의 드레인은 전원 전압(예컨대, 제2 전원 전압(Vpix2))에 연결되며, 제2 소오스 팔로워 트랜지스터(SF2)의 소오스는 선택 트랜지스터(SEL)의 드레인과 연결될 수 있다.
선택 트랜지스터(SEL)는 행 단위로 읽어낼 단위 픽셀을 선택할 수 있다. 선택 트랜지스터(SEL)는 그 게이트 전극(선택 게이트)에 입력되는 선택 신호에 의해 제어될 수 있다. 선택 트랜지스터(SEL)가 턴 온되면, 출력 라인(Vout)으로 픽셀 신호가 출력될 수 있다.
몇몇 실시예에 따른 이미지 센서의 단위 픽셀의 동작은 광전 변환 소자(PD) 및 플로팅 디퓨전 영역(FD)을 리셋시키는 리셋 단계, 광전 변환 소자(PD)에 광전하들을 축적하는 광 축적 단계, 및 축적된 광전하들을 픽셀 신호로 출력하는 샘플링 단계를 포함할 수 있다. 샘플링 단계는 노이즈 신호 샘플링 단계와 이미지 신호 샘플링 단계를 포함할 수 있다.
리셋 단계에서, 리셋 트랜지스터(RX) 및 트랜스퍼 트랜지스터(TX)가 턴 온될 수 있다. 이에 따라, 플로팅 디퓨전 영역(FD)에 전원 전압(예컨대, 제2 전원 전압(Vpix2))이 제공될 수 있고, 광전 변환 소자(PD) 및 플로팅 디퓨전 영역(FD)의 전하들이 배출되어 리셋될 수 있다.
상기 리셋 단계 후에, 트랜스퍼 트랜지스터(TX)가 턴 오프(turn-off)될 수 있다. 광 축적 단계에서, 턴 오프된 트랜스퍼 트랜지스터(TX)가 다시 턴 온될 때까지(즉, 광전 변환 시간 동안), 광전 변환 소자(PD)에서는 광전하들이 생성 및 축적될 수 있다.
상기 광 축적 단계 후에, 플로팅 디퓨전 영역(FD)은 전원 전압(예컨대, 제2 전원 전압(Vpix2))으로 리셋되어 노이즈 신호를 제공할 수 있다. 여기서, 노이즈 신호는 노이즈(noise) 성분을 포함할 수 있다. 노이즈 성분을 포함하는 노이즈 신호는 제1 소오스 팔로워 트랜지스터(SF1)에 의해 증폭될 수 있다.
몇몇 실시예에 따른 노이즈 신호 샘플링 단계에서, 제1 샘플링 트랜지스터(SMP1)가 턴 온될 수 있고, 제1 커패시터(C1)는 노이즈 성분을 포함하는 제1 샘플링 신호를 샘플링할 수 있다.
상기 노이즈 신호 샘플링 단계 전에, 제1 커패시터(C1)는 이전에 샘플링된 전압을 제거하여 제1 소오스 팔로워 트랜지스터(SF1)가 새로운 전압을 샘플링할 수 있도록 프리차지될 수 있다. 이러한 프리차지 동작은 프리차지 트랜지스터(PC)에 의해 수행될 수 있다. 상기 노이즈 신호 샘플링 단계에서, 제2 샘플링 트랜지스터(SMP2)는 턴 오프될 수 있다.
상기 노이즈 신호 샘플링 단계 후에, 트랜스퍼 트랜지스터(TX)가 다시 턴온될 수 있다. 이미지 신호는 제1 소오스 팔로워 트랜지스터(SF1)에 의해 증폭될 수 있다.
몇몇 실시예에 따른 이미지 신호 샘플링 단계에서, 제2 샘플링 트랜지스터(SMP2)가 턴 온될 수 있고, 제2 커패시터(C2)는 이미지 신호를 샘플링할 수 있다.
상기 이미지 신호 샘플링 단계 전에, 제2 커패시터(C2)는 이전에 샘플링된 전압을 제거하여 제1 소오스 팔로워 트랜지스터(SF1)가 새로운 전압을 샘플링할 수 있도록 프리차지될 수 있다. 이러한 프리차지 동작은 프리차지 트랜지스터(PC)에 의해 수행될 수 있다. 상기 이미지 신호 샘플링 단계에서, 제1 샘플링 트랜지스터(SMP1)는 턴 오프될 수 있다.
몇몇 실시예에 따른 이미지 센서의 각각의 단위 픽셀들은, 상관 이중 샘플링(CDS; correlated double sampling) 동작을 수행할 수 있다. 예를 들어, 각각의 단위 픽셀들은 상기 노이즈 신호 및 상기 이미지 신호를 이중으로 샘플링하여, 상기 노이즈 신호와 상기 이미지 신호의 차이에 해당하는 차이 레벨을 출력 라인(Vout)으로 출력할 수 있다. 이에 따라, 노이즈 성분이 제거된 픽셀 신호가 출력 라인(Vout)으로 출력될 수 있다.
도 4는 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 레이아웃도이다. 도 5는 도 4의 A-A를 따라서 절단한 단면도이다. 도 6은 도 4의 B-B를 따라서 절단한 단면도이다.
도 4 내지 도 6을 참조하면, 몇몇 실시예에 따른 이미지 센서는 기판(110), 광전 변환 소자(120), 배선 구조체(IS1), 제1 평탄화층(140), 그리드 패턴(150), 제1 보호막(155), 제2 평탄화층(160), 컬러 필터(170), 마이크로 렌즈(180), 제2 보호막(185), 커패시터 구조체(200) 및 제1 커패시터 분리 패턴(230)을 포함할 수 있다.
기판(110)은 반도체 기판일 수 있다. 예를 들어, 기판(110)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 기판(110)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(110)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(110)은 서로 반대되는 제1 면(110a) 및 제2 면(110b)을 포함할 수 있다. 후술되는 실시예들에서, 제1 면(110a)은 기판(110)의 후면(back side)으로 지칭될 수 있고, 제2 면(110b)은 기판(110)의 전면(front side)으로 지칭될 수 있다. 몇몇 실시예에서, 기판(110)의 제1 면(110a)은 광이 입사되는 수광면일 수 있다. 즉, 몇몇 실시예에 따른 이미지 센서는 후면 조사형(BSI) 이미지 센서일 수 있다.
몇몇 실시예에서, 배선(133)은 단위 픽셀들(PX1~PX4)과 전기적으로 연결될 수 있다. 예를 들어, 배선(133)은 트랜지스터(Tr)와 접속될 수 있다.
기판(110)에는 복수의 단위 픽셀들(PX1~PX4)이 형성될 수 있다. 각각의 단위 픽셀(PX1~PX4)은 평면에서 다각형 형상을 가질 수 있다. 몇몇 실시예에 따른 이미지 센서에서, 복수의 단위 픽셀들(PX1~PX4)은 예를 들어, 도 4에 도시된 것처럼, 제1 방향(DR1) 및 제2 방향(DR2)을 포함하는 평면에서 2차원적으로(예를 들어, 행렬 형태로) 배열될 수 있고 사각형 형상을 가질 수 있다.
각각의 단위 픽셀(PX1~PX4)은 광전 변환 소자(120)를 포함할 수 있다. 광전 변환 소자(120)는 기판(110) 내에 형성될 수 있다. 광전 변환 소자(120)는 외부로부터 입사되는 광의 양에 비례하여 전하를 생성할 수 있다.
광전 변환 소자(120)는 기판(110) 내에 불순물을 도핑하여 형성될 수 있다. 예를 들어, 광전 변환 소자(120)는 p형인 기판(110) 내에 n형 불순물이 이온 주입되어 형성될 수 있다. 몇몇 실시예에서, 광전 변환 소자(120)는 기판(110)의 상면과 수직하는 수직 방향(예컨대, 기판(110)의 제1 면(110a) 및 제2 면(110b)과 교차하는 방향)에서 포텐셜 기울기를 가질 수 있다. 예를 들어, 광전 변환 소자(120)는 복수 개의 불순물 영역들이 적층된 형태일 수 있다. 광전 변환 소자(120)는 도 3의 광전 변환 소자(PD)일 수 있다.
각각의 단위 픽셀(PX1~PX4)은 트랜지스터(Tr)를 포함할 수 있다. 몇몇 실시예에서, 트랜지스터(Tr)는 기판(110)의 제2 면(110b) 상에 형성될 수 있다. 트랜지스터(Tr)는 광전 변환 소자(120)와 연결되어 전기적 신호를 처리하기 위한 다양한 트랜지스터들을 구성할 수 있다. 예를 들어, 트랜지스터(Tr)는 도 3의 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 소스 팔로워 트랜지스터(SF1, SF2) 또는 선택 트랜지스터(SEL) 등의 트랜지스터들을 구성할 수 있다.
몇몇 실시예에서, 트랜지스터(Tr)는 수직형(vertical) 전송 트랜지스터를 포함할 수 있다. 예를 들어, 상술한 전송 트랜지스터(TX)를 구성하는 트랜지스터(Tr)는 그 일부가 기판(110) 내로 연장될 수 있다. 이와 같은 전송 트랜지스터(TG)는 단위 픽셀의 면적을 축소시킬 수 있어 이미지 센서의 고집적화를 가능하게 할 수 있다.
제1 트렌치(210t)는 기판(110) 내에 형성될 수 있다. 제1 트렌치(210t)는 기판(110) 내에 제1 방향(DR1) 및 제2 방향(DR2)으로 연장될 수 있다. 제1 트렌치(210t)는 평면적 관점에서 각각의 단위 픽셀들(PX1~PX4)을 둘러싸도록 형성될 수 있다. 제1 트렌치(210t)는 평면적 관점에서, 기판(110) 내에 격자형으로 형성되어 복수의 단위 픽셀들(PX1~PX4)을 분리할 수 있다.
제1 트렌치(210t)는 기판(110)의 제2 면(110b)으로부터 제1 면(110a)까지 연장될 수 있다. 제1 트렌치(210t)는 예를 들어, 기판(110)이 패터닝되어 형성된 깊은 트렌치(deep trench)일 수 있다.
제1 트렌치(210t)는 기판(110) 내 서로 반대되는 제1 측벽(210S1)과 제2 측벽(210S2)DMF 포함할 수 있다. 제1 측벽(210S1)과 제2 측벽(210S2)은 제1 트렌치(210t)가 연장되는 방향으로 서로 반대될 수 있다.
제1 절연막(201)은 제1 트렌치(210t)의 제1 측벽(210S1)을 따라 연장될 수 있다. 제2 절연막(202)은 제1 트렌치(210t)의 제2 측벽(210S2)을 따라 연장될 수 있다. 제1 절연막(201)과 제2 절연막(202)은 각각 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물 등 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
커패시터 구조체(200)는 제1 트렌치(210t) 내에 형성될 수 있다. 커패시터 구조체(200)는 제1 절연막(201) 및 제2 절연막(202) 사이의 제1 트렌치(210t)를 채울 수 있다.
커패시터 구조체(200)는 제1 트렌치(210t)의 연장 방향을 따라 연장될 수 있다. 커패시터 구조체(200)는 제1 트렌치(210t)의 제1 측벽(210S1) 상에 형성되는 제1 전극(211), 제1 트렌치(210t)의 제2 측벽(210S2) 상에 형성되는 제2 전극(212), 및 제1 전극(211)과 제2 전극(212) 사이의 제1 유전막(221)을 포함할 수 있다. 제1 전극(211)은 제1 측벽(210S1)을 따라 연장될 수 있고 제2 전극(212)은 제2 측벽(210S2)을 따라 연장될 수 있다. 제1 전극(211)은 제1 절연막(201)과 제1 유전막(221) 사이에 배치될 수 있고, 제2 전극(212)은 제1 유전막(221)과 제2 절연막(202) 사이에 배치될 수 있다.
제1 전극(211) 및 제2 전극(212) 각각은 예를 들어, 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴 등의 고융점 금속막, 및/또는 티타늄 질화막(TiN), 티타늄 실리콘 질화막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN) 등의 금속 질화막, 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 유전막(221)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2 등의 금속 산화물, SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT 등의 페브로스카이트(perovskite) 구조의 유전 물질, 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 유전막(221)은 단일막일 수도 있고, 다중막일 수도 있다.
제1 커패시터 분리 패턴(230)은 기판(110) 내에 형성될 수 있다. 제1 커패시터 분리 패턴(230)은 평면적 관점에서 제1 트렌치(210t)의 교차점에 배치될 수 있다. 몇몇 실시예에 따른 이미지 센서에서 제1 커패시터 분리 패턴(230)은 제1 트렌치(210t)의 격자점에 대응되도록 배치될 수 있다. 이에 따라 커패시터 구조체(200)는 각각의 단위 픽셀(PX1~PX4)의 측면 상에 각각 배치될 수 있다. 커패시터 구조체(200)는 제1 커패시터 분리 패턴(230)에 의해 제1 커패시터 구조체(311) 및 제2 커패시터 구조체(321)로 분리될 수 있다.
각각의 단위 픽셀(PX1~PX4)은 제1 커패시터 구조체(311) 및 제2 커패시터 구조체(321)를 포함할 수 있다. 제1 커패시터 구조체(311)는 각각의 단위 픽셀(PX1~PX4)의 제1 방향(DR1)으로의 우측면에 배치될 수 있고, 제2 커패시터 구조체(321)는 각각의 단위 픽셀(PX1~PX4)의 제2 방향(DR2)으로의 하면에 배치될 수 있다.
즉, 제1 커패시터 분리 패턴(230)은 제1 단위 픽셀(PX1)의 제1 커패시터 구조체(311)와 제3 단위 픽셀(PX3)의 제1 커패시터 구조체(311)를 분리할 수 있고, 제1 단위 픽셀(PX)의 제2 커패시터 구조체(321)와 제2 단위 픽셀(PX)의 제2 커패시터 구조체(321)를 분리할 수 있다. 제1 커패시터 분리 패턴(230)은 제1 트렌치(210t) 내 제1 단위 픽셀(PX1)의 제1 커패시터 구조체(311), 제3 단위 픽셀(PX3)의 제1 커패시터 구조체(311), 제1 단위 픽셀(PX)의 제2 커패시터 구조체(321) 및 제2 단위 픽셀(PX)의 제2 커패시터 구조체(321)에 사이를 채울 수 있다.
예를 들어, 제1 커패시터 구조체(311)는 도 3의 제1 커패시터(C1)에 대응될 수 있고 제2 커패시터 구조체(321)는 도 3의 제2 커패시터(C2)에 대응될 수 있다. 또 다른 예를 들어, 제1 커패시터 구조체(311)는 도 3의 제2 커패시터(C2)에 대응될 수 있고 제2 커패시터 구조체(321)는 도 3의 제1 커패시터(C1)에 대응될 수 있다.
몇몇 실시예에 따른 이미지 센서에서, 제1 커패시터 분리 패턴(230)은 제1 커패시터 구조체(311) 및 제2 커패시터 구조체(321) 사이의 제1 트렌치(210t)를 채울 수 있다. 즉, 제1 커패시터 분리 패턴(230)은 제1 트렌치(210t)의 격자점을 채워 형성될 수 있다. 제1 커패시터 분리 패턴(230)은 예를 들어 기판(110)과 다른 물질을 포함할 수 있다. 제1 커패시터 분리 패턴(230)은 절연 물질을 포함할 수 있다.
배선 구조체(IS1)는 기판(110) 상에 형성될 수 있다. 몇몇 실시예에서, 배선 구조체(IS1)는 기판(110)의 제2 면(110b) 상에 형성될 수 있다.
배선 구조체(IS1)는 하나 또는 복수의 배선들로 구성될 수 있다. 예를 들어, 배선 구조체(IS1)는 배선간 절연막(130), 제1 패드(131_1), 제2 패드(131_2), 제1 컨택(132_1), 제2 컨택(132_2), 제3 컨택(132_3), 및 배선간 절연막(130) 내의 배선(133)을 포함할 수 있다. 도 5에서, 배선 구조체(IS1)를 구성하는 배선들의 층 수 및 그 배치 등은 예시적인 것일 뿐이며, 배선층들 사이에는 배선층들을 전기적으로 연결하는 접속 비아가 형성된다.
제1 패드(131_1) 및 제2 패드(131_2)는 기판(110)의 제2 면(110b) 상에 형성될 수 있다. 제1 패드(131_1) 및 제2 패드(131_2)는 커패시터 구조체(200)와 전기적으로 연결될 수 있다. 제1 패드(131_1)는 제1 패드(131_1)와 전기적으로 연결될 수 있고, 제2 패드(131_2)는 제2 패드(131_2)와 전기적으로 연결될 수 있다.
제1 컨택(132_1)은 제1 패드(131_1)와 전기적으로 연결될 수 있다. 제2 컨택(132_2)은 제2 패드(131_2)와 전기적으로 연결될 수 있다. 제1 전극(211)은 제1 컨택(132_1) 및 제1 패드(131_1)를 통해 전압을 제공받을 수 있으며, 제2 전극(212)은 제2 컨택(132_2) 및 제2 패드(131_2)를 통해 전압을 제공받을 수 있다.
몇몇 실시예에 따른 이미지 센서에서, 제1 전극(211) 및 제2 전극(212)은 광전 변환 소자(PD)에 광전하들을 축적하는 유효 축적 시간(Effective Integration Time)동안 음의 전압이 제공될 수 있다. 이에 따라 제1 전극(211) 및 제2 전극(212)은 유효 축적 시간 동안 암전류(dark current)를 감소시킬 수 있다. 또한 이 때, 제1 전극(211) 및 제2 전극(212)은 단위 픽셀로 입사되는 빛이 인접하는 다른 단위 픽셀로 입사되는 빛을 전반사시킬 수 있다. 이에 따라 크로스토크를 저하시킬 수 있다.
유효 축적 시간 외에 제1 전극(211) 및 제2 전극(212) 중 어느 하나는 제2 전원 전압(도 2의 Vpix2)이 제공될 수 있다.
즉, 제1 전극(211) 및 제2 전극(212)에 인가되는 전압이 선택적으로 제공될 수 있고, 이에 따라 커패시터 구조체(200)는 커패시터로 기능할 수 있고, 크로스토크를 방지하는 전반사판으로 기능할 수도 있다.
배선(133)은 제1 컨택(132_3)을 통해 트랜지스터(Tr)와 전기적으로 연결될 수 있다. 예를 들어, 제1 컨택(132_3)은 배선간 절연막(130)을 관통하여 배선(133)과 트랜지스터(Tr)의 게이트 전극 또는 소오스/드레인 영역을 연결할 수 있다.
제1 평탄화층(140)은 기판(110)의 제1 면(110a) 상에 형성될 수 있다. 제1 평탄화층(140)은 기판(110)의 제1 면(110a)을 덮을 수 있다.
제1 평탄화층(140)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 평탄화층(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 하프늄 산화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
또한 몇몇 실시예에서, 제1 평탄화층(140)은 다중막으로 형성될 수 있다. . 예를 들어, 제1 평탄화층(140)은 기판(110)의 제1 면(110a) 상에 차례로 적층되는 알루미늄 산화막, 하프늄 산화막, 실리콘 산화막, 실리콘 질화막 및 하프늄 산화막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 평탄화층(140)은 반사 방지막으로 기능하여, 기판(110)으로 입사되는 광의 반사를 방지함으로써 광전 변환 소자(120)의 수광률을 향상시킬 수 있다. 또한, 제1 평탄화층(140)은 평탄화막으로 기능하여, 후술되는 컬러 필터(170) 및 마이크로 렌즈(180)를 균일한 높이로 형성할 수 있다.
컬러 필터(170)는 제1 평탄화층(140) 상에 형성될 수 있다. 컬러 필터(170)는 각각의 단위 픽셀(PX1~PX4)에 대응되도록 배열될 수 있다. 예를 들어, 복수의 컬러 필터(170)들은 제1 방향(X) 및 제2 방향(Y)을 포함하는 평면에서 2차원적으로(예를 들어, 행렬 형태로) 배열될 수 있다.
컬러 필터(170)는 단위 픽셀(PX1~PX4)에 따라 다양한 컬러 필터를 가질 수 있다. 예를 들어, 컬러 필터(170)는 적색(red) 컬러 필터, 녹색(green) 컬러 필터 및 청색(blue) 컬러 필터를 포함하는 베이어 패턴(bayer pattern)으로 배열될 수 있다. 그러나, 이는 예시적인 것일 뿐이고, 컬러 필터(170)는 옐로우 필터(yellow filter), 마젠타 필터(magenta filter) 및 시안 필터(cyan filter)를 포함할 수도 있고, 화이트 필터(white filter)를 더 포함할 수도 있다.
몇몇 실시예에서, 컬러 필터(170)들 사이에 그리드 패턴(150)이 형성될 수 있다. 그리드 패턴(150)은 제1 평탄화층(140) 상에 형성될 수 있다. 그리드 패턴(150)은 평면적 관점에서 격자형으로 형성되어 컬러 필터(170)들 사이에 개재될 수 있다. 몇몇 실시예에서, 그리드 패턴(150)은 기판(110)의 상면과 수직하는 수직 방향에서 커패시터 구조체(200)와 중첩되도록 배치될 수 있다.
몇몇 실시예에서, 그리드 패턴(150)은 도전 패턴(151) 및 저굴절률 패턴(153)을 포함할 수 있다. 도전 패턴(151) 및 저굴절률 패턴(153)은 예를 들어, 제1 평탄화층(140) 상에 차례로 적층될 수 있다.
도전 패턴(151)은 도전 물질을 포함할 수 있다. 예를 들어, 도전 패턴(151)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 텅스텐(W), 알루미늄(Al), 구리(Cu) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 도전 패턴(151)은 ESD 등에 의해 발생된 전하들이 기판(110)의 표면(예를 들어, 제1 면(110a))에 축적되는 것을 방지하여, ESD 멍 불량을 효과적으로 방지할 수 있다.
저굴절률 패턴(153)은 실리콘(Si)보다 굴절률이 낮은 저굴절률(low refractive index) 물질을 포함할 수 있다. 예를 들어, 저굴절률 패턴(153)은 실리콘 산화물, 알루미늄 산화물, 탄탈럼 산화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 저굴절률 패턴(153)은 비스듬히 입사되는 광을 굴절 또는 반사시킴으로써 집광 효율을 향상시켜 이미지 센서의 품질을 향상시킬 수 있다.
몇몇 실시예에서, 제1 평탄화층(140) 및 그리드 패턴(150) 상에 제1 보호막(155)이 형성될 수 있다. 예를 들어, 제1 보호막(155)은 제1 평탄화층(140)의 상면, 그리드 패턴(150)의 측면 및 상면의 프로파일을 따라 컨포멀하게 연장될 수 있다.
제1 보호막(155)은 예를 들어, 알루미늄 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 보호막(155)은 제1 평탄화층(140) 및 그리드 패턴(150)의 손상을 방지할 수 있다.
제2 평탄화층(160)은 컬러 필터(170) 상에 형성될 수 있다. 제2 평탄화층(160)은 컬러 필터(124)를 덮을 수 있다. 제2 평탄화층(160)은 절연 물질을 포함할 수 있다. 예를 들어, 제2 평탄화층(160)은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
마이크로 렌즈(180)는 제2 평탄화층(160) 상에 형성될 수 있다. 마이크로 렌즈(180)는 각각의 단위 픽셀(PX1~PX4)에 대응되도록 배열될 수 있다. 예를 들어, 복수의 마이크로 렌즈(180)들은 제1 방향(DR1) 및 제2 방향(DR2)을 포함하는 평면에서 2차원적으로(예를 들어, 행렬 형태로) 배열될 수 있다.
마이크로 렌즈(180)는 볼록한 형상을 가지며, 소정의 곡률 반경을 가질 수 있다. 이에 따라, 마이크로 렌즈(180)는 광전 변환 소자(120)에 입사되는 광을 집광시킬 수 있다. 마이크로 렌즈(180)는 예를 들어, 광투과성 수지를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 마이크로 렌즈(180) 상에 제2 보호막(185)이 형성될 수 있다. 제2 보호막(185)은 마이크로 렌즈(180)의 표면을 따라 연장될 수 있다. 제2 보호막(185)은 예를 들어, 무기물 산화막을 포함할 수 있다. 예를 들어, 제2 보호막(185)은 실리콘 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제2 보호막(185)은 저온 산화물(LTO; low temperature oxide)을 포함할 수 있다.
제2 보호막(185)은 외부로부터 마이크로 렌즈(180)를 보호할 수 있다. 예를 들어, 제2 보호막(185)은 무기물 산화막을 포함함으로써, 유기 물질을 포함하는 마이크로 렌즈(180)를 보호할 수 있다. 또한, 제2 보호막(185)은 마이크로 렌즈(180)의 집광 효율을 향상시킴으로써 이미지 센서의 품질을 향상시킬 수 있다. 예를 들어, 제2 보호막(185)은 마이크로 렌즈(180)들 사이의 공간을 채움으로써, 마이크로 렌즈(180)들 사이의 공간으로 도달하는 입사광의 반사, 굴절, 산란 등을 감소시킬 수 있다.
이미지 센서가 고집적화됨에 따라 단위 픽셀들의 크기가 점점 작아지고 있어 단위 픽셀 내 배치되는 커패시터의 용량 또한 감소하고 있다.
하지만, 몇몇 실시예에 따른 이미지 센서에서, 커패시터 구조체(200)는 기판(110) 내 깊은 트렌치인 제1 트렌치(210t) 내에 배치될 수 있다. 따라서 제1 기판(100)의 제2 면(110b) 상에 커패시터가 형성되는 경우에 비해, 커패시터 구조체(200)의 면적이 증가하여 커패시터 구조체(200)의 용량이 증가할 수 있다.
도 7은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 레이아웃도이다. 도 8은 도 7의 B-B를 따라서 절단한 단면도이다. 설명의 편의 상 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로 도 7의 A-A를 따라서 절단한 단면도는 도 5에 대응될 수 있다.
도 7 및 도 8을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 제1 픽셀 분리 패턴(210)은 기판(110)과 동일한 물질을 포함할 수 있다. 제1 트렌치(210t)는 제1 커패시터 분리 패턴(210) 사이에 형성될 수 있다. 제1 트렌치(210t)에 의해 제1 커패시터 분리 패턴(210)의 측면들이 노출될 수 있다. 즉 제1 트렌치(210t)는 제1 커패시터 분리 패턴(210)을 제외하고 평면적 관점에서 격자형으로 기판(110)을 식각하여 형성될 수 있다.
도 9 및 도 10은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 레이아웃도들이다. 설명의 편의 상 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9를 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 커패시터 구조체(200)는 3개 이상의 전극을 포함할 수 있다. 이에 따라 커패시터 구조체(200)의 용량은 증가할 수 있다.
예를 들어 커패시터 구조체(200)는 3개의 전극(211, 212, 213)을 포함할 수 있다. 커패시터 구조체(200)는 제1 전극(211), 제1 유전막(221), 제2 전극(212), 제2 유전막(222) 및 제3 전극(213)을 포함할 수 있다. 제1 전극(211), 제1 유전막(221), 제2 전극(212), 제2 유전막(222) 및 제3 전극(213)은 제1 트렌치(210t)의 연장 방향을 따라 연장될 수 잇다. 제1 전극(211)은 제1 절연막(201) 및 제1 유전막(221) 사이에 배치될 수 있고, 제2 전극(212)은 제1 유전막(221) 및 제2 유전막(222) 사이에 배치될 수 있고, 제3 전극(213)은 제2 유전막(222) 및 제2 절연막(202) 사이에 배치될 수 있다.
도 10을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 커패시터 구조체(200)는 4개의 전극(211, 212, 213)을 포함할 수 있다. 커패시터 구조체(200)는 제1 전극(211), 제1 유전막(221), 제2 전극(212), 제2 유전막(222), 제3 전극(213), 제3 유전막(223) 및 제4 전극(214)을 포함할 수 있다. 제1 전극(211)은 제1 절연막(201) 및 제1 유전막(221) 사이에 배치될 수 있고, 제2 전극(212)은 제1 유전막(221) 및 제2 유전막(222) 사이에 배치될 수 있고, 제3 전극(213)은 제2 유전막(222) 및 제3 유전막(223) 사이에 배치될 수 있고, 제4 전극(214)은 제3 유전막(223 )및 제2 절연막(202) 사이에 배치될 수 있다.
도 11은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 레이아웃도이다. 설명의 편의 상 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 몇몇 실시예에 따른 이미지 센서는, 제2 커패시터 분리 패턴(240)을 더 포함할 수 있다. 제2 커패시터 분리 패턴(240)은 제1 기판 내에 형성될 수 있다. 제2 커패시터 분리 패턴(240)은 서로 인접하는 제1 커패시터 분리 패턴(230) 사이에 배치될 수 있다.
예를 들어, 제2 커패시터 분리 패턴(240)은 제1 방향(DR1)으로 인접하는 제1 커패시터 분리 패턴(230) 사이와 제2 방향(DR2)으로 인접하는 제2 커패시터 분리 패턴(240) 사이에 배치될 수 있다. 이에 따라 커패시터 구조체(200)는 제1 커패시터 구조체(311), 제2 커패시터 구조체(321), 제3 커패시터 구조체(312) 및 제4 커패시터 구조체(322)를 포함할 수 있다. 제1 커패시터 구조체(311)와 제3 커패시터 구조체(312), 및 제2 커패시터 구조체(321)와 제4 커패시터 구조체(322)는 제2 커패시터 분리 패턴(240)에 의해 분리될 수 있다.
각각의 단위 픽셀(PX1~PX4)은 도 4에서 설명한 바 보다 더 많은 커패시터 구조체를 포함할 수 있다. 각각의 단위 픽셀(PX1~PX4)은 제1 커패시터 구조체(311), 제2 커패시터 구조체(321), 제3 커패시터 구조체(312) 및 제4 커패시터 구조체(322)를 포함할 수 있다. 제1 커패시터 구조체(311)와 제3 커패시터 구조체(312)는 각각의 단위 픽셀(PX1~PX4)의 제1 방향(DR1)으로의 우측면에 배치될 수 있고, 제2 커패시터 구조체(321)와 제4 커패시터 구조체(322)는 각각의 단위 픽셀(PX1~PX4)의 제2 방향(DR2)으로의 하면에 배치될 수 있다.
예를 들어, 제1 커패시터 구조체(311)와 제3 커패시터 구조체(312)를 분리하는 제2 커패시터 분리 패턴(240)과, 제2 커패시터 분리 패턴(240)의 일측과 인접하는 제1 커패시터 분리 패턴(230) 사이의 거리(W11)는 제2 커패시터 분리 패턴(240)의 타측과 인접하는 제1 커패시터 분리 패턴(230) 사이의 거리(W12)와 실질적으로 동일할 수 있다. 이에 따라 제1 커패시터 구조체(311)와 제3 커패시터 구조체(312)의 용량은 실질적으로 동일할 수 있다.
제2 커패시터 구조체(312)와 제4 커패시터 구조체(322)를 분리하는 제2 커패시터 분리 패턴(240)과, 제2 커패시터 분리 패턴(240)의 일측과 인접하는 제1 커패시터 분리 패턴(230) 사이의 거리(W21)는 제2 커패시터 분리 패턴(240)의 타측과 인접하는 제1 커패시터 분리 패턴(230) 사이의 거리(W22)와 실질적으로 동일할 수 있다. 이에 따라 제2 커패시터 구조체(312)와 제4 커패시터 구조체(322)의 용량은 실질적으로 동일할 수 있다.
도 12은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 레이아웃도이다. 설명의 편의 상 도 11을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12를 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 제1 커패시터 구조체(311)와 제3 커패시터 구조체(312)를 분리하는 제2 커패시터 분리 패턴(240)과, 제2 커패시터 분리 패턴(240)의 일측과 인접하는 제1 커패시터 분리 패턴(230) 사이의 거리(W11)는 제2 커패시터 분리 패턴(240)의 타측과 인접하는 제1 커패시터 분리 패턴(230) 사이의 거리(W12)와 다를 수 있다. 거리(W11)는 거리(W12)보다 클 수 있다. 이에 따라 제1 커패시터 구조체(311)의 용량은 제3 커패시터 구조체(312)의 용량보다 클 수 있다.
제2 커패시터 구조체(312)와 제4 커패시터 구조체(322)를 분리하는 제2 커패시터 분리 패턴(240)과, 제2 커패시터 분리 패턴(240)의 일측과 인접하는 제1 커패시터 분리 패턴(230) 사이의 거리(W21)는 제2 커패시터 분리 패턴(240)의 타측과 인접하는 제1 커패시터 분리 패턴(230) 사이의 거리(W22)와 다를 수 있다. 거리(W21)는 거리(W22)보다 작을 수 있다. 이에 따라 제2 커패시터 구조체(312)의 용량은 제4 커패시터 구조체(322)의 용량보다 작을 수 있다.
도 13 및 도 14는 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 레이아웃도들이다. 설명의 편의 상 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 단위 픽셀(PX)은 평면에서, 육각형 형상을 가질 수 있다. 제1 트렌치(210t)는 평면적 관점에서 단위 픽셀(PX)의 둘레를 둘러싸도록 형성될 수 있다. 제1 내지 제3 커패시터 구조체(310, 320, 330)는 제1 트렌치(210t) 내에 형성될 수 있다. 제1 내지 제3 커패시터 구조체(310, 320, 330)는 제1 커패시터 분리 패턴(230)에 의해 분리될 수 있다. 각각의 단위 픽셀(PX1~PX4)은 제1 내지 제3 커패시터 구조체(310, 320, 330)를 포함할 수 있다.
도 14를 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 단위 픽셀(PX)은 평면에서, 팔각형 형상을 가질 수 있다. 제1 트렌치(210t)는 평면적 관점에서 단위 픽셀(PX)의 둘레를 둘러싸도록 형성될 수 있다. 제1 내지 제6 커패시터 구조체(310, 320, 330, 340, 350, 360)는 제1 트렌치(210t) 내에 형성될 수 있다. 1 내지 제6 커패시터 구조체(310, 320, 330, 340, 350, 360)는 제1 커패시터 분리 패턴(230)에 의해 분리될 수 있다. 각각의 단위 픽셀(PX1~PX4)은 1 내지 제6 커패시터 구조체(310, 320, 330, 340, 350, 360)를 포함할 수 있다.
도 15는 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 예시적인 회로도이다. 설명의 편의 상 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15를 참조하면, 몇몇 실시예에 따른 이미지 센서는 제1 및 제2 광전 변환 소자(PD1, PD2) 및 제1 및 제2 트랜스퍼 트랜지스터(TX1, TX2)를 포함할 수 있다.
제1 트랜스퍼 트랜지스터(TX1)는 제1 광전 변환 소자(PD1)와 플로팅 디퓨전 영역(FD) 사이에 연결될 수 있다. 제2 트랜스퍼 트랜지스터(TX2)는 제2 광전 변환 소자(PD2)와 플로팅 디퓨전 영역(FD) 사이에 연결될 수 있다. 제1 및 제2 트랜스퍼 트랜지스터(TX1, TX2)는 전송 신호들에 의해 독립적으로 제어될 수 있다. 몇몇 실시예에서, 제1 및 제2 트랜스퍼 트랜지스터(TX1, TX2)는 플로팅 디퓨전 영역(FD)을 공유할 수 있다.
제1 및 제2 광전 변환 소자(PD1, PD2)는 서로 다른 단위 픽셀(UP) 내에 각각 배치될 수도 있고, 하나의 단위 픽셀(UP) 내에 배치될 수도 있다. 마찬가지로, 제1 및 제2 트랜스퍼 트랜지스터(TX1, TX2)는 서로 다른 단위 픽셀(UP) 내에 각각 배치될 수도 있고, 하나의 단위 픽셀(UP) 내에 배치될 수도 있다.
도 16은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 레이아웃도이다. 도 17은 도 16의 A-A를 따라서 절단한 단면도이다. 설명의 편의 상 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15 및 도 16을 참조하면, 몇몇 실시예에 따른 이미지 센서의 각각의 단위 픽셀들은 2개의 서브 픽셀을 포함할 수 있다. 제1 단위 픽셀은 제1 서브 픽셀들(PX1L, PX1R)을 포함할 수 있고, 제2 단위 픽셀은 제2 서브 픽셀들(PX2L, PX2R)을 포함할 수 있고, 제3 단위 픽셀은 제3 서브 픽셀들(PX3L, PX3R)을 포함할 수 있고, 제4 단위 픽셀은 제4 서브 픽셀들(PX4L, PX4R)을 포함할 수 있다. 각각의 서브 픽셀(PX1L, PX1R, PX2L, PX2R, PX3L, PX3R, PX4L, PX4R)은 광전 변환 소자(120)를 포함할 수 있다.
제2 트렌치(220t)는 기판(110) 내에 형성될 수 있다. 제2 트렌치(220t)는 기판(110) 내에 제2 방향(DR2)으로 연장될 수 있다. 제2 트렌치(220t)는 평면적 관점에서 각각의 서브 픽셀(PX1L, PX1R, PX2L, PX2R, PX3L, PX3R, PX4L, PX4R)을 분리할 수 있다.
제2 트렌치(220t)는 기판(110)의 제2 면(110b)으로부터 제1 면(110a)까지 연장될 수 있다. 제2 트렌치(220t)는 기판(110) 내 서로 반대되는 제3 측벽(220S3)과 제4 측벽(220S4)DMF 포함할 수 있다. 제1 측벽(210S3)과 제2 측벽(210S4)은 제2 트렌치(220t)가 연장되는 방향으로 서로 반대될 수 있다.
제1 절연막(201)은 제2 트렌치(220t)의 제3 측벽(220S3)을 따라 연장될 수 있다. 제2 절연막(202)은 제2 트렌치(220t)의 제4 측벽(220S4)을 따라 연장될 수 있다.
커패시터 구조체(200)는 제2 트렌치(220t) 내에 형성될 수 있다. 커패시터 구조체(200)는 제1 절연막(201) 및 제2 절연막(202) 사이의 제2 트렌치(220t)를 채울 수 있다.
커패시터 구조체(200)는 제2 트렌치(220t)의 연장 방향을 따라 연장될 수 있다. 커패시터 구조체(200)는 제2 트렌치(220t)의 제3 측벽(220S3) 상에 형성되는 제1 전극(211), 제2 트렌치(220t)의 제4 측벽(220S4) 상에 형성되는 제2 전극(212), 및 제1 전극(211)과 제2 전극(212) 사이의 제1 유전막(221)을 포함할 수 있다. 제1 전극(211)은 제3 측벽(220S3)을 따라 연장될 수 있고 제2 전극(212)은 제4 측벽(220S4)을 따라 연장될 수 있다. 제1 전극(211)은 제1 절연막(201)과 제1 유전막(221) 사이에 배치될 수 있고, 제2 전극(212)은 제1 유전막(221)과 제2 절연막(202) 사이에 배치될 수 있다.
제3 커패시터 분리 패턴(250)은 기판(110) 내에 형성될 수 있다. 제3 커패시터 분리 패턴(250)은 제1 트렌치(210t)와 제2 트렌치(220t)가 교차하는 지점에 배치될 수 잇다.
커패시터 구조체(200)는 제3 커패시터 분리 패턴(250)에 의해 분리될 수 있다. 이에 따라 각각의 픽셀은 서브 픽셀(PX1L, PX2L, PX3L, PX4L)의 제1 방향(DR1)으로의 우측면에 배치되는 제1 커패시터 구조체(313)와, 서브 픽셀(PX1L, PX2L, PX3L, PX4L)의 제2 방향(DR2)으로의 하면에 배치되는 제2 커패시터 구조체(323)와, 서브 픽셀(PX1R, PX2R, PX3R, PX4R)의 제1 방향(DR1)으로의 우측면에 배치되는 제3 커패시터 구조체(314)와, 서브 픽셀(PX1R, PX2R, PX3R, PX4R)의 제2 방향(DR2)으로의 하면에 배치되는 제4 커패시터 구조체(324)를 포함할 수 있다. 제1 내지 제4 커패시터 구조체(313, 314, 323, 324)의 각각의 제1 전극(211) 및 제2 전극(212)은 각각의 제1 컨택(132_1) 및 제2 컨택(132_2)을 통해 전압을 제공받을 수 있다.
도 18은 몇몇 실시예에 따른 이미지 센서의 단위 픽셀을 설명하기 위한 예시적인 회로도이다. 설명의 편의 상 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 18을 참조하면, 몇몇 실시예에 따른 이미지 센서는 제1 내지 제4 광전 변환 소자(PD1~PD4) 및 제1 내지 제4 트랜스퍼 트랜지스터(TX1~TX4)를 포함할 수 있다.
제3 트랜스퍼 트랜지스터(TX3)는 제3 광전 변환 소자(PD3)와 플로팅 디퓨전 영역(FD) 사이에 연결될 수 있다. 제4 트랜스퍼 트랜지스터(TX4)는 제4 광전 변환 소자(PD4)와 플로팅 디퓨전 영역(FD) 사이에 연결될 수 있다. 제1 내지 제4 트랜스퍼 트랜지스터(TX1~TX4)는 전송 신호들에 의해 독립적으로 제어될 수 있다. 몇몇 실시예에서, 제1 내지 제4 트랜스퍼 트랜지스터(TX1~TX4)는 플로팅 디퓨전 영역(FD)을 공유할 수 있다.
제1 내지 제4 광전 변환 소자(PD1~PD4)는 서로 다른 단위 픽셀(UP) 내에 각각 배치될 수도 있고, 하나의 단위 픽셀(UP) 내에 배치될 수도 있다. 마찬가지로, 제1 내지 제4 트랜스퍼 트랜지스터(TX1~TX4)는 서로 다른 단위 픽셀(XP) 내에 각각 배치될 수도 있고, 하나의 단위 픽셀(XP) 내에 배치될 수도 있다.
도 19 및 도 20은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 레이아웃도들이다. 설명의 편의 상 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 19를 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 제1 단위 픽셀(PX1)과 제2 단위 픽셀(PX2)은 서로 다른 컬러(도 5의 170)의 광(즉, 서로 다른 파장 대역의 광)을 감지한다.
몇몇 실시예에서, 서로 인접하는 제1 내지 제4 단위 픽셀(PX1~PX4)은 베이어 패턴(bayer patter)형태로 배열될 수 있다. 예를 들어, 제1 단위 픽셀(PX1)은 적색 파장 대역의 광(R)을 감지할 수 있고, 제2 및 제3 단위 픽셀(PX2, PX3)은 녹색 파장 대역의 광(G)을 감지할 수 있고, 제4 단위 픽셀(PX4)은 청색 파장 대역의 (B)을 감지할 수 있다.
도 20을 참조하면, 몇몇 실시예에 따른 이미지 센서는 복수의 픽셀 그룹들(PG1~PG4)을 포함할 수 있다. 각각의 픽셀 그룹들(PG1~PG4)은 서로 인접하는 복수의 단위 픽셀들(PX)을 포함할 수 있다. 또한, 픽셀 그들(PG1~PG4)은 제1 방향(DR1) 및 제2 방향(DR2)을 포함하는 평면에서 2차원적으로(예를 들어, 행렬 형태로) 배열될 수 있다.
픽셀 그룹들(PG1~PG4)은 서로 인접하는 제1 내지 제4 픽셀 그룹(PG1~PG4)을포함할 수 있다. 예시적으로, 제1 픽셀 그룹(PG1) 및 제2 픽셀 그룹(PG2)은 제1 방향(DR1)을 따라 배열될 수 있다. 제1 픽셀 그룹(PG1) 및 제3 픽셀 그룹(PG3)은 제2 방향(DR2)을 따라 배열될 수 있다. 제4 픽셀 그룹(PG4)은 제2 픽셀 그룹(PG2)과 제2 방향(DR2)을 따라 배열되고, 제3 픽셀 그룹(PG3)과 제1 방향(DR1)을 따라 배열될 수 있다. 즉, 제1 픽셀 그룹(PG1) 및 제4 픽셀 그룹(PG4)은 대각선 방향을 따라 배열될 수 있다.
몇몇 실시예에서, 서로 인접하는 제1 내지 제4 픽셀 그룹(PG1~PG4)은 베이어 패턴(bayer pattern) 형태로 배열될 수 있다. 예를 들어, 제1 픽셀 그룹(PG1)은 청색 파장 대역의 광(B)을 감지할 수 있고, 제2 및 제3 픽셀 그룹(PG2, PG3)은 녹색 파장 대역의 광(G)을 감지할 수 있고, 제4 픽셀 그룹(PG4)은 적색 파장 대역의 광(R)을 감지할 수 있다.
도 21은 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 블록도이다. 설명의 편의를 위해 도 2를 이용하여 설명한 바와 다른 점을 중심으로 설명한다.
도 21을 참조하면, 이미지 센서(10')는 제3 칩(50)을 더 포함할 수 있다. 제3 칩(50)은 제1 칩(30)과 제2 칩(40) 사이에 배치될 수 있다. 제3 칩(50)은 메모리 장치를 포함할 수 있다. 예를 들어, 제3 칩(50)은 DRAM, SRAM 등의 휘발성 메모리 장치를 포함할 수 있다. 제3 칩(50)은 제1 칩(30) 및 제2 칩(40)으로부터 신호를 전달받아, 메모리 장치를 통하여 신호를 처리할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 120: 광전 변환 소자
IS1: 배선 구조체 140, 160: 제1 및 제2 평탄화층
150: 그리드 패턴 155, 185: 제1 및 제2 보호막
170: 컬러 필터 180: 마이크로 렌즈
200: 커패시터 구조체 230: 제1 커패시터 분리 패턴

Claims (10)

  1. 각각 광전 변환 소자를 포함하는 복수의 단위 픽셀들을 포함하는 기판;
    상기 기판 내에 격자형으로 형성되어 상기 복수의 단위 픽셀들을 분리하는 제1 트렌치;
    상기 제1 트렌치 내에 상기 제1 트렌치의 측벽을 따라 연장되고, 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이의 제1 유전막을 포함하는 복수의 제1 커패시터 구조체들; 및
    상기 제1 트렌치의 격자점에 배치되어 상기 복수의 제1 커패시터 구조체들을 분리하는 제1 커패시터 분리 패턴을 포함하는 이미지 센서.
  2. 제 1항에 있어서,
    서로 인접하는 상기 제1 커패시터 분리 패턴 사이에 배치되어 상기 복수의 제1 커패시터 구조체들을 분리하는 제2 커패시터 분리 패턴을 더 포함하는 이미지 센서.
  3. 제 1항에 있어서,
    상기 제1 커패시터 분리 패턴은 상기 기판과 동일한 물질을 포함하는 이미지 센서.
  4. 제 1항에 있어서,
    상기 제1 커패시터 분리 패턴은 상기 기판과 다른 물질을 포함하는 이미지 센서.
  5. 제1 단위 픽셀과, 상기 제1 단위 픽셀과 제1 방향으로 인접한 제2 단위 픽셀을 포함하는 기판;
    상기 기판 내에, 제2 방향으로 연장되어 상기 제1 단위 픽셀과 상기 제2 단위 픽셀을 분리하고, 상기 제1 방향으로 반대되는 제1 측벽과 제2 측벽을 포함하는 제1 트렌치; 및
    상기 제1 트렌치의 상기 제1 측벽을 따라 연장되는 제1 전극과,
    상기 제1 트렌치의 상기 제2 측벽을 따라 연장되는 제2 전극과,
    상기 제1 전극과 상기 제2 전극 사이에 배치되는 제1 유전막을 포함하는 제1 커패시터 구조체를 포함하는 이미지 센서.
  6. 제 5항에 있어서,
    상기 제1 단위 픽셀은, 제1 광전 변환 소자를 포함하는 제1 서브 픽셀과 제2 광전 변환 소자를 포함하는 제2 서브 픽셀을 포함하고,
    상기 기판 내에, 상기 제2 방향으로 연장되어 상기 제1 서브 픽셀과 상기 제2 서브 픽셀을 분리하고, 상기 제1 방향으로 반대되는 제3 측벽과 제4 측벽을 포함하는 제2 트렌치와,
    상기 제2 트렌치의 상기 제3 측벽을 따라 연장되는 제5 전극과,
    상기 제2 트렌치의 상기 제4 측벽을 따라 연장되는 제6 전극과,
    상기 제5 전극과 상기 제6 전극 사이의 제3 유전막을 포함하는 제2 커패시터 구조체를 더 포함하는 이미지 센서.
  7. 제 5항에 있어서,
    상기 기판 상에 상기 제1 단위 픽셀에 대응되는 제1 컬러 필터와,
    상기 기판 상에 상기 제2 단위 픽셀에 대응되고, 상기 제1 컬러 필터와 분리된 제2 컬러 필터를 더 포함하고,
    상기 제1 컬러 필터는 상기 제2 컬러 필터와 동일한 컬러를 감지하는 이미지 센서.
  8. 제 5항에 있어서,
    상기 기판 상에 상기 제1 단위 픽셀에 대응되는 제1 컬러 필터와,
    상기 기판 상에 상기 제2 단위 픽셀에 대응되고, 상기 제1 컬러 필터와 분리된 제2 컬러 필터를 더 포함하고,
    상기 제1 컬러 필터는 상기 제2 컬러 필터와 다른 컬러를 감지하는 이미지 센서.
  9. 각각 광전 변환 소자를 포함하는 복수의 단위 픽셀들을 포함하고, 서로 반대되는 제1 면과 제2 면을 포함하는 기판;
    상기 기판 내에, 각각의 상기 복수의 단위 픽셀들의 둘레를 둘러싸고 상기 복수의 단위 픽셀들을 분리하는 제1 트렌치;
    상기 제1 트렌치의 일측벽 상에 배치된 제1 절연막;
    상기 제1 트렌치의 타측벽 상에 배치된 제2 절연막;
    상기 제1 절연막과 상기 제2 절연막 사이의 상기 제1 트렌치를 채우고, 상기 제1 트렌치의 연장 방향을 따라 연장되고, 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이의 제1 유전막을 포함하는 복수의 제1 커패시터 구조체들;
    상기 제1 트렌치의 교차점에 배치되어 상기 복수의 제1 커패시터 구조체들을 분리하는 제1 커패시터 분리 패턴;
    상기 기판의 상기 제2 면 상에 배치되고, 상기 제1 전극과 연결되는 제1 컨택과 상기 제2 전극과 연결되는 제2 컨택을 포함하는 배선 구조체; 및
    상기 기판의 상기 제1 면 상에 차례로 적층되는 컬러 필터와 마이크로 렌즈를 포함하는 이미지 센서.
  10. 제 9항에 있어서,
    상기 각각의 복수의 단위 픽셀들은, 다각형 형상을 갖는 이미지 센서.
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