KR102510520B1 - 이미지 센서 - Google Patents

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Abstract

이미지 센서는, 반도체 기판의 제1 면 상에 상기 반도체 기판과 이격되게 형성된 컬러 필터와, 상기 컬러 필터 상에, 상기 컬러 필터의 상부면 일부와 대향하게 배치되는 제1 유기 포토 다이오드와, 상기 컬러 필터 상에 상기 컬러 필터의 상부면 일부와 대향하게 배치되는 제2 유기 포토 다이오드와, 상기 제1 유기 포토 다이오드와 연결되고, 상기 반도체 기판을 관통하는 제1 도전 패턴 및 상기 제1 도전 패턴의 측벽을 둘러싸고 제1 두께를 갖는 제1 절연 스페이서를 포함하는 제1 커패시터와, 상기 제2 유기 포토 다이오드와 연결되고, 상기 반도체 기판을 관통하는 제2 도전 패턴 및 상기 제2 도전 패턴의 측벽을 둘러싸고 제1 두께보다 얇은 제2 두께를 갖는 제2 절연 스페이서를 포함하는 제2 커패시터를 포함한다. 상기 이미지 센서는 외부의 조도와 상관없이 우수한 이미지를 수득할 수 있다.

Description

이미지 센서{AN IMAGE SENSOR}
본 발명은 이미지 센서에 관한 것이다. 보다 상세하게, 본 발명은 유기 이미지 센서에 관한 것이다.
최근에, 픽셀의 크기가 작으면서도 크로스 토크 및 노이즈가 감소되는 유기 이미지 센서가 개발되고 있다. 상기 이미지 센서는 외부의 조도와 상관없이 우수한 이미지를 수득하기 위하여 광역 역광 보정(wide dynamic range(WDR)) 기능이 사용될 수 있다.
본 발명의 과제는 선명한 영상을 구현할 수 있는 이미지 센서를 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 이미지 센서는, 반도체 기판의 제1 면 상에 상기 반도체 기판과 이격되게 형성된 컬러 필터가 구비될 수 있다. 상기 컬러 필터 상에, 상기 컬러 필터의 상부면 일부와 대향하게 배치되는 제1 유기 포토 다이오드가 구비될 수 있다. 상기 컬러 필터 상에, 상기 컬러 필터의 상부면 일부와 대향하게 배치되는 제2 유기 포토 다이오드가 구비될 수 있다. 상기 제1 유기 포토 다이오드와 연결되고, 상기 반도체 기판을 관통하는 제1 도전 패턴 및 상기 제1 도전 패턴의 측벽을 둘러싸고 제1 두께를 갖는 제1 절연 스페이서를 포함하는 제1 커패시터를 포함한다. 상기 제2 유기 포토 다이오드와 연결되고, 상기 반도체 기판을 관통하는 제2 도전 패턴 및 상기 제2 도전 패턴의 측벽을 둘러싸고 제1 두께보다 얇은 제2 두께를 갖는 제2 절연 스페이서를 포함한다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 이미지 센서는, 반도체 기판의 제1 면 상에 상기 반도체 기판과 이격되게 형성된 컬러 필터가 구비될 수 있다. 상기 컬러 필터 상에, 상기 컬러 필터의 상부면 일부와 대향하게 배치되는 유기 포토 다이오드가 구비될 수 있다. 상기 유기 포토 다이오드와 연결되면서 상기 반도체 기판을 관통하는 제1 도전 패턴 및 상기 제1 도전 패턴의 측벽을 둘러싸고 제1 두께를 갖는 제1 절연 스페이서를 포함하는 제1 커패시터가 구비될 수 있다. 상기 유기 포토 다이오드와 직접 연결되지 않으면서 상기 반도체 기판을 관통하는 제2 도전 패턴 및 상기 제2 도전 패턴의 측벽을 둘러싸고 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 절연 스페이서를 포함하는 제2 커패시터가 구비될 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 반도체 기판의 제1 면 상에 상기 반도체 기판과 이격되게 형성된 컬러 필터가 구비될 수 있다. 상기 컬러 필터 상에 상기 컬러 필터의 상부면과 대향하게 배치되고, 서로 동일한 평면 상에서 서로 이격되게 배치되는 제1 하부 투명 전극 및 제2 하부 투명 전극이 구비될 수 있다. 상기 제1 및 제2 하부 투명 전극 상에 유기 포토 다이오드막이 구비될 수 있다. 상기 유기 포토 다이오드막 상에 상부 투명 전극막이 적층될 수 있다. 상기 반도체 기판을 관통하고, 상기 제1 하부 투명 전극과 연결되는 제1 관통 실리콘 비아가 구비될 수 있다. 상기 반도체 기판을 관통하고, 상기 제2 하부 투명 전극과 연결되는 딥 트렌치 소자 분리 패턴이 구비될 수 있다.
예시적인 실시예들에 따르면, 상기 이미지 센서는 다른 변환 이득을 갖는 복수의 포토 다이오드들을 갖는 단위 픽셀을 포함함으로써, 선명한 영상을 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀들의 레이아웃이다.
도 3은 도 1에 도시된 이미지 센서의 단위 픽셀에서 제1 및 제2 플로팅 확산 영역의 전압을 나타낸다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다.
도 5a 및 도 5b는 도 4에 도시된 이미지 센서의 단위 픽셀에서 제1 및 제2 플로팅 확산 영역의 전압을 나타낸다.
도 6a는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다.
도 6b는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀들의 레이아웃이다.
도 7은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다.
도 8은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다.
도 9는 도 8에 도시된 이미지 센서의 단위 픽셀에서 제1 및 제2 플로팅 확산 영역의 전압을 나타낸다.
도 10은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다.
도 11a 및 도 11b는 도 10에 도시된 이미지 센서의 단위 픽셀에서 제1 및 제2 플로팅 확산 영역의 전압을 나타낸다.
도 12는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다.
도 13은 각 단위 픽셀에 연결된 트랜지스터들을 나타낸다.
도 14a 내지 도 14c는 도 13에 도시된 트랜지스터의 각 노드에서 전압을 나타낸다.
도 15는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다.
도 16은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다.
도 17은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다. 도 2는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀들의 레이아웃이다. 도 3은 도 1에 도시된 이미지 센서의 단위 픽셀에서 제1 및 제2 플로팅 확산 영역의 전압을 나타낸다.
도 1 및 도 2를 참조하면, 이미지 센서는 매트릭스(matrix) 형태로 배열된 복수의 단위 픽셀들을 포함할 수 있다. 상기 단위 픽셀은 복수의 유기 포토 다이오드들(170, 172)을 포함할 수 있다. 예시적인 실시예에서, 상기 단위 픽셀은 고감도 포토 다이오드로 제공되는 제1 유기 포토 다이오드(170)와 저감도 포토 다이오드로 제공되는 제2 유기 포토 다이오드(172)를 포함할 수 있다.
상기 제1 유기 포토 다이오드(170)와 전기적으로 연결되는 제1 커패시터(CAP1)는 제1 커패시턴스를 갖고, 상기 제2 유기 포토 다이오드(172)와 전기적으로 연결되는 제2 커패시터(CAP2)는 상기 제1 커패시턴스보다 높은 제2 커패시턴스를 가질 수 있다. 즉, 상기 제1 유기 포토 다이오드(170)와 전기적으로 연결되는 제1 관통 실리콘 비아(130)는 상기 제1 커패시터(CAP1)로 제공될 수 있다. 상기 제2 유기 포토 다이오드(172)와 연결되는 딥 트렌치 소자 분리 패턴(140)은 제2 커패시터(CAP2)로 제공될 수 있다. 상기 단위 픽셀들은 상기 제1 및 제2 유기 포토 다이오드들(170, 172)과 전기적으로 연결되는 트랜지스터들을 포함할 수 있다. 상기 트랜지스터들은 반도체 기판(100) 상에 형성될 수 있다.
상기 반도체 기판(100)은, 예컨대 각각 벌크(bulk) 기판, 에피텍셜(epitaxial) 기판 또는 SOI(silicon on insulator)기판 중 어느 하나일 수 있다. 반도체 기판(100)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 반도체 기판(100)은 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(galliumarsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(100)은 예를 들면, P형 반도체 기판일 수 있다.
상기 반도체 기판(100)에는 각 단위 픽셀이 형성되는 단위 픽셀 영역들이 포함될 수 있다. 상기 단위 픽셀 영역들은 상기 반도체 기판(100)을 관통하는 딥 트렌치 소자 분리 패턴(140)에 의해 구분될 수 있다.
상기 반도체 기판(100)은 제1 표면(1) 및 상기 제1 표면(1)과 마주하는 제2 표면(2)을 포함할 수 있다. 상기 반도체 기판의 제2 표면(2) 상에는 트랜지스터들, 광전 변환 소자 및 배선 구조물 등이 형성될 수 있다. 상기 반도체 기판(100)의 제2 표면(2)에는 소자 분리막(102)이 배치될 수 있다. 상기 제1 표면(1)은 광의 입사면이 될 수 있다. 상기 제1 표면(1) 상에는 상기 제1 유기 포토 다이오드(170) 및 제2 유기 포토 다이오드(172)가 구비될 수 있다.
상기 반도체 기판(100)의 제1 표면(1) 상에는 제1 층간 절연막(144)이 구비될 수 있다. 상기 제1 층간 절연막(144)은 평탄한 상부면을 가질 수 있다.
상기 제1 층간 절연막(144) 상에 컬러 필터(146)가 구비될 수 있다. 상기 컬러 필터(146)는 적색 컬러 필터 또는 청색 컬러 필터 일 수 있다.
상기 컬러 필터(146)를 덮는 제2 층간 절연막(148)이 구비될 수 있다. 상기 제1 유기 포토 다이오드(170) 및 상기 제2 유기 포토 다이오드(172)는 상기 제2 층간 절연막(148) 상에 구비될 수 있다.
상기 제1 유기 포토 다이오드(170)는 제1 하부 투명 전극(160), 유기막(164) 및 상부 투명 전극막(166)이 적층된 구조를 가질 수 있다. 상기 제2 유기 포토 다이오드(172)는 제2 하부 투명 전극(162), 유기막(164) 및 상부 투명 전극막(166)이 적층된 구조를 가질 수 있다.
상기 제1 및 제2 하부 투명 전극들(160, 162)은 실질적으로 동일한 평면 상에서 서로 이격되게 배치될 수 있다. 상기 유기막(164) 및 상부 투명 전극막(166)은 상기 제1 및 제2 유기 포토 다이오드들(170, 172)에 공통적으로 사용될 수 있다. 따라서, 상기 유기막(164) 및 상부 투명 전극막(166)은 상기 제1 및 제2 하부 투명 전극들(160, 162)을 모두 덮도록 형성할 수 있다. 상기 제1 및 제2 유기 포토 다이오드들(170, 172)은 상기 제1 및 제2 하부 투명 전극들(160, 162)에 의해 서로 구분될 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 하부 투명 전극들(160, 162)은 동일한 상부면 면적을 가질 수 있다. 이 경우, 동일한 조도 환경에서 상기 제1 및 제2 유기 포토 다이오드(170, 172)에서 각각 생성되는 광전하들은 실질적으로 동일할 수 있다.
상기 제1 및 제2 하부 투명 전극들(160, 162)은 상기 컬러 필터(146)와 이격되면서 상기 컬러 필터(146)와 대향할 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 하부 투명 전극들(160, 162)은 상기 제2 층간 절연막(148)에 형성된 개구부들 내부에 위치할 수 있다. 또한, 상기 제1 및 제2 하부 투명 전극들(160, 162) 및 상기 제2 층간 절연막(148)의 상부면은 평탄할 수 있다.
상기 유기막(164)은 상기 제1 및 제2 하부 투명 전극들(160, 162) 및 제2 층간 절연막(148) 상에 구비될 수 있다. 상기 유기막(164)은 특정 파장의 광만 광전 변화를 일으키는 유기 물질일 수 있다. 예를들어, 상기 유기막(164)은 녹색 광의 파장에서만 광전 변화가 일어날 수 있다.
상기 유기막(164)은 전자 공여 유기 물질과 전자 수용 유기 물질이 서로 혼합된 유기 물질로 구현될 수 있다. 예를들어, 상기 유기막(164)은 p형 반도체 물질과 n형 반도체 물질이 pn 접합(pn flat junction) 또는 벌크 이종접합(bulk heterojunction)을 형성하는 층으로 단일 층 또는 다수 층으로 구성될 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 하부 투명 전극들(160, 162)은 ITO, IZO, ZnO, SnO2, ATO(antimony-doped tin oxide), AZO(Al-doped zinc oxide), GZO(gallium-doped zinc oxide), TiO2, 또는 FTO(fluorine-doped tin oxide) 등을 포함할 수 있다.
예시적인 실시예에서, 상기 상부 투명 전극막(166)은 ITO, IZO, ZnO, SnO2, ATO(antimony-doped tin oxide), AZO(Al-doped zinc oxide), GZO(gallium-doped zinc oxide), TiO2, 또는 FTO(fluorine-doped tin oxide) 등을 포함할 수 있다.
상기 상부 투명 전극막(166) 상에 보호막(180)이 구비될 수 있다. 예시적인 실시예에서, 상기 보호막(180)은 산화막을 포함할 수 있다. 상기 보호막(180) 상에 평탄화막(182)을 더 포함할 수 있다.
상기 평탄화막(182) 상에는 마이크로 렌즈(184)가 구비될 수 있다.
예시적인 실시예에서, 상기 반도체 기판(100) 내에는 하부 광전 변환 소자(104)가 배치될 수 있다. 상기 하부 광전 변환 소자(104)는 상기 컬러 필터(146)와 수직 방향으로 서로 대향할 수 있다. 상기 하부 광전 변환 소자(104)는 포토 다이오드일 수 있다. 상기 하부 광전 변환 소자(104)는 불순물 영역을 포함할 수 있다.
상기 하부 광전 변환 소자(104)와 이격되면서 상기 반도체 기판(100)의 제2 표면(2) 내에 제1 플로팅 확산 영역(FD1,108) 및 제2 플로팅 확산 영역(FD2, 110)이 각각 구비될 수 있다. 상기 제1 및 제2 플로팅 확산 영역들(108, 110)은 예를 들어, n형 불순물이 도핑될 수 있다.
상기 반도체 기판(100)의 제2 표면(2)에는 단위 픽셀을 구성하는 상기 트랜지스터들이 형성될 수 있다. 예를들어, 상기 반도체 기판(100)의 제2 표면(2) 상에는 구동 트랜지스터, 선택 트랜지스터, 리셋 트랜지스터 등이 형성될 수 있다.
상기 반도체 기판(100)의 제2 표면(2) 상에는 제3 층간 절연막(112) 제1 배선 구조(120) 및 제2 배선 구조(122)가 배치될 수 있다. 상기 제1 및 제2 배선 구조들(120, 122)은 상기 제3 층간 절연막(112)의 내부에 형성될 수 있다.
예시적인 실시예에서, 상기 제1 배선 구조(120)는 상기 제1 플로팅 확산 영역(108)과 연결되는 제1 콘택 플러그(120a) 및 제1 도전 패턴(120b)이 포함될 수 있다. 또한, 상기 제1 배선 구조(120)는 상기 제1 도전 패턴(120b)과 연결되는 제1 비아 콘택(120c)을 포함할 수 있다.
상기 제2 배선 구조(122)는 상기 제2 플로팅 확산 영역(110)과 연결되는 제2 콘택 플러그(122a) 및 제2 도전 패턴(122b)을 포함할 수 있다. 또한, 상기 제2 배선 구조(122)는 상기 제2 도전 패턴(122b)과 연결되는 제2 비아 콘택(122c)을 포함할 수 있다.
상기 제1 관통 실리콘 비아(130)는 상기 반도체 기판(100)의 제2 표면(2)으로부터 제1 표면(1)까지 관통할 수 있다. 상기 제1 관통 실리콘 비아(130)는 상기 제1 비아 콘택(120c)과 접촉할 수 있다.
상기 제1 관통 실리콘 비아(130)는 상기 반도체 기판(100)을 관통하는 제1 관통홀(128)의 내부에 형성될 수 있다. 상기 제1 관통 실리콘 비아(130)는 상기 제1 관통홀(128) 측벽 상에 구비되는 제1 절연 스페이서(130a), 상기 제1 절연 스페이서(130a) 상에서 상기 제1 관통홀(128)을 내부를 채우는 제3 도전 패턴(130b)을 포함할 수 있다. 즉, 상기 제1 절연 스페이서(130a)는 상기 제3 도전 패턴(130b)의 측벽을 둘러싸는 형상을 가질 수 있다. 상기 제1 관통 실리콘 비아(130)는 상기 반도체 기판(100)의 제2 표면(2)으로부터 제1 표면(1)으로 갈수록 내부폭이 좁아질 수 있다. 상기 제1 관통 실리콘 비아(130)는 상기 컬러 필터(146)와 대향하지 않도록 배치될 수 있다.
예시적인 실시예에서, 상기 제1 절연 스페이서(130a)는 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제3 도전 패턴(130b)은 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 상기 제3 도전 패턴(130b)은 금속 또는 금속 질화물을 포함할 수도 있다. 상기 금속은 예를들어, 알루미늄, 구리, 텅스텐 등을 포함할 수 있다.
예시적인 실시예에서, 상기 제3 도전 패턴(130b)의 제1 표면은 상기 반도체 기판(100)의 제2 표면(2)으로부터 이격되어 상기 반도체 기판(100)의 내부에 위치할 수 있다. 또한, 상기 제1 비아 콘택(120c)은 상기 제1 도전 패턴(120b)으로부터 상기 제3 도전 패턴(130b)의 제1 표면까지 연장될 수 있다.
상기 제1 관통 실리콘 비아(130)는 반도체 기판(100)/제1 절연 스페이서(130a) 및 제3 도전 패턴(130b)의 적층 구조를 가지므로, 커패시터의 구조를 가질 수 있다. 따라서, 상기 제1 관통 실리콘 비아(130)는 광전하들의 저장 영역(예를 들어, 제1 플로팅 확산 영역, 108)에 대한 상기 제1 커패시터(CAP1)로 제공될 수 있다.
각 단위 픽셀에서, 상기 제1 커패시터(CAP1)의 커패시턴스가 낮을수록 상기 광전하들을 픽셀 신호로 변환하는 효율을 나타내는 변환 이득(conversion gain)이 높아질 수 있다. 그러므로, 상기 제1 커패시터(CAP1)의 커패시턴스를 감소시킴으로써, 상기 제1 유기 포토 다이오드(170)의 감도가 향상될 수 있다.
상기 제1 커패시터(CAP1)의 커패시턴스를 감소시키기 위하여, 상기 제1 관통홀(128) 측벽으로부터 상기 제1 절연 스페이서(130a)의 두께를 두껍게 할 수 있다. 또한, 상기 제1 절연 스페이서(130a)는 예를들어, 실리콘 질화물보다 낮은 유전상수를 갖는 물질을 포함할 수 있다. 상기 제1 절연 스페이서(130a)는 제1 두께를 가질 수 있다.
평면도에서 볼 때, 상기 딥 트렌치 소자 분리 패턴(140)은 상기 단위 픽셀 영역을 둘러싸는 격자 형상을 가질 수 있다. 예시적인 실시예에서, 상기 딥 트렌치 소자 분리 패턴(140)은 격자를 이루는 적어도 한 변이 끊어져 있는 형상을 가질 수 있고, 상기 끊어진 부위에 상기 제1 관통 실리콘 비아(130)가 배치될 수 있다.
상기 딥 트렌치 소자 분리 패턴(140)은 상기 반도체 기판(100)의 제2 표면(2)으로부터 제1 표면(1)까지 관통하는 제1 트렌치 내에 구비될 수 있다. 상기 제1 트렌치의 측벽 상에 구비되는 제2 절연 스페이서(140a), 상기 제2 절연 스페이서(140a) 상에 상기 제1 트렌치의 내부를 채우는 제4 도전 패턴(140b)을 포함할 수 있다. 즉, 상기 제2 절연 스페이서(140a)는 상기 제4 도전 패턴(140b)의 측벽을 둘러싸는 형상을 가질 수 있다. 상기 딥 트렌치 소자 분리 패턴(140)은 상기 반도체 기판(100)의 제2 표면(2)으로부터 제1 표면(1)으로 갈수록 내부폭이 좁아질 수 있다.
예시적인 실시예에서, 상기 제2 절연 스페이서(140a)는 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, 상기 제2 스페이서(140a)는 실리콘 질화물보다 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 예를들어, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이 경우, 상기 딥 트렌치 소자 분리 패턴(140)의 커패시턴스가 높아질 수 있다. 예시적인 실시예에서, 상기 제4 도전 패턴(140b)은 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 상기 제4 도전 패턴(140b)은 금속 또는 금속 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제4 도전 패턴(140b)의 제1 표면은 상기 반도체 기판(100)의 제2 표면(2)으로부터 이격되어 상기 반도체 기판(100)의 내부에 배치될 수 있다. 또한, 상기 제2 비아 콘택(122c)은 상기 제2 도전 패턴(122b)으로부터 상기 제4 도전 패턴(140b)의 제1 표면까지 연장될 수 있다.
예시적인 실시예에서, 상기 딥 트렌치 소자 분리 패턴(140)의 선폭은 상기 제1 관통 실리콘 비아(130)의 내부폭보다 더 작을 수 있다.
상기 딥 트렌치 소자 분리 패턴(140)에 포함된 제4 도전 패턴(140b)의 적어도 일부분이 상기 제2 비아 콘택(122c)과 접촉할 수 있다. 따라서, 상기 딥 트렌치 소자 분리 패턴(140)은 상기 제2 유기 포토 다이오드(172)와 전기적으로 연결되는 배선의 역할도 함께 할 수 있다.
상기 딥 트렌치 소자 분리 패턴(140)은 반도체 기판(100)/제2 절연 스페이서(140a) 및 제4 도전 패턴(140b)의 적층 구조를 가지므로, 커패시터의 구조를 가질 수 있다. 따라서, 상기 딥 트렌치 소자 분리 패턴(140)은 광전하들의 저장 영역(예를 들어, 제2 플로팅 확산 영역, 110)에 대한 상기 제2 커패시터(CAP2)로 제공될 수 있다.
상기 제2 커패시터(CAP2)는 상기 단위 픽셀 영역을 둘러싸는 형상을 가지므로, 상기 제1 커패시터(CAP1)에 비해 상, 하부 전극으로 제공되는 부위의 면적이 매우 클 수 있다. 따라서, 상기 제2 커패시터(CAP2)는 상기 제1 커패시터(CAP1)보다 더 높은 커패시턴스를 가질 수 있다.
상기 제2 커패시터(CAP2)의 커패시턴스를 증가시킴으로써, 상기 제2 유기 포토 다이오드(172)의 감도가 감소될 수 있다.
상기 제2 커패시터의 커패시턴스가 증가되도록 하기 위하여, 상기 제1 트렌치의 측벽으로부터 상기 제2 절연 스페이서(140a)의 제2 두께는 상기 제1 두께보다 더 얇을 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 절연 스페이서들(130a, 140a)은 동일한 물질을 포함할 수 있다. 일부 실시예에서, 상기 제1 및 제2 절연 스페이서들(130a, 140a)은 서로 다른 물질을 사용할 수 있고, 상기 제2 절연 스페이서(140a)의 유전 상수는 상기 제1 절연 스페이서(130a)의 유전 상수보다 더 높을 수 있다.
예시적인 실시예에서, 상기 제3 및 제4 도전 패턴들(130b, 140b)은 서도 동일한 물질 또는 서로 다른 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 반도체 기판(100)의 제1 표면(1) 상에는 상기 딥 트렌치 소자 분리 패턴(140)의 제4 도전 패턴(140b)과 전기적으로 연결되는 패드 패턴(142)이 더 포함될 수 있다.
상기 제1 하부 투명 전극(160)과 상기 제1 관통 실리콘 비아(130)를 연결하는 제3 비아 콘택(150)이 구비될 수 있다. 상기 제3 비아 콘택(150)은 상기 제1 및 제2 층간 절연막들(144, 148)을 관통할 수 있다. 따라서, 상기 제1 유기 포토 다이오드(170)는 상기 제3 비아 콘택(150) 및 제1 관통 실리콘 비아(130)를 통해 상기 제1 플로팅 확산 영역(108)과 전기적으로 연결될 수 있다.
상기 제2 하부 투명 전극(162)과 상기 딥 트렌치 소자 분리 패턴(140)을 연결하는 제4 비아 콘택(152)이 구비될 수 있다. 상기 제4 비아 콘택(152)은 상기 제1 및 제2 층간 절연막들(144, 148)을 관통할 수 있다. 따라서, 상기 제2 유기 포토 다이오드(172)는 상기 제4 비아 콘택(152) 및 딥 트렌치 소자 분리 패턴(140)을 통해 상기 제2 플로팅 확산 영역(110)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 유기 포토 다이오드들(170, 172)에 동일한 조도 환경에서 광이 조사되면, 상기 제1 유기 포토 다이오드(170)에서 생성된 광전하들은 제1 플로팅 확산 영역(108)으로 확산되고, 상기 제2 유기 포토 다이오드(172)에서 생성된 광전하들은 제2 플로팅 확산 영역(110)으로 확산될 수 있다.
이 때, 상기 제1 유기 포토 다이오드(170)는 상대적으로 낮은 커패시턴스를 갖는 상기 관통 실리콘 비아(130)와 연결될 수 있다. 그러므로, 상기 제1 유기 포토 다이오드(170)에서 생성된 광전하들이 전압으로 변환하는 변환 이득(conversion gain)이 높아질 수 있다. 그러므로, 도 3에 도시된 것과 같이, 제1 플로팅 확산 영역(108)의 전압이 높아질 수 있고, 제1 유기 포토 다이오드(170)는 고감도를 가질 수 있다.
반면에, 상기 제2 유기 포토 다이오드(172)는 상대적으로 높은 커패시턴스를 갖는 상기 딥 트렌치 소자 분리 패턴(140)과 연결될 수 있다. 따라서, 상기 제2 유기 포토 다이오드(172)에서 생성된 광전하들이 전압으로 변환하는 변환 이득(conversion gain)을 감소될 수 있다. 그러므로, 도 3에 도시된 것과 같이, 제2 플로팅 확산 영역(110)의 전압이 낮아질 수 있고, 상기 제2 유기 포토 다이오드(172)는 저감도를 가질 수 있다.
예시적인 실시예에서, 상기 제1 플로팅 확산 영역(108)의 전압은 소오스 팔로우(source follow, SF1)로 제공되는 제1 드라이브 트랜지스터의 게이트로 인가될 수 있다. 따라서, 제1 선택 트랜지스터(SEL1)의 온/오프 동작에 따라 제1 출력 전압(Vout1)이 출력될 수 있다.
예시적인 실시예에서, 상기 제2 플로팅 확산 영역(110)의 전압은 소오스 팔로우(SF2)로 제공되는 제2 드라이브 트랜지스터의 게이트로 인가될 수 있다. 따라서, 제2 선택 트랜지스터(SEL2)의 온/오프 동작에 따라 제2 출력 전압(Vout2)이 출력될 수 있다.
즉, 상기 하나의 단위 픽셀에서는 2개의 출력 전압(Vout1, Vout2)이 출력될 수 있으며, 상기 2개의 출력 전압(Vout1, Vout2)에 대해 추가적인 데이터 프로세싱을 함으로써 최종적인 출력 전압을 수득할 수 있다.
이와같이, 각 단위 픽셀 내에 고감도의 제1 유기 포토 다이오드(170) 및 저감도의 제2 유기 포토 다이오드(170)가 함께 포함됨으로써, 광역 역광 보정(WDR)을 효과적으로 할 수 있다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다. 도 5a 및 도 5b는 도 4에 도시된 이미지 센서의 단위 픽셀에서 제1 및 제2 플로팅 확산 영역의 전압을 나타낸다.
도 5a는 저조도에서의 제1 및 제2 플로팅 확산 영역의 전압을 나타내고, 도 5b는 고조도에서의 제1 및 제2 플로팅 확산 영역의 전압을 나타낸다.
도 4에 도시된 이미지 센서의 단위 픽셀은 제1 및 제2 유기 포토 다이오드와 전기적으로 연결되는 트랜지스터들을 제외하고는 도 1에 도시된 이미지 센서 단위 픽셀과 실질적으로 동일할 수 있다.
도 4를 참조하면, 상기 단위 픽셀은 고감도를 갖는 제1 유기 포토 다이오드(170)와 저감도를 갖는 제2 유기 포토 다이오드(172)를 포함할 수 있다. 상기 제1 유기 포토 다이오드(170)는 제1 커패시턴스를 갖는 제1 관통 실리콘 비아(130)와 전기적으로 연결되고, 상기 제2 유기 포토 다이오드(172)는 상기 제1 커패시턴스보다 높은 제2 커패시턴스를 갖는 딥 트렌치 소자 분리 패턴(140)과 연결될 수 있다.
예시적인 실시예에서, 상기 제1 유기 포토 다이오드(170)에서 생성된 광전하들이 제1 플로팅 확산 영역(108, FD1)으로 확산되고, 상기 제1 플로팅 확산 영역(108)의 전압은 소오스 팔로우(SF1)로 제공되는 제1 드라이브 트랜지스터의 게이트로 인가될 수 있다. 따라서, 제1 선택 트랜지스터(SEL1)의 온/오프 동작에 따라 제1 출력 전압(Vout1)이 출력될 수 있다.
예시적인 실시예에서, 상기 제2 플로팅 확산 영역(110, FD2) 및 상기 제1 드라이브 트랜지스터의 게이트 사이에는 컨트롤 트랜지스터(CT)가 연결될 수 있다. 따라서, 상기 컨트롤 트랜지스터(CT)가 턴 온 되었을 때에 한하여, 상기 제2 플로팅 확산 영역(110)의 전압이 상기 제1 드라이브 트랜지스터의 게이트로 인가될 수 있다.
도 5a에 도시된 것과 같이, 상기 제1 및 제2 유기 포토 다이오드(170, 172)에 저조도의 광이 입사되는 경우, 상기 제1 플로팅 확산 영역(108)에서의 전압이 상기 제2 플로팅 확산 영역(110)의 전압보다 더 높다. 따라서, 저조도 상태에서는 고감도를 갖는 상기 제1 유기 포토 다이오드(170)를 통해 이미지가 생성하는 것이 바람직하다. 따라서, 저조도 상태에서는 상기 컨트롤 트랜지스터(CT)가 턴 오프될 수 있다.
반면에, 도 5b에 도시된 것과 같이, 상기 제1 및 제2 유기 포토 다이오드(170, 172)에 고조도의 광이 입사되는 경우, 상기 컨트롤 트랜지스터(CT)가 턴 온 될 수 있다. 따라서, 상기 제1 플로팅 확산 영역(108)에서의 광전하가 상기 제2 플로팅 확산 영역(110)으로 이동할 수 있다. 그러므로, 상기 제1 플로팅 확산 영역(108)에서의 전압은 감소하고 상기 제2 플로팅 확산 영역(110)의 전압은 상승하여, 제1 및 제2 플로팅 확산 영역(108, 110)에서 전압이 동일해지게 된다. 이와같이, 상기 컨트롤 트랜지스터(CT)가 턴 온 되었을 경우에는 상기 제1 및 제2 유기 포토 다이오드(170, 172)를 통해 이미지가 생성될 수 있고, 상기 이미지 센서는 저감도를 가질 수 있다.
도 6a는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다. 도 6b는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀들의 레이아웃이다.
도 6a에 도시된 이미지 센서의 단위 픽셀은 제2 관통 실리콘 비아가 더 포함되는 것과 딥 트렌치 소자 분리 패턴의 연결을 제외하고는 도 1에 도시된 이미지 센서 단위 픽셀과 실질적으로 동일할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 단위 픽셀은 고감도를 갖는 제1 유기 포토 다이오드(170)와 저감도를 갖는 제2 유기 포토 다이오드(172)를 포함할 수 있다.
상기 제1 유기 포토 다이오드(170)는 제1 관통 실리콘 비아(130)와 연결될 수 있다. 상기 제1 관통 실리콘 비아(130)는 제1 커패시턴스를 갖는 제1 커패시터(CAP1)로 제공될 수 있다.
상기 반도체 기판(100)의 제2 표면(2)으로부터 상기 반도체 기판(100)의 제1 표면(1)까지 관통하는 제2 관통 실리콘 비아(132)가 구비될 수 있다. 상기 제2 관통 실리콘 비아(132)는 제4 비아 콘택(152)을 통해 상기 제2 유기 포토 다이오드(172)와 전기적으로 연결될 수 있다. 또한, 상기 제2 관통 실리콘 비아(132)는 반도체 기판(100)의 제2 표면(2) 상에 구비되는 제2 배선 구조(124)와 전기적으로 연결될 수 있다. 상기 제2 관통 실리콘 비아(132)는 상기 제1 커패시턴스보다 높은 제2 커패시턴스를 갖는 제2 커패시터(CAP2)로 제공될 수 있다.
상기 제2 관통 실리콘 비아(132)는 상기 반도체 기판(100)을 관통하는 제2 관통홀 내에 형성될 수 있다. 상기 제2 관통 실리콘 비아(132)는 상기 제2 관통홀 측벽 상에 구비되는 제3 절연 스페이서(132a), 상기 제3 절연 스페이서(132a) 상에 구비되고 상기 제2 관통홀을 내부를 채우는 제5 도전 패턴(132b)을 포함할 수 있다. 즉, 상기 제3 절연 스페이서(132a)는 상기 제5 도전 패턴(132b)의 측벽을 둘러싸는 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제2 관통 실리콘 비아(132)의 내부폭은 상기 제1 관통 실리콘 비아(130)의 내부폭과 서로 다를 수 있다. 일부 실시예에서, 상기 제1 및 제2 관통 실리콘 비아(130, 132)는 서로 동일한 내부폭을 가질 수 있다.
상기 제2 관통 실리콘 비아(132)는 상기 반도체 기판(100)의 제2 표면(2)으로부터 상기 반도체 기판(100)의 제1 표면(1)으로 갈수록 내부폭이 좁아질 수 있다. 상기 제2 관통 실리콘 비아(132)는 상기 반도체 기판(100)의 제1 표면(1) 위에 구비되는 컬러 필터(146)와 대향하지 않도록 배치될 수 있다.
예시적인 실시예에서, 상기 제3 절연 스페이서(132a)는 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, 상기 제3 절연 스페이서(132a)는 실리콘 질화물보다 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 예를들어, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이 경우, 상기 제2 관통 실리콘 비아(132)의 커패시턴스가 높아질 수 있다.
상기 제5 도전 패턴(132b)은 폴리실리콘을 포함할 수 있다.
예시적인 실시예에서, 상기 제5 도전 패턴(132b)의 제1 표면은 상기 반도체 기판(100)의 제2 표면(2)으로부터 이격되어 상기 반도체 기판(100)의 내부에 배치될 수 있다. 또한, 상기 제2 비아 콘택(124c)은 상기 제2 도전 패턴(124b)으로부터 상기 제5 도전 패턴(132b)의 제1 표면까지 연장될 수 있다.
상기 제2 커패시터(CAP2)의 커패시턴스가 증가되도록 하기 위하여, 상기 제3 절연 스페이서(132a)는 상기 제1 두께보다 더 얇은 제2 두께를 가질 수 있다.
예시적인 실시예에서, 상기 제1 및 제3 절연 스페이서(130a, 132a)는 동일한 물질을 포함할 수 있다. 일부 실시예에서, 상기 제1 및 제3 절연 스페이서(130a, 132a)는 서로 다른 물질을 사용할 수 있고, 상기 제3 절연 스페이서(132a)의 유전 상수는 상기 제1 절연 스페이서(130a)의 유전 상수보다 더 높을 수 있다.
상기 딥 트렌치 소자 분리 패턴(141)은 상기 반도체 기판(100)의 제2 표면(2)으로부터 상기 반도체 기판(100)의 제1 표면(1)까지 관통하는 제1 트렌치 내에 구비될 수 있다.
상기 제1 트렌치의 측벽 상에 구비되는 제2 절연 스페이서(140a), 상기 제2 절연 스페이서(140a) 상에 상기 제1 트렌치의 내부를 채우는 제4 도전 패턴(140b)을 포함할 수 있다. 상기 딥 트렌치 소자 분리 패턴(140)은 상기 반도체 기판(100)의 제2 표면(2)으로부터 상기 반도체 기판(100)의 제1 표면(1)으로 갈수록 내부폭이 좁아질 수 있다.
상기 딥 트렌치 소자 분리 패턴(140)은 상기 제2 유기 포토 다이오드와 전기적으로 연결되지 않을 수 있다. 따라서, 상기 딥 트렌치 소자 분리 패턴(140)은 제2 커패시터로 제공되지 않을 수 있다.
상기 단위 픽셀들은 상기 제1 및 제2 유기 포토 다이오드(170, 172)와 전기적으로 연결되는 트랜지스터들을 포함할 수 있다.
예시적인 실시예에서, 상기 트랜지스터들은 도 1을 참조로 설명한 것과 같이 반도체 기판 상에 구현될 수 있다. 일부 실시예에서, 상기 트랜지스터들은 도 4를 참조로 설명한 것과 같이 반도체 기판 상에 구현될 수 있다.
도 7은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다.
도 7에 도시된 이미지 센서의 단위 픽셀은 딥 트렌치 소자 분리 패턴, 제2 관통 실리콘 비아 및 제2 배선 구조를 제외하고는 도 1에 도시된 이미지 센서 단위 픽셀과 실질적으로 동일할 수 있다.
즉, 상기 단위 픽셀은 고감도를 갖는 제1 유기 포토 다이오드(170)와 저감도를 갖는 제2 유기 포토 다이오드(172)를 포함할 수 있다. 상기 제1 유기 포토 다이오드(170)는 제1 커패시턴스를 갖는 제1 관통 실리콘 비아(130)와 연결될 수 있다.
상기 반도체 기판(100)의 제2 표면(2)으로부터 상기 반도체 기판(100)의 제1 표면(1)까지 관통하는 제2 관통 실리콘 비아(134)가 구비될 수 있다. 상기 제2 관통 실리콘 비아(134)는 제2 배선 구조(126)와 전기적으로 연결될 수 있다.
상기 제2 관통 실리콘 비아(134)는 제3 절연 스페이서(134a) 및 제5 도전 패턴(134b)을 포함할 수 있다.
예시적인 실시예에서, 상기 제3 절연 스페이서(134a)는 상기 제1 관통 실리콘 비아(130)의 제1 절연 스페이서(130a)와 실질적으로 동일한 두께를 가질 수 있다. 일부 실시예에서, 상기 제3 절연 스페이서(134a)는 상기 제1 절연 스페이서(134a)보다 얇은 두께를 가질 수 있다.
예시적인 실시예에서, 상기 제1 및 제3 절연 스페이서(130a, 134a)는 동일한 물질을 포함할 수 있다. 일부 실시예에서, 상기 제1 및 제3 절연 스페이서(130a, 134a)는 서로 다른 물질을 사용할 수 있고, 상기 제3 절연 스페이서(134a)의 유전 상수는 상기 제1 절연 스페이서(130a)의 유전 상수보다 더 높을 수 있다.
즉, 상기 제2 관통 실리콘 비아(134)의 커패시턴스는 상기 제1 관통 실리콘 비아(130)의 제1 커패시턴스와 실질적으로 동일하거나 더 높을 수 있다.
상기 딥 트렌치 소자 분리 패턴(140)은 상기 반도체 기판(100)의 제2 표면(2)으로부터 상기 반도체 기판(100)의 제1 표면(1)까지 관통하는 제1 트렌치 내에 구비될 수 있다. 상기 딥 트렌치 소자 분리 패턴은 상기 제1 트렌치의 측벽 상에 구비되는 제2 절연 스페이서(140a), 상기 제2 절연 스페이서(140a) 상에 상기 제1 트렌치의 내부를 채우는 제4 도전 패턴(140b)을 포함할 수 있다.
예시적인 실시예에서, 상기 딥 트렌치 소자 분리 패턴(140)은 상기 제2 관통 실리콘 비아(134)와 전기적으로 연결될 수 있다. 상기 딥 트렌치 소자 분리 패턴(140)의 커패시턴스는 상기 제1 커패시턴스보다 더 높을 수 있다.
상기 제2 관통 실리콘 비아(134) 및 딥 트렌치 소자 분리 패턴(140)은 상기 제2 유기 포토 다이오드(172)와 전기적으로 연결될 수 있다. 제2 배선 구조를 통해 서로 연결된 상기 제2 관통 실리콘 비아(134) 및 딥 트렌치 소자 분리 패턴(140)은 제2 커패시터(CAP2)로 제공될 수 있다.
상기 제2 관통 실리콘 비아(134) 및 딥 트렌치 소자 분리 패턴(140)은 제2 플로팅 확산 영역(110)과 연결될 수 있다. 상기 제2 커패시터는 상기 제1 커패시턴스보다 높은 제2 커패시턴스를 가질 수 있다.
상기 단위 픽셀들은 상기 제1 및 제2 유기 포토 다이오드(170, 172)와 전기적으로 연결되는 트랜지스터들을 포함할 수 있다.
예시적인 실시예에서, 상기 트랜지스터들은 도 1을 참조로 설명한 것과 같이 반도체 기판 상에 구현될 수 있다. 일부 실시예에서, 상기 트랜지스터들은 도 4를 참조로 설명한 것과 같이 반도체 기판 상에 구현될 수 있다.
도 8은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다. 도 9는 도 8에 도시된 이미지 센서의 단위 픽셀에서 제1 및 제2 플로팅 확산 영역의 전압을 나타낸다.
도 8에 도시된 이미지 센서의 단위 픽셀은 제1 및 제2 유기 포토 다이오드에 포함되는 하부 투명 전극의 상부면 면적을 제외하고는 도 1에 도시된 이미지 센서 단위 픽셀과 실질적으로 동일할 수 있다.
도 8을 참조하면, 상기 단위 픽셀은 고감도를 갖는 제1 유기 포토 다이오드(170a)와 저감도를 갖는 제2 유기 포토 다이오드(172a)를 포함할 수 있다. 상기 제1 유기 포토 다이오드(170a)는 제1 상부면 면적을 갖는 제1 하부 투명 전극(160a)을 포함할 수 있다. 상기 제2 유기 포토 다이오드(172a)는 제1 상부면 면적보다 작은 제2 상부면 면적을 갖는 제2 하부 투명 전극(162a)을 포함할 수 있다.
상기 제1 하부 투명 전극(160a)의 상부면 면적이 상대적으로 더 크기 때문에, 도 9에 도시된 것과 같이, 상기 제1 유기 포토 다이오드(170a)에 수광되는 광량이 더 많아져서 제1 플로팅 확산 영역(FD1)의 전압이 높아질 수 있다. 따라서, 상기 제1 유기 포토 다이오드(170a)의 감도를 더 높힐 수 있다. 반면에, 상기 제2 하부 투명 전극(162a)의 상부면 면적이 상대적으로 더 작기 때문에, 상기 제2 유기 포토 다이오드(172a)에 수광되는 광량이 감소되어 제2 플로팅 확산 영역(FD2)의 전압이 낮아질 수 있다. 따라서, 상기 제2 유기 포토 다이오드(172a)는 저감도를 가질 수 있다.
상기 단위 픽셀들은 상기 제1 및 제2 유기 포토 다이오드(170a, 172a)와 전기적으로 연결되는 트랜지스터들을 포함할 수 있다.
예시적인 실시예에서, 상기 트랜지스터들은 도 1을 참조로 설명한 것과 같이 반도체 기판 상에 구현될 수 있다. 일부 실시예에서, 상기 트랜지스터들은 도 4를 참조로 설명한 것과 같이 반도체 기판 상에 구현될 수 있다.
이와 유사하게, 도시하지는 않았지만, 도 6에 도시된 이미지 센서의 단위 픽셀 또는 도 7에 도시된 이미지 센서의 단위 픽셀에도 제1 상부면 면적을 갖는 제1 하부 투명 전극 및 제1 상부면 면적보다 작은 제2 상부면 면적을 갖는 제2 하부 투명 전극을 사용할 수 있다.
도 10은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다. 도 11a 및 도 11b는 도 10에 도시된 이미지 센서의 단위 픽셀에서 제1 및 제2 플로팅 확산 영역의 전압을 나타낸다.
도 10을 참조하면, 상기 단위 픽셀은 1개의 유기 포토 다이오드(173)를 포함할 수 있다. 즉, 상기 유기 포토 다이오드(173)는 하부 투명 전극(163), 유기막(164) 및 상부 투명 전극막(166)이 적층된 구조를 가질 수 있다. 상기 하부 투명 전극(163)은 컬러 필터(146)와 대향할 수 있다. 반도체 기판(100) 내에는 하부 광전 변환 소자(200)가 배치될 수 있다.
상기 유기 포토 다이오드(173)와 연결되는 커패시터는 광의 조도에 따라 커패시턴스가 달라져서, 상기 유기 포토 다이오드(173)는 조도에 따라 다른 감도를 가질 수 있다.
상기 유기 포토 다이오드(173)와 연결되는 제1 커패시터(CAP1)가 구비되고, 상기 제1 커패시터(CAP1)는 제1 커패시턴스를 가질 수 있다. 상기 유기 포토 다이오드(173)와 연결되는 제1 관통 실리콘 비아(130)는 상기 제1 커패시터(CAP1)로 제공될 수 있다.
상기 제1 관통 실리콘 비아(130)는 상기 반도체 기판(100)의 제2 표면(2) 상에 배치된 제1 배선 구조(120)와 연결될 수 있다.
상기 유기 포토 다이오드(173)와 직접 연결되지 않는 제2 커패시터(CAP2)가 구비되고, 상기 제2 커패시터(CAP2)는 상기 제1 커패시턴스보다 낮은 제2 커패시턴스를 가질 수 있다. 딥 트렌치 소자 분리 패턴(140)은 상기 제2 커패시터(CAP2)로 제공될 수 있다.
상기 딥 트렌치 소자 분리 패턴(140)은 상기 반도체 기판(100)의 제2 표면(2) 상에 배치된 제2 배선 구조(122)와 연결될 수 있다. 상기 딥 트렌치 소자 분리 패턴(140)은 상기 제2 배선 구조(122)를 통해 제2 플로팅 확산 영역(110)과 연결될 수 있다. 상기
상기 단위 픽셀들은 상기 유기 포토 다이오드(173)와 제1 및 제2 커패시터(CAP1, CAP2)와 전기적으로 연결되는 트랜지스터들을 포함할 수 있다. 즉, 상기 트랜지스터들은 상기 제1 배선 구조 및/또는 제2 배선 구조와 각각 연결될 수 있다. 상기 트랜지스터들은 반도체 기판(100) 상에 구현될 수 있다. 예시적인 실시예에서, 상기 트랜지스터는 도 4를 참조로 설명한 것과 같이 구현될 수 있다.
도 11a에 도시된 것과 같이, 상기 이미지 센서에 낮은 조도의 광이 입사되면 상기 유기 포토 다이오드(173)는 고감도를 갖는 것이 바람직하다. 따라서, 상기 유기 포토 다이오드(173)에 낮은 커패시턴스를 갖는 상기 제1 커패시터(CAP1)만 연결되도록 상기 컨트롤 트랜지스터(CT)를 턴 오프 시킬 수 있다. 이 경우, 상기 유기 포토 다이오드(173)에 수광되는 광에 의해 상기 제1 플로팅 확산 영역(108)의 전압이 높아질 수 있다. 즉, 상기 유기 포토 다이오드(173)와 연결되는 커패시터의 커패시턴스가 낮아짐에 따라 상기 유기 포토 다이오드(173)가 고감도를 가질 수 있다.
도 11b에 도시된 것과 같이, 상기 이미지 센서에 높은 조도의 광이 입사되면 상기 유기 포토 다이오드(173)는 저감도를 갖는 것이 바람직하다. 따라서, 상기 유기 포토 다이오드(173)에 상기 제1 커패시터 및 제2 커패시터(CAP1, CAP2)가 연결되도록 상기 컨트롤 트랜지스터(CT)를 턴 온 시킬 수 있다. 이 경우, 상기 제1 플로팅 확산 영역(108)에서의 광전하가 상기 제2 플로팅 확산 영역(110)으로 이동하게 된다. 따라서, 제1 플로팅 확산 영역(108)에서의 전압은 감소하고 상기 제2 플로팅 확산 영역(110)의 전압은 상승하여, 제1 및 제2 플로팅 확산 영역(108, 110)에서 전압이 동일해지게 된다. 이와같이, 상기 컨트롤 트랜지스터(CT)가 턴 온 되었을 경우에는 상기 유기 포토 다이오드(173)와 연결되는 커패시터의 커패시턴스가 높아짐에 따라 상기 유기 포토 다이오드가 저감도를 가질 수 있다.
이와같이, 상기 이미지 센서는 단위 픽셀 내에는 컨트롤 트랜지스터(CT)의 스위칭 동작에 따라 저감도 또는 고감도를 가질 수 있는 1개의 유기 포토 다이오드가 포함될 수 있다.
도 12는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다. 도 13은 각 단위 픽셀에 연결된 트랜지스터들을 나타낸다. 도 14a 내지 도 14c는 도 13에 도시된 트랜지스터의 각 노드에서 전압을 나타낸다.
도 12에 도시된 이미지 센서는 상기 단위 픽셀 내의 유기 포토 다이오드(173)와 제1 및 제 2 커패시터와 전기적으로 연결되는 트랜지스터들을 제외하고는 도 10에 도시된 이미지 센서와 실질적으로 동일할 수 있다. 즉, 유기 포토 다이오드, 제1 관통 실리콘 비아, 딥 트렌치 소자 분리 패턴, 제1 및 제2 배선 구조물은 도 10을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 12를 참조하면, 상기 단위 픽셀에 포함된 유기 포토 다이오드(173)에서 생성된 광전하들이 제1 플로팅 확산 영역(108)으로 확산되고, 상기 제1 플로팅 확산 영역(108)의 전압은 소오스 팔로우(SF1)로 제공되는 제1 드라이브 트랜지스터의 게이트로 인가될 수 있다. 따라서, 제1 선택 트랜지스터(SEL1)의 온/오프 동작에 따라 제1 출력 전압(Vout1)이 출력될 수 있다.
한편, 상기 제1 플로팅 확산 영역(108)의 전압은 증폭 트랜지스터(10)의 게이트로 인가될 수 있다. 또한, 상기 증폭 트랜지스터(10)로부터 출력되는 신호는 상기 제2 플로팅 확산 영역(110)과 연결되는 트랜지스터(12)의 게이트로 인가될 수 있다. 상기 제1 플로팅 확산 영역(108)의 전압은 리셋 트랜지스터(RG)의 전원 전압으로 인가될 수 있어서, 상기 리셋 트랜지스터(RG)의 온/오프 동작에 따라 상기 제2 플로팅 확산 영역(110)에 저장된 광전하가 이동할 수 있다.
상기와 같이 트랜지스터가 구성되면, 상기 포토 다이오드에 입사되는 광량에 따라 제2 커패시터의 연결이 콘트롤될 수 있다.
도 13 및 도 14a를 참조하면, 저조도의 광이 상기 유기 포토 다이오드에 입사되거나 또는 광이 입사되지 않으면, 상기 제1 플로팅 확산 영역(FD1)은 낮은 전압을 가지므로 상기 증폭 트랜지스터(10)가 턴 온 될 수 있다. 상기 증폭 트랜지스터(10)가 턴 온되면, 상기 제2 플로팅 확산 영역(FD2)과 연결되는 트랜지스터(12)의 게이트에 문턱 전압 이상의 높은 전압이 인가될 수 있다. 이에 따라 상기 제1 플로팅 확산 영역(FD1) 및 제2 플로팅 확산 영역(FD2)은 서로 연결되지 못하고, 상기 제1 플로팅 확산 영역의 광전하는 이동하지 못할 수 있다.
도 14b를 참조하면, 상기 유기 포토 다이오드에 입사되는 광이 증가하게 되면, 상기 제1 플로팅 확산 영역(FD1)의 전압이 상승하고, 이에 따라 상기 제2 플로팅 확산 영역(FD2)과 연결되는 트랜지스터의 게이트(12)에 낮은 전압이 인가될 수 있다.
그러나, 광량이 충분하지 못한 경우 상기 제1 및 제2 플로팅 확산 영역(FD1, FD2)은 서로 연결되지 못하고 상기 제1 플로팅 확산 영역(FD1)의 광전하는 이동하지 못할 수 있다.
도 14c를 참조하면, 고조도의 광이 상기 유기 포토 다이오드에 입사되면, 상기 제1 플로팅 확산 영역(FD1)의 전압이 충분하게 상승하게 되어 상기 증폭 트랜지스터(10)가 턴 오프될 수 있다. 상기 증폭 트랜지스터(10)가 턴 오프되면, 상기 제2 플로팅 확산 영역(FD2)과 연결되는 트랜지스터(12)에 문턱 전압 이하의 낮은 전압이 인가되어 상기 트랜지스터(12)의 게이트가 턴 온될 수 있다. 따라서, 상기 제1 및 제2 플로팅 확산 영역(FD1, FD2)은 서로 연결될 수 있고, 상기 제1 플로팅 확산 영역(FD1)의 광전하는 상기 제2 플로팅 확산 영역(FD2)으로 이동할 수 있다. 따라서, 상기 제1 플로팅 확산 영역(FD1)에서의 전압은 감소하고 상기 제2 플로팅 확산 영역(FD2)의 전압은 상승하여, 제1 및 제2 플로팅 확산 영역(FD1, FD2)에서 전압이 동일해지게 된다.
이와같이, 상기 유기 포토 다이오드에 입사되는 광량에 따라 상기 제1 및 제2 플로팅 확산 영역(FD1, FD2)의 연결이 컨트롤될 수 있다. 즉, 저조도의 광이 입사되면, 상기 제1 및 제2 플로팅 확산 영역(FD1, FD2)이 서로 연결되지 않고, 상기 제1 플로팅 확산 영역(FD1)은 제1 커패시터와 연결되어 상기 이미지 센서는 고감도를 가질 수 있다. 또한, 고조도의 광이 입사되면, 상기 제1 및 제2 플로팅 확산 영역(FD1, FD2)이 서로 연결되고, 상기 제1 플로팅 확산 영역(FD1)은 제1 및 제2 커패시터(CAP1, CAP2)와 연결되어 상기 이미지 센서는 저감도를 가질 수 있다.
도 15는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다.
도 15에 도시된 이미지 센서의 단위 픽셀은 제2 관통 실리콘 비아가 더 포함되는 것과 딥 트렌치 소자 분리 패턴의 연결을 제외하고는 도 12에 도시된 이미지 센서 단위 픽셀과 실질적으로 동일할 수 있다.
도 15를 참조하면, 상기 단위 픽셀은 유기 포토 다이오드(173)를 포함할 수 있다. 상기 유기 포토 다이오드(173)는 제1 관통 실리콘 비아(130)와 연결될 수 있다. 상기 제1 관통 실리콘 비아(130)는 제1 커패시턴스를 갖는 제1 커패시터(CAP1)로 제공될 수 있다. 상기 제1 관통 실리콘 비아(130)는 상기 반도체 기판(100)의 제2 표면(2) 상에 배치된 제1 배선 구조(120)와 연결될 수 있다.
상기 제2 관통 실리콘 비아(132)는 상기 반도체 기판(100)의 제2 표면(2) 상에 배치된 제2 배선 구조와 연결될 수 있다. 상기 제2 관통 실리콘 비아(132)는 상기 유기 포토 다이오드(172)와 전기적으로 연결되지 않을 수 있다. 상기 제2 관통 실리콘 비아(132)는 상기 제1 커패시턴스보다 높은 제2 커패시턴스를 갖는 제2 커패시터(CAP2)로 제공될 수 있다.
상기 딥 트렌치 소자 분리 패턴(140)은 상기 반도체 기판(100)을 관통하도록 형성될 수 있다. 상기 딥 트렌치 소자 분리 패턴(140)은 상기 유기 포토 다이오드(173) 및 단위 픽셀 내의 배선 구조들과 전기적으로 연결되지 않을 수 있다. 따라서, 상기 딥 트렌치 소자 분리 패턴(140)은 제2 커패시터로 제공되지 않을 수 있다.
상기 제1 관통 실리콘 비아(130)와 전기적으로 연결되는 제1 배선 구조(120)를 포함하고, 상기 제2 관통 실리콘 비아와 전기적으로 연결되는 제2 배선 구조(124)를 포함할 수 있다.
상기 단위 픽셀들은 상기 유기 포토 다이오드(173)와 전기적으로 연결되는 트랜지스터들을 포함할 수 있다. 예시적인 실시예에서, 상기 트랜지스터들은 도 10을 참조로 설명한 것과 같이 반도체 기판 상에 구현될 수 있다. 일부 실시예에서, 상기 트랜지스터들은 도 12를 참조로 설명한 것과 같이 반도체 기판 상에 구현될 수 있다.
도 16은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다.
도 16에 도시된 이미지 센서의 단위 픽셀은 유기 포토 다이오드 및 실리콘 포토 다이오드가 각각 포함될 수 있다.
도 16을 참조하면, 상기 유기 포토 다이오드(173)는 제1 커패시터로 제공되는 제1 관통 실리콘 비아(130)와 연결될 수 있다. 상기 제1 관통 실리콘 비아(130)는 상기 반도체 기판(100)의 제2 표면(2)에 형성되는 제1 배선 구조(120)와 연결될 수 있다. 상기 제1 배선 구조(120)는 제1 플로팅 확산 영역(108)과 연결될 수 있다.
상기 실리콘 포토 다이오드(272)는 제3 배선 구조(204)와 연결될 수 있다.
딥 트렌치 소자 분리 패턴(140)은 상기 제1 커패시터(CAP1)보다 높은 커패시턴스를 갖는 제2 커패시터(CAP2)로 제공될 수 있다. 상기 딥 트렌치 소자 분리 패턴(140)은 제2 배선 구조(122)를 통해 제2 플로팅 확산 영역(110)과 연결될 수 있다. 상기 딥 트렌치 소자 분리 패턴(140)은 상기 유기 포토 다이오드(173)와 직접 연결되지 않을 수 있다.
상기 딥 트렌치 소자 분리 패턴(140)은 콘트롤 트랜지스터(CT)와 연결될 수 있고, 상기 콘트롤 트랜지스터(CT)의 스위칭에 의해 상기 제1 및 제3 배선 구조(120, 204)와 전기적으로 연결될 수 있다.
상기 단위 픽셀들은 상기 유기 포토 다이오드(173)와 전기적으로 연결되는 트랜지스터들을 포함할 수 있다. 또한, 상기 실리콘 포토 다이오드(202)와 전기적으로 연결되는 트랜지스터들을 포함할 수 있다.
상기 유기 포토 다이오드(173)에서 생성된 광전하들이 제1 플로팅 확산 영역(108)으로 확산되고, 상기 제1 플로팅 확산 영역(108)의 전압은 소오스 팔로우(SF1)로 제공되는 제1 드라이브 트랜지스터의 게이트로 인가될 수 있다. 따라서, 제1 선택 트랜지스터(SEL1)의 온/오프 동작에 따라 제1 출력 전압(Vout1)이 출력될 수 있다. 상기 콘트롤 트랜지스터(CT)의 온/오프 동작에 따라 상기 제2 커패시터(CAP2)가 연결될 수 있다.
상기 실리콘 포토 다이오드(202)에서 생성된 광전하들이 제2 소오스 팔로우(SF2)로 제공되는 제2 드라이브 트랜지스터의 게이트로 인가될 수 있다. 따라서, 제2 선택 트랜지스터(SEL2)의 온/오프 동작에 따라 제2 출력 전압(Vout2)이 출력될 수 있다. 출력 시에, 상기 콘트롤 트랜지스터(CT)의 온/오프 동작에 따라 상기 제2 커패시터(CAP2)가 연결될 수 있다.
이와같이, 상기 제2 커패시터(CAP2)는 상기 유기 포토 다이오드(173) 및 실리콘 포토 다이오드(202)와 연결됨으로써 이미지 센서의 감도를 조절할 수 있다. 따라서, 상기 이미지 센서의 광역 역광 보정을 효과적으로 할 수 있다.
도 17은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타낸다.
도 17에 도시된 이미지 센서의 단위 픽셀은 제2 관통 실리콘 비아가 더 포함되는 것과 딥 트렌치 소자 분리 패턴의 연결을 제외하고는 도 1에 도시된 이미지 센서 단위 픽셀과 실질적으로 동일할 수 있다.
도 17을 참조하면, 상기 유기 포토 다이오드(173)는 제1 커패시터로 제공되는 제1 관통 실리콘 비아(130)와 연결될 수 있다. 상기 제1 관통 실리콘 비아(130)는 상기 반도체 기판(100)의 제2 표면(2)에 형성되는 제1 배선 구조(120)와 연결될 수 있다. 상기 제1 배선 구조(120)는 제1 플로팅 확산 영역(108)과 연결될 수 있다.
상기 실리콘 포토 다이오드(202)는 제3 배선 구조(204)와 연결될 수 있다.
상기 반도체 기판(100)의 제2 표면(2)으로부터 상기 반도체 기판(100)의 제1 표면(1)까지 관통하는 제2 관통 실리콘 비아(132)가 구비될 수 있다. 상기 제2 관통 실리콘 비아(132)는 반도체 기판(100)의 제2 표면(2) 상에 구비되는 제2 배선 구조(124)와 전기적으로 연결될 수 있다. 상기 제2 관통 실리콘 비아(132)는 상기 제2 배선 구조(124)를 통해 제2 플로팅 확산 영역(110)과 연결될 수 있다. 상기 제2 관통 실리콘 비아(132)는 상기 유기 포토 다이오드(173)와 직접 연결되지 않을 수 있다. 상기 제2 관통 실리콘 비아(132)는 상기 제1 커패시터보다 높은 커패시턴스를 갖는 제2 커패시터(CAP2)로 제공될 수 있다. 상기 제2 관통 실리콘 비아(132)는 도 6a를 참조로 설명한 것과 실질적으로 동일할 수 있다.
딥 트렌치 소자 분리 패턴(140)은 상기 유기 포토 다이오드(173)와 직접 연결되지 않을 수 있다. 따라서, 상기 딥 트렌치 소자 분리 패턴(140)은 제2 커패시터로 제공되지 않을 수 있다.
상기 제2 관통 실리콘 비아(132)는 콘트롤 트랜지스터(CT)와 연결될 수 있고, 상기 콘트롤 트랜지스터(CT)의 스위칭에 의해 상기 제1 및 제3 배선 구조(120, 204)와 전기적으로 연결될 수 있다.
상기 단위 픽셀들은 상기 유기 포토 다이오드(173)와 전기적으로 연결되는 트랜지스터들을 포함할 수 있다. 또한, 상기 실리콘 포토 다이오드(202)와 전기적으로 연결되는 트랜지스터들을 포함할 수 있다. 상기 트랜지스터들은 도 16을 참조로 설명한 것과 실질적으로 동일할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 반도체 기판 108 : 제1 플로팅 확산 영역
110 : 제2 플로팅 확산 영역 120 : 제1 배선 구조
122, 124, 126 : 제2 배선 구조 204 : 제3 배선 구조(204)
130 : 제1 관통 실리콘 비아 132, 134 : 제2 관통 실리콘 비아
140 : 딥 트렌치 소자 분리 패턴 146 : 컬러 필터
160 : 제1 하부 투명 전극 162 : 제2 하부 투명 전극
164 :　유기막 166：상부 투명 전극막
170 : 제1 유기 포토 다이오드 172 :　제2 유기 포토 다이오드
163 :　하부 투명 전극 202 : 실리콘 포토 다이오드
　

Claims (10)

  1. 반도체 기판의 제1 면 상에 상기 반도체 기판과 이격되게 형성된 하나의 컬러 필터;
    상기 컬러 필터 상에 구비되고, 상기 컬러 필터의 상부면 일부와 대향하게 배치되는 제1 유기 포토 다이오드;
    상기 컬러 필터 상에 구비되고, 상기 컬러 필터의 상부면 일부와 대향하게 배치되는 제2 유기 포토 다이오드;
    상기 제1 유기 포토 다이오드와 연결되고, 상기 반도체 기판을 관통하는 제1 도전 패턴 및 상기 제1 도전 패턴의 측벽을 둘러싸고 제1 두께를 갖는 제1 절연 스페이서를 포함하고, 제1 커패시턴스를 갖는 제1 커패시터;
    상기 제2 유기 포토 다이오드와 연결되고, 상기 반도체 기판을 관통하는 제2 도전 패턴 및 상기 제2 도전 패턴의 측벽을 둘러싸고 제1 두께보다 얇은 제2 두께를 갖는 제2 절연 스페이서를 포함하고, 상기 제1 커패시턴스보다 높은 제2 커패시턴스를 갖는 제2 커패시터;
    상기 반도체 기판의 제2 면의 내부에 구비되고 상기 제1 커패시터와 연결되는 제1 플로팅 확산 영역; 및
    상기 반도체 기판의 제2 면의 내부에 구비되고 상기 제2 커패시터와 연결되는 제2 플로팅 확산 영역을 포함하고,
    상기 제1 유기 포토다이오드는 상기 제1 커패시터와 연결됨에 따라 제1 감도를 가지고,
    상기 제2 유기 포토다이오드는 상기 제2 커패시터와 연결됨에 따라 제1 감도보다 낮은 제2 감도를 가지고,
    하나의 단위 픽셀에는 서로 다른 감도를 가지는 상기 제1 및 제2 유기 포토다이오드를 포함하는 이미지 센서.
  2. 제1항에 있어서, 상기 제1 커패시터는 단위 픽셀 영역 내에 구비되는 제1 관통 실리콘 비아이고, 상기 제2 커패시터는 상기 단위 픽셀 영역을 둘러싸는 형상을 갖는 딥 트렌치 소자 분리 패턴인 이미지 센서.
  3. 삭제
  4. 제1항에 있어서, 제1항에 있어서, 상기 제1 커패시터는 단위 픽셀 영역 내에 구비되는 제1 관통 실리콘 비아이고, 상기 제2 커패시터는 단위 픽셀 영역 내에 구비되는 제2 관통 실리콘 비아인 이미지 센서.
  5. 제1항에 있어서, 상기 제1 유기 포토 다이오드는 제1 하부 투명전극, 유기 포토 다이오드막 및 상부 투명 전극막이 적층되는 구조를 갖고, 상기 제2 유기 포토 다이오드는 제2 하부 투명전극, 상기 유기 포토 다이오드막 및 상기 상부 투명 전극막이 적층되는 구조를 갖고, 상기 유기 포토 다이오드막 및 상부 투명 전극막은 상기 제1 및 제2 유기 포토 다이오드에 공통으로 사용되는 이미지 센서.
  6. 제5항에 있어서, 상기 제1 하부 투명전극 및 제2 하부 투명전극은 동일한 평면 상에서 서로 이격되게 배치되고, 상기 제1 하부 투명 전극은 상기 제1 커패시터와 연결되고, 상기 제2 하부 투명전극은 상기 제2 커패시터와 연결되는 이미지 센서.
  7. 제6항에 있어서, 상기 제1 하부 투명전극의 상부면 면적은 및 제2 하부 투명전극의 상부면 면적과 동일하거나 또는 더 넓은 이미지 센서.
  8. 제1항에 있어서,
    상기 반도체 기판의 제2 면 상에, 상기 제1 플로팅 확산 영역과 연결되는 트랜지스터들을 포함하는 제1 회로; 및
    상기 반도체 기판의 제2 면 상에, 상기 제2 플로팅 확산 영역과 연결되는 트랜지스터들을 포함하는 제2 회로를 포함하는 이미지 센서.
  9. 제1항에 있어서,
    상기 반도체 기판의 제2 면 상에, 상기 제1 플로팅 확산 영역과 연결되는 트랜지스터들을 포함하는 제1 회로; 및
    상기 반도체 기판의 제2 면 상에, 상기 제2 플로팅 확산 영역과 연결되고, 상기 제2 플로팅 확산 영역과 상기 제1 회로의 전기적 연결을 콘트롤하기 위한 콘트롤 트랜지스터들을 포함하는 제2 회로를 포함하는 이미지 센서.
  10. 반도체 기판의 제1 면 상에 상기 반도체 기판과 이격되게 형성된 하나의 컬러 필터;
    상기 컬러 필터 상에 구비되고, 상기 컬러 필터의 상부면 일부와 대향하게 배치되는 유기 포토 다이오드;
    상기 유기 포토 다이오드와 연결되면서 상기 반도체 기판을 관통하는 제1 도전 패턴 및 상기 제1 도전 패턴의 측벽을 둘러싸고 제1 두께를 갖는 제1 절연 스페이서를 포함하고, 제1 커패시턴스를 갖는 제1 커패시터;
    상기 유기 포토 다이오드와 직접 연결되지 않으면서 상기 반도체 기판을 관통하는 제2 도전 패턴 및 상기 제2 도전 패턴의 측벽을 둘러싸고 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 절연 스페이서를 포함하고, 상기 제1 커패시턴스보다 높은 제2 커패시턴스를 갖는 제2 커패시터;
    상기 반도체 기판의 제2 면의 내부에 구비되고 상기 제1 커패시터와 연결되는 제1 플로팅 확산 영역;
    상기 반도체 기판의 제2 면의 내부에 구비되고 상기 제2 커패시터와 연결되는 제2 플로팅 확산 영역; 및
    상기 반도체 기판의 제2 면 상에, 상기 제1 및 제2 플로팅 확산 영역과 연결되는 컨트롤 회로를 포함하고,
    각 단위 픽셀에서, 광의 조도에 따라 상기 컨트롤 회로에 의해 상기 제2 커패시터가 선택적으로 상기 유기 포토 다이오드와 연결되는 이미지 센서.
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