JP7491335B2 - 撮像素子、及び撮像装置 - Google Patents
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Description
図1は、第1の実施の形態に係る撮像装置の構成を示すブロック図である。撮像装置1は、撮影光学系2、撮像素子3、および制御部4を備える。撮像装置1は、例えばカメラである。撮影光学系2は、撮像素子3上に被写体像を結像する。撮像素子3は、撮影光学系2により結像する被写体像を撮像して画像信号を生成する。撮像素子3は、例えばCMOSイメージセンサである。制御部4は、撮像素子3の動作を制御するための制御信号を撮像素子3に出力する。また、制御部4は、撮像素子3から出力された画像信号に対して各種の画像処理を施し、画像データを生成する画像生成部として機能する。なお、撮影光学系2は、撮像装置1から着脱可能にしてもよい。
(1)撮像素子3は、入射した光を光電変換して電荷を生成する光電変換部12と、光電変換部12で生成された電荷による信号を読み出す読出部(読み出し部20)と、読出部により読み出した信号と基準信号との比較に基づく信号を出力する比較部40と、比較部40から出力される信号に基づいて第1信号を記憶する第1記憶部50を有する第1回路層(第3基板113、配線層143、配線層144)と、比較部40から出力される信号に基づいて第2信号を記憶する第2記憶部60を有し、第1回路層に積層される第2回路層(第4基板114、配線層145)と、を備える。本実施の形態では、第1記憶部50と第2記憶部60とを異なる基板に配置する。このため、チップ面積を増大させることなく、複数の記憶部を配置することができ、AD変換の分解能を向上させることができる。
(3)第1記憶部50および第2記憶部60は、それぞれ対応する画素10に積層して設けられる。このため、画素10が有する開口率が低下することを防ぐことができる。
図7を参照して、第2の実施の形態に係る撮像素子3を説明する。なお、図中、第1の実施の形態と同一もしくは相当部分には、同一の参照番号を付し、第1の実施の形態に係る撮像素子3との相違点を主に説明する。図7は、第2の実施の形態に係る撮像素子の構成の詳細を示すブロック図である。撮像素子3は、第1記憶部50を構成する信号用記憶部51およびダーク用記憶部52を含む複数のラッチ回路と、第2記憶部60を構成する信号用記憶部61およびダーク用記憶部62を含む複数のラッチ回路とを有する。
(6)光電変換部12から読み出された信号は、光電変換信号及びノイズ信号を含み、撮像素子3は、比較部40の比較結果に基づき、光電変換信号の第1のデジタル信号及びノイズ信号の第1のデジタル信号をそれぞれ記憶する光電変換信号用の第1の記憶部(信号用記憶部51)及びノイズ信号用の第1の記憶部(ダーク用記憶部52)を有する。撮像素子3は、比較部40の比較結果に基づき、光電変換信号の第2のデジタル信号及びノイズ信号の第2のデジタル信号をそれぞれ記憶する光電変換信号用の第2の記憶部(信号用記憶部61)及びノイズ信号用の第2の記憶部(ダーク用記憶部62)を有する。光電変換信号用の第1の記憶部とノイズ信号用の第1の記憶部とは、互いに同基板(第1回路層)に設けられ、光電変換信号用の第2の記憶部とノイズ信号用の第2の記憶部とは、互いに同基板(第2回路層)に設けられる。このようにしたので、CDS処理により遅延誤差Nを除去することができ、AD変換の精度を向上させることができる。
図9は、変形例1に係る撮像素子の構成の詳細を示すブロック図である。変形例1に係る撮像素子3では、コンパレータ出力信号の遅延による遅延誤差Nを算出し、遅延誤差Nを用いてデジタル信号の補正を行う。撮像素子3は、第1スイッチ部31と、第2スイッチ部32と、誤差量算出部340と、誤差量補正部350とを有する。第1スイッチ部31および第2スイッチ部32は、それぞれトランジスタ等により構成される。遅延誤差Nの算出を行う場合は、第1スイッチ部31をオン、第2スイッチ部32をオフにさせる。これにより、第3基板113の第1記憶部50および第4基板114の第2記憶部60には、グローバルカウンタ220から同じクロック信号が入力される。第1記憶部50および第2記憶部60は、それぞれ互いに同じカウント値を示すクロック信号を用いてラッチ動作を行う。第1記憶部50および第2記憶部60に記憶されたデジタル信号は、センスアンプ300を介してラインメモリ310に出力される。
変形例1に係る撮像素子3では、誤差量算出部340によりコンパレータ出力信号の遅延による遅延誤差Nを算出し、誤差量補正部350により遅延誤差Nを用いてデジタル信号の補正を行う例について説明した。しかし、演算ユニット80が遅延誤差Nを算出して遅延誤差Nを用いてデジタル信号の補正を行うように構成してもよい。すなわち、演算ユニット80は、誤差量算出部340および誤差量補正部350を機能的に有する。この場合、変形例1の場合と同様に第1記憶部50および第2記憶部60に同じカウント値を示すクロック信号を用いてラッチ動作を行わせて、それぞれに記憶されたデジタル信号を演算ユニット80に出力させる。
上述した実施の形態では、第1基板111が画素10を有し、第2基板112が比較部40を有し、第3基板113が第1記憶部50を含む複数の記憶部(ラッチ回路)を有し、第4基板114が第2記憶部60を含む複数の記憶部(ラッチ回路)を有し、4つの基板が積層される例について説明した。しかし、基板の数は4つに限定されない。撮像素子3は、2つ以上の基板が積層されていればよい。例えば、画素10と比較部40とは同じ基板に設けられてもよい。また、比較部40と第1記憶部50とは同じ基板に設けられてもよい。光電変換部12と比較部40と第1記憶部50とが同じ基板に設けられてもよい。また、第1記憶部50と第2記憶部60とが同じ基板に設けられてもよい。この場合、第1記憶部50は、第2記憶部60よりも比較部40に近い位置に設けられる。撮像素子を、比較部40を有する基板と記憶部(ラッチ回路)を有する基板とを積層した構成としてもよい。比較部40を有する回路層と記憶部を有する回路層とを積層した積層構造のAD変換部とすることにより、チップ面積を増大させることなく、複数の記憶部を配置することができ、AD変換の分解能を向上させることができる。
また、記憶部(ラッチ回路)を有する基板は、第3基板113と第4基板114とを含む3つ以上あってもよい。例えば、12ビットのデジタル信号を記憶するための12個の記憶部(ラッチ回路)が、3つの基板に4個ずつ設けられてもよいし、12つの基板に1個ずつ設けられてもよい。
上述した実施の形態では、12ビットのデジタル信号へのAD変換を行う例について説明した。しかし、任意のビット数のAD変換に関しても同様に適用することができる。任意のビット数に応じた複数のラッチ回路(記憶部)を設けてもよい。第3基板113および第4基板114が有する各々のラッチ回路の数は任意の数としてよい。例えば、第1の実施形態において、第3基板113および第4基板114が有する各々のラッチ回路の数は6個に限定さない。第3基板113および第4基板114が有する各々のラッチ回路の数は、6個未満でも6個以上であってもよい。したがって、第3基板113および第4基板114が有するラッチ回路に記憶されるデジタル信号の合計は12ビット未満であっても、12ビット以上であってもよい。
上述した実施の形態では、撮像素子3は、裏面照射型の構成とする例について説明した。しかし、撮像素子3を、光が入射する入射面側に配線層140を設ける表面照射型の構成としてもよい。
上述した実施の形態では、光電変換部12としてフォトダイオードを用いる例について説明した。しかし、光電変換部12として光電変換膜を用いるようにしてもよい。
上述の実施の形態で説明した撮像素子3は、カメラ、スマートフォン、タブレット、PCに内臓のカメラ、車載カメラ等に適用されてもよい。
日本国特許出願2016年第65491号(2016年3月29日出願)
Claims (13)
- 光を光電変換して電荷を生成する光電変換部と、
前記光電変換部で生成された電荷による第1信号および前記第1信号を補正するための第2信号を基準信号と比較し、第1回路層に設けられる比較部と、前記第1信号と前記基準信号との比較結果に基づく第3信号を記憶し、第2回路層に設けられる第1記憶部と、前記第2信号と前記基準信号との比較結果に基づく第4信号を記憶し、前記第2回路層に設けられる第2記憶部とを有するAD変換部と、
を備える撮像素子。 - 請求項1に記載の撮像素子において、
前記比較部は、アナログ信号である前記第1信号を前記基準信号と比較し、アナログ信号である前記第2信号を前記基準信号と比較し、
前記第1記憶部は、前記比較部から出力される信号に基づいたデジタル信号である前記第3信号を記憶し、
前記第2記憶部は、前記比較部から出力される信号に基づいたデジタル信号である前記第4信号を記憶する撮像素子。 - 請求項1または請求項2に記載の撮像素子において、
前記光電変換部は、前記第1回路層に設けられる撮像素子。 - 請求項1または請求項2に記載の撮像素子において、
前記光電変換部は、前記第1回路層と前記第2回路層とに積層される第3回路層に設けられる撮像素子。 - 請求項4に記載の撮像素子において、
光が入射する側から、前記第3回路層と前記第1回路層と前記第2回路層とが設けられる撮像素子。 - 請求項1から請求項5のいずれか一項に記載の撮像素子において、
前記第1記憶部に記憶された前記第3信号と前記第2記憶部に記憶された前記第4信号とを用いた演算を行う演算部を備える撮像素子。 - 請求項6に記載の撮像素子において、
前記演算部は、前記第1記憶部に記憶された前記第3信号と前記第2記憶部に記憶された前記第4信号との差分を演算する撮像素子。 - 請求項6または請求項7に記載の撮像素子において、
前記演算部は、前記第2回路層に設けられる撮像素子。 - 請求項6または請求項7に記載の撮像素子において、
前記演算部は、前記第1回路層と前記第2回路層とに積層される第4回路層に設けられる撮像素子。 - 請求項1から請求項7のいずれか一項に記載の撮像素子において、
前記AD変換部は、前記第1信号と前記基準信号との比較結果に基づく第5信号を記憶し、第4回路層に設けられる第3記憶部と、前記第2信号と前記基準信号との比較結果に基づく第6信号を記憶し、前記第4回路層に設けられる第4記憶部とを有する撮像素子。 - 請求項9または10に記載の撮像素子において、
光が入射する側から、前記第1回路層と前記第2回路層と前記第4回路層とが設けられる撮像素子。 - 請求項1から10のいずれか一項に記載の撮像素子において、
複数の前記光電変換部を備え、
前記AD変換部は、前記光電変換部毎に設けられる撮像素子。 - 請求項1から請求項12のいずれか一項に記載の撮像素子と、
前記撮像素子からの信号に基づいて画像データを生成する生成部と、を備える撮像装置。
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